JP6560444B2 - 半導体装置 - Google Patents

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Description

本願明細書に開示される技術は、半導体装置に関するものである。
炭化珪素（ＳｉＣ）を用いて構成されるｐｎダイオードに順方向電流を流し続けると、結晶中に積層欠陥が発生して順方向電圧がシフトするという、信頼性上の問題がよく知られている。
これは、ｐｎダイオードを通して注入された少数キャリアが多数キャリアと再結合する際の再結合エネルギーによって、炭化珪素半導体基板に存在する基底面転位などを起点として面欠陥である積層欠陥が拡張するためであると考えられる。この積層欠陥は電流の流れを阻害するため、流れる電流が減少する。そして、この積層欠陥が順方向電圧を増加させることによって、半導体装置の信頼性劣化を引き起こす。
このような順方向電圧シフトは、炭化珪素を用いた金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）でも同様に発生するとの報告がある。ＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）構造は、ソース−ドレイン間に寄生ｐｎダイオード（ボディダイオード）を有しており、順方向電流がこのボディダイオードに流れると、ｐｎダイオードと同様の信頼性劣化を引き起こす。
一方、ＭＯＳＦＥＴなどユニポーラ型のトランジスタである半導体装置では、ユニポーラ型のダイオードを還流ダイオードとして内蔵し、それを使用することが可能である。たとえば、特許文献１（特開２００３−０１７７０１号公報）、または、特許文献２（国際公開第２０１４／０３８１１０号）では、ユニポーラ型のダイオードとしてＳＢＤをＭＯＳＦＥＴのユニットセル内に内蔵し、利用する方法が提案されている。
このような活性領域にユニポーラ型、すなわち、多数キャリアのみで通電するダイオードを内蔵したユニポーラ型トランジスタでは、ユニポーラ型ダイオードの拡散電位、すなわち、通電動作が始まる電圧をｐｎ接合よりも低く設計することで、実使用時にはボディダイオードに順方向電流が流れず、活性領域の特性劣化を抑制することができる。
特開２００３−０１７７０１号公報 国際公開第２０１４／０３８１１０号
しかしながら、活性領域にユニポーラ型ダイオードが内蔵されたユニポーラ型トランジスタにおいても、終端領域、すなわち、活性領域以外の領域では、構造上ダイオードを配置できない箇所で、寄生ｐｎダイオードが形成されてしまう箇所がある。
この例として、ＳＢＤ内蔵のＭＯＳＦＥＴについて説明する。
活性領域におけるソース電極の下方の一部に第１のショットキー電極が形成される。そして、第１のショットキー電極が、活性領域における第１のウェル領域の間の離間領域と接触する。そうすることで、ＳＢＤが形成される。
一方で、ゲートパッド近傍の領域、または、素子終端部近傍の領域では、ソース電極よりも終端領域側へ張り出した第２のウェル領域が形成される。
第２のウェル領域は、ドリフト層との間で寄生ｐｎダイオードを形成する。また、第２のウェル領域が形成される箇所では、第１のショットキー電極が形成されていない。
還流動作、すなわち、ソース電極の電位がドレイン電極の電位を上回った際、活性領域では内蔵ＳＢＤに電流が流れる。そのため、第１のウェル領域とドリフト層とによって形成されるｐｎダイオードには順方向電流が流れない。
この場合、ＳＢＤ電流はドリフト層、または、半導体基板などで電圧降下を生じる。その結果として、ｐｎ接合の拡散電位を超える電圧が、ソース電極とドレイン電極との間に発生する。
このとき、第２のウェル領域ではＳＢＤ電極が形成されていないため、第２のウェル領域とドリフト層とによって形成されるｐｎダイオードにソース電極の電圧とドレイン電極の電圧とが印加される。そして、ｐｎダイオードに順方向電流が流れてしまう。
このような箇所に基底面転位など起点が存在すると、積層欠陥が拡張し、トランジスタの耐圧が劣化してしまうことがある。具体的には、トランジスタがオフ状態のときに漏れ電流が発生し、発熱によって素子または回路が破壊されてしまうことがある。
この問題を回避するために、第２のウェル領域とドリフト層とによって形成されるｐｎダイオードにバイポーラ電流が流れないよう、ソース−ドレイン間の印加電圧を一定値以下に制限する。具体的にはチップサイズを拡大させ、還流電流が流れた際に発生するソース−ドレイン間の電圧を低減する。その場合、チップサイズが大きくなり、コストが増大するデメリットが伴う。
チップサイズを拡大させずに、第２のウェル領域とドリフト層とによって形成されるｐｎダイオードの順方向動作を抑制する方法として、第２のウェル領域と、ソース電極との間に形成される通電経路の抵抗を高める方法が考えられる。
具体的には、第２のウェル領域とソース電極との間のコンタクト抵抗を高めたり、第２のウェル領域とソース電極との間を外部抵抗を用いて接続したり、第２のウェル領域のシート抵抗を高めたりするなどの方法が挙げられる。
これらのようにすると、第２のウェル領域とドリフト層とによって形成されるｐｎダイオードに積層欠陥が成長しない程度の微小な順方向電流が流れた際に、抵抗成分によって電圧降下が生じる。そのため、第２のウェル領域の電位がソース電位と乖離し、その分、ｐｎダイオードにかかる順方向電圧が低減する。そのため、順方向電流の通電を抑制することができる。
一方、炭化珪素に代表されるワイドギャップ半導体装置においては、変位電流において素子が破壊するという課題が存在する。これは、たとえば、ＭＯＳ構造を有する炭化珪素半導体装置がスイッチングしたときに、第２のウェル領域内をチップ平面方向に変位電流が流れ、この変位電流と第２のウェル領域のシート抵抗によって、第２のウェル領域の電位が変動することが原因となる。
たとえば、第２のウェル領域の電位が５０Ｖ以上に変動し、かつ、第２のウェル領域の上面には厚さ５０ｎｍのゲート酸化膜、および、略０Ｖのゲート電極が形成されている場合、ゲート酸化膜に、たとえば、１０ＭＶ／ｃｍといった高電界が印加される。その結果、ゲート酸化膜が破壊されてしまう。
この問題が炭化珪素に代表されるワイドギャップ半導体装置において特徴的に発生する理由は、以下の２つの原因に依る。
１つは、シリコンに比べて炭化珪素に形成されたウェル領域の方が不純物準位が深いため、シート抵抗が格段に高くなるためである。
もう１つは、シリコン半導体装置に比べ、ワイドギャップ半導体装置では、ワイドギャップ半導体が絶縁破壊電界が高いメリットを活かして低抵抗なドリフト層が形成されるため、ドリフト層の不純物濃度が高く設計されることによる。ドリフト層の不純物濃度が高く設計されることにより、結果として、ソース−ドレイン間の空乏容量が格段に大きくなる。そして、スイッチングのときに大きな変位電流が発生する。
スイッチング速度が大きくなるほど変位電流が大きくなり、それに伴い、第２のウェル領域の発生電圧も大きくなる。そのため、上記の問題を避けるためには、スイッチング速度を小さくすればよいが、その場合には、スイッチング損失が増大してしまう。
素子損失が大きくなって素子温度が許容できない高温になることを避けるために、チップサイズを大きくして素子損失を下げる必要があり、結果として高コストなチップが必要となる。
スイッチング速度を下げずに、スイッチングにおける素子破壊を避けるためには、第２のウェル領域のそれぞれの箇所とソース電極との間の抵抗を下げることが望ましく、具体的には、第２のウェル領域とソース電極とのコンタクト抵抗を低くしたり、第２のウェル領域のシート抵抗を低くしたりする方法が挙げられる。
以上のことから、ワイドギャップ半導体を用いる半導体装置である、活性領域にユニポーラ型ダイオードが内蔵されたユニポーラ型トランジスタでは、素子の信頼性を高めるために、第２のウェル領域において、シート抵抗を下げたいという事情とシート抵抗を上げたいという事情との、二律背反の事情が存在する。
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、積層欠陥の発生に起因する順方向電圧のシフトを効果的に抑制する技術に関するものである。
本願明細書に開示される技術の一の態様は、第１の導電型の半導体基板の上面に設けられるワイドギャップ半導体層である、第１の導電型のドリフト層と、前記ドリフト層の表層において互いに離間して複数設けられる、第２の導電型の第１のウェル領域と、それぞれの前記第１のウェル領域の表層から深さ方向に貫通して設けられる、第１の導電型の第１の離間領域と、それぞれの前記第１のウェル領域の表層に設けられる、第１の導電型のソース領域と、前記第１の離間領域の上面に設けられる第１のショットキー電極と、前記ソース領域の表層に少なくとも一部が設けられる第１のオーミック電極と、前記ドリフト層の表層において複数の前記第１のウェル領域全体を平面視で挟んで設けられ、かつ、それぞれの前記第１のウェル領域よりも面積が広い、第２の導電型の第２のウェル領域と、前記ドリフト層の表層において前記第２のウェル領域を平面視で挟んで設けられ、かつ、前記第２のウェル領域よりも面積が広い、第２の導電型の第３のウェル領域と、前記第２のウェル領域の一部に設けられる第２のオーミック電極と、前記第２のウェル領域と、前記第３のウェル領域との間に設けられる、第１の導電型の分断領域と、前記第１のショットキー電極と、前記第１のオーミック電極と、前記第２のオーミック電極とに接続されるソース電極とを備え、前記第３のウェル領域は、前記ソース電極へのオーミック接続を有さない。
本願明細書に開示される技術の一の態様は、第１の導電型の半導体基板の上面に設けられるワイドギャップ半導体層である、第１の導電型のドリフト層と、前記ドリフト層の表層において互いに離間して複数設けられる、第２の導電型の第１のウェル領域と、それぞれの前記第１のウェル領域の表層から深さ方向に貫通して設けられる、第１の導電型の第１の離間領域と、それぞれの前記第１のウェル領域の表層に設けられる、第１の導電型のソース領域と、前記第１の離間領域の上面に設けられる第１のショットキー電極と、前記ソース領域の表層に少なくとも一部が設けられる第１のオーミック電極と、前記ドリフト層の表層において複数の前記第１のウェル領域全体を平面視で挟んで設けられ、かつ、それぞれの前記第１のウェル領域よりも面積が広い、第２の導電型の第２のウェル領域と、前記ドリフト層の表層において前記第２のウェル領域を平面視で挟んで設けられ、かつ、前記第２のウェル領域よりも面積が広い、第２の導電型の第３のウェル領域と、前記第２のウェル領域の一部に設けられる第２のオーミック電極と、前記第２のウェル領域と、前記第３のウェル領域との間に設けられる、第１の導電型の分断領域と、前記第１のショットキー電極と、前記第１のオーミック電極と、前記第２のオーミック電極とに接続されるソース電極とを備え、前記第３のウェル領域は、前記ソース電極へのオーミック接続を有さないものである。このような構成によれば、積層欠陥の発生に起因する順方向電圧のシフトを効果的に抑制することができる。
本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する平面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する平面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。 実施の形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。 実施の形態に関する半導体装置における、ゲートパッド近傍の構造を概略的に例示する断面図である。 実施の形態に関する半導体装置における、素子外周部近傍の構造を概略的に例示する断面図である。 実施の形態に関する、半導体装置の構成を概略的に例示する平面図である。
以下、添付される図面を参照しながら実施の形態について説明する。
なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
＜第１の実施の形態＞
以下、本実施の形態に関する半導体装置について説明する。説明の便宜上、まず、ＳＢＤ内臓のＭＯＳＦＥＴについて説明する。
図１０は、本実施の形態に関する半導体装置における、ゲートパッド近傍の構造を概略的に例示する断面図である。また、図１１は、本実施の形態に関する半導体装置における、素子外周部近傍の構造を概略的に例示する断面図である。また、図１２は、本実施の形態に関する半導体装置の構成を概略的に例示する平面図である。
ここで、図１０は、図１２におけるＸ−Ｘ’断面図に相当する。また、図１１は、図１２におけるＹ−Ｙ’断面図に相当する。
図１０および図１１に例示されるように、半導体装置は、ｎ型の半導体基板１０の上面に形成されるｎ型のドリフト層２０を備える。また、半導体装置は、ｎ型の半導体基板１０の下面に形成される裏面オーミック電極７３を備える。また、半導体装置は、裏面オーミック電極７３の下面に形成されるドレイン電極８５を備える。
そして、活性領域においては、ｎ型のドリフト層２０の表層において、ウェル領域３１が形成される。ウェル領域３１の表層においては、ソース領域４０と高濃度ウェル注入領域３５とが形成される。
そして、複数のウェル領域３１の間の領域である離間領域２１の上面に跨って、ゲート絶縁膜５０が形成される。また、ゲート絶縁膜５０の上面に、ゲート電極６０が形成される。また、ゲート電極６０を覆って、層間絶縁膜５５が形成される。
一方、複数のウェル領域３１の間の他の領域である離間領域２２の上面に跨って、第１のショットキー電極７５が形成される。また、第１のショットキー電極７５を、図１０および図１１に例示される断面において挟んで、第１のオーミック電極７１が形成される。第１のオーミック電極７１は、ソース領域４０の表層と高濃度ウェル注入領域３５の表層とに跨って形成される。
そして、層間絶縁膜５５、第１のオーミック電極７１、および、第１のショットキー電極７５を覆って、ソース電極８０が形成される。
また、図１０における終端領域側、すなわち、ゲートパッド８１側においては、ｎ型のドリフト層２０の表層において、ウェル領域３２Ａが形成される。ウェル領域３２Ａの表層においては、高濃度ウェル注入領域３６が形成される。
そして、高濃度ウェル注入領域３６の表層において、第２のオーミック電極７２が形成される。ソース電極８０は、ウェルコンタクトホール９１において、第２のオーミック電極７２も覆って形成される。
また、ｎ型のドリフト層２０の表層における、平面視でウェル領域３２Ａの終端領域側に、ｊｕｎｃｔｉｏｎ ｔｅｒｍｉｎａｔｉｏｎ ｅｘｔｅｎｓｉｏｎ（ＪＴＥ）領域３７が形成される。
また、ウェル領域３２Ａの上面、および、ＪＴＥ領域３７の上面に跨って、フィールド絶縁膜５２が形成される。層間絶縁膜５５は、フィールド絶縁膜５２も覆って形成される。
また、終端領域側における層間絶縁膜５５の上面には、ゲートパッド８１が形成される。
また、図１１における終端領域側、すなわち、ゲート配線８２側においては、ｎ型のドリフト層２０の表層において、ウェル領域３２Ａが形成される。ウェル領域３２Ａの表層においては、高濃度ウェル注入領域３６が形成される。
そして、高濃度ウェル注入領域３６の表層において、第２のオーミック電極７２が形成される。ソース電極８０は、ウェルコンタクトホール９１において、第２のオーミック電極７２も覆って形成される。
また、ｎ型のドリフト層２０の表層における、平面視でウェル領域３２Ａの終端領域側に、ＪＴＥ領域３７が形成される。
また、ウェル領域３２Ａの上面、および、ＪＴＥ領域３７の上面に跨って、フィールド絶縁膜５２が形成される。層間絶縁膜５５は、フィールド絶縁膜５２も覆って形成される。
また、終端領域側における層間絶縁膜５５の上面には、ゲート配線８２が形成される。ゲート配線８２は、ゲートコンタクトホール９５において、ゲート電極６０を覆う。
ソース電極８０の下方の一部に第１のショットキー電極７５が形成される。そして、第１のショットキー電極７５が、ウェル領域３１を部分的に欠損させて形成された離間領域２２と接触する。そうすることで、ＳＢＤが形成される。
一方で、図１０に例示されたゲートパッド８１近傍の領域、または、図１１に例示された素子終端部近傍の領域では、ソース電極８０よりも終端領域側へ張り出したウェル領域３２Ａが形成される。
ウェル領域３２Ａは、ドリフト層２０との間で寄生ｐｎダイオードを形成する。また、ウェル領域３２Ａが形成される箇所では、第１のショットキー電極７５が形成されていない。
還流動作、すなわち、ソース電極８０の電位がドレイン電極８５の電位を上回った際、活性領域では内蔵ＳＢＤに電流が流れる。そのため、ウェル領域３１とドリフト層２０とによって形成されるｐｎダイオードには順方向電流が流れない。
この場合、ＳＢＤ電流は離間領域２２、ドリフト層２０、または、半導体基板１０で電圧降下を生じる。その結果として、ｐｎ接合の拡散電位を超える電圧が、ソース電極８０とドレイン電極８５との間に発生する。
このとき、ウェル領域３２ＡではＳＢＤ電極が形成されていないため、ウェル領域３２Ａとドリフト層２０とによって形成されるｐｎダイオードに、ソース電極８０の電圧、および、ドレイン電極８５の電圧が印加される。そして、ｐｎダイオードに順方向電流が流れてしまう。
このような箇所に基底面転位など起点が存在すると、積層欠陥が拡張し、トランジスタの耐圧が劣化してしまうことがある。具体的には、トランジスタがオフ状態のときに漏れ電流が発生し、発熱によって素子または回路が破壊されてしまうことがある。
この問題を回避するために、ウェル領域３２Ａとドリフト層２０とによって形成されるｐｎダイオードにバイポーラ電流が流れないよう、ソース−ドレイン間の印加電圧を一定値以下に制限する。具体的にはチップサイズを拡大させ、還流電流が流れた際に発生するソース−ドレイン間の電圧を低減する。その場合、チップサイズが大きくなり、コストが増大するデメリットが伴う。
チップサイズを拡大させずに、ウェル領域３２Ａとドリフト層２０とによって形成されるｐｎダイオードの順方向動作を抑制する方法として、ウェル領域３２Ａと、ソース電極８０の間に形成される通電経路の抵抗を高める方法が考えられる。
具体的には、ウェル領域３２Ａとソース電極８０との間のコンタクト抵抗を高めたり、ウェル領域３２Ａとソース電極８０との間を外部抵抗を用いて接続したり、ウェル領域３２Ａのシート抵抗を高めたりするなどの方法が挙げられる。
これらのようにすると、ウェル領域３２Ａとドリフト層２０とによって形成されるｐｎダイオードに積層欠陥が成長しない程度の微小な順方向電流が流れた際に、抵抗成分によって電圧降下が生じる。そのため、ウェル領域３２Ａの電位がソース電位と乖離し、その分、ｐｎダイオードにかかる順方向電圧が低減する。そのため、順方向電流の通電を抑制することができる。
一方、炭化珪素に代表されるワイドギャップ半導体装置においては、変位電流において素子が破壊するという課題が存在する。これは、たとえば、ＭＯＳ構造を有する炭化珪素半導体装置がスイッチングしたときに、ウェル領域３２Ａ内をチップ平面方向に変位電流が流れ、この変位電流とウェル領域３２Ａのシート抵抗によって、ウェル領域３２Ａの電位が変動することが原因となる。
たとえば、ウェル領域３２Ａの電位が５０Ｖ以上に変動し、かつ、ウェル領域３２Ａの上面には厚さ５０ｎｍのゲート酸化膜、および、略０Ｖのゲート電極６０が形成されている場合、ゲート酸化膜に、たとえば、１０ＭＶ／ｃｍといった高電界が印加される。その結果、ゲート酸化膜が破壊されてしまう。
この問題が炭化珪素に代表されるワイドギャップ半導体装置において特徴的に発生する理由は、以下の２つの原因に依る。
１つは、シリコンに比べて炭化珪素に形成されたウェル領域の方が不純物準位が深いため、シート抵抗が格段に高くなるためである。
もう１つは、シリコン半導体装置に比べ、ワイドギャップ半導体装置では、ワイドギャップ半導体が絶縁破壊電界が高いメリットを活かして低抵抗なドリフト層２０が形成されるため、ドリフト層２０の不純物濃度が高く設計されることによる。ドリフト層２０の不純物濃度が高く設計されることにより、結果として、ソース−ドレイン間の空乏容量が格段に大きくなる。そして、スイッチングのときに大きな変位電流が発生する。
スイッチング速度が大きくなるほど変位電流が大きくなり、それに伴い、ウェル領域３２Ａの発生電圧も大きくなる。そのため、上記の問題を避けるためには、スイッチング速度を小さくすればよいが、その場合には、スイッチング損失が増大してしまう。
素子損失が大きくなって素子温度が許容できない高温になることを避けるために、チップサイズを大きくして素子損失を下げる必要があり、結果として高コストなチップが必要となる。
スイッチング速度を下げずに、スイッチングにおける素子破壊を避けるためには、ウェル領域３２Ａのそれぞれの箇所とソース電極８０との間の抵抗を下げることが望ましく、具体的には、ウェル領域３２Ａとソース電極８０とのコンタクト抵抗を低くしたり、ウェル領域３２Ａのシート抵抗を低くしたりする方法が挙げられる。
以上のことから、ワイドギャップ半導体を用いる半導体装置である、活性領域にユニポーラ型ダイオードが内蔵されたユニポーラ型トランジスタでは、素子の信頼性を高めるために、ウェル領域３２Ａにおいて、シート抵抗を下げたいという事情とシート抵抗を上げたいという事情との、二律背反の事情が存在する。
＜半導体装置の構成について＞
本願明細書に記載される実施の形態においては、半導体装置の一例として、炭化珪素（ＳｉＣ）半導体装置であり、第１の導電型をｎ型、第２の導電型をｐ型としたｎチャネル炭化珪素ＭＯＳＦＥＴを例に挙げて説明する。途中、電位の高低について述べる場合があるが、第１の導電型をｐ型、第２の導電型をｎ型とした場合には、その電位の高低の記述も逆となる。
本願明細書においては、半導体装置全体のうち、ユニットセルが周期的に並ぶ領域を活性領域とする。また、活性領域以外の領域を、終端領域とする。
本実施の形態に関する半導体装置の構成について説明する。図１は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。また、図２は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
図１に例示されるように、４Ｈのポリタイプを有する、ｎ型（第１の導電型）で低抵抗の炭化珪素からなる半導体基板１０の第１の主面上に、ｎ型（第１の導電型）の炭化珪素からなるドリフト層２０が形成される。炭化珪素からなる半導体基板１０は、第１の主面の面方位が（０００１）面であり、かつ、第１の主面がｃ軸方向に対して４°傾斜されている。
ドリフト層２０は、ｎ型（第１の導電型）の第１の不純物濃度を有する。半導体基板１０の第１の主面と反対側の面である第２の主面、すなわち、裏面側には、裏面オーミック電極７３を介してドレイン電極８５が形成される。
まず、図１の左側に例示される活性領域の構成について説明する。
ドリフト層２０の表層には、ｐ型（第２の導電型）の不純物であるアルミニウム（Ａｌ）を含有するｐ型（第２の導電型）のウェル領域３１が形成される。ウェル領域３１は、ｐ型（第２の導電型）の第２の不純物濃度を有する。
このウェル領域３１は、ユニットセル内の断面視において２箇所離間されており、それぞれを離間領域２１、および、離間領域２２と呼ぶ。すなわち、離間領域２１、および、離間領域２２は、ドリフト層２０の表層における、ｎ型（第１の導電型）の領域である。離間領域２２は、ウェル領域３１の表層から深さ方向に貫通して形成される。
図１の断面視において、それぞれのウェル領域３１の内側の表層側には、ｎ型（第１の導電型）の不純物である窒素（Ｎ）を含有する、ｎ型（第１の導電型）のソース領域４０が形成される。ソース領域４０が形成される深さは、ウェル領域３１が形成される深さよりも浅い。
また、ドリフト層２０の表層側で、望ましくはソース領域４０と離間領域２２との間に挟まれた領域において、ｐ型（第２の導電型）の不純物であるアルミニウム（Ａｌ）を含有するｐ型（第２の導電型）の高濃度ウェル注入領域３５が形成される。
また、離間領域２１の上面と、ウェル領域３１の上面と、ソース領域４０の一部の上面とに跨って、酸化珪素で構成されるゲート絶縁膜５０が形成される。
さらに、ゲート絶縁膜５０の上面の、離間領域２１と、ウェル領域３１と、ソース領域４０の端部とに対応する位置に、ゲート電極６０が形成される。すなわち、ゲート電極６０は、ソース領域４０とドリフト層２０とに挟まれるウェル領域３１の上面に、ゲート絶縁膜５０を挟んで形成される。
なお、ウェル領域３１のうち、離間領域２１とソース領域４０とに挟まれ、かつ、ゲート絶縁膜５０を介してゲート電極６０の下方に位置する領域を、チャネル領域という。チャネル領域は、オン動作時に反転層が形成される領域である。
ゲート絶縁膜５０の上面には、ゲート電極６０を覆いつつ、酸化珪素で構成される層間絶縁膜５５が形成される。
ソース領域４０のうちゲート絶縁膜５０で覆われていない領域の上面と、高濃度ウェル注入領域３５のうちソース領域４０と接触する側の一部の上面とには、炭化珪素との接触抵抗を低減するための第１のオーミック電極７１が形成される。
なお、ウェル領域３１は、低抵抗の高濃度ウェル注入領域３５を介して、第１のオーミック電極７１との間で、電子または正孔の授受を容易に行うことができる。
離間領域２２の上面には第１のショットキー電極７５が形成される。第１のショットキー電極７５と離間領域２２に対応するドリフト層２０の上面とはショットキー接続される。
第１のショットキー電極７５は、離間領域２２の上面を少なくとも包含することが望ましいが、包含していなくてもよい。
第１のオーミック電極７１の上面、第１のショットキー電極７５の上面、および、層間絶縁膜５５の上面には、ソース電極８０が形成される。ソース電極８０は、第１のオーミック電極７１と第１のショットキー電極７５とを電気的に短絡させる。すなわち、第１のオーミック電極７１と第１のショットキー電極７５とは電気的に接続される。第１のショットキー電極７５と離間領域２２との接触で形成されるＳＢＤの拡散電位は、ｐｎ接合の拡散電位よりも低い。
次に、図１の右側に例示される終端領域の構成について説明する。
図１において、平面視における活性領域の周囲には、最外周のユニットセルのウェル領域３１から、離間領域２１とおおよそ同じ間隔のｎ型領域を挟んで、ｐ型のウェル領域３２が形成される。ウェル領域３２の形成面積は、ウェル領域３１の形成面積よりも広い。
さらに、ウェル領域３２に終端領域側から隣接する、ｎ型の分断領域２５が形成される。分断領域２５の上面には、絶縁体が接触する。
そして、ｎ型の分断領域２５に終端領域側から隣接する、ｐ型のウェル領域３３が形成される。ウェル領域３３は、ウェル領域３２を平面視において挟んで形成される。ウェル領域３３の形成面積は、ウェル領域３２の形成面積よりも広い。
ウェル領域３３の上面の少なくとも一部には、ゲート絶縁膜５０よりも膜厚が厚いフィールド絶縁膜５２が形成される。
ゲート電極６０は、活性領域からウェル領域３３の上方に対応する位置まで延びており、ウェル領域３３の上面におけるゲート絶縁膜５０と、ウェル領域３３の上面におけるフィールド絶縁膜５２とに跨って形成される。
そして、フィールド絶縁膜５２が存在する領域で、層間絶縁膜５５に開けられたゲートコンタクトホール９５を介して、ゲート電極６０とゲート配線８２とが接触する。
また、ゲートパッド８１、または、ゲート配線８２は、平面視においてウェル領域３３に包含される。これは、ドレイン電極８５に印加される高電圧をウェル領域３３が遮蔽し、ドレイン電圧に対して格段に電位の低い配線であるゲート配線８２の、その下部にあるフィールド絶縁膜５２に、高電圧が印加されること防ぐためである。
また、ゲート電極６０は、平面視において、ウェル領域３１、ウェル領域３２、ウェル領域３３、離間領域２１、および、分断領域２５を足し合わせた領域に包含される。これによって、ゲート電極６０の下方に形成されたゲート絶縁膜５０、または、フィールド絶縁膜５２に高電圧が印加されることを防ぐことができる。
なお、離間領域２１、および、分断領域２５はｎ型であるが、近接するウェル領域からそれぞれのｎ型領域に空乏層が伸びるため、それらの上面に形成されたゲート絶縁膜５０、または、フィールド絶縁膜５２に高電圧がかかることは避けられる。
ウェル領域３３のさらに終端領域側（素子外周側）には、ウェル領域３３よりも不純物濃度の低いｐ型のＪＴＥ領域３７が形成される。ＪＴＥ領域３７は、ウェル領域３３と接続される。
ウェル領域３２は、ゲート絶縁膜５０、および、層間絶縁膜５５に開けられたウェルコンタクトホール９１において、ソース電極８０に接続される。ここで、ゲート電極６０がソース電極８０と接触することを避けるために、ウェルコンタクトホール９１が形成される箇所では、ゲート電極６０が部分的に除去されている。
ウェルコンタクトホール９１における、炭化珪素の層とソース電極８０とが接触する部分には、第２のオーミック電極７２が形成される。
第２のオーミック電極７２に接触するウェル領域３２の表層には、高濃度ウェル注入領域３６が形成される。高濃度ウェル注入領域３６は、高濃度ウェル注入領域３５と同様に、第２のオーミック電極７２とウェル領域３２との接触抵抗を下げる。
一方、ウェル領域３３は、直接、または、同じｐ型である高濃度ウェル注入領域を介してであっても、ソース電極８０とはオーミック接続されない。
また、分断領域２５は、その上面がゲート絶縁膜５０に接触し、かつ、その下面がｎ型のドリフト層２０に接続される。そのため、ウェル領域３２からウェル領域３３に向かって、ｐ型、または、導電体を伝った伝導経路がない。すなわち、ウェル領域３３からソース電極８０に対してオーミックとなる導電経路が存在しない。
このような構造であることにより、ウェル領域３３とソース電極８０との間の電気伝導は、分断領域２５を介して行われることとなる。
ウェル領域３２と、分断領域２５と、ウェル領域３３とは、平面方向にｐｎｐの接触構造となる。いずれの電圧方向にもｐｎ接合の逆バイアスが通電経路内に存在するため、一般的には電流を通すことはできないと認識される。しかしながら、実際には分断領域２５の幅を狭めた場合、所定の電圧を印加することで通電することができる。
これは、分断領域２５とどちらか一方のウェル領域との接合界面Ａから分断領域２５内部に向かって伸びた空乏層が、分断領域２５と他方のウェル領域との接合界面Ｂまで到達することで、接合界面Ｂに形成されていた多数キャリアにとってのバンド障壁が消失して通電が起こるパンチスルーと呼ばれる現象が生じるためである。したがって、パンチスルー電圧が印加されるまでは、電流はほとんど流れないが、パンチスルー電圧を超える電圧が印加されると、電流が急激に流れる特性を示す。
このパンチスルー電圧は、ウェル領域３２の不純物濃度とウェル領域３３の不純物濃度とが、ともに分断領域２５の不純物濃度よりも高いという仮定のもと、
Figure 0006560444
 の一次元ポアソン方程式から、ｘ＝Ｗの解として、
Figure 0006560444
 のように導出される。
ここで、ｑは素電荷であり、Ｎは分断領域２５の実効不純物濃度であり、Ｗは分断領域２５の幅であり、εは半導体の誘電率である。なお、分断領域２５の幅とは、ウェル領域３２とウェル領域３３とを結ぶ方向における幅を意味するものであり、図１においては、左右方向の幅である。
なお、分断領域２５のｎ型の不純物濃度が深さ方向に一定ではない構造が考えうるが、その場合のパンチスルー電圧は、式（２）のＮとして、分断領域２５の中、すなわち、ウェル領域３２とウェル領域３３との間に挟まれ、かつ、ウェル領域３２とウェル領域３３とのうちの少なくとも一方よりも深さの浅い領域となる範囲内で、最も低い不純物濃度を与えることで導かれる。これは、最も不純物濃度が低い箇所が最も早くパンチスルーが生じるからである。
なお、分断領域２５をゲート絶縁膜５０に接触させる理由は、分断領域２５の上面に導電性の構造が形成される場合、分断領域２５を迂回し、かつ、短距離で低抵抗な電流経路が形成される可能性があるからである。
たとえば、分断領域２５の上面に金属が接触する構造であると、分断領域２５が形成されていても金属を伝った伝導が生じてしまうため、本実施の形態に関する半導体装置の効果が得られない。
なお、本実施の形態に関する構成では、分断領域２５の上面に形成される構造としてゲート絶縁膜５０が挙げられたが、フィールド絶縁膜５２、または、層間絶縁膜５５が形成されていてもよく、また、不導体の構造であれば他の材料でもよい。
＜半導体装置の動作について＞
次に、本実施の形態に関するＳＢＤ内蔵ＭＯＳＦＥＴの動作を説明する。半導体材料として炭化珪素を例に考える。この場合、ｐｎ接合の拡散電位は略２Ｖである。
＜環流動作について＞
まず、還流動作を考える。還流動作では、ソース電圧に対しドレイン電圧が低くなり、数Ｖの電圧が発生する。
ＳＢＤの存在しないウェル領域３２とウェル領域３３とのうち、ウェルコンタクトホール９１が形成されたウェル領域３２中のｐｎ接合では、ソース−ドレイン間の電圧の多くがｐｎ接合に印加される。そのため、ｐｎダイオードに順方向電流が流れる。
一方で、ウェル領域３３中のｐｎ接合では、ソース−ドレイン間の電流経路に分断領域２５が介在するため、ソース−ドレイン間の電圧の多くが分断領域２５に印加されることで、ｐｎ接合に印加される電圧を低減することができる。ｐｎ接合に印加される電圧をｐｎ接合の拡散電位に相当する２Ｖよりも低い電圧とすることで、ｐｎダイオードに順方向電流が流れることを抑制することができる。
すなわち、分断領域２５は、ソース−ドレイン間の発生電圧からｐｎ接合の拡散電位を引いた電圧に等しい数Ｖの電圧を遮断することができれば、上記の効果が享受される。たとえば、ソース−ドレイン間の発生電圧が５Ｖの場合、分断領域２５のパンチスルー電圧を３Ｖ以上となるよう設計することで、ウェルコンタクトホール９１からみて、分断領域２５よりも遠い位置ではｐｎ接合にかかる順方向電圧を２Ｖ以下とすることができ、この領域でのｐｎダイオードの順方向通電を防止することができる。
なお、分断領域２５のパンチスルー電圧がこれに満たない場合でも、ｐｎ接合に印加される電圧を減らすことができ、ｐｎダイオードの順方向電流を低減し、故障に至る確率を低減する一定の効果は享受することができる。
前述の通り、ゲート電極６０と、ゲートパッド８１と、ゲート配線８２とは、平面視においてウェル領域３１と、ウェル領域３２と、ウェル領域３３と、離間領域２１と、分断領域２５とを足し合わせた平面領域に包含される必要がある。
すなわち、活性領域外では、小面積である分断領域２５を除き、ゲート電極６０と、ゲートパッド８１と、ゲート配線８２とは、ウェル領域３２、および、ウェル領域３３のうちの少なくとも１つに包含させる必要がある。
ウェル領域３２、および、ウェル領域３３が形成される領域では、ワイヤーボンドを形成するための広いゲートパッド８１、または、ゲートパッド８１またはゲート配線８２とゲート電極６０との間のコンタクトを形成するための領域などを包含する必要がある。そのため、広い面積が必要となる。
これらの領域内において、ｐｎダイオードの順方向通電が生じる面積を減らすため、分断領域２５の形成位置をウェルコンタクトホール９１に近づけ、さらに、ウェル領域３３の面積を大きくする代わりに、ウェル領域３２の面積を極力小さくすることが望ましい。
これにより、ｐｎ接合に拡散電位を超える順方向電圧が印加されることを抑制することができる領域が増え、大部分の領域におけるｐｎダイオードの順方向通電を防止することができる。したがって、格段に信頼性の向上した半導体装置を得ることができる。以上より、ウェル領域３２の面積は、ウェル領域３３の面積よりも小さいことが望ましい。
＜ターンオフ動作について＞
次に、ターンオフ動作を例にスイッチング状態を考える。前述の通り、ターンオフ中は、ドレイン電極８５の電位が急激に増大する。そして、ウェル領域３２およびウェル領域３３内にホールが発生する。
そして、上記のホールが、ウェル領域３２およびウェル領域３３とドリフト層２０との間に形成されるｐｎ接合面から、ソース電極８０に向かうことで、チップ平面方向に変位電流が流れる。
このとき、ウェル領域３３から発生した変位電流は、分断領域２５を通過する。そのため、分断領域２５が存在しない場合に比べて、ウェル領域３３の発生電圧は分断領域２５のパンチスルー電圧に相当する電圧分だけ増大する。
したがって、ウェル領域３３とゲート電位となるゲートパッド８１との間に挟まれる、または、ウェル領域３３とゲート配線８２との間に挟まれる、または、ウェル領域３３とゲート電極６０との間に挟まれるゲート絶縁膜５０の絶縁破壊電圧に対し、式（２）で求められる分断領域２５のパンチスルー電圧を低く設計する必要がある。
ここで、炭化珪素を用いたＭＯＳＦＥＴのゲート絶縁膜５０には、一般に厚さ５０ｎｍ程度の酸化珪素が用いられる。この場合、酸化珪素の絶縁破壊電界が約１０ＭＶ／ｃｍであることから、絶縁耐圧は約５０Ｖとなる。
すなわち、ウェル領域３３とゲート電極６０との間に挟まれたゲート絶縁膜５０が形成される場合、式（２）でのＶを５０Ｖ以下に設定する必要がある。
また、絶縁膜に絶縁破壊電界の半分を超える高電界が印加されると、信頼性が懸念されることを考慮して、さらに望ましくは、式（２）のＶをゲート絶縁膜５０の絶縁破壊電圧の半分以下、すなわち、２５Ｖ以下にすることが望ましい。
このように、ウェル領域３２とウェル領域３３との間に分断領域２５を形成した上で、そのパンチスルー電圧を、還流動作時のソース−ドレイン間の発生電圧からｐｎ接合の拡散電位を差し引いた値よりも大きく、かつ、ウェル領域３３の上面に形成されたゲート絶縁膜５０の破壊電圧よりも小さく（さらに望ましくは、ゲート絶縁膜５０の破壊電圧の半分以下となるように）設計すれば、ウェル領域３３における還流動作時のｐｎダイオードの通電を抑制しつつ、スイッチング動作中のゲート絶縁膜５０の破壊を抑制することができる。
＜半導体装置の製造方法について＞
続いて、本実施の形態に関する半導体装置であるＳＢＤ内蔵のＭＯＳＦＥＴの製造方法について説明する。
まず、第１の主面の面方位が（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上面に、化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法によって、たとえば、１×１０１５ｃｍ−３以上、かつ、１×１０１７ｃｍ−３以下のｎ型の不純物濃度で、たとえば、５μｍ以上、かつ、５０μｍ以下の厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
次に、ドリフト層２０の上面にフォトレジストなどにより注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さは、ドリフト層２０の厚さを超えない、たとえば、０．５μｍ以上、かつ、３μｍ以下とする。また、イオン注入されたＡｌの不純物濃度は、たとえば、１×１０１７ｃｍ−３以上、かつ、１×１０１９ｃｍ−３以下の範囲であり、ドリフト層２０の第１の不純物濃度より多いものとする。
その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がウェル領域３１となる。
続いて、ウェル領域３２となる領域、および、ウェル領域３３となる領域を、ウェル領域３１と同様の手法で形成する。当該工程は、ウェル領域３１を形成する工程と同時に行われる工程であってもよい。その場合、工程数を削減することができる。
分断領域２５は、ウェル領域３２とウェル領域３３とを形成しない残りの部分として形成する。分断領域２５の第１の導電型の不純物濃度は、ドリフト層２０の不純物濃度と同等とする。
また、分断領域２５には追加でＮ型の不純物注入を施して、ドリフト層２０と異なる所望の不純物濃度に調整してもよい。Ｎ型の不純物濃度を高めることで、同じパンチスルー電圧を実現するときに必要となる分断領域２５の幅を小さくし、チップサイズの縮小、または、耐圧の向上を期待することができる。
次に、ドリフト層２０の上面に、フォトレジストなどにより注入マスクを形成する。そして、注入マスクの上から、ｐ型の不純物であるＡｌをイオン注入する。
このとき、Ａｌのイオン注入の深さは、ドリフト層２０の厚さを超えない、たとえば、０．５μｍ以上、かつ、３μｍ以下とする。また、イオン注入されたＡｌの不純物濃度は、たとえば、１×１０１６ｃｍ−３以上、かつ、１×１０１８ｃｍ−３以下の範囲であり、ドリフト層２０の第１の不純物濃度よりも高く、かつ、ウェル領域３１のＡｌ濃度よりも低いものとする。
その後、注入マスクを除去する。本工程によって、Ａｌがイオン注入された領域がＪＴＥ領域３７となる。
次に、ドリフト層２０の上面にフォトレジストなどにより注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは、ウェル領域３１の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、たとえば、１×１０１８ｃｍ−３以上、かつ、１×１０２１ｃｍ−３以下の範囲であり、かつ、ウェル領域３１のｐ型の第２の不純物濃度を超えるものとする。本工程でＮが注入された領域のうち、ｎ型を示す領域がソース領域４０となる。
次に、ドリフト層２０の上面にフォトレジストなどにより注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。そして、注入マスクを除去する。本工程によってＡｌが注入された領域が高濃度ウェル注入領域３５となる。
高濃度ウェル注入領域３５は、ウェル領域３１と第１のオーミック電極７１との良好な電気的接触を得るために設けられる領域であり、高濃度ウェル注入領域３５のｐ型の不純物濃度は、ウェル領域３１のｐ型の第２の不純物濃度よりも高濃度に設定されることが望ましい。
本工程でｐ型の不純物をイオン注入する際には、高濃度ウェル注入領域３５を低抵抗化する目的で、半導体基板１０、または、ドリフト層２０を１５０℃以上に加熱してイオン注入することが望ましい。
続いて、高濃度ウェル注入領域３５の形成と同様の工程を繰り返すことで、高濃度ウェル注入領域３６を形成する。
ここで、高濃度ウェル注入領域３５と高濃度ウェル注入領域３６とを同時に形成して、作製のための工程数を減らしてもよい。作製のための工程数を減らすことでプロセスコストが小さくなり、チップコストを低減することができる。
次に、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、たとえば、１３００℃以上、かつ、１９００℃以下の温度で、時間を、たとえば、３０秒以上、かつ、１時間以下とするアニールを行う。このアニールにより、イオン注入されたＮ、および、Ａｌを電気的に活性化させる。
続いて、ＣＶＤ法、または、フォトリソグラフィー技術などを用いて、上述の活性領域にほぼ対応した位置以外の領域に、膜厚が、たとえば、０．５μｍ以上、かつ、２μｍ以下の酸化珪素膜からなるフィールド絶縁膜５２を形成する。
このとき、たとえば、フィールド絶縁膜５２を全面に形成した後、セル領域にほぼ対応した位置のフィールド絶縁膜５２を、フォトリソグラフィー技術、または、エッチングなどで除去すればよい。
続いて、フィールド絶縁膜５２に覆われていない炭化珪素の上面を熱酸化して、所望の厚みのゲート絶縁膜５０である酸化珪素を形成する。
次に、ゲート絶縁膜５０の上面に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成する。そして、この多結晶珪素膜をパターニングすることにより、ゲート電極６０を形成する。
続いて、層間絶縁膜５５を減圧ＣＶＤ法によって形成する。続いて、層間絶縁膜５５とゲート絶縁膜５０とを貫き、かつ、ユニットセルの高濃度ウェル注入領域３５とソース領域４０とに到達するコンタクトホールを形成し、同時にウェルコンタクトホール９１を形成する。
次に、スパッタ法などによってＮｉを主成分とする金属膜の形成した後、たとえば、６００℃以上、かつ、１１００℃以下の温度の熱処理を行う。そして、Ｎｉを主成分とする金属膜と、コンタクトホール内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。
続いて、上記の反応によって形成されたシリサイド以外の、層間絶縁膜５５上に残留した金属膜を、ウェットエッチングにより除去する。これにより、第１のオーミック電極７１が形成される。
続いて、半導体基板１０の裏面（第２の主面）にＮｉを主成分とする金属を形成し、さらに、熱処理することにより、半導体基板１０の裏側に裏面オーミック電極７３を形成する。
次に、フォトレジストなどによるパターニングを用いて、離間領域２２の上面における層間絶縁膜５５と、ゲート絶縁膜５０となる位置に形成された層間絶縁膜５５と、ゲートコンタクトホール９５となる位置に形成された層間絶縁膜５５とを除去する。除去する方法としては、ＳＢＤ界面となる炭化珪素の上面にダメージを与えないウェットエッチングが好ましい。
続いて、スパッタ法などによって、第１のショットキー電極７５を堆積する。第１のショットキー電極７５としては、たとえば、Ｔｉ、Ｍｏ、Ｎｉなどを堆積することが好ましい。
その後、ここまで処理してきた半導体基板１０の上面に、スパッタ法、または、蒸着法によって、Ａｌなどの配線金属を形成する。そして、当該配線金属をフォトリソグラフィー技術によって所定の形状に加工することで、第１のオーミック電極７１および第１のショットキー電極７５に接触するソース電極８０と、ゲート電極６０に接触するゲート配線８２とを形成する。
さらに、半導体基板１０の裏面に形成された裏面オーミック電極７３の下面に、金属膜であるドレイン電極８５を形成する。
＜第２の実施の形態＞
本実施の形態に関する半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図３は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
第１の実施の形態では、ウェル領域３１を有する活性領域と、ウェル領域３２とを明確に区分されたが、図３に例示されるように、ウェル領域３２を存在させず、ウェル領域３１のうち最も外側（終端領域側）のウェル領域３１と、ウェル領域３３との間に、分断領域２５が形成されてもよい。
この場合、ウェル領域３１とウェル領域３３との間に形成された分断領域２５が、ウェル領域３１とウェル領域３２との間に形成された分断領域２５と同じ役割を果たす。すなわち、ウェル領域３２が存在しない形態では、最も外側のウェル領域３１を第２のウェルと読み替えて、第１の実施の形態における説明を解釈することができる。
＜第３の実施の形態＞
本実施の形態に関する半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図４は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。また、図５は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
本実施の形態に関する半導体装置では、図４、および、図５に例示されるように、ウェル領域３２Ｂ周りの分断領域２５Ｂが、平面視において、ウェル領域３２Ｂと、第２のオーミック電極７２と、ウェルコンタクトホール９１とを取り囲んで形成される。
このような構造であることによって、ｐｎダイオードの通電が生じうるウェル領域３２Ｂの面積を狭めることができるため、信頼性の高い半導体装置を得ることができる。
本実施の形態に関する半導体装置の作製方法は、第１の実施の形態に例示された場合とほとんど変わらず、単にウェル領域３２Ｂとウェル領域３３Ｂとを形成するためのマスクパターンを変更すればよい。
＜第４の実施の形態＞
本実施の形態に関する半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図６は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
本実施の形態に関する半導体装置では、図６に例示されるように、ウェルコンタクトホール９１が形成される領域内に、ＳＢＤ領域が形成される。
具体的には、ウェル領域３２Ｃが部分的に欠損したｎ型の離間領域２３が形成される。離間領域２３は、ウェル領域３２Ｃの表層から深さ方向に貫通して形成される。そして、離間領域２３の上面に、第２のショットキー電極７６が形成される。
なお、離間領域２３が形成される平面部分においては、第２のオーミック電極７２、および、高濃度ウェル注入領域３６Ｃも欠損している。
このような構造であることによって、ウェル領域３２Ｃの下部にもＳＢＤ電流を通電させることができる。その結果、ウェル領域３２Ｃの下層のドリフト層２０、または、半導体基板１０において電圧降下が発生し、その分だけ、ウェル領域３２Ｃとドリフト層２０との間に形成されるｐｎ接合に印加される順方向電圧が減少する。その結果、ウェル領域３２Ｃにおけるｐｎダイオードの通電が抑制され、より信頼性の高い半導体装置を得ることができる。
本実施の形態に関する半導体装置の作製方法は、第１の実施の形態に例示された場合とほとんど変わらず、単にウェル領域３２Ｃ、ウェル領域３３、および、高濃度ウェル注入領域３６Ｃを形成するためのマスクパターンを変更した上で、第２のショットキー電極７６を第１のショットキー電極７５と同じ方法で形成すればよい。
＜第５の実施の形態＞
本実施の形態に関する半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図７は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
本実施の形態に関する半導体装置では、図７に例示されるように、平面視でウェル領域３３とゲート電極６０とが重なる全領域において、フィールド絶縁膜５２Ｄが形成される。特に、図７においては、フィールド絶縁膜５２Ｄは、ウェル領域３３の上面全体を覆って形成される。
すなわち、平面視でウェル領域３３とゲート電極６０とが重なる全領域において、ゲート絶縁膜５０Ｄが形成されない。換言すれば、ゲート絶縁膜５０Ｄとフィールド絶縁膜５２Ｄとの境界が、ウェル領域３２Ｄの上面に位置すると表現することもできる。
このような構造であることによって、スイッチング動作中の変位電流による破壊を抑制することができる。
たとえば、第１の実施の形態に例示される構造であれば、ウェル領域３３においてゲート絶縁膜５０の絶縁破壊電圧よりも高い電圧が発生した場合に、ゲート絶縁膜５０が破壊されることによって、素子故障に至ってしまう。
これに対し、本実施の形態に例示される構造であれば、ウェル領域３３の上面にはゲート絶縁膜が形成されておらず、代わりに、絶縁破壊電圧が圧倒的に高いフィールド絶縁膜５２Ｄが形成されている。
そのため、素子破壊に至るウェル領域３２Ｄの電圧変動が格段に増大する。別の見方をした場合、分断領域２５のパンチスルー電圧をより大きく設計することができるため、ｐｎダイオードの順方向通電をより抑制することができる。
＜第６の実施の形態＞
本実施の形態に関する半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図８は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
本実施の形態に関する半導体装置では、図８に例示されるように、ｐ型の高濃度ウェル注入領域３８が、ウェル領域３３Ｅの表層において比較的広範囲に渡り形成される。ここで、高濃度ウェル注入領域３８の不純物濃度は、ウェル領域３１の不純物濃度よりも高い。
このような構造であることによって、ウェル領域３３Ｅのチップ平面方向の抵抗、すなわち、シート抵抗を下げることができる。
したがって、ウェル領域３３Ｅのうちの、ウェルコンタクトホール９１から遠い箇所においても、スイッチング動作中のウェル領域３３Ｅの電圧変動を小さくすることができる。したがって、高速スイッチング動作において故障しにくい、信頼性の高い半導体装置を得られる。
一方、還流状態では、ウェル領域３３Ｅのシート抵抗が下がるため、ウェル領域３３Ｅのうちのウェルコンタクトホール９１から遠い箇所でｐｎ接合にかかる順方向電圧が増大してしまう。しかしながら、分断領域２５のパンチスルー電圧を十分に大きく設計することで、ウェル領域３３Ｅとドリフト層２０とで形成されるｐｎ接合に順方向電流が流れる問題は生じない。
本実施の形態に関する半導体装置の作製方法は、第１の実施の形態に例示された場合に加えて、高濃度ウェル注入領域３８を形成する注入工程を加えればよい。または、高濃度ウェル注入領域３５の注入、または、高濃度ウェル注入領域３６の注入と同時に高濃度ウェル注入領域３８の注入を行えば、工数を増大させずに本実施の形態に関する半導体装置の構造を得ることができる。
＜第７の実施の形態＞
本実施の形態に関する半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図９は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
本実施の形態に関する半導体装置では、図９に例示されるように、分断領域２５Ｆの、たとえば、表層の一部にｐ型の補助導電領域３４が形成される。図９においては、補助導電領域３４は複数形成される。補助導電領域３４によって、ウェル領域３２とウェル領域３３とが電気的に接続される。
このような構造であることによって、ウェル領域３３の電位がフローティングにならず、チャージアップして耐圧特性が変動するなどの不具合を抑制することができる。
このとき、図９における領域Ｚのような、ウェル領域３３のうちの補助導電領域３４近傍においては、分断領域２５Ｆを介さずに補助導電領域３４を通る電流が流れるため、耐圧劣化が生じうる。
しかしながら、図９における領域Ｗのような、補助導電領域３４から平面的に遠い箇所においては、ウェル領域３３を平面的に長く伝導する必要があるので、ウェル領域３３のシート抵抗によって大きな電圧降下が生じる。そのため、バイポーラ通電が抑制される。
分断領域２５Ｆに対して補助導電領域３４の比率が増えると、上記のバイポーラ通電を抑制する効果が弱くなり、ウェル領域３３において、ｐｎ接合の順方向電流が通電する領域が増えてしまう。したがって、チップ内で補助導電領域３４が形成される長さの合計は、分断領域２５Ｆが形成される長さの合計に対して短いことが望ましい。
ここで、補助導電領域３４が形成される長さ、および、分断領域２５Ｆが形成される長さにおける「長さ」とは、ウェル領域３２とウェル領域３３とを結ぶ方向と交差する方向における長さをいう。
それによって、本実施の形態に関する半導体装置の構造を用いない場合に比べて、耐圧劣化が生じる可能性を半分程度に減らすことができる。さらに望ましくは、補助導電領域３４が形成される長さの合計を分断領域２５Ｆが形成される長さの合計の１／１０以下とすることで、耐圧劣化が生じる可能性を約１／１０以下に低減し、素子の信頼性を格段に高めることができる。
本実施の形態に関する半導体装置の作製方法は、第１の実施の形態と大きく変わらず、補助導電領域３４が形成される注入工程を加えればよい。または、ＪＴＥ領域３７、ウェル領域３１、ウェル領域３２、および、ウェル領域３３のいずれかと補助導電領域３４とが同時に注入されるように、マスクパターンを変更すればよい。
＜以上に記載された実施の形態によって生じる効果について＞
以下に、以上に記載された実施の形態によって生じる効果を例示する。なお、以下では、以上に記載された実施の形態に例示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、半導体装置は、第１の導電型のドリフト層２０と、第２の導電型の第１のウェル領域と、第１の導電型の第１の離間領域と、第１の導電型のソース領域４０と、第１のショットキー電極７５と、第１のオーミック電極７１と、第２の導電型の第２のウェル領域と、第２の導電型の第３のウェル領域と、第２のオーミック電極７２と、第１の導電型の分断領域２５と、ソース電極８０とを備える。ここで、ウェル領域３１は、第１のウェル領域に対応するものである。また、離間領域２２は、第１の離間領域に対応するものである。また、ウェル領域３２は、第２のウェル領域に対応するものである。また、ウェル領域３３は、第３のウェル領域に対応するものである。ドリフト層２０は、第１の導電型の半導体基板１０の上面に設けられるワイドギャップ半導体層である。ウェル領域３１は、ドリフト層２０の表層において互いに離間して複数設けられる。離間領域２２は、それぞれのウェル領域３１の表層から深さ方向に貫通して設けられる。ソース領域４０は、それぞれのウェル領域３１の表層に設けられる。第１のショットキー電極７５は、離間領域２２の上面に設けられる。第１のオーミック電極７１は、ソース領域４０の表層に少なくとも一部が設けられる。ウェル領域３２は、ドリフト層２０の表層において複数のウェル領域３１全体を平面視で挟んで設けられ、かつ、それぞれのウェル領域３１よりも面積が広い。ウェル領域３３は、ドリフト層２０の表層においてウェル領域３２を平面視で挟んで設けられ、かつ、ウェル領域３２よりも面積が広い。第２のオーミック電極７２は、ウェル領域３２の一部に設けられる。分断領域２５は、ウェル領域３２と、ウェル領域３３との間に設けられ、かつ、上面が絶縁体に接触する。ソース電極８０は、第１のショットキー電極７５と、第１のオーミック電極７１と、第２のオーミック電極７２とに接続される。
このような構成によれば、積層欠陥の発生に起因する順方向電圧のシフトを効果的に抑制することができる。具体的には、還流動作に際しては、分断領域２５が電流を遮断することによって、ｐｎダイオードに順方向電流が流れる領域を大幅に狭めることができる。したがって、積層欠陥の拡張に起因して耐圧の劣化が生じる可能性を大幅に抑制することができる。一方で、スイッチング動作中には、分断領域２５に電流が流れることによって、素子破壊を抑制することができる。したがって、半導体装置の信頼性を格段に向上させることができる。または、高速スイッチングを維持することによって、スイッチング損失を低減させることができる。さらには、通電することができる還流電流を増大させることができる。また、チップサイズを小さくすることが可能となるため、低コスト化を実現することができる。
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
また、以上に記載された実施の形態によれば、半導体装置は、ゲート電極６０を備える。ゲート電極６０は、ソース領域４０とドリフト層２０とに挟まれるウェル領域３１の上面にゲート絶縁膜５０を挟んで設けられる。また、ゲート電極６０は、ウェル領域３３の上面に対応する領域にも設けられる。このような構成によれば、積層欠陥の発生に起因する順方向電圧のシフトを効果的に抑制することができる。
また、以上に記載された実施の形態によれば、ウェル領域３３は、ソース電極８０へのオーミック接続を有さない。このような構成によれば、ウェル領域３３とソース電極８０との間の電気伝導は、分断領域２５を介して行われることとなる。そのため、ソース−ドレイン間の電圧の多くが分断領域２５に印加されることで、ｐｎ接合に印加される電圧を低減することができる。そして、ｐｎ接合に印加される電圧をｐｎ接合の拡散電位に相当する２Ｖよりも低い電圧とすることで、ｐｎダイオードに順方向電流が流れることを抑制することができる。
また、以上に記載された実施の形態によれば、分断領域２５のウェル領域３２とウェル領域３３とを結ぶ方向における幅をＷ、分断領域２５の実効不純物濃度をＮ、半導体の誘電率をε、素電荷をｑとする場合、
Figure 0006560444
 から得られる電圧Ｖが５０Ｖ以下である。このような構成によれば、ウェル領域３２とウェル領域３３との間に分断領域２５を形成した上で、そのパンチスルー電圧を、還流動作時のソース−ドレイン間の発生電圧からｐｎ接合の拡散電位を差し引いた値よりも大きく、かつ、ウェル領域３３の上面に形成されたゲート絶縁膜５０の破壊電圧よりも小さく設定することによって、ウェル領域３３における還流動作時のｐｎダイオードの通電を抑制しつつ、スイッチング動作中のゲート絶縁膜５０の破壊を抑制することができる。
また、以上に記載された実施の形態によれば、分断領域２５Ｂは、平面視において、第２のオーミック電極７２を囲むものである。このような構成によれば、ｐｎダイオードの通電が生じうるウェル領域３２Ｂの面積を狭めることができるため、信頼性の高い半導体装置を得ることができる。
また、以上に記載された実施の形態によれば、半導体装置は、第１の導電型の第２の離間領域と、第２のショットキー電極７６とを備える。ここで、離間領域２３は、第２の離間領域に対応するものである。離間領域２３は、ウェル領域３２Ｃの表層から深さ方向に貫通して設けられる。第２のショットキー電極７６は、離間領域２３の上面に設けられる。このような構成によれば、ウェル領域３２Ｃの下部にもＳＢＤ電流を通電させることができる。その結果、ウェル領域３２Ｃの下層のドリフト層２０、または、半導体基板１０において電圧降下が発生し、その分だけ、ウェル領域３２Ｃとドリフト層２０との間に形成されるｐｎ接合に印加される順方向電圧が減少する。
また、以上に記載された実施の形態によれば、半導体装置は、ウェル領域３３の上面の少なくとも一部に設けられるフィールド絶縁膜５２を備える。フィールド絶縁膜５２の厚さは、ゲート絶縁膜５０の厚さよりも厚い。また、ゲート電極６０は、フィールド絶縁膜５２が設けられる領域においては、フィールド絶縁膜５２を挟んでウェル領域３３の上面に設けられる。このような構成によれば、スイッチング動作中の変位電流による破壊を抑制することができる。
また、以上に記載された実施の形態によれば、ゲート電極６０は、ウェル領域３３の上面に対応する領域においては、フィールド絶縁膜５２Ｄを挟んでウェル領域３３の上面に設けられるものである。このような構成によれば、スイッチング動作中の変位電流による破壊を抑制することができる。すなわち、素子破壊に至るウェル領域３２Ｄの電圧変動が格段に増大する。
また、以上に記載された実施の形態によれば、半導体装置は、第２の導電型のウェル注入領域を備える。ここで、高濃度ウェル注入領域３８は、ウェル注入領域に対応するものである。高濃度ウェル注入領域３８は、ウェル領域３３Ｅの表層に設けられる。高濃度ウェル注入領域３８の不純物濃度は、ウェル領域３１の不純物濃度よりも高い。このような構成によれば、ウェル領域３３Ｅのチップ平面方向の抵抗、すなわち、シート抵抗を下げることができる。したがって、ウェル領域３３Ｅのうちの、ウェルコンタクトホール９１から遠い箇所においても、スイッチング動作中のウェル領域３３Ｅの電圧変動を小さくすることができる。
また、以上に記載された実施の形態によれば、半導体装置は、少なくとも１つの第２の導電型の補助導電領域３４を備える。補助導電領域３４は、分断領域２５Ｆの表層に設けられる。また、補助導電領域３４は、ウェル領域３２とウェル領域３３とを電気的に接続するものである。このような構成によれば、ウェル領域３３の電位がフローティングにならず、チャージアップして耐圧特性が変動するなどの不具合を抑制することができる。
また、以上に記載された実施の形態によれば、補助導電領域３４が設けられる長さの合計は、分断領域２５Ｆが設けられる長さの合計の１／１０以下である。ここで、補助導電領域３４が設けられる長さは、補助導電領域３４が、ウェル領域３２とウェル領域３３とを結ぶ方向と交差する方向において設けられる長さである。また、分断領域２５Ｆが設けられる長さは、分断領域２５Ｆが、ウェル領域３２とウェル領域３３とを結ぶ方向と交差する方向において設けられる長さである。このような構成によれば、ウェル領域３３の電位がフローティングにならず、チャージアップして耐圧特性が変動するなどの不具合を抑制することができる。さらには、耐圧劣化が生じる可能性を約１／１０以下に低減し、素子の信頼性を格段に高めることができる。
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、ユニポーラ型ダイオードを内蔵したユニポーラ型トランジスタとして、ＳＢＤ内蔵のＭＯＳＦＥＴが例示された。しかしながら、上記の内容は、他のユニポーラ型デバイスにも応用することができる。
たとえば、ユニポーラ型トランジスタはＭＯＳＦＥＴではなく、ｊｕｎｃｔｉｏｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）であってもよい。また、ユニポーラ型ダイオードとしてＳＢＤを内蔵させる代わりに、たとえば、特許第５１５９９８７号公報に示された、ゲート電極にオフ電位が与えられた状態で、ソースからドレインへの方向のみの通電を許容するチャネル特性を有する電界効果トランジスタ（ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＦＥＴ）が用いられてもよい。
炭化珪素と同様に、再結合エネルギーが珪素よりも大きいワイドギャップ半導体では、炭化珪素と同様に寄生ｐｎダイオードに順方向電流が流れた場合に結晶欠陥が生成されると考えられる。上記の実施の形態では、半導体材料として炭化珪素が例示されたが、他のワイドギャップ半導体にも適用することができる。
なお、ワイドギャップ半導体とは、一般に、およそ２ｅＶ以上の禁制帯幅をもつ半導体を指し、窒化ガリウム（ＧａＮ）などの３族窒化物、酸化亜鉛（ＺｎＯ）などの２族酸化物、セレン化亜鉛（ＺｎＳｅ）などの２族カルコゲナイド、ダイヤモンドおよび炭化珪素などが知られる。
また、以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
また、以上に記載された実施の形態では、プレーナ型のＭＯＳＦＥＴについて説明されたが、ドリフト層２０の上面にトレンチが形成されたトレンチ型のＭＯＳＦＥＴに適用される場合も想定することができるものとする。トレンチ型のＭＯＳＦＥＴの場合、ドリフト層２０の上面に溝部（トレンチ）が形成され、当該溝部内のドリフト層２０の上面、すなわち、トレンチの底面上に、ゲート絶縁膜を介してゲート電極が埋め込まれる。
１０ 半導体基板、２０ ドリフト層、２１，２２，２３ 離間領域、２５，２５Ｂ，２５Ｆ 分断領域、３１，３２，３２Ａ，３２Ｂ，３２Ｃ，３２Ｄ，３３，３３Ｂ，３３Ｅ ウェル領域、３４ 補助導電領域、３５，３６，３６Ｃ，３８ 高濃度ウェル注入領域、３７ ＪＴＥ領域、４０ ソース領域、５０，５０Ｄ ゲート絶縁膜、５２，５２Ｄ フィールド絶縁膜、５５ 層間絶縁膜、６０ ゲート電極、７１ 第１のオーミック電極、７２ 第２のオーミック電極、７３ 裏面オーミック電極、７５ 第１のショットキー電極、７６ 第２のショットキー電極、８０ ソース電極、８１ ゲートパッド、８２ ゲート配線、８５ ドレイン電極、９１ ウェルコンタクトホール、９５ ゲートコンタクトホール、Ａ，Ｂ 接合界面、Ｗ，Ｚ 領域。

Claims (12)

  1. 第１の導電型の半導体基板の上面に設けられるワイドギャップ半導体層である、第１の導電型のドリフト層と、
    前記ドリフト層の表層において互いに離間して複数設けられる、第２の導電型の第１のウェル領域と、
    それぞれの前記第１のウェル領域の表層から深さ方向に貫通して設けられる、第１の導電型の第１の離間領域と、
    それぞれの前記第１のウェル領域の表層に設けられる、第１の導電型のソース領域と、
    前記第１の離間領域の上面に設けられる第１のショットキー電極と、
    前記ソース領域の表層に少なくとも一部が設けられる第１のオーミック電極と、
    前記ドリフト層の表層において複数の前記第１のウェル領域全体を平面視で挟んで設けられ、かつ、それぞれの前記第１のウェル領域よりも面積が広い、第２の導電型の第２のウェル領域と、
    前記ドリフト層の表層において前記第２のウェル領域を平面視で挟んで設けられ、かつ、前記第２のウェル領域よりも面積が広い、第２の導電型の第３のウェル領域と、
    前記第２のウェル領域の一部に設けられる第２のオーミック電極と、
    前記第２のウェル領域と、前記第３のウェル領域との間に設けられる、第１の導電型の分断領域と、
    前記第１のショットキー電極と、前記第１のオーミック電極と、前記第２のオーミック電極とに接続されるソース電極とを備え、
    前記第３のウェル領域は、前記ソース電極へのオーミック接続を有さない、
    半導体装置。
  2. 前記第２のウェル領域と前記第３のウェル領域との間に前記分断領域を介してパンチスルー電流が流れる、
    請求項１に記載の半導体装置。
  3. 前記分断領域の上面は、絶縁体に接触する、
    請求項１または請求項２に記載の半導体装置。
  4. 前記半導体装置は、さらに、
    前記ソース領域と前記ドリフト層とに挟まれる前記第１のウェル領域の上面にゲート絶縁膜を挟んで設けられるゲート電極を備え、
    前記ゲート電極は、前記第３のウェル領域の上面に対応する領域にも設けられる、
    請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
  5. 前記分断領域の前記第２のウェル領域と前記第３のウェル領域とを結ぶ方向における幅をＷ、前記分断領域の実効不純物濃度をＮ、半導体の誘電率をε、素電荷をｑとする場合、
    Figure 0006560444
     から得られる電圧Ｖが５０Ｖ以下である、
    請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
  6. 前記分断領域は、平面視において、前記第２のオーミック電極を囲む、
    請求項１から請求項５のうちのいずれか１項に記載の半導体装置。
  7. 前記半導体装置は、さらに、
    前記第２のウェル領域の表層から深さ方向に貫通して設けられる、第１の導電型の第２の離間領域と、
    前記第２の離間領域の上面に設けられる第２のショットキー電極とを備える、
    請求項１から請求項６のうちのいずれか１項に記載の半導体装置。
  8. 前記半導体装置は、さらに、
    前記第３のウェル領域の上面の少なくとも一部に設けられるフィールド絶縁膜を備え、
    前記フィールド絶縁膜の厚さは、前記ゲート絶縁膜の厚さよりも厚く、
    前記ゲート電極は、前記フィールド絶縁膜が設けられる領域においては、前記フィールド絶縁膜を挟んで前記第３のウェル領域の上面に設けられる、
    請求項４に記載の半導体装置。
  9. 前記ゲート電極は、前記第３のウェル領域の上面に対応する領域においては、前記フィールド絶縁膜を挟んで前記第３のウェル領域の上面に設けられる、
    請求項８に記載の半導体装置。
  10. 前記半導体装置は、さらに、
    前記第３のウェル領域の表層に設けられる、第２の導電型のウェル注入領域を備え、
    前記ウェル注入領域の不純物濃度は、前記第１のウェル領域の不純物濃度よりも高い、
    請求項１から請求項９のうちのいずれか１項に記載の半導体装置。
  11. 前記半導体装置は、さらに、
    前記分断領域の表層に設けられる、少なくとも１つの第２の導電型の補助導電領域を備え、
    前記補助導電領域は、前記第２のウェル領域と第３のウェル領域とを電気的に接続する、
    請求項１から請求項１０のうちのいずれか１項に記載の半導体装置。
  12. 前記補助導電領域が設けられる長さの合計は、前記分断領域が設けられる長さの合計の１／１０以下であり、
    前記補助導電領域が設けられる長さは、前記補助導電領域が、前記第２のウェル領域と前記第３のウェル領域とを結ぶ方向と交差する方向において設けられる長さであり、
    前記分断領域が設けられる長さは、前記分断領域が、前記第２のウェル領域と前記第３のウェル領域とを結ぶ方向と交差する方向において設けられる長さである、
    請求項１１に記載の半導体装置。
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