JP6643382B2 - パワー半導体デバイス - Google Patents

パワー半導体デバイス Download PDF

Info

Publication number
JP6643382B2
JP6643382B2 JP2018051006A JP2018051006A JP6643382B2 JP 6643382 B2 JP6643382 B2 JP 6643382B2 JP 2018051006 A JP2018051006 A JP 2018051006A JP 2018051006 A JP2018051006 A JP 2018051006A JP 6643382 B2 JP6643382 B2 JP 6643382B2
Authority
JP
Japan
Prior art keywords
region
power semiconductor
recombination
semiconductor device
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018051006A
Other languages
English (en)
Other versions
JP2018157211A (ja
Inventor
バスラー トーマス
バスラー トーマス
ビーナ マークス
ビーナ マークス
ダイネーゼ マッテオ
ダイネーゼ マッテオ
シュルツェ ハンス−ヨアヒム
シュルツェ ハンス−ヨアヒム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE102017105895.8A external-priority patent/DE102017105895B4/de
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of JP2018157211A publication Critical patent/JP2018157211A/ja
Application granted granted Critical
Publication of JP6643382B2 publication Critical patent/JP6643382B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H10D30/83—FETs having PN junction gate electrodes
    • H10D30/831—Vertical FETs having PN junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/50—Physical imperfections
    • H10D62/53—Physical imperfections the imperfections being within the semiconductor body 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/80—Arrangements for protection of devices protecting against overcurrent or overload, e.g. fuses or shunts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/491—Vertical IGBTs having both emitter contacts and collector contacts in the same substrate side
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H10D18/221—Thyristors having amplifying gate structures, e.g. cascade configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、パワー半導体デバイスの実施の形態、およびパワー半導体デバイスを処理する方法の実施の形態に関する。特に、本発明は、過電圧保護パワー半導体チップの態様、およびパワー半導体デバイススイッチの実施の形態、ならびに相応の処理方法の実施の形態に関する。
自動車用途、民生用途および工業用途における今日のデバイスの多くの機能、例えば電気的なエネルギの変換および電気モータまたは電気機械の駆動は、パワー半導体スイッチを基礎としている。例えば、少数の例を挙げるならば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）およびダイオードが、限定を意図するものではないが、電源および電力変換器におけるスイッチを含む種々の用途に使用されている。
パワー半導体デバイスは、通常の場合、デバイスの２つの負荷端子間の負荷電流経路に沿って負荷電流を流すように構成された半導体本体を含む。さらに、ゲート電極と称されることもある、絶縁電極によって、負荷電流経路を制御することができる。例えば、相応の制御信号、例えばドライバユニットからの相応の制御信号の受信に基づいて、制御電極は、パワー半導体デバイスを導通状態および阻止状態のうちの一方に設定することができる。幾つかのケースでは、ゲート電極が、パワー半導体スイッチのトレンチに含まれる場合がある。トレンチは、例えば帯状の構成または針状の構成を示すと考えられる。
通常の場合、パワー半導体デバイスの損失、例えばスイッチング損失、導通状態の間のオン状態損失、および阻止状態の間のオフ状態損失を低く維持することが望ましい。
さらに、定格条件下で連続的に動作するように、パワー半導体デバイスを設計することができ、この定格条件に従えば、例えば、負荷電流は通常、所定の期間を過ぎても定格値を超えず、また２つの負荷端子間に印加される電圧は通常、所定の期間を過ぎても定格値を超えない。
通常の場合、遷移状態（例えば、スイッチング）の状況ならびに連続的な阻止状態の状況に関して設計されている定格阻止電圧よりも著しく大きい電圧がパワー半導体デバイスに印加されることを回避することが試みられる。このために、これまで幾つかの過電圧保護コンセプトが考案されており、そのうちの１つは、「クランピング」として一般的に公知である。例えば、いわゆる過渡電圧サプレッサダイオード（ＴＶＳダイオード）を使用して、トランジスタのスイッチング動作中に生じる可能性がある過渡過電圧を低減することができる。
本明細書において説明する態様は、各負荷端子に電気的に接続されているｐ型ドープされたセクションを備えたｐｎｐ構成を有している半導体構造に関する（ただしこの半導体構造に限定されるものではない）。負荷端子のうちの第１の負荷端子に電気的に接続されている、「第１のドープ領域」とも称するｐ型ドープされたセクションは、オプションとして再結合領域の少なくとも一部を含むことができる。例えば、第１のドープ領域は、アノード領域、例えば過電圧保護パワー半導体チップのアノード領域であってよい。または、第１のドープ領域は、本体領域、例えばパワー半導体スイッチの本体領域であってよい。
１つの実施の形態によれば、パワー半導体デバイスは、第１の負荷端子および第２の負荷端子に結合された半導体本体を含む。半導体本体は、第１の負荷端子に電気的に接続された、第２の導電型の第１のドープ領域と、第２の負荷端子に電気的に接続された、第２の導電型のエミッタ領域と、第１のドープ領域とエミッタ領域との間に配置された、第１の導電型のドリフト領域と、を含む。ドリフト領域および第１のドープ領域によって、負荷端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体デバイスを動作させることができる。半導体本体は、少なくとも第１のドープ領域内に配置された再結合領域をさらに含む。
別の実施の形態によれば、パワー半導体デバイスを処理する方法が開示される。半導体デバイスは、第１の負荷端子および第２の負荷端子に結合された半導体本体を含む。半導体本体は、第１の負荷端子に電気的に接続された、第２の導電型の第１のドープ領域と、第２の負荷端子に電気的に接続された、第２の導電型のエミッタ領域と、第１のドープ領域とエミッタ領域との間に配置された、第１の導電型のドリフト領域と、を含む。ドリフト領域および第１のドープ領域によって、負荷端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体デバイスを動作させることができる。方法は、半導体本体において、少なくとも第１のドープ領域内に配置された再結合領域を形成することを含む。
実施の形態の第１の例示的なサブグループにおいては、パワー半導体デバイスがパワー半導体スイッチとして実施されている。
実施の形態の第２の例示的なサブグループにおいては、パワー半導体デバイスが、過電圧保護パワー半導体チップとして、または集積パワー半導体モジュールとして実施されている。過電圧保護パワー半導体チップ、または集積パワー半導体モジュールに関して、それらのデバイスはオプションとして前述の再結合領域を含むことができると解されるべきである。しかしながら、本明細書に開示するものは、再結合領域を設ける必要がない、過電圧保護パワー半導体チップまたは集積パワー半導体モジュールの実施の形態でもある。
実施の形態のそれらの例示的な複合形態に関して、幾つかの例を下記に挙げる。
パワー半導体デバイスがパワー半導体スイッチとして実施されている、実施の形態の第１の例示的なサブグループの例、および対応する方法の例
例１
パワー半導体スイッチにおいて、
第１の負荷端子および第２の負荷端子に結合された半導体本体を含んでおり、かつ
第１の導電型のドーパントを有するドリフト領域と、第１の負荷端子に電気的に接続された、第１の導電型のドーパントを有するソース領域と、第２の導電型のドーパントを有し、かつソース領域をドリフト領域から離隔させる、本体領域として形成された第１のドープ領域と、を含んでおり、
−ドリフト領域、ソース領域および本体領域によって、端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体スイッチを動作させることができ、
−パワー半導体スイッチは、少なくとも本体領域内に配置されたダメージ領域を含む、
パワー半導体スイッチ。
例２
再結合領域は、再結合領域内に存在する電荷担体の寿命および移動度のうちの少なくとも１つを低減するように構成されている、
例１のパワー半導体スイッチ。
例３
再結合領域は、横方向に構造化されている、
例１または２のパワー半導体スイッチ。
例４
パワー半導体スイッチは、複数のトランジスタセルを備えた活性領域をさらに含んでおり、
再結合領域は、
−所定の割合の複数のトランジスタセルの各々のみが再結合領域を含むように、かつ／または
−再結合領域が、複数のトランジスタセルのうちの少なくとも１つの水平方向の横断面内で構造化されているように、
横方向に構造化されている、
例３のパワー半導体スイッチ。
例５
パワー半導体スイッチは、導通状態の間の負荷電流の少なくとも一部の導通のために、本体領域内に導通チャネルを誘導するようにさらに構成されており、
誘導された導通チャネルと再結合領域とは、相互に空間的に離隔されている、
例１から４までのいずれか１つのパワー半導体スイッチ。
例６
再結合領域と誘導された導通チャネルとの間の最短距離は、少なくとも５０ｎｍである、
例５のパワー半導体スイッチ。
例７
再結合領域は、ソース領域内に広がっている、
例１から６までのいずれか１つのパワー半導体スイッチ。
例８
再結合領域は、ドリフト領域内には広がっていない、
例１から７までのいずれか１つのパワー半導体スイッチ。
例９
再結合領域は、ドリフト領域内の結晶欠陥濃度よりも少なくとも１，０００倍高い結晶欠陥濃度を示す、
例８のパワー半導体スイッチ。
例１０
本体領域は、半導体本体内で、再結合領域よりも深い位置まで広がっている、
例１から９までのいずれか１つのパワー半導体スイッチ。
例１１
第１の負荷端子は、接触溝を含み、接触溝は、ソース領域および本体領域それぞれと相互作用し、
再結合領域は横方向において、接触溝と重なり合い、かつ接触溝の横方向の寸法の６０％〜２００％の範囲内の横方向の寸法を示す、
例１から１０までのいずれか１つのパワー半導体スイッチ。
例１２
前述の導通状態、前述の順方向阻止状態および前述の逆方向阻止状態において動作するようにそれぞれ構成された複数のトランジスタセルを備えた活性領域と、活性領域を包囲する不活性エッジ領域と、を含んでおり、
再結合領域は、不活性エッジ領域内には広がっていない、
例１から１１までのいずれか１つのパワー半導体スイッチ。
例１３
再結合領域は、順方向阻止状態の間の電界のピークの場所から空間的に離れている、
例１から１２までのいずれか１つのパワー半導体スイッチ。
例１４
再結合領域は、再結合領域内の複数の再結合中心を形成する結晶欠陥を示す、
例１から１３までのいずれか１つのパワー半導体スイッチ。
例１５
結晶欠陥は、少なくとも３６０℃の温度までは温度安定性を有する、
例１４のパワー半導体スイッチ。
例１６
再結合領域は、少なくとも横方向に沿って、少なくとも２倍変化する結晶欠陥濃度を示す、
例１から１５までのいずれか１つのパワー半導体スイッチ。
例１７
再結合領域は、少なくとも垂直方向に沿って、少なくとも２倍変化する結晶欠陥濃度を示す、
例１から１６までのいずれか１つのパワー半導体スイッチ。
例１８
本体領域は、第１のサブセクションおよび第２のサブセクションを示し、
第１のサブセクションは、第１の負荷端子と相互作用し、かつ第２のサブセクションよりも高いドーパント濃度を有しており、
第２のサブセクションは、ドリフト領域と相互作用し、
再結合領域は、第１のサブセクション内および第２のサブセクション内それぞれに広がっている、
例１から１７までのいずれか１つのパワー半導体スイッチ。
例１９
結晶欠陥濃度のピークは、第２のサブセクションの上側半分に配置されているか、または本体領域の第１のサブセクションの下側半分に配置されている、
例１３および１４のパワー半導体スイッチ。
例２０
半導体本体は、第２の導電型のドーパントでドープされており、かつ第２の負荷端子に電気的に接続されているエミッタ領域を含み、
半導体本体は、専らエミッタ領域を介して、第２の負荷端子と相互作用する、
例１から１９までのいずれか１つのパワー半導体スイッチ。
例２１
半導体本体は、フィールドストップ領域をさらに含み、
フィールドストップ領域は、ドリフト領域を終端させ、かつドリフト領域のドーパント濃度よりも高い、第１の導電型のドーパントの、陽子照射誘導型のドーパント濃度を示す、
例１から２０までのいずれか１つのパワー半導体スイッチ。
例２２
逆方向阻止ＩＧＢＴにおいて、少なくとも、逆方向阻止ＩＧＢＴの本体領域として形成された第１のドープ領域内に形成された、横方向に構造化された再結合領域を含む、
逆方向阻止ＩＧＢＴ。
例２３
パワー半導体スイッチを処理する方法において、
−第１の負荷端子および第２の負荷端子に結合されるべき半導体本体であって、第１の導電型のドーパントを有するドリフト領域と、第１の負荷端子に電気的に接続された、第１の導電型のドーパントを有するソース領域と、第２の導電型のドーパントを有し、かつソース領域をドリフト領域から離隔させる、本体領域として形成された第１のドープ領域と、を含む半導体本体を設けること、
−本体領域内に再結合領域を設けること、を含んでおり、
ドリフト領域、ソース領域および本体領域によって、端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体スイッチを動作させることができる、
パワー半導体スイッチを処理する方法。
例２４
再結合領域を設けることは、注入処理ステップおよび拡散処理ステップのうちの少なくとも１つによって、結晶欠陥を半導体本体内に導入することを含む、
例２３の方法。
例２５
再結合領域を設けることは、ソース領域および本体領域それぞれが第１の負荷端子によって接触されることになる溝を使用して、自己整合処理ステップを実行することを含む、
例２３または２４の方法。
パワー半導体デバイスが、過電圧保護パワー半導体チップとして、または集積パワー半導体モジュールとして実施されている、実施の形態の第２の例示的なサブグループの例、および対応する方法の例
上記において示唆したように、実施の形態の第２の例示的なサブグループに関して、再結合領域を設けるか、または設けないかは任意であってよい。
例１
過電圧保護パワー半導体チップにおいて、
過電圧保護パワー半導体チップは、チップの前面側に配置された第１の負荷端子およびチップの背面側に配置された第２の負荷端子に結合された半導体本体を含み、
半導体本体は、活性領域と、活性領域を包囲する不活性エッジ領域と、をそれぞれ含み、
活性領域は、複数のブレークスルーセルを含み、
各ブレークスルーセルは、
−第１の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する凹部を有している、前面側に配置された絶縁構造と、
−第１の導電型のドーパントを有しているドリフト領域と、
−第２の導電型のドーパントを有しており、かつ第１の負荷端子に電気的に接続されている、アノード領域として形成された第１のドープ領域と、
−アノード領域よりも低いドーパント濃度の第２の導電型のドーパントを有しており、かつアノード領域および絶縁構造それぞれに接触して配置された第１のバリア領域と、
−ドリフト領域よりも高いドーパント濃度の第１の導電型のドーパントを有しており、かつアノード領域および第１のバリア領域の少なくとも一部それぞれをドリフト領域から離隔させる第２のバリア領域と、
−第２の負荷端子に接触して配置されたドープ接触領域と、を含み、
ドリフト領域は、第２のバリア領域とドープ接触領域との間に位置決めされている、
過電圧保護パワー半導体チップ。
例２
各ブレークスルーセルは、
−負荷端子間の電圧が定格チップ阻止電圧を下回る場合に非導通状態に留まるように、
−負荷端子間の電圧が定格チップ阻止電圧を上回る場合に導通ブレークスルー状態を取るように、構成されている、
例１のチップ。
例３
チップがパワー半導体トランジスタに結合されており、
各ブレークスルーセルが、トランジスタの定格阻止電圧に依存して定められた、定格チップ阻止電圧に関して構成されている、
例２のチップ。
例４
各ブレークスルーセルは、少なくとも第１のドープ領域内に広がっている再結合領域を含む、
例１から３までのいずれか１つのチップ。
例５
再結合領域は、局所的に低下した電荷担体寿命を提供する、
例４のチップ。
例６
アノード領域は、半導体本体内の、第１のバリア領域よりも深い位置まで広がっており、
深さレベルの差異に起因して形成された段部が、第２の半導体バリア領域によって覆われている、
例１から５までのいずれか１つのチップ。
例７
ブレークスルーセルの第１のバリア領域は、連続する半導体層を形成する、
例１から６までのいずれか１つのチップ。
例８
ブレークスルーセルは、六角形のテッセレーションパターンに従い、活性領域内に配置されている、
例１から７までのいずれか１つのチップ。
例９
各ブレークスルーセル内に、アノード領域、第１のバリア領域および第２のバリア領域が、各ブレークスルーセルを横断する仮想の垂直方向軸線に関して対称的に配置されている、
例１から８までのいずれか１つのチップ。
例１０
アノード領域、第１のバリア領域および第２のバリア領域それぞれに存在するドーパントは、注入されたドーパントである、
例１から９までのいずれか１つのチップ。
例１１
第２の負荷端子とドープ接触領域との間の移行部は、ショットキーコンタクトを形成する、
例１から１０までのいずれか１つのチップ。
例１２
ドープ接触領域は、第２の導電型のドーパントを有するエミッタと、第１の導電型のドーパントを有するフィールドストップ領域と、を含み、
エミッタは、第２の負荷端子に電気的に接続されており、
フィールドストップ領域は、ドリフト領域とエミッタとの間に配置されている、
例１から１１までのいずれか１つのチップ。
例１３
チップは、半導体本体の前面側かつ外部に配置されたダイオード装置をさらに含み、
ダイオード装置は、横方向において不活性エッジ領域と重なり合い、かつ第１の負荷端子および別の端子に接続されている、
例１から１２までのいずれか１つのチップ。
例１４
別の端子は、パワー半導体トランジスタのエミッタ端子に電気的に接続されている、
例１３のチップ。
例１５
不活性エッジ領域は、各ブレークスルーセルの降伏電圧よりも高い降伏電圧を示す、
例１から１４までのいずれか１つのチップ。
例１６
チップは、１つまたは複数の第１のタイプの補助セルをさらに含み、
１つまたは複数の第１のタイプの補助セルはそれぞれ、
−第１の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する凹部を有している、前面側に配置された絶縁構造と、
−第１の導電型のドーパントを有しているドリフト領域と、
−第１の負荷端子に電気的に接続されており、かつ第２の導電型のドーパントを有しているアノード領域と、
−アノード領域および絶縁構造それぞれに接触して配置された、アノード領域よりも低いドーパント濃度の第２の導電型のドーパントを有している第１のバリア領域と、
−アノード領域および第１のバリア領域の少なくとも一部それぞれをドリフト領域から離隔させる、ドリフト領域よりも高いドーパント濃度の第１の導電型のドーパントを有している第２のバリア領域と、
−第２の負荷端子に接触して配置されたドープ接触領域と、を含み、
ドリフト領域は、第２のバリア領域とドープ接触領域との間に位置決めされ、
ドープ接触領域は、半導体本体の層厚の５０％までにわたり半導体本体内に広がっている、
例１から１５までのいずれか１つのチップ。
例１７
チップは、１つまたは複数の第２のタイプの補助セルをさらに含み、
１つまたは複数の第２のタイプの補助セルはそれぞれ、
−第１の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する、前面側に配置された絶縁構造と、
−第１の導電型のドーパントを有しているドリフト領域と、
−第１の負荷端子に電気的に接続されており、かつ第２の導電型のドーパントを有している第１のバリア領域と、
−第２の負荷端子に接触して配置されたドープ接触領域と、を含み、
ドリフト領域は、第１のバリア領域とドープ接触領域との間に位置決めされている、
例１から１６までのいずれか１つのチップ。
例１８
チップは、パワー半導体トランジスタに結合されており、
トランジスタは、複数のトランジスタセルを含んでおり、各トランジスタセルはチップに集積されている、
例１から１７までのいずれか１つのチップ。
例１９
各トランジスタセルは、
−エミッタ端子に電気的に接続されており、かつ第１の導電型のドーパントを有しているソース領域と、
−第１の導電型のドーパントを有しているドリフト領域と、
−エミッタ端子に電気的に接続されており、かつソース領域をドリフト領域から絶縁させる、第２の導電型のドーパントを有している本体領域と、
−トランジスタセルを制御するように構成された絶縁ゲート電極と、
−第２の負荷端子に電気的に接続された、第２の導電型のドーパントを有しているドープ接触領域と、を含む、
例１８のチップ。
例２０
ブレークスルーセルのドープ接触領域およびトランジスタセルのドープ接触領域は、半導体本体内にドープ接触層を形成する、
例１８または１９のチップ。
例２１
パワー半導体トランジスタおよび過電圧保護パワー半導体チップを含む集積パワー半導体モジュールにおいて、
過電圧保護パワー半導体チップは、チップの前面側に配置された第１の負荷端子およびチップの背面側に配置された第２の負荷端子に結合された半導体本体を含み、
半導体本体は、活性領域と、活性領域を包囲する不活性エッジ領域と、をそれぞれ含み、
活性領域は、複数のブレークスルーセルを含み、
各ブレークスルーセルは、
−第１の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する凹部を有している、前面側に配置された絶縁構造と、
−第１の導電型のドーパントを有しているドリフト領域と、
−第２の導電型のドーパントを有しており、かつ第１の負荷端子に電気的に接続されている、アノード領域として形成された第１のドープ領域と、
−アノード領域よりも低いドーパント濃度の第２の導電型のドーパントを有しており、かつアノード領域および絶縁構造それぞれに接触して配置された第１のバリア領域と、
−ドリフト領域よりも高いドーパント濃度の第１の導電型のドーパントを有しており、かつアノード領域および第１のバリア領域の少なくとも一部それぞれをドリフト領域から離隔させる第２のバリア領域と、
−第２の負荷端子に接触して配置されたドープ接触領域と、を含み、
ドリフト領域は、第２のバリア領域とドープ接触領域との間に位置決めされ、
トランジスタは、エミッタ端子、コレクタ端子およびゲート端子を含み、コレクタ端子は、チップの第２の負荷端子に電気的に接続されている、
集積パワー半導体モジュール。
例２２
過電圧保護パワー半導体チップを処理する方法において、
−チップの前面側に配置されるべき第１の負荷端子およびチップの背面側に配置されるべき第２の負荷端子に結合されるべき半導体本体であって、活性領域と、活性領域を包囲する不活性エッジ領域と、をそれぞれ含む半導体本体を設けること、
−第１の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する凹部を有している、前面側に配置された絶縁構造をそれぞれが含んでいる複数のブレークスルーセルを活性領域内に、形成すること、
−以下の領域、すなわち
−第１の導電型のドーパントを有しているドリフト領域と、
−第２の導電型のドーパントを有しており、かつ第１の負荷端子に電気的に接続されている、アノード領域として形成された第１のドープ領域と、
−アノード領域よりも低いドーパント濃度の第２の導電型のドーパントを有しており、かつアノード領域および絶縁構造それぞれに接触して配置された第１のバリア領域と、
−ドリフト領域よりも高いドーパント濃度の第１の導電型のドーパントを有しており、かつアノード領域および第１のバリア領域の少なくとも一部それぞれをドリフト領域から離隔させる第２のバリア領域と、
−第２の負荷端子に接触して配置されたドープ接触領域と、を形成すること、を含み、
ドリフト領域は、第２のバリア領域とドープ接触領域との間に位置決めされている、
方法。
例２３
アノード領域を形成すること、第１のバリア領域を形成すること、および第２のバリア領域を形成することのうちの少なくとも１つは、注入処理ステップを少なくとも１回実行することを含む、
例２２の方法。
例２４
１回または複数回の注入処理ステップのうちの少なくとも１回を、少なくとも１．５ＭｅＶのイオンエネルギでもって実行する、
例２３の方法。
例２５
絶縁構造をマスクとして使用する自動調整プロセスを実行することによって、少なくともアノード領域内まで広がる再結合領域を形成することをさらに含む、
例２２から２４までのいずれか１つの方法。
当業者であれば、以下の詳細な説明を読み、また添付の図面を見ることによって、付加的な特徴および利点を理解するであろう。
図面における各部分は、必ずしも縮尺通りではなく、その代わりに、本発明の原理を説明することに重点を置いて強調されている。さらに、図面において、同様の参照番号は対応する部分を表している。
１つまたは複数の実施の形態によるパワー半導体デバイスの平面図を概略的かつ例示的に示す。 １つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 １つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスにおけるドーパント濃度の経過および電界の経過それぞれを概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスの平面図を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスおよびパワー半導体トランジスタを含むパワー半導体モジュールの等価回路を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスおよびパワー半導体トランジスタを含むパワー半導体モジュールの動作範囲を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスの不活性エッジ領域の縦断面図を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスの平面図を概略的かつ例示的に示す。 １つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 １つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスの平面図を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体トランジスタのトランジスタセルの縦断面図を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるトランジスタセルを含むパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 １つの実施の形態によるパワー半導体デバイスおよびパワー半導体トランジスタを含む集積パワー半導体モジュールの一部を概略的かつ例示的に示す。 １つの実施の形態によるパワー半導体デバイスおよびパワー半導体トランジスタを含む集積パワー半導体モジュールの一部を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスを処理する方法のステップを概略的かつ例示的に示す。 １つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 １つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 １つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 １つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスの第１のドープ領域（例えば、本体領域）内での垂直方向に沿った結晶欠陥濃度の経過を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスの半導体本体内での垂直方向に沿ったドーパント濃度の経過および電界の経過を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスの第１のドープ領域（例えば、本体領域）内での垂直方向に沿った結晶欠陥濃度の経過を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスの平面図を概略的かつ例示的に示す。 １つまたは複数の実施の形態による方法を概略的かつ例示的に示す。 １つまたは複数の実施の形態による、パワー半導体デバイスの縦断面図を、電気的な等価回路図と共に、概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスの半導体本体内での垂直方向に沿ったドーパント濃度の経過および電界の経過を概略的かつ例示的に示す。 １つまたは複数の実施の形態によるパワー半導体デバイスの第１のドープ領域（例えば、本体領域）内での垂直方向に沿った結晶欠陥濃度の経過を概略的かつ例示的に示す。
以下の詳細な説明においては、本願の一部を成し、かつ本発明を実施することができる特定の実施の形態が図示を目的として示されている添付の図面を参照する。
これに関して、方向を表す用語、例えば「上部」、「下部」、「下」、「前」、「奥」、「後ろ」、「前方」、「後方」、「上方」などは、説明される図面の向きに関して使用されていると考えられる。実施の形態の各部分を、種々異なる向きで位置決めすることができるので、方向を表す用語は、図示を目的として使用されているのであって、いずれの限定も意図していない。本発明の範囲から逸脱することなく、他の実施の形態を使用することができ、また構造的または論理的な変更を成すことができると解されるべきである。したがって、以下の詳細な説明は、限定的な意味で理解されるべきではなく、本発明の範囲は、添付の特許請求の範囲によって定義される。
次に、図面に図示した種々の実施の形態、１つまたは複数の実施例を詳細に参照する。各実施例は、説明を目的として提供されており、本発明の限定を意図するものではない。例えば、１つの実施の形態の一部として図示または説明されている特徴を、他の実施の形態において、または他の実施の形態と組み合わせて使用して、別の実施の形態を創作することができる。本発明は、そのような修正および変更を含むことが意図されている。実施例を、添付の特許請求の範囲を限定するものと解されるべきではない特定の言語を用いて説明する。図面は縮尺通りではなく、単に図示を目的としている。分かり易くするために、別個の記載がない限り、同一の構成要素または製造ステップは異なる図面においても同一の参照番号によって表されている。
本明細書において使用されているような「水平」という用語は、半導体基板または半導体構造の水平な表面に実質的に平行な向きを表すことが意図されている。この水平な表面は、例えば、半導体ウェハまたはダイまたはチップの表面であってよい。例えば、下記において言及する第１の横方向Ｘおよび第２の横方向Ｙはいずれも水平な方向であると考えられ、この場合、第１の横方向Ｘおよび第２の横方向Ｙは、相互に直交していると考えられる。
本明細書において使用されている「垂直」という用語は、水平な表面に対して実質的に直角に、すなわち半導体ウェハ／チップ／ダイの表面の法線方向に実質的に平行に整列されている向きを表すことが意図されている。例えば、下記において言及する伸張方向Ｚは、第１の横方向Ｘおよび第２の横方向Ｙのいずれに対しても垂直な伸張方向であると考えられる。伸張方向Ｚは、本明細書において、「垂直方向Ｚ」とも称する。
本明細書において、ｎ型ドープとは「第１の導電型」を表し、それに対し、ｐ型ドープとは「第２の導電型」を表す。択一的に、逆のドーピングの関係を使用することもできる。つまり、第１の導電型をｐ型ドープにして、第２の導電型をｎ型ドープにすることができる。
本明細書のコンテキストにおいて、用語「オーミック接触されている」、「電気的に接触されている」、「オーミック接続されている」および「電気的に接続されている」とは、半導体デバイスの２つの領域、セクション、ゾーン、区画または部分間、もしくは１つまたは複数のデバイスの異なる端子間、もしくは端子または金属化部または電極と、半導体デバイスの一区画または一部との間に、低抵抗の電気的な接続部または低抵抗の電流経路が存在することを表すことが意図されている。さらに、本明細書のコンテキストにおいて、用語「接触している」は、各半導体デバイスの２つの構成要素間の直接的で物理的な接続が存在することを表すことが意図されている。つまり例えば、相互に接触している２つの構成要素間の移行部が、介在する別の構成要素などを含むことはない。
さらに、本明細書のコンテキストにおいて、用語「電気的な絶縁」は、別個の記載がない限り、その一般的に有効な理解のコンテキストにおいて使用されており、したがって２つまたはそれ以上の構成要素が相互に離隔されて配置されており、かつそれらの構成要素を接続するオーミック接続は存在しないことを表すことが意図されている。しかしながらそれにもかかわらず、相互に電気的に絶縁されている構成要素を、相互に結合させることができ、例えば機械的に結合させることができる、かつ／または容量性に結合させることができる、かつ／または誘導性に結合させることができる。一例を挙げると、キャパシタの２つの電極を、相互に電気的に絶縁させることができ、またそれと同時に、機械的かつ容量性に、例えば絶縁体、例えば誘電体によって相互に結合させることができる。
本明細書において説明する特定の実施の形態は、帯状のセルまたはセルラ状のセルの構成を示すパワー半導体スイッチ、例えば電力変換器または電源において使用することができるパワー半導体デバイスに属するが、これに限定されるわけではない。したがって、１つの実施の形態においては、負荷に供給されるべき負荷電流、および／または電源から供給される負荷電流を流すように、そのようなデバイスを構成することができる。例えば、パワー半導体デバイスは、１つまたは複数のアクティブな電力半導体セル、例えばモノリシックに集積されたダイオードセル、例えばモノリシックに集積された、逆直列に接続された２つのダイオードから成るセル、モノリシックに集積されたトランジスタセル、例えばモノリシックに集積されたＩＧＢＴセルおよび／またはそれらの派生物を含むことができる。そのようなダイオード／トランジスタセルを、パワー半導体モジュールに集積することができる。そのような複数のセルは、パワー半導体デバイスの活性領域も一緒に配置されるセルフィールドを構成することができる。
本明細書において使用されているような「パワー半導体デバイス」という用語は、高電圧阻止能力および／または大電流通電能力を備えた単一のチップにおける半導体デバイスを表すことが意図されている。換言すれば、そのようなパワー半導体デバイスは、典型的には、例えば数１０〜数１００アンペアまでのアンペア範囲の大電流のために、かつ／または典型的には１５Ｖを上回る、より典型的には１００Ｖ以上、例えば少なくとも４００Ｖまで、さらには例えば少なくとも３ｋＶまでの高電圧のために使用されることが意図されている。
例えば、下記に説明するパワー半導体デバイスは、帯状のセル構成またはセルラ状（柱状）のセル構成を示す半導体デバイスであってよく、また低電圧、中電圧および／または高電圧の用途におけるパワーコンポーネントとして使用されるように構成することができる。
例えば、本明細書において使用されているような「パワー半導体デバイス」という用語は、例えばデータの記憶、データの計算、かつ／または他のタイプの半導体ベースのデータ処理に使用されるロジック半導体デバイスを指すものではない。
図２３は、幾つかの実施の形態によるパワー半導体デバイス１を、電気的な等価回路図と共に、概略的かつ例示的に示す。パワー半導体デバイス１を、例えば、（図１７Ａ〜図２２に関連させて例示的に説明するような）パワー半導体スイッチとして、または（図１〜図１６に関連させて例示的に説明するような）過電圧保護パワー半導体チップとして実施することができる。
したがって、以下において図２３に関連させて説明するすべての事項は、別の図面に関連させて説明するすべての実施の形態に等しく適用されると解されるべきである。
パワー半導体デバイス１は、第１の負荷端子１１（例えば、エミッタ端子、アノード端子またはソース端子）および第２の負荷端子１２（例えば、コレクタ端子またはドレイン端子）に結合された半導体本体１０を含む。半導体本体１０は、
−第１の負荷端子１１に電気的に接続された、第２の導電型の第１のドープ領域１０２（本明細書においては、本体領域１０２またはアノード領域１０２とも称する）と、
−第２の負荷端子１２に電気的に接続された、第２の導電型のエミッタ領域１０９１と、
−第１のドープ領域１０２とエミッタ領域１０９１との間に配置された、第１の導電型のドリフト領域１００と、を含み、
ここで、ドリフト領域１００および第１のドープ領域１０２によって、
−負荷端子１１、１２間の負荷電流が順方向に沿って導通される導通状態、
−端子１１、１２間に印加された順方向電圧が阻止される順方向阻止状態、および
−端子１１、１２間に印加された逆方向電圧が阻止される逆方向阻止状態、においてパワー半導体デバイスを動作させることができる。
半導体本体１０は、オプションとして、少なくとも第１のドープ領域１０２内に配置された再結合領域１５９をさらに含むことができる。
例えば、等価回路図に図示したように、第１のドープ領域１０２からドリフト領域１００への移行部は、第１のダイオード５１を形成しており、またエミッタ領域１０９１からドリフト領域１００への移行部は、第２のダイオード５２を形成している。第１のダイオード５１および第２のダイオード５２は、相互に逆直列に接続されている。
例えば、第１のダイオード５１は第１のブレークスルー電圧を示し、また第２のダイオード５２は第２のブレークスルー電圧を示し、ここで第１のブレークスルー電圧は、第２のブレークスルー電圧よりも少なくとも５倍高い。この倍率は、それどころか５より大きくてよく、例えば、少なくとも１０、または１００、またはそれどころか１，０００を上回ってもよい。例えば、第２のブレークスルー電圧は、１０Ｖより高くてよい、または５０Ｖより高くてよい、例えば１０Ｖより高く、かつ１００Ｖ未満であってよい。例えば、第１のブレークスルー電圧は、第２のブレークスルー電圧よりも約８０倍高く、したがって、例えば上述の値に基づき、８００Ｖから８ｋＶの範囲内にある。典型的な例は、第２のブレークスルー電圧に関しては２０Ｖであり、また第１のブレークスルー電圧に関しては１，６００Ｖである。
例えば、第１の負荷端子１１、第１のドープ領域１０２、再結合領域１５９、ドリフト領域１００、エミッタ領域１０９１および第２の負荷端子１２はそれぞれ、例えば第１の横方向Ｘに沿って、例えば少なくとも５００ｎｍの、または少なくとも２，０００ｎｍの、またはそれどころか６，０００ｎｍを上回る、共通の横方向の広がり範囲を示す。
さらに、再結合領域１５９内に存在する電荷担体の寿命および移動度のうちの少なくとも１つを低減するように、再結合領域１５９を構成することができる。
下記においてより詳細に説明するように、再結合領域１５９を横方向に構造化することができる。
また下記においてより詳細に説明するように、導通状態の間の負荷電流の少なくとも一部の導通のために、第１のドープ領域１０２内に導通チャネル１０３を誘導するように、パワー半導体デバイス１を構成することができ、この場合、誘導された導通チャネル１０３と再結合領域１５９とは、相互に空間的に離隔されている。例えば、再結合領域と誘導された導通チャネルとの間の最短距離は、少なくとも５０ｎｍである。
さらに、再結合領域１５９がドリフト領域１００内に広がらないように、再結合領域１５９を配置することができる。
１つの実施の形態においては、再結合領域１５９が、ドリフト領域１００内の結晶欠陥濃度よりも少なくとも１，０００倍高い結晶欠陥濃度を示す。
１つの実施の形態においては、第１のドープ領域１０２が、半導体本体１０内で、再結合領域１５９よりも深い位置まで広がっている。
下記のさらなる説明からより明らかになるように、第１の負荷端子１１は、接触溝（図２における参照番号１６１および図１９Ａにおける参照番号１１１を参照されたい）を含むことができ、この接触溝は、第１のドープ領域１０２と相互作用し、この場合、再結合領域１５９は横方向において、接触溝と重なり合っており、かつ接触溝の横方向の寸法の６０％〜２００％の範囲内の横方向の寸法を示す。
さらに、パワー半導体デバイス１は、複数のセル（例えば、トランジスタセル（図１２および図１３の参照番号１４を参照されたい））を含むことができ、各セルは、前述の導通状態、前述の順方向阻止状態および前述の逆方向阻止状態において動作するように構成されている。
再結合領域１５９は、順方向阻止状態の間の電界のピークの場所から空間的に離れているように、再結合領域１５９を設計することができる。
１つの実施の形態においては、再結合領域１５９が、その再結合領域１５９内で複数の再結合中心を形成する結晶欠陥を示すことができる。例えば、結晶欠陥は、少なくとも３６０℃の温度までは温度安定性を有している。再結合領域の結晶欠陥濃度を、少なくとも第１の横方向Ｘに沿って、少なくとも２倍変化させることができる。
図１９Ａの説明からより明らかになるように、第１のドープ領域１０２は、第１のサブセクション（図１９Ａの参照番号１０２３を参照されたい）および第２のサブセクション（図１９Ａの参照番号１０２２を参照されたい）を示すことができ、第１のサブセクションは、第１の負荷端子１１と相互作用し、かつ第２のサブセクションよりも高いドーパント濃度を有しており、また第２のサブセクションは、ドリフト領域１００と相互作用し、再結合領域１５９は、第１のサブセクション内および第２のサブセクション内それぞれに広がっている。さらに、結晶欠陥濃度のピークを、第２のサブセクションの上側半分に配置することができるか、または第１のドープ領域１０２の第１のサブセクションの下側半分に配置することができる。
１つの実施の形態においては、半導体本体１０が、専らエミッタ領域１０９１を介して、第２の負荷端子１２と相互作用する。
下記の説明からより明らかになるように、半導体本体１０は、フィールドストップ領域１０９２をさらに含むことができ（図１７Ｂ、図１８Ｂ参照）、このフィールドストップ領域１０９２は、ドリフト領域１００を終端させ、かつドリフト領域のドーパント濃度よりも高い、第１の導電型のドーパントの、陽子照射誘導型のドーパント濃度を示す。
パワー半導体デバイス１は、パワー半導体スイッチであってよく、また上記において示唆したように、第１の負荷端子１１に電気的に接続された、第１の導電型のソース領域（図１７Ａにおける参照番号１０１を参照されたい）を含むことができ、この場合、第１のドープ領域１０２によって、ソース領域１０１がドリフト領域１００から離隔される。例えば、再結合領域１５９が、ソース領域１０１内に広がっている。
１つの実施の形態においては、パワー半導体デバイス１が、活性領域（図１における参照番号１−１）と、その活性領域１−１を包囲する不活性エッジ領域１−２と、を含む。例えば、再結合領域１５９は、不活性エッジ領域１−２内には広がらない。
さらに、１つの例においては、活性領域１−１が、複数のセル（例えば、トランジスタセル１４）を含むことができ、この場合、再結合領域１５９は、以下のように横方向に構造化されている。つまり、所定の割合の複数のセル（例えば、トランジスタセル１４）の各々のみが再結合領域１５９を含むように、かつ／または再結合領域１５９が複数のセル（例えば、トランジスタセル）のうちの少なくとも１つの水平方向の横断面内で構造化されているように、構造化されている。
下記の説明からより明らかになるように、パワー半導体デバイス１は、第１のドープ領域１０２および絶縁構造１６、１４２の両方に接触して配置された、第１のドープ領域１０２よりも低いドーパント濃度の第２の導電型の第１のバリア領域１５２（図２Ａを参照されたい）と、第１のドープ領域１０２および第１のバリア領域１５２の少なくとも一部の両方をドリフト領域１００から離隔させる、ドリフト領域１００よりも高いドーパント濃度の第１の導電型の第２のバリア領域１５３と、をさらに含むことができる。例えば、第１のバリア領域１５２および第２のバリア領域１５３のうちの少なくとも１つは、活性領域１−１内の連続する半導体層を形成する（図２４を参照されたい）。
本明細書においては、パワー半導体デバイスを処理する方法も開示される。半導体デバイスは、第１の負荷端子および第２の負荷端子に結合された半導体本体を含む。半導体本体は、第１の負荷端子に電気的に接続された、第２の導電型の第１のドープ領域と、第２の負荷端子に電気的に接続された、第２の導電型のエミッタ領域と、第１のドープ領域とエミッタ領域との間に配置された、第１の導電型のドリフト領域と、を含む。ドリフト領域および第１のドープ領域によって、負荷端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体デバイスを動作させることができる。方法は、半導体本体において、少なくとも第１のドープ領域内に配置された再結合領域を形成することを含む。
方法の実施例は、上記において説明したデバイスの実施例に対応すると考えられる。方法のさらなるオプションとしての態様を、下記においてより詳細に説明する。
冒頭で説明したように、本明細書において説明するパワー半導体デバイス１、例えば上記において図２３に関連させて説明したパワー半導体デバイス１を、例えば、パワー半導体スイッチとして、または過電圧保護パワー半導体チップとして実施することができる。
図１〜図１６の下記の説明ならびに図２４、図２５Ａおよび図２５Ｂの下記の説明は、主に、パワー半導体デバイス１が過電圧保護パワー半導体チップ（冒頭で言及した「実施の形態の第１の例示的なサブグループ」）として実施されている場合に関し、また図１７Ａ〜図２２の下記の説明は、パワー半導体デバイス１がパワー半導体スイッチ（冒頭で言及した「実施の形態の第２の例示的なサブグループ」）として実施されている場合に関する。
図１〜図２２、図２４、図２５Ａおよび図２５Ｂの説明においては、パワー半導体デバイス１の構成要素のオプションとしての特徴を、特に第１のドープ領域１０２のオプションとしての特徴を説明する。それらのオプションとしての特徴は、（ａ）各デバイスがパワー半導体スイッチとして実施されているか、または過電圧保護パワー半導体チップとして実施されているかに関係なく、図１〜図２２、図２４、図２５Ａおよび図２５Ｂに等しく適用することができ、（ｂ）上記において説明した図２３によるデバイスに等しく適用することができる、と解されるべきである。
パワー半導体スイッチ
以下の説明は、パワー半導体デバイス１がパワー半導体スイッチとして実施されている、上記において言及した実施の形態の第１の例示的なサブグループの例、および対応する方法の例に関する。
図２１は、１つまたは複数の実施の形態によるパワー半導体スイッチ１の平面図を概略的かつ例示的に示す。図１７Ａ〜図１８Ｂそれぞれは、１つまたは複数の実施の形態によるパワー半導体スイッチ１の実施の形態の縦断面図を概略的かつ例示的に示す。以下では、図２１および図１７Ａ〜図１８Ｂそれぞれを参照する。
例えば、パワー半導体スイッチ１は、第１の負荷端子１１（例えば、エミッタ端子１１）および第２の端子（例えば、コレクタ端子１２）に結合された半導体本体１０を含む。
本明細書に開示する図１７Ａ〜図２２のすべての実施の形態に関して、パワー半導体スイッチ１は、逆方向阻止（ＲＢ：ｒｅｖｅｒｓｅ ｂｌｏｃｋｉｎｇ）ＩＧＢＴであってよい。例えば、図１７Ａ〜図２２それぞれは、ＲＢ ＩＧＢＴを実現するように実施することができるパワー半導体スイッチの態様を示す。
半導体本体１０は、第１の導電型のドーパントを有するドリフト領域１００を含むことができる。例えば、伸張方向Ｚに沿ったドリフト領域１００の広がりおよびドリフト領域１００のドーパント濃度が、設計されるべきパワー半導体スイッチ１のための定格阻止電圧に依存して、例えば当業者には公知であるようなやり方で選択される。
さらに、エミッタ端子１１を、パワー半導体スイッチ１の前面側に配置することができ、また前面側金属化部を含むことができる。コレクタ端子１２を、パワー半導体スイッチ１の前面側とは反対側、例えば背面側に配置することができ、また例えば、背面側金属化部を含むことができる。したがって、パワー半導体スイッチ１は、垂直方向の構成を示すことができ、この場合、負荷電流は、垂直方向に実質的に平行な方向に流れる。別の実施の形態においては、エミッタ端子１１およびコレクタ端子１２の両方を、パワー半導体スイッチ１の共通の側に配置することができ、例えば両方の端子をパワー半導体スイッチ１の前面に配置することができる。
パワー半導体スイッチ１は、活性領域１−１、不活性エッジ領域１−２（本明細書においては「終端構造」または「不活性終端構造」とも称する）、およびチップエッジ１−２１（図２１を参照されたい）をさらに含むことができる。半導体本体１０は、活性領域１−１および不活性エッジ領域１−２それぞれの一部を形成することができ、この場合、チップエッジ１−２１は、横方向において半導体本体１０を終端させることができる。チップエッジ１−２１を、例えばウェハダイシングによって形成することができ、また垂直方向Ｚに沿って広げることができる。図２１に図示したように、不活性エッジ領域１−２１を、活性領域１−１とチップエッジ１−２との間に配置することができる。
本明細書において、用語「活性領域」および「不活性エッジ領域／（不活性）終端構造」は、共通して用いられる。つまり、活性領域１−１および不活性エッジ領域１−２を、一般的にそれらに関連付けられた技術的な機能原理を提供するように構成することができる。例えば、パワー半導体スイッチ１の活性領域１−１を、端子１１、１２間で負荷電流が導通されるように構成することができ、それに対して、不活性エッジ領域１−２を、負荷電流は導通させないが、しかしながら電界の方向に関する機能を満たすように構成することができ、これによって、実施の形態に応じて、阻止能力の保証、活性領域１−１の安全な終端、などを実現することができる。例えば、図２１に図示したように、不活性エッジ領域１−２は、活性領域１−１全体を包囲することができる。
１つの実施の形態においては、活性領域１−１および不活性エッジ領域１−２それぞれが、下記においてより詳細に説明するように、パワー半導体スイッチの逆方向阻止能力を提供するように構成されている。
活性領域１−１は、少なくとも１つのトランジスタセル１４（図２１を参照されたい）を含むことができる。１つの実施の形態においては、そのようなトランジスタセル１４が活性領域１−１内に複数含まれている。トランジスタセル１４の数は、１００より多くてよく、または１，０００より多くてよい、またはそれどころか１０，０００より多くてよい。トランジスタセル１４は、それぞれ同一の構成を示すことができる。したがって、１つの実施の形態においては、各トランジスタセル１４が、例えば図１７Ａ〜図１９Ａに図示したように、パワーユニットセルの構成を示すことができる。以下では、特定のトランジスタセル１４の例示的な構成に関して説明する場合（例えば、「トランジスタセル１４は・・・を含む」または「トランジスタセル１４の構成要素は・・・である／を有する」など）、この説明は、別個の記載がない限り、パワー半導体スイッチ１に含めることができるすべてのトランジスタセル１４に等しく適用できると考えられる。
各トランジスタセル１４は、図２１に概略的に図示したように、帯状の構成を示すことができ、この場合、各トランジスタセル１４およびその構成要素の一方の横方向における、例えば第２の横方向Ｙに沿った全体の横方向の広がりは、他方の横方向における、例えば第１の横方向Ｘに沿った全体の横方向の広がりよりも遙かに大きいと考えられる。例えば、図２１に図示したように、各帯状のトランジスタセル１４の第２の横方向Ｙにおける、より長い全体の横方向の広がりは、この横方向に沿った活性領域１−１の全体の広がりにほぼ一致すると考えられる。
別の実施の形態においては、各トランジスタセル１４が、セルラ状の構成を示すことができ、この場合、各トランジスタセル１４の横方向の広がりは、活性領域１−１の全体の横方向の広がりよりも遙かに短いと考えられる。
本明細書に開示するすべての実施の形態に関して、各トランジスタセル１４は、帯状の構成を示すことができ、またＲＢ ＩＧＢＴ機能を提供するように、各トランジスタセル１４を構成することができる。
各トランジスタセル１４は、エミッタ端子１１に電気的に接続された、第１の導電型のドーパントを有するソース領域１０１を含むことができる。ソース領域１０１において示されるドーパント濃度は、ドリフト領域１００のドーパント濃度よりも遙かに高くてよい。
各トランジスタセル１４は、第２の導電型のドーパントを有する半導体スイッチ本体領域１０２（「チャネル領域」とも称するが、しかしながら本明細書においては、用語「チャネル領域」は異なるように用いられる、下記参照）として実施された第１のドープ領域１０２をさらに含むことができ、この場合、第１のドープ領域１０２は、ソース領域１０１をドリフト領域１００から離隔させることができ、例えば、第１のドープ領域１０２は、ソース領域１０１をドリフト領域１００から絶縁させることができる。第１のドープ領域１０２も、エミッタ端子１１に電気的に接続することができる。第１のドープ領域１０２とドリフト領域１００との間の移行部はｐｎ接合部１０２１を形成することができる。
図１７Ａおよび図１７Ｂに図示した実施の形態によれば、ドリフト領域１００は、コレクタ端子１２に電気的に接触して配置されたドープ接触領域１０９と相互作用するまで、垂直方向Ｚに沿って広がることができる。ドープ接触領域１０９を、パワー半導体スイッチ１の構成に応じて形成することができる。例えば、ドープ接触領域１０９は、第２の導電型のドーパントを有するエミッタ領域１０９１、例えばｐ型エミッタ領域１０９１を含むことができる。
１つの実施の形態においては、エミッタ領域１０９１は、コレクタ端子１２とも電気的に接続された、第１の導電型のドーパントを有するセクションを含まない。したがって、例えば、本明細書において説明する実施の形態は、逆導通（ＲＣ：ｒｅｖｅｒｓｅ ｃｏｎｄｕｃｔｉｎｇ）ＩＧＢＴに関するものではない。むしろ、半導体本体１０は、１つの実施の形態によれば、専らエミッタ領域１０９１を介して、例えばｐ型エミッタ領域１０９１全体を介して、コレクタ端子１２と相互作用する。
ドープ接触領域１０９は、図１７Ｂおよび図１８Ｂそれぞれに図示したように、フィールドストップ領域１０９２を含むこともできる。フィールドストップ領域１０９２は、ドリフト領域１００をエミッタ領域１０９１に結合させることができる。例えば、フィールドストップ領域１０９２は、ドリフト領域１００のドーパント濃度よりも遙かに高いドーパント濃度の第１の導電型のドーパントを含むことができる。さらに、フィールドストップ領域１０９２は、ドリフト領域１００を終端させることができる。
１つの実施の形態においては、フィールドストップ領域１０９２が、ドリフト領域のドーパント濃度よりも高い、第１の導電型のドーパントの、陽子照射誘導型のドーパント濃度を示す。そのような陽子照射誘導型のフィールドストップを、３０分〜５時間の範囲の期間にわたる３７０℃〜４３０℃の範囲の比較的低い温度での後続のアニーリングステップによる陽子放射でもって実現することができる。例えば、これによって薄いウェハの処理を、例えばウェハ寸法が大きい場合であっても、例えばウェハ寸法が８インチ以上であっても実現することができる。
各トランジスタセル１４は、絶縁制御端子１３１、例えばゲート端子をさらに含むことができ、この絶縁制御端子１３１を（図１７Ａおよび図１７Ｂに図示したように）平面電極として実施することができるか、または（図１８Ａおよび図１８Ｂに図示したように）トレンチ電極として実施することができる。例えば、各トランジスタセル１４は、少なくとも１つのトレンチ１４３を含むことができ、このトレンチ１４３は、半導体本体１０内に広がっており、かつトレンチ電極として実施されており、かつ絶縁体１４２によって半導体本体１０から絶縁された制御端子１３１を収容している。平面電極の場合、絶縁構造１４２は、制御端子１３１を半導体本体１０から絶縁することができる。
１つの実施の形態においては、ドリフト領域１００、ソース領域１０１および第１のドープ領域１０２によって、負荷端子１１、１２間の負荷電流が順方向（例えば、技術的な電流方向の意味において垂直方向Ｚとは反対方向）に沿って（半導体本体１０内で）導通される導通状態、端子１１、１２間に印加される順方向電圧が阻止される順方向阻止状態、および端子１１、１２間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体スイッチ１を動作させることができる。
例えば、順方向電圧とは、コレクタ端子１２の電位が、エミッタ端子１１の電位よりも高いことを意味する。例えば、逆方向電圧とは、コレクタ端子１２の電位が、エミッタ端子１１の電位よりも低いことを意味する。
１つの実施の形態においては、負荷端子１１、１２間に印加される電圧がどの極性を示すかにかかわらず、パワー半導体スイッチ１が、半導体本体１０における逆方向負荷電流の流れを許可しないように構成されている。したがって、例えば、ただ１つの導通状態、つまり順方向における負荷電流（すなわち、順方向負荷電流）が導通される順方向導通状態のみが存在する。しかしながらそれにもかかわらず、逆方向阻止電圧が存在し、かつ阻止される場合には、僅かな漏れ電流が逆方向（例えば、技術的な電流方向の意味において垂直方向Ｚに平行な方向）に流れる可能性がある。
例えば、制御端子１３１に制御信号を供給することによって、例えばエミッタ端子１１と制御端子１３１との間に制御電圧を生成することによって、パワー半導体スイッチ１を、導通状態と順方向阻止状態との間で切り替えることができる。
例えば、端子１１、１２間に印加される逆方向電圧が阻止される逆方向阻止状態を、エミッタ端子１１と制御端子１３１との間の制御電圧から独立して達成することができる。
例えば（図１９Ａを参照されたい）、導通状態の間に、（破線の矩形によって示唆されている）チャネル領域１０３を、第１のドープ領域１０２内に誘導させることができる。導通チャネル、例えば順方向における負荷電流の流れを許容する反転チャネルを、誘導されたチャネル領域１０３内に広げることができる。例えば、誘導されたチャネル領域１０３、例えば誘導された反転チャネルを、図１９Ａに図示したように、制御電極１３１を収容しているトレンチ１４３の側壁１４４に沿って広げることができる。
さらに、順方向阻止状態の間は、チャネル領域１０３の誘導を抑制することができる。むしろ、順方向阻止能力を提供するために、空間電荷領域が維持される。
１つの実施の形態においては、パワー半導体スイッチ１が、例えば各トランジスタセル１４が、少なくとも第１のドープ領域１０２内に配置された再結合領域１５９を含む。再結合領域１５９内に存在する電荷の寿命および移動度のうちの少なくとも１つを低減するように、再結合領域１５９を構成することができる。例えば、再結合領域１５９は、この再結合領域１５９外の電荷担体再結合率よりも高い、再結合領域１５９内の電荷再結合率を提供するように構成されている。
例えば、再結合領域１５９は、結晶欠陥を含むことができ、例えば二重空格子点または空格子点酸素複合体、および／または再結合中心として機能する原子、例えば白金原子または金原子を含むことができる。
１つの実施の形態においては、再結合領域１５９が、横方向に、例えば第１の横方向Ｘおよび第２の横方向Ｙのうちの少なくとも１つに沿って構造化されている。例えば、各トランジスタセル１４に関して、再結合領域１５９は、各トランジスタセル１４の半導体本体１０のセクションの水平方向の横断面内全体に広がっていないが、しかしながら各トランジスタセル１４の水平方向の横断面内で横方向に構造化することができ、例えばトランジスタセル１４内で局所的にのみ実施することができる。
例えば、１つの実施の形態においては、例えば図１７Ａ〜図１９Ａそれぞれに例示的に図示したように、再結合領域１５９が、ドリフト領域１００内にまで広がらないように構造化されている。そのように再結合領域１５９がドリフト領域１００内に広がらないことは、ドリフト領域１００内の結晶欠陥濃度が、再結合領域１５９における結晶欠陥濃度の１／１０の閾値レベルを下回ることを保証することによって実現することができる。換言すれば、再結合領域１５９は、ドリフト領域１００内の結晶欠陥濃度よりも少なくとも１０倍高い結晶欠陥濃度を示すことを特徴とすることができる。別の実施の形態においては、ドリフト領域１００内の結晶欠陥濃度が再結合領域１５９内の結晶欠陥濃度を下回る倍率は、１０より大きく、または例えば１００より大きく、またはそれどころか１，０００より大きい。例えば、再結合領域１５９は、ドリフト領域１００内の結晶欠陥濃度よりも少なくとも１，０００倍高い結晶欠陥濃度を示すことを特徴とすることができる。
別の実施の形態においては、すべてのトランジスタセル１４が再結合領域１５９を含むものではないが、しかしながら例えば、特定の割合のトランジスタセル１４のみが再結合領域１５９を含むように、再結合領域１５９が横方向に構造化されている。例えば、複数あるトランジスタセルの５０％以下（例えば、２つに１つのトランジスタセル１４）だけが、再結合領域１５９をそれぞれ含むか、または複数あるトランジスタセルの３３．３３％以下（例えば、３つに１つのトランジスタセル１４）だけが、再結合領域１５９をそれぞれ含むか、または２５％以下（例えば、４つに１つのトランジスタセル１４）だけが、再結合領域１５９をそれぞれ含む。
さらに、再結合領域１５９内で示される可能性がある結晶欠陥の濃度は、第１の横方向Ｘおよび第２の横方向Ｙのうちの少なくとも一方に沿って、または第１の横方向Ｘおよび第２の横方向Ｙの線形の組み合わせに対応する方向に沿って変化してよい。別の実施の形態においては、再結合領域１５９内で示される可能性がある結晶欠陥の濃度は、横方向ＸおよびＹに沿って実質的に一定であってよい。
１つの実施の形態においては、再結合領域１５９を、ソース領域１０１内に広げることができる。１つの実施の形態によれば、これによって、ソース領域によって放出される可能性がある電子を再結合領域１５９内で再結合することができるので、パワー半導体スイッチ１の不所望なラッチアップの危険を低減することができる。
さらに、誘導された導通チャネル、すなわち誘導された導通チャネルが広がることができるチャネル領域１０３、および再結合領域１５９を、相互に空間的に離隔させることができる。例えば、誘導されたチャネル領域１０３および再結合領域１５９は、相互に空間的に重なり合わない。これによって、スイッチ１のオン状態電圧の低下への負の影響を回避することができ、例えばオン状態電圧の低下が増大することを回避することができる。例えば、再結合領域１５９と（導通チャネル内に）誘導されたチャネル領域１０３との間の最短距離、例えば図１９Ａに示唆した横方向の距離ΔＸは、少なくとも５０ｎｍである。この最短距離は、５０ｎｍよりも大きくてよい、または例えば１００ｎｍよりも大きくてよい、またはそれどころか２００ｎｍよりも大きくてよい。例えば、再結合領域１５９および誘導されたチャネル領域１０３は、第１の横方向Ｘに沿って、横方向において重なり合わない。例えば、制御電極１３１がトレンチ電極として実施されている場合には、再結合領域１５９および制御電極１３１は、第１の横方向Ｘに沿って重なり合わず、また制御電極１３１が平面電極として実施されている場合には、再結合領域１５９および制御電極１３１は垂直方向Ｚに沿って重なり合わない。
１つの実施の形態によれば、第１のドープ領域１０２が、半導体本体１０内で、例えば垂直方向Ｚに沿って、再結合領域１５９よりも深い位置まで広がっている。例えば、ｐｎ接合部１０２１と再結合領域１５９の最深点との間の垂直方向Ｚに沿った距離は、例えば図１７Ａ〜図２０Ａそれぞれに示唆した距離ΔＺは、少なくとも０．５μｍ、または少なくとも５μｍである。１つの実施の形態においては、距離ΔＺが、１μｍ〜３μｍの範囲内である。例えば、距離ΔＺによって、高い電界強度が再結合領域１５９内では発生しないこと、例えばパワー半導体スイッチ１の阻止状態のうちの一方または両方の間に発生しないことを保証することができる。
さらに、再結合領域１５９を、エミッタ端子１１に接触させて配置することができるか、または垂直方向Ｚに沿ってエミッタ端子１１から離して配置することができ、例えば３０ｎｍ〜４，０００ｎｍの範囲内の距離だけ、または５０ｎｍ〜２，０００ｎｍの範囲内の距離だけ、または１００ｎｍ〜１，０００ｎｍの範囲の距離だけ離して配置することができる。
１つの実施の形態においては、垂直方向Ｚに沿った再結合領域１５９の全体の広がりが、トランジスタセル１４間で変化してもよい。例えば、第１の割合のトランジスタセル１４は、垂直方向Ｚに沿った第１の全体の広がりを有する再結合領域１５９をそれぞれ含み、第２の割合のトランジスタセル１４は、垂直方向Ｚに沿った、第１の全体の広がりとは異なる第２の全体の広がりを有する再結合領域１５９をそれぞれ含み、また第３の割合のトランジスタセル１４は、再結合領域１５９を含まない。
１つの実施の形態においては、エミッタ端子１１が接触溝１１１を含み、この接触溝１１１は、ソース領域１０１および第１のドープ領域１０２それぞれと相互作用し、この場合、再結合領域１５９は横方向において、接触溝１１１（図１９Ａを参照されたい）と重なり合っており、かつ接触溝１１１の横方向の寸法の６０％〜２００％の範囲内の横方向の寸法、または８０％〜１２０％の範囲内の横方向の寸法を示す。例えば、再結合領域１５９は、接触溝の第１の横方向Ｘにおける全体の横方向の広がりの実質的に１００％になる、第１の横方向Ｘにおける全体の横方向の広がりを示す。処理（図２２に示した方法２００を参照されたい）に関して、接触溝１１１を絶縁構造１４２内に形成することができ、また再結合領域１５９を、注入処理ステップの実行によって生じさせることができる。
前述の接触溝１１１によって、自己整合処理ステップとしての注入処理ステップを実行することができる。例えば、１つの実施の形態によれば、再結合領域１５９を生じさせるために別個のマスクを設ける必要はない。後に、例えばソース領域１０１および第１のドープ領域１０２をエミッタ端子１１に電気的に接続するために、接触溝１１１を、エミッタ端子１１に接続されるべき導電性材料によって充填することができる。付加的または択一的に、再結合領域１５９をさらに横方向に構造化するために、例えばレジスト材料を堆積させることによって、またリソグラフィ処理ステップを実行することによって、またすべてのトランジスタセル１４のうちの特定の割合のトランジスタセル１４内にのみ、例えば上記において説明したように２つに１つ、または３つに１つ、または４つに１つのトランジスタセル１４内にのみ再結合領域１５９を生じさせるために、例えば陽子、ヘリウム、アルゴン、シリコン、酸素、モリブデン、白金、金および／またはホウ素の注入を後に実行することによって、マスク（図示せず）を使用することができる。
１つの実施の形態においては、活性領域１−１が、上記において説明したように、複数のトランジスタセル１４を含み、各トランジスタセル１４を、前述の導通状態、前述の順方向阻止状態および前述の逆方向阻止状態において動作させるように構成することができる。さらに、再結合領域１５９は、活性領域１−１を包囲する不活性エッジ領域１−２内には広がらない。
次に、図１９Ａおよび図１９Ｂをより詳細に参照すると、第１のドープ領域１０２は、第１のサブセクション１０２３および第２のサブセクション１０２２を示すことできる。第１のサブセクション１０２３は、エミッタ端子１１（すなわち、第１の負荷端子）と相互作用することができ、また第２のサブセクション１０２２よりも高いドーパント濃度を有することができる。第２のサブセクション１０２２は、ドリフト領域１００と相互作用することができ、また例えば、ドリフト領域１００と共に前述のｐｎ接合部１０２１を形成することができる。例えば、第１のドープ領域１０２を、それら２つのサブセクション１０２２および１０２３から形成することができ、この場合、それら２つのサブセクション１０２２および１０２３におけるそれぞれの最大ドーパント濃度間の倍率は、２より大きくてよく、または１０より大きくてよく、またはそれどころか１００より大きくてよく、また第２のサブセクション１０２２は、図１９Ａに図示したように、第１のドープ領域１０２の（空間に関して）主要部分を形成することができる。第１のサブセクション１０２３は、第１のドープ領域１０２のより高いドープ接触セクションを形成することができる。
例えば、再結合領域１５９は、第１のサブセクション１０２３内および第２のサブセクション１０２２内それぞれに、つまりより高いドーパントの第１のサブセクション１０２３内にも広がっている。
本明細書において説明するすべての実施の形態に関して、再結合領域１５９は、その再結合領域１５９内で複数の再結合中心を形成することができる結晶欠陥を示すことができる。
再結合領域１５９の結晶欠陥濃度を、少なくとも第１の横方向Ｘおよび／または第２の横方向Ｙに沿って、少なくとも２倍変化させることができる。例えば、第１のドープ領域１０２において示される再結合中心の濃度を、水平方向における特定のプロフィールを示すように設定することができる。
さらに、付加的または代替的に、再結合領域１５９の結晶欠陥濃度は、垂直方向Ｚに沿って少なくとも２倍変化してよい。前述の変化倍率（横方向／垂直方向）は、確実に２よりも大きくてよく、例えば５より大きくてよい、または１０より大きくてよい、またはそれどころか１００よりも大きくてよい。垂直方向Ｚに沿った結晶欠陥濃度の変化は、図１９Ｂおよび図２０Ｂそれぞれに概略的かつ例示的に示されており、結晶欠陥濃度は、再結合率Ｎrecombに比例すると考えられる。したがって、結晶欠陥濃度、または再結合率Ｎrecombは、最初に、垂直方向Ｚに沿ってピークまで上昇し、その後は低下すると考えられる。例えば、結晶欠陥濃度の低下は、図示されているように線形ではない。例えば、電荷担体寿命の低下は、再結合領域１５９の結晶欠陥濃度に起因して、垂直方向Ｚに沿って不均一である。
１つの実施の形態においては、再結合領域１５９の結晶欠陥濃度のピーク、または再結合率Ｎrecombのピークが、第２のサブセクション１０２２の上側半分に配置されているか、または第１のドープ領域１０２の第１のサブセクション１０２３の下側半分に配置されている。１つの実施の形態においては、図２０Ｂを参照すると、再結合領域１５９の結晶欠陥濃度のピークが、順方向阻止状態の間の電界Ｅのピークから垂直方向Ｚに沿って離隔されており、例えば少なくとも１００ｎｍまたは少なくとも１μｍ離隔されている。例えば、電界のピークは再結合領域１５９内に広がらないことが保証される。このために、例えば上記において言及した前述の最短距離ΔＺを、ｐｎ接合部１０２１と再結合領域１５９の最低点との間に維持することができる。
図２０Ａおよび図２０Ｂを参照して、ドーパント濃度ＮA（アクセプタドーパント濃度／ｐ型ドーパント濃度）およびＮD（ドナードーパント濃度／ｎ型ドーパント濃度）の例示的な経過を、それぞれが垂直方向Ｚに沿った、再結合領域１５９の結晶欠陥濃度の例示的な経過および電界Ｅの例示的な経過と関連させて説明する。例えば、そのような経過は、図１７Ａ〜図１９Ａのうちの１つまたは複数による実施例において見て取ることができる。
ＩＧＢＴにとって一般的であるように、ソース領域１０１において示されるドーパント濃度、例えばｎ型ドーパント濃度は比較的高いと考えられる。第１のドープ領域１０２のドーパント濃度プロフィール、例えばｐ型ドーパント濃度を、３つの部分に、すなわち、例えば前述の第１のサブセクション１０２３において示される、最も高いドーパント濃度を有する、例えばエミッタ端子１１との低オーミックコンタクトを確立するための上側部分、中間のドーパント濃度を有する、例えば前述の第２のサブセクション１０２２に含まれる中間部分、より低い平均濃度を有するが、しかしながらオプションとして１つの極大値を有している下側部分に分割することができ、例えばその結果、第１のドープ領域１０２がフィールドストップ機能またはバリア機能、例えばｐ型バリア機能を提供する。第１のドープ領域１０２に隣接して、ドリフト領域１００は、垂直方向に沿って広がっており、またより低いドーパント濃度、例えばｎ型ドーパント濃度を示す。フィールドストップ領域１０９２は、ドリフト領域１００よりも遙かに高い、例えばｎ型のドーパント濃度を示す。上記において説明したように、フィールドストップ領域１０９２のドーパント濃度は、陽子誘導型のドーパント濃度であってよい。最後に、エミッタ領域１０９１、例えばｐ型エミッタは、比較的高いドーパント濃度を示す。
電界Ｅは、順方向阻止状態の間は、第１のドープ領域１０２の近くでピークを示すが、しかしながら、１つの実施の形態によれば、そのピークは、少なくとも第１のドープ領域１０２内で形成される再結合領域１５９内には広がらない。むしろ、再結合領域１５９は、１つの実施の形態によれば、順方向阻止状態の間の電界のピークの場所から空間的に離隔されている。
上記において示唆したように、再結合領域１５９は、前述の結晶欠陥を含むことができる。結晶欠陥を、第１のドープ領域１０２内へのイオンの注入によって形成することができる。例えば、注入されるイオンは、ヘリウム、アルゴン、シリコン、酸素、モリブデン、白金、金およびホウ素のうちの少なくとも１つを含む。別の実施の形態においては、陽子が注入される。
１つの実施の形態においては、結晶欠陥が少なくとも３６０℃の温度まで、または少なくとも３９０℃の温度まで、または少なくとも４２０℃の温度まで温度安定性を有する。さらに、結晶欠陥は、少なくとも１時間にわたり、または少なくとも２時間にわたり、またはそれどころか４時間を超える長さにわたり、そのような温度安定性を示すことができる。そのような温度範囲および時間範囲は、例えば薄いウェハの処理の間に生じると考えられる。例えば、イオンの場合には、それによって、前述のイオン注入によってもたらされたダメージ、例えば欠陥を、温度アニーリング処理ステップ後でさえも実質的に維持できることが保証される。
最後に、図２２に概略的かつ例示的に示した方法２００に関して、方法２００を種々の実施の形態において実施することができ、例えば、前述の図面に関連させて説明したパワー半導体スイッチ１の実施例に対応する実施の形態において実施することができる。その点については、上記を参照されたい。
一般的に、方法２００は、第１の負荷端子および第２の負荷端子に結合されるべき半導体本体を設ける第１のステップ２０００を含むことができ、この半導体本体は、第１の導電型のドーパントを有する第１の導電型のドリフト領域と、第１の負荷端子に電気的に接続された、第１の導電型のドーパントを有するソース領域と、ソース領域をドリフト領域から離隔させる、第２の導電型のドーパントを有する第１のドープ領域と、を含む。ドリフト領域、ソース領域および第１のドープ領域によって、端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体スイッチを動作させることができる。
方法２００は、再結合領域を第１のドープ領域内に設けるステップ２２００をさらに含むことができる。
例えば、（ステップ２２００において）再結合領域を設けることは、注入処理ステップおよび拡散処理ステップのうちの少なくとも１つによって、結晶欠陥を半導体本体内に導入することを含むことができる。例えば、注入を１０13〜１０14原子／ｃｍ2の範囲内の注入量でもって実行することができる。注入に続いて、温度アニーリングステップを実行することができ、このステップにおいては、上記において示唆したように、結晶欠陥が少なくとも３６０℃の温度まで、または少なくとも３９０℃の温度まで、または少なくとも４２０℃の温度まで温度安定性を有するように、結晶欠陥を選択することができる。したがって、前述の温度は、温度アニーリングステップの最大温度であると考えられる。注入の代わりに、再結合領域を生じさせるために、制御された拡散を実行することができる。例えば、重金属、例えば白金、パラジウム、モリブデン、などを半導体本体に拡散させることができる。例えば、マスクを使用して拡散を制御および／または実行することができ、このマスクによって、例えば図１９Ｂおよび図２０Ｂに図示したように、横方向および垂直方向のうちの少なくとも一方において変化する結晶欠陥の濃度を生じさせることができる。さらに、再結合領域１５９がパワー半導体スイッチの終端構造内には設けられないように、例えば、前述の注入処理ステップも前述の拡散処理ステップも終端構造においては実行されないように、方法２００を実行することができる。
さらに、（ステップ２２００において）再結合領域を設けることは、図１９Ｂに関連させて例示的に説明したように、ソース領域および第１のドープ領域それぞれが第１の負荷端子によって接触されることになる溝を使用して、自己整合処理ステップを実行することを含むことができる。
本明細書において説明するパワー半導体スイッチの実施の形態は、ＲＢ ＩＧＢＴおよび対応する処理方法を構成することができる。ＲＢ ＩＧＢＴは、活性領域内にあり、かつ第１のドープ領域（例えば、半導体スイッチ本体領域）において、例えばＲＢ ＩＧＢＴの前面側の近傍において形成された、前述の再結合領域を含むことができる。再結合領域を、少なくとも横方向において構造化することができる。さらに、結晶欠陥濃度を、第１の横方向、第２の横方向および垂直方向のうちの少なくとも１つに沿って変化させることができる。１つまたは複数の実施の形態によれば、そのような変化によって、ＲＢ ＩＧＢＴの前面側の近傍における電荷担体寿命の低下を制御することができる。例えば、再結合領域によって、前面側の部分トランジスタ増幅率（αpnpとして公知である）を低く維持することができ、したがってそれと同時に逆方向漏れ電流を低く維持することができる。１つの実施の形態においては、そのようなＲＢ ＩＧＢＴを、マルチレベル電力変換器内で、例えば３レベル構成（例えば、ＮＰＣ２またはＴ型構成）を示す電力変換器において、またはマトリクスインバータにおいて使用することができる。
過電圧保護パワー半導体チップ
以下の説明は、パワー半導体デバイス１が過電圧保護パワー半導体チップとして、または集積パワー半導体モジュールとして実施されている、上記において言及した実施の形態の第２の例示的なサブグループの例、および対応する方法の例に関する。
図１７〜図２２Ａに関連させて上記において説明した実施例によれば、順方向負荷電流を導通させるように構成されたパワー半導体スイッチ（例えば、逆方向阻止ＩＧＢＴ）のトランジスタセル１４には、第１のドープ領域１０２（すなわち、本体領域）が設けられており、この第１のドープ領域１０２は、再結合領域１５９を含む。そのようなコンテキストにおいては、提案されるｐｎｐ構造（１０２→１００／１０９２→１０９）によって、上記において説明したように、前面側の部分トランジスタ増幅率（αpnpとして公知である）を低く維持することができ、またそれと同時に、逆方向漏れ電流も低く維持することができる。
図１〜図１６に関連させて説明する以下の実施の形態のうちの一部によれば、第１のドープ領域１０２および再結合領域１５９（のセクション）を、別のコンテキストにおいて、すなわち負荷電流を運ぶために使用されるセルとは異なる半導体セルにおいて、例えば負荷端子１１、１２に印加される電圧が過電圧保護閾値を超えた場合にのみ導通状態にある、専用のブレークスルー半導体セルにおいて使用することができる。例えば、専用のブレークスルー半導体セルが、（定格）負荷電流を運ぶために使用されるパワー半導体デバイスとは別個の、専用の過電圧保護パワー半導体チップ内に集積される。
したがって、本発明は、パワー半導体ダイを過電圧から、例えばスイッチング動作の間に生じる可能性がある過渡過電圧から保護するための過電圧保護チップを基礎としたパワー半導体にも関する。本明細書において説明する過電圧保護チップは、パワー半導体デバイスを構成することもできる。何故ならば、この過電圧保護チップは、保護されるべきパワー半導体デバイスにおいて生じる過電圧を低減するために、例えば少なくとも１Ａ〜３０Ａの、または例えば少なくとも２Ａの、または例えば少なくとも５Ａの、または少なくとも１０Ａの、またはそれどころか２０Ａの負荷電流を一時的に運ぶように構成することができ、また電圧を阻止する能力を示すことができるからである。
図１は、１つまたは複数の実施の形態による、過電圧保護パワー半導体チップ（以下では単に「チップ」とも記す）１の平面図を概略的かつ例示的に示す。
チップ１は、半導体本体１０を有し、この半導体本体１０は、チップ１の活性領域１−１および不活性エッジ領域１−２それぞれを含む。半導体本体１０を、第１の負荷端子および第２の負荷端子（図１には図示せず；他の図、例えば図２Ａおよび図２Ｂにおける参照番号１１および１２を参照されたい）それぞれに結合させることができ、第１の負荷端子を、チップ１の前面側に配置することができ、また第２の負荷端子を、チップ１の背面側に配置することができる。チップ前面およびチップ背面を相互に背中合わせに配置することができ、したがってチップ１は、垂直方向Ｚに沿って広がる垂直方向の構成を示すことができる。
不活性エッジ領域１−２は、例えばパワー半導体デバイスには一般的なやり方で、活性領域１−１を包囲することができる。不活性エッジ領域１−２を、エッジ１−２１によって終端させることができ、このエッジ１−２１を、例えばウェハダイシングによって形成するができる。
活性領域１−１は、複数のブレークスルーセル１５を含むことができ、それらのブレークスルーセル１５は、活性領域１−１のセルフィールドを構成することができる。ブレークスルーセル１５を、数μｍの範囲内、例えば１０μｍ〜３０μｍの範囲内のピッチＰ（図２４を参照されたい）で、第１の横方向Ｘに沿って配置することができる。
例えば、不活性エッジ領域１−２は、各ブレークスルーセル１５の降伏電圧よりも高い降伏電圧を示す。したがって、１つの実施の形態によれば、例えば負荷端子において示される過電圧に起因する降伏が活性領域１−１内で発生し、不活性エッジ領域１−２内では発生しないことを保証するように、チップ１を構成することができる。この態様は、下記においてより詳細に明らかになるであろう。
図示したように、ブレークスルーセル１５は、例えば円形の周縁を備えたセルラ状の構成を示すことができる。別の実施の形態においては、セル１５が方形の周縁を示すことができ、また長円状の周縁または他の幾何学形状の横断面を示すことができる。
例えば、各ブレークスルーセル１５が、セルラ状の構成を示し、かつブレークスルーセル１５が、六角形のテッセレーションパターンに従い、活性領域１−１内に配置されている。
さらに別の実施の形態においては、セル１５が、例えば活性領域１−１の横方向の広がりにほぼ対応する横方向の広がりを有している、帯状のセル構成を示すことができる。
図２Ａおよび図２Ｂそれぞれは、１つまたは複数の実施の形態による過電圧保護パワー半導体チップ１の縦断面図を概略的かつ例示的に示す。上記において言及したように、チップ１は、活性領域１−１内に配置された、前述の複数のブレークスルーセル１５を含むことができる。以下において参照する図２Ａ、図２Ｂおよび図３は、そのようなブレークスルーセル１５の例示的な構成を示す。
ブレークスルーセル１５は、凹部１６１を有している、チップ前面に配置された絶縁構造１６（（例えば、図１９Ａに示したような）絶縁構造１４２および上記において言及したような接触溝１１１に対応する）を含むことができ、第１の負荷端子１１は、この凹部１６１内に広がっており、かつ半導体本体１０と相互作用する。既にこの時点において、凹部１６１は、図２Ａおよび図２Ｂに図示したような深さを有している必要はないことを強調しておく。むしろ、絶縁構造１６は、第１の負荷端子１１と半導体本体１０の１つのセクションとの間の電気的な絶縁を提供することができ、またそれと同時に、例えば前述の凹部１６１を用いて、第１の負荷端子１１を半導体本体１０の別のセクションと相互作用させることができる。
１つの実施の形態においては、凹部１６１が、第１の横方向に沿って、ピッチＰの５０％までの範囲内の幅を有することができる。例えば、凹部１６１の幅は、０．５μｍ〜１２μｍの値である。凹部１６１を形成する絶縁構造１６の（垂直方向Ｚに沿った）厚さは、少なくとも数１００ナノメートルであると考えられる。
ブレークスルーセル１５は、さらに、例えば半導体本体１０にそれぞれ形成される以下の領域、つまり、第１の導電型、例えばｎ型ドーパントのドリフト領域１００と、第１の負荷端子１１に電気的に接続された、第２の導電型、例えばｐ型ドーパントの第１のドープ領域１０２（例えばアノード領域１０２）と、第１のドープ領域１０２および絶縁構造１６それぞれに接触して配置された、第１のドープ領域１０２よりも低いドーパント濃度の第２の導電型の第１のバリア領域１５２と、第１のドープ領域１０２および第１のバリア領域１５２の少なくとも一部の両方をドリフト領域１００から離隔させる、ドリフト領域１００よりも高いドーパント濃度の第１の導電型の第２のバリア領域１５３と、第２の負荷端子１２に接触して配置されたドープ接触領域１０９と、を含むことができ、この場合、ドリフト領域１００は、第２のバリア領域１５３とドープ接触領域１０９との間に位置決めされている。
機能に関して、負荷端子１１、１２間の電圧が、例えば第２の負荷端子１２においてより高い電位が示されている状態で、定格チップ阻止電圧を下回る場合には、非導通状態（本明細書においては、順方向阻止状態とも称する）に留まるように、各ブレークスルーセル１５を構成することができる。しかしながら、負荷端子１１、１２間の電圧が上昇して定格チップ阻止電圧を上回った場合には、ブレークスルーセル１５は、例えば第２の負荷端子１２においてより高い電位が示される状態で、導通ブレークスルー状態を取ることができる。例えば、非導通状態の間に、ブレークスルーセル１５は、第１の負荷端子１１と第２の負荷端子１２との間に、負荷電流を導通させない。むしろ、負荷端子１１、１２間に印加される電圧は、例えば第２の負荷端子１２においてより高い電位が示されている状態で阻止される。さらに、導通ブレークスルー状態の間に、例えば電圧の値を定格チップ阻止電圧の値以下に低下させるために、負荷電流を負荷端子１１、１２間に導通させることができる。
１つの実施の形態においては、さらに、例えば第１の負荷端子１１が第２の負荷端子１２よりも高い電位を示す場合には、非導通逆方向阻止状態に留まるように、各ブレークスルーセル１５を構成することができる。
本明細書において説明するすべての実施の形態に関して、定格チップ阻止電圧は、６００Ｖ以上であってよいか、または３，０００Ｖを上回ってよいか、またはそれどころか８，０００Ｖを上回ってよい。
例えば、チップ１がパワー半導体トランジスタに結合され、また各ブレークスルーセル１５が、トランジスタ２（図６を参照されたい）の定格阻止電圧に依存して定められた、定格チップ阻止電圧に関して構成されている。したがって、負荷端子１１、１２間に印加される電圧は、チップ１によって過電圧から、例えば過渡過電圧から保護されるべきパワー半導体トランジスタに印加される実際の電圧に実質的に等しいと考えられる。例えば、第２の負荷端子１２に印加される電位は、パワー半導体トランジスタのコレクタ（ドレイン）端子において示される電位に等しいと考えられ、また第１の負荷端子１１に印加される電位は、パワー半導体トランジスタのゲート端子、例えば制御端子において示される電位に等しいと考えられる。この態様は、下記においてより詳細に明らかになるであろう。
以下では、半導体本体１０の幾つかの領域の幾つかの例示的な構造的特徴、例えばドーパント濃度および空間的な寸法を説明する。
ドリフト領域１００は、半導体本体１０の主要部分を構成することができ、また５ｅ１２ｃｍ-3〜２ｅ１４ｃｍ-3の範囲内、または２ｅ１３ｃｍ-3〜１ｅ１４ｃｍ-3の範囲内、または３ｅ１３ｃｍ-3〜８ｅ１３ｃｍ-3の範囲内のドーパント濃度を示すことができる。例えば、ドリフト領域１００は、伸張方向Ｚに沿って、少なくとも４０μｍ、例えば４０μｍ〜６５０μｍの範囲、または６０μｍ〜３５０μｍの範囲、または１００μｍ〜２００μｍの範囲にわたり広がることができる。ドリフト領域１００の全体の広がり、ならびにそのドーパント濃度を、設計されるべきチップ１のための定格チップ阻止電圧に依存して選択することができる。
図３は、さらに、１つの実施の形態による過電圧保護パワー半導体チップ１の縦断面図を概略的かつ例示的に示すが、第２の負荷端子１２に接触して配置されたドープ接触領域１０９は、エミッタ領域１０９１、例えば背面側エミッタと、オプションとしてのフィールドストップ領域１０９２と、を含むことができる。エミッタ領域１０９１は、例えば１ｅ１６ｃｍ-3〜１ｅ２０ｃｍ-3の範囲、または１ｅ１７ｃｍ-3〜１ｅ１９ｃｍ-3の範囲にある最大ドーパント濃度でもって、第２の導電型のドーパントを有することができる。フィールドストップ領域１０９２は、例えばドリフト領域１００のドーパント濃度よりも高い最大ドーパント濃度でもって、例えば５ｅ１３ｃｍ-3〜１ｅ１６ｃｍ-3の範囲、または１ｅ１４ｃｍ-3〜２ｅ１５ｃｍ-3の範囲にある最大ドーパント濃度でもって、第１の導電型のドーパントを有することができる。例えば、エミッタ領域１０９１は、第２の負荷端子１２に電気的に接続されており、またフィールドストップ領域１０９２は、ドリフト領域１００とエミッタ１０９１との間に配置されている。ドープ接触領域１０９は、伸張方向Ｚに沿って、ドリフト領域１００の全体の広がりに比べて遙かに小さい全体の広がりを示すことができる。１つの実施の形態においては、トランジスタ、例えばＩＧＢＴの半導体本体の背面構造に類似するやり方で、ドープ接触領域１０９を構成することができる。
１つの実施の形態によれば、第２の負荷端子１２とドープ接触領域１０９との間の移行部は、ショットキーコンタクトを形成することができる。例えば、これによって逆方向低電圧阻止能力／構造を実現することができる。このために、さらに、ドープ接触領域１０９が、第２の負荷端子１２との接合部において、１ｅ１９ｃｍ-3の値を超えないｎ型ドーパント濃度を示すことが適切であると考えられる。
次に、半導体本体１０の前面の構造を参照すると、１つの実施の形態においては、半導体本体１０の前面と第１の負荷端子１１との間の電気的な接続は、第１のドープ領域１０２と第１の負荷端子１１との間の移行部のみによって確立されている。例えば、第１のバリア領域１５２、第２のバリア領域１５３およびドリフト領域１００のいずれも、第１の負荷端子１１に接触して配置されていない。
さらに、第１のドープ領域１０２全体および第１のバリア領域１５２全体の両方をドリフト領域１００から離隔させるように、第２のバリア領域１５３を配置することができる。
１つの実施の形態によれば、ブレークスルーセル１５の第１のバリア領域１５２および第２のバリア領域１５３のうちの少なくとも１つが、連続する半導体層を形成している。したがって、活性領域１−１のすべてのブレークスルーセル１５を、各ブレークスルーセル１５のための第１のバリア領域１５２それぞれを形成している連続する半導体層によって相互に接続することができる。このオプションとしての態様は、図１に示したチップ１の１つの実施の形態の縦断面図を示す図２４により詳細に、例示的かつ概略的に図示されている。したがって、チップの複数のブレークスルーセル１５の一部、またはそれどころかすべてのブレークスルーセル１５の一部を形成するために、第１のバリア領域１５２および第２のバリア領域１５３の両方を、活性領域１−１内に連続的に広げることができる。
絶縁構造１６を過度に高い電界強度から保護するように、各第１のバリア領域１５２を配置することができる。
例えば、図２４にも示唆したように、第１のドープ領域１０２を、半導体本体１０内の、第１のバリア領域１５２よりも深い位置まで広げることができ、この場合、深さレベルの差異に起因して形成された段部１５４を、第２の半導体バリア領域１５３によって覆うことができる。換言すれば、第１のドープ領域１０２と第２のバリア領域１５３との間の移行部に段部１５４が形成されると考えられる。さらに、上記において言及したように、第１のドープ領域１０２のドーパント濃度は、第１のバリア領域１５２のドーパント濃度に比べて高くてよい。
例えば、段部１５４は、負荷端子１１、１２間に印加される電圧がチップ定格阻止電圧を超えた際の初期降伏の場所を規定する。この態様は、下記において図４を参照することによってより詳細に明らかになるであろう。
例えば、前述の段部１５４を、伸張方向Ｚに沿って、少なくとも１μｍにわたり、または少なくとも３μｍにわたり、またはそれどころか４μｍを超える長さにわたり広げることができる。このプロセスに応じて、段部１５４は図示されたものとは僅かに異なる経過を示すことができると解されるべきである。段部１５４は、およそ、第１のドープ領域１０２の底部と第１のドープ領域１０２の側壁との間に形成された角に位置している。前述の角は、丸みを有する角であってよい。
例えば、絶縁構造１６およびその複数の凹部１６１をマスクとして使用して、すなわち自動調整（自己整合）プロセスを使用して、注入処理ステップを実行することによって、第１のドープ領域１０２を形成するためのドーパントを供給することができる。
例えば、第１のドープ領域１０２、第１のバリア領域１５２および第２のバリア領域１５３それぞれに存在するドーパントは、注入されたドーパントであってよい。これによって、伸張方向Ｚに沿って、正確なドーパント濃度プロフィールを生じさせることができる。
図４は、次に、ドーパント注入量ＣＣND、ＣＣNAの各経過および電界Ｅの経過を（それぞれ任意単位（ａｒｂ．ｕｎ）で）概略的かつ例示的に示すが、過電圧保護パワー半導体チップ１の１つの実施の形態、例えば図３に例示的に図示したような実施の形態においては、中心位置において凹部１６１と交差する伸張方向Ｚに平行な軸線に沿って、以下の事項が該当すると考えられる。
第１のドープ領域１０２のドーパント注入量（ＣＣNA）は、１ｅ１３ｃｍ-2〜５ｅ１４ｃｍ-2の範囲内、または５ｅ１４ｃｍ-2〜１ｅ１５ｃｍ-2の範囲内であってよい。いずれの場合にも、第１のドープ領域１０２のドーパント注入量は、第１のバリア領域１５２のドーパント濃度よりも大きくてよく、例えば少なくとも１０倍大きくてよい、または少なくとも５０倍大きくてよい、またはそれどころか１００倍より大きくてよい。例えば、第１のドープ領域１０２は、伸張方向Ｚに沿って、少なくとも１μｍ、例えば１μｍ〜３μｍの範囲、または３μｍ〜６μｍの範囲にわたり広がることができる。
第１のバリア領域１５２（図４には図示せず）のドーパント注入量は、１ｅ１１ｃｍ-2〜１ｅ１４ｃｍ-2の範囲内、または５ｅ１１ｃｍ-2〜１ｅ１３ｃｍ-2の範囲内、または１ｅ１２ｃｍ-2〜８ｅ１２ｃｍ-2の範囲内であってよい。例えば、第１のバリア領域１５２は、伸張方向Ｚに沿って、少なくとも１μｍにわたり広がることができる。
第１のドープ領域１０２に隣接して配置された第２のバリア領域１５３のドーパント注入量（ＣＣND）は、１ｅ１２ｃｍ-2〜１ｅ１４ｃｍ-2の範囲内、または５ｅ１２ｃｍ-2〜５ｅ１３ｃｍ-2の範囲内、または１ｅ１２ｃｍ-2〜１ｅ１３ｃｍ-2の範囲内であってよい。いずれの場合にも、第２のバリア領域１５３のドーパント濃度は、ドリフト領域１００のドーパント濃度よりも高くてよく、例えば少なくとも１．５倍高くてよい、または少なくとも４倍高くてよい、またはそれどころか６倍より高くてよい。例えば、第２のバリア領域１５３は、伸張方向Ｚに沿って、少なくとも３μｍにわたり広がることができる。
上記において既に示唆したように、もし存在する場合には、エミッタ１０９１は、１ｅ１２ｃｍ-2〜１ｅ１４ｃｍ-2の範囲の積分ドーパント濃度（ＣＣNA）を有することができ、またフィールドストップ領域１０９２は、５ｅ１３ｃｍ-3〜１ｅ１６ｃｍ-3の範囲、または１ｅ１４ｃｍ-3〜２ｅ１５ｃｍ-3の範囲の体積ピークドーパント濃度（ＣＣND）を有することができる。
例えば、ブレークスルーセル１５の非導通状態における電界の変化率が高まるように、第２のバリア領域１５３を構成することができる。図４に示唆したように、ブレークスルーセル１５の非導通（すなわち阻止）状態の間に、電界Ｅは、第１のドープ領域１０２が第２のバリア領域１５３と相互作用する領域、例えば段部１５４において最大値を示すことができる。したがって、１つの実施の形態によれば、負荷端子１１、１２間に印加される電圧を超過している間の初期降伏は、この領域、例えば第１のドープ領域１０２と第２のバリア領域１５３との間の移行部に形成された段部１５４に位置することになる。したがって、１つの実施の形態においては、ブレークスルーセル１５の提案される構造によって、チップ１における初期ブレークスルーの場所を正確に位置決めすることができる。
図５は、さらに、１つの実施の形態による、各ブレークスルーセル１５の平面図を概略的かつ例示的に示すが、第１のドープ領域１０２、第１のバリア領域１５２および第２のバリア領域１５３を、各ブレークスルーセル１５を横断する仮想の垂直方向軸線に関して対称的に配置することができる。仮想の垂直方向軸線を、伸張方向Ｚに平行に配置することができる。したがって、上記において言及したように、各ブレークスルーセル１５は、例えば水平方向において円形の横断面を示すことができる。例えば、そのような構成は、ブレークスルーの場所の正確な位置決めに寄与することもでき、またさらに、ブレークスルーの移動を阻止することができる。
１つの実施の形態によれば、例えば図２Ｂおよび図２４の両方に概略的かつ例示的に図示したように、ブレークスルーセル１５は、少なくとも第１のドープ領域１０２内に広がる再結合領域１５９をさらに含むことができる。
例えば、再結合領域１５９は、局所的に低下した電荷担体寿命を提供する。例えば、それによって、再結合領域１５９内、すなわち第１のドープ領域１０２内の再結合率を高めることができる。
再結合領域１５９に起因して、ブレークスルーセル１５は、少なくとも第１の負荷端子１１の近傍において、伸張方向Ｚに沿って、不均一な電荷担体寿命を提供することができる。例えば、再結合領域１５９に起因して、第１のドープ領域１０２における電荷担体寿命は、伸張方向Ｚに沿って、少なくとも１０倍、またはそれどころか少なくとも１つの１００倍変化する。
１つの実施の形態においては、再結合領域１５９によって、例えば、増幅強化型の電荷担体生成に起因する、場合によっては生じる逆方向電流（「逆方向漏れ電流」とも称することができる）の温度依存性を低減することができるか、またはそれどころか排除することができる。そのような逆方向電流は、第１の負荷端子１１の電位が第２の負荷端子１２の電位よりも高くなった場合に、例えばブレークスルーセル１５の逆方向阻止状態の間に生じる可能性がある。
さらに、上記において説明したように、エミッタ領域１０９１を含むことができるドープ接触領域１０９の増幅率（α）を調整するために、再結合領域１５９を、すなわち伸張方向Ｚに沿った再結合領域１５９の広がりおよび再結合領域１５９において示される電荷担体寿命を選択することができる。
１つの実施の形態（図示せず）によれば、第１のドープ領域１０２の下に配置されている第２のバリア領域１５３のセクション内に、またオプションとして、それどころか僅かにドリフト領域１００内に、再結合領域１５９を広げることができる。
例えば、ダメージ注入（ｄａｍａｇｅ ｉｍｐｌａｎｔａｔｉｏｎ）処理ステップを、例えば絶縁構造１６およびその凹部１６１をマスクとして使用して実行することによって、再結合領域１５９を生じさせることができる。したがって、１つの実施の形態においては、例えば再結合領域１５９を正確に位置決めするために別個のマスクを必要としない自動調整（自己整合）プロセスを使用して、再結合領域１５９を生じさせることができる。所定の注入エネルギおよび所定の注入量および注入時間でもって注入処理ステップを実行することによって、伸張方向Ｚに沿った再結合領域１５９の全体の広がり、および再結合領域１５９において示される電荷担体寿命を正確に調整することができる。
１つの実施の形態においては、アルゴン（Ａｒ）、シリコン（Ｓｉ）、酸素（Ｏ）、ヘリウム（Ｈｅ）、モリブデン（Ｍｏ）およびホウ素（Ｂ）のうちの少なくとも１つが、再結合領域１５９を形成するための注入材料として使用される。別の実施の形態においては、陽子が、再結合領域１５９を形成するために注入される。
注入処理ステップを、例えば、５ｅ１３原子／ｃｍ2〜１ｅ１５原子／ｃｍ2の範囲内の注入量、および／または１５０ｋｅＶ〜１．５ＭｅＶの範囲内の注入エネルギでもって行うことができる。
注入処理ステップ後に、例えば注入によってもたらされたダメージを維持するために、高温アニーリング処理ステップを、例えば４５０℃を下回る温度で行うことができる。
別の実施の形態においては、再結合領域１５９が、拡散処理ステップを実行することによって生じる。例えば、伸張方向Ｚに沿って不均一な電荷担体寿命プロフィールを生じさせるために、白金（Ｐｔ）、パラジウム（Ｐｄ）および／またはモリブデン（Ｍｏ）のような重金属を使用することができる。
１つの実施の形態においては、電荷担体寿命が、伸張方向Ｚに沿ってのみ変化するのではなく、付加的または代替的に、横方向ＸおよびＹのうちの少なくとも一方に沿っても変化する。
１つの実施の形態においては、再結合領域１５９を形成するために使用される材料、例えばダメージ材料の濃度は、伸張方向Ｚに沿った再結合領域１５９の中央の位置においてその最大値を示すことができる。さらに、電荷担体寿命は、上記の濃度に反比例すると考えられる。したがって、例えば、伸張方向Ｚに沿った再結合領域１５９の中央の位置においては（ここでは、上記の位置が第１のドープ領域１０２内に位置していると考えられる）、電荷担体寿命が最小値を示すと考えられる。
さらに、再結合領域１５９を形成するために使用される材料の濃度を、横方向ＸおよびＹに沿って、またそれらの方向の任意の線形の組み合わせに沿って、例えば指数関数的に低下させることができる。
図２５Ａおよび図２５Ｂを参照して、ドーパント濃度ＮA（アクセプタドーパント濃度／ｐ型ドーパント濃度）およびＮD（ドナードーパント濃度／ｎ型ドーパント濃度）の例示的な経過を、それぞれが垂直方向Ｚに沿った、再結合領域１５９の結晶欠陥濃度の例示的な経過および電界Ｅの例示的な経過と関連させて説明する。例えば、そのような経過を、図１〜図１６のうちの１つまたは複数による実施の形態において見て取ることができ、ここで図２５Ａは、第２のバリア領域１５３に関する（第１のバリア領域１５２は存在する場合もあるし、存在しない場合もある。つまり例えば、図３を参照すると、凹部１６１を通る垂直方向Ｚに沿った横断面は、第１のバリア領域１５２とは交差しない）。
第１のドープ領域１０２のドーパント濃度プロフィール、例えばｐ型ドーパント濃度を、２つまたはそれ以上の部分に分割することができる。つまり例えば、最も高いドーパント濃度を有する、例えばエミッタ端子１１との低オーミックコンタクトを確立するための上側部分、中間のドーパント濃度を有する中間部分、またオプションとしての、より低い平均濃度を有するが、しかしながら１つの極大値（図２５Ａには図示せず）を有している下側部分に分割することができ、例えばその結果、第１のドープ領域１０２がフィールドストップ機能またはバリア機能、例えばｐ型バリア機能を提供する。第１のドープ領域１０２に隣接して、または第１のドープ領域１０２に結合されて、ドリフト領域１００は、垂直方向に沿って広がっており、またより低いドーパント濃度、例えばｎ型ドーパント濃度を示す。上記において説明したように、第２のバリア領域１５３を、第１のドープ領域１０２とドリフト領域１００との間に形成することができ、この場合、第２のバリア領域１５３は、第１のドープ領域１０２と共にｐｎ接合部１０２１を形成し、またドリフト領域１００よりも著しく高いドーパント濃度を示す。フィールドストップ領域１０９２は、ドリフト領域１００よりも遙かに高い、例えばｎ型のドーパント濃度を示す。上記において説明したように、フィールドストップ領域１０９２のドーパント濃度は、陽子誘導型のドーパント濃度であってよい。最後に、エミッタ領域１０９１、例えばｐ型エミッタは、比較的高いドーパント濃度を示す。
電界Ｅは、順方向阻止状態の間は、第１のドープ領域１０２の近くでピークを示すが、しかしながら、１つの実施の形態によれば、そのピークは、少なくとも第１のドープ領域１０２内で形成される再結合領域１５９内には広がらない。むしろ、再結合領域１５９は、１つの実施の形態によれば、順方向阻止状態の間の電界のピークの場所から空間的に離隔されている（距離ΔＺを参照されたい）。例えば、ｐｎ接合部１０２１と再結合領域１５９の最深点との間の垂直方向Ｚに沿った距離は、例えば図２５Ａに示唆した距離ΔＺは、少なくとも０．５μｍ、または少なくとも５μｍである。１つの実施の形態においては、距離ΔＺは、１μｍ〜３μｍの範囲内である。
上記において示唆したように、再結合領域１５９は、前述の結晶欠陥を含むことができる。結晶欠陥を、第１のドープ領域１０２内へのイオンの注入によって形成することができる。例えば、注入されるイオンは、ヘリウム、アルゴン、シリコン、酸素、モリブデン、白金、金およびホウ素のうちの少なくとも１つを含む。別の実施の形態においては、陽子が注入される。
１つの実施の形態においては、結晶欠陥が少なくとも３６０℃の温度まで、または少なくとも３９０℃の温度まで、または少なくとも４２０℃の温度まで温度安定性を有する。さらに、結晶欠陥は、少なくとも１時間にわたり、または少なくとも２時間にわたり、またはそれどころか４時間を超える長さにわたり、そのような温度安定性を示すことができる。そのような温度範囲および時間範囲は、例えば薄いウェハの処理の間に生じると考えられる。例えば、イオンの場合には、それによって、前述のイオン注入によってもたらされたダメージ、例えば欠陥を、温度アニーリング処理ステップ後でさえも実質的に維持できることが保証される。
図２５Ａに示したような再結合領域１５９のさらなる態様、例えば再結合領域１５９の位置、再結合領域１５９の再結合中心などに関しては、上述のスイッチ１の説明、例えば図２０Ａおよび図２０Ｂの説明を参照されたい。
図６は、パワー半導体トランジスタ２および過電圧保護パワー半導体チップ１の１つの実施の形態を含むパワー半導体モジュール３の等価回路を概略的かつ例示的に示す。過電圧保護パワー半導体チップ１は、前述の図面に関して上記において説明した構成のうちの１つを示すことができる。
したがって、等価回路においては、チップ１を相互に逆直列に接続された２つのダイオード（図２３も参照されたい）として表すことができ、この場合、ダイオードの２つのカソード領域を、ドリフト領域１００によって形成することができる。例えば、過電圧から保護されるべきパワー半導体トランジスタ２は、ＩＧＢＴの構成を示すことができる。例えば、トランジスタ２は、エミッタ端子（ソース端子とも称する）２１、コレクタ端子（ドレイン端子とも称する）２２、および例えば制御端子を形成することができるゲート端子２３を有する。
図６に図示したように、コレクタ端子２２を、チップ１の第２の負荷端子１２に電気的に接続することができ、またチップ１の第１の負荷端子１１を、トランジスタ２の制御端子２３に電気的に接続することができる。したがって、第１の負荷端子１１およびゲート端子２３の両端子は、同一の制御信号を「識別する」ことができる。別の実施の形態においては、チップ１の第１の負荷端子１１が、ゲート端子とは異なる電位を示す別の端子に接続され、これによってチップ１をトランジスタ２から独立して制御することができる。例えば、トランジスタ２を通常のやり方で、例えば制御電圧をゲート端子２３とエミッタ端子２１との間に印加することによって、例えばトランジスタ２の制御スイッチング動作を制御するために、例えばトランジスタ２を導通状態および阻止状態のうちの一方に選択的に設定するために制御することができる。
図７は、図６に示したパワー半導体モジュール３の動作範囲を概略的かつ例示的に示す。例えば、コレクタ端子２２とエミッタ端子２１との間の電圧ＶCEが第１の閾値Ｖth,1を下回る場合、トランジスタ２は通常動作することができ、例えば降伏状況は生じない。電圧ＶCEが第３の閾値Ｖth,3を超えると、トランジスタ２は降伏する可能性があり、例えばＶth,3を上回る電圧ＶCEが、図７において第２の閾値Ｖth,2によって示唆されているトランジスタ２の定格電圧を遙かに上回る電圧を成す可能性がある。電圧ＶCEが第１の閾値Ｖth,1および第３の閾値Ｖth,3によって定義される範囲内にある場合には、クランプ動作、例えば能動的なクランプ動作または条件付きの能動的なクランプ動作を実施することができる。１つの実施の形態においては、チップ１がそのようなクランプ動作中に使用されるように構成される。
例えば、第１の閾値Ｖth,1は、チップ１の定格チップ阻止電圧を表す。したがって、上記において説明したように、負荷端子１２、１１間の電圧が値Ｖth,1を超えると、チップ１のブレークスルーセル１５は、導通ブレークスルー状態を取ることができる。第２の閾値Ｖth,2は、トランジスタ２が定格された、阻止電圧を示すことができる。例えば、Ｖth,1は約１，５００Ｖであり、またＶth,2は約１，６００Ｖである。第３の閾値Ｖth,3は、トランジスタ２が降伏する電圧を示すことができる。例えば、第３の値Ｖth,3は約１，９００Ｖであってよい。
例えば、Ｖth,1を下回るＶCEの電圧範囲内でのトランジスタ２のスイッチング動作の間は、チップ１は完全に休止した状態に留まる。つまり、各ブレークスルーセル１５は、非導通状態に留まる。ＶCEがＶth,1を超えるスイッチング動作の間は、ブレークスルーセル１５が導通ブレークスルー状態を取ることに起因して、この電圧ＶCEを低減するように、チップ１を構成することができる。
したがって、１つの例においては、過電圧がコレクタ端子２２において生じると、チップ１のブレークスルーセル１５は、導通ブレークスルー状態を取ることができ、この導通ブレークスルー状態は、トランジスタ２における再ターンオン動作をもたらすことができる。そのような再ターンオン動作は、コレクタ端子２２とエミッタ端子２１との間の電圧ＶCEを安全な値に、例えば１つの実施の形態によればＶth,1とＶth,3との間の値に低減する。トランジスタ２がオン状態で動作する場合、すなわち負荷電流が導通される場合、チップ１のブレークスルーセル１５は、例えば前述の逆方向阻止状態が維持されることによって、休止状態に留まる。
以下では、別の例示的なオプションとしての態様を説明する。
図８は、過電圧保護パワー半導体チップ１の１つの実施の形態の不活性エッジ領域１−２の縦断面図を概略的かつ例示的に示す。チップ１は、半導体本体１０の前面側かつ外部に配置されたダイオード装置１７を含むことができ、このダイオード装置１７は、横方向において不活性エッジ領域１−２と重なり合い、かつ第１の負荷端子１１および別の端子１８に接続されている。両方向において、例えば少なくとも２０Ｖの大きさまで、電圧を阻止するように、ダイオード構造１７を構成することができる。
例えば、別の端子１８は、パワー半導体トランジスタ２のエミッタ端子２１に電気的に接続されている。この場合、ゲート端子２３を過度に高い電圧、例えばダイオード構造１７の阻止能力を上回る電圧、例えば２０Ｖの電圧から保護するように、ダイオード構造１７を構成することができる。図６に概略的に図示した等価回路に関して、ダイオード構造１７を端子１１、２１間に配置することができる。したがって、ダイオード構造１７によって、チップ１は、トランジスタ２に拡張された保護を提供することができる。つまり、トランジスタは、１つの実施の形態によれば、ＶCEの過度に高い値から保護されるだけでなく、ＶGE（図６における端子２１、１１間の電圧）の過度に高い値からも保護される。
不活性エッジ領域１−２を、第２の負荷端子１２に電気的に接続することができる、チャネルストッパリング１２１によって終端させることができる。ダイオード構造は、相互に直列に接続された１つまたは複数のダイオード１７１を含むことができる。例えば、ダイオード１７１は多結晶のダイオードであってよい。さらに、第１の負荷端子１１をダイオード構造１７のカソード部分に電気的に接続することができ、また別の端子１８をダイオード構造１７のアノード部分に電気的に接続することができる。
さらに、半導体本体１０は、ドープされており、かつ横方向において第１の負荷端子１１およびダイオード構造１７それぞれと重なり合う半導体構造１０８を含むことができる。例えば、ドープされた半導体構造１０８は、ＶＬＤ（横方向ドーピングの変化：ｖａｒｉａｔｉｏｎ ｏｆ ｌａｔｅｒａｌ ｄｏｐｉｎｇ）構成を示す。
図９は、過電圧保護パワー半導体チップ１の１つの実施の形態の平面図を概略的かつ例示的に示し、また図１０および図１１は、幾つかの実施の形態による、過電圧保護パワー半導体チップ１の縦断面図をそれぞれ概略的かつ例示的に示す。
例えば、チップ１は、ブレークスルーセル１５を含むだけでなく、１つまたは複数の第１のタイプの補助セル１９１および／または１つまたは複数の第２のタイプの補助セル１９２も含むことができる。第１のタイプの補助セル１９１の一例は、図１０に概略的に示されており、また第２のタイプの補助セル１９２の一例は、図１１に概略的に示されている。
例えば、チップ１は、複数の第２のタイプの補助セル１９２を含むことができる。図９に概略的に示したように、例えば活性領域１−１を包囲するために、活性領域１−１と不活性エッジ領域１−２との間の移行部領域に、第２のタイプの補助セル１９２を配置することができる。さらに、第２のタイプの補助セル１９２を、活性領域１−１内に含めることもできる。例えば、活性領域１−１内に含まれる第２のタイプの補助セル１９２の数は、０からブレークスルーセル１５の数までの範囲であってよい。例えば、活性領域１−１内では、ブレークスルーセル１５の数は、第２のタイプの補助セル１９２の数よりも多い。
さらに、１つの実施の形態によれば、活性領域１−１内に１つまたは複数の第１のタイプの補助セル１９１を含ませることができる。
第１のタイプの補助セル１９１は、ブレークスルーセル１５と類似する構成を示すことができるが、ドープされた接触領域（図１０における参照番号１０９’）のオプションとしてのより大きい広がりを含む点で異なっている。図１０に示した実施の形態によれば、第１のタイプの補助セル１９１は、第１の負荷端子１１が内部まで広がっており、かつ半導体本体１０と相互作用する凹部１６１’を有している、前面側に配置された絶縁構造１６’と、第１の導電型のドーパントを有するドリフト領域１００’と、第１の負荷端子１１に電気的に接続されており、かつ第２の導電型のドーパントを有するアノード領域１５１’と、アノード領域１５１’および絶縁構造１６’それぞれに接触して配置された、アノード領域１５１’よりも低いドーパント濃度の第２の導電型のドーパントを有する第１のバリア領域１５２’と、アノード領域１５１’および第１のバリア領域１５２’の少なくとも一部の両方をドリフト領域１００’から離隔させる、ドリフト領域１００’よりも高いドーパント濃度の第１の導電型のドーパントを有する第２のバリア領域１５３’と、第２の負荷端子１２に接触して配置されたドープ接触領域１０９’と、を含むことができ、この場合、ドリフト領域１００’は、第２のバリア領域１５３’とドープ接触領域１０９’との間に位置決めされており、またドープ接触領域１０９’は、半導体本体１０の層厚の５０％までにわたり、例えばその層厚の少なくとも２０％にわたり半導体本体１０内に広がる。例えば、ドープ接触領域１０９’のそのような大きい広がりを、図１０に概略的に図示したように、拡張されたフィールドストップ領域１０９２’によって、実質的に形成することができる。
例えば、ブレークスルーセル１５のフィールドストップ領域１０９２の広がりと比較した場合の、第１のタイプの補助セル１９１のフィールドストップ領域１０９２’の伸張方向Ｚにおけるさらなる広がりによって、上記において説明したように、第１の負荷端子１１の電位が第２の負荷端子１２の電位よりも高い場合に生じる可能性がある逆方向電流をより低くすることができる。
図１１を次に参照して、第２のタイプの補助セル１９２の例示的な構成を説明する。１つまたは複数の第２のタイプの補助セル１９２それぞれは、第１の負荷端子１１が内部まで広がっており、かつ半導体本体１０と相互作用する凹部１６１’’を有している、前面側に配置された絶縁構造１６’’と、第１の導電型のドーパントを有するドリフト領域１００’’と、第１の負荷端子１１に電気的に接続されており、かつ第２の導電型のドーパントを有するドリフト領域１００’’と、第１の負荷端子１１に電気的に接続されている、第２の導電型のドーパントを有する第１のバリア領域１５２’’と、第２の負荷端子１２に接触して配置されたドープ接触領域１０９’’と、を含むことができ、この場合、ドリフト領域１００は、第１のバリア領域１５２’’とドープ接触領域１０９’’との間に位置決めされている。
したがって、ブレークスルーセル１５と比較すると、第２のタイプの補助セル１９２は、アノード領域も、第２のバリア領域も含まない。むしろ、第２のタイプの補助セル１９２の第１のバリア領域１５２’’は、第１の負荷端子１１と直接的に相互作用し、つまり第１のバリア領域よりも高いドーパント濃度を有するアノード領域を介さずに相互作用する。他方、第２のタイプの補助セル１９２の第１のバリア領域１５２’’は、ドリフト領域１００’’と直接的に相互作用し、つまりブレークスルーセル１５に含まれているような第２のバリア領域を介さずに相互作用する。
１つの実施の形態によれば、電荷担体排出セルとして動作するように、１つまたは複数の第２のタイプの補助セル１９２それぞれを構成することができる。これによって、１つの実施の形態によれば、正孔を排出する、より低い逆方向電流を提供することができる。
１つの実施の形態においては、チップ１が、第２の負荷端子１２の電位よりも高い、第１の負荷端子１１における電位で動作する場合に、すなわち逆方向阻止状態の間に、そのような逆方向電流が生じると考えられる。
３つすべてのタイプのセル１５、１９１、１９２に関して、それらのセルが共通のドリフト領域（１００、１００’、１００’’）、共通のドープ接触領域（１０９、１０９’、１０９’’）および共通の第１のバリア領域（１０２、１５１’、１５１’’）を共有できることを言及しておく。
上記において既に説明したように、パワー半導体トランジスタ２を過電圧から、例えばトランジスタ２のスイッチング動作中に生じる可能性がある過渡過電圧から保護するために、例えば図６の等価回路を用いて概略的かつ例示的に説明したようにして、チップ１をパワー半導体トランジスタ２に結合させることができる。当業者には公知であるように、パワー半導体トランジスタは、１つの共通のダイに集積させることができる複数のトランジスタセルを含むことができる。
図１２は、次に、過電圧保護パワー半導体チップ１の１つの実施の形態の平面図を概略的かつ例示的に示すが、例えば、トランジスタは、チップ１に集積させることができる複数のトランジスタセル１４を含むことができる。
参照番号１４が図１２のチップ１のトランジスタセル１４に対して使用されているにもかかわらず、（図１３にも示したような）それらのトランジスタセル１４は、典型的には、図１７Ａ〜図１９Ａに図示したように再結合領域１５９を含まない。しかしながらこのオプションは排他的ではなく、図１２のチップ１の再結合領域１５９は、前述のブレークスルーセル１５には含まれる。
図１３に、パワー半導体トランジスタ２の１つの実施の形態のトランジスタセル１４の縦断面図が概略的かつ例示的に示されている。したがって、各トランジスタセル１４は、エミッタ端子２１に電気的に接続されており、かつ第１の導電型のドーパントを有するソース領域１０１と、第１の導電型のドーパントを有するドリフト領域１００’’’と、エミッタ端子２１に電気的に接続されており、かつソース領域１０１をドリフト領域１００から絶縁させる、第２の導電型のドーパントを有する本体領域１０２０と、トランジスタセル１４を制御するように構成された絶縁ゲート電極１３１と、コレクタ端子２２に電気的に接続された、第２の導電型のドーパントを有するドープ接触領域１０９’’’と、を含むことができる。トランジスタセル１４のドープ接触領域１０９’’’は、例えば上記においてエミッタ領域１０９１およびフィールドストップ領域１０９２に関して例示的に説明したように構成された、コレクタ端子２２に電気的に接続されたエミッタ（図示せず）およびフィールドストップ領域（図示せず）を含むことができる。
しかしながら、本発明は、トランジスタセル１４の任意の特定の種類の構成に限定されるものではないと解されるべきである。例えば、図１３においては、トランジスタセル１４は、トレンチゲートＩＧＢＴ構成を示し、このトレンチゲートＩＧＢＴ構成では、ゲート電極１３１がトレンチに含まれ、かつトレンチ絶縁体１４２によって絶縁されるが、しかしながら別の実施の形態においては、トランジスタセル１４が、例えば平面ゲート電極を示すこともできる。
図１４は、例えば図１２にも示したような、１つまたは複数のトランジスタセル１４を含む過電圧保護パワー半導体チップ１の１つの実施の形態の縦断面図を概略的かつ例示的に示す。したがって、ブレークスルーセル１５およびトランジスタセル１４それぞれが、半導体本体１０、例えばモノリシック半導体本体１０を共有している。ブレークスルーセル１５およびトランジスタセル１４それぞれを、チップ１の活性領域１−１内に配置することができ、またさらに、不活性領域１−２は、定格チップ阻止電圧に比べて高いブレークスルー電圧を示すことができ、これによって、上記において既に説明したように、場合によっては生じるブレークスルーが活性領域１−１内で行われ、不活性領域１−２内では行われないことを保証することができる。
１つの実施の形態においては、ブレークスルーセル１５の第１の負荷端子１１およびエミッタ端子２１を、例えば共通の前面側金属化部によって、相互に電気的に接続することができる。例えば、これによって直接的なクランプ機能を、例えばブレークスルーセル１５によってコレクタ端子２２をエミッタ端子２１に一時的な短絡させることによって実現することができる。
さらに、チップ１の背面金属化部は、ブレークスルーセル１５のための第２の負荷端子１２およびトランジスタセル１４のためのコレクタ端子２２それぞれを形成することができる。前述のエミッタ１０９１および前述のフィールドストップ領域１０９２を含むことができるドープ接触領域１０９を、ブレークスルーセル１５およびドープ接触領域１０９それぞれによって共有することができる。換言すれば、ブレークスルーセル１５のドープ接触領域１０９およびトランジスタセル１４のドープ接触領域１０９’’’は、半導体本体１０内に連続する接触層を形成することができる。したがって、ブレークスルーセル１５およびトランジスタセル１４は、同様に構成された背面側構造を示すことができる。さらに、１つの実施の形態においては、ブレークスルーセル１５のドリフト領域１００およびトランジスタセル１４のドリフト領域１００’’’が、半導体本体１０内に連続するドリフト層を形成することができる。図６に既に概略的に示したように、チップの前面側において、端子を相互に結合させることができる。したがって、エミッタ端子２１および第１の負荷端子１１を相互に電気的に絶縁させることができるか、または別の実施の形態においては、図８に関連させて説明したように、前述のダイオード構造１７を設けることができる。しかしながら、第１の負荷端子１１をチップ１のゲート端子に電気的に接続することができ、したがって、ゲート電極１３１に電気的に接続することができる。別の実施の形態においては、上記において既に説明したように、チップ１の第１の負荷端子１１およびゲート電極１３１に電気的に接続されたゲート端子２３を相互に離隔させて電気的に絶縁させることができる。したがって、ブレークスルーセル１５のアノード領域１０２に電気的に接続された第１の負荷端子１１は、ゲート端子（図６における参照番号２３を参照されたい）に必ずしも電気的に接続または電気的に結合されている必要はないが、しかしながらその代わりに、１つの実施の形態によれば、別の電位に電気的に接続できることを再度強調しておく。
図１５Ａおよび図１５Ｂは、パワー半導体トランジスタ２の１つの実施の形態および過電圧保護パワー半導体チップ１の１つの実施の形態を含む集積パワー半導体モジュール３の一部をそれぞれ概略的かつ例示的に示す。チップ１およびトランジスタ２の例示的な構成に関しては、上記を参照されたい。
図１２および図１４に概略的に図示した実施の形態とは異なり、図１５Ａおよび図１５Ｂに図示した実施の形態によれば、トランジスタ２およびチップ１は、１つのモノリシックなダイに集積されておらず、少なくとも２つの別個のダイに集積されている。それにもかかわらず、チップ１およびトランジスタ２を、共有パッケージ３５内に一緒にパッケージングすることができる。したがって、１つの実施の形態によれば、トランジスタ２およびチップ１を含む集積パワー半導体モジュール３を一体成形デバイスとして提供することができる。
共有パッケージ３５内では、背面側負荷端子（図１５Ａおよび図１５Ｂにおいては見て取れない）を設けることができ、この背面側負荷端子は、チップ１の第２の負荷端子１２およびトランジスタ２のコレクタ端子２２それぞれを形成することができる。したがって、それら２つの端子１２および２２は、同一の電位を示すことができる。さらに、パッケージ３５は、前面側負荷端子３１を含むことができ、この前面側負荷端子３１を、トランジスタ２のエミッタ端子２１に電気的に接続することができる。さらに、例えばゲート端子２３に制御信号を供給するために、トランジスタ２のゲート端子２３に電気的に接続されたパッケージ制御端子３３を設けることができる。
図１５Ａに図示した実施の形態によれば、パッケージ制御端子３３を、それと同時に、チップ１の第１の負荷端子１１に電気的に接続することができる。つまり、ゲート端子２３および第１の負荷端子１１は、同一の電位を示すことができる。したがって、チップ１の第１の端子１１は、トランジスタ２のゲート端子２３と同一のゲート信号を「識別する」ことになる。
図１５Ｂに概略的に図示した実施の形態によれば、それら２つの電位は短絡されないが、しかしながらパッケージ制御端子３３は、トランジスタ２のゲート端子２３にのみ電気的に接続され、また例えばチップ１の、すなわちチップ１に含まれるブレークスルーセル１５の動作をトランジスタ２の制御から独立して制御するために、第１の負荷端子１１に電気的に接続された別個のパッケージ端子３６が設けられる。
モジュール３の１つの実施の形態においては、負荷端子１１、１２間の電圧が定格チップ阻止電圧を下回る場合に非導通状態に留まるように、また負荷端子１１、１２間の電圧が定格チップ阻止電圧を上回る場合に導通ブレークスルー状態を取るように、チップ１の各ブレークスルーセル１５を構成することができ、この場合、定格チップ阻止電圧は、定格トランジスタ素子電圧よりも低くてよい。例えば、トランジスタ２のスイッチング動作中に、能動的なクランプ機能または条件付きの能動的なクランプ機能のうちの少なくとも１つを実施するように、チップ１を構成することができる。
本明細書において説明するすべての実施の形態に関して、定格チップ阻止電圧は、６００Ｖ以上であってよいか、または３，０００Ｖを上回ってよいか、またはそれどころか８，０００Ｖを上回ってよい。
図１６は、１つまたは複数の実施の形態による過電圧保護パワー半導体チップ１を処理する方法４のステップを概略的かつ例示的に示す。
例えば、方法４は、ステップ４１において、チップ１の前面側に配置されるべき第１の負荷端子１１およびチップ１の背面側に配置されるべき第２の負荷端子１２に結合されるべき半導体本体１０であって、活性領域１−１と、その活性領域１−１を包囲する不活性エッジ領域１−２と、をそれぞれ含む半導体本体１０を設けること、を含む。
方法４は、ステップ４２において、第１の負荷端子１１が内部まで広がっており、かつ半導体本体１０と相互作用する凹部１６１を有している、前面側に配置された絶縁構造１６をそれぞれが含んでいる複数のブレークスルーセル１５を活性領域１−１内に形成すること、をさらに含むことができる。
方法４は、第１の導電型のドーパントを有するドリフト領域１００と、第１の負荷端子１１に電気的に接続された、第２の導電型のドーパントを有する第１のドープ領域１０２と、第１のドープ領域１０２および絶縁構造１６それぞれに接触して配置された、第１のドープ領域１０２よりも低いドーパント濃度の第２の導電型のドーパントを有する第１のバリア領域１５２と、第１のドープ領域１０２および第１のバリア領域１５２の少なくとも一部の両方をドリフト領域１００から離隔させる、ドリフト領域１００よりも高いドーパント濃度の第１の導電型のドーパントを有する第２のバリア領域１５３と、第２の負荷端子１２に接触して配置されたドープ接触領域１０９と、を形成することをさらに含むことができ、この場合、ドリフト領域１００は、第２のバリア領域１５３とドープ接触領域１０９との間に位置決めされている。
方法４の実施例は、上記において説明したチップ１の実施例に対応することができると解されるべきである。
例えば、第１のドープ領域１０２を形成すること、第１のバリア領域１５２を形成すること、および第２のバリア領域１５３を形成することのうちの少なくとも１つは、注入処理ステップを少なくとも１回実行することを含む。１つの実施の形態においては、第１のドープ領域１０２、第１のバリア領域１５２および第２のバリア領域１５３それぞれが、各注入処理ステップによって形成される。さらに、１回または複数回の注入処理ステップのうちの少なくとも１回を、少なくとも１．５ＭｅＶのイオンエネルギでもって実行することができる。
１つの別の実施の形態においては、方法４は、絶縁構造１６をマスクとして使用する自動調整プロセスを実行することによって、少なくとも第１のドープ領域１０２内に広がる再結合領域１５９を形成することを含むことができる。この態様に関しては、例えば再結合領域１５９について、またそのような再結合領域１５９がどのように形成されるかも説明した図２に関連させて上記において記載した説明を参照されたい。
上記においては、パワー半導体スイッチおよび対応する処理方法に関する実施の形態を説明した。例えば、それらの半導体デバイスは、シリコン（Ｓｉ）を基礎としている。したがって、単結晶の半導体領域または半導体層、例えば半導体本体１０およびその領域／ゾーン、例えば複数の領域などは、単結晶のＳｉ領域またはＳｉ層であってよい。別の実施形態においては、多結晶シリコンまたは非晶質シリコンを使用することができる。
しかしながら、半導体本体１０およびその領域／ゾーンを、半導体デバイスの製造に適したあらゆる半導体材料から形成できると解されるべきである。そのような材料の例には、一部を列挙すると、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）のような基本半導体材料、炭化シリコン（ＳｉＣ）またはシリコンゲルマニウム（ＳｉＧｅ）のようなＩＶ族化合物半導体材料、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、リン化インジウムガリウム（ＩｎＧａＰａ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）またはヒ化リン化インジウムガリウム（ＩｎＧａＡｓＰ）のような２元、３元または４元のＩＩＩ−Ｖ族半導体材料、およびテルル化カドミウム（ＣｄＴｅ）およびテルル化水銀カドミウム（ＨｇＣｄＴｅ）のような２元または３元のＩＩ−ＶＩ族半導体材料が含まれるが、材料はこれらに限定されるものではない。上述の半導体材料は、「ホモ接合型半導体材料」とも称される。２つの異なる半導体材料が組み合わされる場合、ヘテロ接合型半導体材料が形成される。ヘテロ接合型半導体材料の例には、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウム（ＡｌＧａＮ）、シリコン−炭化シリコン（ＳｉｘＣ１−ｘ）、およびシリコン−ＳｉＧｅのヘテロ接合型半導体材料が含まれるが、材料はこれらに限定されるものではない。パワー半導体スイッチの用途に関しては、現在のところ、主にＳｉ、ＳｉＣ、ＧａＡｓおよびＧａＮ材料が使用されている。
「下方に」、「下に」、「より低い」、「上方に」、「上に」などの位置関係に関する用語は、一方の要素に対する他方の要素の位置決めを説明するための記述をより容易にするために使用される。それらの用語は、各デバイスの種々の異なる向きを含み、さらには図面に示した向きとは異なる向きも含むことが意図されている。さらに「第１の」、「第２の」などの用語は、種々の要素、領域、区画などを表すためにも使用され、限定を意図したものではない。類似の用語は、明細書全体を通して類似の要素を表す。
本明細書において使用されているように、「有している」、「含んでいる」、「包含している」、「含有している」、「示している」などの用語はオープンエンドの用語であり、言及する要素または特徴の存在を示すが、付加的な要素または特徴を排除するものではない。
ヴァリエーションおよび用途の上述の範囲を考慮して、本発明は上記の説明によって限定されることもなければ、添付の図面によって限定されることもないと解されるべきである。その代わりに、本発明は、添付の特許請求の範囲およびそれらの法律上等価のものによってのみ限定される。

Claims (20)

  1. 第１の負荷端子（１１）および第２の負荷端子（１２）に結合された半導体本体（１０）を含むパワー半導体デバイス（１）において、
    −前記第１の負荷端子（１１）に電気的に接続された、第２の導電型の第１のドープ領域（１０２）と、
    −前記第２の負荷端子（１２）に電気的に接続された、前記第２の導電型のエミッタ領域（１０９１）と、
    −前記第１のドープ領域（１０２）と前記エミッタ領域（１０９１）との間に配置された、第１の導電型のドリフト領域（１００）と、
    −少なくとも前記第１のドープ領域（１０２）内に配置された再結合領域（１５９）と、
    を含み、
    前記ドリフト領域（１００）および前記第１のドープ領域（１０２）によって、
    −前記負荷端子（１１、１２）間の負荷電流が順方向に沿って導通される導通状態、
    −前記負荷端子（１１、１２）間に印加される順方向電圧が阻止される順方向阻止状態、および
    −前記負荷端子（１１、１２）間に印加される逆方向電圧が阻止される逆方向阻止状態、
    において前記パワー半導体デバイス（１）を動作させることができ、
    前記パワー半導体デバイス（１）は、
    −前記第１のドープ領域（１０２）および絶縁構造（１６、１４２）の両方に接触して配置された、前記第１のドープ領域（１０２）よりも低いドーパント濃度の前記第２の導電型の第１のバリア領域（１５２）と、
    −前記第１のドープ領域（１０２）および前記第１のバリア領域（１５２）の少なくとも一部の両方を前記ドリフト領域（１００）から離隔させる、前記ドリフト領域（１００）よりも高いドーパント濃度の前記第１の導電型の第２のバリア領域（１５３）と、
    をさらに含む、
    パワー半導体デバイス（１）。
  2. −前記第１のドープ領域（１０２）から前記ドリフト領域（１００）への移行部は、第１のダイオード（５１）を形成しており、
    −前記エミッタ領域（１０９１）から前記ドリフト領域（１００）への移行部は、第２のダイオード（５２）を形成しており、
    −前記第１のダイオード（５１）および前記第２のダイオード（５２）は、相互に逆直列に接続されている、
    請求項１記載のパワー半導体デバイス（１）。
  3. −前記第１のダイオード（５１）は、第１のブレークスルー電圧を示し、
    −前記第２のダイオード（５２）は、第２のブレークスルー電圧を示し、
    −前記第１のブレークスルー電圧は、前記第２のブレークスルー電圧よりも少なくとも５倍高い、
    請求項２記載のパワー半導体デバイス（１）。
  4. 前記第１の負荷端子（１１）、前記第１のドープ領域（１０２）、前記再結合領域（１５９）、前記ドリフト領域（１００）、前記エミッタ領域（１０９１）および前記第２の負荷端子（１２）それぞれが、共通の横方向の広がり範囲を示す、
    請求項１から３までのいずれか１項記載のパワー半導体デバイス（１）。
  5. 前記再結合領域（１５９）内に存在する電荷担体の寿命および移動度のうちの少なくとも１つを低減するように前記再結合領域（１５９）が構成されている、
    請求項１から４までのいずれか１項記載のパワー半導体デバイス（１）。
  6. 前記再結合領域（１５９）は、横方向に構造化されている、
    請求項１から５までのいずれか１項記載のパワー半導体デバイス（１）。
  7. 前記パワー半導体デバイス（１）は、前記導通状態の間の前記負荷電流の少なくとも一部の導通のために、前記第１のドープ領域（１０２）内に導通チャネル（１０３）を誘導するようにさらに構成されており、
    前記誘導された導通チャネル（１０３）と前記再結合領域（１５９）とは、相互に空間的に離隔されている、
    請求項１から６までのいずれか１項記載のパワー半導体デバイス（１）。
  8. 前記再結合領域（１５９）と前記誘導された導通チャネル（１０３）との間の最短距離は、少なくとも５０ｎｍである、
    請求項７記載のパワー半導体デバイス（１）。
  9. 前記再結合領域（１５９）は、前記ドリフト領域（１００）内の結晶欠陥濃度よりも少なくとも１，０００倍高い結晶欠陥濃度を示す、
    請求項１から８までのいずれか１項記載のパワー半導体デバイス（１）。
  10. 前記第１のドープ領域（１０２）は、前記半導体本体（１０）内で、前記再結合領域（１５９）よりも深い位置まで広がっている、
    請求項１から９までのいずれか１項記載のパワー半導体デバイス（１）。
  11. 前記第１の負荷端子（１１）は、接触溝（１１１、１６１）を含み、前記接触溝（１１１、１６１）は、前記第１のドープ領域（１０２）と相互作用し、
    前記再結合領域（１５９）は、横方向において、前記接触溝（１１１、１６１）と重なり合い、かつ前記接触溝（１１１、１６１）の横方向の寸法の６０％〜２００％の範囲内の横方向の寸法を示す、
    請求項１から１０までのいずれか１項記載のパワー半導体デバイス（１）。
  12. 前記導通状態、前記順方向阻止状態および前記逆方向阻止状態において動作するようにそれぞれ構成された複数のセル（１４、１５）を含む、
    請求項１から１１までのいずれか１項記載のパワー半導体デバイス（１）。
  13. 前記第１のドープ領域（１０２）は、第１のサブセクション（１０２３）および第２のサブセクション（１０２２）を示し、
    前記第１のサブセクション（１０２３）は、前記第１の負荷端子（１１）と相互作用し、かつ前記第２のサブセクション（１０２２）よりも高いドーパント濃度を有しており、
    前記第２のサブセクション（１０２２）は、前記ドリフト領域（１００）と相互作用し、
    前記再結合領域（１５９）は、前記第１のサブセクション（１０２３）内および前記第２のサブセクション（１０２２）内それぞれに広がっている、
    請求項１から１２までのいずれか１項記載のパワー半導体デバイス（１）。
  14. 前記パワー半導体デバイス（１）は、パワー半導体スイッチであり、さらに、前記第１の負荷端子（１１）に電気的に接続された、前記第１の導電型のソース領域（１０１）を含み、
    前記第１のドープ領域（１０２）は、前記ソース領域（１０１）を前記ドリフト領域（１００）から離隔させ、
    前記再結合領域（１５９）は、前記ソース領域（１０１）内に広がっている、
    請求項１から１３までのいずれか１項記載のパワー半導体デバイス（１）。
  15. 活性領域（１−１）と、前記活性領域（１−１）を包囲する不活性エッジ領域（１−２）と、を含む、
    請求項１から１４までのいずれか１項記載のパワー半導体デバイス（１）。
  16. 前記活性領域（１−１）は、複数のセル（１４、１５）を含み、
    前記再結合領域（１５９）は、
    −所定の割合の前記複数のセル（１４、１５）の各々のみが前記再結合領域（１５９）を含むように、かつ／または
    −前記再結合領域（１５９）が、前記複数のセル（１４、１５）のうちの少なくとも１つの水平方向の横断面内で横方向に構造化されているように、
    横方向に構造化されている、
    請求項１５記載のパワー半導体デバイス（１）。
  17. 前記第１のバリア領域（１５２）および前記第２のバリア領域（１５３）のうちの少なくとも１つは、前記活性領域（１−１）内の連続する半導体層を形成する、
    請求項１５記載のパワー半導体デバイス（１）。
  18. パワー半導体トランジスタ（２）および過電圧保護パワー半導体チップ（１）を含む集積パワー半導体モジュール（３）において、
    前記過電圧保護パワー半導体チップ（１）は、前記過電圧保護パワー半導体チップ（１）の前面側に配置された第１の負荷端子（１１）および前記過電圧保護パワー半導体チップ（１）の背面側に配置された第２の負荷端子（１２）に結合された半導体本体（１０）を含み、
    前記半導体本体（１０）は、活性領域（１−１）と、前記活性領域（１−１）を包囲する不活性エッジ領域（１−２）と、をそれぞれ含み、
    前記活性領域（１−１）は、複数のブレークスルーセル（１５）を含み、
    前記ブレークスルーセル（１５）の各々は、
    −前記第１の負荷端子（１１）が内部まで広がっており、かつ前記半導体本体（１０）と相互作用する凹部（１６１）を有している、前記前面側に配置された絶縁構造（１６）と、
    −第１の導電型のドーパントを有しているドリフト領域（１００）と、
    −第２の導電型のドーパントを有しており、かつ前記第１の負荷端子（１１）に電気的に接続されている、アノード領域として形成された第１のドープ領域（１０２）と、
    −前記アノード領域（１０２）よりも低いドーパント濃度の前記第２の導電型のドーパントを有しており、かつ前記アノード領域（１０２）および前記絶縁構造（１６）それぞれに接触して配置された第１のバリア領域（１５２）と、
    −前記ドリフト領域（１００）よりも高いドーパント濃度の前記第１の導電型のドーパントを有しており、かつ前記アノード領域（１０２）および前記第１のバリア領域（１５２）の少なくとも一部それぞれを前記ドリフト領域（１００）から離隔させる第２のバリア領域（１５３）と、
    −前記第２の負荷端子（１２）に接触して配置されたドープ接触領域（１０９）と、
    を含み、
    前記ドリフト領域（１００）は、前記第２のバリア領域（１５３）と前記ドープ接触領域（１０９）との間に位置決めされ、
    前記パワー半導体トランジスタ（２）は、エミッタ端子（２１）、コレクタ端子（２２）およびゲート端子（２３）を含み、前記コレクタ端子（２２）は、前記過電圧保護パワー半導体チップ（１）の前記第２の負荷端子（１２）に電気的に接続されている、
    集積パワー半導体モジュール（３）。
  19. 前記過電圧保護パワー半導体チップ（１）の前記第１の負荷端子（１１）は、前記パワー半導体トランジスタ（２）の前記ゲート端子（２３）に接続されている、
    請求項１８記載の集積パワー半導体モジュール（３）。
  20. 過電圧保護パワー半導体チップ（１）において、
    前記過電圧保護パワー半導体チップ（１）は、前記過電圧保護パワー半導体チップ（１）の前面側に配置された第１の負荷端子（１１）および前記過電圧保護パワー半導体チップ（１）の背面側に配置された第２の負荷端子（１２）に結合された半導体本体（１０）を含み、
    前記半導体本体（１０）は、活性領域（１−１）と、前記活性領域（１−１）を包囲する不活性エッジ領域（１−２）と、をそれぞれ含み、
    前記活性領域（１−１）は、複数のブレークスルーセル（１５）を含み、
    前記ブレークスルーセル（１５）の各々は、
    −前記第１の負荷端子（１１）が内部まで広がっており、かつ前記半導体本体（１０）と相互作用する凹部（１６１）を有している、前記前面側に配置された絶縁構造（１６）と、
    −第１の導電型のドーパントを有しているドリフト領域（１００）と、
    −第２の導電型のドーパントを有しており、かつ前記第１の負荷端子（１１）に電気的に接続されている、アノード領域として形成された第１のドープ領域（１０２）と、
    −前記アノード領域（１０２）よりも低いドーパント濃度の前記第２の導電型のドーパントを有しており、かつ前記アノード領域（１０２）および前記絶縁構造（１６）それぞれに接触して配置された第１のバリア領域（１５２）と、
    −前記ドリフト領域（１００）よりも高いドーパント濃度の前記第１の導電型のドーパントを有しており、かつ前記アノード領域（１０２）および前記第１のバリア領域（１５２）の少なくとも一部それぞれを前記ドリフト領域（１００）から離隔させる第２のバリア領域（１５３）と、
    −前記第２の負荷端子（１２）に接触して配置されたドープ接触領域（１０９）と、
    を含み、
    前記ドリフト領域（１００）は、前記第２のバリア領域（１５３）と前記ドープ接触領域（１０９）との間に位置決めされ、
    前記ブレークスルーセル（１５）の前記第１のバリア領域（１５２）は、連続する半導体層を形成する、
    過電圧保護パワー半導体チップ（１）。
JP2018051006A 2017-03-20 2018-03-19 パワー半導体デバイス Active JP6643382B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
DE102017105895.8A DE102017105895B4 (de) 2017-03-20 2017-03-20 Überspannungsschutzleistungshalbleitervorrichtung
DE102017105895.8 2017-03-20
DE102017118863.0 2017-08-18
DE102017118863 2017-08-18

Publications (2)

Publication Number Publication Date
JP2018157211A JP2018157211A (ja) 2018-10-04
JP6643382B2 true JP6643382B2 (ja) 2020-02-12

Family

ID=62089782

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018051006A Active JP6643382B2 (ja) 2017-03-20 2018-03-19 パワー半導体デバイス

Country Status (4)

Country Link
US (3) US10355116B2 (ja)
JP (1) JP6643382B2 (ja)
CN (2) CN113972271B (ja)
WO (1) WO2018172977A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6643382B2 (ja) 2017-03-20 2020-02-12 インフィニオン テクノロジーズ オーストリア アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｕｓｔｒｉａ ＡＧ パワー半導体デバイス
US10784373B1 (en) * 2019-03-14 2020-09-22 Semiconductor Components Industries, Llc Insulated gated field effect transistor structure having shielded source and method
DE102019008556A1 (de) * 2019-03-14 2020-09-17 Semiconductor Components Industries, Llc Feldeffekttransistorstruktur mit isoliertem Gate mit abgeschirmter Quelle und Verfahren
US11579645B2 (en) 2019-06-21 2023-02-14 Wolfspeed, Inc. Device design for short-circuitry protection circuitry within transistors
JP7371366B2 (ja) * 2019-06-27 2023-10-31 富士通株式会社 半導体デバイス、及びこれを用いた無線受信器
DE102019118803A1 (de) * 2019-07-11 2021-01-14 Infineon Technologies Ag Verfahren zum herstellen einer halbleitervorrichtung und halbleitervorrichtung
DE102020124901A1 (de) * 2020-09-24 2022-03-24 Infineon Technologies Ag RC-IGBT, Verfahren zum Produzieren eines RC-IGBT und Verfahren zum Steuern eines Halbbrückenschaltkreises
US11662371B2 (en) * 2020-12-08 2023-05-30 Wolfspeed, Inc. Semiconductor devices for improved measurements and related methods
JP7686989B2 (ja) * 2021-02-09 2025-06-03 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
FR3122769A1 (fr) 2021-05-07 2022-11-11 Stmicroelectronics (Tours) Sas Dispositif de suppression de tensions transitoires unidirectionnel sans conduction en direct
CN115632071B (zh) * 2022-10-27 2025-12-05 西安电子科技大学芜湖研究院 一种多台阶的钳位电压可选的SiC-TVS器件及制备方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2895109A (en) * 1955-06-20 1959-07-14 Bell Telephone Labor Inc Negative resistance semiconductive element
US4620211A (en) * 1984-08-13 1986-10-28 General Electric Company Method of reducing the current gain of an inherent bipolar transistor in an insulated-gate semiconductor device and resulting devices
JPH07123166B2 (ja) 1986-11-17 1995-12-25 日産自動車株式会社 電導度変調形ｍｏｓｆｅｔ
JP2501810B2 (ja) * 1987-01-16 1996-05-29 日産自動車株式会社 縦型ｍｏｓｆｅｔ
EP0405200A1 (de) 1989-06-30 1991-01-02 Asea Brown Boveri Ag MOS-gesteuertes, bipolares Leistungshalbleiter-Bauelement
JP2669153B2 (ja) * 1990-12-19 1997-10-27 日本電気株式会社 半導体装置の製造方法
DE69430913D1 (de) 1994-07-25 2002-08-08 Cons Ric Microelettronica Verfahren zur lokalen Reduzierung der Ladungsträgerlebensdauer
FR2751790B1 (fr) 1996-07-26 1998-11-27 Sgs Thomson Microelectronics Assemblage monolithique d'un transistor igbt et d'une diode rapide
JP3955396B2 (ja) * 1998-09-17 2007-08-08 株式会社ルネサステクノロジ 半導体サージ吸収素子
DE19958694A1 (de) 1999-12-06 2001-06-13 Infineon Technologies Ag Steuerbares Halbleiterschaltelement
JP2002208702A (ja) 2001-01-10 2002-07-26 Mitsubishi Electric Corp パワー半導体装置
US8080459B2 (en) * 2002-09-24 2011-12-20 Vishay-Siliconix Self aligned contact in a semiconductor device and method of fabricating the same
DE10261424B3 (de) 2002-12-30 2004-07-01 Infineon Technologies Ag Verfahren zum Herstellen eines Emitters mit niedrigem Emitterwirkungsgrad
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
DE102005056426B4 (de) * 2005-11-28 2012-03-15 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102006016049B4 (de) * 2006-04-04 2016-12-15 Infineon Technologies Austria Ag Halbleiterbauelement, insbesondere Leistungshalbleiterbauelement mit Ladungsträgerrekombinationszonen und Verfahren zur Herstellung desselben
DE102007029121B3 (de) * 2007-06-25 2008-11-20 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Halbleiterbauelements, sowie Halbleiterbauelement
CN101114678A (zh) * 2007-07-26 2008-01-30 韦文生 纳米硅异质结反向二极管及其制备方法
DE102007036147B4 (de) 2007-08-02 2017-12-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone
EP2061084A1 (en) * 2007-11-14 2009-05-20 ABB Technology AG Reverse-conducting insulated gate bipolar transistor and corresponding manufacturing method
JP5561922B2 (ja) 2008-05-20 2014-07-30 三菱電機株式会社 パワー半導体装置
JP4840482B2 (ja) 2008-10-14 2011-12-21 株式会社デンソー 半導体装置
CN101527324B (zh) * 2008-12-08 2010-12-15 上海长园维安微电子有限公司 双向低压穿通瞬态电压抑制二极管及其制作方法
CN102097433A (zh) * 2009-12-10 2011-06-15 力士科技股份有限公司 一种沟槽金属氧化物半导体场效应管及其制造方法
JP5605073B2 (ja) 2010-08-17 2014-10-15 株式会社デンソー 半導体装置
EP2463913A1 (en) 2010-12-13 2012-06-13 ABB Technology AG Bipolar reverse-blocking non-punch-through power semiconductor device
JP2012190873A (ja) 2011-03-09 2012-10-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP5841417B2 (ja) * 2011-11-30 2016-01-13 株式会社日立製作所 窒化物半導体ダイオード
US8951867B2 (en) * 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
JP5981859B2 (ja) * 2013-02-15 2016-08-31 株式会社豊田中央研究所 ダイオード及びダイオードを内蔵する半導体装置
US9209109B2 (en) * 2013-07-15 2015-12-08 Infineon Technologies Ag IGBT with emitter electrode electrically connected with an impurity zone
JP5981659B2 (ja) 2013-08-26 2016-08-31 トヨタ自動車株式会社 半導体装置
US20150221523A1 (en) * 2013-10-01 2015-08-06 Infineon Technologies Ag Arrangement and method for manufacturing the same
CN103985710B (zh) * 2014-05-13 2016-07-06 西安电子科技大学 一种双向scr结构的esd防护器件
JP6189261B2 (ja) * 2014-07-07 2017-08-30 株式会社東芝 半導体装置およびその製造方法
CN105874607B (zh) * 2014-07-17 2019-07-12 富士电机株式会社 半导体装置以及半导体装置的制造方法
US9659929B2 (en) * 2014-10-31 2017-05-23 Infineon Technologies Dresden Gmbh Semiconductor device with enhancement and depletion FinFET cells
US9391135B1 (en) * 2015-03-23 2016-07-12 Semiconductor Components Industries, Llc Semiconductor device
DE102015212464B4 (de) * 2015-07-03 2019-05-23 Infineon Technologies Ag Leistungshalbleiterrandstruktur und Verfahren zu deren Herstellung
DE102015213630B4 (de) * 2015-07-20 2018-10-25 Infineon Technologies Ag Halbleitervorrichtung, welche eine Zone mit einer verkleinerten Bandlücke aufweist
DE102015215024B4 (de) * 2015-08-06 2019-02-21 Infineon Technologies Ag Halbleiterbauelement mit breiter Bandlücke und Verfahren zum Betrieb eines Halbleiterbauelements
JP6643382B2 (ja) 2017-03-20 2020-02-12 インフィニオン テクノロジーズ オーストリア アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｕｓｔｒｉａ ＡＧ パワー半導体デバイス

Also Published As

Publication number Publication date
US20180269313A1 (en) 2018-09-20
CN108630665A (zh) 2018-10-09
JP2018157211A (ja) 2018-10-04
WO2018172977A1 (en) 2018-09-27
US11843045B2 (en) 2023-12-12
CN113972271B (zh) 2024-03-01
CN113972271A (zh) 2022-01-25
US20200395472A1 (en) 2020-12-17
US10790384B2 (en) 2020-09-29
US10355116B2 (en) 2019-07-16
US20190259863A1 (en) 2019-08-22
CN108630665B (zh) 2021-11-09

Similar Documents

Publication Publication Date Title
JP6643382B2 (ja) パワー半導体デバイス
US11081481B2 (en) Semiconductor device with an IGBT region and a non-switchable diode region
US9882038B2 (en) Method of manufacturing a bipolar semiconductor switch
US10367057B2 (en) Power semiconductor device having fully depleted channel regions
US9246410B2 (en) Integrated power semiconductor component, production method and chopper circuit comprising integrated semiconductor component
US10340336B2 (en) Power semiconductor device having fully depleted channel regions
US10453918B2 (en) Power semiconductor device having cells with channel regions of different conductivity types
US10050029B2 (en) Semiconductor device
US10672767B2 (en) Power semiconductor device having different channel regions
CN118891734A (zh) 宽带隙单极/双极晶体管
US9997517B2 (en) Power semiconductor device having fully depleted channel regions
CN121174536A (zh) 功率半导体器件、生产功率半导体器件的方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190527

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190806

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200106

R150 Certificate of patent or registration of utility model

Ref document number: 6643382

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250