JP6672063B2 - Ｄｃｄｃコンバータ - Google Patents
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Description
本発明は、ＤＣＤＣコンバータに関し、特に、ヒステリシス制御方式（リップル制御方式）のＤＣＤＣコンバータに関する。
ヒステリシス制御方式のＤＣＤＣコンバータでは、出力端子に接続されるコンデンサの等価直列抵抗（ＥＳＲ）により出力電圧に現れるリップル成分を利用して、スイッチング素子のオンオフ制御が行われる。
従来は、ＥＳＲの比較的大きなコンデンサが使用されていたが、ＤＣＤＣコンバータが用いられる電子機器の小型化のため、セラミックコンデンサの使用のニーズが高まっている。しかし、セラミックコンデンサは、ＥＳＲが小さいため、セラミックコンデンサを用いると出力電圧にリップル成分がほとんど現れなくなり、スイッチング素子のオンオフ制御ができなくなってしまう。この対策として、擬似的にリップル成分を生成し、この擬似リップル成分を出力電圧やコンパレータ等に注入するリップル注入方式が採用されている。
かかるリップル注入方式の実現方法として、特許文献１には、コンパレータを二つの差動入力段を有する４入力のコンパレータとし、二つの差動入力段のうちの一方の差動入力段に帰還電圧と基準電圧が入力され、他方の差動入力段に擬似リップル生成回路により生成した擬似リップル電圧とこれを平滑化した電圧が入力される構成としたＤＣＤＣコンバータが提案されている。
しかしながら、特許文献１で提案された構成では、重負荷時においては、擬似リップル電圧が有効に機能し、ＤＣＤＣコンバータの安定動作に繋がる一方、軽負荷時においては、擬似リップル電圧は、擬似リップル生成回路の出力インピーダンスが高いことによりノイズの影響を受けやすく、むしろ誤動作を招く危険性がある。
また、コンパレータに電流を供給するバイアス回路（電流源）の電流値を変え、低消費動作モードと高速動作モードを切り替えて動作をさせる場合、電流を切り替える際に、コンパレータを構成する差動入力段の入力トランジスタの寄生容量を通じて伝わるカップリングノイズが擬似リップル電圧に伝わり、誤動作につながるという問題がある。
本発明は、上記課題に鑑みてなされたものであり、リップル注入方式を採用したヒステリシス制御のＤＣＤＣコンバータであって、軽負荷時においても安定した動作が可能なＤＣＤＣコンバータを提供することを目的としている。
上記課題を解決するために、本発明のＤＣＤＣコンバータは、一端に出力電圧が生成されるインダクタの他端と電源端子との間に接続された第１のスイッチング素子と、前記出力電圧に生じるリップル成分に応じた擬似リップル電圧及びこれを平滑化した平滑電圧を生成する擬似リップル生成回路と、前記擬似リップル電圧と前記平滑電圧を比較した第１の比較結果と、前記出力電圧を分圧した帰還電圧と基準電圧を比較した第２の比較結果とを合成して、比較結果信号を出力する比較回路と、前記比較結果信号に基づき、前記第１のスイッチング素子のオンオフを制御する出力制御回路とを備えたＤＣＤＣコンバータであって、前記比較回路は、軽負荷になったことに応答して、前記第２の比較結果のみを前記比較結果信号として出力することを特徴とする。
本発明のＤＣＤＣコンバータによれば、軽負荷時に、出力電圧を分圧した帰還電圧と基準電圧を比較した第２の比較結果のみを比較結果信号として出力する構成とすることにより、比較結果信号にノイズの影響を受けやすい擬似リップル電圧と平滑電圧を比較した第１の比較結果が含まれない。したがって、軽負荷時においても、ノイズの影響を抑制し、安定した動作が可能なＤＣＤＣコンバータを提供することが可能となる。
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本実施形態のＤＣＤＣコンバータ１００の回路図である。
本実施形態のＤＣＤＣコンバータ１００は、比較回路１０１と、出力制御回路１０２と、擬似リップル生成回路１０３と、スイッチング素子１１及び１２と、バッファ１３及び１４と、インダクタ１５と、コンデンサ１６と、抵抗素子１７及び１８と、基準電圧源１９とを備えている。
図１は、本実施形態のＤＣＤＣコンバータ１００の回路図である。
本実施形態のＤＣＤＣコンバータ１００は、比較回路１０１と、出力制御回路１０２と、擬似リップル生成回路１０３と、スイッチング素子１１及び１２と、バッファ１３及び１４と、インダクタ１５と、コンデンサ１６と、抵抗素子１７及び１８と、基準電圧源１９とを備えている。
スイッチング素子１１及び１２は、電源電圧ＶＤＤが供給される電源端子１と接地端子２との間に直列に接続されている。バッファ１３及び１４の出力は、スイッチング素子１１及び１２のそれぞれのゲートに供給される。
ている。
ている。
インダクタ１５は、一端が出力端子３に接続され、他端がスイッチング素子１１と１２の接続点（「スイッチングノード」ともいう）に接続されている。コンデンサ１６は、出力端子３と接地端子２との間に接続されている。
抵抗素子１７と１８は、出力端子３と接地端子２との間に直列に接続され、両者の接続点に出力端子３に出力される出力電圧ＶＯＵＴの分圧電圧である帰還電圧ＶＦＢが生成される。
擬似リップル生成回路１０３は、出力端子３に出力される出力電圧ＶＯＵＴに生じるリップル成分に応じた擬似リップル電圧ＶＱＲ及びこれを平滑化した平滑電圧ＶＱＲＳを生成する。本実施形態では、スイッチングノードに生成される電圧ＶＳＷに基づいて、電圧ＶＱＲとＶＱＲＳを生成するよう構成されている。
比較回路１０１は、擬似リップル電圧ＶＱＲと、平滑電圧ＶＱＲＳと、帰還電圧ＶＦＢと、基準電圧源１９の基準電圧ＶＲＥＦとを入力とし、擬似リップル電圧ＶＱＲと平滑電圧ＶＱＲＳを比較した第１の比較結果と、帰還電圧ＶＦＢと基準電圧ＶＲＥＦを比較した第２の比較結果とを合成して、比較結果信号ＶＣＯＭを出力する。
出力制御回路１０２は、比較回路１０１からの比較結果信号ＶＣＯＭに基づき、バッファ１３及び１４を介してスイッチング素子１１及び１２に制御信号を供給し、スイッチング素子１１及び１２のオンオフを制御する。
比較回路１０１には、出力制御回路１０２からの制御信号ＣＯＮＴがさらに入力されている。制御信号ＣＯＮＴは、軽負荷になると第１の状態（例えばＨＩＧＨレベル）となり、スイッチング素子１１及び１２がいずれもオフしている状態からスイッチング素子１１がオンする、すなわち重負荷になると第２の状態（例えばＬＯＷレベル）となる信号である。
比較回路１０１は、制御信号ＣＯＮＴが第１の状態となったことに応答して、第２の比較結果のみを比較結果信号ＶＣＯＭとして出力する。その後、比較回路１０１は、制御信号ＣＯＮＴが第２の状態となったことに応答して、第１の比較結果と第２の比較結果とを合成して、比較結果信号ＶＣＯＭを出力する。
ここで、擬似リップル生成回路１０３の具体的な構成例について、図２を用いて説明する。
図２の擬似リップル生成回路１０３は、抵抗素子２１〜２３と、容量素子２４〜２６とを備えている。抵抗素子２１は、一端に電圧ＶＳＷを受け、他端が容量素子２４の一端に接続されている。容量素子２４の他端は、接地端子２に接続されている。
図２の擬似リップル生成回路１０３は、抵抗素子２１〜２３と、容量素子２４〜２６とを備えている。抵抗素子２１は、一端に電圧ＶＳＷを受け、他端が容量素子２４の一端に接続されている。容量素子２４の他端は、接地端子２に接続されている。
抵抗素子２２は、一端が抵抗素子２１と容量素子２４の接続点に、他端が容量素子２５の一端に接続され、容量素子２５の他端は、接地端子２に接続されている。抵抗素子２３は、一端が抵抗素子２２の他端に、他端が容量素子２６の一端に接続され、容量素子２６の他端は、接地端子２に接続されている。
かかる構成により、抵抗素子２１の他端から擬似リップル電圧ＶＱＲを、抵抗素子２３の他端から擬似リップル電圧ＶＱＲを平滑化した平滑電圧ＶＱＲＳを得ることができる。このように、擬似リップル生成回路１０３は、抵抗素子と容量素子を多く含んで構成されるため、出力インピーダンスが高く、そのため、擬似リップル電圧ＶＱＲと平滑電圧ＶＱＲＳは、ノイズの影響を受けやすい。
以上のように、本実施形態のＤＣＤＣコンバータ１００によれば、軽負荷時に、ノイズの影響を受けやすい擬似リップル電圧と平滑電圧を比較した第１の比較結果が比較結果信号に含まれない。したがって、軽負荷時においても、ノイズの影響を抑制し、安定したＤｕｔｙで動作することが可能となる。
次に、ＤＣＤＣコンバータ１００における比較回路１０１の一例として、比較回路１０１ａを図３に示す。
比較回路１０１ａは、４入力のコンパレータ３１と、スイッチ３２とを備えている。
コンパレータ３１は、二つの差動入力段を有しており、一方の（第１の）差動入力段の反転入力端子に擬似リップル電圧ＶＱＲが、非反転入力端子に平滑電圧ＶＱＲＳが入力され、もう一方の（第２の）差動入力段の反転入力端子に帰還電圧ＶＦＢが、非反転入力端子に基準電圧ＶＲＥＦが入力されて、比較結果信号ＶＣＯＭを出力する。
比較回路１０１ａは、４入力のコンパレータ３１と、スイッチ３２とを備えている。
コンパレータ３１は、二つの差動入力段を有しており、一方の（第１の）差動入力段の反転入力端子に擬似リップル電圧ＶＱＲが、非反転入力端子に平滑電圧ＶＱＲＳが入力され、もう一方の（第２の）差動入力段の反転入力端子に帰還電圧ＶＦＢが、非反転入力端子に基準電圧ＶＲＥＦが入力されて、比較結果信号ＶＣＯＭを出力する。
スイッチ３２は、擬似リップル電圧ＶＱＲが供給される信号線Ｓ１と平滑電圧ＶＱＲＳが供給される信号線Ｓ２の間に接続され、制御信号ＣＯＮＴにより、オンオフが制御される。
かかる構成の比較回路１０１ａは、制御信号ＣＯＮＴが第１の状態（ＨＩＧＨレベル）、すなわち軽負荷になると、スイッチ３２がオンとなり、信号線Ｓ１と信号線Ｓ２とが短絡される。したがって、擬似リップル電圧ＶＱＲと平滑電圧ＶＱＲＳとが同電位となる。
擬似リップル電圧ＶＱＲと平滑電圧ＶＱＲＳとが同電位となることから、コンパレータ３１の一方の差動入力段において、擬似リップル電圧ＶＱＲと平滑電圧ＶＱＲＳの比較動作は行われるものの、両者が同電位であるため、第１の比較結果は、実質的に第２の比較結果に合成されないこととなる。したがって、帰還電圧ＶＦＢと基準電圧ＶＲＥＦを比較した第２の比較結果のみが比較結果信号ＶＣＯＭとして出力される。
その後、制御信号ＣＯＮＴが第２の状態（ＬＯＷレベル）になると、スイッチ３２がオフとなり、擬似リップル電圧ＶＱＲと平滑電圧ＶＱＲＳが異なる電圧となるため、第１の比較結果と第２の比較結果が合成された信号が比較結果信号ＶＣＯＭとして出力される。
このような比較回路１０１ａにおいて、コンパレータ３１を、軽負荷時と重負荷時とで低消費動作モードと高速動作モードとを切り替えて動作するように構成した場合の具体的な構成例を図４に示す。
図４のコンパレータ３１は、ＰＭＯＳトランジスタ３１１〜３１６と、電流源３１７〜３２２と、スイッチ３２３及び３２４と、インバータ３２５とを備えている。
ＰＭＯＳトランジスタ３１１と３１２により第１の差動入力段が構成され、ＰＭＯＳトランジスタ３１３と３１４により第２の差動入力段が構成されている。第１の差動入力段には、擬似リップル電圧ＶＱＲと平滑電圧ＶＱＲＳが入力され、第２の差動入力段には、帰還電圧ＶＦＢと基準電圧ＶＲＥＦが入力されている。
ＰＭＯＳトランジスタ３１１と３１２により第１の差動入力段が構成され、ＰＭＯＳトランジスタ３１３と３１４により第２の差動入力段が構成されている。第１の差動入力段には、擬似リップル電圧ＶＱＲと平滑電圧ＶＱＲＳが入力され、第２の差動入力段には、帰還電圧ＶＦＢと基準電圧ＶＲＥＦが入力されている。
また、電源端子１と接地端子２との間に直列接続されたＰＭＯＳトランジスタ３１５及び電流源３２１と、これと並列に接続されたＰＭＯＳトランジスタ３１６及び電流源３２２とにより出力段が構成されている。ＰＭＯＳトランジスタ３１５と３１６はゲートが共通接続され、ＰＭＯＳトランジスタ３１５はゲートとドレインが共通接続されている。ＰＭＯＳトランジスタ３１５のドレインは、ＰＭＯＳトランジスタ３１１と３１３のドレインに接続され、ＰＭＯＳトランジスタ３１６のドレインは、ＰＭＯＳトランジスタ３１２と３１４のドレインに接続されている。そして、ＰＭＯＳトランジスタ３１６のドレインに比較結果信号ＶＣＯＭが生成される。
電流源３１７は、電源端子１と第１の差動入力段の動作電流入力ノードＮｉｎ１との間に接続され、電流源３１８は、電源端子１に一端が接続されている。スイッチ３２３は、電流源３１８の他端と動作電流入力ノードＮｉｎ１との間に接続されており、制御信号ＣＯＮＴをインバータ３２５により反転した信号によりオンオフ制御される。
電流源３１９は、電源端子１と第２の差動入力段の動作電流入力ノードＮｉｎ２との間に接続され、電流源３２０は、電源端子１に一端が接続されている。スイッチ３２４は、電流源３２０の他端と動作電流入力ノードＮｉｎ２との間に接続されており、制御信号ＣＯＮＴをインバータ３２５で反転した信号によりオンオフ制御される。
軽負荷になると、すなわち制御信号ＣＯＮＴが第１の状態（ＨＩＧＨレベル）になると、上述のとおり図３に示すスイッチ３２がオンとなり、信号線Ｓ１と信号線Ｓ２とが短絡されるとともに、スイッチ３２３及び３２４は、第１の状態（ＨＩＧＨレベル）である制御信号ＣＯＮＴの反転信号によりいずれもオフとなる。これにより、第１の差動入力段の動作電流入力ノードＮｉｎ１には、電流源３１７のみから動作電流が供給され、第２の差動入力段の動作電流入力ノードＮｉｎ２には、電流源３１９のみから動作電流が供給される状態となる。したがって、軽負荷時には、消費電力を抑えた低消費動作モードとすることができる。
また、スイッチ３２３をオフに切り替えることにより、第１の差動入力段の寄生容量を通じてカップリングノイズが擬似リップル電圧ＶＱＲと平滑電圧ＶＱＲＳに伝わるが、このとき、図３に示すスイッチ３２がオンとなって、信号線Ｓ１と信号線Ｓ２とが短絡する。したがって、擬似リップル電圧ＶＱＲと平滑電圧ＶＱＲＳとが同電位となることから、コンパレータ３１がカップリングノイズの影響で誤動作することを防止することができる。
一方、重負荷になると、すなわち制御信号ＣＯＮＴが第２の状態（ＬＯＷレベル）になると、図３に示すスイッチ３２がオフとなるとともに、スイッチ３２３及び３２４は、第２の状態（ＬＯＷレベル）である制御信号ＣＯＮＴの反転信号によりいずれもオンとなる。これにより、第１の差動入力段の動作電流入力ノードＮｉｎ１には、電流源３１７と３１８の二つの電流源から動作電流が供給され、第２の差動入力段の動作電流入力ノードＮｉｎ２には、電流源３１９と３２０の二つの電流源から動作電流が供給される状態となる。したがって、重負荷時には、高速動作モードとすることができる。
次に、ＤＣＤＣコンバータ１００における比較回路１０１の他の例として、比較回路１０１ｂを図５に示す。
比較回路１０１ｂは、コンパレータ３３及び３４と、スイッチ３５とを備えている。比較回路１０１ｂは、さらに、電源端子１とコンパレータ３３の動作電流入力ノードＮ３３ｉｎとの間に直列に接続された電流源３６及びスイッチ３７と、電源端子１とコンパレータ３４の動作電流入力ノードＮ３４ｉｎとの間に接続された電流源３８とを備えている。スイッチ３７は、制御信号ＣＯＮＴをインバータ３９により反転した信号によりオンオフ制御される。
比較回路１０１ｂは、コンパレータ３３及び３４と、スイッチ３５とを備えている。比較回路１０１ｂは、さらに、電源端子１とコンパレータ３３の動作電流入力ノードＮ３３ｉｎとの間に直列に接続された電流源３６及びスイッチ３７と、電源端子１とコンパレータ３４の動作電流入力ノードＮ３４ｉｎとの間に接続された電流源３８とを備えている。スイッチ３７は、制御信号ＣＯＮＴをインバータ３９により反転した信号によりオンオフ制御される。
コンパレータ３３は、二つの差動入力段を有する４入力のコンパレータであり、一方の（第１の）差動入力段の反転入力端子に擬似リップル電圧ＶＱＲが、非反転入力端子に平滑電圧ＶＱＲＳが入力され、もう一方の（第２の）差動入力段の反転入力端子に帰還電圧ＶＦＢが、非反転入力端子に基準電圧ＶＲＥＦが入力されている。そして、擬似リップル電圧ＶＱＲと平滑電圧ＶＱＲＳを比較した結果と、帰還電圧ＶＦＢと基準電圧ＶＲＥＦを比較した結果とを合成して、比較信号ＶＣＯＭ１（上記第１の比較結果と第２の比較結果とを合成した信号に相当する信号）を出力する。
コンパレータ３４は、一つの差動入力段を有する２入力のコンパレータであり、差動入力段の反転入力端子に帰還電圧ＶＦＢが、非反転入力端子に基準電圧ＶＲＥＦが入力され、これらを比較し、比較信号ＶＣＯＭ２（上記第２の比較結果に相当する信号）を出力する。
スイッチ３５は、制御信号ＣＯＮＴが第１の状態（ＨＩＧＨレベル）のとき、コンパレータ３４の出力を選択し、制御信号ＣＯＮＴが第１の状態（ＬＯＷレベル）のとき、コンパレータ３３の出力を選択するように構成されている。
かかる構成の比較回路１０１ｂは、制御信号ＣＯＮＴが第１の状態（ＨＩＧＨレベル）、すなわち軽負荷になると、スイッチ３５がコンパレータ３４の出力である比較信号ＶＣＯＭ２を選択し、この比較信号ＶＣＯＭ２を比較結果信号ＶＣＯＭとして出力する。
その後、制御信号ＣＯＮＴが第２の状態（ＬＯＷレベル）になると、スイッチ３５がコンパレータ３３の出力である比較信号ＶＣＯＭ１を選択し、比較回路１０１ｂは、この比較信号ＶＣＯＭ１を比較結果信号ＶＣＯＭとして出力する。
さらに、本比較回路１０１ｂでは、コンパレータ３３の動作電流となる電流源３６の電流値がコンパレータ３４の動作電流となる電流源３８の電流値よりも大きく設定されている。そして、軽負荷になると、すなわち制御信号ＣＯＮＴが第１の状態（ＨＩＧＨレベル）になると、制御信号ＣＯＮＴの反転信号により、スイッチ３７がオフとなることから、コンパレータ３３には動作電流が供給されなくなる。したがって、制御信号ＣＯＮＴが第１の状態（ＨＩＧＨレベル）のときには低消費動作モード、制御信号ＣＯＮＴが第２の状態（ＬＯＷレベル）のときには高速動作モードに切り替わって動作することができる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態では、本発明を通常のヒステリシス制御方式のＤＣＤＣコンバータに適用した例を説明したが、ヒステリシス制御方式の一種であるＣＯＴ（コンスタントオンタイム）制御方式のＤＣＤＣコンバータに適用することももちろん可能である。
例えば、上記実施形態では、本発明を通常のヒステリシス制御方式のＤＣＤＣコンバータに適用した例を説明したが、ヒステリシス制御方式の一種であるＣＯＴ（コンスタントオンタイム）制御方式のＤＣＤＣコンバータに適用することももちろん可能である。
また、上記実施形態では、出力電圧ＶＯＵＴに生じるリップル成分に応じた擬似リップル電圧ＶＱＲとこれを平滑化した平滑電圧ＶＱＲＳを生成する方法として、スイッチングノードに生成される電圧ＶＳＷに基づいて生成する例を示したが、これに限らず、例えば、スイッチング素子１１のゲート電圧に基づいて生成するようにしても構わない。
また、上記実施形態では、説明の簡略化のため、スイッチング素子１１及び１２がいずれもオフしている状態からスイッチング素子１１がオンすることを「重負荷になる」とし、重負荷となると図３のスイッチ３２をオフ、図４のスイッチ３２３及び３２をオン、図５のスイッチ３７をオンとすると説明したが、軽負荷状態の間においてスイッチング素子１１及び１２がいずれもオフしている状態からスイッチング素子１１がオンとなった場合に、各スイッチが上記のようになるよう構成することも、本発明に含まれる。
１０１、１０１ａ、１０１ｂ 比較回路
１０２ 出力制御回路
１０３ 擬似リップル生成回路
３１、３１ａ、３３、３４ コンパレータ
１０２ 出力制御回路
１０３ 擬似リップル生成回路
３１、３１ａ、３３、３４ コンパレータ
Claims (7)
- 一端に出力電圧が生成されるインダクタの他端と電源端子との間に接続された第１のスイッチング素子と、
前記出力電圧に生じるリップル成分に応じた擬似リップル電圧及びこれを平滑化した平滑電圧を生成する擬似リップル生成回路と、
前記擬似リップル電圧と前記平滑電圧を比較した第１の比較結果と、前記出力電圧を分圧した帰還電圧と基準電圧を比較した第２の比較結果とを合成して、比較結果信号を出力する比較回路と、
前記比較結果信号に基づき、前記第１のスイッチング素子のオンオフを制御する出力制御回路と、を備え、
前記比較回路は、第１の反転入力端子に前記擬似リップル電圧が入力され、第１の非反転入力端子に前記平滑電圧が入力され、第２の反転入力端子に前記帰還電圧が入力され、第２の非反転入力端子に前記基準電圧が入力され、前記比較結果信号を出力する４入力のコンパレータを有し、軽負荷になったことに応答して、前記擬似リップル電圧と前記平滑電圧とを同電位にして、前記第２の比較結果のみを前記比較結果信号として出力することを特徴とするＤＣＤＣコンバータ。 - 前記コンパレータは、前記擬似リップル電圧と前記平滑電圧が入力される第１の差動入力段と、前記帰還電圧と前記基準電圧が入力される第２の差動入力段と、前記第１の差動入力段の第１の動作電流入力ノードに電流を供給する第１及び第２の電流源と、前記第２の差動入力段の第２の動作電流入力ノードに電流を供給する第３及び第４の電流源とを有し、
前記軽負荷になったことに応答して、前記第２の電流源から前記第１の動作電流入力ノードへの電流供給及び前記第４の電流源から前記第２の動作電流入力ノードへの電流供給を停止することを特徴とする請求項１に記載のＤＣＤＣコンバータ。 - 前記第１のスイッチング素子に直列に接続された第２のスイッチング素子をさらに備え、
前記出力制御回路は、前記第２のスイッチング素子のオンオフを制御し、
前記比較回路は、前記軽負荷になった後、前記第１及び第２のスイッチング素子がいずれもオフしている状態から前記第１のスイッチング素子がオンしたことに応答して、前記第１の比較結果と前記第２の比較結果とを合成して、比較結果信号を出力する請求項１または２に記載のＤＣＤＣコンバータ。 - 一端に出力電圧が生成されるインダクタの他端と電源端子との間に接続された第１のスイッチング素子と、
前記出力電圧に生じるリップル成分に応じた擬似リップル電圧及びこれを平滑化した平滑電圧を生成する擬似リップル生成回路と、
前記擬似リップル電圧と前記平滑電圧を比較した第１の比較結果と、前記出力電圧を分圧した帰還電圧と基準電圧を比較した第２の比較結果とを合成して、比較結果信号を出力する比較回路と、
前記比較結果信号に基づき、前記第１のスイッチング素子のオンオフを制御する出力制御回路と、を備え、
前記比較回路は、第１の反転入力端子に前記擬似リップル電圧が入力され、第１の非反転入力端子に前記平滑電圧が入力され、第２の反転入力端子に前記帰還電圧が入力され、第２の非反転入力端子に前記基準電圧が入力され、第１の比較信号を出力する４入力の第１のコンパレータと、反転入力端子に前記帰還電圧が入力され、非反転入力端子に前記基準電圧が入力され、第２の比較信号を出力する２入力の第２のコンパレータとを有し、
軽負荷になったことに応答して、前記第２の比較信号を前記比較結果信号として出力することを特徴とするＤＣＤＣコンバータ。 - 前記第１のコンパレータの動作電流は、前記第２のコンパレータの動作電流より大きいことを特徴とする請求項４に記載のＤＣＤＣコンバータ。
- 前記軽負荷になったことに応答して、前記第１のコンパレータへの前記動作電流の供給
を停止することを特徴とする請求項５に記載のＤＣＤＣコンバータ。 - 前記第１のスイッチング素子に直列に接続された第２のスイッチング素子をさらに備え、
前記出力制御回路は、前記第２のスイッチング素子のオンオフを制御し、
前記比較回路は、前記軽負荷になった後、前記第１及び第２のスイッチング素子がいずれもオフしている状態から前記第１のスイッチング素子がオンしたことに応答して、前記第１の比較信号を前記比較結果信号として出力することを特徴とする請求項４乃至６のいずれか一項に記載のＤＣＤＣコンバータ。
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