JP6760258B2 - 比較器、ａｄ変換器、固体撮像装置、電子機器、比較器の制御方法、およびデータ転送回路 - Google Patents

比較器、ａｄ変換器、固体撮像装置、電子機器、比較器の制御方法、およびデータ転送回路 Download PDF

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Description

本開示は、比較器、ＡＤ変換器、固体撮像装置、電子機器、比較器の制御方法、およびデータ転送回路に関し、特に、比較器の判定速度を向上させつつ、消費電力を低減させることができるようにする比較器、ＡＤ変換器、固体撮像装置、電子機器、比較器の制御方法、およびデータ転送回路に関する。
固体撮像装置の信号読み出し方式で、例えば、画素内などの限られた面積内でAD変換を行う場合、もっとも面積効率が良い方式は、比較器とその後段のデジタル回路で構成される積分型（スロープ型）のAD変換方式である。
積分型のAD変換方式を用いて、限られた面積内でAD変換を実現しようとする技術として、非特許文献１が提案されている。例えば、非特許文献１の方式では、後段のデジタル回路を１つのDRAM回路として、複数回スロープ信号を比較器に入力する回路構成とされている。たとえば8bitのAD変換であれば、同じスロープ信号が８回繰り返し比較器に入力される。そして、比較器の出力が反転した時点の０または１のコードをDRAM回路に記憶する動作が８回繰り返され、全面の比較が終了した時点で、外部に読み出される。
D. Yang, B. Fowler, and A. El Gamal, "A Nyquist rate pixel levelADC for CMOS image sensors," in Proc. IEEE 1998 Custom Integrated Circuits Conf., Santa Clara, CA, May 1998, pp. 237-240.
画素内にAD変換器を配置する場合には、画素列ごとにAD変換器を配置するカラム並列などのように比較的面積の自由度がある場合と異なり、回路の収容面積に限りがあるため、要求を十分に満たす比較器を作製することが難しい。例えば、比較の判定速度が遅くなったり、性能を上げようとすると消費電力が大きくなることがある。
本開示は、このような状況に鑑みてなされたものであり、比較器の判定速度を向上させつつ、消費電力を低減させることができるようにするものである。
本開示の第１の側面の比較器は、第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路とを備える。
本開示の第１の側面においては、差動入力回路において、第１の電源電圧で動作され、入力信号の電圧が参照信号の電圧よりも高いときに信号が出力され、正帰還回路において、前記第１の電源電圧よりも低い第２の電源電圧で動作され、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度が高速化され、電圧変換回路において、前記差動入力回路の前記出力信号が、前記第２の電源電圧に対応する信号に変換される。
本開示の第２の側面のAD変換器は、第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部とを備える。
本開示の第２の側面においては、差動入力回路において、第１の電源電圧で動作され、入力信号の電圧が参照信号の電圧よりも高いときに信号が出力され、正帰還回路において、前記第１の電源電圧よりも低い第２の電源電圧で動作され、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度が高速化され、電圧変換回路において、前記差動入力回路の前記出力信号が、前記第２の電源電圧に対応する信号に変換され、データ記憶部において、前記比較結果信号が反転したときの時刻コードが記憶される。
本開示の第３の側面の固体撮像装置は、第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部とを備えるAD変換器と、画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記差動入力回路に出力する画素回路とを備える。
本開示の第４の側面の電子機器は、第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部とを備えるAD変換器と、画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記差動入力回路に出力する画素回路とを備える固体撮像装置を備える。
本開示の第３及び第４の側面においては、差動入力回路において、第１の電源電圧で動作され、入力信号の電圧が参照信号の電圧よりも高いときに信号が出力され、正帰還回路において、前記第１の電源電圧よりも低い第２の電源電圧で動作され、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度が高速化され、電圧変換回路において、前記差動入力回路の前記出力信号が、前記第２の電源電圧に対応する信号に変換され、データ記憶部において、前記比較結果信号が反転したときの時刻コードが記憶される。画素回路では、画素に入射された光を受光して光電変換することで生成された電荷信号が、前記入力信号として前記差動入力回路に出力される。
本開示の第５の側面の比較器の制御方法は、第１の電源電圧で動作する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する正帰還回路と、電圧変換回路とを備える比較器の前記差動入力回路が、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力し、前記電圧変換回路が、前記差動入力回路の出力信号を、前記第２の電源電圧に対応する信号に変換し、前記正帰還回路が、前記電圧変換回路により変換された前記差動入力回路の出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する。
本開示の第５の側面においては、第１の電源電圧で動作する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する正帰還回路と、電圧変換回路とを備える比較器の前記差動入力回路において、入力信号の電圧が参照信号の電圧よりも高いときに信号が出力され、前記電圧変換回路において、前記差動入力回路の出力信号が、前記第２の電源電圧に対応する信号に変換され、前記正帰還回路において、前記電圧変換回路により変換された前記差動入力回路の出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度が高速化される。
本開示の第６の側面のデータ転送回路は、時刻コード発生部から出力された時刻コードの書き込み動作と読み出し動作を切り替える双方向バッファと、所定の時刻コードをラッチ記憶するラッチ回路と、前記双方向バッファにおいて前記書き込み動作が設定されている場合には、前記時刻コード発生部から出力された前記時刻コードを取得して前記ラッチ回路に供給して順次転送し、前記双方向バッファにおいて前記読出し動作が設定されている場合には、前記ラッチ回路にラッチ記憶されている前記時刻コードを受け取って、順次転送するシフトレジスタとを備える。
本開示の第６の側面においては、双方向バッファにおいて、時刻コード発生部から出力された時刻コードの書き込み動作と読み出し動作が切り替えられ、前記双方向バッファにおいて前記書き込み動作が設定されている場合には、前記時刻コード発生部から出力された前記時刻コードが取得されて前記ラッチ回路に供給されて順次転送され、前記双方向バッファにおいて前記読出し動作が設定されている場合には、前記ラッチ回路にラッチ記憶されている前記時刻コードが受け取られて、順次転送される。
比較器、AD変換器、固体撮像装置、およびデータ転送回路は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本開示の第１乃至第６の側面によれば、比較器の判定速度を向上させつつ、消費電力を低減させることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示に係る固体撮像装置の概略構成を示す図である。 画素の詳細構成例を示すブロック図である。 比較回路の詳細構成例を示すブロック図である。 比較回路の動作中の各信号の遷移を表す図である。 画素回路の詳細構成について説明する図である。 画素の動作について説明するタイミングチャートである。 比較回路の第２構成例を示す回路図である。 比較回路の第３構成例を示す回路図である。 比較回路の第４構成例を示す回路図である。 比較回路の第１構成例と第４構成例の回路レイアウトを示す平面図である。 画素共有の場合の比較回路の構成例を示す回路図である。 画素共有の場合の比較回路の構成例を示す回路図である。 時刻コード転送部とデータ記憶部の第１構成例を示す回路図である。 時刻コード転送部とデータ記憶部の第２構成例を示す回路図である。 時刻コード転送部とデータ記憶部の第３構成例を示す回路図である。 シフトレジスタのD-F/Fの第１構成例を示す図である。 シフトレジスタのD-F/Fの第２構成例を示す図である。 双方向バッファ回路の第１構成例を示す図である。 双方向バッファ回路の第２構成例を示す図である。 シフトレジスタが有するD-F/Fの個数について説明する図である。 クラスタとシフトレジスタのD-F/Fとの対応関係を示した図である。 シフトレジスタを構成する４個のD-F/Fのデータ出力の流れを説明するタイミングチャートである。 第３構成例に係る時刻コード転送部の第１変形例を示す図である。 第３構成例に係る時刻コード転送部の第２変形例を示す図である。 第３構成例に係る時刻コード転送部の第３変形例を示す図である。 時刻コード発生部の構成例を示す図である。 時刻コード転送部の第１及び第２構成例と第３構成例との違いについて説明する図である。 画素内のデータ記憶部のその他の構成例を説明する図である。 クロック供給回路のその他の構成例を説明する図である。 カラムAD方式の固体撮像装置への適用例を説明する図である。 カラムAD方式の固体撮像装置への適用例を説明する図である。 ２枚の半導体基板を積層することで固体撮像装置を構成する概念図である。 ２枚の半導体基板で固体撮像装置を構成する場合の回路構成例を示す図である。 ３枚の半導体基板を積層することで固体撮像装置を構成する概念図である。 ３枚の半導体基板で固体撮像装置を構成する場合の回路構成例を示す図である。 本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。
以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の概略構成例
２．画素の詳細構成例
３．比較回路の第１構成例
４．比較回路の第２構成例
５．比較回路の第３構成例
６．比較回路の第４構成例
７．画素共有の第１構成例
８．画素共有の第２構成例
９．時刻コード転送部とデータ記憶部の第１構成例
１０．時刻コード転送部とデータ記憶部の第２構成例
１１．時刻コード転送部とデータ記憶部の第３構成例
１２．時刻コード転送部の第３構成例の詳細説明
１３．第３構成例に係る時刻コード転送部の第１変形例
１４．第３構成例に係る時刻コード転送部の第２変形例
１５．第３構成例に係る時刻コード転送部の第３変形例
１６．時刻コード発生部の構成例
１７．時刻コード転送部の第１及び第２構成例と第３構成例との違い
１８．データ記憶部のその他の構成例
１９．クロック供給回路のその他の構成例
２０．カラムAD方式への適用例
２１．複数基板構成１
２２．複数基板構成２
２３．電子機器への適用例
＜１．固体撮像装置の概略構成例＞
図１は、本開示に係る固体撮像装置の概略構成を示している。
図１の固体撮像装置１は、半導体として例えばシリコン（Si）を用いた半導体基板１１に、画素２１が２次元アレイ状に配列された画素アレイ部２２を有する。画素アレイ部２２には、時刻コード発生部２６で生成された時刻コードを各画素２１に転送する時刻コード転送部２３も設けられている。そして、半導体基板１１上の画素アレイ部２２の周辺には、画素駆動回路２４、DAC（D/A Converter）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が形成されている。
２次元アレイ状に配列された画素２１のそれぞれには、図２を参照して後述するように、画素回路４１とADC４２が設けられており、画素２１は、画素内の受光素子（例えば、フォトダイオード）で受光した光量に応じた電荷信号を生成し、デジタルの画素信号SIGに変換して出力する。
画素駆動回路２４は、画素２１内の画素回路４１（図２）を駆動する。DAC２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）REFを生成し、各画素２１に供給する。時刻コード発生部２６は、各画素２１が、アナログの画素信号SIGをデジタルの信号に変換（AD変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部２３に供給する。時刻コード発生部２６は、画素アレイ部２２に対して複数個設けられており、画素アレイ部２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
垂直駆動回路２７は、画素２１内で生成されたデジタルの画素信号SIGを、タイミング生成回路２９から供給されるタイミング信号に基づいて、所定の順番で出力部２８に出力させる制御を行う。画素２１から出力されたデジタルの画素信号SIGは、出力部２８から固体撮像装置１の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やCDS(Correlated Double Sampling；相関２重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。
タイミング生成回路２９は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路２４、DAC２５、垂直駆動回路２７等に供給する。
固体撮像装置１は、以上のように構成されている。なお、図１では、上述したように、固体撮像装置１を構成する全ての回路が、１つの半導体基板１１上に形成されるように説明したが、後述するように、固体撮像装置１を構成する回路を複数枚の半導体基板１１に分けて配置する構成とすることもできる。
＜２．画素の詳細構成例＞
図２は、画素２１の詳細構成例を示すブロック図である。
画素２１は、画素回路４１とADC（AD変換器）４２で構成されている。
画素回路４１は、受光した光量に応じた電荷信号をアナログの画素信号SIGとしてADC４２に出力する。ADC４２は、画素回路４１から供給されたアナログの画素信号SIGをデジタル信号に変換する。
ADC４２は、比較回路５１とデータ記憶部５２で構成される。
比較回路５１は、DAC２５から供給される参照信号REFと画素信号SIGを比較し、比較結果を表す比較結果信号として、出力信号VCOを出力する。比較回路５１は、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOを反転させる。
比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（PFB:positive feedback）６３により構成されるが、詳細は図３を参照して後述する。
データ記憶部５２には、比較回路５１から出力信号VCOが入力される他、垂直駆動回路２７から、画素信号の書き込み動作であることを表すWR信号、画素信号の読み出し動作であることを表すRD信号、及び、画素信号の読み出し動作中における画素２１の読み出しタイミングを制御するWORD信号が、垂直駆動回路２７から供給される。また、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。
データ記憶部５２は、WR信号及びRD信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路７１と、時刻コードを記憶するラッチ記憶部７２で構成される。
ラッチ制御回路７１は、時刻コードの書き込み動作においては、比較回路５１からHi（High）の出力信号VCOが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部７２に記憶させる。そして、参照信号REFと画素信号SIGが同一（の電圧）になり、比較回路５１から供給される出力信号VCOがLo(Low)に反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部７２に記憶された時刻コードをラッチ記憶部７２に保持させる。ラッチ記憶部７２に記憶された時刻コードは、画素信号SIGと参照信号REFが等しくなった時刻を表しており、画素信号SIGがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
参照信号REFの掃引が終了し、画素アレイ部２２内の全ての画素２１のラッチ記憶部７２に時刻コードが記憶された後、画素２１の動作が、書き込み動作から読み出し動作に変更される。
ラッチ制御回路７１は、時刻コードの読み出し動作においては、読み出しタイミングを制御するWORD信号に基づいて、画素２１が自分の読み出しタイミングとなったときに、ラッチ記憶部７２に記憶されている時刻コード（デジタルの画素信号SIG）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、出力部２８に供給する。
以下では、時刻コードの書き込み動作においてラッチ記憶部７２に書き込まれる時刻コードと区別するため、時刻コードの読み出し動作においてラッチ記憶部７２から読み出される出力信号VCOが反転したときの反転時刻コードである、画素信号SIGがその時刻の基準電圧であったことを示すデジタル化された画素データを、AD変換画素データとも称する。
＜３．比較回路の第１構成例＞
図３は、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の詳細構成を示す回路図である。
差動入力回路６１は、画素２１内の画素回路４１から出力された画素信号SIGと、DAC２５から出力された参照信号REFとを比較し、画素信号SIGが参照信号REFよりも高いときに所定の信号（電流）を出力する。
差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Vbに応じた電流IBを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号HVOを出力するトランジスタ８６により構成されている。
トランジスタ８１、８２、及び８５は、NMOS(Negative Channel MOS)トランジスタで構成され、トランジスタ８３、８４、及び８６は、PMOS(Positive Channel MOS)トランジスタで構成される。
差動対となるトランジスタ８１及び８２のうち、トランジスタ８１のゲートには、DAC２５から出力された参照信号REFが入力され、トランジスタ８２のゲートには、画素２１内の画素回路４１から出力された画素信号SIGが入力される。トランジスタ８１と８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、所定の電圧VSS（VSS＜VDD2＜VDD1）に接続されている。
トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３及び８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、トランジスタ８４のドレイン及びトランジスタ８６のゲートと接続されている。トランジスタ８３、８４、及び８６のソースは、第１電源電圧VDD1に接続されている。
電圧変換回路６２は、例えば、NMOS型のトランジスタ９１で構成される。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ８６のゲートは、バイアス電圧VBIASに接続されている。
差動入力回路６１を構成するトランジスタ８１乃至８６は、第１電源電圧VDD1までの高電圧で動作する回路であり、正帰還回路６３は、第１電源電圧VDD1よりも低い第２電源電圧VDD2で動作する回路である。電圧変換回路６２は、差動入力回路６１から入力される出力信号HVOを、正帰還回路６３が動作可能な低電圧の信号（変換信号）LVIに変換して、正帰還回路６３に供給する。
バイアス電圧VBIASは、定電圧で動作する正帰還回路６３の各トランジスタ１０１乃至１０５を破壊しない電圧に変換する電圧であれば良い。例えば、バイアス電圧VBIASは、正帰還回路６３の第２電源電圧VDD2と同じ電圧（VBIAS＝VDD2）とすることができる。
正帰還回路６３は、差動入力回路６１からの出力信号HVOが第２電源電圧VDD2に対応する信号に変換された変換信号LVIに基づいて、画素信号SIGが参照信号REFよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号VCOが反転するときの遷移速度を高速化する。
正帰還回路６３は、５つのトランジスタ１０１乃至１０５で構成される。ここで、トランジスタ１０１、１０２、及び１０４は、PMOSトランジスタで構成され、トランジスタ１０３及び１０５は、NMOSトランジスタで構成される。
電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０４及び１０５のゲートに接続されている。トランジスタ１０１及び１０４のソースは、第２電源電圧VDD2に接続され、トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０４及び１０５のドレインと接続されている。トランジスタ１０３及び１０５のソースは、所定の電圧VSSに接続されている。トランジスタ１０１と１０３のゲートには、初期化信号INIが供給される。
トランジスタ１０４と１０５はインバータ回路を構成し、それらのドレインどうしの接続点は、比較回路５１が出力信号VCOを出力する出力端となっている。
以上のように構成される比較回路５１の動作について説明する。図４は、比較回路５１の動作中の各信号の遷移を表す。なお、図４において“G86”はトランジスタ８６のゲート電位を表している。
まず、参照信号REFが、全ての画素２１の画素信号SIGよりも高い電圧に設定されるとともに、初期化信号INIがHiにされて、比較回路５１が初期化される。
より具体的には、トランジスタ８１のゲートには参照信号REFが、トランジスタ８２のゲートには画素信号SIGが印加される。参照信号REFの電圧が、画素信号SIGの電圧よりも高い電圧の時は電流源となるトランジスタ８５が出力した電流のほとんどがトランジスタ８１を経由してダイオード接続されたトランジスタ８３に流れる。トランジスタ８３と共通のゲートを持つトランジスタ８４のチャネル抵抗は十分低くなりトランジスタ８６のゲートをほぼ第１電源電圧VDD1レベルに保ち、トランジスタ８６は遮断される。したがって、電圧変換回路６２のトランジスタ９１が導通していたとしても、充電回路としての正帰還回路６３が変換信号LVIを充電することは無い。一方、初期化信号INIとしてHiの信号が供給されていることから、トランジスタ１０３は導通し、正帰還回路６３は変換信号LVIを放電する。また、トランジスタ１０１は遮断するので、正帰還回路６３がトランジスタ１０２を介して変換信号LVIを充電することもない。その結果、変換信号LVIは、所定の電圧VSSレベルまで放電され、正帰還回路６３は、インバータを構成するトランジスタ１０４と１０５によってHiの出力信号VCOを出力し、比較回路５１が初期化される。
初期化の後、初期化信号INIがLoにされて、参照信号REFの掃引が開始される。
参照信号REFが画素信号SIGよりも高い電圧の期間では、トランジスタ８６はオフとなるため遮断され、出力信号VCOはHiの信号となるので、トランジスタ１０２もオフとなり遮断される。トランジスタ１０３も、初期化信号INIはLoとなっているため遮断される。変換信号LVIは、高インピーダンス状態のまま所定の電圧VSSを保ち、Hiの出力信号VCOが出力される。
参照信号REFが画素信号SIGよりも低くなると、電流源のトランジスタ８５の出力電流はトランジスタ８１を流れなくなり、トランジスタ８３と８４のゲート電位は上昇して、トランジスタ８４のチャネル抵抗は高くなる。そこに、トランジスタ８２を介して流れ込む電流が、電圧降下を起こしてトランジスタ８６のゲート電位を下げ、トランジスタ９１が導通する。トランジスタ８６から出力された出力信号HVOは、電圧変換回路６２のトランジスタ９１によって変換信号LVIに変換され、正帰還回路６３に供給される。充電回路としての正帰還回路６３は、変換信号LVIを充電し、電位を低電圧VSSから第２電源電圧VDD2へ近づけてゆく。
そして、変換信号LVIの電圧が、トランジスタ１０４と１０５で構成されるインバータの閾値電圧を超えると、出力信号VCOはLoとなり、トランジスタ１０２が導通する。トランジスタ１０１も、Loの初期化信号INIが印加されているため導通しており、正帰還回路６３は、トランジスタ１０１と１０２を介して、変換信号LVIを急速に充電し、電位を第２電源電圧VDD2まで一気に持ち上げる。
電圧変換回路６２のトランジスタ９１は、ゲートにバイアス電圧VBIASが印加されているので、変換信号LVIの電圧が、バイアス電圧VBIASからトランジスタ閾値下がった電圧値に到達すれば遮断する。トランジスタ８６が導通したままだとしても、それ以上に変換信号LVIを充電することは無く、電圧変換回路６２は、電圧クランプ回路としても機能する。
トランジスタ１０２の導通による変換信号LVIの充電は、そもそもが変換信号LVIがインバータ閾値まで上昇してきたことを発端とし、その動きを加速する正帰還動作である。差動入力回路６１の電流源であるトランジスタ８５は、固体撮像装置１で並列同時に動作する回路数が膨大であることから１回路あたりの電流がきわめて僅かな電流に設定される。さらに、参照信号REFは、時刻コードが切り替わる単位時間に変化する電圧がAD変換のLSBステップとなるために極めて緩慢に掃引される。従って、トランジスタ８６のゲート電位の変化も緩慢であり、それによって駆動されるトランジスタ８６の出力電流の変化も緩慢である。しかし、その出力電流で充電される変換信号LVIに、後段から正帰還をかけることで、出力信号VCOは十分急速に遷移することができる。望ましくは、出力信号VCOの遷移時間は、時刻コードの単位時間の数分の１であり、典型例としては1ns以下である。本開示の比較回路５１は、電流源のトランジスタ８５に、例えば0.1uAの僅かな電流を設定しただけで、この出力遷移時間を達成することができる。
＜画素回路の詳細構成例＞
図５を参照して、画素回路４１の詳細構成について説明する。
図５は、図３に示した比較回路５１に、画素回路４１の詳細を追加して示した回路図である。
画素回路４１は、光電変換素子としてのフォトダイオード（PD）１２１、排出トランジスタ１２２、転送トランジスタ１２３、リセットトランジスタ１２４、及び、FD(浮遊拡散層)１２５で構成されている。
排出トランジスタ１２２は、露光期間を調整する場合に使用される。具体的には、露光期間を任意のタイミングで開始したいときに排出トランジスタ１２２をオンさせると、それまでの間にフォトダイオード１２１に蓄積されていた電荷が排出されるので、排出トランジスタ１２２がオフされた以降から、露光期間が開始されることになる。
転送トランジスタ１２３は、フォトダイオード１２１で生成された電荷をFD１２５に転送する。リセットトランジスタ１２４は、FD１２５に保持されている電荷をリセットする。FD１２５は、差動入力回路６１のトランジスタ８２のゲートに接続されている。これにより、差動入力回路６１のトランジスタ８２は、画素回路４１の増幅トランジスタとしても機能する。
リセットトランジスタ１２４のソースは、差動入力回路６１のトランジスタ８２のゲート、及び、FD１２５に接続されており、リセットトランジスタ１２４のドレインは、トランジスタ８２のドレインと接続されている。したがって、FD１２５の電荷をリセットするための固定のリセット電圧がない。これは、差動入力回路６１の回路状態を制御することで、FD１２５をリセットするリセット電圧を、参照信号REFを用いて任意に設定可能であるためである。
＜画素部タイミングチャート＞
図６のタイミングチャートを参照して、図５に示した画素２１の動作について説明する。
初めに、時刻ｔ１において、参照信号REFが、それまでのスタンバイ電圧Vstbから、FD１２５の電荷をリセットするリセット電圧Vrstに設定され、リセットトランジスタ１２４がオンされることにより、FD１２５の電荷がリセットされる。また、時刻ｔ１では、正帰還回路６３のトランジスタ１０１と１０３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６３が初期状態に設定される。
時刻ｔ２において、参照信号REFが所定の電圧Vuまで持ち上げられ、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ３において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、上述したように正帰還回路６３によって出力信号VCOの反転が高速化される。また、データ記憶部５２では、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）が記憶される。
信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ４において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
時刻ｔ５において、読み出しタイミングを制御するWORD信号がHiとなり、Nビットのラッチ信号Col[n]（ｎ＝１乃至N）（不図示）が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得されるデータは、CDS(Correlated Double Sampling；相関２重サンプリング)処理する際のリセットレベルのP相データとなる。
時刻ｔ６において、参照信号REFが所定の電圧Vuまで持ち上げられるともに、トランジスタ１０１と１０３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６３が再び初期状態に設定される。
時刻ｔ７において、Hiの転送信号TXにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１で生成された電荷がFD１２５に転送される。
初期化信号INIがLowに戻された後、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
そして、参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ８において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、正帰還回路６３によって出力信号VCOの反転が高速化される。また、データ記憶部５２には、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）が記憶される。
信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ９において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
時刻ｔ１０において、読み出しタイミングを制御するWORD信号がHiとなり、Nビットのラッチ信号Col[n]（ｎ＝１乃至N）（不図示）が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得されるデータは、CDS処理する際の信号レベルのD相データとなる。時刻ｔ１１は、上述した時刻ｔ１と同じ状態であり、次の１V（１垂直走査期間）の駆動となる。
以上の画素２１の駆動によれば、最初に、P相データ（リセットレベル）が取得された後、読み出され、次に、D相データ（信号レベル）が取得されて、読み出される。
以上の動作により、固体撮像装置１の画素アレイ部２２の各画素２１は、全画素同時にリセットし、かつ、全画素同時に露光するグローバルシャッタ動作が可能である。全画素が同時に露光及び読み出しを行うことが出来るので、通常、画素内に設けられる、電荷が読み出されるまでの間、電荷を保持する保持部が不要である。また、画素２１の構成では、カラム並列読み出し型の固体撮像装置で必要であった、画素信号SIGを出力する画素を選択するための選択トランジスタ等も不要である。
図６を参照して説明した画素２１の駆動では、排出トランジスタ１２２が常にオフに制御されていた。しかし、図６において破線で示されるように、所望の時刻で、排出信号OFGをHiに設定して排出トランジスタ１２２を一旦オンさせた後、オフさせることにより、任意の露光期間を設定することも可能である。
＜４．比較回路の第２構成例＞
図７は、比較回路５１の第２構成例を示す回路図である。
図７においては、図３に示した第１構成例と対応する部分については同一の符号を付してあり、その説明は適宜省略する。図８以降についても同様とする。
比較回路５１の第２構成例では、電圧変換回路６２の構成のみが、図３に示した第１の構成例と異なる。より具体的には、電圧変換回路６２は、トランジスタ９１ではなく、直列接続された複数個（図７では３個）のダイオード１４１で構成されている。ダイオード１４１は、接合ダイオードでも良いし、ダイオード接続したMOSトランジスタでもよい。
＜５．比較回路の第３構成例＞
図８は、比較回路５１の第３構成例を示す回路図である。
比較回路５１の第３構成例では、正帰還回路６３において、２つのトランジスタ１６１と１６２が追加されている点以外は、図３に示した第１構成例と同様である。
第１構成例における正帰還回路６３のインバータ回路が、第３構成例においては、２入力のNOR回路に置き換えられている。PMOSトランジスタで構成されるトランジスタ１６１のゲートと、NMOSトランジスタで構成されるトランジスタ１６２のゲートには、第１の入力である変換信号LVIではない、第２の入力である制御信号TERMが供給される。
トランジスタ１６１のソースは第２電源電圧VDD2に接続され、トランジスタ１６１のドレインはトランジスタ１０４のソースに接続されている。トランジスタ１６２のドレインは、比較回路５１の出力端と接続され、トランジスタ１６２のソースは、所定の電圧VSSに接続されている。
以上のように構成される第３構成例における比較回路５１では、第２の入力である制御信号TERMをHiにすると、差動入力回路６１の状態に関係なく、出力信号VCOをLoにすることができる。
例えば、画素信号SIGの電圧が、想定を超える高い輝度（たとえば固体撮像装置１の画角内に写り込んだ太陽像）によって参照信号REFの最終電圧を下回ると、比較回路５１の出力信号VCOがHiのまま比較期間を終えることになり、出力信号VCOによって制御されるデータ記憶部５２は、値を固定することが出来ずAD変換機能が失われる。このような状態の発生を防止するため、参照信号REFの掃引の最後に、Hiパルスの制御信号TERMを入力することにより、未だにLoに反転していない出力信号VCOを強制的に反転することができる。データ記憶部５２は強制反転直前の時刻コードを記憶（ラッチ）するので、図８の構成を採用した場合には、ADC４２は、結果的に、一定以上の輝度入力に対する出力値をクランプしたAD変換器として機能する。
バイアス電圧VBIASをLoレベルに制御して、トランジスタ９１を遮断させ、初期化信号INIをHiにすると、差動入力回路６１の状態に関係なく出力信号VCOはHiになる。したがって、この出力信号VCOの強制的なHi出力と、上述した制御信号TERMによる強制的なLo出力を組み合わせることにより、差動入力回路６１及び、その前段である画素回路４１とDAC２５の状態に関係なく、出力信号VCOを任意の値に設定することができる。この機能により、例えば、画素２１から後段の回路を、固体撮像装置１への光学的入力に頼らず、電気信号入力だけで試験することが可能となる。
＜６．比較回路の第４構成例＞
図９は、比較回路５１の第４構成例を示す回路図である。
図９の比較回路５１は、差動入力回路６１と正帰還回路６３Aとで構成され、電圧変換回路６２を設けずに、比較回路５１全体を高電圧回路で構成した場合の回路を示している。なお、図９においては、図３に示した第１構成例と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
比較回路５１の第４構成例では、差動入力回路６１において、トランジスタ８２と８４の間に、電流制限部１８１として、PMOS型のトランジスタ８７が接続されている。また、正帰還回路６３Aは、３つのトランジスタ１１１乃至１１３と、インバータを構成するトランジスタ１０４A及び１０５Aとで構成されている。
トランジスタ８４のドレインは、トランジスタ８７のソースとトランジスタ１１１のゲートに接続され、トランジスタ８２のドレインは、電流制限部１８１としてのトランジスタ８７のドレインと接続されている。トランジスタ８７のゲートは、正帰還回路６３A内のトランジスタ１１１乃至１１３それぞれのドレインと接続されている。
第４構成例における比較回路５１の動作について説明する。
差動増幅回路６１は、トランジスタ８１のゲートに入力された参照信号REFと、トランジスタ８２のゲートに入力された画素信号SIGとを比較し、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOをHiからLowに反転させる。
出力信号VCOがHiからLowに反転された場合、正帰還回路６３Aのトランジスタ１１１がオンし、ドレイン電圧が持ち上がる。トランジスタ１１１のドレインは、トランジスタ１１２のゲートと接続されているため、トランジスタ１１２がオンする。トランジスタ１１２がオンすることにより、トランジスタ１１１のゲートが所定の電位VSSに接続されるため、出力信号VCOが急峻に引き下げられる。これにより、トランジスタ１１１がさらに強いオン状態となり、同時に、トランジスタ１１２も、さらに強いオン状態となる。
電流制限部１８１の機能について説明する。
仮に、電流制限部１８１としてのトランジスタ８７が設けられていないとすると、差動入力回路６１のトランジスタ８４から正帰還回路６３Aのトランジスタ１１２に流れる、出力信号VCOを高速化するための非常に大きい電流が、流れたままの状態となる。
しかし、電流制限部１８１としてのトランジスタ８７を、差動入力回路６１内のトランジスタ８２と８４の間に挿入することで、出力信号VCOの反転後に、差動入力回路６１のトランジスタ８４から正帰還回路６３Aのトランジスタ１１２に流れる非常に大きな電流が制限される。制限されたときの電流の大きさは、差動入力回路６１のカレントミラーのトランジスタ８３及び８４に流れる電流で決定され、カレントミラーのトランジスタ８３及び８４に流れる電流は、定電流源としてのトランジスタ８５の入力バイアス電流Vbにより決定されるため、トランジスタ８５を流れる電流IBとなる。
従って、比較回路５１の一連の動作においては、最初、参照信号REFが画素信号SIGよりも大きい状態では、入力バイアス電流Vbにより制限された電流IBが流れる。そして、参照信号REFと画素信号SIGが同一となったときに、比較回路５１内で、非常に大きな電流が瞬間的に流れ、出力信号VCOの反転が高速化される。そして、出力信号VCOの反転後、入力バイアス電流Vbにより制限された電流IBと、そのミラー電流IBが比較回路５１内を流れる。したがって、電流制限部１８１を設けることにより、比較判定後は、比較回路５１内を流れる電流が、初期の電流IBの２倍の２IBとなる。
＜回路レイアウト例＞
図１０は、図３に示した比較回路５１の第１構成例と、図９に示した比較回路５１の第４構成例の回路レイアウトを示す平面図である。
図１０のAは、図３に示した第１構成例の回路レイアウトを示しており、図１０のBは、図９に示した第４構成例の回路レイアウトを示している。なお、図１０のA及び図１０のBの回路レイアウトにおいて、トランジスタ８１、８２、及び８５については図示が省略されている。
画素回路４１は、露光で誘起された電荷を完全に保持したり移動したりするために大きなポテンシャル操作すなわち高電圧回路動作が必須である。画素信号電圧を入力する差動入力回路６１も同様に、例えば、３Ｖ程度の高耐圧素子で構成する必要がある。
図１０のBに示される第４構成例の比較回路５１は、正帰還回路６３Aについても同様に高耐圧素子で構成されている。
これに対して、図１０のAに示される第１構成例の比較回路５１は、正帰還回路６３の各トランジスタは、例えば、１V程度の耐圧のトランジスタで構成することができ、レイアウト面積も、図１０を見て明らかなように小さくすることができる。
また、第４構成例の比較回路５１では、出力信号VCOの反転後の動作電流が、上述したように、初期の電流IBの２倍の２IBであるが、第１構成例の比較回路５１では、出力信号VCOの反転後も動作電流は８５の出力電流に等しく変化が無い。
よって、第１構成例の比較回路５１は、第４構成例の比較回路５１と比較して、比較回路５１の判定速度を向上させつつ、消費電力をより低減させることができる。
なお、第２構成例と第３構成例の比較回路５１についても、第１構成例の比較回路５１と同様の効果がある。
＜７．画素共有の第１構成例＞
これまでに説明した比較回路５１は、１つの画素２１内に１つのADC４２が配置される構成とされていたが、複数の画素２１で、１つのADC４２を共有する構成とすることもできる。
図１１は、複数の画素２１で１つのADC４２を共有する画素共有の場合の比較回路５１の構成例を示す回路図である。
図１１では、画素２１A、画素２１B、画素２１C、及び画素２１Dの４つの画素２１で１つのADC４２を共有する場合の比較回路５１の構成例が示されている。
具体的には、画素２１Aの画素回路４１からの画素信号SIG_Aが入力されるトランジスタ１８１Aと、そのトランジスタ１８１Aを有効にする選択トランジスタ１８２Aが、トランジスタ８５のドレインとトランジスタ８４のドレインとの間に設けられている。同様に、画素２１Bの画素回路４１からの画素信号SIG_Bが入力されるトランジスタ１８１Bと、そのトランジスタ１８１Bを有効にする選択トランジスタ１８２B、画素２１Cの画素回路４１からの画素信号SIG_Cが入力されるトランジスタ１８１Cと、そのトランジスタ１８１Cを有効にする選択トランジスタ１８２C、及び、画素２１Dの画素回路４１からの画素信号SIG_Dが入力されるトランジスタ１８１Dと、そのトランジスタ１８１Dを有効にする選択トランジスタ１８２Dが、トランジスタ１８１A及び選択トランジスタ１８２Aと並列に接続されている。
＜８．画素共有の第２構成例＞
また、４つの画素２１A乃至２１Dで１つのADC４２を共有する場合には、図１２に示される構成を採用することもできる。
図１２において、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の構成は、図３に示した構成と同様である。
図１２では、４つの画素２１A乃至２１Dには画素回路４１A乃至４１Dが設けられ、画素回路４１A乃至４１Dには、フォトダイオード１２１ｑ、排出トランジスタ１２２ｑ、及び、転送トランジスタ１２３ｑが個別に設けられている。一方、リセットトランジスタ１７４とFD１７５は、４つの画素２１A乃至２１Dで共有されている。
なお、図１２では、比較回路５１の回路構成として、図３に示した回路構成を採用しているが、その他の回路構成を採用してもよい。
＜９．時刻コード転送部とデータ記憶部の第１構成例＞
次に、時刻コードの書き込み制御と読み出し制御について説明する。
図１３は、時刻コード転送部２３とデータ記憶部５２の第１構成例を示す回路図である。
データ記憶部５２には、時刻コードがNビットのDATA[1]乃至DATA[N]で表されることに対応して、N個のビット記憶部２０１−１乃至２０１−Nが設けられている。
ビット記憶部２０１−ｎ（ｎ＝１乃至N）は、時刻コードの書き込みと読み出しを制御するラッチ制御回路２１１と、ビットデータを記憶するラッチ記憶部２１２を有する。N個のビット記憶部２０１−１乃至２０１−Nのラッチ制御回路２１１が、図１のラッチ制御回路７１に対応し、N個のビット記憶部２０１−１乃至２０１−Nのラッチ記憶部２１２が、図１のラッチ記憶部７２に対応する。ここで、時刻コードの読み出しとは、出力信号VCOが反転したときの反転時刻コード、即ち、AD変換画素データの読み出しを意味する。
ラッチ制御回路２１１は、NMOS型の２個のトランジスタ２２１及び２２２で構成され、ラッチ記憶部２１２は、容量部２３１とNMOS型のトランジスタ２３２とで構成される。
時刻コード転送部２３は、NビットのDATA[1]乃至DATA[N]を伝送するパッシブな配線BL[1]乃至BL[N]と、配線BL[1]乃至BL[N]の先に接続された出力部２８内のキャパシタ（不図示）に所定の電位をプリチャージするプリチャージ回路２４０で構成される。プリチャージ回路２４０は、例えば、配線BL[1]乃至BL[N]に対して１対１に設けられたPMOS型のN個のトランジスタ２６１で構成される。
ｎビット目のラッチ制御回路２１１−ｎのトランジスタ２２１のゲートには、比較回路５１の出力信号VCOが入力される。ラッチ制御回路２１１−ｎのトランジスタ２２１及び２２２のドレインは、時刻コード転送部２３のｎビットのDATA[ｎ]を伝送する配線BL[ｎ]と接続されている。ラッチ制御回路２１１−ｎのトランジスタ２２２のゲートには、時刻コードの読み出しタイミングを制御するWORD信号が入力される。
時刻コードの書き込み動作においては、トランジスタ２２２には、LoのWORD信号が供給され、トランジスタ２２１は、比較回路５１からHiの出力信号VCOが入力されている間だけ導通する。出力信号VCOがHiの間、時刻コード発生部２６で生成された、単位時間ごとに切り替わるｎビット目の時刻コードが、配線BL[ｎ]を介して容量部２３１に記憶される。時刻コード発生部２６で生成されるNビットのDATA[1]乃至DATA[N]は、例えば、グレイコード等のビット信号である。
時刻コードの読み出し動作においては、まず、時刻コード転送部２３のプリチャージ回路２４０が、配線BL[1]乃至BL[N]の先に接続された出力部２８内のキャパシタ（不図示）に所定の電位をプリチャージする。
そして、読み出し対象の画素２１のラッチ制御回路２１１のトランジスタ２２２にHiのWORD信号が供給される。このとき、容量部２３１が充電されていれば、トランジスタ２３２は導通し、出力部２８内のキャパシタにプリチャージされた電位が放電され、容量部２３１が充電されていなければ、出力部２８内のキャパシタにプリチャージされた電位は放電されず、プリチャージされた電位が保持される。出力部２８は、この電位の変化をセンスアンプ（不図示）で判定することで、ラッチ記憶部２１２に保持された時刻コードを読み取ることができる。
以上の読み出し処理が、画素アレイ部２２の全ての画素２１に対して順次実行される。
＜１０．時刻コード転送部とデータ記憶部の第２構成例＞
図１４は、時刻コード転送部２３とデータ記憶部５２の第２構成例を示す回路図である。
第２構成例では、データ記憶部５２は、１個のラッチ制御回路２４１と、N個のビット記憶部２４２−１乃至２４２−Nで構成されている。第２構成例では、１個のラッチ制御回路２４１が、N個のビット記憶部２４２−１乃至２４２−Nに、出力信号VCOとWORD信号を供給する。ビット記憶部２４２−１乃至２４２−Nそれぞれは、トランスファゲート２６１とラッチ記憶部２６２で構成される。
従って、図１３の第１構成例では、ラッチ制御回路２１１がビット記憶部２０１−１乃至２０１−N内にそれぞれ設けられているのに対して、第２構成例では、ラッチ制御回路２４１が、ビット記憶部２４２−１乃至２４２−Nの外に、ビット記憶部２４２−１乃至２４２−Nに対して共通に設けられている。ラッチ制御回路２４１が、図１のラッチ制御回路７１に対応し、ビット記憶部２４２−１乃至２４２−Nが、図１のラッチ記憶部７２に対応する。
ラッチ制御回路２４１は、直列接続された２個のインバータ２８１及び２８２と、直列接続されたNOR回路２８３及びインバータ２８４で構成されている。
ビット記憶部２４２−ｎのトランスファゲート２６１は、NMOSトランジスタとPMOSトランジスタの２個のトランジスタ２９１及び２９２で構成されている。
ビット記憶部２４２−ｎのラッチ記憶部２６２は、トランジスタ３０１乃至３０６からなるスタティック型のラッチ回路で構成されている。トランジスタ３０１、３０２、及び３０５は、PMOSトランジスタで構成され、トランジスタ３０３、３０４、及び３０６は、NMOSトランジスタで構成されている。
比較回路５１からの出力である出力信号VCOは、インバータ２８１とNOR回路２８３に入力され、NOR回路２８３のもう一方の入力には、WORD信号が供給される。インバータ２８１の出力は、インバータ２８２とラッチ記憶部２６２のトランジスタ３０３のゲートに供給され、インバータ２８２の出力は、ラッチ記憶部２６２のトランジスタ３０２のゲートに供給される。また、NOR回路２８３の出力は、インバータ２８４とトランスファゲート２６１のトランジスタ２９２のゲートに供給され、インバータ２８４の出力は、トランスファゲート２６１のトランジスタ２９１のゲートに供給される。
時刻コードの書き込み動作においては、WORD信号が全画素でLoとなり、トランスファゲート２６１は、出力信号VCOがHiのとき導通し、Loのとき遮断する。ラッチ記憶部２６２のフィードバック（入力Qに対する出力xQ）は、出力信号VCOがHiのとき遮断し、Loのとき導通する。したがって、ラッチ記憶部２６２は、出力信号VCOがHiのとき、ｎビット目の時刻コードの書き込み状態（トランスペアレント）となり、出力信号VCOがLoのとき、書き込まれた時刻コードの保持状態（ラッチ状態）となる。
時刻コードの読み出し動作においては、読み出し対象の画素２１のラッチ制御回路２４１のみにWORD信号が供給される。出力信号VCOはLoとなっているので、トランスファゲート２６１は、HiのWORD信号が入力されたときのみ導通し、ラッチ記憶部２１２に保持された時刻コードが、時刻コード転送部２３に出力される。
従って、第２構成例においても、第１構成例と同様の動作が実行される。
＜１１．時刻コード転送部とデータ記憶部の第３構成例＞
図１５は、時刻コード転送部２３とデータ記憶部５２の第３構成例を示す回路図である。
第３構成例では、時刻コード転送部２３が、Nビットの時刻コードDATA[1]乃至DATA[N]に対応するN個のシフトレジスタ３４１−１乃至３４１−Nと、クロック供給回路３４２とで構成されている。N個のシフトレジスタ３４１−１乃至３４１−Nそれぞれは、複数のD-F/F（D-フリップフロップ）３５１からなる。クロック供給回路３４２は、シフトレジスタ３４１の各D-F/F３５１のクロック入力に、クロック信号CLKを供給する。
データ記憶部５２は、図１４に示した第２構成例と同様の、ラッチ制御回路２４１と、N個のビット記憶部２４２−１乃至２４２−Nで構成されている。さらに、第３構成例では、時刻コード転送部２３とデータ記憶部５２との間に、N個の双方向バッファ回路３７１−１乃至３７１−Nが新たに追加されている。
N個の双方向バッファ回路３７１−１乃至３７１−Nは、時刻コード転送部２３のN個のシフトレジスタ３４１−１乃至３４１−Nに１対１に対応して設けられている。双方向バッファ回路３７１は、対応するシフトレジスタ３４１内の１つのD-F/F３５１と接続されている。
双方向バッファ回路３７１−ｎのバッファ回路３８１には、時刻コードの書き込み動作においてHiとなる書き込み制御信号WRが供給され、インバータ回路３８２には、時刻コードの読み出し動作においてHiとなる読み出し制御信号RDが供給される。双方向バッファ回路３７１−ｎは、書き込み制御信号WRと読み出し制御信号RDに基づいて、ビット記憶部２４２−ｎに対する時刻コードの書き込み動作と読み出し動作を切り替える。
ビット記憶部２４２−１乃至２４２−Nは、図１４に示した第２構成例と同様の構成を有する。
参照信号REFの掃引が行われるAD変換期間中には、時刻コード転送部２３のN個のシフトレジスタ３４１は、時刻コード発生部２６から供給された時刻コードを、時刻コードの単位時間をクロック周期とするシフトクロックで転送する。
時刻コードの書き込み動作においては、Hiの書き込み制御信号WRと、Loの読み出し制御信号RDが、双方向バッファ回路３７１に供給されており、双方向バッファ回路３７１は、シフトレジスタ３４１の所定のD-F/F３５１から供給された時刻コードを、トランスファゲート２６１を介してビット記憶部２４２に供給する。ビット記憶部２４２は、供給された時刻コードを記憶する。
次の時刻コードの読み出し動作においては、ビット記憶部２４２に記憶されている時刻コードが、双方向バッファ回路３７１を介して時刻コード転送部２３のシフトレジスタ３４１の所定のD-F/F３５１に供給される。シフトレジスタ３４１は、各段のD-F/F３５１に供給された時刻データを順送りに出力部２８まで転送し、出力する。
より具体的には、シフトレジスタ３４１の各D-F/F３５１には、クロック入力に供給されるクロック信号CLKがHiまたはLoのいずれか一方でハイインピーダンス状態（以下、Hi-Z状態と記述する。）にできる構成が採用される。例えば、図１６及び図１７で後述するD-F/F３５１の構成では、D-F/F３５１は、クロック信号CLKがLoであるとき、Hi-Z状態となる。
シフトレジスタ３４１の各D-F/F３５１がHi-Z状態とされている期間に、双方向バッファ回路３７１にHiの読み出し制御信号RDが供給されるとともに、WORD信号がHiとなり、ビット記憶部２４２に記憶されている時刻コードが、双方向バッファ回路３７１を介して時刻コード転送部２３のシフトレジスタ３４１の所定のD-F/F３５１に供給される。
読み出し制御信号RDがLoに戻された後、シフトレジスタ３４１の各D-F/F３５１にシフトクロックが供給され、シフトレジスタ３４１は、各段のD-F/F３５１に供給された時刻データを出力部２８まで順次転送し、出力する。
＜D-F/Fの構成例＞
図１６は、シフトレジスタ３４１のD-F/F３５１の第１構成例を示している。
図１６において、各トランジスタや信号線の近傍に括弧（）付で記したｏｎ、ｏｆｆ等の文字は、Loのクロック信号CLKがクロック入力に入力されたときの各トランジスタや信号線の電位状態を示している。
図１６に示されるように、Loのクロック信号CLKがD-F/F３５１に入力された場合には、D-F/F３５１がHi-Z状態となる。
図１７は、シフトレジスタ３４１のD-F/F３５１の第２構成例を示している。
D-F/F３５１は、相補クロック信号CLKとxCLKを用いるクロックドインバータと、連続動作インバータのそれぞれを２個有し、入力側から、クロックドインバータ、連続動作インバータ、クロックドインバータ、連続動作インバータの順で接続したフリップフロップである。図１７のD-F/F３５１は、クロック信号CLKがLo,反転クロック信号xCLKがHiのとき、Hi-Z状態となる。
＜双方向バッファ回路の構成例＞
図１８は、双方向バッファ回路３７１の第１構成例を示している。
図１８に示される双方向バッファ回路３７１は、バッファ回路３８１とインバータ回路３８２で構成される。
バッファ回路３８１は、インバータ４０１、NAND回路４０２、NOR回路４０３、PMOS型のトランジスタ４０４、及びNMOS型のトランジスタ４０５で構成される。
バッファ回路３８１では、書き込み制御信号WRがHiのとき、NAND回路４０２とNOR回路４０３の出力はともに、時刻コード転送部２３のD-F/F３５１から供給された時刻コードを反転したものとなる。バッファ回路３８１の出力は、さらにそれを反転したものとなるので、結果、D-F/F３５１から供給された時刻コードと同値となる。書き込み制御信号WRがLoのとき、NAND回路４０２の出力はHi、NOR回路４０３の出力はLoとなり、バッファ回路３８１の出力はHi-Z状態となる。
一方、インバータ回路３８２は、２個のPMOS型のトランジスタ４１１及び４１２、２個のNMOS型のトランジスタ４１３及び４１４、並びに、インバータ４１５からなるクロックドインバータで構成される。
インバータ回路３８２では、読み出し制御信号RDがHiのとき、クロックドインバータはアクティブになり、インバータ回路３８２は、ビット記憶部２４２から供給された時刻コードを反転して出力する。読み出し制御信号RDがLoのとき、クロックドインバータはイナート（非アクティブ）になり、インバータ回路３８２の出力はHi-Z状態となる。
図１９は、双方向バッファ回路３７１の第２構成例を示している。
図１９に示される双方向バッファ回路３７１は、図１８に示したバッファ回路３８１及びインバータ回路３８２に加えて、インバータ回路３８２の前段にインバータ４２１が設けられている。
図１８の双方向バッファ回路３７１の第１構成例では、上述したように、時刻コード転送部２３のD-F/F３５１から供給された時刻コードをビット記憶部２４２に書き込むときは、D-F/F３５１から供給された時刻コードと同値となるので極性が反転せず、ビット記憶部２４２に記憶された時刻コードを読み出すときは極性が反転する。したがって、読み出された時刻コード（AD変換画素データ）は、供給された時刻コードの反転データとなる。
そこで、図１９に示される双方向バッファ回路３７１の第２構成例では、インバータ回路３８２の前段にインバータ４２１を設けることにより、ビット記憶部２４２から読み出された時刻コードが、供給された時刻コードと同じ極性で出力されるように構成されている。
図１９では、時刻コードを読み出す方向についても、インバータ回路３８２の前段にインバータ４２１を設けることにより、入力信号と同じ極性の信号を出力するバッファ回路の構成が採用された。このバッファ回路の構成は、時刻コードを書き込む方向のバッファ回路３８１の構成として採用することもできる。また逆に、時刻コードを書き込む方向のバッファ回路３８１の前にインバータを設けた構成を、時刻コードを読み出す方向のインバータ回路３８２として用いることも可能である。あるいは、バッファ回路３８１及びインバータ回路３８２の構成として、それ以外の構成を採用してもよい。
＜１２．時刻コード転送部の第３構成例の詳細説明＞
次に、図１５に示した時刻コード転送部２３の第３構成例についてさらに詳しく説明する。
＜D-F/Fの個数の説明＞
上述した説明では、時刻コード転送部２３が、Nビットの時刻コードDATA[1]乃至DATA[N]に対応するN個のシフトレジスタ３４１−１乃至３４１−Nを有し、各シフトレジスタ３４１（シフトレジスタ３４１−ｎ）は、複数のD-F/F３５１を有するとして説明した。
図２０を参照して、時刻コード転送部２３の各シフトレジスタ３４１が有するD-F/F３５１の個数について説明する。
画素アレイ部２２が、例えば、図２０に示されるように、８行×１２列（垂直方向×水平方向）からなる、全部で９６個の画素２１で構成されているとする。そして、画素アレイ部２２全体を垂直方向については４分割、水平方向については３分割することで、画素アレイ部２２が１２個のクラスタUに分割される。
以上のように画素アレイ部２２が複数のクラスタUに分割されるとき、水平方向の位置が同じ４個のクラスタU、換言すれば、列方向（垂直方向）に並ぶクラスタU群に対して、１個の時刻コード発生部２６と１個の時刻コード転送部２３が配置される。
そして、時刻コード発生部２６それぞれに対応して設けられた時刻コード転送部２３において、時刻コード転送部２３内のシフトレジスタ３４１は、列方向に並ぶクラスタUの数に対応する数のD-F/F３５１で構成される。
従って、図２０に示されるように、列方向が４個のクラスタUに分割される場合には、時刻コード転送部２３内のシフトレジスタ３４１は、４個のD-F/F３５１で構成される。
なお、以下では、説明の便宜上、列方向に並ぶ４個のクラスタUを、図２０に示されるように、時刻コード発生部２６に近い側から、クラスタUｉ、クラスタUii、クラスタUiii、クラスタUivと区別する。また、１個のクラスタU内の８個の画素２１を、図２０のクラスタUｉ内に付された「Ａ乃至Ｈ」に対応して、画素２１Ａ乃至画素２１Ｈと記述して区別する場合がある。
図２１は、１個のクラスタU（例えばクラスタUｉ）に注目して、時刻コード転送部２３のシフトレジスタ３４１のD-F/F３５１との対応関係を示した図である。
時刻コード転送部２３のシフトレジスタ３４１を構成する複数個（図２０の例では４個）のD-F/F３５１のそれぞれは、双方向バッファ回路３７１を介して、割り当てられたクラスタU内の８個の画素２１Ａ乃至２１Ｈのデータ記憶部５２と接続されている。なお、図２１では、図面スペースの関係上、クラスタUｉ内の８個の画素２１Ａ乃至２１Ｈのうち、画素２１Ａ乃至２１Ｄの４個についてのみ図示されている。
図２１に示される時刻コード転送部２３とデータ記憶部５２の構成は、図１５に示した時刻コード転送部２３とデータ記憶部５２の第３構成例である。
従って、図２１では、図示が簡略化されているが、図１５に示したように、時刻コード発生部２６で生成されるNビットの時刻コードDATA[1]乃至DATA[N]に対応して、時刻コード転送部２３には、N個のシフトレジスタ３４１−１乃至３４１−Nが設けられている。そして、N個のシフトレジスタ３４１−１乃至３４１−Nに対応して、N個の双方向バッファ回路３７１−１乃至３７１−Nが設けられ、N個の双方向バッファ回路３７１−１乃至３７１−Nが、クラスタU内の８個の画素２１Ａ乃至２１Ｈのデータ記憶部５２と接続されている。
時刻コードの書き込み動作においては、双方向バッファ回路３７１に供給される書き込み制御信号WRがHiとされ、時刻コード発生部２６で生成されたNビットの時刻コードDATA[1]乃至DATA[N]が、並列接続されたクラスタU内の全ての画素２１Ａ乃至２１Ｈのデータ記憶部５２に同時供給され、記憶される。
時刻コードの読み出し動作においては、並列接続されたクラスタU内の全ての画素２１Ａ乃至２１Ｈのうちの１つ、例えば、画素２１ＡのWORD信号（WORD_A）がHiとされ、かつ、双方向バッファ回路３７１に供給される読み出し制御信号RDが一時的にHiとされることで、画素２１Ａのデータ記憶部５２に保持されていたAD変換画素データが、時刻コード転送部２３（内のD-F/F３５１）に出力される。
画素２１ＡのAD変換画素データが、時刻コード転送部２３まで出力されると、次に、同様にして、画素２１Ｂのデータ記憶部５２に保持されていたAD変換画素データが、時刻コード転送部２３に出力される。以下、順番に、同一クラスタU内の全ての画素２１のAD変換画素データが、時刻コード転送部２３に出力される。
図２２は、時刻コード転送部２３内のシフトレジスタ３４１を構成する４個のD-F/F３５１のデータ出力の流れを説明するタイミングチャートである。
上述したように、列方向に並ぶ４個のクラスタUｉ乃至ivそれぞれにおいて、画素２１ＡのWORD信号（WORD_A）がHiとされ、かつ、双方向バッファ回路３７１に供給される読み出し制御信号RDが一時的にHiとされることで、４個のクラスタUｉ乃至ivそれぞれの画素２１ＡのAD変換画素データが出力される。
より具体的には、クラスタUｉの画素２１ＡのAD変換画素データD1Aが、時刻コード転送部２３内のクラスタUｉに接続されたD-F/F３５１に供給され、出力される。クラスタUiiの画素２１ＡのAD変換画素データD2Aが、時刻コード転送部２３内のクラスタUiiに接続されたD-F/F３５１に供給され、出力される。クラスタUiiiの画素２１ＡのAD変換画素データD3Aが、時刻コード転送部２３内のクラスタUiiiに接続されたD-F/F３５１に供給され、出力される。クラスタUivの画素２１ＡのAD変換画素データD4Aが、時刻コード転送部２３内のクラスタUivに接続されたD-F/F３５１に供給され、出力される。クラスタUivに接続されたD-F/F３５１の出力先は、出力部２８となる。
その後、時刻コード転送部２３内の各D-F/F３５１のクロック入力に、３パルスのシフトクロックが供給され、クラスタUｉの画素２１ＡのAD変換画素データD1A、クラスタUiiの画素２１ＡのAD変換画素データD2A、クラスタUiiiの画素２１ＡのAD変換画素データD3A、及び、クラスタUivの画素２１ＡのAD変換画素データD4Aが、シフトレジスタ３４１を構成する４個のD-F/F３５１で順次転送されていく。その結果、出力部２８には、クラスタUivに接続されたD-F/F３５１から、クラスタUivの画素２１ＡのAD変換画素データD4A、クラスタUiiiの画素２１ＡのAD変換画素データD3A、クラスタUiiの画素２１ＡのAD変換画素データD2A、クラスタUｉの画素２１ＡのAD変換画素データD1A、の順で、画素２１ＡのAD変換画素データが入力される。
次に、列方向に並ぶ４個のクラスタUｉ乃至ivそれぞれにおいて、画素２１BのWORD信号（WORD_B）がHiとされ、かつ、双方向バッファ回路３７１に供給される読み出し制御信号RDが一時的にHiとされることで、４個のクラスタUｉ乃至ivそれぞれの画素２１BのAD変換画素データが、時刻コード転送部２３に出力される。そして、時刻コード転送部２３のシフトレジスタ３４１が、４個のクラスタUｉ乃至ivそれぞれの画素２１BのAD変換画素データを、出力部２８に転送する。
４個のクラスタUｉ乃至ivそれぞれの画素２１CのAD変換画素データ、及び、４個のクラスタUｉ乃至ivそれぞれの画素２１DのAD変換画素データについても、同様に、クラスタU内の各画素２１から時刻コード転送部２３へ、時刻コード転送部２３から出力部２８へ転送される。
図２２は、１つのクラスタUが４個の画素２１Ａ乃至画素２１Dで構成される例であるが、１つのクラスタUが８個の画素２１Ａ乃至画素２１Ｈである場合も同様であり、また、クラスタUが任意のK個の画素でも同様に構成できる。なお、図２２では、WORD信号とRD信号のHi期間がオーバーラップしているが、必ずしもオーバーラップさせなくてもよい。
＜１３．第３構成例に係る時刻コード転送部の第１変形例＞
図２３は、第３構成例に係る時刻コード転送部２３の第１変形例を示している。
図２３に示される時刻コード転送部２３の第１変形例では、シフトレジスタ３４１とクロック供給回路３４２との間に、複数のリピータ回路４６１が設けられている。より具体的には、複数のリピータ回路４６１Aが画素アレイ部２２の列方向に直列に配置され、画素アレイ部２２内の各クラスタUには、所定のリピータ回路４６１Aの後段に接続されたリピータ回路４６１Bを介して、クロック信号CLKが供給される。リピータ回路４６１Bは、１個以上のクラスタUのD-F/F３５１と接続される。図２３は、２個のクラスタUのD-F/F３５１と接続される例が示されている。なお、リピータ回路４６１の電源とGNDの配線は、他の回路と分離するように配置される。
列方向に直列配置された複数のリピータ回路４６１Aのクロック信号CLKの伝送方向は、時刻コードの伝送方向と反対の方向である。図２３の例では、時刻コードの伝送方向が、上から下に向かう方向であるので、クロック信号CLKの伝送方向は、下から上に向かう方向となる。これにより、クロック信号CLKの遅延は、図２３の上側（画素アレイ部２２の時刻コード発生部２６に近い側）ほど大きくなり、シフトレジスタ３４１の各D-F/F３５１では、自分が保持しているAD変換画素データを出力してから、次のAD変換画素データが入力されるようになる。即ち、AD変換画素データのデータ転送のホールド時間余裕を確実に確保することができる。
＜１４．第３構成例に係る時刻コード転送部の第２変形例＞
図２４は、第３構成例に係る時刻コード転送部２３の第２変形例を示している。
図２４に示される時刻コード転送部２３の第２変形例では、時刻コード転送部２３内の各D-F/F３５１に対応して、プリセット回路４８１が新たに設けられている。プリセット回路４８１は、固定信号出力部４９１とクロックドインバータ４９２とからなり、HiまたはLoの固定信号を生成して出力する。プリセット回路４８１の出力点は、直列接続されたD-F/F３５１どうしの間に接続されている。
図１５に示したような、プリセット回路４８１を設けない時刻コード転送部２３の構成では、参照信号REFと画素信号SIGを比較する比較期間において、時刻コードの転送が始まった初期の段階では、シフトレジスタ３４１の下流には、時刻コード発生部２６が出力した時刻コードではない値（以下、不確定初期値という。）が入っている。そのような不確定初期値としては、例えば、電源投入後に偶然に決まるD-F/F３５１の立ち上がり初期値や、前回のAD変換動作において転送したAD変換画素データの最終状態の値などがあり得る。
参照信号REFの掃引が、全ての画素２１の画素信号SIGよりも十分に高い電圧から始まるのであれば、出力信号VCOがLoに変化する前に、これらの不確定初期値は、シフトレジスタ３４１から掃き出されてしまうので、データ記憶部５２（のビット記憶部２４２）が比較結果として誤った値を保持することはない。しかしながら、不確定初期値の掃き出しのためにシフトレジスタ３４１を無駄に動かすことは動作時間や消費電力の無駄となる。
そこで、図２４に示される時刻コード転送部２３の第２変形例では、プリセット回路４８１が、プリセット信号PRSTに基づいて、参照信号REFの掃引と、時刻コード発生部２６による時刻コードの出力に先立って、シフトレジスタ３４１を構成するD-F/F３５１の出力QをHi-Z状態にすることで、D-F/F３５１の出力Qを初期化する。
プリセット回路４８１により初期化され、D-F/F３５１に入力される値は、あたかも参照信号REFの掃引と時刻コードの入力が遡って過去から続いていた場合に相当する値とすることができる。具体的には、時刻コード発生部２６が生成するコードがC(N)から始まり、Mサイクル後に発生される時刻コードがC(N+M)であるとすると、時刻コード発生部２６から１段のD-F/F３５１を経た出力QにはC(N-1)、時刻コード発生部２６から２段のD-F/F３５１を経た出力Qには、C(N-2)という値とすることができる。
なお、プリセット回路４８１を設けるのではなく、D-F/F３５１として、リセット入力またはセット入力を持つ回路を用いて、同様に、参照信号REFの掃引と時刻コード発生部２６による時刻コードの出力に先立って初期化するようにしてもよい。
また、初期化するプリセット値は、過去に遡った時刻コードに相当するものではなく、任意の値とすることもできる。その場合、初期化されたプリセット値が、シフトレジスタ３４１から掃き出されるまでは一部のデータ記憶部５２は意味のある時刻コードを取り込めないので、掃引時間を短縮することはできない。しかし、プリセット値を、例えば、オールゼロなどの適切な値にすれば、乱雑な初期値が残っているシフトレジスタ３４１にクロック信号CLKを与えたときに生じる可能性がある大きな消費電流の発生を回避することができる。
＜１５．第３構成例に係る時刻コード転送部の第３変形例＞
図２５は、第３構成例に係る時刻コード転送部２３の第３変形例を示している。
図２５に示される時刻コード転送部２３の第３変形例では、時刻コード転送部２３内の各D-F/F３５１の入力Dの前段に、読み出し制御信号RDに基づいて、入力された２つの信号の一方を選択して出力するセレクタ５２１が新たに設けられている。また、それに伴い、双方向バッファ回路３７１において、読み出し制御信号RDが供給されるインバータ回路３８２が省略されている。
セレクタ５２１は、読み出し制御信号RDがHiのときは、ビット記憶部２４２のトランスファゲート２６１から供給されるAD変換画素データを選択して、D-F/F３５１に出力する。一方、読み出し制御信号RDがLoのときは、前段のD-F/F３５１の出力Qが選択され、D-F/F３５１に出力される。
＜１６．時刻コード発生部の構成例＞
図２６は、時刻コード発生部２６の構成例を示す図である。
図２６では、図２３に示した第３構成例に係る時刻コード転送部２３の第１変形例とともに、時刻コード発生部２６の詳細構成が示されている。
時刻コード発生部２６は、バイナリカウンタ５４１と、バイナリカウンタ５４１から供給された２進数をグレイコードに変換するバイナリ−グレイ変換回路５４２とで構成され、生成したグレイコードを、時刻コードとして時刻コード転送部２３のシフトレジスタ３４１に供給する。
時刻コード発生部２６のバイナリカウンタ５４１とバイナリ−グレイ変換回路５４２のクロック入力には、時刻コード転送部２３内の末端のリピータ回路４６１が出力するクロック信号CLKが入力され、バイナリカウンタ５４１とバイナリ−グレイ変換回路５４２は、時刻コード転送部２３内の末端のリピータ回路４６１が出力するクロック信号CLKに基づいて動作する。
なお、時刻コード発生部２６は、時刻コードとして、グレイコード以外の、連続する２つの時刻コードにおいて変化するビットが一つしなかいコード、例えばサーモメータコードなどを用いることもできる。
＜１７．時刻コード転送部の第１及び第２構成例と第３構成例との違い＞
次に、図２７を参照して、時刻コード転送部２３の第１及び第２構成例と第３構成例との違いについて説明する。
ここで、再度説明すると、時刻コード転送部２３の第１及び第２構成例とは、図１３及び図１４に示したように、時刻コード転送部２３が、N本の配線BL[1]乃至BL[N]によって、NビットのDATA[1]乃至DATA[N]を伝送する構成である。一方、時刻コード転送部２３の第３構成例とは、図１５に示したように、N個のシフトレジスタ３４１−１乃至３４１−Nによって、NビットのDATA[1]乃至DATA[N]を伝送する構成である。
第１及び第２構成例では、AD変換期間における時刻コードの各画素２１のデータ記憶部５２への供給において、時刻コード信号の遅延の問題が発生する。即ち、時刻コード転送部２３の配線BL[1]乃至BL[N]には寄生抵抗があり、負荷であるデータ記憶部５２及び配線BL[1]乃至BL[N]には、寄生容量がある。このため、時刻コード発生部２６から最も遠い遠端部のデータ記憶部５２に到達する時刻コードは、大きなCR遅延を持っている。このCR遅延は、寄生抵抗、寄生容量、バッファ回路の駆動力などの要因によってばらつく。したがって、多ビットのバスである時刻コード転送部２３では、ビット間にスキュー（歪）を持つ。
図２７は、単位時間であるT時間ごとに変更されるNビットの時刻コードのうちの、３ビット分の時刻コード（DATA[1]乃至DATA[3]）の信号波形を示している。
図２７において、最初のT時間（T１）において、転送された３ビットの時刻コードは、DATA[1]乃至DATA[3]＝[1,1,0]であり、次のT時間（T２）において、転送された３ビットの時刻コードは、DATA[1]乃至DATA[3]＝[1,0,0]であり、さらにその次のT時間（T３）において、転送された３ビットの時刻コードは、DATA[1]乃至DATA[3]＝[1,0,1]である。
また、図２７において、実線で示されるDATA[1]乃至DATA[3]の信号波形は、時刻コード発生部２６に近い画素２１のデータ記憶部５２に供給される信号波形である。一点鎖線で示されるDATA[1]乃至DATA[3]の信号波形は、時刻コード発生部２６から遠い画素２１のデータ記憶部５２に供給される信号波形である。破線で示されるDATA[1]乃至DATA[3]の信号波形は、実線で示される信号波形が供給される画素２１と、一点鎖線で示される信号波形が供給される画素２１の中間的な位置にある画素２１、例えば、列方向の中央部の画素２１のデータ記憶部５２に供給される信号波形である。
図２７の信号波形によれば、時刻コード発生部２６から遠い画素２１ほど遅延が生じ、本来、等時間間隔Tで時刻コードを変更したにも関わらず、データ記憶部５２が受信する時刻コードは、時間間隔Tと異なる間隔、例えば、T＋△T’やT＋△T”で更新される。
このような時刻コードの更新時間の非均一はAD変換の誤差となり得る。一般に、固体撮像装置１が、高精度かつ高階調であるような場合には、本来の時間間隔Tからのずれ量△Tは、単位時間Tの１割以下であることが望ましい。例えば、時刻コード転送部２３の物理長が２０mm、画素アレイ部２２の画素２１の行数が３０００行の固体撮像装置１では、時刻コードの更新周期は２０nsec以上に設定しなくてはならない。AD変換の階調数を16384階調とすれば、３００μsec以上のAD変換期間が必要となる。AD変換期間は、膨大な数の比較回路５１の差動入力回路６１が並列動作する大電流消費期間であり、その期間が長いということは、１枚の画像を撮像するのに要する電力を増大させることになる。
これに対して、第３構成例では、各画素２１のデータ記憶部５２に供給される時刻コードの全ビットは、D-F/F３５１に与えられるシフトクロックをトリガーに発生されたものであるので、ビット間のスキューは極めて小さい。したがって、第３構成例によれば、短い時間での時刻コードの更新が可能となる。
さらに、図２３に示した第１変形例のように、リピータ回路４６１を設けた構成とすれば、シフトクロックの周期、即ち、時刻コードの更新周期をさらに短く設定することができる。
第３構成例によれば、上記の同条件の、画素アレイ部２２の画素２１の行数が３０００行の固体撮像装置１では、時刻コードの更新周期を５nsec以下に設定することができる。従って、AD変換時間を、第１及び第２構成例における場合の１／４に短縮することができ、１枚の画像を撮像するのに要する電力を大幅に削減することができる。
また、第３構成例では、時刻コードの読み出しは、全て信号振幅が電源電圧であるCMOS論理にて転送されるので、パッシブな配線の束からなる第１及び第２構成例の時刻コード転送部２３に現れる微小電圧を読み取る場合に必要なセンスアンプを設ける必要がなく、ノイズマージンの高い、時刻コードの確実な読み出しが可能になる。
＜１８．データ記憶部のその他の構成例＞
図２８は、画素２１内のデータ記憶部５２のその他の構成例を説明する図である。
固体撮像装置１は、リセットレベルの画素信号SIGをAD変換してP相データとして取得し、その後、信号レベルの画素信号SIGをAD変換してD相データとして取得し、P相データとD相データの差分を映像信号として出力するCDS処理を行う。
図２８に示されるデータ記憶部５２の構成を、図１５に示したデータ記憶部５２の構成と比較すると、図１５のラッチ制御回路２４１に代えて、P相データ用のP相ラッチ制御回路２４１Pと、D相データ用のD相ラッチ制御回路２４１Dの２つが設けられている。
また、図１５のビット記憶部２４２−１乃至２４２−Nに代えて、P相データ用のP相ビット記憶部２４２P−１乃至２４２P−Nと、D相データ用のD相ビット記憶部２４２D−１乃至２４２D−Nの２つが設けられている。
また、データ記憶部５２には、２個のAND回路５６１P及び５６１Dが、新しく設けられている。AND回路５６１P及び５６１Dの２入力の一方には、比較回路５１から出力される出力信号VCOが入力される。AND回路５６１Pの２入力の他方には、P相データのAD変換期間中にHiとなるP相選択信号P_OPが入力され、AND回路５６１Dの２入力の一方には、D相データのAD変換期間中にHiとなるD相選択信号D_OPが入力される。
図１５に示したデータ記憶部５２の構成では、取得したP相データの転送が完了してから、D相データの取得を開始する必要がある。換言すれば、D相データの取得は、P相データの転送完了を待つ必要がある。
図２８に示されるデータ記憶部５２の構成では、最初のP相データのAD変換期間においては、HiのP相選択信号P_OPとLoのD相選択信号D_OPがデータ記憶部５２に供給され、P相ビット記憶部２４２P−１乃至２４２P−NにP相データが記憶される。
次のD相データのAD変換期間においては、LoのP相選択信号P_OPとHiのD相選択信号D_OPがデータ記憶部５２に供給され、D相ビット記憶部２４２D−１乃至２４２D−NにD相データが記憶される。その後、P相データとD相データが、順番に、時刻コード転送部２３へ出力される。
これにより、図２８に示されるデータ記憶部５２によれば、P相データ取得とD相データ取得の時間的間隔を短縮して、CDS処理のオフセットおよび雑音相殺効果を高めることができる。また、P相データとD相データを、順番に、時刻コード転送部２３へ出力することで、出力部２８にP相データを一時記憶するメモリ部が不要になる。
なお、図２８では、時刻コード転送部２３の構成として、図１５と同じ構成を採用しているが、上述したその他の時刻コード転送部２３の構成を採用してもよい。
＜１９．クロック供給回路のその他の構成例＞
上述したこれまでの構成では、例えば、図１５を参照して説明したように、画素アレイ部２２内に複数配置された時刻コード転送部２３内に、クロック信号CLKを供給するクロック供給回路３４２が設けられていた。
しかしながら、図２９に示されるように、複数の時刻コード転送部２３の外側にクロック供給回路５８１を設け、クロック供給回路５８１が、複数の時刻コード転送部２３それぞれに共通のクロック信号CLKを与えるようにしてもよい。
クロック供給回路５８１を単に１個にまとめただけでは、複数の時刻コード転送部２３それぞれに供給するクロック信号CLKのクロックの立ち上がり及び立ち下がりは同一となる。
そこで、さらに、図２９に示されるように、クロック供給回路５８１の後段に、時刻コード転送部２３に対して１対１にインバータ５８３を配置して、隣り合う時刻コード転送部２３に供給されるクロック信号CLK0とクロック信号CLK1が逆相となるように構成することができる。このように構成することで、インバータ５８３を配置しない場合にクロック信号CLKの立ち上がり時刻近辺に集中する回路動作電流が分散するので、ピーク電流値が減少する。
隣り合う時刻コード転送部２３に供給されるクロック信号CLK0とクロック信号CLK1が逆相となるように構成した場合、時刻コード転送部２３のシフトレジスタ３４１の最終段から出力される時刻コードやAD変換画素データも隣り合う時刻コード転送部２３どうしで半サイクルずれたものとなる。
そのため、図２９に示されるように、出力部２８に多重化回路６０１を設けることで、隣り合う２個の時刻コード転送部２３からの出力CODE0とCODE１を、時分割で多重化したコードMPX_CODEを容易に生成することができる。
多重化回路６０１は、２個のAND回路６１１と１個のOR回路６１２とで構成される。２個のAND回路６１１の一方には、対応する時刻コード転送部２３からの出力CODE0と、その時刻コード転送部２３に供給されたクロック信号CLK0の反転信号が入力される。２個のAND回路６１１の他方には、対応する時刻コード転送部２３からの出力CODE1と、その時刻コード転送部２３に供給されたクロック信号CLK1の反転信号が入力される。OR回路６１２は、２個のAND回路６１１からの出力を入力にして、時分割で多重化したコードMPX_CODEを出力する。
多重化回路６０１を設けることで、出力部２８が、AD変換画素データを出力端子まで伝送したり、固体撮像装置１内のメモリ回路（例えばDRAM）まで伝送するための配線を削減することができる。
なお、隣り合う時刻コード転送部２３に供給されるクロック信号CLK0とクロック信号CLK1の位相関係は、逆相の他に、例えば、９０度の位相ずれでもよい。また、９０度ずつ位相がずれた４相のクロック信号CLK0乃至CLK3を、隣接する４個の時刻コード転送部２３に供給するようにしてもよい。
＜２０．カラムAD方式への適用例＞
上述した固体撮像装置１は、AD変換回路（ADC４２）が、各画素２１に配置されるイメージセンサであった。
しかしながら、上述した時刻コード転送部２３は、AD変換回路が行方向に直線状に並び、画素アレイ部２２の各画素２１の画素信号SIGを、行単位でAD変換処理するカラムAD方式のイメージセンサにも適用することができる。
図３０は、時刻コード転送部２３を用いない場合のカラムAD方式の固体撮像装置７００の構成を示している。
図３０の固体撮像装置７００では、画素アレイ部７１１の外側に、上述した比較回路５１とデータ記憶部５２の構成からなるADC７１２が、直線状に多数配置されている。多数配置されたADC７１２は、長い物理長となるため、時刻コード発生部２６を複数配置して、複数の時刻コード発生部２６で生成された時刻コードを、所定数ごとのADC７１２に分配することで、時刻コードのビット間スキューを抑制するように構成されている。
図３１は、時刻コード転送部２３を用いた場合のカラムAD方式の固体撮像装置７４０の構成を示している。
図３１の固体撮像装置７４０では、１個の時刻コード発生部２６と、そこで発生された時刻コードを転送して直線状に多数配置されたADC７１２に供給する時刻コード転送部２３が設けられている。時刻コード転送部２３の構成としては、例えば、図１５に示したシフトレジスタ３４１の構成や、その変形例を採用することができる。
時刻コードがグレイコードである場合、図３０の固体撮像装置７００では、時刻コード発生部２６全体として、コードビット数の２倍の数のD-F/Fとコードビット数程度の組合せゲートが必要となる。一方、図３１の固体撮像装置７４０では、コードのビット数に等しい個数のD-F/Fを設けることで、スキューの小さな時刻コードを再生でき、回路規模と消費電流を削減することができる。
＜２１．複数基板構成１＞
これまでの説明では、固体撮像装置１が、１枚の半導体基板１１上に形成されるものとして説明したが、複数枚の半導体基板１１に回路を作り分けることで、固体撮像装置１を構成してもよい。
図３２は、上側基板１１Aと下側基板１１Cの２枚の半導体基板１１を積層することで固体撮像装置１を構成する概念図を示している。
上側基板１１Aには、フォトダイオード１２１を含む画素回路４１が少なくとも形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２と時刻コード転送部２３が少なくとも形成されている。上側基板１１Aと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
図３３は、上側基板１１Aと下側基板１１Cのそれぞれに形成される回路構成例を示している。
上側基板１１Aには、画素回路４１と、ADC４２のうちの差動入力回路６１のトランジスタ８１、８２、及び８５の回路が形成されている。下側基板１１Cには、トランジスタ８１、８２、及び８５を除くADC４２の回路と時刻コード転送部２３が形成されている。
＜２２．複数基板構成２＞
図３２及び図３３は、固体撮像装置１を２枚の半導体基板１１で構成した例であるが、３枚の半導体基板１１で構成することもできる。
図３４は、上側基板１１A、中間基板１１B、及び、下側基板１１Cの３枚の半導体基板１１を積層することで、固体撮像装置１を構成する概念図を示している。
上側基板１１Aには、フォトダイオード１２１を含む画素回路４１と、比較回路５１の少なくとも一部の回路が形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２と時刻コード転送部２３が少なくとも形成されている。中間基板１１Bには、上側基板１１Aに配置されない比較回路５１の残りの回路が形成されている。上側基板１１Aと中間基板１１B、及び、中間基板１１Bと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
図３５は、固体撮像装置１を３枚の半導体基板１１で形成する場合の各半導体基板１１の回路配置例を示している。
図３５の例では、上側基板１１Aに配置した回路は、図３３に示した上側基板１１Aの回路と同じであり、比較回路５１の残りの回路が中間基板１１Bに配置され、データ記憶部５２と時刻コード転送部２３が下側基板１１Cに配置されている。
＜２３．電子機器への適用例＞
本開示は、固体撮像装置への適用に限られるものではない。即ち、本開示は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図３６は、本開示に係る電子機器としての、撮像装置の構成例を示すブロック図である。
図３６の撮像装置８００は、レンズ群などからなる光学部８０１、図８の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）８０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路８０３を備える。また、撮像装置８００は、フレームメモリ８０４、表示部８０５、記録部８０６、操作部８０７、および電源部８０８も備える。DSP回路８０３、フレームメモリ８０４、表示部８０５、記録部８０６、操作部８０７および電源部８０８は、バスライン８０９を介して相互に接続されている。
光学部８０１は、被写体からの入射光（像光）を取り込んで固体撮像装置８０２の撮像面上に結像する。固体撮像装置８０２は、光学部８０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置８０２として、図１の固体撮像装置１、即ち、画素信号をAD変換する際の判定速度を向上させつつ、消費電力を低減させた比較回路５１や、回路規模と消費電力を大幅に削減できる時刻コード転送部２３を有する固体撮像装置を用いることができる。
表示部８０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置８０２で撮像された動画または静止画を表示する。記録部８０６は、固体撮像装置８０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
操作部８０７は、ユーザによる操作の下に、撮像装置８００が持つ様々な機能について操作指令を発する。電源部８０８は、DSP回路８０３、フレームメモリ８０４、表示部８０５、記録部８０６および操作部８０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、固体撮像装置８０２として、上述したいずれかの構成を採用した固体撮像装置１を用いることで、AD変換の判定速度を高速化させつつ、消費電力を低減することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置８００においても、撮影の高速化と低消費電力を実現することができる。
なお、固体撮像装置８０２として、図３１の固体撮像装置７４０を採用しても良い。この場合、回路規模と消費電力を削減することができる。
上述した説明では、比較回路５１及びADC４２は、固体撮像装置１に組み込まれた部品として説明したが、それぞれ単独で流通する製品（比較器、AD変換器）とすることができる。
また、本開示は、固体撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
上述した各実施の形態の回路構成は、電子を電荷とする回路構成として説明したが、本開示は、正孔を電荷とする回路構成とすることもできる。また、上述した各回路構成において、トランジスタの極性（NMOSトランジスタとPMOSトランジスタ）を入れ替えた回路構成でも実現可能である。その場合、トランジスタに入力される制御信号は、HiとLowが反対の信号となる。
上述した各実施の形態では、参照信号REFが時間経過に応じてレベル（電圧）が単調減少するスロープ信号であるとして説明したが、参照信号REFは、時間経過に応じてレベル（電圧）が単調増加するスロープ信号とすることもできる。
上述した各実施の形態では、ADC４２が共有される場合、４つの画素２１でADC４２が共有される例について説明したが、共有される画素２１の個数は４個に限らず、その他の個数（例えば、８個）とすることができる。
その他、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。上述した実施の形態では説明していない他の実施の形態どうしを適宜組み合わせた形態も可能である。
図１及び図２０では、時刻コード発生部２６が、図面内の上側、出力部２８が図面内の下側に配置されているが、例えば、水平方向で隣り合うクラスタUどうしが、時刻コードの転送方向が上下逆となるように、時刻コード発生部２６と出力部２８の配置を交互に配置してもよい。例えば、クラスタUの水平方向の位置がDAC２５側から数えて奇数番目のクラスタUについては、時刻コード発生部２６を上側、出力部２８を下側に配置して、時刻コードが上から下方向に転送されるようにし、偶数番目のクラスタUについては、時刻コード発生部２６を下側、出力部２８を上側に配置して、時刻コードが下から上方向に転送されるようにする。これにより、時刻コード発生部２６や出力部２８の回路集中を抑制することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本開示は以下のような構成も取ることができる。
（１）
第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と
を備える比較器。
（２）
前記電圧変換回路は、トランジスタで構成される
前記（１）に記載の比較器。
（３）
前記電圧変換回路は、複数個のダイオードで構成される
前記（１）に記載の比較器。
（４）
前記正帰還回路は、前記差動入力回路の前記出力信号と異なる制御信号の入力を受け付け、前記差動入力回路の前記出力信号に関わらず、前記制御信号に基づいて前記比較結果信号を反転させる
前記（１）乃至（３）のいずれかに記載の比較器。
（５）
前記正帰還回路は、前記差動入力回路の前記出力信号と前記制御信号を入力とするNOR回路を有する
前記（４）に記載の比較器。
（６）
第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、
前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
を備えるAD変換器。
（７）
第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、
前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
を備えるAD変換器と、
画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記差動入力回路に出力する画素回路と
を備える固体撮像装置。
（８）
前記入力信号と前記参照信号の電圧を比較する比較期間においては、前記時刻コードを前記データ記憶部に供給し、比較期間終了後には、前記データ記憶部に記憶された、前記比較結果信号が反転したときの時刻コードである反転時刻データを読み出すシフトレジスタを有する時刻コード転送部をさらに備える
前記（７）に記載の固体撮像装置。
（９）
前記シフトレジスタは、入力されるクロック信号が所定の値であるときにハイインピーダンス状態となる複数のD-F/Fを有する
前記（８）に記載の固体撮像装置。
（１０）
前記D-F/Fは、複数の前記画素で共有されている
前記（９）に記載の固体撮像装置。
（１１）
前記時刻コード転送部は、
前記シフトレジスタに入力される前記クロック信号を伝送するリピータ回路をさらに有する
前記（９）または（１０）に記載の固体撮像装置。
（１２）
前記リピータ回路が前記クロック信号を伝送する方向は、前記シフトレジスタの前記時刻コードの転送方向と反対の方向である
前記（１１）に記載の固体撮像装置。
（１３）
前記時刻コード転送部は複数設けられており、
隣り合う前記時刻コード転送部に供給される前記クロック信号が逆相となっている
前記（１１）または（１２）に記載の固体撮像装置。
（１４）
隣り合う前記時刻コード転送部からの出力信号を時分割多重化する多重化回路をさらに備える
前記（１３）に記載の固体撮像装置。
（１５）
前記時刻コード転送部は、
前記シフトレジスタに、所定の固定信号を入力するプリセット回路をさらに備える
前記（８）乃至（１４）のいずれかに記載の固体撮像装置。
（１６）
前記時刻コード転送部は、
前記D-F/Fの入力を、前記データ記憶部に供給する前記時刻コードか、または、前記データ記憶部から読み出された反転時刻コードのいずれかに切り替えるセレクタをさらに備える
前記（９）乃至（１５）のいずれかに記載の固体撮像装置。
（１７）
前記データ記憶部に対する前記時刻コードの書き込み動作と読み出し動作を切り替える双方向バッファをさらに備える
前記（７）乃至（１６）のいずれかに記載の固体撮像装置。
（１８）
前記双方向バッファは、読み出し動作において、前記データ記憶部に記憶された前記時刻コードの極性を反転させて読み出す
前記（１７）に記載の固体撮像装置。
（１９）
前記双方向バッファは、読み出し動作において、前記データ記憶部に記憶された前記時刻コードの極性を反転させずに読み出す
前記（１７）に記載の固体撮像装置。
（２０）
前記データ記憶部は、P相データ用の前記時刻コードを記憶するP相データ記憶部と、D相データ用の前記時刻コードを記憶するD相データ記憶部を有する
前記（７）乃至（１９）のいずれかに記載の固体撮像装置。
（２１）
前記AD変換器は、前記画素ごとに配置される
前記（７）乃至（２０）のいずれかに記載の固体撮像装置。
（２２）
前記AD変換器は、画素列単位に配置される
前記（７）乃至（２０）のいずれかに記載の固体撮像装置。
（２３）
複数の半導体基板で構成されている
前記（７）乃至（２２）のいずれかに記載の固体撮像装置。
（２４）
第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、
前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
を備えるAD変換器と、
画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記差動入力回路に出力する画素回路と
を備える固体撮像装置
を備える電子機器。
（２５）
第１の電源電圧で動作する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する正帰還回路と、電圧変換回路とを備える比較器の
前記差動入力回路が、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力し、
前記電圧変換回路が、前記差動入力回路の出力信号を、前記第２の電源電圧に対応する信号に変換し、
前記正帰還回路が、前記電圧変換回路により変換された前記差動入力回路の出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する
比較器の制御方法。
（２６）
時刻コード発生部から出力された時刻コードを取得して順次転送するシフトレジスタと、
転送された前記時刻コードをラッチ記憶するラッチ回路と
を備えるデータ書込回路。
（２７）
所定の時刻コードをラッチ記憶するラッチ回路と、
前記ラッチ回路にラッチ記憶されている前記時刻コードを受け取って、順次転送するシフトレジスタと
を備えるデータ読出回路。
（２８）
時刻コード発生部から出力された時刻コードの書き込み動作と読み出し動作を切り替える双方向バッファと、
所定の時刻コードをラッチ記憶するラッチ回路と、
前記双方向バッファにおいて前記書き込み動作が設定されている場合には、前記時刻コード発生部から出力された前記時刻コードを取得して前記ラッチ回路に供給して順次転送し、前記双方向バッファにおいて前記読出し動作が設定されている場合には、前記ラッチ回路にラッチ記憶されている前記時刻コードを受け取って、順次転送するシフトレジスタと
を備えるデータ転送回路。
１ 固体撮像装置， ２１ 画素， ２２ 画素アレイ部， ２３ 時刻コード転送部， ２６ 時刻コード発生部， ２８ 出力部， ４１ 画素回路， ４２ ADC， ５１ 比較回路， ５２ データ記憶部， ６１ 差動入力回路， ６２ 電圧変換回路， ６３ 正帰還回路， ７１ ラッチ制御回路， ７２ ラッチ記憶部， ８１乃至８７,９１ トランジスタ， １０１乃至１０５,１１１乃至１１３ トランジスタ， １４１ ダイオード， ２０１ ビット記憶部， ２１１ ラッチ制御回路， ２１２ ラッチ記憶部， ３４１ シフトレジスタ， ３４２ クロック供給回路， ３５１ D-F/F， ３７１ 双方向バッファ回路， ４６１ リピータ回路， ４８１ プリセット回路， ４９１ 固定信号出力部， ５２１ セレクタ， ５８１ クロック供給回路， ５８３ インバータ， ６０１ 多重化回路， ７４０ 固体撮像装置， ８００ 撮像装置， ８０２ 固体撮像装置

Claims (26)

  1. 第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
    前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と
    を備える比較器。
  2. 前記電圧変換回路は、トランジスタで構成される
    請求項１に記載の比較器。
  3. 前記電圧変換回路は、複数個のダイオードで構成される
    請求項１に記載の比較器。
  4. 前記正帰還回路は、前記差動入力回路の前記出力信号と異なる制御信号の入力を受け付け、前記差動入力回路の前記出力信号に関わらず、前記制御信号に基づいて前記比較結果信号を反転させる
    請求項１に記載の比較器。
  5. 前記正帰還回路は、前記差動入力回路の前記出力信号と前記制御信号を入力とするNOR回路を有する
    請求項４に記載の比較器。
  6. 第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
    前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、
    前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
    を備えるAD変換器。
  7. 第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
    前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、
    前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
    を備えるAD変換器と、
    画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記差動入力回路に出力する画素回路と
    を備える固体撮像装置。
  8. 前記入力信号と前記参照信号の電圧を比較する比較期間においては、前記時刻コードを前記データ記憶部に供給し、比較期間終了後には、前記データ記憶部に記憶された、前記比較結果信号が反転したときの時刻コードである反転時刻データを読み出すシフトレジスタを有する時刻コード転送部をさらに備える
    請求項７に記載の固体撮像装置。
  9. 前記シフトレジスタは、入力されるクロック信号が所定の値であるときにハイインピーダンス状態となる複数のD-F/Fを有する
    請求項８に記載の固体撮像装置。
  10. 前記D-F/Fは、複数の前記画素で共有されている
    請求項９に記載の固体撮像装置。
  11. 前記時刻コード転送部は、
    前記シフトレジスタに入力される前記クロック信号を伝送するリピータ回路をさらに有する
    請求項９に記載の固体撮像装置。
  12. 前記リピータ回路が前記クロック信号を伝送する方向は、前記シフトレジスタの前記時刻コードの転送方向と反対の方向である
    請求項１１に記載の固体撮像装置。
  13. 前記時刻コード転送部は複数設けられており、
    隣り合う前記時刻コード転送部に供給される前記クロック信号が逆相となっている
    請求項１１に記載の固体撮像装置。
  14. 隣り合う前記時刻コード転送部からの出力信号を時分割多重化する多重化回路をさらに備える
    請求項１３に記載の固体撮像装置。
  15. 前記時刻コード転送部は、
    前記シフトレジスタに、所定の固定信号を入力するプリセット回路をさらに備える
    請求項８に記載の固体撮像装置。
  16. 前記時刻コード転送部は、
    前記D-F/Fの入力を、前記データ記憶部に供給する前記時刻コードか、または、前記データ記憶部から読み出された反転時刻コードのいずれかに切り替えるセレクタをさらに備える
    請求項９に記載の固体撮像装置。
  17. 前記データ記憶部に対する前記時刻コードの書き込み動作と読み出し動作を切り替える双方向バッファをさらに備える
    請求項７に記載の固体撮像装置。
  18. 前記双方向バッファは、読み出し動作において、前記データ記憶部に記憶された前記時刻コードの極性を反転させて読み出す
    請求項１７に記載の固体撮像装置。
  19. 前記双方向バッファは、読み出し動作において、前記データ記憶部に記憶された前記時刻コードの極性を反転させずに読み出す
    請求項１７に記載の固体撮像装置。
  20. 前記データ記憶部は、P相データ用の前記時刻コードを記憶するP相データ記憶部と、D相データ用の前記時刻コードを記憶するD相データ記憶部を有する
    請求項７に記載の固体撮像装置。
  21. 前記AD変換器は、前記画素ごとに配置される
    請求項７に記載の固体撮像装置。
  22. 前記AD変換器は、画素列単位に配置される
    請求項７に記載の固体撮像装置。
  23. 複数の半導体基板で構成されている
    請求項７に記載の固体撮像装置。
  24. 第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
    前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、
    前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
    を備えるAD変換器と、
    画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記差動入力回路に出力する画素回路と
    を備える固体撮像装置
    を備える電子機器。
  25. 第１の電源電圧で動作する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する正帰還回路と、電圧変換回路とを備える比較器の
    前記差動入力回路が、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力し、
    前記電圧変換回路が、前記差動入力回路の出力信号を、前記第２の電源電圧に対応する信号に変換し、
    前記正帰還回路が、前記電圧変換回路により変換された前記差動入力回路の出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する
    比較器の制御方法。
  26. 時刻コード発生部から出力された時刻コードの書き込み動作と読み出し動作を切り替える双方向バッファと、
    所定の時刻コードをラッチ記憶するラッチ回路と、
    前記双方向バッファにおいて前記書き込み動作が設定されている場合には、前記時刻コード発生部から出力された前記時刻コードを取得して前記ラッチ回路に供給して順次転送し、前記双方向バッファにおいて前記読出し動作が設定されている場合には、前記ラッチ回路にラッチ記憶されている前記時刻コードを受け取って、順次転送するシフトレジスタと
    を備えるデータ転送回路。
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