JP6776192B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、例えば、深いウェルを有する半導体装置及びその製造方法に関する。
特許文献１及び特許文献２には、Ｐ型の半導体基板に形成されたＮ型の深いウェル（深いＮウェルという。）を有する半導体装置が記載されている。特許文献１の半導体装置は、製造加工によって深いＮウェルに蓄積された電荷を、拡散タップを用いて半導体基板に移動させている。
具体的には、深いＮウェル上にＰ型の浅いウェル（浅いＰウェルという。）及びＮ型の浅いウェル（浅いＮウェルという。）を形成する。また、半導体基板における深いＮウェルが形成された領域と異なる領域に、浅いＰウェル及び浅いＮウェルを形成する。半導体基板側の浅いＰウェルにＰ型の拡散タップを形成する。深いＮウェル側の浅いＰウェルにも、Ｐ型の拡散タップを形成する。そして、拡散タップ同士を接続する。
次に、深いＮウェル側の浅いＰウェルにＮ型のＭＯＳトランジスタ（ＮＭＯＳという。）を形成し、浅いＮウェルにＰ型のＭＯＳトランジスタ（ＰＭＯＳという。）を形成する。半導体基板側の浅いＰウェルにＮＭＯＳを形成し、浅いＮウェルにＰＭＯＳを形成する。そして、深いＮウェル側のＮＭＯＳ及びＰＭＯＳのドレイン電極と、半導体基板側のＮＭＯＳ及びＰＭＯＳのゲート電極を、拡散タップ同士の接続よりも上層の配線を用いて接続する。
したがって、深いＮウェルに蓄積された電荷は、半導体基板側のＮＭＯＳ及びＰＭＯＳのゲート電極が接続される前に、拡散タップ同士の接続によって、半導体基板側に移動する。
このようにして、特許文献１の半導体装置は、深いＮウェルに蓄積された電荷を半導体基板側に移動させ、半導体基板側のＮＭＯＳ及びＰＭＯＳのゲート破壊を抑制している。
特許文献２には、製造加工によって深いＮウェルに蓄積された電荷を半導体基板に移動させる方法として、深いＮウェル上に形成されたインバータ回路を用いることが記載されている。特許文献２の半導体装置は、当該インバータ回路のトランジスタに形成されたチャネルを介して、深いＮウェルに蓄積された電荷を半導体基板に移動させている。
このように、特許文献１及び特許文献２の半導体装置は、深いＮウェルに蓄積された電荷を半導体基板に移動させ、ＮＭＯＳ及びＰＭＯＳのゲート破壊を抑制している。
特開２００９−２７２５５２号公報 特開２００９−１９４３６９号公報
特許文献１及び特許文献２の半導体装置は、製造歩留まりが不十分である。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、主面を有する半導体基板を備え、前記半導体基板は、前記半導体基板を主面側から見て、互いに異なる領域になるように、前記半導体基板の前記主面側の部分に形成された第１導電型の第１浅いウェル、第２導電型の第２浅いウェル、第１導電型の第３浅いウェル及び第２導電型の第４浅いウェルと、前記第３浅いウェル及び前記第４浅いウェルが形成された領域以外の領域であって、前記第１浅いウェル及び前記第２浅いウェルを含む領域に形成され、前記主面からの深さ方向において、前記第１浅いウェル及び前記第２浅いウェルよりも深い部分に形成された第２導電型の深いウェルと、前記第３浅いウェル、前記第４浅いウェル及び前記深いウェルを含む領域に形成され、前記主面からの深さ方向において、前記第３浅いウェル、前記第４浅いウェル及び前記深いウェルよりも深い部分に形成された第１導電型の基材部と、を含み、前記第１浅いウェルの主面側に第２導電型の拡散層が形成された第２導電型の電界効果トランジスタと、前記第２浅いウェルの主面側に第１導電型の前記拡散層が形成された第１導電型の前記電界効果トランジスタと、を含む第１トランジスタ対と、前記第３浅いウェルの主面側に第２導電型の前記拡散層が形成された第２導電型の前記電界効果トランジスタと、前記第４浅いウェルの主面側に第１導電型の前記拡散層が形成された第１導電型の前記電界効果トランジスタと、を含む第２トランジスタ対と、前記第１トランジスタのドレイン電極と、前記第２トランジスタのゲート電極とを接続するトランジスタ対間配線と、をさらに備え、前記第２浅いウェルは、前記第１浅いウェルの領域における周縁に渡って囲むように形成されている。
前記一実施の形態によれば、製造歩留まりを向上させることができる半導体装置及びその製造方法を提供することができる。
半導体装置を例示した平面図である。 半導体装置を例示した拡大図であり、図１のＡ領域を示す。 半導体装置を例示した断面図である。 半導体装置に形成された寄生バイポーラを例示した回路図であり、図３に示した半導体装置の構造の等価回路を示している。 半導体装置のゲート破壊のシミュレーション結果を例示した図である。 実施形態１に係る半導体装置を例示した平面図である。 実施形態１に係るバウンダリセルを例示した平面図である。 実施形態１に係るバウンダリセルを例示した平面図である。 実施形態２に係る半導体装置を例示した平面図である。 実施形態２に係るブリッジセルを例示した平面図である。 実施形態２に係るブリッジセルを例示した平面図である。 実施形態２の変形例に係る半導体装置を例示した平面図である。 比較例に係る半導体装置を例示した平面図である。 実施形態３に係る半導体装置を例示した平面図である。 実施形態４に係る半導体装置を例示した平面図である。 実施形態４に係る半導体装置を例示した平面図であり、図１５のＢ領域における拡大図を示している。 実施形態４に係る半導体装置の電源遮断スイッチを例示した回路図である。 実施形態４に係る半導体装置を例示した断面図である。 実施形態５に係る半導体装置を例示した平面図である。 実施形態６に係る半導体装置の製造方法を例示したフローチャート図である。 実施形態６に係る半導体装置の製造方法において、レイアウトを設計する第１工程を例示したフローチャート図である。 実施形態６に係るレイアウトを設計する第１工程における判定結果を例示した図である。 実施形態６に係るレイアウトを設計する第１工程における判定結果を例示した図である。 実施形態６に係るレイアウトを設計する第１工程における判定結果を例示した図である。 実施形態６に係る半導体装置の製造方法において、製造プロセスを行う第２工程を例示したフローチャート図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
まず、発明者らによって見出された半導体装置のゲート破壊の原因について説明する。これにより、実施形態に係る半導体装置をより明確にする。
図１は、半導体装置を例示した平面図である。図１に示すように、半導体装置１００は、主面１０を有する半導体基板３０を備えている。図１は、主面１０側から見た平面図となっている。半導体基板３０は、ウェル、拡散層等が形成された部分と、それ以外の基材部３４とを含んでいる。例えば、半導体装置１００は、Ｐ型の導電型の基材部３４を備えている。
以下の半導体装置では、半導体基板、ウェル、拡散層等の導電型（Ｐ型またはＮ型）を反転させた構成としてもよい。一方の導電型を第１導電型とし、他方の導電型を第２導電型とした場合に、第１導電型をＰ型、第２導電型をＮ型としてもよいし、反対に第１導電型をＮ型、第２導電型をＰ型としてもよい。
半導体装置１００は、主面１０側から見て、例えば、矩形となっている。ここで、半導体装置１００の説明の便宜のために、ＸＹＺ直交座標軸系を導入する。主面１０に直交する方向をＺ軸方向とする。＋Ｚ軸方向を、上方または主面１０側ともいう。Ｚ軸方向に直交する面に平行な面内において相互に直交する２つの方向をＸ軸方向及びＹ軸方向とする。矩形の半導体装置１００の周縁の対向する１組の辺はＸ軸方向に沿っている。半導体装置１００の周縁の対向するもう１組の辺はＹ軸方向に沿っている。
半導体装置１００を、＋Ｚ軸方向、すなわち、主面１０側から見ると、主面１０は、第１領域１１、第２領域１２及びＩ／Ｏ領域１３を含んでいる。
Ｉ／Ｏ領域１３は、半導体装置１００の周縁に設けられている。例えば、Ｉ／Ｏ領域１３は、半導体装置１００の＋Ｘ軸方向側の辺及び−Ｘ軸方向側の辺、並びに、＋Ｙ軸方向側の辺及び−Ｙ軸方向側の辺に沿って設けられている。Ｉ／Ｏ領域１３は、半導体装置１００以外の外部との信号等の入出力を行う素子が形成された領域である。
第１領域１１及び第２領域１２は、例えば、Ｉ／Ｏ領域１３に囲まれた中央部に設けられている。第１領域１１は、第１領域１１における半導体基板３０にＮ型の導電型の深いウェル（深いＮウェル２０という。深いウェルともいう。）が形成された領域である。
第２領域１２は、主面１０側から見て、第１領域１１及びＩ／Ｏ領域１３と異なる領域に設けられている。したがって、第２領域１２における半導体基板３０は、深いＮウェル２０を含んでいない。第２領域１２は、例えば、第１領域１１と、Ｉ／Ｏ領域１３との間に設けられている。また、第２領域１２は、第１領域１１の内部に島状に形成され、第１領域１１に周囲を取り囲まれてもよい。
近年、ＭＣＵ及びＳＯＣ等のように、半導体装置１００は、高機能化及び高速化している。半導体装置１００を低消費電力化するために、多電源設計を必要としている。多電源設計をするためには、第１導電型をＰ型とし、第２導電型をＮ型とし、Ｐ型の導電型の基材部３４を含んだ半導体基板３０を用いた方が容易となる場合がある。そのため、このような半導体基板３０を用いて、多電源設計することが一般的に行われる。
第１領域１１における深いＮウェル２０は、例えば、基材部３４からのノイズの影響を抑制する必要がある領域に形成される。また、深いウェル２０は、低消費電力化を目的としたグラウンド側の電源を遮断する制御を行うために形成されることもある。
第１領域１１は、ロジック領域３１、メモリ領域３３等の所定の領域を含んでいる。第１領域１１は、複数のロジック領域３１を含んでもよいし、複数のＳＲＡＭ領域、複数のＳＲＡＭ用ロジック領域を含んでもよい。第２領域１２は、ロジック領域３２等の所定の領域を含んでいる。第２領域１２は、複数のロジック領域３２等を含んでもよい。
第１領域１１の所定の領域は、第２領域１２の所定の領域と信号配線等の配線により接続されている。一例として、第１領域１１のロジック領域３１は、第２領域１２のロジック領域３２と信号配線により接続されている。第１領域１１及び第２領域１２における配線等による接続は、ロジック領域同士に限らない。第１領域１１と第２領域１２とは、複数の箇所で接続されてもよい。
図２は、半導体装置１００を例示した拡大図であり、図１のＡ領域を示している。図１及び図２に示すように、半導体装置１００の＋Ｙ軸方向側の部分において、第１領域１１には、−Ｙ軸方向側に凹んだ部分を含んでいる。第１領域１１が−Ｙ軸方向側に凹んだ部分に、第２領域１２が−Ｙ軸方向側に張り出している。第２領域１２の張り出した部分には、ロジック領域３２が設けられている。第１領域１１の凹んだ部分の近傍には、ロジック領域３１が設けられている。ロジック領域３１とロジック領域３２とは、Ｙ軸方向に並んで配置されている。
図３は、半導体装置１００を例示した断面図である。なお、図３の断面図は、模式的なものであり、図２に示していない構成も付加されている。図２及び図３に示すように、ロジック領域３１は、第１領域１１に形成されている。よって、ロジック領域３１における半導体基板３０は、深いＮウェル２０を含んでいる。深いＮウェル２０は、基材部３４上に形成されている。
半導体基板３０は、基材部３４及び深いＮウェル２０の他に、Ｐ型の導電型の浅いウェル（浅いＰウェル２１という。第１浅いウェルともいう。）、Ｎ型の導電型の浅いウェル（浅いＮウェル２２という。第２浅いウェルともいう。）、Ｐ型の導電型の浅いウェル２３（浅いＰウェル２３という。第３浅いウェルともいう。）及びＮ型の導電型の浅いウェル（浅いＮウェル２４という。第４浅いウェルともいう。）を含んでいる。また、半導体基板３０は、Ｎ型の導電型の周回ウェル３５を含んでもよい。
浅いＰウェル２１及び浅いＮウェル２２は、半導体基板３０を主面１０側から見て、第１領域１１、すなわち、深いＮウェル２０が形成された領域に形成されている。浅いＰウェル２１及び浅いＮウェル２２は、主面１０側から見て、互いに異なる領域になるように、半導体基板３０の主面１０側の部分に形成されている。浅いＰウェル２１及び浅いＮウェル２２は、深いＮウェル２０上に形成されている。よって、半導体基板３０は、主面１０からの深さ方向において、深いＮウェル２０よりも浅い部分に形成された浅いＰウェル２１及び浅いＮウェル２２を含んでいる。
周回ウェル３５は、深いＮウェル２０の周縁（周囲・外周）に沿って、深いＮウェル２０の辺縁（へりの部分）の主面側に形成されてもよい。したがって、周回ウェル３５は、浅いＰウェル２１及び浅いＮウェル２２を囲んでもよい。例えば、周回ウェル３５は、複数の浅いＰウェル２１及び複数の浅いＮウェルを含むロジック領域３１を囲んでいる。周回ウェル３５は、デザインルール上において形成される場合がある。
浅いＰウェル２３及び浅いＮウェル２４は、半導体基板３０を主面１０側から見て、第２領域１２、すなわち、深いＮウェル２０が形成されていない領域に形成されている。浅いＰウェル２３及び浅いＮウェル２４は、主面１０側から見て、互いに異なる領域になるように、半導体基板３０の主面１０側の部分に形成されている。浅いＰウェル２３及び浅いＮウェル２４は、基材部３４上に形成されている。よって、半導体基板３０は、主面１０からの深さ方向において、基材部３４よりも浅い部分に形成された浅いＰウェル２３及び浅いＮウェル２４を含んでいる。
深いＮウェル２０は、第１領域１１に形成されている。よって、半導体基板３０を主面１０側から見て、深いＮウェル２０は、浅いＰウェル２３及び浅いＮウェル２４が形成された領域以外の領域であって、浅いＰウェル２１及び浅いＮウェル２２を含む領域に形成されている。半導体基板３０は、主面１０からの深さ方向において、浅いＰウェル２１及び浅いＮウェル２２よりも深い部分に形成された深いＮウェル２０を含んでいる。
基材部３４は、半導体基板３０を主面１０側から見て、浅いＰウェル２３、浅いＮウェル２４及び深いウェル２０を含む領域に形成されている。半導体基板３０は、主面１０からの深さ方向において、浅いＰウェル２３、浅いＮウェル２４及び深いウェル２０よりも深い部分に形成された基材部３４を含んでいる。
例えば、ロジック領域３１における深いＮウェル２０上には、Ｘ軸方向に延びた複数の浅いＰウェル２１が、Ｙ軸方向に間隔を空けて形成されている。各浅いＰウェル２１の間には、浅いＮウェル２２が形成されている。したがって、Ｘ軸方向に延びた複数の浅いＮウェル２２もＹ軸方向に間隔を空けて配置されている。よって、ロジック領域３１における深いＮウェル２０上には、Ｘ軸方向に延びた浅いＰウェル２１と、Ｘ軸方向に延びた浅いＮウェル２２とが、Ｙ軸方向に交互に配置されている部分を含んでいる。
例えば、ロジック領域３２では、Ｘ軸方向に延びた複数の浅いＰウェル２３がＹ軸方向に間隔を空けて配置されている。各浅いＰウェル２３の間には、浅いＮウェル２４が配置されている。したがって、Ｘ軸方向に延びた複数の浅いＮウェル２４もＹ軸方向に間隔を空けて配置されている。よって、ロジック領域３２の基材部３４上には、Ｘ軸方向に延びた浅いＰウェル２３と、Ｘ軸方向に延びた浅いＮウェル２４とが、Ｙ軸方向に交互に配置されている部分を含んでいる。
第１領域１１のロジック領域３１以外の領域にも、深いＮウェル２０上に浅いＰウェル２１及び浅いＮウェル２２が形成されてもよい。例えば、メモリ領域３３には、Ｘ軸方向に延びた複数の浅いＰウェル２１及びＸ軸方向に延びた複数の浅いＮウェル２２がＹ軸方向に間隔を空けて交互に配置されている。
第１領域１１において、ロジック領域３１及びメモリ領域３３は、機能及びタイミング設計の観点から半導体装置１００に混載されている。設計上の傾向から、主面１０側から見た浅いＰウェル２１及び浅いＰウェル２３の面積が大きくなっている。
ロジック領域３１の浅いＰウェル２１上には、Ｎ型の電界効果トランジスタ４１が形成されている。電界効果トランジスタ４１は、例えば、ＮＭＯＳトランジスタである。電界効果トランジスタ４１のゲート電極Ｇの両側に、Ｎ型の拡散層Ｎが形成されている。Ｎ型の拡散層Ｎの一方はソースであり、他方はドレインとなっている。このように、電界効果トランジスタ４１の拡散層Ｎは、浅いＰウェル２１の主面１０側に形成されている。
ロジック領域３１の浅いＮウェル２２上には、Ｐ型の電界効果トランジスタ４２が形成されている。電界効果トランジスタ４２は、例えば、ＰＭＯＳである。電界効果トランジスタ４２のゲート電極Ｇの両側に、Ｐ型の拡散層Ｐが形成されている。Ｐ型の拡散層Ｐの一方はソースであり、他方はドレインとなっている。このように、電界効果トランジスタ４２の拡散層Ｐは、浅いＮウェル２２の主面１０側に形成されている。
ロジック領域３１において、電界効果トランジスタ４１及び４２のドレイン電極Ｄは接続されている。電界効果トランジスタ４１及び４２をまとめてトランジスタ対Ｔｒ１という（トランジスタ対Ｔｒ１を、第１トランジスタ対ともいう）。トランジスタ対Ｔｒ１は、電界効果トランジスタ４１及び４２を含んでいる。トランジスタ対Ｔｒ１は、例えば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含むＣＭＯＳトランジスタである。ロジック領域３１には、複数のトランジスタ対Ｔｒ１〜Ｔｒ３が形成されている。
ロジック領域３２の浅いＰウェル２３上には、Ｎ型の電界効果トランジスタ４３が形成されている。電界効果トランジスタ４３は、例えば、ＮＭＯＳトランジスタである。電界効果トランジスタ４３のゲート電極Ｇの両側に、Ｎ型の拡散層Ｎが形成されている。Ｎ型の拡散層Ｎの一方はソースであり、他方はドレインとなっている。このように、電界効果トランジスタ４３の拡散層Ｎは、浅いＰウェル２３の主面１０側に形成されている。
ロジック領域３２の浅いＮウェル２４上には、Ｐ型の電界効果トランジスタ４４が形成されている。電界効果トランジスタ４４は、例えば、ＰＭＯＳである。電界効果トランジスタ４４のゲート電極Ｇの両側に、Ｐ型の拡散層Ｐが形成されている。Ｐ型の不純物層Ｐの一方はソースであり、他方はドレインとなっている。このように、電界効果トランジスタ４４の拡散層Ｐは、浅いＮウェル２４の主面１０側に形成されている。
ロジック領域３２において、電界効果トランジスタ４３及び４４のゲート電極Ｇは接続されている。電界効果トランジスタ４３及び４４をまとめてトランジスタ対Ｔｒ４という（トランジスタ対Ｔｒ４を第２トランジスタ対ともいう）。トランジスタ対Ｔｒ４は、電界効果トランジスタ４３及び４４を含んでいる。トランジスタ対Ｔｒ４は、例えば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含むＣＭＯＳトランジスタである。ロジック領域３２には、複数のトランジスタ対Ｔｒ４〜Ｔｒ６が形成されている。
トランジスタ対Ｔｒ１と、トランジスタ対Ｔｒ４とは接続されている。例えば、トランジスタ対Ｔｒ１の出力と、トランジスタ対Ｔｒ４の入力とは接続されている。具体的には、トランジスタ対Ｔｒ１のドレイン電極Ｄは、トランジスタ対Ｔｒ４のゲート電極Ｇと、トランジスタ対間配線６１によって接続されている。同様に、トランジスタ対Ｔｒ２とトランジスタ対Ｔｒ５、及び、トランジスタ対Ｔｒ３とトランジスタ対Ｔｒ６とは接続されている。例えば、トランジスタ対Ｔｒ２の出力と、トランジスタ対Ｔｒ５の入力とは接続され、トランジスタ対Ｔｒ３の出力と、トランジスタ対Ｔｒ６の入力とは接続されている。具体的には、トランジスタ対Ｔｒ２のドレイン電極Ｄは、トランジスタ対Ｔｒ５のゲート電極Ｇと、トランジスタ対間配線６１によって接続されている。トランジスタ対Ｔｒ３のドレイン電極Ｄは、トランジスタ対Ｔｒ６のゲート電極Ｇとトランジスタ対間配線６１によって接続されている。なお、各トランジスタ対Ｔｒ１〜３の入力と、各トランジスタ対Ｔｒ４〜６の出力とが接続されてもよい。
このように、トランジスタ対間配線６１は、トランジスタ対Ｔｒ１〜Ｔｒ３と、トランジスタ対Ｔｒ４〜Ｔｒ６とを接続する。半導体装置１００は、トランジスタ対Ｔｒ１〜Ｔｒ６及びトランジスタ対間配線６１も備えている。
微細化された半導体装置１００の製造プロセスにおいて、成膜工程及びエッチング工程は、プラズマを用いた処理を含む場合がある。プラズマを用いた処理によっては、半導体基板３０が、６〜８Ｖに帯電する場合がある。そして、図１〜図３に示すように、深いＮウェル２０に蓄積された電荷量が大きい程、トランジスタ対Ｔｒ１〜Ｔｒ３のドレイン電極Ｄと、トランジスタ対Ｔｒ４〜Ｔｒ６のゲート電極Ｇとの間の電位が大きくなる。これにより、トランジスタ対Ｔｒ４〜Ｔｒ６に、ゲート破壊が発生する。例えば、トランジスタ対Ｔｒ４〜Ｔｒ６のゲートの絶縁膜に破壊が発生する。
トランジスタ対Ｔｒ４〜Ｔｒ６のゲート破壊を抑制する例として、例えば、図３に示すように、半導体装置１００は、拡散タップ５１及び５２を備えてもよい。
拡散タップ５１は、浅いＰウェル２１の主面１０側に形成されている。拡散タップ５１は、Ｐ型の導電型の拡散層Ｐを含んでいる。浅いＰウェル２１上に形成された拡散タップ５１は、タップ間配線６２に接続されている。拡散タップ５２は、浅いＰウェル２３の主面１０側に形成されている。拡散タップ５２は、Ｐ型の導電型の拡散層Ｐを含んでいる。浅いＰウェル２３上に形成された拡散タップ５２は、タップ間配線６２に接続されている。したがって、タップ間配線６２は、拡散タップ５１と、拡散タップ５２とを接続する。
タップ間配線６２が属する配線層は、トランジスタ対間配線６１が属する配線層よりも半導体基板３０側に配置されている。すなわち、タップ間配線６２が属する配線層は、トランジスタ対間配線６１が属する配線層よりも下層となっている。
このように、タップ間配線６２が、トランジスタ対間配線６１よりも下層なので、タップ間配線６２は、トランジスタ対間配線６１よりも先に形成されている。これにより、トランジスタ対Ｔｒ１〜Ｔｒ３のドレイン電極Ｄと、トランジスタ対Ｔｒ４〜６のゲート電極Ｇとをトランジスタ対間配線６１で接続する前に、プラズマを用いた処理を行うことができる。よって、プラズマを用いた処理によって発生し、深いＮウェル２０に蓄積された電荷を、タップ間配線６２を介して基材部３４に移動させることができる。
しかしながら、図３に示した半導体装置１００においても、トランジスタ対Ｔｒ４〜Ｔｒ６に、ゲート破壊が発生する場合がある。そして、ゲート破壊の不良解析を進める中で、ゲート破壊が発生する現象は、深いＮウェル２０の面積に関わらず、図１及び図２に示すようなトランジスタ対Ｔｒ１〜Ｔｒ３の拡散層Ｎが形成された浅いＰウェル２１の面積に関係があることを、発明者らは見出した。
すなわち、深いＮウェル２０上に形成された浅いＰウェル２１の面積が大きいほど、チャージアップしている電荷量が大きくなる。これにより、トランジスタ対Ｔｒ１〜Ｔｒ３のドレイン電極Ｄに接続されたトランジスタ対Ｔｒ４〜Ｔｒ６のゲート破壊が発生する。一方、深いＮウェル２０上に形成された浅いＰウェル２１の面積が小さければ、チャージアップしている電荷量が小さくなる。これにより、トランジスタ対Ｔｒ１〜Ｔｒ３のドレイン電極Ｄに接続されたトランジスタ対Ｔｒ４〜Ｔｒ６のゲート破壊が抑制されると考えられる。
このことを確認するために、図３に示す構造の等価回路を作成し、作成した等価回路を用いてシミュレーションを行う。図４は、半導体装置１００に形成された寄生バイポーラＢ１を例示した回路図であり、図３に示した半導体装置１００の構造の等価回路を示している。
図３及び図４に示すように、寄生バイポーラＢ１のベース、エミッタ及びコレクタは、深いＮウェル２０、浅いＰウェル２１及び基材部３４によって形成されている。トランジスタ対Ｔｒ１とトランジスタ対Ｔｒ４との間で移動する電荷量は、浅いＰウェル２１に蓄積された電荷量と、深いＮウェル２０に蓄積された電荷量に依存すると考えられる。このような構成を用いて、半導体装置１００のゲート破壊のシミュレーションを行う。
図５は、半導体装置１００のゲート破壊のシミュレーション結果を例示した図である。図５において、チャージアップした電流密度を０．１Ａ／ｍ２に設定する。図５のＤＮウェル面積は、深いＮウェル２０の面積である。図５のＰウェル面積は、電界効果トランジスタ４１の拡散層Ｎが形成された浅いＰウェル２１の面積である。抵抗ＲＰＷＧは、シミュレーション上のパラメータであり、蓄積された電荷が電流として流れる経路の抵抗を示している。ＯＫはゲート破壊が抑制されることを示し、ＮＧは、ゲート破壊が発生することを示している。
解析チップＡの場合には、深いＮウェル２０の面積は、７．５×１０７［μｍ２］であり、浅いＰウェル２１の面積は、２．６×１０７［μｍ２］である。解析チップＡについて、ゲート破壊の発生をシミュレーションすると、抵抗ＲＰＷＧが１［ｋΩ］程度の小さい場合には、ゲート破壊が抑制され（ＯＫ）、抵抗ＲＰＷＧが１［ＭΩ］程度の大きい場合には、ゲート破壊が発生し（ＮＧ）、抵抗ＲＰＷＧが３００［ＭΩ］の無限大程度の場合には、ゲート破壊が発生する（ＮＧ）。このように、浅いＰウェル２１の面積が大きいと、抵抗ＲＰＷＧを小さく抑えなければ、ゲート破壊が発生する。すなわち、ゲート破壊を抑制することが困難なことを示している。
解析チップＢの場合には、深いＮウェル２０の面積は、７．２×１０７［μｍ２］であり、浅いＰウェル２１の面積は、２．５×１０５［μｍ２］である。解析チップＢについて、ゲート破壊の発生をシミュレーションすると、抵抗ＲＰＷＧが１［ｋΩ］程度の小さい場合には、ゲート破壊が抑制され（ＯＫ）、抵抗ＲＰＷＧが１［ＭΩ］程度の大きい場合には、ゲート破壊が抑制され（ＯＫ）、抵抗ＲＰＷＧが３００［ＭΩ］の無限大程度の場合には、ゲート破壊が発生する（ＮＧ）。この場合でも、浅いＰウェル２１の面積が大きいので、抵抗ＲＰＷＧを小さく抑えなければ、ゲート破壊が発生する。すなわち、ゲート破壊を抑制することが困難なことを示している。
解析チップＣの場合には、深いＮウェル２０の面積は、３．５×１０７［μｍ２］であり、浅いＰウェル２１の面積は、８．８×１０３［μｍ２］である。解析チップＣについて、ゲート破壊の発生をシミュレーションすると、抵抗ＲＰＷＧが１［ｋΩ］程度の小さい場合には、ゲート破壊が抑制され（ＯＫ）、抵抗ＲＰＷＧが１［ＭΩ］程度の大きい場合には、ゲート破壊が抑制され（ＯＫ）、抵抗ＲＰＷＧが３００［ＭΩ］の無限大程度の場合には、ゲート破壊が抑制される（ＯＫ）。浅いＰウェル２１の面積が小さいと、ゲート破壊を抑制することができる。
このように、深いＮウェル２０上に形成された浅いＰウェル２１の面積が大きいほど、トランジスタ対Ｔｒ４〜Ｔｒ６のゲート破壊が発生している。したがって、浅いＰウェル２１の面積が大きいほど、浅いＰウェル２１及び深いＮウェル２０にチャージアップする電荷量が大きくなると考えられる。よって、浅いＰウェル２１の面積を小さくすれば、チャージアップしている電荷量を小さくすることができると考えられる。これにより、トランジスタ対Ｔｒ４〜Ｔｒ６のゲート破壊を抑制することができると考えられる。以下に示す本実施形態は、上記の知見に基づいたものである。
（実施形態１）
次に、実施形態１に係る半導体装置１を説明する。図６は、実施形態１に係る半導体装置１を例示した平面図である。図６に示す半導体装置１は、図１の半導体装置１００のＡ領域に相当する部分の拡大図となっている。半導体装置１も半導体装置１００と同様に、第１領域１１及び第２領域１２を有している。第１領域１１における半導体基板３０は、深いＮウェル２０（深いウェル）を含んでいる。
また、半導体基板３０は、半導体基板３０を主面１０側から見て、互いに異なる領域になるように、半導体基板３０の主面１０側の部分に形成された浅いＰウェル２１（第１浅いウェル）、浅いＮウェル２２（第２浅いウェル）、浅いＰウェル２３（第３浅いウェル）及び浅いＮウェル２４（第４浅いウェル）を含んでいる。また、半導体基板３０は、Ｎ型の導電型の周回ウェル３５を含んでもよい。
深いＮウェル２０は、浅いＰウェル２３及び浅いＮウェル２４が形成された領域以外の領域であって、浅いＰウェル２１及び浅いＮウェル２２を含む領域に形成されている。半導体基板３０は、主面１０からの深さ方向において、浅いＰウェル２１及び浅いＮウェル２２よりも深い部分に形成された深いＮウェル２０を含んでいる。
周回ウェル３５は、深いＮウェル２０の周縁（周囲・外周）に沿って、深いＮウェル２０の辺縁（へりの部分）の主面側に形成されてもよい。したがって、周回ウェル３５は、浅いＰウェル２１及び浅いＮウェル２２を囲んでもよい。例えば、周回ウェル３５は、複数の浅いＰウェル２１及び複数の浅いＮウェル２２を含むロジック領域３１を囲んでいる。周回ウェル３５は、デザインルール上において形成される場合がある。
実施形態１に係る半導体装置１においては、第１領域１１に形成された浅いＰウェル２１及び浅いＮウェル２２の構成が半導体装置１００と異なっている。図６に示すように、浅いＰウェル２１は、ロジック領域３１の深いＮウェル２０上に複数形成されている。複数の浅いＰウェル２１は、Ｘ軸方向に延び、Ｙ軸方向に並んで配置されている。
浅いＮウェル２２は、各浅いＰウェル２１の間に形成された複数のＸ軸方向に延びた部分２２ａと、浅いＰウェル２１のＸ軸方向における両端側でＹ軸方向に延びた部分２２ｂと、を含んでいる。浅いＮウェル２２は、部分２２ａと部分２２ｂとがつながることにより一体化している。これにより、浅いＮウェル２２は、浅いＰウェル２１の領域における周縁に渡って囲むように配置されている。
例えば、各浅いＰウェル２１の＋Ｘ軸方向側及び−Ｘ軸方向側に形成された浅いＰウェル２１及び浅いＮウェル２２の形状は、レイアウト設計において用いられたバウンダリセル１５を反映したものとなっている。
図７は、実施形態１に係るバウンダリセル１５を例示した平面図である。図６及び図７に示すように、浅いＰウェル２１及び浅いＮウェル２２を形成する際には、あらかじめ、レイアウト設計を行う。レイアウト設計には、セルを用いる。バウンダリセル１５は、例えば、＋Ｚ軸方向から見て矩形をしている。矩形状をしたバウンダリセル１５の４つの角のうち、一つの角の近傍に、浅いＰウェル２１の部分が形成されている。バウンダリセル１５の浅いＰウェル２１の部分以外の部分は、浅いＮウェル２２となっている。このように、バウンダリセル１５は、浅いＰウェル２１の部分と、浅いＮウェル２２の部分を含んでいる。
図７に示すように、バウンダリセル１５ａは、＋Ｘ軸方向側の辺と＋Ｙ軸方向側の辺とがなす角の近傍に浅いＰウェル２１が配置されている。バウンダリセル１５ｂは、＋Ｘ軸方向側の辺と−Ｙ軸方向側の辺とがなす角の近傍に浅いＰウェル２１が配置されている。バウンダリセル１５ｃは、−Ｘ軸方向側の辺と−Ｙ軸方向側の辺とがなす角の近傍に浅いＰウェル２１が配置されている。バウンダリセル１５ｄは、−Ｘ軸方向側の辺と＋Ｙ軸方向側の辺とがなす角の近傍に浅いＰウェル２１が配置されている。
バウンダリセル１５ａを、Ｘ軸に対してミラー反転させるとバウンダリセル１５ｂになる。バウンダリセル１５ａを、Ｚ軸を回転軸として１８０°回転、すなわち、Ｘ軸に対してミラー反転及びＹ軸に対してミラー反転させるとバウンダリセル１５ｃになる。バウンダリセル１５ａを、Ｙ軸に対してミラー反転させるとバウンダリセル１５ｄになる。
バウンダリセル１５ａとバウンダリセル１５ｂとをＹ軸方向に隣り合わせて接合させる。その際に、接合させたバウンダリセル１５ａ及びバウンダリセル１５ｂの＋Ｘ軸方向側の辺の中央部に、浅いＰウェル２１の部分が形成されるようにする。この部分のＹ軸方向における長さは、浅いＰウェル２１のＹ軸方向の長さと同じ長さになっている。接合させたバウンダリセル１５ａ及びバウンダリセル１５ｂを、浅いＰウェル２１の−Ｘ軸方向側に配置させる。このとき、辺の中央部の浅いＰウェル２１の部分が、浅いＰウェル２１の−Ｘ軸方向側の端部と合致するように配置する。
また、バウンダリセル１５ｃとバウンダリセル１５ｄとをＹ軸方向に隣り合わせて接合させる。その際に、接合させたバウンダリセル１５ｃ及びバウンダリセル１５ｄの−Ｘ軸方向側の辺の中央部に、浅いＰウェル２１の部分が形成されるようにする。この部分のＹ軸方向における長さは、浅いＰウェル２１のＹ軸方向の長さと同じ長さになっている。接合させたバウンダリセル１５ｃ及びバウンダリセル１５ｄを、浅いＰウェル２１の＋Ｘ軸方向側に配置させる。このとき、辺の中央部の浅いＰウェル２１の部分が、浅いＰウェル２１の＋Ｘ軸方向側の端部と合致するように配置する。
接合させたバウンダリセル１５ａ及びバウンダリセル１５ｂ、並びに、バウンダリセル１５ｃ及びバウンダリセル１５ｄを、浅いＰウェル２１のＸ軸方向の両端部に配置する。これにより、浅いＮウェル２２は、浅いＰウェル２１の領域における周囲に渡って配置される。よって、浅いＰウェル２１は、浅いＮウェル２２によって周囲を取り囲まれる。このようにして、浅いＮウェル２２は、浅いＰウェル２１を、他の浅いＰウェル２１から分離する。
このように、浅いＮウェル２２は、浅いＰウェル２１を取り囲んでいるので、浅いＰウェル２１の面積を、所定の面積よりも小さくすることができる。所定の面積は、例えば、半導体装置１の設計条件によって決定される。
ここで、バウンダリセル１５の形状を説明する。図８は、実施形態１に係るバウンダリセル１５を例示した平面図である。図８に示すように、矩形をしたバウンダリセル１５において、４つの角のうち、１つの角の近傍に、浅いＰウェル２１が形成されている。それ以外の部分に浅いＮウェル２２が形成されている。バウンダリセル１５の浅いＰウェル２１の部分には、ダミー拡散層Ｄ１が配置されている。浅いＮウェル２２におけるダミー拡散層Ｄ１の＋Ｙ軸方向側には、ダミー拡散層Ｄ２が配置されている。バウンダリセル１５における浅いＰウェル２１の部分及び浅いＮウェル２２の部分にまたがるようにＹ軸方向に延びた複数のダミーゲート層ＤＧが配置されている。
微細化した半導体装置の製造プロセスにおいて、レイアウト依存効果（ＬＤＥ）におけるデバイス特性の変動が大きくなってきている。ＬＤＥを考慮し、且つ、浅いＰウェル２１を取り囲むように浅いＮウェル２２を配置する場合に、面積増加分を最小にする。そのため、すでに、ＬＤＥを考慮済としたＦＩＬＬセルに対して、バウンダリセル１５を配置させる。これにより、ダミー拡散層Ｄ１と浅いＮウェル２２との間の長さＳ１をレイアウトルールで最小とすることができる。また、浅いＮウェル２２のＹ軸方向に延びた部分２２ｂのＸ軸方向における長さＷ１をレイアウトルールで最小とすることができる。
図３に示す半導体装置１００と同様に、図６に示す半導体装置１において、電界効果トランジスタ４１の拡散層Ｎは、浅いＰウェル２１の主面１０側に形成され、電界効果トランジスタ４２の拡散層Ｐは、浅いＮウェル２２の主面１０側に形成されている。トランジスタ対Ｔｒ１（第１トランジスタ対）は、電界効果トランジスタ４１及び４２を含んでいる。トランジスタ対間配線６１は、第１トランジスタ対と第２トランジスタ対とを接続している。例えば、第１トランジスタ対の出力と、第２トランジスタの入力とを接続している。具体的には、トランジスタ対Ｔｒ１のドレイン電極Ｄは、トランジスタ対Ｔｒ４のゲート電極Ｇと、トランジスタ対間配線６１によって接続されている。同様に、トランジスタ対Ｔｒ２とトランジスタ対Ｔｒ５、及び、トランジスタ対Ｔｒ３とトランジスタ対Ｔｒ６とは接続されている。例えば、トランジスタ対Ｔｒ２の出力と、トランジスタ対Ｔｒ５の入力とは接続され、トランジスタ対Ｔｒ３の出力と、トランジスタ対Ｔｒ６の入力とは接続されている。さらに具体的には、トランジスタ対間配線６１は、各トランジスタ対Ｔｒ１〜Ｔｒ３のドレイン電極Ｄと、トランジスタ対Ｔｒ４（第２トランジスタ）〜Ｔｒ６のゲート電極Ｇとを接続する。なお、トランジスタ対間配線６１は、各トランジスタ対Ｔｒ１〜３の入力と、各トランジスタ対Ｔｒ４〜６の出力とを接続してもよい。本実施形態では、図３に示した拡散タップ５１及び５２は、形成されなくてもよいし、形成されてもよい。その他の構成は、半導体装置１００と同様の構成としてもよい。
本実施形態によれば、浅いＰウェル２１の面積を、所定の面積よりも小さくすることができる。これにより、トランジスタ対Ｔｒ４〜Ｔｒ６のゲート破壊を抑制することができる。これは、浅いＰウェル２１の面積が小さいと、浅いＰウェル２１及び深いＮウェル２０にチャージアップされる電荷量を小さくすることができるためと推測される。
さらに、この推測を推し進めれば、トランジスタ対間配線６１は、電界効果トランジスタ４１（第１電界効果トランジスタ）と、電界効果トランジスタ４３（第２電界効果トランジスタ）または電界効果トランジスタ４４（第３電界効果トランジスタ）とを接続してもよい。このように、深いＮウェル２０上に形成された電界効果トランジスタ４１及び４２、並びに、基材部３４上に形成された電界効果トランジスタ４３及び４４が、相補型のトランジスタの構成になっていなくても、浅いＰウェル２１の面積が小さいために、電界効果トランジスタ４３、または、電界効果トランジスタ４４の破壊を抑制することができると考えられる。
なお、トランジスタ対間配線６１は、電界効果トランジスタ４１の出力と、電界効果トランジスタ４３または電界効果トランジスタ４４の入力を接続してもよいし、電界効果トランジスタ４１のドレイン電極と、電界効果トランジスタ４３または電界効果トランジスタ４４のゲート電極とを接続してもよい。
また、バウンダリセル１５ａ〜１５ｄを用いることにより、浅いＰウェル２１及び浅いＮウェル２２をレイアウトする際に、容易にレイアウトすることができ、レイアウトルールに適合させることができる。
（実施形態２）
次に、実施形態２に係る半導体装置を説明する。図９は、実施形態２に係る半導体装置を例示した平面図である。図９に示すように、半導体装置２において、浅いＰウェル２１は、ロジック領域３１の深いＮウェル２０上に複数形成されている。複数の浅いＰウェル２１は、Ｘ軸方向に延び、Ｘ軸方向に並んで形成されている。また、複数の浅いＰウェル２１は、Ｙ軸方向にも並んで形成されてもよい。
浅いＮウェル２２は、浅いＰウェル２１を挟むように、浅いＰウェル２１のＹ軸方向の両側に形成され、Ｘ軸方向に延びた部分２２ａを含んでいる。また、浅いＮウェル２２は、浅いＰウェル２１のＸ軸方向における両端側でＹ軸方向に延びた部分２２ｂを含んでいる。さらに、Ｘ軸方向に並んだ浅いＰウェル２１の間に配置された部分２２ｃを含んでいる。浅いＮウェル２２は、部分２２ａ、部分２２ｂ及び部分２２ｃがつながることにより一体化している。
例えば、Ｘ軸方向に並んで形成された浅いＰウェル２１の間の部分において、浅いＰウェル２１及び浅いＮウェル２２の形状は、レイアウト設計において用いられたブリッジセル１６を反映したものとなっている。
図１０は、実施形態２に係るブリッジセルを例示した平面図である。図９及び図１０に示すように、ブリッジセル１６は、＋Ｚ軸方向から見て矩形をしている。矩形をしたブリッジセル１６の４つの角のうち、隣り合った２つの角の近傍に浅いＰウェル２１が配置されている。ブリッジセル１６の浅いＰウェル２１以外の部分は、浅いＮウェル２２となっている。このように、ブリッジセル１６は、浅いＰウェル２１の部分と、浅いＮウェル２２の部分を含んでいる。
ブリッジセル１６ａは、＋Ｘ軸方向側の辺と＋Ｙ軸方向側の辺とがなす角、並びに、−Ｘ軸方向側の辺と＋Ｙ軸方向側の辺とがなす角の近傍に浅いＰウェル２１が配置されている。ブリッジセル１６ｂは、＋Ｘ軸方向側の辺と−Ｙ軸方向側の辺とがなす角、並びに、−Ｘ軸方向側の辺と−Ｙ軸方向側の辺とがなす角の近傍に浅いＰウェル２１が配置されている。ブリッジセル１６ａを、Ｚ軸を回転軸としてＸＹ平面で時計の針の回転方向に１８０°回転させるとブリッジセル１６ｂになる。
ブリッジセル１６ａとブリッジセル１６ｂとをＹ軸方向に隣り合わせて接合させる。その際に、接合させたブリッジセル１６ａ及びブリッジセル１６ｂの＋Ｘ軸方向側の辺の中央部及び−Ｘ軸方向側の辺の中央部に、浅いＰウェル２１の部分が配置されるようにする。この浅いＰウェル２１の部分のＹ軸方向における長さは、浅いＰウェル２１のＹ軸方向の長さと同じ長さになっている。接合させたブリッジセル１６ａ及びブリッジセル１６ｂを、浅いＰウェル２１のＸ軸方向における中央部に配置させる。このとき、辺の中央部の浅いＰウェル２１の部分が、浅いＰウェル２１のＹ軸方向における幅と合致するように配置する。
接合させたブリッジセル１６ａ及びブリッジセル１６ｂを、浅いＰウェル２１のＸ軸方向における中央部に配置することにより、浅いＮウェル２２の部分２２ｃは、浅いＰウェル２１をＸ軸方向に分割する。そして、浅いＮウェル２２は、浅いＰウェル２１の領域における周囲に渡って配置される。よって、浅いＰウェル２１は、浅いＮウェル２２によって周囲を取り囲まれる。このようにして、浅いＮウェル２２は、浅いＰウェル２１を、他の浅いＰウェル２１から分離する。
このように、深いＮウェル２０上に形成された浅いＮウェル２２は、浅いＰウェル２１を囲んでいる。これにより、浅いＰウェル２１の面積を、所定の面積よりも小さくすることができる。所定の面積は、例えば、半導体装置２の設計条件によって決定される。
ここで、ブリッジセル１６の形状を説明する。図１１は、実施形態２に係るブリッジセル１６を例示した平面図である。図１１に示すように、矩形をしたブリッジセル１６において、４つの角のうち、隣り合った２つの角の近傍に、浅いＰウェル２１が形成されている。それ以外の部分に浅いＮウェル２２が形成されている。ブリッジセル１６の浅いＰウェル２１の部分には、ダミー拡散層Ｄ１が配置されている。浅いＮウェル２２におけるダミー拡散層Ｄ１の＋Ｙ軸方向側には、ダミー拡散層Ｄ２が配置されている。ブリッジセル１６における浅いＰウェル２１の部分及び浅いＮウェル２２の部分にまたがるようにＹ軸方向に延びた複数のダミーゲート層ＤＧが配置されている。
本実施形態でも、すでに、ＬＤＥを考慮済としたＦＩＬＬセルに対して、ブリッジセル１６を配置させる。これにより、ダミー拡散層Ｄ１と浅いＮウェル２２との間の長さＳ２をレイアウトルールで最小とすることができる。また、浅いＰウェル２１の間に配置された浅いＮウェル２２の部分２２ｃのＸ軸方向における長さＷ２をレイアウトルールで最小とすることができる。
図３の半導体装置１００と同様に、図９に示す半導体装置２において、電界効果トランジスタ４１の拡散層Ｎは、浅いＰウェル２１の主面１０側に形成され、電界効果トランジスタ４２の拡散層Ｐは、浅いＮウェル２２の主面１０側に形成されている。トランジスタ対Ｔｒ１は、電界効果トランジスタ４１及び４２を含んでいる。トランジスタ対間配線６１は、トランジスタ対Ｔｒ１〜Ｔｒ３のドレイン電極Ｄと、トランジスタ対Ｔｒ４〜Ｔｒ６のゲート電極Ｇとを接続する。本実施形態では、図３に示した拡散タップ５１及び５２は、形成されなくてもよいし、形成されてもよい。その他の構成は、半導体装置１００及び半導体装置１と同様の構成としてもよい。
本実施形態によれば、浅いＰウェル２１の面積を、実施形態１における面積よりもさらに小さくすることができる。実施形態１の構成でも、浅いＰウェル２１の面積を所定の面積よりも小さくすることができない場合には、実施形態２のブリッジセル１６ａ及び１６ｂを用いることにより、浅いＰウェル２１を分割することができる。これにより、浅いＰウェル２１の面積を所定の面積よりも小さくすることができる。よって、ゲート破壊を抑制することができる。また、ブリッジセル１６ａ及び１６ｂを用いることにより、浅いＰウェル２１及び浅いＮウェル２２をレイアウトする際に、容易にレイアウトすることができ、レイアウトルールに適合させることができる。この他の効果は、実施形態１の記載に含まれている。
（変形例）
次に、実施形態２の変形例を説明する。本変形例は、囲みセルを用いた例である。図１２は、実施形態２の変形例に係る半導体装置を例示した平面図である。図１３は、比較例に係る半導体装置を例示した平面図である。
図１２に示すように、変形例の半導体装置２ａにおいて、第１領域１１における深いＮウェル２０上に、浅いＮウェル２２に囲まれた浅いＰウェル２１ａが形成されている。浅いＰウェル２１ａの＋Ｘ軸方向側及び−Ｘ軸方向側の部分は、バウンダリセル１５を反映した浅いＰウェル２１及び浅いＮウェル２２の形状となっている。また、浅いＰウェル２１ａの−Ｙ軸方向側の部分は、囲みセル１７を反映した浅いＰウェル２１及び浅いＮウェル２２の形状となっている。
囲みセル１７は、例えば、矩形の形状となっている。囲みセル１７は、セルの＋Ｙ軸方向側半分に浅いＰウェル２１が配置され、セルの−Ｙ軸方向側半分に浅いＮウェル２２が配置されている。囲みセル１７は、Ｘ軸方向に延びた浅いＮウェル２２に対して、間に浅いＰウェル２１を挟むように、浅いＮウェル２２の−Ｙ軸方向側に配置されている。そのように配置することで、浅いＮウェル２２の間で、Ｘ軸方向に延びた浅いＰウェル２１ａは形成される。
そして、Ｘ軸方向に延びた浅いＰウェル２１の＋Ｘ軸方向側及び−Ｘ軸方向側に、バウンダリセル１５を配置する、これにより、浅いＰウェル２１ａの領域における周縁に渡って、浅いＮウェル２２を配置することができる。なお、囲みセル１７は、セルの−Ｙ軸方向側半分に浅いＰウェル２１が配置され、セルの＋Ｙ軸方向側半分に浅いＮウェル２２が配置されてもよい。囲みセル１７をＸ軸方向に沿って並べる個数は、浅いＮウェル２２の長さによる。
このように、浅いＮウェル２２は、浅いＰウェル２１ａを囲んでいる。これにより、浅いＰウェル２１ａの面積を、所定の面積よりも小さくすることができる。所定の面積は、例えば、半導体装置２ａの設計条件によって決定される。
図１２に示すように、電界効果トランジスタ４５は、浅いＰウェル２１ａの主面１０側に形成され、電界効果トランジスタ４６は、浅いＮウェル２２の主面１０側に形成されている。トランジスタ対Ｔｒ７は、電界効果トランジスタ４５及び４６を含んでいる。
電界効果トランジスタ４７は、第２領域１２における浅いＰウェル２３の主面１０側に形成され、電界効果トランジスタ４８は、第２領域１２における浅いＮウェル２４の主面１０側に形成されている。トランジスタ対Ｔｒ８は、電界効果トランジスタ４７及び４８を含んでいる。
トランジスタ対間配線６１は、トランジスタ対Ｔｒ７のドレイン電極Ｄと、トランジスタ対Ｔｒ８のゲート電極Ｇとを接続する。本変形でも、図３に示した拡散タップ５１及び５２は、形成されなくてもよいし、形成されてもよい。その他の構成は、半導体装置１００、半導体装置１及び２と同様の構成としてもよい。
本変形例によれば、電界効果トランジスタ４５の拡散層が形成された浅いＰウェル２１ａの面積を、所定の面積よりも小さくすることができる。これにより、トランジスタ対Ｔｒ８のゲート破壊を抑制することができる。
これに対して、図１３に示すように、比較例に係る半導体装置１０１においては、深いＮウェル２０上に、一本のＸ軸方向に延びた浅いＮウェル２２が形成されている。浅いＮウェル２２の周りには、浅いＰウェル２１ｂが拡がっている。例えば、メモリ領域等の他の領域の浅いＰウェル２１と共通となっている場合もある。
比較例では、浅いＰウェル２１ｂ及び浅いＮウェル２２がストライプ状に形成されていない。よって、バウンダリセル１５及びブリッジセル１６だけでは、浅いＰウェル２１ｂの周縁を浅いＮウェル２２で囲むことが困難になっている。したがって、浅いＰウェル２１ｂの面積を所定の面積よりも小さくすることができない。これにより、トランジスタ対Ｔｒ８のゲート破壊を抑制することができない。
（実施形態３）
次に、実施形態３に係る半導体装置を説明する。図１４は、実施形態３に係る半導体装置を例示した平面図である。図１４に示すように、半導体装置３は、拡散タップ５１（第１拡散タップ）及び拡散タップ５２（第２拡散タップ）を有している。拡散タップ５１及び５２は、Ｐ型の導電型の拡散層を含んでいる。拡散タップ５１は、浅いＰウェル２１の主面１０側に形成されている。また、拡散タップ５２は、浅いＰウェル２３の主面１０側に形成されている。そして、拡散タップ５１と、拡散タップ５２とは、タップ間配線６２（第１タップ間配線）により接続されている。タップ間配線６２が属する配線層は、トランジスタ対間配線６１が属する配線層よりも半導体基板３０側に配置されている。
したがって、トランジスタ対Ｔｒ１〜Ｔｒ３と、トランジスタ対Ｔｒ４〜６とをトランジスタ対間配線６１で接続する前、具体的には、一例として、トランジスタ対Ｔｒ１〜Ｔｒ３のドレイン電極Ｄと、トランジスタ対Ｔｒ４〜６のゲート電極Ｇとをトランジスタ対間配線６１で接続する前に、プラズマを用いた処理を行うことができる。プラズマを用いた処理によって発生し、深いＮウェル２０及び浅いＰウェル２１に蓄積された電荷を、タップ間配線６２を介して基材部３４に移動させることができる。
タップ間配線６２によって電荷を移動させることにより、浅いＰウェル２１の面積を、実施形態１及び２で用いた所定の面積よりも大きくすることができる。タップ間配線６２によって接続されていない場合には、深いＮウェル２０及び浅いＰウェル２１に電荷が蓄積されるままになる。そして、トランジスタ対Ｔｒ１〜Ｔｒ３のドレイン電極Ｄと、トランジスタ対Ｔｒ１〜Ｔｒ３のゲート電極Ｇとが接続されたときに、電荷がトランジスタ対Ｔｒ１〜Ｔｒ３１に流れる。
実施形態１及び２のように、浅いＰウェル２１の面積が所定の第１閾値よりも小さい場合には、深いＮウェル２０及び浅いＰウェル２１に蓄積された電荷量が小さいものと考えられる。よって、第１閾値よりも小さい面積であれば、ゲート破壊を抑制することができる。
これに対して、本実施形態においては、浅いＰウェル２１の面積を第１閾値よりも大きい第２閾値まで拡げることができる。このように第２閾値を第１閾値よりも大きくすることができるので、設計の選択肢を広げることができる。これにより、半導体装置３の主面１０を有効に活用することができる。
拡散タップ５１は、Ｘ軸方向に延びた浅いＰウェル２１のＸ軸方向における端部に設けられている。例えば、浅いＰウェル２１の主面１０上に形成される種々の配線層のうち、下層側の配線層は、バッファ、ＮＡＮＤ等の素子のために用いられる。したがって、拡散タップ５１を、浅いＰウェル２１のＸ軸方向における端部に形成することにより、それらの素子との物理的な障害を避け、素子の配置の自由度を高めることができる。この他の効果は、実施形態１及び２の記載に含まれている。
（実施形態４）
次に、実施形態４に係る半導体装置を説明する。本実施形態は、電源遮断スイッチを有する半導体装置の例である。図１５は、実施形態４に係る半導体装置を例示した平面図である。図１６は、実施形態４に係る半導体装置を例示した平面図であり、図１５のＢ領域における拡大図を示している。図１７は、実施形態４に係る半導体装置の電源遮断スイッチを例示した回路図である。図１８は、実施形態４に係る半導体装置を例示した断面図である。なお、図１８の断面図は、模式的なものである。
図１５に示すように、半導体装置４の主面１０の中央部には、第２領域１２が設けられている。そして、第１領域１１は、第２領域１２の内部に島状に形成され、第２領域１２に周囲を取り囲まれている。第１領域１１と第２領域１２とは信号配線等の配線により接続されている。第１領域１１と第２領域１２とは、複数の箇所で接続されてもよい。半導体装置４は、電源分離領域と、非電源分離領域を有している。例えば、第１領域１１は、電源分離領域となっている。
図１６に示すように、半導体装置４は、電源遮断スイッチ７０を備えている。電源遮断スイッチ７０は、例えば、第１領域１１と、第２領域１２との境界の近傍に形成されている。第１領域１１において、深いＮウェル２０上に浅いＰウェル２１及び浅いＮウェル２２が形成されている。
浅いＰウェル２１上には、電界効果トランジスタ４１が形成されている。浅いＮウェル２２上には、電界効果トランジスタ４２が形成されている。トランジスタ対Ｔｒ１は、電界効果トランジスタ４１及び４２を含んでいる。
第２領域１２において、基材部３４上に浅いＰウェル２３及び浅いＮウェル２４が形成されている。浅いＰウェル２３上には、電界効果トランジスタ４３が形成されている。浅いＮウェル２４には、電界効果トランジスタ４４が形成されている。トランジスタ対Ｔｒ４は、電界効果トランジスタ４３及び４４を含んでいる。トランジスタ対間配線６１は、トランジスタ対Ｔｒ１のドレイン電極Ｄと、トランジスタ対Ｔｒ４のゲート電極Ｇとを接続している。
図１７に示すように、第１領域１１は、電源分離領域となっている。第１領域１１にトランジスタ対Ｔｒ１が形成されている。トランジスタ対Ｔｒ１を構成する電界効果トランジスタ４２のソースはＶＤＤに接続され、電界効果トランジスタ４１のソースはＶＳＳＭに接続されている。一方、トランジスタ対Ｔｒ４における電界効果トランジスタ４４のソースはＶＤＤに接続され、電界効果トランジスタ４３のソースはＶＳＳに接続されている。そして、ＶＳＳＭと、ＶＳＳとの間に、電源遮断スイッチ７０が設けられている。例えば、グランド側の電源配線に電源遮断スイッチ７０が設けられている。電源遮断領域である第１領域１１のグランド側電圧Ｖｓｓｍは、非電源遮断領域のグランド側電圧Ｖｓｓと異なっている。したがって、電源遮断スイッチ７０は、トランジスタ対Ｔｒ１の電源配線と、トランジスタ対Ｔｒ４の電源配線と、の間の導通を制御している。電源遮断スイッチ７０の導通の制御は、例えば、制御部ＣＴＬによって行われる。電源遮断スイッチ７０によって、導通を遮断することにより、トランジスタ対Ｔｒ１の電源配線と、トランジスタ対Ｔｒ４の電源電圧と、を異なるようにすることができる。
本実施形態の半導体装置４では、トランジスタ対Ｔｒ１の電源電圧と、トランジスタ対Ｔｒ４の電源電圧とが異なっているため、第１領域１１の浅いＰウェル２１と、第２領域１２の浅いＰウェル２３とを、例えば、タップ間配線６２により接続することができない。そこで、電源遮断スイッチ７０を用いて、タップ間配線６２のように、深いＮウェル２０及び浅いＰウェル２１に蓄積された電荷を基材部３４側に移動させる。
図１８に示すように、深いＮウェル２０の主面１０側における浅いＰウェル２１及び浅いＮウェル２２が形成された領域以外の領域には、浅いＰウェル２５（第５浅いウェル）が形成されている。浅いＰウェル２５上には、電界効果トランジスタ４９が形成されている。すなわち、電界効果トランジスタ４９のソース及びドレインとなる一方の拡散層Ｎ及び他方の拡散層Ｎは、浅いＰウェル２５の主面１０側に形成されている。電界効果トランジスタ４９は、電源遮断用のトランジスタである。
浅いＰウェル２１の主面１０側には、Ｐ型の拡散層Ｐを含んだ拡散タップ５３（第３拡散タップ）が形成されている。浅いＰウェル２３の主面１０側には、Ｐ型の拡散層Ｐを含んだ拡散タップ５４（第４拡散タップ）が形成されている。そして、電界効果トランジスタ４９のドレインと、拡散タップ５３とはスイッチ配線６３によって接続されている。電界効果トランジスタ４９のソースと、拡散タップ５４とは、スイッチ配線６４によって接続されている。
スイッチ配線６３が属する配線層及びスイッチ配線６４が属する配線層は、トランジスタ対間配線６１が属する配線層よりも半導体基板３０側に配置されている。すなわち、スイッチ配線６３及びスイッチ配線６４の方が、トランジスタ対間配線６１よりも下層に形成されている。したがって、半導体装置４の製造工程において、スイッチ配線６３及びスイッチ配線６４が、トランジスタ対間配線６１よりも先に形成されている。
電界効果トランジスタ４９は、ゲート電極に電圧を印加しない状態で、一方の拡散層Ｎと他方の拡散層Ｎとの間にチャネル電流が流れるように形成されている。半導体装置４の製造工程において、スイッチ配線６３及びスイッチ配線６４が形成された時点で、電界効果トランジスタ４９のゲート電極には電圧が印加されていない。
しかしながら、電界効果トランジスタ４９は、ゲート電極に電圧を印加しない状態でも、一方の拡散層Ｎから他方の拡散層Ｎへチャネル電流が流れる。よって、トランジスタ対間配線６１で接続する前に、プラズマを用いた処理を行っても、深いＮウェル２０及び浅いＰウェル２１に蓄積した電荷を、電界効果トランジスタ４９のチャネルを介して、基材部３４側に移動させることができる。半導体装置４が形成された後に、制御部ＣＴＬによって、電界効果トランジスタ４９のゲート電極に電圧を印加する。これにより、第１領域１１を電源分離領域とすることができる。
図１８に示すように、深いＮウェル２０の主面１０側における浅いＰウェル２１及び浅いＮウェル２２が形成された領域以外の領域において、電源遮断スイッチ７０の近傍には、浅いＮウェル２６（第６浅いウェル）が形成されている。浅いＮウェル２６の主面１０側には、Ｎ型の拡散層Ｎを含んだ拡散タップ５５（第５拡散タップ）が形成されている。浅いＮウェル２２の主面１０側には、Ｎ型の拡散層Ｎを含んだ拡散タップ５６（第６拡散タップ）が形成されている。そして、タップ間配線６５は、拡散タップ５５と、拡散タップ５６とを接続している。
タップ間配線６５が属する配線層は、トランジスタ対間配線６１が属する配線層よりも半導体基板３０側に配置されている。すなわち、タップ間配線６５の方が、トランジスタ対間配線６１よりも下層に形成されている。したがって、半導体装置４の製造工程において、タップ間配線６５が、トランジスタ対間配線６１よりも先に形成されている。
図１８に示すように、タップ間配線６５を形成することにより、浅いＰウェル２１、浅いＮウェル２６及び浅いＰウェル２５によって、寄生のＰＮＰバイポーラＢ２が形成されている。寄生のバイポーラＢ２によって、深いＮウェル２０及び浅いＰウェル２１に蓄積された電荷を放電することができる。
また、浅いＮウェル２６の主面１０側には、Ｎ型の拡散層Ｎを含んだ拡散タップ５７が形成されている。浅いＮウェル２４の主面１０側には、Ｎ型の拡散層Ｎを含んだ拡散タップ５８が形成されている。そして、タップ間配線６６は、拡散タップ５７と、拡散タップ５８とを接続している。
タップ間配線６６が属する配線層は、トランジスタ対間配線６１が属する配線層よりも半導体基板３０側に配置されている。このような構成とすることにより、トランジスタ対Ｔｒ４のチャネル電流を利用して、深いＮウェル２０及び浅いＰウェル２１に蓄積された電荷を放電することができる。よって、半導体装置４においては、トランジスタ対Ｔｒ４〜Ｔｒ６のゲート破壊を抑制することができる。
このように、電源遮断スイッチ７０を用いることによって、半導体装置４の一部の領域を、他の部分から遮断し、電源を分離することができる。これにより、半導体装置４において、貫通電流、リーク電流の発生を抑制することができる。
例えば、ＣＰＵ、グラフィック用モジュール等の素子を半導体装置４に混載する場合に、当該素子が形成される領域には、深いＮウェル２０を形成する。例えば、基材部３４からのノイズを抑制するために深いＮウェル２０上に当該素子が形成される。また、多電源化するために深いＮウェル２０上に当該素子が形成される。そうすると、主面１０において深いＮウェル２０が占める割合が大きくなる。そこで、当該素子が作動しない場合には、その領域を電源遮断スイッチ７０により遮断することにより、低消費電力化することができる。これ以外の効果は、実施形態１〜３の記載に含まれている。
（実施形態５）
次に、実施形態５に係る半導体装置を説明する。本実施形態の半導体装置は、電源遮断スイッチ７０を有している。それに加えて、浅いＮウェル２２は、浅いＰウェル２１の領域の周縁に渡って囲んでいる。図１９は、実施形態５に係る半導体装置５を例示した平面図である。
図１９に示すように、半導体装置５において、浅いＰウェル２１の領域の周縁は、浅いＮウェル２２によって囲まれている。例えば、バウンダリセル１５を反映した形状となっている。なお、バウンダリセル１５を反映した形状に限らず、ブリッジセル１６または囲みセル１７を反映した形状としてもよい。
半導体装置５においては、浅いＰウェル２１の面積を小さくすることができるので、トランジスタ対Ｔｒ４〜Ｔｒ６のゲート破壊をさらに抑制することができる。これ以外の効果は、実施形態１〜４の記載に含まれている。
（実施形態６）
次に、実施形態６を説明する。本実施形態は、半導体装置の製造方法である。図２０は、実施形態６に係る半導体装置の製造方法を例示したフローチャート図である。図２０に示すように、半導体装置の製造方法を、レイアウトを設計する第１工程（ステップＳ１１）及び製造プロセスを行う第２工程（ステップＳ１２）に分けて説明する。
図２０のステップＳ１１に示すように、まず、レイアウトを設計する第１工程について説明する。図２１は、実施形態６に係る半導体装置の製造方法において、レイアウトを設計する第１工程を例示したフローチャート図である。図２２〜図２４は、実施形態６に係るレイアウトを設計する第１工程における判定結果を例示した図である。
レイアウトを設計する第１工程においては、半導体基板３０を主面１０側から見て、互いに異なる領域になるように、半導体基板３０の主面１０側に形成される浅いＰウェル２１、浅いＮウェル２２、浅いＰウェル２３及び浅いＮウェル２４と、浅いＰウェル２３及び浅いＮウェル２４が形成された領域以外の領域であって、浅いＰウェル２１及び浅いＮウェル２２を含む領域に形成される深いＮウェル２０と、のレイアウトの設計を含んでいる。
また、レイアウトを設計する第１工程において、浅いＮウェル２２を、浅いＰウェル２１の領域における周縁に渡って囲むようにレイアウトする。例えば、浅いＰウェル２１を、Ｘ軸方向に延びるようにレイアウトする。そして、バウンダリセル１５を、浅いＰウェル２１のＸ軸方向における端部側に配置する。または、ブリッジセル１６を、浅いＰウェル２１のＸ軸方向における中央部に配置する。さらに、レイアウトを設計する第１工程は、以下に示す浅いＰウェル２１のレイアウトの設計フローを含んでいる。
図２１のステップＳ２１に示すように、まず、深いＮウェル２０上の浅いＰウェル２１の面積が、所定の第１閾値以上か判定する。浅いＰウェル２１の面積が所定の第１閾値よりも小さい（Ｎｏの）場合には、図２１のステップＳ２５に示すように、設計上その浅いＰウェル２１は、合格であると判定される。図２２に示すように、浅いＰウェル２１の面積が小さいので、トランジスタ対Ｔｒ４のゲート破壊を抑制することができる。
一方、浅いＰウェル２１の面積が所定の第１閾値以上の（Ｙｅｓの）場合には、図２１のステップＳ２２に示すように、トランジスタ対間配線６１があるか判定する。トランジスタ対間配線６１は、浅いＰウェル２１に形成されたトランジスタ対Ｔｒ１と、浅いＰウェル２３に形成されたトランジスタ対Ｔｒ４との間の配線である。
トランジスタ対間配線６１がない（Ｎｏの）場合には、浅いＰウェル２１は、トランジスタ対Ｔｒ４のゲート破壊に関係がないので、図２１のステップＳ２５に示すように、設計上、その浅いＰウェル２１は、合格であると判定される。
一方、トランジスタ対間配線６１がある（Ｙｅｓの）場合には、図２１のステップＳ２３に示すように、トランジスタ対間配線６１よりも、下層に、タップ間配線６２があるか判定される。
トランジスタ対間配線６１よりも、下層に、タップ間配線６２がない（Ｎｏの）場合には、図２１のステップＳ２６に示すように、設計上、その浅いＰウェル２１は、不合格であると判定される。
一方、トランジスタ対間配線６１よりも、下層に、タップ間配線６２がある（Ｙｅｓの）場合には、図２１のステップＳ２４に示すように、浅いＰウェル２１の面積が、所定の第２閾値以下か判定する。第２閾値は、第１閾値よりも大きい値となっている。浅いＰウェル２１の面積が所定の第２閾値よりも大きい（Ｎｏの）場合には、図２１のステップＳ２６に示すように、設計上、その浅いＰウェル２１は、不合格であると判定される。図２３に示すように、この場合には、トランジスタ対Ｔｒ４のゲート破壊を抑制することができない。
一方、浅いＰウェル２１の面積が所定の第２閾値以下の（Ｙｅｓの）場合には、図２１のステップＳ２５に示すように、設計上その浅いＰウェル２１は、合格であると判定される。図２４に示すように、深いＮウェル２０及び浅いＰウェル２１に蓄積された電荷は、タップ間配線６２を介して基材部３４に移動させることができる。
図２１のステップＳ２５及びステップ２６において判定がされた後は、図２１のステップＳ２７に示すように、他に判定されるべき浅いＰウェル２１はあるか判定される。他に判定されるべき浅いＰウェル２１がある（Ｙｅｓの）場合には、図２１のステップＳ２１に戻り、次の浅いＰウェル２１に対して判定が続けられる。他に判定されるべき浅いＰウェル２１がない（Ｎｏの）場合には、処理を終了する。このようにして、レイアウト設計が行われ、製造される半導体装置のレイアウトが決定される。
次に、図２０のステップＳ１２に示すように、レイアウトを設計する第１工程において決定されたレイアウトに基づいて製造プロセスを行う。図２５は、実施形態６に係る半導体装置の製造方法において、製造プロセスを行う第２工程を例示したフローチャート図である。
図２５のステップＳ３１に示すように、浅いＰウェル２１及び２３、浅いＮウェル２２及び２４、深いＮウェル２０並びに基材部３４を半導体基板３０に形成する。具体的には、浅いＰウェル２１、浅いＮウェル２２、浅いＰウェル２３及び浅いＮウェル２４と、主面１０からの深さ方向において、浅いＰウェル２１及び浅いＮウェル２２よりも深い部分に形成される深いＮウェル２０と、浅いＰウェル２３、浅いＮウェル２４及び深いＮウェル２０を含む領域に形成され、主面１０からの深さ方向において、浅いＰウェル２３、浅いＮウェル２４及び深いＮウェル２０よりも深い部分に形成される基材部３４と、を半導体基板３０に形成する。例えば、リソグラフィ技術及びイオン注入技術等を用いて、これらを形成する。
浅いＰウェル２１を形成する際には、浅いＰウェル２１の面積が、レイアウトを設計する第１工程において判定された第１閾値よりも小さくなるように、浅いＰウェル２１を形成してもよい。
また、場合によっては、浅いＰウェル２１を形成する際には、浅いＰウェル２１の面積が、レイアウトを設計する第１工程において判定された第１閾値以上かつ第２閾値以下となるように、浅いＰウェル２１を形成する。
また、浅いＰウェル２１及び浅いＰウェル２３を形成した後に、浅いＰウェル２１の主面１０側に拡散タップ５１を形成し、浅いＰウェル２３の主面１０側に拡散タップ５２を形成してもよい。その場合には、トランジスタ対間配線６１を形成するよりも先に、拡散タップ５１と拡散タップ５２とを接続するタップ間配線６２を形成する。
次に、図２５のステップＳ３２に示すように、トランジスタ対Ｔｒ１〜Ｔｒ３及びトランジスタ対Ｔｒ４〜Ｔｒ６を形成する。具体的には、浅いＰウェル２１の主面１０側に拡散層Ｎが形成された電界効果トランジスタ４１と、浅いＮウェル２２の主面１０側に拡散層Ｐが形成された電界効果トランジスタ４２とを含むトランジスタ対Ｔｒ１〜Ｔｒ３、及び、浅いＰウェル２３の主面１０側に拡散層Ｎが形成された電界効果トランジスタ４３と、浅いＮウェル２４の主面１０側に拡散層Ｐが形成された電界効果トランジスタ４４とを含むトランジスタ対Ｔｒ４〜Ｔｒ６を形成する。
次に、図２３のステップＳ３３に示すように、トランジスタ対間配線６１を形成する。具体的には、各トランジスタ対Ｔｒ１〜Ｔｒ３のドレイン電極Ｄと、各トランジスタ対Ｔｒ４〜Ｔｒ６のゲート電極Ｇとを接続するトランジスタ対間配線６１を形成する。そして、所定の工程を付加することにより半導体装置は製造される。
本実施形態によれば、深いＮウェル２０上に形成された浅いＰウェル２１の面積を小さくすることができる。よって、基材部３４上に形成されたトランジスタ対Ｔｒ４〜Ｔｒ６のゲート破壊を抑制することができる。浅いＰウェル２１の面積に応じて、拡散タップ５１及び５２を付加する等の対応をすることができる。これにより、浅いＰウェル２１の面積の閾値を大きくすることができ、設計の自由度を向上させることができる。
また、バウンダリセル１５及びブリッジセル１６等を用いることにより、レイアウト設計を容易にすることができる。さらに、レイアウトを設計する工程において、あらかじめ、ゲート破壊を回避することができる。よって、製造歩留まり及び製品信頼性を向上させることができる。
以下に示す事項も上記の実施形態から導くことができる技術的範囲に含まれる。
（付記１）
主面を有する半導体基板を備え、
前記半導体基板は、
前記半導体基板を主面側から見て、互いに異なる領域になるように、前記半導体基板の前記主面側の部分に形成された第１導電型の第１浅いウェル、第２導電型の第２浅いウェル、第１導電型の第３浅いウェル及び第２導電型の第４浅いウェルと、
前記第３浅いウェル及び前記第４浅いウェルが形成された領域以外の領域であって、前記第１浅いウェル及び前記第２浅いウェルを含む領域に形成され、前記主面からの深さ方向において、前記第１浅いウェル及び前記第２浅いウェルよりも深い部分に形成された第２導電型の深いウェルと、
前記第１浅いウェル及び前記第２浅いウェルを囲むように、前記深いウェルの周縁に沿って、前記深いウェルの辺縁の主面側に形成された第２導電型の周回ウェルと、
前記第３浅いウェル、前記第４浅いウェル及び前記深いウェルを含む領域に形成され、前記主面からの深さ方向において、前記第３浅いウェル、前記第４浅いウェル及び前記深いウェルよりも深い部分に形成された第１導電型の基材部と、
を含み、
前記第１浅いウェルの主面側に第２導電型の拡散層が形成された第２導電型の第１電界効果トランジスタと、
前記第３浅いウェルの主面側に第２導電型の前記拡散層が形成された第２導電型の第２電界効果トランジスタ、または、前記第４浅いウェルの主面側に第１導電型の前記拡散層が形成された第１導電型の第３電界効果トランジスタと、
前記第１電界効果トランジスタと、前記第２電界効果トランジスタ、または、前記第３電界効果トランジスタとを接続するトランジスタ間配線と、
をさらに備え、
前記第２浅いウェルは、前記第１浅いウェルの領域における周縁に渡って囲むように形成された、
半導体装置。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１、２、２ａ、３、４、５ 半導体装置
１０ 主面
１１ 第１領域
１２ 第２領域
１３ Ｉ／Ｏ領域
１５、１５ａ、１５ｂ、１５ｃ、１５ｄ バウンダリセル
１６、１６ａ、１６ｂ ブリッジセル
１７ 囲みセル
２０ 深いＮウェル
２１、２１ａ、２１ｂ、２３、２５ 浅いＰウェル
２２、２４、２６、２７ 浅いＮウェル
２２ａ、２２ｂ、２２ｃ 部分
３０ 半導体基板
３１ ロジック領域
３２ ロジック領域
３３ メモリ領域
３４ 基材部
３５ 周回ウェル
４１、４２、４３、４４、４５、４６、４７、４８、４９ 電界効果トランジスタ
５１、５２、５３、５４、５５、５６、５７、５８ 拡散タップ
６１ トランジスタ対間配線
６２、６５ タップ間配線
６３、６４ スイッチ配線
７０ 電源遮断スイッチ
１００、１０１ 半導体装置
Ｂ１、Ｂ２ 寄生バイポーラ
Ｎ 拡散層
Ｐ 拡散層

Claims (19)

  1. 主面を有する半導体基板を備え、
    前記半導体基板は、
    前記半導体基板を主面側から見て、互いに異なる領域になるように、前記半導体基板の前記主面側の部分に形成された第１導電型の第１浅いウェル、第２導電型の第２浅いウェル、第１導電型の第３浅いウェル及び第２導電型の第４浅いウェルと、
    前記第３浅いウェル及び前記第４浅いウェルが形成された領域以外の領域であって、前記第１浅いウェル及び前記第２浅いウェルを含む領域に形成され、前記主面からの深さ方向において、前記第１浅いウェル及び前記第２浅いウェルよりも深い部分に形成された第２導電型の深いウェルと、
    前記第３浅いウェル、前記第４浅いウェル及び前記深いウェルを含む領域に形成され、前記主面からの深さ方向において、前記第３浅いウェル、前記第４浅いウェル及び前記深いウェルよりも深い部分に形成された第１導電型の基材部と、
    を含み、
    前記第１浅いウェルの主面側に第２導電型の拡散層が形成された第２導電型の電界効果トランジスタと、前記第２浅いウェルの主面側に第１導電型の前記拡散層が形成された第１導電型の前記電界効果トランジスタと、を含む第１トランジスタ対と、
    前記第３浅いウェルの主面側に第２導電型の前記拡散層が形成された第２導電型の前記電界効果トランジスタと、前記第４浅いウェルの主面側に第１導電型の前記拡散層が形成された第１導電型の前記電界効果トランジスタと、を含む第２トランジスタ対と、
    前記第１トランジスタ対と、前記第２トランジスタ対とを接続するトランジスタ対間配線と、
    をさらに備え、
    前記第２浅いウェルは、前記第１浅いウェルの領域における周縁に渡って囲むように形成された、
    半導体装置。
  2. 前記第１浅いウェルは、複数形成され、
    前記複数の第１浅いウェルは、前記主面に平行な面内における一方向に延び、前記主面に平行な面内における前記一方向と交差する他方向に並んで形成され、
    前記第２浅いウェルは、隣り合う前記第１浅いウェルの間に形成された前記一方向に延びた部分と、前記第１浅いウェルの前記一方向における両端側で前記他方向に延びた部分と、がつながることにより一体化した、
    請求項１に記載の半導体装置。
  3. 前記第１浅いウェルは、複数形成され、
    前記複数の第１浅いウェルは、前記主面に平行な面内における一方向に延び、前記一方向に並んで形成され、
    前記第２浅いウェルは、前記第１浅いウェルを挟むように、前記第１浅いウェルの前記主面に平行な面内における一方向と交差する他方向の両側に形成され、前記一方向に延びた部分と、前記一方向に並んだ前記第１浅いウェルの間に形成された部分と、がつながることにより一体化した、
    請求項１に記載の半導体装置。
  4. 前記第１浅いウェルの前記主面側に形成された第１導電型の前記拡散層を含む第１拡散タップと、
    前記第３浅いウェルの前記主面側に形成された第１導電型の前記拡散層を含む第２拡散タップと、
    前記第１拡散タップと、前記第２拡散タップとを接続する第１タップ間配線と、
    をさらに備え、
    前記第１タップ間配線が属する配線層は、前記トランジスタ対間配線が属する前記配線層よりも前記半導体基板側に配置された、
    請求項１に記載の半導体装置。
  5. 前記第１拡散タップは、前記主面に平行な面内において一方向に延びた前記第１浅いウェルの前記一方向における端部に設けられた、
    請求項４に記載の半導体装置。
  6. 前記第１トランジスタ対の電源配線と、前記第２トランジスタ対の前記電源配線と、の間の導通を制御する電源遮断スイッチをさらに備え、
    前記電源遮断スイッチは、前記導通を遮断することにより、前記第１トランジスタ対の電源電圧と、前記第２トランジスタ対の前記電源電圧と、を異なるようにする、
    請求項１に記載の半導体装置。
  7. 前記第１浅いウェルの前記主面側に形成された第１導電型の前記拡散層を含む第３拡散タップと、
    前記第３浅いウェルの前記主面側に形成された第１導電型の前記拡散層を含む第４拡散タップと、
    をさらに備え、
    前記電源遮断スイッチは、
    前記深いウェルの前記主面側における前記第１浅いウェル及び前記第２浅いウェルが形成された領域以外の領域に形成された第１導電型の第５浅いウェルと、
    前記第５浅いウェルの主面側に第２導電型の一方及び他方の拡散層が形成された第２導電型の電源遮断用トランジスタと、
    を含み、
    前記第３拡散タップと前記一方の拡散層とを接続する第１スイッチ配線が属する配線層、及び、前記第４拡散タップと前記他方の拡散層とを接続する第２スイッチ配線が属する前記配線層は、前記トランジスタ対間配線が属する前記配線層よりも前記半導体基板側に配置された、
    請求項６に記載の半導体装置。
  8. 前記電源遮断スイッチは、
    前記電源遮断用トランジスタのゲート電極に電圧を印加しない状態で、前記一方の拡散層と前記他方の拡散層との間にチャネル電流が流れる、
    請求項７に記載の半導体装置。
  9. 前記深いウェルの前記主面側における前記第１浅いウェル及び前記第２浅いウェルが形成された領域以外の領域に形成された第２導電型の第６浅いウェルと、
    前記第６浅いウェルの主面側に形成された第２導電型の前記拡散層を含む第５拡散タップと、
    前記第２浅いウェルの主面側に形成された第２導電型の前記拡散層を含む第６拡散タップと、
    前記第５拡散タップと、前記第６拡散タップとを接続する第２タップ間配線と、
    をさらに備え、
    前記第２タップ間配線が属する配線層は、前記トランジスタ対間配線が属する前記配線層よりも前記半導体基板側に配置された、
    請求項６に記載の半導体装置。
  10. 前記深いウェルの前記主面側における前記第１浅いウェル及び前記第２浅いウェルが形成された領域以外の領域に形成された第２導電型の第７浅いウェルと、
    前記第７浅いウェルの主面側に形成された第２導電型の前記拡散層を含む第７拡散タップと、
    前記第４浅いウェルの主面側に形成された第２導電型の前記拡散層を含む第８拡散タップと、
    前記第７拡散タップと、前記第８拡散タップとを接続する第３タップ間配線と、
    をさらに備え、
    前記第３タップ間配線が属する配線層は、前記トランジスタ対間配線が属する前記配線層よりも前記半導体基板側に配置された、
    請求項６に記載の半導体装置。
  11. 前記トランジスタ対間配線は、前記第１トランジスタ対の出力と、前記第２トランジスタ対の入力とが接続されている、
    請求項１に記載の半導体装置。
  12. 前記第１導電型はＰ型であり、前記第２導電型はＮ型である、
    請求項１に記載の半導体装置。
  13. 主面を有する半導体基板を備えた半導体装置の製造方法であって、
    前記半導体基板を主面側から見て、互いに異なる領域になるように、前記半導体基板の前記主面側に形成される第１導電型の第１浅いウェル、第２導電型の第２浅いウェル、第１導電型の第３浅いウェル及び第２導電型の第４浅いウェルと、前記第３浅いウェル及び前記第４浅いウェルが形成された領域以外の領域であって、前記第１浅いウェル及び前記第２浅いウェルを含む領域に形成される第２導電型の深いウェルと、のレイアウトを設計する第１工程と、
    前記レイアウトを設計する第１工程において決定されたレイアウトに基づいて、製造プロセスを行う第２工程と、
    を備え、
    前記製造プロセスを行う第２工程は、
    前記第１浅いウェル、前記第２浅いウェル、前記第３浅いウェル及び前記第４浅いウェルと、前記主面からの深さ方向において、前記第１浅いウェル及び前記第２浅いウェルよりも深い部分に形成される前記深いウェルと、前記第３浅いウェル、前記第４浅いウェル及び前記深いウェルを含む領域に形成され、前記主面からの深さ方向において、前記第３浅いウェル、前記第４浅いウェル及び前記深いウェルよりも深い部分に形成される第１導電型の基材部と、を前記半導体基板に形成するステップと、
    前記第１浅いウェルの主面側に第２導電型の拡散層が形成された第２導電型の電界効果トランジスタと、前記第２浅いウェルの主面側に第１導電型の前記拡散層が形成された第１導電型の前記電界効果トランジスタとを含む第１トランジスタ対、及び、前記第３浅いウェルの主面側に第２導電型の前記拡散層が形成された第２導電型の前記電界効果トランジスタと、前記第４浅いウェルの主面側に第１導電型の前記拡散層が形成された第１導電型の前記電界効果トランジスタと、を含む第２トランジスタ対を形成するステップと、
    前記第１トランジスタ対と、前記第２トランジスタ対とを接続するトランジスタ対間配線を形成するステップと、
    を含み、
    前記レイアウトを設計する第１工程において、
    前記第２浅いウェルを、前記第１浅いウェルの領域における周縁に渡って囲むように配置する、
    半導体装置の製造方法。
  14. 前記レイアウトを設計する第１工程は、
    前記主面側から見た前記第１浅いウェルの面積が、所定の第１閾値以上か判定するステップを含み、
    前記半導体基板に形成するステップにおいて、
    前記第１浅いウェルの面積が、前記第１閾値よりも小さい前記第１浅いウェルを形成する、
    請求項１３に記載の半導体装置の製造方法。
  15. 前記レイアウトを設計する第１工程は、
    前記主面側から見た前記第１浅いウェルの面積が、所定の第１閾値以上か判定するステップと、
    前記面積が、前記第１閾値よりも大きな第２閾値以下か判定するステップと、
    をさらに含み、
    前記製造プロセスを行う第２工程は、
    前記第１浅いウェルの前記主面側に、第１導電型の前記拡散層を含む第１拡散タップを形成し、前記第３浅いウェルの前記主面側に、第１導電型の前記拡散層を含む第２拡散タップを形成するステップと、
    前記トランジスタ対間配線を形成するステップよりも先に、前記第１拡散タップと、前記第２拡散タップとを接続する第１タップ間配線を形成するステップと、
    をさらに含み、
    前記半導体基板に形成するステップにおいて、
    前記第１浅いウェルの面積が、前記第１閾値以上かつ前記第２閾値以下の前記第１浅いウェルを形成する、
    請求項１３に記載の半導体装置の製造方法。
  16. 前記製造プロセスを行う第２工程において、
    前記トランジスタ対間配線を形成するステップの前に、プラズマを用いた処理を行う、
    請求項１３に記載の半導体装置の製造方法。
  17. 前記レイアウトを設計する第１工程において、
    前記第１浅いウェルを、前記主面に平行な面内における一方向に延びるように配置し、
    前記第１浅いウェルの部分と前記第２浅いウェルの部分を含んだバウンダリセルを、
    前記第１浅いウェルの前記一方向における端部に配置する、
    請求項１３に記載の半導体装置の製造方法。
  18. 前記レイアウトを設計する第１工程において、
    前記第１浅いウェルを、前記主面に平行な面内における一方向に延びるように配置し、
    前記第１浅いウェルの部分と前記第２浅いウェルの部分を含んだブリッジセルを、
    前記第１浅いウェルの前記一方向における中央部に配置し、前記第１浅いウェルを分割する、
    請求項１３に記載の半導体装置の製造方法。
  19. 主面を有する半導体基板を備え、
    前記半導体基板は、
    前記半導体基板を主面側から見て、互いに異なる領域になるように、前記半導体基板の前記主面側の部分に形成された第１導電型の第１浅いウェル、第２導電型の第２浅いウェル、第１導電型の第３浅いウェル及び第２導電型の第４浅いウェルと、
    前記第３浅いウェル及び前記第４浅いウェルが形成された領域以外の領域であって、前記第１浅いウェル及び前記第２浅いウェルを含む領域に形成され、前記主面からの深さ方向において、前記第１浅いウェル及び前記第２浅いウェルよりも深い部分に形成された第２導電型の深いウェルと、
    前記第３浅いウェル、前記第４浅いウェル及び前記深いウェルを含む領域に形成され、前記主面からの深さ方向において、前記第３浅いウェル、前記第４浅いウェル及び前記深いウェルよりも深い部分に形成された第１導電型の基材部と、
    を含み、
    前記第１浅いウェルは、複数形成され、
    前記複数の第１浅いウェルは、前記主面に平行な面内における一方向に延び、前記主面に平行な面内における前記一方向と交差する他方向に並んで形成され、
    前記第２浅いウェルは、隣り合う前記第１浅いウェルの間に形成された前記一方向に延びた部分を有し、
    前記第１浅いウェルの主面側に第２導電型の拡散層が形成された第２導電型の第１電界効果トランジスタと、
    前記第３浅いウェルの主面側に第２導電型の前記拡散層が形成された第２導電型の第２電界効果トランジスタ、または、前記第４浅いウェルの主面側に第１導電型の前記拡散層が形成された第１導電型の第３電界効果トランジスタと、
    前記第１電界効果トランジスタと、前記第２電界効果トランジスタ、または、前記第３電界効果トランジスタとを接続するトランジスタ間配線と、
    をさらに備え、
    前記第２浅いウェルは、前記第１浅いウェルの領域における周縁に渡って囲むように形成された、
    半導体装置。
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