JP6795657B2 - 薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法 - Google Patents

薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法 Download PDF

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Description

本発明は、薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法に関する。
従来、液晶表示装置に備えられる薄膜トランジスタ基板の一例として下記特許文献１に記載されたものが知られている。この特許文献１に記載された薄膜トランジスタ基板は、基板上の画素領域に、透明酸化物層、絶縁膜、導電層が順次積層され、前記導電層はゲート信号線に接続される薄膜トランジスタのゲート電極を有し、前記透明酸化物層は少なくとも前記ゲート電極の直下のチャネル領域部を除いた他の領域が導電体化され、この導電体化された部分でソース信号線、このソース信号線に接続される前記薄膜トランジスタのソース領域部、画素電極、この画素電極に接続される前記薄膜トランジスタのドレイン領域部を構成している。
特開２００８−１７５８４２号公報
上記した特許文献１に記載された薄膜トランジスタ基板には、透明酸化物層上に直接成膜された金属膜をエッチングすることでソース信号線を形成する構成が記載されている。しかしながら、この構成では、透明酸化物層上の金属膜をエッチングする際に膜残りが生じると、金属膜の残された部分によって例えば画素電極とソース信号線とが短絡するなどの不良が生じるおそれがある。また、透明酸化物層上の金属膜をエッチングする際に透明酸化物層がオーバーエッチングされるおそれもある。
本発明は上記のような事情に基づいて完成されたものであって、第２金属膜のエッチングに伴う不具合の発生を抑制することを目的とする。
（１）本発明に係る薄膜トランジスタ基板の一実施形態は、半導体膜と、前記半導体膜の上層側に配される第１絶縁膜と、前記第１絶縁膜の上層側に配される第１金属膜と、前記第１金属膜の上層側に配される第２絶縁膜と、前記第２絶縁膜の上層側に配される第２金属膜と、前記第２金属膜からなるソース配線と、薄膜トランジスタを構成していて前記第１金属膜からなるゲート電極と、前記薄膜トランジスタを構成していて前記半導体膜の一部からなり前記ゲート電極と重畳するよう配されるチャネル領域と、前記薄膜トランジスタを構成していて前記半導体膜の一部を低抵抗化してなり前記チャネル領域に連なるとともに少なくとも前記第２絶縁膜に開口形成されたコンタクトホールを通して前記ソース配線に接続されるソース領域と、前記薄膜トランジスタを構成していて前記半導体膜の一部を低抵抗化してなり前記チャネル領域に対して前記ソース領域側とは反対側から連なるドレイン領域と、前記半導体膜の一部を低抵抗化してなり前記ドレイン領域に連なる画素電極と、を備える。
（２）また、本発明に係る薄膜トランジスタ基板のある実施形態は、上記（１）の構成に加え、前記半導体膜の下層側に配される下層側絶縁膜と、前記下層側絶縁膜の下層側に配される下層側金属膜と、前記下層側金属膜からなり少なくとも前記チャネル領域と重畳するよう配される遮光部と、を備える。
（３）また、本発明に係る薄膜トランジスタ基板のある実施形態は、上記（２）の構成に加え、前記遮光部は、下層側ゲート電極とされる。
（４）また、本発明に係る薄膜トランジスタ基板のある実施形態は、上記（３）の構成に加え、前記第２金属膜からなり前記第２絶縁膜に開口形成された第１電極間コンタクトホールと少なくとも前記下層側絶縁膜及び前記第２絶縁膜に開口形成された第２電極間コンタクトホールとを通して前記ゲート電極と前記下層側ゲート電極とにそれぞれ接続される電極間接続部と、前記下層側金属膜からなり前記下層側ゲート電極に連なるゲート配線と、を備える。
（５）また、本発明に係る薄膜トランジスタ基板のある実施形態は、上記（１）、上記（２）または、上記（３）の構成に加え、前記第１金属膜からなり前記ゲート電極に連なるゲート配線を備える。
（６）また、本発明に係る薄膜トランジスタ基板のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）または、上記（５）の構成に加え、前記半導体膜の一部を低抵抗化してなり前記ソース領域に連なるとともに少なくとも一部が前記ソース配線と重畳するよう配される補助ソース配線を備える。
（７）また、本発明に係る薄膜トランジスタ基板のある実施形態は、上記（６）の構成に加え、前記ソース配線は、前記補助ソース配線よりも幅狭とされる。
（８）また、本発明に係る薄膜トランジスタ基板のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）または、上記（７）の構成に加え、前記第２絶縁膜は、少なくとも前記ドレイン領域及び前記画素電極を覆うよう配される。
（９）また、本発明に係る薄膜トランジスタ基板のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）または、上記（７）の構成に加え、前記第２絶縁膜は、少なくともシリコン酸化物を含んでいて少なくとも前記ソース領域及び前記ドレイン領域のうちの前記チャネル領域に隣接する部分とはそれぞれ重畳するものの、前記ドレイン領域のうちの前記画素電極に隣接する部分と前記画素電極とは非重畳となるよう形成される。
（１０）また、本発明に係る薄膜トランジスタ基板のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）、上記（７）、上記（８）または、上記（９）の構成に加え、前記第１絶縁膜は、前記第１金属膜と重畳する範囲に選択的に配される。
（１１）また、本発明に係る薄膜トランジスタ基板のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）、上記（７）、上記（８）、上記（９）または、上記（１０）の構成に加え、前記半導体膜は、酸化物半導体からなる。
（１２）本発明に係る薄膜トランジスタ基板の製造方法の一実施形態は、半導体膜を成膜する半導体膜成膜工程と、前記半導体膜の上層側に第１絶縁膜を成膜する第１絶縁膜成膜工程と、前記第１絶縁膜の上層側に第１金属膜を成膜する第１金属膜成膜工程と、前記第１金属膜を前記第１絶縁膜と共にエッチングすることで薄膜トランジスタを構成していて前記第１金属膜からなるゲート電極を形成する第１金属膜エッチング工程と、前記半導体膜をエッチングする半導体膜エッチング工程と、前記半導体膜のうち、前記ゲート電極と重畳するチャネル領域以外の部分を低抵抗化することで、前記薄膜トランジスタを構成していて前記チャネル領域に連なるソース領域と、前記薄膜トランジスタを構成していて前記チャネル領域に対して前記ソース領域側とは反対側から連なるドレイン領域と、前記ドレイン領域に連なる画素電極と、を形成する低抵抗化工程と、前記第１金属膜の上層側に第２絶縁膜を成膜する第２絶縁膜成膜工程と、前記第２絶縁膜をエッチングすることで前記ソース領域の一部と重畳する部分にコンタクトホールを開口形成する第２絶縁膜エッチング工程と、前記第２絶縁膜の上層側に第２金属膜を成膜する第２金属膜成膜工程と、前記第２金属膜をエッチングすることで前記コンタクトホールを通して前記ソース領域に接続されるソース配線を形成する第２金属膜エッチング工程と、を備える。
このように、半導体膜成膜工程、第１絶縁膜成膜工程及び第１金属膜成膜工程を経て半導体膜、第１絶縁膜及び第１金属膜が成膜される。第１金属膜エッチング工程では、第１金属膜が第１絶縁膜と共にエッチングされ、半導体膜エッチング工程では、半導体膜がエッチングされる。そして、低抵抗化工程では、半導体膜のうちのチャネル領域を除いた部分が低抵抗化されることで、ソース領域、ドレイン領域及び画素電極が形成される。このようにすれば、仮に画素電極が透明電極膜からなる場合に比べると、透明電極膜の成膜やエッチングが不要になるとともに透明電極膜を他の導電膜と絶縁するための絶縁膜を追加せずに済むので、製造コストの低下などを図る上で好適となる。第２絶縁膜成膜工程を経て成膜された第２絶縁膜は、第２絶縁膜エッチング工程にてエッチングされることで、ソース領域の一部と重畳する部分にコンタクトホールが開口形成される。第２金属膜成膜工程を経て第２絶縁膜の上層側に成膜された第２金属膜は、第２金属膜エッチング工程にてエッチングされることで、コンタクトホールを通してソース領域に接続されるソース配線が形成される。この第２金属膜エッチング工程では、半導体膜は少なくとも一部が第２絶縁膜により覆われた状態とされている。従って、仮に第２金属膜のエッチングが不十分で膜残りが生じたとしても、その膜残り部分によって例えばソース配線と半導体膜のうちの低抵抗化されてなる部分とが短絡するといった不良が生じるのを避けることができる。しかも、半導体膜の少なくとも一部が第２絶縁膜により覆われることで、第２金属膜エッチング工程にて半導体膜がオーバーエッチングされる事態が避けられる。
（１３）また、本発明に係る薄膜トランジスタ基板の製造方法のある実施形態は、上記（１２）に加え、前記第１金属膜エッチング工程は、前記半導体膜エッチング工程の前に行われる。
本発明によれば、第２金属膜のエッチングに伴う不具合の発生を抑制することができる。
本発明の実施形態１に係る液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図 アレイ基板における図１のＡ−Ａ線断面図 アレイ基板の製造方法における下層側金属膜成膜工程及び下層側金属膜エッチング工程が行われた状態を示す図１のＡ−Ａ線断面図 アレイ基板の製造方法における下層側絶縁膜成膜工程、半導体膜成膜工程、第１絶縁膜成膜工程、第１金属膜成膜工程、第１金属膜エッチング工程が行われた状態を示す図１のＡ−Ａ線断面図 アレイ基板の製造方法における半導体膜エッチング工程が行われた状態を示す図１のＡ−Ａ線断面図 アレイ基板の製造方法における低抵抗化工程が行われた状態を示す図１のＡ−Ａ線断面図 アレイ基板の製造方法における第２絶縁膜成膜工程及び第２絶縁膜エッチング工程が行われた状態を示す図１のＡ−Ａ線断面図 アレイ基板の製造方法における第２金属膜成膜工程及び第２金属膜エッチング工程が行われた状態を示す図１のＡ−Ａ線断面図 本発明の実施形態２に係る液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図 アレイ基板における図９のＢ−Ｂ線断面図 アレイ基板における図９のＣ−Ｃ線断面図 本発明の実施形態３に係るアレイ基板におけるＴＦＴの断面図 アレイ基板の製造方法における低抵抗化工程が行われた状態を示すＴＦＴの断面図 アレイ基板の製造方法における第２絶縁膜成膜工程及び第２絶縁膜エッチング工程が行われた状態を示すＴＦＴの断面図 本発明の実施形態４に係る液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図 アレイ基板における図１５のＤ−Ｄ線断面図 本発明の実施形態５に係る液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図 アレイ基板における図１７のＥ−Ｅ線断面図
＜実施形態１＞
本発明の実施形態１を図１から図８によって説明する。本実施形態では、液晶パネル（表示パネル）を構成するアレイ基板（薄膜トランジスタ基板）１０について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。また、図２から図８の上側を表側とし、下側を裏側とする。
液晶パネルは、アレイ基板１０と図示しないＣＦ基板（対向基板）とが、間に図示しない液晶層を挟んだ状態で貼り合わせられた構成とされ、アレイ基板１０及びＣＦ基板の外面側にはそれぞれ図示しない偏光板が貼り付けられている。液晶パネルは、その表示面が画像を表示可能な表示領域と、表示領域を取り囲む非表示領域と、に区分されている。図１は、アレイ基板１０における表示領域の平面図である。アレイ基板１０における表示領域には、図１に示すように、スイッチング素子であるＴＦＴ（薄膜トランジスタ）１１及び画素電極１２が多数個マトリクス状（行列状）に並んで設けられる。ＴＦＴ１１及び画素電極１２の周りには、格子状をなすゲート配線（走査線）１３及びソース配線（データ線、信号線）１４が取り囲むようにして配設されている。ゲート配線１３とソース配線１４とがそれぞれＴＦＴ１１のゲート電極１１Ａとソース領域１１Ｂとに接続され、画素電極１２がＴＦＴ１１のドレイン領域１１Ｃに接続されている。そして、ＴＦＴ１１は、ゲート配線１３及びソース配線１４にそれぞれ供給される各種信号に基づいて駆動され、その駆動に伴って画素電極１２への電位の供給が制御される。画素電極１２は、ゲート配線１３及びソース配線１４により囲まれた縦長の方形の領域に配されている。画素電極１２には、自身の長辺方向（Ｙ軸方向）に沿って延在する複数（図１では３本）のスリット１２Ａが形成されている。アレイ基板１０の表示領域には、画素電極１２と重畳する形で概ねベタ状の共通電極１５が形成されている。互いに重畳する画素電極１２と共通電極１５との間に電位差が生じると、アレイ基板１０の板面に沿う成分に加えて、アレイ基板１０の板面に対する法線方向の成分を含むフリンジ電界（斜め電界）が液晶層のうちのスリット１２Ａ付近の部分に印加される。つまり、本実施形態に係るアレイ基板１０を備える液晶パネルは、動作モードがＦＦＳ（Fringe Field Switching）モードとされる。なお、本実施形態では、各図面においてゲート配線１３の延在方向がＸ軸方向と、ソース配線１４の延在方向がＹ軸方向と、それぞれ一致する。
より詳しくは、ＴＦＴ１１は、図１に示すように、接続対象とされる画素電極１２に対してＹ軸方向について図１に示す下側に隣り合う配置とされる。ＴＦＴ１１は、ゲート配線１３の一部からなるゲート電極１１Ａを有する。ＴＦＴ１１は、ソース配線１４から分岐してなるソース分岐部１４Ａに接続されるソース領域１１Ｂを有する。ソース分岐部１４Ａは、ソース配線１４のうち、ゲート配線１３と交差する部分に対してＹ軸方向について接続対象となる画素電極１２側とは反対側に配されている。ソース分岐部１４Ａは、Ｘ軸方向に沿って延在しており、その先端部がソース領域１１Ｂに接続されている。ソース領域１１Ｂには、ソース配線１４に伝送される画像信号がソース分岐部１４Ａを介して供給される。ソース領域１１Ｂは、Ｙ軸方向に沿って延在している。ＴＦＴ１１は、ソース領域１１Ｂに対してＹ軸方向について間隔を空けて配されるドレイン領域１１Ｃを有する。ドレイン領域１１Ｃは、Ｙ軸方向に沿って延在していてソース領域１１Ｂ（チャネル領域１１Ｄ）側とは反対側の端部が画素電極１２に連ねられている。ＴＦＴ１１は、ゲート電極１１Ａと重畳するとともに、ソース領域１１Ｂ及びドレイン領域１１Ｃに連なるチャネル領域１１Ｄを有する。チャネル領域１１Ｄは、Ｙ軸方向に沿って延在し、その一端側がソース領域１１Ｂに、他端側がドレイン領域１１Ｃに、それぞれ連ねられている。そして、ゲート電極１１Ａに供給される走査信号に基づいてＴＦＴ１１が駆動されると、ソース配線１４に供給される画像信号（電荷）は、ソース分岐部１４Ａ及びソース領域１１Ｂからチャネル領域１１Ｄを介してドレイン領域１１Ｃへと供給される。その結果、画素電極１２が画像信号に基づいた電位に充電される。また、アレイ基板１０の表示領域には、少なくとも上記したチャネル領域１１Ｄと重畳する位置に遮光部１６が設けられている。遮光部１６は、チャネル領域１１Ｄに対して下層側から照射される光を遮ることが可能とされる。このような光は、例えば液晶パネルに対してバックライト装置から照射される表示のための光とされる。チャネル領域１１Ｄへ向かう上記した光が遮光部１６によって遮られることで、チャネル領域１１Ｄに光が照射された場合に生じ得るＴＦＴ１１の特性の変動を抑制することができる。
一方、ＣＦ基板の表示領域には、アレイ基板１０側の各画素電極１２と対向状をなす位置に多数個のカラーフィルタ（図示せず）がマトリクス状に並んで設けられている。カラーフィルタは、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の三色が所定の順で繰り返し並んで配されてなる。また、図示は省略するが、各カラーフィルタ間には、混色を防ぐための遮光膜（ブラックマトリクス）が形成されている。
図２は、アレイ基板１０における図１のＡ−Ａ線断面図である。アレイ基板１０は、図２に示すように、ガラス基板（基板）の内面側に各種の膜が積層形成されてなる。具体的には、アレイ基板１０には、図２に示すように、下層側（ガラス基板側、液晶層から遠い側）から順に下層側金属膜１７、下層側絶縁膜１８、半導体膜１９、第１絶縁膜２０、第１金属膜（ゲート金属膜）２１、第２絶縁膜２２、第２金属膜（ソース金属膜）２３、第３絶縁膜２４、透明電極膜２５、配向膜（図示せず）が積層形成されている。
下層側金属膜１７、第１金属膜２１及び第２金属膜２３は、いずれも１種類の金属材料からなる単層膜または異なる種類の金属材料からなる積層膜や合金とされることで導電性及び遮光性を有している。下層側金属膜１７は、図２に示すように、遮光部１６などを構成する。第１金属膜２１は、ゲート配線１３やＴＦＴ１１のゲート電極１１Ａなどを構成する。第２金属膜２３は、ソース配線１４（ソース分岐部１４Ａを含む）などを構成する。下層側絶縁膜１８及び第３絶縁膜２４は、いずれも無機絶縁材料（無機樹脂材料）の一種であるＳｉＮｘ（窒化シリコン）などからなる。第１絶縁膜２０及び第２絶縁膜２２は、いずれも無機絶縁材料の一種であるＳｉＯ２（酸化シリコン、シリコン酸化物）などからなる。下層側絶縁膜１８は、下層側金属膜１７と半導体膜１９との間に介在してこれらを絶縁する。第１絶縁膜２０は、半導体膜１９と第１金属膜２１との間に介在してこれらを絶縁する。特に、第１絶縁膜２０のうち、ゲート電極１１Ａと重畳する部分によりゲート電極１１Ａとチャネル領域１１Ｄとの間の間隔が一定に保たれる。第２絶縁膜２２は、第１金属膜２１と第２金属膜２３との間に介在してこれらを絶縁する。第３絶縁膜２４は、第２金属膜２３と透明電極膜２５との間に介在してこれらを絶縁する。半導体膜１９は、材料として例えば酸化物半導体を用いた酸化物半導体膜とされる。半導体膜１９は、ＴＦＴ１１を構成するソース領域１１Ｂ、ドレイン領域１１Ｃ及びチャネル領域１１Ｄに加えて画素電極１２などを構成する。半導体膜１９の具体的な材料としては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）が挙げられる。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含むが、必ずしもその限りではない。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよいが、結晶質の場合は、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。透明電極膜２５は、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明電極材料からなり、共通電極１５を構成する。配向膜は、液晶層に含まれる液晶分子の初期配向を図るためのものである。このように、本実施形態に係るＴＦＴ１１は、第１金属膜２１からなるゲート電極１１Ａが、半導体膜１９からなるチャネル領域１１Ｄに対して第１絶縁膜２０を介して上層側に重畳配置されており、いわゆるトップゲート型とされる。
さて、本実施形態に係るアレイ基板１０に備わるソース領域１１Ｂ、ドレイン領域１１Ｃ及び画素電極１２は、図２に示すように、製造過程において半導体膜１９の一部ずつを低抵抗化してなる。ソース領域１１Ｂ、ドレイン領域１１Ｃ及び画素電極１２（半導体膜１９の低抵抗化領域）は、半導体膜１９における非低抵抗化領域（チャネル領域１１Ｄ）に比べると、抵抗率が例えば１／１００００００００００〜１／１００程度と極めて低く、導電体として機能する。低抵抗化領域を含む半導体膜１９は、ほぼ透明な透光性材料であり、画素電極１２の透明性・透光性が十分に担保されている。半導体膜１９のうち、非低抵抗化領域は、特定の条件（ゲート電極１１Ａに走査信号が供給された場合）でのみ電荷の移動が可能とされるものの、低抵抗化領域は、常に電荷の移動が可能とされていて導電体として機能する。このように本実施形態では、ソース領域１１Ｂ、ドレイン領域１１Ｃ及び画素電極１２は、いずれも半導体膜１９の一部を低抵抗化してなるので、仮に画素電極が透明電極膜からなる場合に比べると、透明電極膜の成膜やエッチングが不要になるとともに透明電極膜を他の導電膜と絶縁するための絶縁膜を追加せずに済むので、製造コストの低下などを図る上で好適となる。なお、図１及び図２では、半導体膜１９における低抵抗化領域を相対的に網掛け状にして図示している。
そして、本実施形態に係るＴＦＴ１１を構成していて半導体膜１９からなるソース領域１１Ｂと、第２金属膜２３からなるソース配線１４のソース分岐部１４Ａと、は、図２に示すように、間に介在する第２絶縁膜２２に開口形成されたコンタクトホール２６を通して相互に接続されている。このような構成によれば、製造過程において、第２絶縁膜２２の上層側に成膜された第２金属膜２３をエッチングしてソース配線１４（ソース分岐部１４Ａを含む）を形成する際には、半導体膜１９は少なくとも一部が第２絶縁膜２２により覆われた状態とされる。従って、仮に第２金属膜２３のエッチングが不十分で膜残りが生じたとしても、その膜残り部分によって例えばソース配線１４と半導体膜１９のうちの低抵抗化されてなる部分とが短絡するといった不良が生じるのを避けることができる。しかも、半導体膜１９の少なくとも一部が第２絶縁膜２２により覆われることで、第２金属膜２３をエッチングする際に半導体膜１９がオーバーエッチングされる事態が避けられる。
しかも、ＴＦＴ１１を構成するゲート電極１１Ａ及びゲート配線１３は、図２に示すように、共に第１金属膜２１からなるので、ゲート配線１３により伝送される信号は、ゲート電極１１Ａに直接的に供給される。仮にゲート配線が第１金属膜２１よりも下層側に配される下層側金属膜１７からなる場合に下層側絶縁膜１８にコンタクトホールを開口形成する必要があるのに比べると、第１金属膜２１からなるゲート電極１１Ａに対するゲート配線１３の接続構造が簡単になる。さらには、第１絶縁膜２０は、第１金属膜２１からなるゲート電極１１Ａ及びゲート配線１３と重畳する範囲に選択的に配されているから、製造過程において、第１絶縁膜２０及び第１金属膜２１を続けて成膜してから第１金属膜２１をエッチングする際に第１絶縁膜２０をまとめてエッチングすることができる。これにより、第１絶縁膜２０をパターニングするためのフォトマスクが不要となるので、製造コストの低下を図ることができる。
また、第２絶縁膜２２は、図２に示すように、少なくともドレイン領域１１Ｃ及び画素電極１２を覆うよう配されているので、製造過程において、第２絶縁膜２２の上層側に成膜された第２金属膜２３をエッチングしてソース配線１４を形成する際には、少なくともドレイン領域１１Ｃ及び画素電極１２が第２絶縁膜２２により覆われた状態とされる。従って、仮に第２金属膜２３のエッチングが不十分で膜残りが生じたとしても、その膜残り部分によって例えばソース配線１４とドレイン領域１１Ｃ及び画素電極１２の少なくとも一方とが短絡するといった不良が生じるのを避けることができる。しかも、少なくともドレイン領域１１Ｃ及び画素電極１２が第２絶縁膜２２により覆われることで、第２金属膜２３をエッチングする際に少なくともドレイン領域１１Ｃ及び画素電極１２がオーバーエッチングされる事態を避けることができる。また、第２絶縁膜２２は、ドレイン領域１１Ｃ及び画素電極１２の他にも、ソース領域１１Ｂのうちのコンタクトホール２６とは非重畳となる部分（チャネル領域１１Ｄに隣接する部分を含む）を覆っている。
本実施形態に係るアレイ基板１０は以上のような構造であり、続いてその製造方法について説明する。本実施形態に係るアレイ基板１０の製造方法は、下層側金属膜１７を成膜する下層側金属膜成膜工程と、下層側金属膜１７をエッチングする下層側金属膜エッチング工程と、下層側絶縁膜１８を成膜する下層側絶縁膜成膜工程と、半導体膜１９を成膜する半導体膜成膜工程と、第１絶縁膜２０を成膜する第１絶縁膜成膜工程と、第１金属膜２１を成膜する第１金属膜成膜工程と、第１金属膜２１を第１絶縁膜２０と共にエッチングする第１金属膜エッチング工程と、半導体膜１９をエッチングする半導体膜エッチング工程と、半導体膜１９の一部を低抵抗化する低抵抗化工程と、第２絶縁膜２２を成膜する第２絶縁膜成膜工程と、第２絶縁膜２２をエッチングする第２絶縁膜エッチング工程と、第２金属膜２３を成膜する第２金属膜成膜工程と、第２金属膜２３をエッチングする第２金属膜エッチング工程と、第３絶縁膜２４を成膜する第３絶縁膜成膜工程と、透明電極膜２５を成膜する透明電極膜成膜工程と、配向膜を成膜する配向膜成膜工程と、を少なくとも備える。以下、図３から図８を用いて各工程について適宜に詳しく説明する。
下層側金属膜エッチング工程では、図３に示すように、下層側金属膜成膜工程を経て成膜された下層側金属膜１７上にフォトレジストを積層し、そのフォトレジストを露光・現像する。そして、パターニングされたフォトレジストを用いて下層側金属膜１７をドライエッチングまたはウェットエッチングする。すると、下層側金属膜１７のうちフォトレジストとは非重畳となる部分がエッチングにより除去されるのに対し、フォトレジストと重畳する部分が残存する。これにより、下層側金属膜１７からなる遮光部１６が形成される。
半導体膜成膜工程、第１絶縁膜成膜工程及び第１金属膜成膜工程は、図４に示すように、連続して行われる。これにより、半導体膜１９、第１絶縁膜２０及び第１金属膜２１が連続的に積層形成される。その後、第１金属膜エッチング工程では、上記した下層側金属膜エッチング工程と同様に、第１金属膜２１上に積層されてからパターニングされたフォトレジストを用いて第１金属膜２１をエッチングすることでパターニングする。このとき、第１金属膜２１と共に第１絶縁膜２０もエッチングされるので、第１絶縁膜２０は第１金属膜２１と同じパターンとなる。これにより、第１金属膜２１からなるゲート電極１１Ａ及びゲート配線１３などが形成される。この第１金属膜エッチング工程は、半導体膜エッチング工程の前に行われるので、第１金属膜エッチング工程にて第１金属膜２１を第１絶縁膜２０と共にエッチングする際には、半導体膜１９はパターニングされておらず、半導体膜１９の下地である下層側絶縁膜１８は半導体膜１９により覆われた状態となっている。従って、第１金属膜２１のエッチングに伴って下層側絶縁膜１８がオーバーエッチングされる事態が避けられる。続いて、半導体膜エッチング工程では、上記した下層側金属膜エッチング工程と同様に、半導体膜１９上に積層されてからパターニングされたフォトレジストを用いて半導体膜１９をエッチングすることでパターニングする。これにより、チャネル領域１１Ｄと、低抵抗化される前の状態のソース領域１１Ｂ、ドレイン領域１１Ｃ及び画素電極１２と、が形成される。
低抵抗化工程では、半導体膜エッチング工程にてパターニングされた半導体膜１９に対して低抵抗化処理を行う。この低抵抗化処理としては、所定のガスを用いたプラズマ処理が好ましい。半導体膜１９は、図６に示すように、第１金属膜２１からなるゲート電極１１Ａにより覆われた部分（チャネル領域１１Ｄ）を除いた部分が露出しており、この露出部分が選択的に低抵抗化処理されて低抵抗化領域となる。これにより、半導体膜１９の一部ずつからなるソース領域１１Ｂ、ドレイン領域１１Ｃ及び画素電極１２が形成される。
第２絶縁膜エッチング工程では、上記した下層側金属膜エッチング工程と同様に、図７に示すように、第２絶縁膜成膜工程を経て成膜された第２絶縁膜２２上に積層されてからパターニングされたフォトレジストを用いて第２絶縁膜２２をエッチングすることでパターニングする。これにより、第２絶縁膜２２のうち、ソース領域１１Ｂの一部と重畳する位置にコンタクトホール２６が開口形成される。ソース領域１１Ｂは、コンタクトホール２６と重畳する部分が露出することになる。第２金属膜成膜工程では、図８に示すように、第２金属膜２３が成膜される。成膜された第２金属膜２３は、大部分が第２絶縁膜２２上に積層されるものの、コンタクトホール２６と重畳する部分については半導体膜１９上に積層される。その後の第２金属膜エッチング工程では、上記した下層側金属膜エッチング工程と同様に、第２金属膜２３上に積層されてからパターニングされたフォトレジストを用いて第２金属膜２３をエッチングすることでパターニングする。これにより、ソース配線１４及びソース分岐部１４Ａが形成され、このうちのソース分岐部１４Ａがコンタクトホール２６を通してソース領域１１Ｂに接続される。ところで、この第２金属膜エッチング工程では、半導体膜１９はコンタクトホール２６とは非重畳となる大部分（ソース領域１１Ｂの一部、ドレイン領域１１Ｃ、チャネル領域１１Ｄ及び画素電極１２）が第２絶縁膜２２により覆われた状態とされている。従って、仮に第２金属膜２３のエッチングが不十分で膜残りが生じたとしても、その膜残り部分によって例えばソース配線１４と半導体膜１９のうちの低抵抗化されてなる部分であるドレイン領域１１Ｃや画素電極１２などとが短絡するといった不良が生じるのを避けることができる。しかも、半導体膜１９の大部分が第２絶縁膜２２により覆われることで、第２金属膜エッチング工程にて半導体膜１９がオーバーエッチングされる事態が避けられる。
その後、図２に示すように、第３絶縁膜成膜工程を経て第３絶縁膜２４が成膜され、透明電極膜成膜工程を経て透明電極膜２５が成膜され、配向膜成膜工程を経て配向膜が成膜される。
以上説明したように本実施形態のアレイ基板（薄膜トランジスタ基板）１０は、半導体膜１９と、半導体膜１９の上層側に配される第１絶縁膜２０と、第１絶縁膜２０の上層側に配される第１金属膜２１と、第１金属膜２１の上層側に配される第２絶縁膜２２と、第２絶縁膜２２の上層側に配される第２金属膜２３と、第２金属膜２３からなるソース配線１４と、ＴＦＴ（薄膜トランジスタ）１１を構成していて第１金属膜２１からなるゲート電極１１Ａと、ＴＦＴ１１を構成していて半導体膜１９の一部からなりゲート電極１１Ａと重畳するよう配されるチャネル領域１１Ｄと、ＴＦＴ１１を構成していて半導体膜１９の一部を低抵抗化してなりチャネル領域１１Ｄに連なるとともに少なくとも第２絶縁膜２２に開口形成されたコンタクトホール２６を通してソース配線１４に接続されるソース領域１１Ｂと、ＴＦＴ１１を構成していて半導体膜１９の一部を低抵抗化してなりチャネル領域１１Ｄに対してソース領域１１Ｂ側とは反対側から連なるドレイン領域１１Ｃと、半導体膜１９の一部を低抵抗化してなりドレイン領域１１Ｃに連なる画素電極１２と、を備える。
このようにすれば、ゲート電極１１Ａが通電されるのに伴ってＴＦＴ１１が駆動されると、ソース配線１４に接続されたソース領域１１Ｂとドレイン領域１１Ｃとの間をチャネル領域１１Ｄを介して電荷が移動し、画素電極１２が充電される。ソース領域１１Ｂ、ドレイン領域１１Ｃ及び画素電極１２は、いずれも半導体膜１９の一部を低抵抗化してなるので、仮に画素電極が透明電極膜からなる場合に比べると、透明電極膜の成膜やエッチングが不要になるとともに透明電極膜を他の導電膜と絶縁するための絶縁膜を追加せずに済むので、製造コストの低下などを図る上で好適となる。そして、ソース配線１４は、半導体膜１９に対して少なくとも第２絶縁膜２２を介して上層側に配される第２金属膜２３からなり、第２絶縁膜２２に開口形成されたコンタクトホール２６を通して半導体膜１９の一部を低抵抗化してなるソース領域１１Ｂに接続されている。このような構成によれば、製造過程において、第２絶縁膜２２の上層側に成膜された第２金属膜２３をエッチングしてソース配線１４を形成する際には、半導体膜１９は少なくとも一部が第２絶縁膜２２により覆われた状態とされる。従って、仮に第２金属膜２３のエッチングが不十分で膜残りが生じたとしても、その膜残り部分によって例えばソース配線１４と半導体膜１９のうちの低抵抗化されてなる部分とが短絡するといった不良が生じるのを避けることができる。しかも、半導体膜１９の少なくとも一部が第２絶縁膜２２により覆われることで、第２金属膜２３をエッチングする際に半導体膜１９がオーバーエッチングされる事態が避けられる。
また、半導体膜１９の下層側に配される下層側絶縁膜１８と、下層側絶縁膜１８の下層側に配される下層側金属膜１７と、下層側金属膜１７からなり少なくともチャネル領域１１Ｄと重畳するよう配される遮光部１６と、を備える。半導体膜１９に対して下層側から光が照射される場合であっても、半導体膜１９に対して下層側絶縁膜１８を介して下層側に配される下層側金属膜１７からなる遮光部１６が少なくともチャネル領域１１Ｄと重畳するよう配されることで、チャネル領域１１Ｄへ向かう光が遮光部１６によって遮られる。これにより、チャネル領域１１Ｄに光が照射された場合に生じ得るＴＦＴ１１の特性の変動を抑制することができる。
また、第１金属膜２１からなりゲート電極１１Ａに連なるゲート配線１３を備える。このようにすれば、ゲート配線１３により伝送される信号は、ゲート電極１１Ａに供給される。仮にゲート配線が第１金属膜２１よりも下層側に配される金属膜からなる場合に比べると、第１金属膜２１からなるゲート電極１１Ａに対するゲート配線１３の接続構造が簡単になる。
また、第２絶縁膜２２は、少なくともドレイン領域１１Ｃ及び画素電極１２を覆うよう配される。このようにすれば、製造過程において、第２絶縁膜２２の上層側に成膜された第２金属膜２３をエッチングしてソース配線１４を形成する際には、少なくともドレイン領域１１Ｃ及び画素電極１２が第２絶縁膜２２により覆われた状態とされる。従って、仮に第２金属膜２３のエッチングが不十分で膜残りが生じたとしても、その膜残り部分によって例えばソース配線１４とドレイン領域１１Ｃ及び画素電極１２の少なくとも一方とが短絡するといった不良が生じるのを避けることができる。しかも、少なくともドレイン領域１１Ｃ及び画素電極１２が第２絶縁膜２２により覆われることで、第２金属膜２３をエッチングする際に少なくともドレイン領域１１Ｃ及び画素電極１２がオーバーエッチングされる事態を避けることができる。
また、第１絶縁膜２０は、第１金属膜２１と重畳する範囲に選択的に配される。このようにすれば、製造過程において、第１絶縁膜２０及び第１金属膜２１を続けて成膜してから第１金属膜２１をエッチングする際に第１絶縁膜２０をまとめてエッチングすることができる。これにより、第１絶縁膜２０をパターニングするためのフォトマスクが不要となるので、製造コストの低下を図ることができる。第１金属膜２１からなるゲート電極１１Ａと重畳する第１絶縁膜２０によりゲート電極１１Ａとチャネル領域１１Ｄとの間の間隔が一定に保たれる。
また、半導体膜１９は、酸化物半導体からなる。このようにすれば、アモルファスシリコンに比べると、一般的にバンドギャップが大きくなっている。従って、半導体膜１９を酸化物半導体膜１９とすることで、当該ＴＦＴ１１の耐圧向上が図られる。
本実施形態に係るアレイ基板１０の製造方法は、半導体膜１９を成膜する半導体膜成膜工程と、半導体膜１９の上層側に第１絶縁膜２０を成膜する第１絶縁膜成膜工程と、第１絶縁膜２０の上層側に第１金属膜２１を成膜する第１金属膜成膜工程と、第１金属膜２１を第１絶縁膜２０と共にエッチングすることでＴＦＴ１１を構成していて第１金属膜２１からなるゲート電極１１Ａを形成する第１金属膜エッチング工程と、半導体膜１９をエッチングする半導体膜エッチング工程と、半導体膜１９のうち、ゲート電極１１Ａと重畳するチャネル領域１１Ｄ以外の部分を低抵抗化することで、ＴＦＴ１１を構成していてチャネル領域１１Ｄに連なるソース領域１１Ｂと、ＴＦＴ１１を構成していてチャネル領域１１Ｄに対してソース領域１１Ｂ側とは反対側から連なるドレイン領域１１Ｃと、ドレイン領域１１Ｃに連なる画素電極１２と、を形成する低抵抗化工程と、第１金属膜２１の上層側に第２絶縁膜２２を成膜する第２絶縁膜成膜工程と、第２絶縁膜２２をエッチングすることでソース領域１１Ｂの一部と重畳する部分にコンタクトホール２６を開口形成する第２絶縁膜エッチング工程と、第２絶縁膜２２の上層側に第２金属膜２３を成膜する第２金属膜成膜工程と、第２金属膜２３をエッチングすることでコンタクトホール２６を通してソース領域１１Ｂに接続されるソース配線１４を形成する第２金属膜エッチング工程と、を備える。
このように、半導体膜成膜工程、第１絶縁膜成膜工程及び第１金属膜成膜工程を経て半導体膜１９、第１絶縁膜２０及び第１金属膜２１が成膜される。第１金属膜エッチング工程では、第１金属膜２１が第１絶縁膜２０と共にエッチングされ、半導体膜エッチング工程では、半導体膜１９がエッチングされる。そして、低抵抗化工程では、半導体膜１９のうちのチャネル領域１１Ｄを除いた部分が低抵抗化されることで、ソース領域１１Ｂ、ドレイン領域１１Ｃ及び画素電極１２が形成される。このようにすれば、仮に画素電極が透明電極膜からなる場合に比べると、透明電極膜の成膜やエッチングが不要になるとともに透明電極膜を他の導電膜と絶縁するための絶縁膜を追加せずに済むので、製造コストの低下などを図る上で好適となる。第２絶縁膜成膜工程を経て成膜された第２絶縁膜２２は、第２絶縁膜エッチング工程にてエッチングされることで、ソース領域１１Ｂの一部と重畳する部分にコンタクトホール２６が開口形成される。第２金属膜成膜工程を経て第２絶縁膜２２の上層側に成膜された第２金属膜２３は、第２金属膜エッチング工程にてエッチングされることで、コンタクトホール２６を通してソース領域１１Ｂに接続されるソース配線１４が形成される。この第２金属膜エッチング工程では、半導体膜１９は少なくとも一部が第２絶縁膜２２により覆われた状態とされている。従って、仮に第２金属膜２３のエッチングが不十分で膜残りが生じたとしても、その膜残り部分によって例えばソース配線１４と半導体膜１９のうちの低抵抗化されてなる部分とが短絡するといった不良が生じるのを避けることができる。しかも、半導体膜１９の少なくとも一部が第２絶縁膜２２により覆われることで、第２金属膜エッチング工程にて半導体膜１９がオーバーエッチングされる事態が避けられる。
また、第１金属膜エッチング工程は、半導体膜エッチング工程の前に行われる。このようにすれば、第１金属膜エッチング工程にて第１金属膜２１を第１絶縁膜２０と共にエッチングする際には、半導体膜１９はパターニングされておらず、半導体膜１９の下地は半導体膜１９により覆われた状態となっている。従って、第１金属膜２１のエッチングに伴って半導体膜１９の下地がオーバーエッチングされる事態が避けられる。
＜実施形態２＞
本発明の実施形態２を図９から図１１によって説明する。この実施形態２では、半導体膜１１９の一部を低抵抗化してなる補助ソース配線２７を追加したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
本実施形態に係るアレイ基板１１０は、図９及び図１０に示すように、半導体膜１１９の一部を低抵抗化してなる補助ソース配線２７を備える。補助ソース配線２７は、ソース配線１１４及びソース分岐部１１４Ａに並行する形で延在するとともに全長にわたって幅方向についての一部がソース配線１１４及びソース分岐部１１４Ａと重畳するよう配されている。補助ソース配線２７は、ソース配線１１４及びソース分岐部１１４Ａよりも幅広とされており、幅方向の両端部がソース配線１１４及びソース分岐部１１４Ａとは非重畳とされる。言い換えると、ソース配線１１４及びソース分岐部１１４Ａは、補助ソース配線２７よりも幅狭とされる。補助ソース配線２７は、図１１に示すように、その端部がソース領域１１１Ｂに連ねられている。ソース領域１１１Ｂには、第２絶縁膜１２２のコンタクトホール１２６を通してソース分岐部１１４Ａが接続されているので、補助ソース配線２７は、ソース配線１１４に電気的に接続されていてソース配線１１４に伝送される信号を伝送することが可能とされる。つまり、ソース配線１１４の複線化が図られる。これにより、仮にソース配線１１４に断線が生じた場合でも補助ソース配線２７により信号の伝送を行うことができ、また補助ソース配線２７を利用して断線したソース配線１１４の修理を行うことも可能とされる。また、ソース配線１１４の配線抵抗の低下が図られる。
以上説明したように本実施形態によれば、半導体膜１１９の一部を低抵抗化してなりソース領域１１１Ｂに連なるとともに少なくとも一部がソース配線１１４と重畳するよう配される補助ソース配線２７を備える。このようにすれば、ソース配線１１４は、ソース領域１１１Ｂを介して補助ソース配線２７に接続されるので、冗長性の向上や配線抵抗の低下が図られる。
また、ソース配線１１４は、補助ソース配線２７よりも幅狭とされる。ソース配線１１４は、補助ソース配線２７によって配線抵抗の低下が図られているので、補助ソース配線２７よりも幅狭になっていても、配線抵抗が十分に低く保たれる。ところで、第２金属膜１２３からなるソース配線１１４は、半導体膜１１９の一部を低抵抗化してなる補助ソース配線２７に比べると、一般的にシート抵抗が低くなる傾向とされる。従って、ソース配線１１４の負荷には、補助ソース配線２７と他の配線との間に生じる寄生容量よりもソース配線１１４と他の配線との間に生じる寄生容量の方が強く影響する傾向とされる。以上に基づくと、ソース配線１１４が補助ソース配線２７よりも幅狭とされることで、ソース配線１１４と他の配線との間に生じる寄生容量が好適に低減されるので、ソース配線１１４の負荷の軽減を図る上で好適となる。
＜実施形態３＞
本発明の実施形態３を図１２から図１４によって説明する。この実施形態３では、上記した実施形態１から第２絶縁膜２２２の材料及び構造を変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
本実施形態に係るアレイ基板２１０は、図１２に示すように、第２絶縁膜２２２がシリコン酸化物の一種であるＳｉＯ２からなる。このため、第２絶縁膜２２２には酸素が含有されている。そして、第２絶縁膜２２２は、少なくとも半導体膜２１９からなるソース領域２１１Ｂ及びドレイン領域２１１Ｃのうちのチャネル領域２１１Ｄに隣接する部分であるチャネル隣接部２１１Ｂ１，２１１Ｃ１とはそれぞれ重畳するよう形成されている。また、第２絶縁膜２２２は、ソース領域２１１Ｂのうちのコンタクトホール２２６に対してチャネル隣接部２１１Ｂ１側とは反対側の部分とも重畳している。これに対し、第２絶縁膜２２２は、半導体膜２１９からなるドレイン領域２１１Ｃのうちの画素電極２１２に隣接する部分である画素隣接部２１１Ｃ２と半導体膜２１９からなる画素電極２１２とは非重畳となるよう形成されている。半導体膜２１９のうち、第２絶縁膜２２２と重畳する部分は、第２絶縁膜２２２に含有される酸素が経時的に導入されることで抵抗値が高くなる。従って、第２絶縁膜２２２と重畳するチャネル隣接部分２１１Ｂ１，２１１Ｃ１は、高抵抗領域となっている。一方、半導体膜２１９のうち、第２絶縁膜２２２とは非重畳となる部分は、第２絶縁膜２２２に含有される酸素が導入されることが避けられている。従って、第２絶縁膜２２２とは非重畳となる画素隣接部２１１Ｃ２及び画素電極２１２は、上記した高抵抗領域よりも抵抗が低い低抵抗領域となっている。これら高抵抗領域及び低抵抗領域は、いずれも低抵抗化が図られた低抵抗化領域である。なお、図１２では、半導体膜２１９における低抵抗領域を相対的に濃い網掛け状にして図示し、また半導体膜２１９における高抵抗領域を相対的に薄い網掛け状にして図示している。
以下では、アレイ基板２１０の製造方法について説明する。上記した実施形態１と同様に、下層側金属膜成膜工程、下層側金属膜エッチング工程、下層側絶縁膜成膜工程、半導体膜成膜工程、第１絶縁膜成膜工程、第１金属膜成膜工程、第１金属膜エッチング工程、半導体膜エッチング工程、及び低抵抗化工程が行われると、図１３に示すように、半導体膜２１９のうちチャネル領域２１１Ｄを除いたソース領域２１１Ｂ、ドレイン領域２１１Ｃ及び画素電極２１２がそれぞれ低抵抗化される。この段階では、ソース領域２１１Ｂ、ドレイン領域２１１Ｃ及び画素電極２１２は、抵抗が同等とされる。その後、第２絶縁膜成膜工程を経て成膜された第２絶縁膜２２２は、図１４に示すように、第２絶縁膜エッチング工程にてエッチングされる。このとき、第２絶縁膜２２２は、ソース領域２１１Ｂの一部と重畳する位置にコンタクトホール２２６が開口形成されるとともに、ドレイン領域２１１Ｃのうちの画素電極２１２に隣接する画素隣接部２１１Ｃ２と画素電極２１２とに対して重畳する部分が除去される。従って、半導体膜２１９のうち、ソース領域２１１Ｂにおけるコンタクトホール２６と重畳する部分と、ドレイン領域２１１Ｃにおける画素隣接部２１１Ｃ２と、画素電極２１２と、がそれぞれ第２絶縁膜２２２により覆われずに露出し、低抵抗領域となる。一方、半導体膜２１９のうち、ソース領域２１１Ｂにおけるチャネル隣接部２１１Ｂ１及びその反対側の部分と、ドレイン領域２１１Ｃにおけるチャネル隣接部２１１Ｃ１と、は、それぞれ第２絶縁膜２２２により覆われるので、第２絶縁膜２２２に含まれる酸素が経時的に導入されて高抵抗領域となる。
以上説明したように本実施形態によれば、第２絶縁膜２２２は、少なくともシリコン酸化物を含んでいて少なくともソース領域２１１Ｂ及びドレイン領域２１１Ｃのうちのチャネル領域２１１Ｄに隣接する部分とはそれぞれ重畳するものの、ドレイン領域２１１Ｃのうちの画素電極２１２に隣接する部分と画素電極２１２とは非重畳となるよう形成される。まず、第２絶縁膜２２２は、少なくともシリコン酸化物を含んでいるので、酸素を含有している。少なくともソース領域２１１Ｂ及びドレイン領域２１１Ｃのうちのチャネル領域２１１Ｄに隣接する部分は、それぞれ第２絶縁膜２２２と重畳しているので、第２絶縁膜２２２に含有される酸素が経時的に導入され、それに伴って抵抗値が高くなる。これに対し、ソース領域２１１Ｂのうちのコンタクトホール２２６と重畳する部分、ドレイン領域２１１Ｃのうちの画素電極２１２に隣接する部分、及び画素電極２１２は、第２絶縁膜２２２とは非重畳とされているから、第２絶縁膜２２２に含有される酸素が導入されることが避けられている。このように、ソース領域２１１Ｂ及びドレイン領域２１１Ｃは、チャネル領域２１１Ｄ側とは反対側では低抵抗とされるものの、チャネル側では高抵抗とされるので、ソース領域２１１Ｂとドレイン領域２１１Ｃとの間に生じる電界の緩和が図られる。これにより、ドレイン領域２１１Ｃ付近に電界集中（いわゆるホットキャリア現象）が生じ難くなり、ＴＦＴ２１１に生じ得るオフリーク電流の低下などを図ることができる。
＜実施形態４＞
本発明の実施形態４を図１５または図１６によって説明する。この実施形態４では、上記した実施形態１からＴＦＴ３１１の構成を変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。
本実施形態に係るＴＦＴ３１１は、図１５及び図１６に示すように、下層側ゲート電極２８を備えており、いわゆるダブルゲート構造とされる。下層側ゲート電極２８は、下層側金属膜３１７からなる遮光部３１６によって構成されており、ゲート電極３１１Ａ及びチャネル領域３１１Ｄの双方に対して重畳するよう配されている。下層側ゲート電極２８（遮光部３１６）は、第１金属膜３２１からなるゲート電極３１１Ａに対して電極間接続部２９を介して接続されている。電極間接続部２９は、第２金属膜３２３からなり、下層側ゲート電極２８及びゲート電極３１１Ａの双方に対して重畳するものの、半導体膜３１９からなるソース領域３１１Ｂ、ドレイン領域３１１Ｃ及びチャネル領域３１１Ｄとは非重畳となるよう配されている。第２絶縁膜３２２のうち、電極間接続部２９及びゲート電極３１１Ａとの重畳箇所には、第１電極間コンタクトホール３０が開口形成されている。第２絶縁膜３２２及び下層側絶縁膜３１８のうち、電極間接続部２９及び下層側ゲート電極２８との重畳箇所には、第２電極間コンタクトホール３１が開口形成されている。これら第１電極間コンタクトホール３０及び第２電極間コンタクトホール３１を通して電極間接続部２９がゲート電極３１１Ａ及び下層側ゲート電極２８に対して電気的に接続される。これにより、第１金属膜３２１からなるゲート配線３１３に伝送される信号は、同じタイミングでもってゲート電極３１１Ａと下層側ゲート電極２８とに供給されるので、ゲート電極３１１Ａと下層側ゲート電極２８に対して重畳するチャネル領域３１１Ｄにおける電荷の流通量が増加する。
以上説明したように本実施形態によれば、遮光部３１６は、下層側ゲート電極２８とされる。このようにすれば、ゲート電極３１１Ａに加えて下層側ゲート電極２８に信号が供給されることで、下層側ゲート電極２８と重畳するチャネル領域３１１Ｄにおける電荷の流通量を増加させることができる。
＜実施形態５＞
本発明の実施形態５を図１７または図１８によって説明する。この実施形態５では、上記した実施形態４からゲート配線４１３の構成を変更したものを示す。なお、上記した実施形態４と同様の構造、作用及び効果について重複する説明は省略する。
本実施形態に係るゲート配線４１３は、図１７及び図１８に示すように、下層側金属膜４１７からなり、下層側ゲート電極４２８に連ねられている。これに伴い、第１金属膜４２１からなるゲート電極４１１Ａは、電極間接続部４２９を介して下層側ゲート電極４２８に接続されており、それによりゲート配線４１３に伝送される信号の供給が図られている。ゲート電極４１１Ａ及び下層側ゲート電極４２８に対する電極間接続部４２９の接続構造は、上記した実施形態４と同様であり、第２絶縁膜４２２及び下層側絶縁膜４１８にそれぞれ開口形成された第１電極間コンタクトホール４３０及び第２電極間コンタクトホール４３１による。本実施形態では、ゲート配線４１３が下層側金属膜４１７からなるので、ゲート配線４１３とソース配線４１４との交差箇所間には、図１８に示すように、下層側絶縁膜４１８及び第２絶縁膜４２２が介在している。従って、上記した実施形態４のようにゲート配線が第１金属膜４２１からなる場合にゲート配線とソース配線４１４との交差箇所間に第２絶縁膜４２２のみが介在する構成に比べると、ゲート配線４１３とソース配線４１４との交差箇所間の距離が大きくなるので、ソース配線４１４の負荷が軽減されてソース配線４１４に伝送される信号に鈍りが生じ難くなる。これにより、高精細化などを図る上で好適となる。
以上説明したように本実施形態によれば、第２金属膜４２３からなり第２絶縁膜４２２に開口形成された第１電極間コンタクトホール４３０と少なくとも下層側絶縁膜４１８及び第２絶縁膜４２２に開口形成された第２電極間コンタクトホール４３１とを通してゲート電極４１１Ａと下層側ゲート電極４２８とにそれぞれ接続される電極間接続部４２９と、下層側金属膜４１７からなり下層側ゲート電極４２８に連なるゲート配線４１３と、を備える。このようにすれば、ゲート配線４１３により伝送される信号は、ゲート配線４１３に連なる下層側ゲート電極４２８に供給されるとともに、下層側ゲート電極４２８から電極間接続部４２９を介してゲート電極４１１Ａにも供給される。これにより、下層側ゲート電極４２８とゲート電極４１１Ａとに同じタイミングで信号を供給することができる。ゲート配線４１３は、下層側金属膜４１７からなるので、ゲート配線４１３とソース配線４１４との交差箇所間には、少なくとも下層側絶縁膜４１８及び第２絶縁膜４２２が介在することになる。従って、仮にゲート配線が第１金属膜４２１からなる場合にゲート配線とソース配線４１４との交差箇所間に第２絶縁膜４２２のみが介在する構成に比べると、ゲート配線４１３とソース配線４１４との交差箇所間の距離が大きくなるので、ソース配線４１４の負荷が軽減されてソース配線４１４に伝送される信号に鈍りが生じ難くなる。これにより、高精細化などを図る上で好適となる。
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記した各実施形態では、低抵抗化工程にて低抵抗化処理としてプラズマ処理を行う場合を示したが、低抵抗化処理として例えば真空アニール処理などを行うようにしても構わない。
（２）上記した実施形態２では、ソース配線及びソース分岐部が補助ソース配線よりも幅狭とされる場合を示したが、ソース配線及びソース分岐部が補助ソース配線と同等の線幅であっても構わない。また、ソース配線及びソース分岐部が補助ソース配線よりも幅狭であっても構わない。さらには、ソース配線とソース分岐部とで線幅が異なっていてもよく、その場合は補助ソース配線に対するソース配線及びソース分岐部の線幅の大小関係が異なっていても構わない。
（３）上記した実施形態３では、シリコン酸化物としてＳｉＯ２を第２絶縁膜に用いた場合を示したが、それ以外にもシリコン酸化物としてＳｉＮＯ（酸窒化シリコン）などを第２絶縁膜に用いることも可能である。
（４）上記した実施形態４，５では、ダブルゲート構造のＴＦＴに対してゲート配線が１本のみ接続される構成を示したが、ダブルゲート構造のＴＦＴに対して２本のゲート配線が接続される構成であっても構わない。すなわち、電気的に独立した２本のゲート配線のうちの一方がゲート電極に、他方が下層側ゲート電極に、それぞれ接続される構成であっても構わない。この場合、ゲート電極と下層側ゲート電極とに対して異なるタイミングで信号を供給することも可能となる。
（５）上記した各実施形態では、ゲート配線の一部がゲート電極または下層側ゲート電極となるのに対し、ソース配線から分岐してなるソース分岐部がソース領域に接続される構成を示したが、ソース分岐部が省略されていてソース配線の一部がソース領域に接続されるのに対し、ゲート配線から分岐してなるゲート分岐部がゲート電極となる構成であっても構わない。
（６）上記した各実施形態以外にも、画素電極に形成されるスリットの本数や形状は適宜に変更可能である。また、画素電極の外形についても単純な方形以外の形状などに適宜に変更可能である。
（７）上記した各実施形態では、下層側金属膜からなる遮光部（下層側ゲート電極）を備える構成を示したが、遮光部を省略することも可能である。その場合は、下層側金属膜及び下層側絶縁膜をそれぞれ省略することができる。
（８）上記した各実施形態では、半導体膜として酸化物半導体膜を備えたアレイ基板を例示したが、それ以外にも、例えばポリシリコン（多結晶化されたシリコン（多結晶シリコン）の一種であるＣＧシリコン（Continuous Grain Silicon））やアモルファスシリコンを半導体膜の材料として用いることも可能である。
（９）上記した各実施形態以外にも、各金属膜、各絶縁膜などに用いる具体的な材料は適宜に変更可能である。
（１０）上記した各実施形態では、動作モードがＦＦＳモードとされた液晶パネルを構成するアレイ基板について例示したが、それ以外にもＩＰＳ（In-Plane Switching）モードやＶＡ（Vertical Alignment）モードなどの他の動作モードとされた液晶パネルを構成するアレイ基板についても本発明は適用可能である。
（１１）上記した各実施形態では、液晶パネルを構成するアレイ基板を例示したが、他の種類の表示パネル（有機ＥＬパネル、ＰＤＰ（プラズマディスプレイパネル）、ＥＰＤ（マイクロカプセル型電気泳動方式のディスプレイパネル）、ＭＥＭＳ（Micro Electro Mechanical Systems）表示パネルなど）に設けられるアレイ基板にも本発明は適用可能である。
１０，１１０，２１０…アレイ基板（薄膜トランジスタ基板）、１１，２１１，３１１…ＴＦＴ（薄膜トランジスタ）、１１Ａ，３１１Ａ，４１１Ａ…ゲート電極、１１Ｂ，１１１Ｂ，２１１Ｂ，３１１Ｂ…ソース領域、１１Ｃ，２１１Ｃ，３１１Ｃ…ドレイン領域、１１Ｄ，２１１Ｄ，３１１Ｄ…チャネル領域、１２，２１２…画素電極、１３，３１３，４１３…ゲート配線、１４，１１４，４１４…ソース配線、１６，３１６…遮光部、１７，３１７，４１７…下層側金属膜、１８，３１８，４１８…下層側絶縁膜、１９，１１９，２１９，３１９…半導体膜、２０…第１絶縁膜、２１，３２１，４２１…第１金属膜、２２，１２２，２２２，３２２，４２２…第２絶縁膜、２３，１２３，３２３，４２３…第２金属膜、２６，１２６，２２６…コンタクトホール、２７…補助ソース配線、２８，４２８…下層側ゲート電極、２９，４２９…電極間接続部、３０，４３０…第１電極間コンタクトホール、３１，４３１…第２電極間コンタクトホール

Claims (10)

  1. 半導体膜と、
    前記半導体膜の上層側に配される第１絶縁膜と、
    前記第１絶縁膜の上層側に配される第１金属膜と、
    前記第１金属膜の上層側に配される第２絶縁膜と、
    前記第２絶縁膜の上層側に配される第２金属膜と、
    前記第２金属膜からなるソース配線と、
    薄膜トランジスタを構成していて前記第１金属膜からなるゲート電極と、
    前記薄膜トランジスタを構成していて前記半導体膜の一部からなり前記ゲート電極と重畳するよう配されるチャネル領域と、
    前記薄膜トランジスタを構成していて前記半導体膜の一部を低抵抗化してなり前記チャネル領域に連なるとともに少なくとも前記第２絶縁膜に開口形成されたコンタクトホールを通して前記ソース配線に接続されるソース領域と、
    前記薄膜トランジスタを構成していて前記半導体膜の一部を低抵抗化してなり前記チャネル領域に対して前記ソース領域側とは反対側から連なるドレイン領域と、
    前記半導体膜の一部を低抵抗化してなり前記ドレイン領域に連なる画素電極と、
    前記半導体膜の一部を低抵抗化してなり前記ソース領域に連なるとともに少なくとも一部が前記ソース配線と重畳するよう配される補助ソース配線と、を備える薄膜トランジスタ基板。
  2. 前記半導体膜の下層側に配される下層側絶縁膜と、
    前記下層側絶縁膜の下層側に配される下層側金属膜と、
    前記下層側金属膜からなり少なくとも前記チャネル領域と重畳するよう配される遮光部と、を備える請求項１記載の薄膜トランジスタ基板。
  3. 前記遮光部は、下層側ゲート電極とされる請求項２記載の薄膜トランジスタ基板。
  4. 前記第２金属膜からなり前記第２絶縁膜に開口形成された第１電極間コンタクトホールと少なくとも前記下層側絶縁膜及び前記第２絶縁膜に開口形成された第２電極間コンタクトホールとを通して前記ゲート電極と前記下層側ゲート電極とにそれぞれ接続される電極間接続部と、
    前記下層側金属膜からなり前記下層側ゲート電極に連なるゲート配線と、を備える請求項３記載の薄膜トランジスタ基板。
  5. 前記第１金属膜からなり前記ゲート電極に連なるゲート配線を備える請求項１から請求項３のいずれか１項に記載の薄膜トランジスタ基板。
  6. 前記ソース配線は、前記補助ソース配線よりも幅狭とされる請求項１から請求項５のいずれか１項に記載の薄膜トランジスタ基板。
  7. 前記第２絶縁膜は、少なくとも前記ドレイン領域及び前記画素電極を覆うよう配される請求項１から請求項６のいずれか１項に記載の薄膜トランジスタ基板。
  8. 前記第２絶縁膜は、少なくともシリコン酸化物を含んでいて少なくとも前記ソース領域及び前記ドレイン領域のうちの前記チャネル領域に隣接する部分とはそれぞれ重畳するものの、前記ドレイン領域のうちの前記画素電極に隣接する部分と前記画素電極とは非重畳となるよう形成される請求項１から請求項６のいずれか１項に記載の薄膜トランジスタ基板。
  9. 前記第１絶縁膜は、前記第１金属膜と重畳する範囲に選択的に配される請求項１から請求項８のいずれか１項に記載の薄膜トランジスタ基板。
  10. 前記半導体膜は、酸化物半導体からなる請求項１から請求項９のいずれか１項に記載の薄膜トランジスタ基板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429909B1 (en) * 1997-10-18 2002-08-06 Samsung Electronics Co., Ltd. Liquid crystal displays and manufacturing methods thereof
KR101229413B1 (ko) 2006-04-18 2013-02-04 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이 기판과 그 제조방법
JP5111867B2 (ja) 2007-01-16 2013-01-09 株式会社ジャパンディスプレイイースト 表示装置
JP2010147351A (ja) * 2008-12-20 2010-07-01 Videocon Global Ltd 液晶表示装置及びその製造方法
JP5500712B2 (ja) * 2009-09-02 2014-05-21 株式会社ジャパンディスプレイ 液晶表示パネル
JP5599026B2 (ja) * 2009-10-23 2014-10-01 キヤノン株式会社 薄膜トランジスタの製造方法
JP5725337B2 (ja) 2011-03-24 2015-05-27 ソニー株式会社 表示装置、表示装置の製造方法および電子機器
JP5465311B2 (ja) 2012-02-09 2014-04-09 エルジー ディスプレイ カンパニー リミテッド 有機発光表示装置及びその製造方法
WO2013137045A1 (ja) * 2012-03-12 2013-09-19 シャープ株式会社 半導体装置およびその製造方法
KR20160034262A (ko) * 2013-07-24 2016-03-29 아이엠이씨 브이제트더블유 금속 산화물 반도체층의 전기전도도의 개선 방법
CN103456742B (zh) * 2013-08-27 2017-02-15 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
KR20160043576A (ko) 2014-10-13 2016-04-22 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP2016134388A (ja) * 2015-01-15 2016-07-25 株式会社ジャパンディスプレイ 表示装置
US10656483B2 (en) * 2016-03-14 2020-05-19 Sharp Kabushiki Kaisha Semiconductor apparatus and method for manufacturing semiconductor apparatus
CN105633016B (zh) 2016-03-30 2019-04-02 深圳市华星光电技术有限公司 Tft基板的制作方法及制得的tft基板

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