JP6815723B2 - メモリシステム及びその動作方法 - Google Patents

Description

本発明はメモリシステム及びその動作方法に関し、さらに詳細にはエラー訂正を実行するメモリシステム及びその動作方法に関する。

メモリコントローラはエラー訂正を実行する。例えば、メモリコントローラは６４ビットのデータと８ビットのパリティーとで構成された７２ビットのデータをメモリモジュールから読み出す。メモリコントローラは他のエラー訂正技術を実行する。このようなエラー訂正技術を使用して、メモリモジュールから読み出されるデータに含まれるエラーが識別されるか、或いは訂正される。その上に、メモリコントローラはエラーに関連された情報を生成する。メモリコントローラを含むシステムは上述したエラー情報に基づいて動作決定、例えば、メモリページの使用終了、システム中止、又はこのような動作を実行する。このようなメモリコントローラはプロセッサに集積されている。例えば、インテル社のジーオン（Ｘｅｏｎ）プロセッサはエラー訂正を実行できるメモリコントローラを内装している。
しかし、エラー訂正はメモリコントローラによって、受信される前に実行されれば、エラー訂正と関連されたエラー情報はメモリコントローラで使用不能になり、したがってシステムはシステム管理のための決定を実行することができなくなる。

米国特許第６，３７０，６６８号明細書 米国特許第７，９４９，９３１号明細書 米国特許第８，３０１，９８０号明細書 米国特許第８，７０７，１１０号明細書

本発明は上記従来のメモリシステムにおける問題点に鑑みてなされたものであって、本発明の目的は低費用及び低電力特性を提供するメモリシステムを提供することにある。

上記目的を達成するためになされた本発明の実施形態に係るメモリシステムは、データを格納し、前記格納されたデータから読み出されたデータのエラーを訂正し、前記格納されたデータから読み出されたデータのエラー訂正に応じてエラー情報を生成するメモリと、第１通信経路及び前記第１通信経路とは別の第２通信経路を通じて前記メモリに連結され、前記第１通信経路を通じて前記格納されたデータから読み出されたデータを受信し、前記第２通信経路を通じて前記メモリから前記エラー情報を受信するプロセッサと、を有し、前記第１通信経路は、複数のデータライン及び少なくとも１つのデータストローブラインを含み、前記エラー情報の内、訂正不能エラーに対するエラー情報と訂正可能エラーに対するエラー情報とは互に異なる通信経路を通じて伝達され、前記メモリは、前記少なくとも１つのデータストローブラインを通じて伝送される信号によって訂正不能エラーに対するエラー情報を伝達し、前記第２通信経路を通じて、前記訂正可能エラーに対するエラー情報を伝達し、前記第２通信経路の伝送速度は前記第１通信経路の伝送速度より低いことを特徴とする。

前記エラー情報は、訂正されたエラーの情報を含み、前記プロセッサは、前記第１通信経路以外の経路を通じて前記訂正されたエラーの情報を受信することが好ましい。
前記メモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）モジュールであることが好ましい。
前記プロセッサ及び前記メモリに連結され、前記プロセッサ及び前記メモリと通信するコントローラをさらに含み、前記コントローラは、前記第２通信経路の一部として提供されることが好ましい。
前記コントローラは、ベースボード管理コントローラであることが好ましい。

前記コントローラは、前記エラー情報を格納し、前記プロセッサから受信される要求に応答して前記エラー情報を前記プロセッサに提供することが好ましい。
前記プロセッサは、前記メモリに連結されたメモリコントローラを含み、前記メモリコントローラは、前記メモリから読み出されたデータのエラーを訂正しないことが好ましい。

前記プロセッサは、前記エラー情報と前記メモリに関連する他の情報とを組み合わせることが好ましい。
前記プロセッサは、前記第２通信経路に連結されたインターフェイスを含み、前記プロセッサは、前記インターフェイスを通じて前記エラー情報を受信し、前記インターフェイスを通じて他の情報も受信し、前記メモリは、ＳＰＤ（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ）システム及びレジスタクロック駆動システムのうちの少なくとも１つを含み、前記他の情報は、前記ＳＰＤシステム及び前記レジスタクロック駆動システムのうちの少なくとも１つから受信されることが好ましい。

上記目的を達成するためになされた本発明の実施形態に係るメモリシステムの動作方法は、プロセッサ及びメモリモジュールを含むメモリシステムの動作方法であって、前記メモリモジュールで、第１通信経路を通じてデータを読み出す段階と、前記メモリモジュールで前記データの読出しに基づいて前記データとは異なるエラー情報を生成する段階と、前記メモリモジュールで、前記エラー情報を読み出すための命令語を受信する段階と、前記メモリモジュールから、前記命令語に応答して前記第１通信経路とは別の第２通信経路を通じて前記エラー情報を伝送する段階と、を含み、前記第１通信経路は、複数のデータライン及び少なくとも１つのデータストローブラインを含み、前記エラー情報の内、訂正不能エラーに対するエラー情報と訂正可能エラーに対するエラー情報とは互に異なる通信経路を通じて伝達され、前記第２通信経路を通じて伝送される前記エラー情報は前記訂正可能エラーに対するエラー情報であり、前記訂正不能エラーに対するエラー情報は前記少なくとも１つのデータストローブラインを通じて伝送される信号によって伝達され、前記第２通信経路の伝送速度は前記第１通信経路の伝送速度より低いことを特徴とする。

コントローラで、前記エラー情報を受信する段階と、前記コントローラから前記プロセッサに、前記エラー情報を伝送する段階と、をさらに含むことが好ましい。
コントローラから、前記エラー情報を読み出すための命令語を伝送する段階と、前記コントローラで、前記エラー情報を受信する段階と、をさらに含むことが好ましい。
前記エラー情報を読み出すための命令語は、第１命令語として提供され、コントローラで前記プロセッサから、前記エラー情報を読み出すための第２命令語を受信する段階と、前記コントローラから、前記第２命令語に応答して前記第１命令語を伝送する段階と、をさらに含むことが好ましい。
前記プロセッサで、前記メモリモジュールに関連する追加情報を生成する段階と、前記プロセッサで、前記追加情報と前記エラー情報とを組み合わせる段階と、をさらに含むことが好ましい。
前記メモリモジュールから、前記エラー情報を伝送する段階は、通信リンクを通じて前記エラー情報及び他の情報を伝送する段階を含み、前記他の情報は、前記メモリモジュールに無関係であることが好ましい。

上記目的を達成するためになされた本発明の実施形態に係るメモリシステムは、メモリと、メインメモリチャンネルを通じて前記メモリに連結されたプロセッサと、前記メモリ及び前記プロセッサに連結され、前記メインメモリチャンネルから分離された通信リンクと、を有し、前記メモリ及び前記プロセッサは、前記メインメモリチャンネル及び前記通信リンクを通じて相互に通信し、前記メモリは、前記通信リンクを通じて前記プロセッサにエラー情報を伝達し、前記メインメモリチャンネルは、複数のデータライン及び少なくとも１つのデータストローブラインを含み、前記エラー情報の内、訂正不能エラーに対するエラー情報と訂正可能エラーに対するエラー情報とは互に異なる通信経路を通じて伝達され、前記通信リンクを通じて前記プロセッサに伝達されるエラー情報は前記訂正可能エラーに対するエラー情報であり、前記訂正不能エラーに対するエラー情報は前記少なくとも１つのデータストローブラインを通じて伝送される信号によって伝達され、前記メインメモリチャンネルから分離された通信リンクの伝送速度は前記メインメモリチャンネルの伝送速度より低いことを特徴とする。
前記プロセッサは、メモリコントローラを含み、前記メモリコントローラは、前記メインメモリチャンネルの一部として提供されることが好ましい。
前記プロセッサは、前記通信リンクを通じてシステム管理情報を受信することが好ましい。

本発明の実施形態によれば、具現するのに必要である費用が低く、消費電力も減らすことができるメモリシステムを構成することができる。

本発明の第１の実施形態によるメモリシステムアーキテクチャを有するメモリシステムを概略的に示すブロック図である。 本発明の第２の実施形態によるコントローラを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第３の実施形態によるベースボード管理コントローラを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第４の実施形態によるプロセッサベースのエラー訂正を実行しないメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第５の実施形態による汚染されたデータストローブ信号を含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第６の実施形態による分離された訂正不能エラー信号を有するメモリシステムアーキテクチャを有するメモリシステムを示すブロック図である。 本発明の第７の実施形態によるソフトウェアモジュールを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第８の実施形態によるエラー検出及び訂正モジュールを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第９の実施形態による集計モジュールを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第１０の実施形態によるメモリコントロールアーキテクチャモジュールから提供される情報を集計するエラー訂正モジュールを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第１１の実施形態による１つのインターフェイスを共有する複数のモジュールを有するメモリシステムアーキテクチャを有するメモリシステムを示すブロック図である。 本発明の第１２の実施形態によるインターフェイスを共有する訂正可能エラーモジュール及び直列認識素子ＳＰＤ／レジスタクロックドライバモジュールを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第１３の実施形態によるＤＲＡＭ内エラー訂正技術を使用するメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第１４の実施形態によるモジュール内エラー訂正技術を使用するメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第１４の実施形態によるモジュール内エラー訂正技術を使用するメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第１４の実施形態によるモジュール内エラー訂正技術を使用するメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第１４の実施形態によるモジュール内エラー訂正技術を使用するメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の第１の実施形態によるメモリモジュールを示すブロック図である。 本発明の第２の実施形態によるＳＰＤ又はＲＣＤインターフェイスを有するメモリモジュールを示すブロック図である。 本発明の第３の実施形態による分離された訂正不能エラーインターフェイスを有するメモリモジュールを示すブロック図である。 本発明の一実施形態によるエラー情報を交換する方法を説明するためのフローチャートである。 本発明の他の実施形態によるエラー情報を交換する方法を説明するためのフローチャートである。 本発明のその他の実施形態によるエラー情報を交換する方法を説明するためのフローチャートである。 本発明の一実施形態によるメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。 本発明の一実施形態によるサーバーを示すブロック図である。 本発明の一実施形態によるサーバーシステムを示すブロック図である。 本発明の一実施形態によるデータセンターを示すブロック図である。

次に、本発明に係るメモリシステムを実施するための具体例を図面を参照しながら詳細に説明する。
本発明はメモリシステムアーキテクチャに関する。以下の説明はこの分野で熟練された者によって製作され、使用される程度に開示する。したがって、本発明は多様な変更を加えることができ、様々な形態を有することができるので、特定実施形態を図面に例示し、本文で詳細に説明する。例示する実施形態は特定な実施を提供するための方法とシステムとについて説明する。

しかし、このような方法とシステムとは他の実施形態でも効果的に動作する。“例示的な実施形態”や“一実施形態”、及び“他の実施形態”が同一又は他の実施形態のみならず、多様な実施形態を参照する。この実施形態は特定構成を含むシステム及び／又は装置として表現することができる。しかし、本発明の実施形態に係るシステム及び／又は装置は図示した構成よりさらに少ない数の構成を含んでもよく、配列の変更や構成の種類の変更が本発明の範囲を逸脱しない限度内で行われる。

本発明の例示的な実施形態は特定段階を含む方法として説明される。しかし、そのような方法とシステム動作とは本発明の実施形態と矛盾しない及び／又は他の順序を有する追加的なステップを有する方法でも効果的に動作することができる。したがって、本発明の概念を適用した実施形態は図示した例のみに制限されないものとして理解しなければならない。

所定の要素を含む特定メモリシステムアーキテクチャに含まれるものと実施形態が説明される。本発明が属する技術分野で通常の知識を有する者が本発明の実施形態が他の追加構成や特徴を含むメモリシステムアーキテクチャでも同様に動作することを理解することができる。しかし、本発明が属する技術分野で通常の知識を有する者が本発明の方法とシステムとが他の構造でも同様に動作することを理解することができる。方法とシステムとは文脈で単一要素に表現されることもある。しかし、本発明が属する技術分野で通常の知識を有する者が方法とシステムが複数の要素を有するメモリシステムアーキテクチャを使用して同様に動作することを理解することができる。

この技術分野で熟練された者は一般的にここで使用される用語、特に添付される請求の範囲に使用された用語は開放された用語である（即ち、‘含む’という用語は‘含むが、それに限定されない’に、‘有する’という用語は‘少なくとも１つを有する’として解釈されなければならない）。この技術分野に熟練された者において、請求項に記載された特定数字は、請求項内で明示的に引用されたとしても、このような引用が存在しない請求項では特定数字の限定が存在しないことと理解されてはならない。例えば、理解を助けるために後続される従属請求項で‘少なくとも１つ’と‘１つ又はそれ以上’という文言が含まれることがあり得る。しかし、このような文言の使用は１つの例示のためであり不明確な‘１つ’という文言に限定的に理解されてはならない。

その上に、‘Ａ、Ｂ、又はＣの中で少なくとも１つ’のような語句が使用される場合、このような文言はこの技術分野に熟練された者においてよく理解できる（即ち、‘Ａ、Ｂ、又はＣの中で少なくとも１つを含むシステム’はＡ単独、Ｂ単独、Ｃ単独、ＡとＢ、ＡとＣ、ＢとＣ、及び／又はＡとＢとＣと共に含む意味であるが、いずれか１つの概念に限定されない）。この分野で熟練された者において、詳細な説明な請求項又は図面で２つ又はそれ以上の分離された選択可能である用語を有する単語及び／又は文言は１つ、又は２つの中でいずれか１つ、又は２つの用語の全てを含む可能性があると理解されなければならない。例えば、‘Ａ又はＢ’という文句は、‘Ａ’、又は‘Ｂ’又は‘ＡとＢ’の可能性を含むことと理解しなければならない。

図１は本発明の第１の実施形態によるメモリシステムアーキテクチャを有するメモリシステムを概略的に示すブロック図である。図１を参照すると、メモリシステム１００はプロセッサ１０４に連結されるメモリ１０２を含む。メモリ１０２はデータを格納する。メモリ１０２からデータが読み出されると、メモリ１０２はデータにエラーが存在する場合、エラーを訂正する。例えば、メモリ１０２は１ビットエラーを訂正する。また、メモリ１０２は２ビットエラーを検出する。ここでは例示のために特定ビット数のエラーが訂正されると説明したが、メモリ１０２は任意のビット数のエラーを訂正するか、或いは検出することができる。その上に、たとえ１ビット以上のエラー訂正技術で１ビットエラー訂正及び／又は２ビットエラーが検出されても、メモリ１０２は少なくとも１つのエラーを訂正することができる任意のエラー訂正技術を実行する。

メモリ１０２はデータを格納するための装置を含む。特定例において、メモリ１０２はＤＲＡＭモジュールである。メモリ１０２はＤＤＲ、ＤＤＲ２、ＤＤＲ３、ＤＤＲ４、又はそのような多様な標準にしたがうダブルデータレート同期式ＤＲＡＭ（ＤＤＲＳＤＲＡＭ）であってもよい。他の実施形態で、メモリ１０２はＳＲＡＭ、不揮発性メモリ、又はこれらと類似なものを含んでもよい。
メモリ１０２は格納データのエラーを訂正するか、或いは訂正の試行に応答してエラー情報を生成する。例えば、エラー情報は訂正されたエラー、訂正されないエラー、エラーの不在、又はそのようなエラーの数に対する情報を含む。エラー情報は実質的なエラー、エラーの住所、エラーが発生した回数、又はメモリ１０２に関連した他の特定情報を含む。特定な例で、エラー情報はメモリ１０２が訂正した１ビットエラーを含む。ここで、エラー情報が特定な例のみに対して説明したが、エラー情報はエラーと関連した何らかの情報でもさらに含むことができる。

プロセッサ１０４はメモリ１０２に連結される装置に提供され、命令語を実行する。例えば、プロセッサ１０４は汎用プロセッサ、デジタル信号プロセッサＤＳＰ、グラフィックプロセシングユニットＧＰＵ、特定用途向け集積回路ＡＳＩＣ、プログラマブルロジックアレイＰＬＡ等であってもよい。
プロセッサ１０４は第１通信経路１０６と第２通信経路１０８とを通じてメモリ１０２に連結される。プロセッサ１０４は第１通信経路１０６を通じてメモリ１０２からデータを受信する。例えば、第１通信経路１０６はデータ信号、ストローブ信号、クロック信号、イネーブル信号等のような信号を伝達するための信号ラインを有するシステムメモリインターフェイスである。このように、第１通信経路１０６はプロセッサ１０４とメモリ１０２との間でインターフェイシングを実行するメインメモリチャンネルの一部である。

プロセッサ１０４はメモリ１０２と異なる通信経路、即ち、第２通信経路１０８を通じても連結される。プロセッサ１０４は第２通信経路１０８を通じてメモリ１０２からエラー情報を受信する。一実施形態で、プロセッサ１０４は第１通信経路１０６ではない他の通信経路を通じて訂正されたエラー情報を受信することができる。訂正されたエラー情報は訂正されたエラーと関連した情報である。先に説明したように、エラー情報は多様な形態のエラーと関連した情報を含む。訂正されたエラー情報は訂正されたエラーと関連した情報形態と同様に提供される。

ソフトウェア１１０はプロセッサ１０４に連結されるように図示したが、ソフトウェア１１０はプロセッサ１０４で実行される多様なプログラム、ドライバ、モジュール、ルーチンを示す。例えば、ソフトウェア１１０はドライバ、カーネルモジュール、デーモン、応用プログラム等を含む。所定の実施形態では、ソフトウェア１１０は以下で説明する特定機能を実行するようにプロセッサ１０４を活性化することができる。
ここでは１つのメモリ１０２を例示的に説明したが、通信経路（１０６、１０８）と同様に２つの通信経路を通じて任意の数のメモリ１０２をプロセッサ１０４と連結してもよい。

一実施形態で、各々のメモリ１０２は他のメモリ１０２とは分離された専用の第１通信経路１０６と専用の第２通信経路１０８とを通じてプロセッサ１０４と連結される。しかし、他の実施形態で、第１通信経路１０６は１つ以上のメモリ１０２と共有され、第２通信経路１０８も１つ以上のメモリ１０２と共有される。さらに、１つの第１通信経路１０６について説明したが、１つ又はそれ以上のメモリ１０２の間に複数の第１通信経路１０６が存在してもよい。同様に、１つの第２通信経路１０８について説明したが、１つ又はそれ以上のメモリ１０２の間に複数の第２通信経路１０８が存在することは容易に理解され得る。
一実施形態で、エラー情報の通信が帯域外通信経路を通じて実行される。第２通信経路１０８は帯域外通信経路であってもよい。即ち、プロセッサ１０４とメモリ１０２との間のメイン通信は第１通信経路１０６を通じて実行され、エラー情報の交換は帯域外の第２通信経路１０８を通じて実行される。

図２は本発明の第２の実施形態によるコントローラを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。この実施形態で、メモリシステム２００は、図１のメモリ１０２、プロセッサ１０４、通信経路（１０６、１０８）、及びソフトウェア１１０と同様に、メモリ２０２、プロセッサ２０４、通信経路（２０６、２０８）、及びソフトウェア２１０を含む。
しかし、第２通信経路２０８はコントローラ２１４と連結される第１バス２１２と、コントローラ２１４とプロセッサ２０４との間を連結する第２バス２１６を含む。言い換えれば、プロセッサ２０４とメモリ２０２とを連結するコントローラ２１４は第２通信経路２０８の一部として提供される。

コントローラ２１４はメモリ２０２とプロセッサ２０４とを連結する任意の装置である。例えば、コントローラ２１４は汎用プロセッサ、ＤＳＰ（Ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ）等を含む。
バス（２１２、２１６）は多様な通信リンクの使用が可能である。例えば、バス（２１２、２１６）はシステム管理バス（ＳＭＢｕｓ）、Ｉ^２Ｃバス（ｉｎｔｅｒ−ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、ＩＰＭＩバス（ｉｎｔｅｌｌｉｇｅｎｔ ｐｌａｔｆｏｒｍ ｍａｎａｇｅｍｅｎｔ ｉｎｔｅｒｆａｃｅ）、Ｍｏｄｂｕｓ等を含む。

特定実施形態で、通信経路２０８の一部は通信経路２０６より実質的に低速に動作する。例えば、メモリ２０２とプロセッサ２０４との間の通信経路２０６のデータ率は１０ＧＢ／ｓ以上の伝送速度を有するように設計されるが、通信経路２０８は１０Ｍｂｉｔ／ｓ、１００ｋｂｉｔ／ｓのような低い伝送速度を有するようになる。したがって、一部実施形態で、通信経路２０８に対する通信経路２０６の伝送速度比率は約１００や１０００、又はそれ以上になってもよい。

一実施形態で、第２通信経路２０８は通信専用として使用される。即ち、第２通信経路２０８はメモリ２０２とプロセッサ２０４との間で情報の通信用のみに使用される。しかし、他の実施形態ではコントローラ２１４は他の装置がアクセスすることを許容する。例えば、非メモリ装置２６８がバス２１２によってコントローラ２１４に連結されてもよい。その他の実施形態で、その他の装置２６６がコントローラ２１４に連結されてもよい。したがって、メモリ２０２から提供されない情報はプロセッサ２０４及び／又はメモリ２０２にバス２１２及び／又はバス２１６によって伝達される。特に、メモリ２０２から提供されるエラー情報は非メモリの用途を含む他の目的に使用される第２通信経路２０８を通じてプロセッサ２０４に伝達される。

一実施形態で、コントローラ２１４は不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ：ＮＶＭ）２５４を含む。不揮発性メモリ２５４はメモリ２０２から提供されるエラー情報を格納する。したがって、エラー情報は電源が遮断されてもコントローラ２１４に保存される。プロセッサ２０４はコントローラ２１４にエラー情報を要求する。したがって、コントローラ２１４は不揮発性メモリ２５４に格納されたエラー情報を提供することによって、そのような要求に応答し、プロセッサ２０４の要求にしたがってエラー情報を復旧するためにメモリ２０２にアクセスすることができる。
一実施形態で、コントローラ２１４はエラー情報を獲得するためにメモリ２０２に対するポーリング（ｐｏｌｌｉｎｇ）を実行することができる。他の実施形態で、メモリ２０２はコントローラ２１４にエラー情報をプッシュすることもある。不揮発性メモリ２５４に格納されたエラー情報は実質的に最新の情報にアップデートされる。

図３は本発明の第３の実施形態によるベースボード管理コントローラを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。この実施形態で、システム３００は、図２のメモリ２０２、プロセッサ２０４、通信経路（２０６、２０８）、及びソフトウェア２１０と同様に、メモリ３０２、プロセッサ３０４、通信経路（３０６、３０８）、及びソフトウェア３１０を含む。しかし、コントローラ３１４はベースボード管理コントローラ（Ｂａｓｅｂｏａｒｄ Ｍａｎａｇｅｍｅｎｔ Ｃｏｎｔｒｏｌｌｅｒ：以下、ＢＭＣ）で提供される。

ベースボード管理コントローラ３１４はメモリシステム３００を管理する。例えば、ベースボード管理コントローラ３１４はプロセッサ３０４、メモリ３０２、その他の装置３６６等のセンサーを含むシステム３００の多様なセンサーと連結される。
ベースボード管理コントローラ３１４は温度、クーリング状態、電力状態等の多様なシステムパラメーターを収集し、報告する。ベースボード管理コントローラ３１４はメモリシステム３００を管理し、標準にしたがって情報へのアクセスを活性化する。管理情報はプロセッサ３０４やソフトウェア３１０によって生成される。又は、ベースボード管理コントローラ３１４は帯域外通信経路のようなその他の通信経路を通じて情報を利用できるようにする。ここで、帯域外通信経路はプロセッサ３０４を含まない任意の通信経路を含む。

図４は本発明の第４の実施形態によるプロセッサベースのエラー訂正を実行しないメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。この実施形態で、システム４００は、図１のメモリ１０２、プロセッサ１０４、通信経路（１０６、１０８）、及びソフトウェア１１０と同様に、メモリ４０２、プロセッサ４０４、通信経路（４０６、４０８）、及びソフトウェア４１０を含む。しかし、この実施形態で、プロセッサ４０４はメモリコントローラ（ＭＣ）４５０とＭＣＡレジスタ（ｍａｃｈｉｎｅ ｃｈｅｃｋ ａｒｃｈｉｔｅｃｔｕｒｅ）４５２とを含む。

メモリコントローラ４５０はプロセッサ４０４に集積される。メモリコントローラ４５０はプロセッサ４０４とメモリ４０２との間のメインインターフェイスに該当するメインメモリチャンネルの一部である。メモリコントローラ４５０は通信経路４０６を通じたメモリ４０２へのアクセスを制御する。
所定の実施形態では、メモリコントローラ４５０はメモリ４０２で実行されるエラー訂正演算によって訂正される機会を有しないエラーを訂正することができる。しかし、この実施形態でメモリコントローラ４５０はメモリ４０２から読み出されたデータに対するエラー訂正は実行しない。メモリコントローラ４５０はメモリ４０２から読み出されたデータに基づいた何らかのエラー情報も報告しない。

ＭＣＡレジスタ４５２はハードウェアエラーが報告されるレジスタである。例えば、キャッシュエラー、バスエラー、データエラー等のようなエラーが検出され、ＭＣＡレジスタ４５２に報告される。しかし、メモリコントローラ４５０がメモリ４０２から読み出されたデータのエラーを訂正しないので、メモリ４０２から読み出されたデータに基づいた潜在的なエラー情報はＭＣＡレジスタ４５２に記録されない。上述したことにも拘らず、エラー情報は通信経路４０８を通じてプロセッサ４０４に伝達される。このようにして、エラー情報はメモリコントローラ４５０とＭＣＡレジスタ４５２とが訂正しなくとも、ソフトウェア４１０によってアクセス可能である。

一実施形態で、低費用のシステム４００の設計のためにエラー情報の伝送は第２通信経路４０８を通じて実行されてもよい。例えば、エラー訂正が使用されないメモリコントローラ４５０がプロセッサ４０４に含まれ、エラー情報はアクセス可能に設計されてもよい。特に、メモリのエラー訂正が要求されても、第２通信チャンネル４０８を通じてアクセス可能であるエラー情報が存在するので、メモリエラー訂正機能が無いプロセッサ４０４が使用される。したがって、エラー情報を使用する任意のソフトウェアを含むソフトウェア４１０は、プロセッサ４０４がメモリエラー訂正を実行するように動作することができる。エラー訂正機能が無いプロセッサ４０４は低費用、低電力に具現されることができる。したがって、システム４００に所要される消耗電力と費用とは低減することができる。

メモリコントローラ４５０はプロセッサ４０４に集積されると説明したが、メモリコントローラ４５０はプロセッサ４０４と分離されてもよい。この場合、通信経路４０８がメモリコントローラ４５０及びプロセッサ４０４の他の部分をバイパスするが、他のエラー訂正回路を有する。このような第２通信経路４０８を通じたエラー情報のバイパス方式はメモリコントローラ４５０、ＭＣＡレジスタ４５２等の特性に独立的なエラー情報の通信を可能にする。即ち、同様な情報がメモリコントローラ４５０及び／又はＭＣＡレジスタ４５２にはアクセスできないが、エラー情報はアクセス可能である。

図５は本発明の第５の実施形態による汚染されたデータストローブ信号を含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。この実施形態で、メモリシステム５００は、図１のメモリ１０２、プロセッサ１０４、通信経路（１０６、１０８）、及びソフトウェア１１０と同様に、メモリ５０２、プロセッサ５０４、通信経路（５０６、５０８）、及びソフトウェア５１０を含む。しかし、この実施形態では通信経路５０６はデータライン５３２とデータストローブライン５３３とを含む。他のラインも通信経路５０６の一部に含まれるが、説明を簡単にするためにこれらのラインは省略する。

一実施形態で、訂正不能エラーに対するエラー情報と訂正可能エラーに対するエラー情報とは互に異なる経路を通じて伝達されてもよい。上述したように、訂正可能エラー情報は通信経路５０８を通じて伝達される。一方、訂正不能エラー情報は訂正不能エラーに基づいた多様な互に異なる形態の情報を含む。訂正不能エラー情報は第１通信経路５０６を通じて伝達される。例えば、メモリ５０２はデータストローブライン５３３を通じて伝達される信号によって訂正不能エラー情報を伝達する。
即ち、正常なデータ伝送の時、データが伝送されることによって、データストローブラインに伝達されるデータストローブ信号がトグリングされる。しかし、メモリ５０２が訂正不能エラーを検出する場合、メモリ５０２は正常なデータ伝送の時のデータストローブ信号とは異なるデータストローブ信号を生成してデータストローブライン５３３に伝送する。

特定実施形態で、メモリ５０２はデータストローブライン５３３に伝達されるデータストローブ信号をトグリングしなくともよい。このような条件が検出されれば、プロセッサ５０４はソフトウェア５１０によって管理されるハードウェア例外条件を生成する。
訂正不能エラーを伝達するための技術の例として通信経路５０６の内部に信号及びラインが使用されたが、他の信号やラインがプロセッサ５０４に訂正不能エラーを伝達するために使用されることは良く理解できる。伝達される方式に関わらず、プロセッサ５０４は訂正不能エラーの伝達にメモリシステム５００の中止や他のアクションを実行する等の方式に応答する。

図６は本発明の第６の実施形態による分離された訂正不能エラー信号を有するメモリシステムアーキテクチャを有するメモリシステムを示すブロック図である。この実施形態で、システム６００は、図１のメモリ１０２、プロセッサ１０４、通信経路（１０６、１０８）、及びソフトウェア１１０と同様に、メモリ６０２、プロセッサ６０４、通信経路（６０６、６０８）、及びソフトウェア６１０を含む。しかし、この実施形態で、分離された通信経路６３４がメモリ６０２とプロセッサ６０４との間に連結される。

図５のメモリシステム５００と同様に、訂正不能エラー情報がプロセッサ６０４に伝達される。この実施形態で、メモリ６０２は第３通信経路６３４を通じて訂正不能エラー情報を伝達する。例えば、第３通信経路６３４は第１通信経路６０６とは分離されてエラー情報のみを伝達する。したがって、訂正不能エラーに対応するエラー情報は第１及び第２通信経路６０６、６０８ではない通常の経路を通じてプロセッサ６０４に受信される。

図７は本発明の第７の実施形態によるソフトウェアモジュールを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。この実施形態で、システム７００は、図１のメモリ１０２、プロセッサ１０４、通信経路（１０６、１０８）、及びソフトウェア１１０と同様、メモリ７０２、プロセッサ７０４、通信経路（７０６、７０８）、及びソフトウェア７１０を含む。しかし、この実施形態で、ソフトウェア７１０はモジュール７１８を含む。

モジュール７１８はプロセッサ７０４を通じてエラー情報にアクセスするソフトウェア７１０の一部を示す。例えば、モジュール７１８はカーネルモジュール、ドライバ、拡張モジュールを含む。モジュール７１８は通信経路７０８と関連されたインターフェイスを駆動するためのドライバを含む。特定実施形態で、モジュール７１８はＩＰＭＩバス、ＩＰＭＩ２バス等と関連したドライバを含む。他の情報７２０はソフトウェア７１０によってアクセスされてもよい。エラー情報７２２にはエラー情報７２２と関連したソフトウェア７１０の部分が記述されている。

一実施形態で、モジュール７１８はプロセッサ７０４がメモリ７０２にエラー情報を要求するようにする。例えば、メモリ７０２はエラー情報を生成する。後に、プロセッサ７０４は通信経路７０８を通じてエラー情報の要求を伝送する。メモリ７０２は通信経路７０８を通じて伝達されるエラー情報に対する要求に応答する。

図８は本発明の第８の実施形態によるエラー検出及び訂正モジュールを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。この実施形態で、システム８００は図７のメモリ７０２、プロセッサ７０４、通信経路（７０６、７０８）、及び情報（７２０、７２２）に応答して動作するモジュール７１８を含むソフトウェア７１０と同様な構成であるメモリ８０２、プロセッサ８０４、通信経路（８０６、８０８）、及び情報（８２０、８２２）に応答して動作するモジュール８１８を含むソフトウェア８１０を含む。しかし、この実施形態で、ソフトウェア８１０はエラー検出及び訂正モジュール（ＥＤＡＣ ｍｏｄｕｌｅ）８２４を含む。

一実施形態で、エラー検出及び訂正モジュール８２４はメモリ、キャッシュ、入出力装置、周辺装置、バス、及び／又はシステム８００の他の部分から提供されるエラー情報を管理することができ、応用階層のような高機能階層にそのような情報を公開させることができる。特に、エラー検出及び訂正モジュール８２４はモジュール８１８からエラー情報を受信することができる。エラー検出及び訂正モジュール８２４はエラー情報と他の情報とを組み合わせて、他のモジュール、応用装置等がエラー情報にアクセス可能にすることができる。

図９は本発明の第９の実施形態による集計モジュールを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。この実施形態で、システム９００は、図７のメモリ７０２、プロセッサ７０４、通信経路（７０６、７０８）、及び情報（７２０、７２２）に応答して動作するモジュール７１８を含むソフトウェア７１０と同様に、メモリ９０２、プロセッサ９０４、通信経路（９０６、９０８）、及び情報（９２０、９２２）に応答して動作するモジュール９１８を含むソフトウェア９１０を含む。しかし、この実施形態で、ソフトウェア９１０は第２モジュール９２６を含む。

第２モジュール９２６は情報９２０を受信する。特に、この情報９２０はメモリ９０２と関連がない情報を含む。情報９２０の一部９２１は第１モジュール９１８によって受信される。第１モジュール９１８は第２モジュール９２６から提供される他の情報９２０の一部や全部とエラー情報９２２とを組み合わせる。第１モジュール９１８は単一インターフェイスに組み合わされた情報を提供する。例えば、第１モジュール９１８は図８のエラー検出及び訂正モジュール８２４のようなエラー検出及び訂正モジュールに組み合わされた情報を提供する。

図１０は本発明の第１０の実施形態に係るメモリコントロールアーキテクチャモジュールから提供される情報を集計するエラー訂正モジュールを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。この実施形態で、システム１０００は、図９のメモリ９０２、プロセッサ９０４、通信経路（９０６、９０８）、及び情報（９２０、９２２）に応答して動作するモジュール（９１８、９２６）を含むソフトウェア９１０と同様に、メモリ１００２、プロセッサ１００４、通信経路（１００６、１００８）、及び情報（１０２０、１０２２）に応答して動作するモジュール（１０１８、１０２６）を含むソフトウェア１０１０を含む。しかし、この実施形態で、第１モジュール１０１８はエラー訂正モジュールであり、第２モジュール１０２６はＭＣＡモジュールである。

ＭＣＡモジュール１０２６は図４のＭＣＡレジスタ４５２のようなＭＣＡレジスタのアクセスを制御する。情報１０２０はＭＣＡレジスタ４５２から提供される情報を示す。エラー訂正モジュール１０１８は情報１０２０を復旧するためにＭＣＡモジュール１０２６にアクセスする。エラー訂正モジュール１０１８はＭＣＡモジュール１０２６から提供される情報１０２０を組み合わせ、組み合わされた情報を単一インターフェイスに提供する。

特に、エラー訂正モジュール１０１８はプロセッサ１００４がエラーを訂正するようにするＭＣＡモジュール１０２６と同様であるか、或いは同一の方式にインターフェイスを提供する。例えば、プロセッサ１００４がメモリ１００２から読み出されるデータのエラーを訂正し、そのような情報がアクセス可能である場合、ＭＣＡモジュール１０２６によってもその情報はアクセス可能になる。しかし、プロセッサ１００４がメモリ１００２から読み出されるデータのエラーを訂正しないように構成されるか、或いはプロセッサ１００４がエラーは訂正しないが、メモリ１００２でエラーが訂正されることによって、ＭＣＡモジュール１０２６によってモニターリングされる通信経路を通じてエラー情報を受信しない場合、ＭＣＡモジュール１０２６はエラー情報を提供することができない。

エラー訂正モジュール１０１８が通信経路１００８を通じて獲得された情報１０２０と情報１０２２とを組み合わせ、ＭＣＡモジュール１０２６が提供してプロセッサ１００４によってメモリ１００２から読み出されたデータのエラーを訂正するようにした情報やＭＣＡモジュール１０２６によってアクセス可能であった情報と同様であるか、或いは同一の組み合わされた情報を提供する。
ソフトウェア１０１０はプロセッサ１００４がエラー訂正機能を提供するか否かに関係なく、インターフェイスを使用することができる。言い換えれば、エラー訂正機能を有するプロセッサ１００４はエラー情報に依存的なソフトウェアの諸般動作のために必須的なことではない。結果的に、エラー訂正機能が無いプロセッサ１００４によって費用節減が可能である。

図１１は本発明の第１１の実施形態による１つのインターフェイスを共有する複数のモジュールを有するメモリシステムアーキテクチャを有するメモリシステムを示すブロック図である。この実施形態で、システム１１００は、図７のメモリ７０２、プロセッサ７０４、通信経路（７０６、７０８）、及び情報（７２０、７２２）に応答して動作するソフトウェア７１０と同様に、メモリ１１０２、プロセッサ１１０４、通信経路（１１０６、１１０８）、及び情報（１１２０、１１２２）に応答して動作するソフトウェア１１１０を含む。しかし、この実施形態で、ソフトウェア１１１０は第１モジュール１１１８、第２モジュール１１２８、及びインターフェイスモジュール１１３０を含む。

第１モジュール１１１８は図７のモジュール７１８と同様である。しかし、第１モジュール１１１８はインターフェイスモジュール１１３０を通じてメモリ１１０２からエラー情報を受信する。インターフェイスモジュール１１３０は通信経路１１０８にインターフェイスを提供するためのモジュールである。例えば、インターフェイスモジュール１１３０はＩＰＭＩバスを経由してアクセスを許容するモジュールである。

第２モジュール１１２８のような他のモジュールもインターフェイスモジュール１１３０を通じて通信を実行することができる。例えば、第２モジュール１１２８はＩＰＭＩバスに接続されるその他の装置にアクセスするか、或いは熱情報や電力情報のようなメモリ１１０２の他の部分にアクセスする。エラー情報や他の情報の両方はインターフェイスモジュール１１３０によって伝達される情報１１２２の一部分である。言い換えれば、エラー情報は関連又は非関連された情報やソースを共有するモジュール、インターフェイス、バス等のすべての経路専用のソフトウェアを使用して伝送される。

図１２は本発明の第１２の実施形態によるインターフェイスを共有する訂正可能エラーモジュール及び直列認識素子ＳＰＤ／レジスタクロックドライバモジュールを含むメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。この実施形態で、システム１２００は、図１１のメモリ１１０２、プロセッサ１１０４、通信経路（１１０６、１１０８）、及び情報（１１２０、１１２２）に応答して動作するモジュール（１１１８、１１２８、１１３０）を含むソフトウェア１１１０と同様に、メモリ１２０２、プロセッサ１２０４、通信経路（１２０６、１２０８）、及び情報（１２２０、１２２２）に応答して動作するモジュール（１２１８、１２２８、１２３０）を含むソフトウェア１２１０を含む。しかし、この実施形態で、第１モジュール１２１８は訂正されたエラーモジュールであり、第２モジュール１２２８は直列認識検出素子（ＳＰＤ）／レジスタクロックドライバ（ＲＣＤ）モジュール１２２８である。

特に、ＳＰＤ／ＲＣＤモジュール１２２８は直列認識検出システム及び／又はレジスタクロックドライバシステムに関連した情報にアクセスする。ＳＰＤ／ＲＣＤモジュール１２２８は１つ又は全てのシステムにアクセスするように構成される。この情報は第２通信経路１２０８を通じてアクセスされる。したがって、一実施形態でメモリ１２０２から提供されるエラー情報はＳＰＤ／ＲＣＤに関連した情報として通信経路１２０８を通じてアクセスされる。

図１３は本発明の第１３の実施形態によるＤＲＡＭ内エラー訂正技術を使用するメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。この実施形態で、システム１３００は、図１０のメモリ１００２、プロセッサ１００４、及び情報（１０２０、１０２２）に応答して動作するエラー訂正モジュール１０１８とＭＣＡモジュール１０２６と同様に、メモリ１３０２、プロセッサ１３０４、及び情報（１３２０、１３２２）に応答して動作するエラー訂正モジュール１３１８とＭＣＡモジュール１３２６を含むカーネル１３１０を含む。しかし、この実施形態で、メモリ１３０２の各々はＥＣＣ機能を有するデュアルラインメモリモジュール（ＥＣＣ ＤＩＭＭ）として提供される。

各々のＥＣＣ ＤＩＭＭ１３０２はデータを格納し、格納されたデータに対するエラー訂正を実行する。この実施形態で、ＥＣＣ ＤＩＭＭ１３０２は対応する通信経路１３６４を通じてプロセッサ１３０４のメモリコントローラ１３５０に連結される。通信経路１３６４は、図５の通信経路５０６と同様に、データ信号とデータストローブ信号とを伝達するためのラインを含む。ＥＣＣ ＤＩＭＭ１３０２は、図３のバス３１２、ＢＭＣ３１４、及びバス３１６と同様に、バス１３１２、ＢＭＣ１３１４、バス１３１６を含む通信経路１３０８を通じてプロセッサ１３０４に連結される。

一実施形態で、ＥＣＣ ＤＩＭＭ１３０２はＥＣＣ ＤＩＭＭ１３０２から読み出されるデータから１つ又はそれ以上のエラーを訂正する。エラー訂正技術はシングルエラー訂正−ダブルエラー検出（ＳＥＣ−ＤＥＣ）技術、シングルチップチップキル技術（ｓｉｎｇｌｅ−ｃｈｉｐ ｃｈｉｐｋｉｌｌ ｔｅｃｈｎｉｑｕｅ）、ダブルチップチップキル技術等である。何らかのエラー訂正技術であってもよい。
この実施形態で、メモリコントローラ１３５０はエラー訂正を実行しないように設定されるか、或いは反対にＥＣＣ ＤＩＭＭ１３０２からエラー情報を受信しない。ＥＣＣ ＤＩＭＭ１３０２を経由するデータは既にエラーが訂正されているので、メモリコントローラ１３５０は訂正可能エラーを指示する何らの情報も受けない。しかし、エラー情報、特に、訂正されたエラー情報はバス（１３１２、１３１６）、及びＢＭＣ１３１４のような通信経路１３０８を通じてプロセッサ１３０４に伝達される。

一実施形態で、プロセッサ１３０４はエラー訂正が不可能であるが、バス１３１６と連結されるためのインターフェイスを有するプロセッサである。しかし、プロセッサ１３０４がカーネル１３１０、特に、エラー訂正モジュール１３１８によって一度設定されれば、メモリシステム１３００はエラー訂正機能を有するプロセッサを含むシステムと同様にエラー訂正演算を実行することができる。

一実施形態で、エラー訂正モジュール１３１８はエラー訂正インターフェイスを有する仮想メモリコントローラを生成することができる。例えば、上述したように、エラー訂正モジュール１３１８はＭＣＡモジュール１３２６から情報を受けるように設定される。この時、情報はエラー訂正インターフェイスを有する実メモリコントローラが提供する一部又はすべてのエラー情報を含まない情報である。エラー訂正モジュール１３１８はメモリコントローラのＥＣＣインターフェイスから期待される情報の完成セットを生成するためのエラー情報を補完する。結果的に、ＥＤＡＣモジュール１３２４、メモリＥＣＣデーモン１３５８、他の応用プログラム１３６０等はエラー訂正を実行するために使用されるプロセッサで変更無しで使用される。

例えば、ＥＤＡＣモジュール１３２４はメモリＥＣＣ情報のためにＥＣモジュール１３１８をポーリングするように構成される。結局、ＥＣモジュール１３１８は第２通信経路１３０８を通じて受信されるエラー情報を返す。ＥＤＡＣモジュール１３２４と通信するメモリＥＣＣデーモン１３５８はエラー情報を獲得するためにＥＤＡＣモジュール１３２４をポーリングする。その後に、メモリＥＣＣデーモン１３５８は応用レベルでエラー情報に対応するアクションを取る。上述したアクションにはページ満了、メモリシステム１３００を動作させるための他のエラー管理動作、信頼性レベルを維持するための動作、廃棄推薦等を含む。

上述したように、訂正不能エラーは検出される。訂正不能エラー情報はメモリコントローラ１３５０、ＭＣＡレジスタ１３５２、及びＭＣＡモジュール１３２６を通じてエラー訂正モジュール１３１８に伝達される。例えば、訂正不能エラーはＭＣＡモジュール１３２６を通じてノンマスカブル割り込み、例外等に伝達される。
特定実施形態で、メモリコントローラ１３５０はメモリコントローラ１３５０にどのようにして伝達されたか否かに関わらず、訂正不能エラーに応答してハードウェア例外を生成することができる。ＭＣＡモジュール１３２６は上述した例外情報をインタラプトしてエラー訂正モジュール１３１８に伝達する。そうすると、エラー訂正モジュール１３１８は例外情報をＥＤＡＣモジュール１３２４に伝達する。上述したように訂正不能エラー情報に加えるか、又は伝達する代わりに、訂正不能エラー情報は通信経路１３０８を通じて伝達される。

一実施形態で、ＥＣＣ ＤＩＭＭ１３０２は訂正されたデータをプロセッサ１３０４に伝達する。しかし、訂正されたデータはＥＣＣ ＤＩＭＭ１３０２とメモリコントローラ１３５０との間で破損されることもある。したがって、ＥＣＣ ＤＩＭＭ１３０２とプロセッサ１３０４又はメモリコントローラ１３５０との間で所定形態のエラー訂正が実行される。例えば、ＥＣＣ ＤＩＭＭ１３０２から伝達されるデータは通信リンク１３６４上で発生するエラー検出の代わりにエラー訂正コードによるエンコーディングによって処理される。このようなエラー訂正によって、ＥＣＣ ＤＩＭＭ１３０２の格納媒体からプロセッサ１３０４に伝達される全体経路がエラーから保護される。

図１４乃至図１７は本発明の第１４の実施形態によるモジュール内エラー訂正技術を使用するメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。図１４を参照すると、メモリシステム１４００は図１３のシステムと同様な構成を含むが、この実施形態で、ＥＣＣ ＤＩＭＭ１４０２はバッファ１４６２を含む。バッファ１４６２はＥＣＣ ＤＩＭＭ１４０２から読み出されるデータに含まれるエラーを訂正する。特に、ＥＣＣ ＤＩＭＭ１４０２のＤＲＡＭのような内部メモリ装置から非訂正データが読み出される。バッファ１４６２は非訂正データのエラーを訂正し、他のメモリで説明したのと同様にエラー情報を生成する。上述したエラー情報は通信経路１４０８を通じて伝達され、先に説明した方法によって使用される。即ち、エラー情報は生成された方式に関わらず、上述した多様な方法によって使用される。

図１５を参照すると、メモリシステム１４００の構成は図１４のそれらと同様である。しかし、この実施形態で、ＥＤＡＣモジュール１４２４はＭＣＡモジュール１４２６と情報を交換する。例えば、ＥＤＡＣモジュール１４２４はハードウェア関連情報、訂正不能エラー情報、又はＭＣＡモジュール１４２６によって使用される情報を獲得するためにＭＣＡモジュール１４２６をポーリングする。ＥＤＡＣモジュール１４２４はＭＣＡモジュール１４２６から提供される情報とエラー訂正モジュール１４１８から伝達される情報とを組み合わせる。

図１６を参照すると、メモリシステム１４００の構成は図１４のそれらと同様である。しかし、この実施形態で、ＭＣＥＬＯＧモジュール１４２５はエラー訂正モジュール１４１８から提供される情報を受信する。ＭＣＥＬＯＧモジュール１４２５はメモリエラー、データ伝送エラー等のような多様なシステムエラーと関連されたマシンチェックイベントＭＣＥｓを記録する。ＭＣＥＬＯＧモジュール１４２５はメモリＥＣＣデーモン１４５８にインタラプトを伝達し、メモリＥＣＣデーモン１４５８にエラー情報を引き渡す。

図１７を参照すると、メモリシステム１４００の構成は図１６のそれらと同様である。しかし、この実施形態で、図１４と図１５との間の相違点と同様に、ＭＣＥＬＯＧモジュール１４２５は、図１５のＥＤＡＣモジュール１４２４と同様に、ＭＣＡモジュール１４２６から提供される情報を受信する。
図１４乃至図１７でバッファ１４６２を含むＥＣＣ ＤＩＭＭ１４０２に対して説明したが、ＥＣＣ ＤＩＭＭ１３０２を含む図１３のシステム１３００の多様な変更が適用される。

図１８は本発明の第１の実施形態によるメモリモジュールを示すブロック図である。メモリモジュール１５００は１つ又はそれ以上のメモリ装置１５０１、データインターフェイス１５３６、エラーインターフェイス１５３８、及びコントローラ１５４１を含む。
データインターフェイス１５３６はメモリ装置１５０１に格納されたデータ１５４０を伝送し、受信する。メモリモジュール１５００は１つ又はそれ以上のメモリ装置１５０１から読み出されたデータからエラー情報を生成する。エラーインターフェイス１５３８は１つ又はそれ以上のメモリ装置１５０１から読み出されたデータのエラー訂正に応答して生成されたエラー情報を伝送する。

データインターフェイス１５３６はメモリ装置１５０１に格納されたデータが伝送される経路を提供し、メモリ装置１５０１に格納されるデータ１５４０の受信経路を提供する。例えば、データインターフェイス１５３６はバッファ、ドライバ回路、終端回路、又はデータライン、ストローブライン、アドレスライン、イネーブルライン等の伝送ラインのための他の回路を含む。
エラーインターフェイス１５３８はＳＭＢｕｓ、ＩＰＭＩ、又はここで紹介した他のバスのような特定バスを通じて通信するインターフェイスである。一実施形態で、エラーインターフェイス１５３８はメモリモジュール１５００が他の情報と共にエラー情報を交換するための既存のインターフェイスであってもよい。したがって、情報１５４２はエラー情報のみならず、他の情報も含む。

コントローラ１５４１はメモリ装置１５０１、データインターフェイス１５３６、及びエラーインターフェイス１５３８と連結される。コントローラ１５４１はエラー情報を獲得するように構成される。一実施形態で、コントローラ１５４１はメモリ装置１５０１からエラー情報を獲得できるが、他の実施形態ではコントローラ１５４１はメモリ装置１５０１から読み出されたデータからエラーを訂正し、エラー情報を生成することができる。
一実施形態で、コントローラ１５４１はデータインターフェイス１５３６を通じて訂正不能エラーを伝送することができる。例えば、先に説明したように、データストローブ信号が訂正不能エラーを示すことができる。コントローラ１５４１は訂正不能エラーの検出に応答してデータインターフェイス１５３６を通じて伝送されるストローブ信号を調整する。

図１９は本発明の第２の実施形態によるＳＰＤ又はＲＣＤインターフェイスを有するメモリモジュールを示すブロック図である。この実施形態で、メモリモジュール１６００は、図１８で説明した１つ又はそれ以上のメモリ装置１５０１、データインターフェイス１５３６、エラーインターフェイス１５３８、及びコントローラ１５４１と同様に、１つ又はそれ以上のメモリ装置１６０１、データインターフェイス１６３６、エラーインターフェイス１６３８、及びコントローラ１６４１を含む。しかし、図１５のエラーインターフェイス１５３８はここではＳＰＤ／ＲＣＤインターフェイス１６３８である。

ＳＰＤ／ＲＣＤインターフェイス１６３８は直列素子認識ＳＰＤシステムやＲＣＤシステムにアクセスを提供するために使用される。特定実施形態で、エラー情報は上述したＳＰＤやＲＣＤシステム内の特定レジスタやメモリ領域を通じて提供される。したがって、エラー情報はＳＰＤやＲＣＤシステムの情報を獲得することと同様に獲得される。
エラー情報が既存のハードウェアインターフェイスを通じてアクセス可能にするので、追加的なハードウェアは不必要である。例えば、エラー情報へのアクセスを目的にＳＰＤ／ＲＣＤインターフェイス１６３８を通じて受信される命令語はアドレス、レジスタアドレス、又はＳＰＤ／ＲＣＤシステムによって使用されないフィールド等において他の命令語と区別される。一実施形態で、エラー情報を掲示するためのＳＰＤ／ＲＣＤシステムの新しいレジスタが定義される。他の実施形態で、エラー情報を交換するための既存のレジスタが再使用されてもよい。

図２０は本発明の第３の実施形態による分離された訂正不能エラーインターフェイスを有するメモリモジュールを示すブロック図である。この実施形態で、メモリモジュール１７００は、図１８で説明した１つ又はそれ以上のメモリ装置１５０１、データインターフェイス１５３６、エラーインターフェイス１５３８、及びコントローラ１５４１と同様に、１つ又はそれ以上のメモリ装置１７０１、データインターフェイス１７３６、エラーインターフェイス１７３８、及びコントローラ１７４１を含む。しかし、メモリモジュール１７００はまた訂正不能エラーインターフェイス１７４４を含む。
訂正不能エラーインターフェイス１７４４は訂正不能エラーを交換するためのメモリモジュール１７００が別に具備する分離されたインターフェイスである。例えば、訂正不能エラーインターフェイス１７４４は専用のラインであるか、或いは専用のバスとして提供される。

図２１は本発明の一実施形態によるエラー情報を交換する方法を説明するためのフローチャートである。
Ｓ１８００段階で、メモリからデータを読み出す時、エラーが発生する。読出しエラーに応答してエラー情報が生成される。例えば、エラーが訂正された場合、読出しエラーは訂正可能エラーである。エラー情報は訂正可能エラーに対する情報である。他の例で、読出しエラーは複数のエラーであってもよい。読出しエラーはこのようなエラーに対する情報である。

Ｓ１８０２段階で、メモリモジュールはエラー読出し命令語を受信する。
Ｓ１８０４段階で、仮にエラーが発生すれば、メモリはエラー情報を伝送する。Ｓ１８０２段階のエラー読出し命令を受信する前には、発生したエラーに対するエラー情報をメモリモジュールが格納している。そして、エラー読出し命令語に応答して以前に発生したエラーに対応するエラー情報をＳ１８０４段階で伝送する。しかし、仮にエラーが発生しなかった場合、Ｓ１８０４段階で伝送するエラー情報はエラーが発生しなかったことを示す情報である。
上述したように、エラー情報はバスを通じて伝送される。特に、バスはメモリモジュールのメインデータ経路に対して相対的な帯域外経路に対応する。したがって、Ｓ１８０４段階での伝送はバスを経由したエラー情報の伝送を含む。

一実施形態で、エラー読出し命令語はＳ１８０６段階でコントローラから伝達される。例えば、コントローラはメモリモジュールをポーリングする。したがって、コントローラはＳ１８０６段階でエラー読出し命令を伝送し、Ｓ１８０８段階でエラー情報を受信することができる。先に説明したように、コントローラは内部にエラー情報を格納するための不揮発性メモリのようなメモリを含む。その後、Ｓ１８１０段階でエラー情報をプロセッサに伝達する。
Ｓ１８０６段階の一実施形態でエラー読出し命令を伝送するためにコントローラを例示したが、プロセッサがエラー読出し命令を伝送してもよい。そのエラー読出し命令語はＳ１８０２段階でメモリモジュールが受信し、Ｓ１８１０段階でエラー情報をプロセッサに伝送する。

図２２は本発明の他の実施形態によるエラー情報を交換する方法を説明するためのフローチャートである。この実施形態で、図２１の動作段階（Ｓ１８００、Ｓ１８０２、Ｓ１８０４）と同様に読出しエラーはＳ１９００段階で発生し、エラー読出し命令語をＳ１９０２段階で受信し、エラー情報をＳ１９０４段階で伝送する。しかし、この実施形態で、エラー読出し命令語はＳ１９１２段階でコントローラに伝送される。例えば、コントローラはエラー読出し命令語をプロセッサから伝達される。Ｓ１９１４段階で、エラー読出し命令語はメモリモジュールに伝送される。例えば、Ｓ１９１４段階で、コントローラはプロセッサから伝達されたエラー読出し命令語をメモリモジュールに伝達し、エラー読出し命令語を調整し、メモリモジュールに伝達する他のエラー読出し命令語を生成し、又はメモリモジュールにエラー読出し命令語を伝送する。エラー情報は上述したようにプロセッサに伝送される。

上述したように、コントローラはエラー情報を伝達及び格納するためにメモリモジュールに対するポーリングを実行する。したがって、プロセッサからコントローラにエラー読出し命令語が受信されれば、コントローラは既にエラー情報を読み出した状況になる。コントローラは格納されたエラー情報をプロセッサに伝送する。しかし、コントローラは格納されたエラー情報をプロセッサに伝送する前にはメモリモジュールをポーリングする必要が無い。

図２３は本発明のその他の実施形態によるエラー情報を交換する方法を説明するためのフローチャートである。この実施形態で、Ｓ２０００段階でプロセッサはエラー読出し命令語を伝送する。Ｓ２００２段階で、プロセッサはエラー情報を受信する。Ｓ２００６段階で、プロセッサはエラー情報と追加的な情報とを組み合わせる。上述したように、追加的な情報はプロセッサ、周辺回路、バス等の状態情報のようにメモリモジュールと関連しない情報を含む。特定実施形態で、プロセッサはＭＣＡモジュールから提供された情報とエラー情報とを組み合わせることができる。
特定実施形態のＳ２００８段階で、組み合わせた情報はＥＤＡＣモジュールに提供する。上述したように、ＥＤＡＣモジュールは多様なシステムのエラーに対する情報を高レベル応用プログラムが使用できるようにする。

図２４は本発明の一実施形態によるメモリシステムアーキテクチャを具備するメモリシステムを示すブロック図である。この実施形態で、メモリシステム２１００は、図１のプロセッサ１０４とソフトウェア１１０と同様に、プロセッサ２１０４、ソフトウェア２１１０を含む。しかし、この実施形態で、システム２１００はメモリ２１０２とエラー訂正回路２１６８とを含む。
この実施形態で、メモリ２１０２はエラーを訂正しないように設定される。メモリ２１０２はエラー訂正回路２１６８に連結され、通信経路２１７２を通じてエラー訂正回路２１６８にデータを伝送する。

エラー訂正回路２１６８はメモリ２１０２から受信したデータのエラーを訂正する。エラー訂正回路２１６８は第２通信経路２１７０と第３通信経路２１０８とを通じてプロセッサ２１０４に連結される。第２通信経路２１７０はプロセッサ２１０４がデータを受信するためのメイン経路に該当する。例えば、第２通信経路２１７０はプロセッサ２１０４のシステムバスである。
一方、第３通信経路２１０８は通信経路１０８と同様である。即ち、第３通信経路２１０８はコントローラ２１１４を含む分離された帯域外通信経路であるか、或いは先に説明した通信経路の多様な変更であってもよい。

図２５は本発明の一実施形態によるサーバーを示すブロック図である。この実施形態で、サーバー２２００は独立型サーバー、ラックに搭載されたサーバー、ブレードサーバー等を含む。サーバー２２００はメモリ２２０２、プロセッサ２２０４、及びＢＭＣ２２１４を含む。プロセッサ２２０４は通信経路２２０６を通じてメモリ２２０２と連結される。ＢＭＣ２２１４はバス２２１６を通じてプロセッサ２２０４と連結され、バス２２１２を通じてメモリ２２０２と連結される。メモリ２２０２、プロセッサ２２０４、ＢＭＣ２２１４、通信経路２２０６、及びバス（２２１２、２２１６）の各々は先に説明した対応する構成の中でいずれか１つである。

図２６は本発明の一実施形態によるサーバーシステムを示すブロック図である。この実施形態で、サーバーシステム２３００は複数のサーバー２３０２−１乃至２３０２−Ｎを含む。サーバー２３０２の各々はマネージャ２３０４と連結される。１つ又はそれ以上のサーバー２３０２は先に説明したサーバー２１００と同様である。その上に、マネージャ２３０４は先に説明したメモリシステムアーキテクチャを具備するメモリシステムを含む。

マネージャ２３０４はサーバーシステム２３００のサーバー２３０２と他の構成とを管理するように設定される。例えば、マネージャ２３０４はサーバー２３０２の設定を管理するように構成される。サーバー２３０２の各々はマネージャ２３０４とエラー情報を交換する。エラー情報は上述したようにサーバー２３０２の中でいずれか１つのプロセッサに伝送される訂正可能エラー情報や、訂正可能エラー情報に基づいた他のエラー情報を含む。マネージャ２３０４はエラー情報に基づいてアクションを取る。
例えば、サーバー２３０２−１が臨界値を超過する訂正可能エラーを含む。マネージャ２３０４は管理及び／又は代替のためにサーバー２３０２−１の機能をサーバー２３０２−２に引き渡し、サーバー２３０２−１をシャットダウンさせる。特定実施形態を提示したが、マネージャ２３０４はエラー情報に基づいてその他のアクションを実行することはよく理解できる。

図２７は本発明の一実施形態によるデータセンターを示すブロック図である。この実施形態で、データセンター２４００は複数のサーバーシステム２４０２−１乃至２４０２−Ｎを含む。サーバーシステム２４０２は図２５で説明したサーバーシステム２２００と同様である。サーバーシステム２４０２はインターネットのようなネットワーク２４０４に連結される。したがって、サーバーシステム２４０２は多様なノード２４０６−１乃至２４０６−Ｍとネットワーク２４０４とを通じて通信することができる。例えば、ノード２４０６はクライアントコンピューターや他のサーバー、遠距離データセンター、ストレージシステム等であってもよい。

本発明の実施形態によるメモリシステムは、データを格納し、前記格納されたデータのエラーを訂正し、前記格納されたデータのエラー訂正結果に応答してエラー情報を生成するメモリ、及び第１通信経路及び第２通信経路を通じて前記メモリに連結され、前記第１通信経路を通じて前記メモリからデータを受信し、前記第２通信経路を通じて前記メモリから前記エラー情報を受信するプロセッサを有する。
一実施形態で、前記エラーはシングルビットエラーであり、エラー情報はエラーが訂正されたことを指示する情報である。

一実施形態で、前記エラー情報は訂正されたエラー情報を含み、前記プロセッサは前記第１通信経路以外の経路を通じて前記訂正されたエラー情報を受信する。
一実施形態で、前記メモリは同期式ランダムアクセスメモリモジュールである。
一実施形態で、前記プロセッサと前記メモリとに連結され、前記プロセッサと前記メモリと通信するコントローラをさらに含む。前記コントローラは前記第２通信経路の一部である。
一実施形態で、前記コントローラはベースボード管理コントローラである。
一実施形態で、前記コントローラはＩＰＭＩインターフェイスに相応するインターフェイスによって前記プロセッサと連結される。
一実施形態で、前記コントローラはシステム管理バス（ＳＭＢｕｓ）に対応するインターフェイスによってメモリに連結される。
一実施形態で、前記コントローラは前記エラー情報を格納し、前記エラー情報を前記プロセッサから提供される要求に応答して前記プロセッサに提供する。

一実施形態で、前記プロセッサは前記メモリに連結されるメモリコントローラを含み、メモリコントローラは前記第１通信経路を通じて前記メモリに連結される。
一実施形態で、前記プロセッサは前記メモリと連結されたメモリコントローラを含み、前記メモリコントローラは前記メモリから読み出されたデータのエラーを訂正しない。
一実施形態で、前記第１通信経路は複数のデータラインと少なくとも１つのストローブラインを含み、前記メモリは前記少なくとも１つのストローブラインを通じて伝達される信号によって訂正不能エラーを交換する。

一実施形態で、前記システムは前記メモリと前記プロセッサとを連結する第３通信経路をさらに有し、前記メモリは前記第３通信経路を通じて訂正不能エラーを交換する。
一実施形態で、前記プロセッサは前記メモリによって生成されるエラー情報を要求する。
一実施形態で、前記プロセッサは前記エラー情報と前記メモリに関連された他の情報とを組み合わせる。
一実施形態で、前記他の情報は前記第１通信経路を通じて受信される情報に基づく。
一実施形態で、前記プロセッサは前記第２通信経路と連結されるインターフェイスを含み、前記プロセッサは前記インターフェイスを通じてエラー情報を受信し、前記インターフェイスを通じて他の情報を受信する。
一実施形態で、前記メモリは少なくとも直列認識システム（ＳＰＤ）またはレジスタクロック駆動システムを含み、前記他の情報は少なくとも直列認識システム（ＳＰＤ）またはレジスタクロック駆動システムから受信される。

本発明の実施形態によるメモリモジュールは、データを格納する少なくとも１つのメモリ装置と第１インターフェイス、第２インターフェイスとを含む。第１インターフェイスはデータを送受信し、第２インターフェイスは前記少なくとも１つのメモリ装置から読み出されるデータのエラー訂正に応答してエラー情報を伝送する。
一実施形態で、前記第２インターフェイスは少なくとも１つの直列認識システム（ＳＰＤ）とレジスタクロック駆動システムの中で少なくとも１つを含む。
一実施形態で、前記メモリモジュールは前記第１インターフェイスと連結されるコントローラを含み、訂正不能エラーの検出に応答して前記第１インターフェイスを通じて伝達されるデータストローブ信号を調整する。
一実施形態で、前記第２インターフェイスは訂正不能エラーの検出に応答してエラー情報を伝送する。

本発明の実施形態によるメモリシステムの動作方法は、メモリモジュールからエラーを含むデータを読み出す段階、前記エラーを含むデータの読出し結果に基づいてエラー情報を生成する段階、メモリモジュールで前記エラー情報を読み出すための命令語を受信する段階、及び前記命令語に応答して前記エラー情報を前記メモリモジュールから伝送する段階を含む。
一実施形態によれば、前記コントローラで前記エラー情報を受信する段階をさらに含む。
一実施形態によれば、前記エラー情報を前記コントローラからプロセッサに伝送する段階をさらに含む。

一実施形態によれば、前記エラー情報を読み出すための前記命令語は、第１命令語に提供され、前記コントローラがプロセッサから前記エラー情報を読み出すための第２命令語を受信する段階、及びコントローラから前記第２命令語に応答して前記第１命令語を伝送する段階をさらに含む。
一実施形態によれば、前記メモリから少なくとも１つのストローブ信号を調整して訂正不能エラーを交換する段階をさらに含む。
一実施形態によれば、前記プロセッサで前記メモリモジュールと関連された追加情報を生成する段階、及び前記プロセッサで前記追加情報とエラー情報とを組み合わせる段階をさらに含む。
一実施形態において、通信リンクを通じて前記エラー情報と他の情報とを伝送する段階を含む。
一実施形態において、前記他の情報は前記メモリモジュールと無関係である。

本発明の実施形態によるメモリシステムは、メモリ、メインメモリチャンネルを通じて前記メモリと連結されるプロセッサ、及び前記メモリと前記プロセッサに連結され、前記メインメモリチャンネルとは分離された通信リンクを有し、前記メモリと前記プロセッサとは前記メインメモリチャンネルと前記通信リンクとを通じて通信し、前記メモリは前記通信リンクを通じてエラー情報を前記プロセッサと交換する。
一実施形態において、前記プロセッサはメモリコントローラを含み、前記メモリコントローラは前記メインメモリチャンネルの一部として提供される。
一実施形態において、前記プロセッサは前記通信リンクを通じてシステム管理情報を受信する。
一実施形態において、前記システム管理情報は温度情報又は電力情報の中で少なくとも１つを含む。
一実施形態において、メモリは前記通信リンクを通じて前記プロセッサとエラー情報を交換する。

他の実施形態に係るシステムは、エラー訂正を実行しないメモリ、前記メモリと連結されて前記メモリから読み出されたデータのエラーを訂正し、エラー訂正結果にしたがってエラー情報を生成するエラー訂正回路、及び第１通信経路及び第２通信経路を通じて前記エラー訂正回路と連結されるプロセッサを含む。前記プロセッサは前記第１通信経路を通じて前記メモリからデータを受信し、前記第２通信経路を通じて前記メモリから前記エラー情報を受信する。
一実施形態において、前記第２通信経路は、前記エラー訂正回路からエラー情報を受信し、受信されたエラー情報をプロセッサに伝達するコントローラを含む。

予め生産され、経済的な製造、適用、活用のために多様な公知された構成を適用することにおいて本発明の方法、プロセス、手段、装置、商品、及び／又はシステムは簡略であり、費用が低廉であり、複雑でなく、高い多目的性、正確であり、敏感であり、効果的に具現されることができる。ここで、説明される本発明の他の特徴によれば、費用減少、システムの簡易化、及び性能向上の典型的なトレンドを支援することができ、サービスすることができる。

一方、本発明によるメモリシステムは多様な形態のパッケージを利用して実装される。例えば、メモリシステムは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化されて実装されることができる。

一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲で逸脱しない限度内で様々に変形できる。したがって、本発明の範囲は上述した実施形態に限定されて定められてはならないし、後述する特許請求の範囲のみでなく、この発明の特許請求の範囲と均等なものによって定められる。

１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００ メモリシステム
１０２、２０２、３０２、４０２、５０２、６０２、７０２、８０２、９０２、１００２、１１０２、１２０２、１３０２、１４０２、２１０２、２２０２ メモリ
１０４、２０４、３０４、４０４、５０４、６０４、７０４、８０４、９０４、１００４、１１０４、１２０４、１３０４、１４０４、２１０４、２２０４ プロセッサ
１１０、２１０、３１０、４１０、５１０、６１０、７１０、８１０、９１０、１０１０、１１１０、１２１０、２１１０、 ソフトウェア
１０６、５０６、６０６ 第１通信経路
１０８、２０８、４０８、６０８、１２０８、１３０８、２１７０ 第２通信経路
２１４ コントローラ
３１４、１３１４、１４１４ ベースボード管理コントローラ
４５０、１３５０、１４５０ メモリコントローラ
４５２、１３５２、１４５２ ＭＣＡレジスタ
６３４、２１０８ 第３通信経路
７１８、８１８ モジュール

Claims (18)

1. データを格納し、前記格納されたデータから読み出されたデータのエラーを訂正し、前記格納されたデータから読み出されたデータのエラー訂正に応じてエラー情報を生成するメモリと、
   第１通信経路及び前記第１通信経路とは別の第２通信経路を通じて前記メモリに連結され、前記第１通信経路を通じて前記格納されたデータから読み出されたデータを受信し、前記第２通信経路を通じて前記メモリから前記エラー情報を受信するプロセッサと、を有し、
   前記第１通信経路は、複数のデータライン及び少なくとも１つのデータストローブラインを含み、
   前記エラー情報の内、訂正不能エラーに対するエラー情報と訂正可能エラーに対するエラー情報とは互に異なる通信経路を通じて伝達され、
   前記メモリは、前記少なくとも１つのデータストローブラインを通じて伝送される信号によって訂正不能エラーに対するエラー情報を伝達し、前記第２通信経路を通じて、前記訂正可能エラーに対するエラー情報を伝達し、
   前記第２通信経路の伝送速度は前記第１通信経路の伝送速度より低いことを特徴とするメモリシステム。
2. 前記エラー情報は、訂正されたエラーの情報を含み、
   前記プロセッサは、前記第１通信経路以外の経路を通じて前記訂正されたエラーの情報を受信することを特徴とする請求項１に記載のメモリシステム。
3. 前記メモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）モジュールであることを特徴とする請求項１に記載のメモリシステム。
4. 前記プロセッサ及び前記メモリに連結され、前記プロセッサ及び前記メモリと通信するコントローラを更に含み、
   前記コントローラは、前記第２通信経路の一部として提供されることを特徴とする請求項１に記載のメモリシステム。
5. 前記コントローラは、ベースボード管理コントローラであることを特徴とする請求項４に記載のメモリシステム。
6. 前記コントローラは、前記エラー情報を格納し、前記プロセッサから受信される要求に応答して前記エラー情報を前記プロセッサに提供することを特徴とする請求項４に記載のメモリシステム。
7. 前記プロセッサは、前記メモリに連結されたメモリコントローラを含み、
   前記メモリコントローラは、前記メモリから読み出されたデータのエラーを訂正しないことを特徴とする請求項１に記載のメモリシステム。
8. 前記プロセッサは、前記エラー情報と前記メモリに関連する他の情報とを組み合わせることを特徴とする請求項１に記載のメモリシステム。
9. 前記プロセッサは、前記第２通信経路に連結されたインターフェイスを含み、
   前記プロセッサは、前記インターフェイスを通じて前記エラー情報を受信し、前記インターフェイスを通じて他の情報も受信し、
   前記メモリは、ＳＰＤ（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ）システム及びレジスタクロック駆動システムのうちの少なくとも１つを含み、
   前記他の情報は、前記ＳＰＤシステム及び前記レジスタクロック駆動システムのうちの少なくとも１つから受信されることを特徴とする請求項１に記載のメモリシステム。
10. プロセッサ及びメモリモジュールを含むメモリシステムの動作方法であって、
    前記メモリモジュールで、第１通信経路を通じてデータを読み出す段階と、
    前記メモリモジュールで、前記データの読出しに基づいて前記データとは異なるエラー情報を生成する段階と、
    前記メモリモジュールで、前記エラー情報を読み出すための命令語を受信する段階と、
    前記メモリモジュールから、前記命令語に応答して前記第１通信経路とは別の第２通信経路を通じて前記エラー情報を伝送する段階と、を含み、
    前記第１通信経路は、複数のデータライン及び少なくとも１つのデータストローブラインを含み、
    前記エラー情報の内、訂正不能エラーに対するエラー情報と訂正可能エラーに対するエラー情報とは互に異なる通信経路を通じて伝達され、
    前記第２通信経路を通じて伝送される前記エラー情報は前記訂正可能エラーに対するエラー情報であり、
    前記訂正不能エラーに対するエラー情報は前記少なくとも１つのデータストローブラインを通じて伝送される信号によって伝達され、
    前記第２通信経路の伝送速度は前記第１通信経路の伝送速度より低いことを特徴とするメモリシステムの動作方法。
11. コントローラで、前記エラー情報を受信する段階と、
    前記コントローラから前記プロセッサに、前記エラー情報を伝送する段階と、を更に含むことを特徴とする請求項１０に記載のメモリシステムの動作方法。
12. コントローラから、前記エラー情報を読み出すための命令語を伝送する段階と、
    前記コントローラで、前記エラー情報を受信する段階と、を更に含むことを特徴とする請求項１０に記載のメモリシステムの動作方法。
13. 前記エラー情報を読み出すための命令語は、第１命令語として提供され、
    コントローラで前記プロセッサから、前記エラー情報を読み出すための第２命令語を受信する段階と、
    前記コントローラから、前記第２命令語に応答して前記第１命令語を伝送する段階と、を更に含むことを特徴とする請求項１０に記載のメモリシステムの動作方法。
14. 前記プロセッサで、前記メモリモジュールに関連する追加情報を生成する段階と、
    前記プロセッサで、前記追加情報と前記エラー情報とを組み合わせる段階と、を更に含むことを特徴とする請求項１０に記載のメモリシステムの動作方法。
15. 前記メモリモジュールから、前記エラー情報を伝送する段階は、通信リンクを通じて前記エラー情報及び他の情報を伝送する段階を含み、
    前記他の情報は、前記メモリモジュールに無関係であることを特徴とする請求項１０に記載のメモリシステムの動作方法。
16. メモリと、
    メインメモリチャンネルを通じて前記メモリに連結されたプロセッサと、
    前記メモリ及び前記プロセッサに連結され、前記メインメモリチャンネルから分離された通信リンクと、を有し、
    前記メモリ及び前記プロセッサは、前記メインメモリチャンネル及び前記通信リンクを通じて相互に通信し、
    前記メモリは、前記通信リンクを通じて前記プロセッサにエラー情報を伝達し、
    前記メインメモリチャンネルは、複数のデータライン及び少なくとも１つのデータストローブラインを含み、
    前記エラー情報の内、訂正不能エラーに対するエラー情報と訂正可能エラーに対するエラー情報とは互に異なる通信経路を通じて伝達され、
    前記通信リンクを通じて前記プロセッサに伝達されるエラー情報は前記訂正可能エラーに対するエラー情報であり、
    前記訂正不能エラーに対するエラー情報は前記少なくとも１つのデータストローブラインを通じて伝送される信号によって伝達され、
    前記メインメモリチャンネルから分離された通信リンクの伝送速度は前記メインメモリチャンネルの伝送速度より低いことを特徴とするメモリシステム。
17. 前記プロセッサは、メモリコントローラを含み、
    前記メモリコントローラは、前記メインメモリチャンネルの一部として提供されることを特徴とする請求項１６に記載のメモリシステム。
18. 前記プロセッサは、前記通信リンクを通じてシステム管理情報を受信することを特徴とする請求項１６に記載のメモリシステム。
    

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