JP6848183B2 - 電流検出装置および半導体装置 - Google Patents

Description

本技術は、電流検出装置および半導体装置に関する。

近年、絶縁ゲート型半導体素子（IGBT：Insulated Gate Bipolar Transistor）と、ＩＧＢＴを駆動するドライバ回路とを内蔵したＩＰＭ（Intelligent Power Module）と呼ばれる半導体装置の開発が進んでいる。

ＩＰＭは、電力変換を行うパワー半導体モジュールであり、パワーエレクトロニクス製品として、例えば、モータ、ロボット、インバータおよびコンバータ等に電力供給を行う。また、ＩＰＭは、半導体素子に流れる電流を検出し、検出した電流情報にもとづいて半導体素子の保護を行う。

電流検出の従来技術として、センス機能付きパワー半導体デバイスに流れる出力電流の方向を検出してＣＰＵに出力し、出力電流の方向に応じて、ＣＰＵから出力する設定信号によって、電流検出特性のゲイン量やオフセット量を調整する技術が提案されている（特許文献１）。

特開２０１２−９０４９９号公報

電流検出の一般的な構成としては、ＩＰＭの主配線、または主配線に設置されたブスバーに電流検出部を設置して、負荷電流を検出することが行われる。
しかし、このような構成では、負荷電流として、主配線を流れる電流量の大きな主電流を電流検出部で検出することになるので、電流検出部として、例えばカレントトランスを用いるとサイズが大きくなってしまい、装置規模が増大するといった問題があった。

本発明はこのような点に鑑みてなされたものであり、装置規模の縮小化を図った電流検出装置および半導体装置を提供することを目的とする。

上記課題を解決するために、１つの案では、電流検出装置が提供される。電流検出装置は、第１のブリッジ回路、第２のブリッジ回路および電流検出部を備える。
第１のブリッジ回路は、負荷につながる第１の出力ラインを通じて第１の電流を出力する。第２のブリッジ回路は、第１のブリッジ回路に並列接続し、第１の出力ラインに一端が接続する第２の出力ラインを通じて第２の電流を出力する。電流検出部は、第２の出力ライン上に配置されて、第２の電流を検出する。
また、第１のブリッジ回路は、第１のハイサイドトランジスタと第１のローサイドトランジスタを含み、第１の出力ラインの一端は、第１のハイサイドトランジスタのエミッタと第１のローサイドトランジスタのコレクタとに接続し、第１の出力ラインの他端は、負荷に接続し、第２のブリッジ回路は、第２のハイサイドトランジスタと第２のローサイドトランジスタを含み、第２の出力ラインの一端は、第２のハイサイドトランジスタのエミッタと第２のローサイドトランジスタのコレクタとに接続し、第２の出力ラインの他端は、第１の出力ラインに接続する。
さらに、第１のハイサイドトランジスタおよび第１のローサイドトランジスタの第１の活性面積と、第２のハイサイドトランジスタおよび第２のローサイドトランジスタの第２の活性面積との面積比は、第１の電流と第２の電流との電流比に等しく、第１の活性面積に対して第２の活性面積を小さくして、第２の電流を第１の電流よりも小さくする。

また、１つの案では、半導体装置が提供される。半導体装置は、Ｕ相ブリッジ回路、Ｖ相ブリッジ回路、Ｗ相ブリッジ回路、Ｕ相電流検出部、Ｖ相電流検出部およびＷ相電流検出部を備える。

Ｕ相ブリッジ回路は、負荷につながる第１のＵ相出力ラインを通じて第１のＵ相電流を出力するＵ相メインブリッジ回路と、Ｕ相メインブリッジ回路に並列接続し、第１のＵ相出力ラインに一端が接続する第２のＵ相出力ラインを通じて第２のＵ相電流を出力するＵ相電流検出用ブリッジ回路とを含む。

Ｖ相ブリッジ回路は、負荷につながる第１のＶ相出力ラインを通じて第１のＶ相電流を出力するＶ相メインブリッジ回路と、Ｖ相メインブリッジ回路に並列接続し、第１のＶ相出力ラインに一端が接続する第２のＶ相出力ラインを通じて第２のＶ相電流を出力するＶ相電流検出用ブリッジ回路とを含む。

Ｗ相ブリッジ回路は、負荷につながる第１のＷ相出力ラインを通じて第１のＷ相電流を出力するＷ相メインブリッジ回路と、Ｗ相メインブリッジ回路に並列接続し、第１のＷ相出力ラインに一端が接続する第２のＷ相出力ラインを通じて第２のＷ相電流を出力するＷ相電流検出用ブリッジ回路とを含む。

Ｕ相電流検出部は、第２のＵ相出力ライン上に配置されて、第２のＵ相電流を検出する。Ｖ相電流検出部は、第２のＶ相出力ライン上に配置されて、第２のＶ相電流を検出する。Ｗ相電流検出部は、第２のＷ相出力ライン上に配置されて、第２のＷ相電流を検出する。
また、Ｕ相メインブリッジ回路は、第１のＵ相ハイサイドトランジスタと第１のＵ相ローサイドトランジスタを含み、第１のＵ相出力ラインの一端は、第１のＵ相ハイサイドトランジスタのエミッタと第１のＵ相ローサイドトランジスタのコレクタとに接続し、第１のＵ相出力ラインの他端は、負荷に接続し、Ｕ相電流検出用ブリッジ回路は、第２のＵ相ハイサイドトランジスタと第２のＵ相ローサイドトランジスタを含み、第２のＵ相出力ラインの一端は、第２のＵ相ハイサイドトランジスタのエミッタと第２のＵ相ローサイドトランジスタのコレクタとに接続し、第２のＵ相出力ラインの他端は、第１のＵ相出力ラインに接続する。
Ｖ相メインブリッジ回路は、第１のＶ相ハイサイドトランジスタと第１のＶ相ローサイドトランジスタを含み、第１のＶ相出力ラインの一端は、第１のＶ相ハイサイドトランジスタのエミッタと第１のＶ相ローサイドトランジスタのコレクタとに接続し、第１のＶ相出力ラインの他端は、負荷に接続し、Ｖ相電流検出用ブリッジ回路は、第２のＶ相ハイサイドトランジスタと第２のＶ相ローサイドトランジスタを含み、第２のＶ相出力ラインの一端は、第２のＶ相ハイサイドトランジスタのエミッタと第２のＶ相ローサイドトランジスタのコレクタとに接続し、第２のＶ相出力ラインの他端は、第１のＶ相出力ラインに接続する。
Ｗ相メインブリッジ回路は、第１のＷ相ハイサイドトランジスタと第１のＷ相ローサイドトランジスタを含み、第１のＷ相出力ラインの一端は、第１のＷ相ハイサイドトランジスタのエミッタと第１のＷ相ローサイドトランジスタのコレクタとに接続し、第１のＷ相出力ラインの他端は、負荷に接続し、Ｗ相電流検出用ブリッジ回路は、第２のＷ相ハイサイドトランジスタと第２のＷ相ローサイドトランジスタを含み、第２のＷ相出力ラインの一端は、第２のＷ相ハイサイドトランジスタのエミッタと第２のＷ相ローサイドトランジスタのコレクタとに接続し、第２のＷ相出力ラインの他端は、第１のＷ相出力ラインに接続する。
さらに、第１のＵ相ハイサイドトランジスタおよび第１のＵ相ローサイドトランジスタの第１のＵ相活性面積と、第２のＵ相ハイサイドトランジスタおよび第２のＵ相ローサイドトランジスタの第２のＵ相活性面積との面積比は、第１のＵ相電流と第２のＵ相電流との電流比に等しく、第１のＵ相活性面積に対して第２のＵ相活性面積を小さくして、第２のＵ相電流を第１のＵ相電流よりも小さくする。
また、第１のＶ相ハイサイドトランジスタおよび第１のＶ相ローサイドトランジスタの第１のＶ相活性面積と、第２のＶ相ハイサイドトランジスタおよび第２のＶ相ローサイドトランジスタの第２のＶ相活性面積との面積比は、第１のＶ相電流と第２のＶ相電流との電流比に等しく、第１のＶ相活性面積に対して第２のＶ相活性面積を小さくして、第２のＶ相電流を第１のＶ相電流よりも小さくする。
さらに、第１のＷ相ハイサイドトランジスタおよび第１のＷ相ローサイドトランジスタの第１のＷ相活性面積と、第２のＷ相ハイサイドトランジスタおよび第２のＷ相ローサイドトランジスタの第２のＷ相活性面積との面積比は、第１のＷ相電流と第２のＷ相電流との電流比に等しく、第１のＷ相活性面積に対して第２のＷ相活性面積を小さくして、第２のＷ相電流を第１のＷ相電流よりも小さくする。

装置規模の縮小化が可能になる。

電流検出装置の構成例を示す図である。 ＩＰＭで構成した従来のインバータの構成例を示す図である。 カレントトランスを説明するための図である。 ＩＰＭの構成例を示す図である。 面積比と電流比との対応関係を示す図である。 面積比と電流比との対応関係を示す図である。 面積比と電流比との対応関係を示す図である。 電流検出用ブリッジ回路の変形例の構成を示す図である。

以下、実施の形態について図面を参照して説明する。
図１は電流検出装置の構成例を示す図である。電流検出装置１は、ブリッジ回路１ａ（第１のブリッジ回路）、ブリッジ回路１ｂ（第２のブリッジ回路）、電流検出部１ｃおよびドライバ回路３０−１、３０−２を備える。

ブリッジ回路１ａは、負荷Ｍに電流を供給するメインとなるブリッジ回路であり、トランジスタＴｒ１ａ、Ｔｒ２ａおよびダイオードＤ１ａ、Ｄ２ａを含む。ブリッジ回路１ｂは、負荷Ｍへの電流供給に加えて、電流検出を行うためのブリッジ回路であり、トランジスタＴｒ１ｂ、Ｔｒ２ｂおよびダイオードＤ１ｂ、Ｄ２ｂを含む。

ブリッジ回路１ａは、負荷Ｍにつながる出力ラインＬｍ（第１の出力ライン）を通じて電流Ｉｍ（第１の電流）を出力する。ブリッジ回路１ｂは、ブリッジ回路１ａに並列接続し、出力ラインＬｍに一端が接続する出力ラインＬｓ（第２の出力ライン）を通じて電流Ｉｓ（第２の電流）を出力する。電流検出部１ｃは、出力ラインＬｓ上に配置されて、電流Ｉｓを検出する。

各素子の接続関係について、トランジスタＴｒ１ａのコレクタは、トランジスタＴｒ１ｂのコレクタ、ダイオードＤ１ａ、Ｄ１ｂのカソードおよびＰ端子と接続する。Ｐ端子は例えば、電源端子に該当する。

トランジスタＴｒ２ａのエミッタは、トランジスタＴｒ２ｂのエミッタ、ダイオードＤ２ａ、Ｄ２ｂのアノードおよびＮ端子と接続する。Ｎ端子は例えば、ＧＮＤ端子に該当する。

また、トランジスタＴｒ１ａのエミッタ、トランジスタＴｒ２ａのコレクタ、ダイオードＤ１ａのアノード、ダイオードＤ２ａのカソードは、出力ラインＬｍを通じて出力端子ＯＵＴに接続し、出力端子ＯＵＴには負荷Ｍが接続される。

さらに、トランジスタＴｒ１ｂのエミッタ、トランジスタＴｒ２ｂのコレクタ、ダイオードＤ１ｂのアノード、ダイオードＤ２ｂのカソードは、出力ラインＬｓに接続する。出力ラインＬｓの一端は、出力ラインＬｍ上のノードｎに接続し、出力ラインＬｓ上には電流検出部１ｃが装着される。

トランジスタＴｒ１ａ、Ｔｒ１ｂのベースは、ドライバ回路３０−１の出力端子に接続し、トランジスタＴｒ２ａ、Ｔｒ２ｂのベースは、ドライバ回路３０−２の出力端子に接続する。

ここで、電流検出部１ｃには、カレントトランスが適用される。カレントトランスは、出力ラインＬｓ上に装着されており、カレントトランスで検出された電流Ｉｓの電流情報は、例えば、上位の制御部（コントローラ）４に入力される（カレントトランスの構造については図３で後述する）。

制御部４は、電流情報にもとづいて、トランジスタのスイッチング制御を行うための駆動制御信号ｓ１、ｓ２を生成して、ドライバ回路３０−１、３０−２にそれぞれ送信する。そして、ブリッジ回路１ａ内のハイサイドのトランジスタＴｒ１ａと、ブリッジ回路１ｂ内のハイサイドのトランジスタＴｒ１ｂとは、同一のハイサイドのドライバ回路３０−１によって駆動制御される。

また、ブリッジ回路１ａ内のローサイドのトランジスタＴｒ２ａと、ブリッジ回路１ｂ内のローサイドのトランジスタＴｒ２ｂとは、同一のローサイドのドライバ回路３０−２によって駆動制御される。

一方、ブリッジ回路１ａに含まれる第１の半導体デバイス（トランジスタＴｒ１ａ、Ｔｒ２ａおよびダイオードＤ１ａ、Ｄ２ａ）の第１の活性面積と、ブリッジ回路１ｂに含まれる第２の半導体デバイス（トランジスタＴｒ１ｂ、Ｔｒ２ｂおよびダイオードＤ１ｂ、Ｄ２ｂ）の第２の活性面積との面積比は、電流Ｉｍと電流Ｉｓとの電流比に等しい。よって、第１の活性面積に対して第２の活性面積を小さくして、電流Ｉｓを電流Ｉｍよりも小さくする（面積比と電流比との対応関係は図５〜図７で後述する）。

このように、電流検出装置１では、ブリッジ回路１ａ内の第１の半導体デバイスよりも電流容量の小さい第２の半導体デバイスで構成された電流検出用のブリッジ回路１ｂを、ブリッジ回路１ａと並列に接続し、ブリッジ回路１ｂに流れる電流Ｉｓ（＜電流Ｉｍ）を検出する構成とした。これにより、電流Ｉｓを検出する電流検出部１ｃの小型化が可能になり、装置規模の縮小化が可能になる。

次に本発明の技術の詳細を説明する前に、従来の電流検出の構成および解決すべき課題について説明する。最初に、主配線にカレントトランスを装着して電流検出を行うＩＰＭの構成について説明する。

図２はＩＰＭで構成した従来のインバータの構成例を示す図である。主配線にカレントトランスを装着して電流検出を行う従来の構成を示している。
インバータ１００は、ＩＰＭ１１０と、上位のコントローラ４０とを備える。ＩＰＭ１１０は、ダイオードＤ１〜Ｄ６、Ｄ１１〜Ｄ１６、コンデンサＣ１およびＩＧＢＴ１１〜１６を備える。

ＩＰＭ１１０は、高電圧の母線Ｌ１と、ＧＮＤの母線Ｌ２との間に、３相整流ブリッジ回路を形成するダイオードＤ１〜Ｄ６と、平滑コンデンサＣ１と、半導体スイッチであるＩＧＢＴ１１〜１６と、ダイオードＤ１１〜Ｄ１６とが配置される。また、ＩＧＢＴ１１〜１６には、ＩＧＢＴ１１〜１６の駆動用のドライバ回路３１〜３６がそれぞれ接続されている。

ＩＰＭ１１０の出力端子ＯＵＴ１〜ＯＵＴ３には、負荷Ｍが接続され、ＩＰＭ１１０は、母線Ｌ１を流れる直流高電圧を３相交流に変換して、交流の主配線Ｌａ、Ｌｂ、Ｌｃから負荷Ｍに電力を供給する。

また、ＩＰＭ１１０では、モータ等の誘導性負荷の電流をオン／オフすることで負荷Ｍを駆動するので、負荷電流を還流させるために、ＩＧＢＴ１１〜１６に対して、ＦＷＤ（Free Wheel Diode）であるダイオードＤ１１〜Ｄ１６が接続されている。

すなわち、ＩＧＢＴ１１〜１６がオフになる瞬間、モータ等の誘導性負荷からは逆起電力が発生するので、ＩＧＢＴ１１〜１６それぞれに対して、ダイオードＤ１１〜Ｄ１６を逆並列に接続して、このときの負荷電流を還流させている。

各構成要素の接続関係について説明する。ダイオードＤ１のアノードは、交流源Ａ０の出力端ａ１と、ダイオードＤ２のカソードと接続する。ダイオードＤ３のアノードは、交流源Ａ０の出力端ａ２と、ダイオードＤ４のカソードと接続する。ダイオードＤ５のアノードは、交流源Ａ０の出力端ａ３と、ダイオードＤ６のカソードと接続する。

また、Ｐ端子と接続する母線Ｌ１を通じて、ダイオードＤ１、Ｄ３、Ｄ５のカソード、コンデンサＣ１の一端、ＩＧＢＴ１１、１３、１５のコレクタおよびダイオードＤ１１、Ｄ１３、Ｄ１５のカソードが接続する。

さらに、Ｎ端子と接続する母線Ｌ２を通じて、ダイオードＤ２、Ｄ４、Ｄ６のアノード、コンデンサＣ１の他端、ＩＧＢＴ１２、１４、１６のエミッタおよびダイオードＤ１２、Ｄ１４、Ｄ１６のアノードが接続する。

一方、ＩＧＢＴ１１のエミッタは、ダイオードＤ１１のアノード、ＩＧＢＴ１２のコレクタ、ダイオードＤ１２のカソードおよび出力端子ＯＵＴ１に接続する。出力端子ＯＵＴ１は、主配線Ｌａを通じて負荷Ｍに接続する。

ＩＧＢＴ１３のエミッタは、ダイオードＤ１３のアノード、ＩＧＢＴ１４のコレクタ、ダイオードＤ１４のカソードおよび出力端子ＯＵＴ２に接続し、出力端子ＯＵＴ２は、主配線Ｌｂを通じて負荷Ｍに接続する。また、出力端子ＯＵＴ２と負荷Ｍとの間の主配線Ｌｂには、カレントトランスＣＴ１ｂが装着される。

ＩＧＢＴ１５のエミッタは、ダイオードＤ１５のアノード、ＩＧＢＴ１６のコレクタ、ダイオードＤ１６のカソードおよび出力端子ＯＵＴ３に接続し、出力端子ＯＵＴ３は、主配線Ｌｃを通じて負荷Ｍに接続する。また、出力端子ＯＵＴ３と負荷Ｍとの間の主配線Ｌｃには、カレントトランスＣＴ１ｃが装着される。

カレントトランスＣＴ１ｂ、ＣＴ１ｃは、コントローラ４０に接続する。コントローラ４０の駆動制御信号ｓ１〜ｓ６はそれぞれ、ドライバ回路３１〜３６の入力端子に接続する。ドライバ回路３１〜３６の出力端子はそれぞれ、ＩＧＢＴ１１〜１６のベースに接続する。

ここで、コントローラ４０は、駆動制御信号ｓ１〜ｓ６を生成する。駆動制御信号ｓ１〜ｓ６は、ＨレベルとＬレベルとが交互に繰り返すパルス信号（ＰＷＭ（Pulse Width Modulation）信号）であり、受信した電流情報にもとづいて、パルス幅が決められる。

コントローラ４０から送信された駆動制御信号ｓ１〜ｓ６はそれぞれ、ドライバ回路３１〜３６に入力され、ドライバ回路３１〜３６によるゲート駆動により、ＩＧＢＴ１１〜１６のスイッチング制御が行われる。

スイッチング制御としては、例えば、ドライバ回路３１から出力されるゲート駆動レベルがＨレベルの場合、ゲート電圧がＩＧＢＴ１１に印加されるので、ＩＧＢＴ１１がオンし、ＩＧＢＴ１１は導通状態になる。また、ドライバ回路３１から出力されるゲート駆動レベルがＬレベルの場合は、ＩＧＢＴ１１はオフし、ＩＧＢＴ１１は非導通状態になる。その他のＩＧＢＴ１２〜１６についても同様のスイッチング制御が行われる。

次にカレントトランスによる電流検出について説明する。図３はカレントトランスを説明するための図である。カレントトランスＣＴは、強磁性体のコア材に電線を巻いた中空のコイルである。

カレントトランスＣＴの穴に電流の流れる線Ｌ１１を通すと、１：ｎの巻き数比で、カレントトランスＣＴに接続する線Ｌ１２から電流を取りだすことができる。例えば、線Ｌ１１に電流ｉ１が流れるならば、線Ｌ１２に流れる電流ｉ２は、ｉ２＝ｉ１／ｎとなる。また、線Ｌ１２に抵抗Ｒを接続して抵抗Ｒを負荷にすれば、電流ｉ１に比例した電圧Ｖ２（＝ｉ１・Ｒ／ｎ）を取り出すことができる。

このようにして、カレントトランスＣＴで検出された電流情報は、コントローラ４０にフィードバックされる。コントローラ４０は、この電流情報にもとづいて、ＩＧＢＴ１１〜１６のオン、オフを制御するための駆動制御信号ｓ１〜ｓ６を送出する。

次に解決すべき課題について説明する。ＩＰＭ１１０では、図２に示すように、主配線Ｌｂ上にカレントトランスＣＴ１ｂを装着し、主配線Ｌｃ上にカレントトランスＣＴ１ｃを装着して、負荷電流（出力電流）を検出している。

なお、３本の主配線Ｌａ、Ｌｂ、Ｌｃの内、２本の主配線に流れる負荷電流を認識できれば、もう１本の主配線に流れる負荷電流は計算から求めることができるので、図２のＩＰＭ１１０では、主配線Ｌｂ、Ｌｃに対してカレントトランスＣＴ１ｂ、ＣＴ１ｃを装着している。

このように、従来のＩＰＭ１１０では、主配線に流れる負荷電流をカレントトランスで検出する構成であったため、太い主配線や、または主配線に取り付けられた幅の広いブスバーに対応しなくてはならない。このため、カレントトランスのサイズが大きくなり、カレントトランスを配置するスペースも広くなるため、装置の小型化が困難であった。

また、ＩＰＭ１１０の電流定格が大きくなる程、主配線幅が増加するため、カレントトランスの穴径も大きくなり、それに伴いカレントトランスのサイズも大きくなってしまう。

さらに、ＩＰＭ１１０の低ノイズ化や低損失化を実現するためには、寄生インダクタンスや寄生インピーダンスを小さくすることが望まれる。この場合、主配線やブスバーの幅を太く短くすることになるが、幅を太くするとカレントトランスのサイズが大きくなってしまうので、サイズを小さくしようとすると、寄生素子の低減が困難になるという問題も生じる。

一方、上述の特許文献１（特開２０１２−９０４９９号公報）では、半導体デバイスをメイン領域（主領域）とセンス領域（電流検出用領域）とに分け、センス領域に流れる電流を検出用電流（センス電流）として取り出し、センス抵抗にて電圧信号に変換して、電流検出を行っている。

しかし、特許文献１の構成で検出した電流信号（センス抵抗にて電圧信号に変換された電流情報）を上位のコントローラへ送るためには、絶縁の問題が生じる。安全上、上位のコントローラとＩＰＭ間は、十分な絶縁が必要とされるため、電流情報の伝達には絶縁アンプ、または電流情報をディジタル信号で伝達するためのＡ／Ｄコンバータやディジタルアイソレータ等の部品が必要となる。

この場合、高精度に信号を伝達可能な絶縁アンプは高価であり、コストアップを招くことになる。また、絶縁アンプの使用、またはディジタル値による伝達構成にした場合のいずれにおいても、部品点数が増加することになる。

本発明はこのような点に鑑みてなされたものであり、電流検出に伴う上記のような従来の課題を解決して、装置規模の縮小化を図った電流検出装置および半導体装置を提供するものである。

次に本発明の電流検出装置１をＩＰＭの半導体装置に適用した場合の構成および動作について詳しく説明する。図４はＩＰＭの構成例を示す図である。なお、図中、交流源からのＡＣ電圧を受ける整流ブリッジ回路（図２のダイオードＤ１〜Ｄ６相当）と、平滑コンデンサ（図２のコンデンサＣ１相当）との図示は省略している。

本発明の半導体装置に対応するＩＰＭ１−１は、メインブリッジ回路１０ｕ、１０ｖ、１０ｗ、電流検出用ブリッジ回路２０ｕ、２０ｖ、２０ｗ、カレントトランスＣＴ１〜ＣＴ３およびドライバ回路３１〜３６を備える。ＩＰＭ１−１は、図２と同様に、上位のコントローラ４０からのスイッチング制御にもとづき、出力端子ＯＵＴ１〜ＯＵＴ３に接続されている負荷Ｍを作動させる。

Ｕ相には、Ｕ相ブリッジ回路１ｕとして、メインブリッジ回路１０ｕ（Ｕ相メインブリッジ回路）と、電流検出用ブリッジ回路２０ｕ（Ｕ相電流検出用ブリッジ回路）とが配置される。

メインブリッジ回路１０ｕは、第１のＵ相半導体デバイスとして、ＩＧＢＴ１１、１２およびダイオードＤ１１、Ｄ１２を含む。電流検出用ブリッジ回路２０ｕは、第２のＵ相半導体デバイスとして、ＩＧＢＴ２１、２２およびダイオードＤ２１、Ｄ２２を含む。

Ｖ相には、Ｖ相ブリッジ回路１ｖとして、メインブリッジ回路１０ｖ（Ｖ相メインブリッジ回路）と、電流検出用ブリッジ回路２０ｖ（Ｖ相電流検出用ブリッジ回路）とが配置される。

メインブリッジ回路１０ｖは、第１のＶ相半導体デバイスとして、ＩＧＢＴ１３、１４およびダイオードＤ１３、Ｄ１４を含む。電流検出用ブリッジ回路２０ｖは、第２のＶ相半導体デバイスとして、ＩＧＢＴ２３、２４およびダイオードＤ２３、Ｄ２４を含む。

Ｗ相には、Ｗ相ブリッジ回路１ｗとして、メインブリッジ回路１０ｗ（Ｗ相メインブリッジ回路）と、電流検出用ブリッジ回路２０ｗ（Ｗ相電流検出用ブリッジ回路）とが配置される。

メインブリッジ回路１０ｗは、第１のＷ相半導体デバイスとして、ＩＧＢＴ１５、１６およびダイオードＤ１５、Ｄ１６を含む。電流検出用ブリッジ回路２０ｗは、第２のＷ相半導体デバイスとして、ＩＧＢＴ２５、２６およびダイオードＤ２５、Ｄ２６を含む。

なお、図４中のＩＧＢＴ１１〜１６、２１〜２６の材質は、Ｓｉ（シリコン）やＳｉＣ（シリコンカーバイド）などが使用される。また、ダイオードＤ１１〜Ｄ１６、Ｄ２１〜Ｄ２６は、Ｓｉ−ＦＷＤ、またはショットキーバリアダイオード（ＳｉＣ−ＳＢＤ：Schottky Barrier Diode）で構成される。また、図４では、半導体スイッチとしてＩＧＢＴとしたが、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用してもよい。

ここで、メインブリッジ回路１０ｕは、負荷Ｍにつながる出力ラインＬｍ１（第１のＵ相出力ライン）を通じて、メイン電流Ｉｍ＿Ｕ（第１のＵ相電流）を出力する。電流検出用ブリッジ回路２０ｕは、メインブリッジ回路１０ｕに並列接続し、出力ラインＬｍ１に一端が接続する出力ラインＬｓ１（第２のＵ相出力ライン）を通じて、センス電流Ｉｓ＿Ｕ（第２のＵ相電流）を出力する。

メインブリッジ回路１０ｖは、負荷Ｍにつながる出力ラインＬｍ２（第１のＶ相出力ライン）を通じて、メイン電流Ｉｍ＿Ｖ（第１のＶ相電流）を出力する。電流検出用ブリッジ回路２０ｖは、メインブリッジ回路１０ｖに並列接続し、出力ラインＬｍ２に一端が接続する出力ラインＬｓ２（第２のＶ相出力ライン）を通じて、センス電流Ｉｓ＿Ｖ（第２のＶ相電流）を出力する。

メインブリッジ回路１０ｗは、負荷Ｍにつながる出力ラインＬｍ３（第１のＷ相出力ライン）を通じて、メイン電流Ｉｍ＿Ｗ（第１のＷ相電流）を出力する。電流検出用ブリッジ回路２０ｗは、メインブリッジ回路１０ｗに並列接続し、出力ラインＬｍ３に一端が接続する出力ラインＬｓ３（第２のＷ相出力ライン）を通じて、センス電流Ｉｓ＿Ｗ（第２のＷ相電流）を出力する。

第１のカレントトランスであるカレントトランスＣＴ１（Ｕ相電流検出部）は、出力ラインＬｓ１上に配置されて、センス電流Ｉｓ＿Ｕを検出する。第２のカレントトランスであるカレントトランスＣＴ２（Ｖ相電流検出部）は、出力ラインＬｓ２上に配置されて、センス電流Ｉｓ＿Ｖを検出する。

第３のカレントトランスであるカレントトランスＣＴ３（Ｗ相電流検出部）は、出力ラインＬｓ３上に配置されて、センス電流Ｉｓ＿Ｗを検出する。なお、図中、電流の流れを両端矢印で示しているが、これは、ブリッジ回路から負荷Ｍへの電流の流れ、および負荷Ｍからブリッジ回路への還流を考慮しているものである。

各構成要素の接続関係について説明する。Ｐ端子と接続する母線Ｌ１を通じて、ＩＧＢＴ１１、１３、１５、２１、２３、２５のコレクタおよびダイオードＤ１１、Ｄ１３、Ｄ１５、Ｄ２１、Ｄ２３、Ｄ２５のカソードが接続する。

Ｎ端子と接続する母線Ｌ２を通じて、ＩＧＢＴ１２、１４、１６、２２、２４、２６のエミッタおよびダイオードＤ１２、Ｄ１４、Ｄ１６、Ｄ２２、Ｄ２４、Ｄ２６のアノードが接続する。

電流検出用ブリッジ回路２０ｕの出力ラインＬｓ１を通じて、ＩＧＢＴ２１のエミッタ、ダイオードＤ２１のアノード、ＩＧＢＴ２２のコレクタおよびダイオードＤ２２のカソードが接続する。

メインブリッジ回路１０ｕの出力ラインＬｍ１を通じて、ＩＧＢＴ１１のエミッタ、ダイオードＤ１１のアノード、ＩＧＢＴ１２のコレクタ、ダイオードＤ１２のカソードおよび出力端子ＯＵＴ１が接続する。そして、出力ラインＬｓ１には、カレントトランスＣＴ１が装着され、出力ラインＬｓ１と出力ラインＬｍ１は、ノードｎ１で接続する。

また、電流検出用ブリッジ回路２０ｖの出力ラインＬｓ２を通じて、ＩＧＢＴ２３のエミッタ、ダイオードＤ２３のアノード、ＩＧＢＴ２４のコレクタおよびダイオードＤ２４のカソードが接続する。

メインブリッジ回路１０ｖの出力ラインＬｍ２を通じて、ＩＧＢＴ１３のエミッタ、ダイオードＤ１３のアノード、ＩＧＢＴ１４のコレクタ、ダイオードＤ１４のカソードおよび出力端子ＯＵＴ２が接続する。そして、出力ラインＬｓ２には、カレントトランスＣＴ２が装着され、出力ラインＬｓ２と出力ラインＬｍ２は、ノードｎ２で接続する。

さらに、電流検出用ブリッジ回路２０ｗの出力ラインＬｓ３を通じて、ＩＧＢＴ２５のエミッタ、ダイオードＤ２５のアノード、ＩＧＢＴ２６のコレクタおよびダイオードＤ２６のカソードが接続する。

メインブリッジ回路１０ｗの出力ラインＬｍ３を通じて、ＩＧＢＴ１５のエミッタ、ダイオードＤ１５のアノード、ＩＧＢＴ１６のコレクタ、ダイオードＤ１６のカソードおよび出力端子ＯＵＴ３が接続する。そして、出力ラインＬｓ３には、カレントトランスＣＴ３が装着され、出力ラインＬｓ３と出力ラインＬｍ３は、ノードｎ３で接続する。

カレントトランスＣＴ１〜ＣＴ３の各電流検出ラインは、コントローラ４０に接続する。ドライバ回路３１の出力端子は、ＩＧＢＴ１１、２１のベースに接続し、ドライバ回路３２の出力端子は、ＩＧＢＴ１２、２２のベースに接続する。

ドライバ回路３３の出力端子は、ＩＧＢＴ１３、２３のベースに接続し、ドライバ回路３４の出力端子は、ＩＧＢＴ１４、２４のベースに接続する。ドライバ回路３５の出力端子は、ＩＧＢＴ１５、２５のベースに接続し、ドライバ回路３６の出力端子は、ＩＧＢＴ１６、２６のベースに接続する。

ここで、コントローラ４０は、カレントトランスＣＴ１〜ＣＴ３で検出された電流情報にもとづいて、トランジスタのスイッチング制御を行うための駆動制御信号（図示せず）を生成して、ドライバ回路３１〜３６にそれぞれ送信する。

メインブリッジ回路１０ｕ内のＩＧＢＴ１１（第１のＵ相ハイサイドトランジスタ）と、電流検出用ブリッジ回路２０ｕのＩＧＢＴ２１（第２のＵ相ハイサイドトランジスタ）とは、同一のドライバ回路３１（Ｕ相ハイサイドドライバ回路）によって駆動制御される。

そして、メインブリッジ回路１０ｕ内のＩＧＢＴ１２（第１のＵ相ローサイドトランジスタ）と、電流検出用ブリッジ回路２０ｕのＩＧＢＴ２２（第２のＵ相ローサイドトランジスタ）とは、同一のドライバ回路３２（Ｕ相ローサイドドライバ回路）によって駆動制御される。

また、メインブリッジ回路１０ｖ内のＩＧＢＴ１３（第１のＶ相ハイサイドトランジスタ）と、電流検出用ブリッジ回路２０ｖのＩＧＢＴ２３（第２のＶ相ハイサイドトランジスタ）とは、同一のドライバ回路３３（Ｖ相ハイサイドドライバ回路）によって駆動制御される。

そして、メインブリッジ回路１０ｖ内のＩＧＢＴ１４（第１のＶ相ローサイドトランジスタ）と、電流検出用ブリッジ回路２０ｖのＩＧＢＴ２４（第２のＶ相ローサイドトランジスタ）とは、同一のドライバ回路３４（Ｖ相ローサイドドライバ回路）によって駆動制御される。

さらに、メインブリッジ回路１０ｗ内のＩＧＢＴ１５（第１のＷ相ハイサイドトランジスタ）と、電流検出用ブリッジ回路２０ｗのＩＧＢＴ２５（第２のＷ相ハイサイドトランジスタ）とは、同一のドライバ回路３５（Ｗ相ハイサイドドライバ回路）によって駆動制御される。

そして、メインブリッジ回路１０ｗ内のＩＧＢＴ１６（第１のＷ相ローサイドトランジスタ）と、電流検出用ブリッジ回路２０ｗのＩＧＢＴ２６（第２のＷ相ローサイドトランジスタ）とは、同一のドライバ回路３６（Ｗ相ローサイドドライバ回路）によって駆動制御される。

上記のように、ＩＰＭ１−１は、各相において、電流検出用のＩＧＢＴおよびダイオード（ＦＷＤ）で構成された電流検出用ブリッジ回路と、メインのＩＧＢＴとダイオード（ＦＤＷ）で構成されたメインブリッジ回路と、が並列に接続される構成を有している。

すなわち、Ｕ相においては、ＩＧＢＴ２１、２２およびダイオードＤ２１、Ｄ２２を含む電流検出用ブリッジ回路２０ｕと、メインのＩＧＢＴ１１、１２およびダイオードＤ１１、Ｄ１２を含むメインブリッジ回路１０ｕとが並列に接続されている。

Ｖ相においては、ＩＧＢＴ２３、２４およびダイオードＤ２３、Ｄ２４を含む電流検出用ブリッジ回路２０ｖと、メインのＩＧＢＴ１３、１４およびダイオードＤ１３、Ｄ１４を含むメインブリッジ回路１０ｖとが並列に接続されている。

Ｗ相においては、ＩＧＢＴ２５、２６およびダイオードＤ２５、Ｄ２６を含む電流検出用ブリッジ回路２０ｗと、メインのＩＧＢＴ１５、１６およびダイオードＤ１５、Ｄ１６を含むメインブリッジ回路１０ｗとが並列に接続されている。

また、電流検出用ブリッジ回路２０ｕの出力ラインＬｓ１には、カレントトランスＣＴ１が挿入されており、カレントトランスＣＴ１は、電流検出用ブリッジ回路２０ｕに流れるセンス電流Ｉｓ＿Ｕを検出する。

同様に、電流検出用ブリッジ回路２０ｖの出力ラインＬｓ２には、カレントトランスＣＴ２が挿入されており、カレントトランスＣＴ２は、電流検出用ブリッジ回路２０ｖに流れるセンス電流Ｉｓ＿Ｖを検出する。

さらに、電流検出用ブリッジ回路２０ｗの出力ラインＬｓ３には、カレントトランスＣＴ３が挿入されており、カレントトランスＣＴ３は、電流検出用ブリッジ回路２０ｗに流れるセンス電流Ｉｓ＿Ｗを検出する。

一方、各相の電流検出用ブリッジ回路の出力ラインは、カレントトランスを挿入した先でメインブリッジ回路の出力ラインに接続されている。すなわち、Ｕ相の電流検出用ブリッジ回路２０ｕの出力ラインＬｓ１は、カレントトランスＣＴ１を挿入した先で、ノードｎ１において、メインブリッジ回路１０ｕの出力ラインＬｍ１に接続されている。

また、Ｖ相の電流検出用ブリッジ回路２０ｖの出力ラインＬｓ２は、カレントトランスＣＴ２を挿入した先で、ノードｎ２において、メインブリッジ回路１０ｖの出力ラインＬｍ２に接続されている。

さらに、Ｗ相の電流検出用ブリッジ回路２０ｗの出力ラインＬｓ３は、カレントトランスＣＴ３を挿入した先で、ノードｎ３において、メインブリッジ回路１０ｗの出力ラインＬｍ３に接続されている。

したがって、Ｕ相において、メインブリッジ回路１０ｕに流れるメイン電流Ｉｍ＿Ｕに対して、電流検出用ブリッジ回路２０ｕに流れるセンス電流Ｉｓ＿Ｕが加えられるので、出力端子ＯＵＴ１から出力される負荷電流Ｉ＿Ｕは、Ｉ＿Ｕ＝Ｉｍ＿Ｕ＋Ｉｓ＿Ｕとなる。

また、Ｖ相において、メインブリッジ回路１０ｖに流れるメイン電流Ｉｍ＿Ｖに対して、電流検出用ブリッジ回路２０ｖに流れるセンス電流Ｉｓ＿Ｖが加えられるので、出力端子ＯＵＴ２から出力される負荷電流Ｉ＿Ｖは、Ｉ＿Ｖ＝Ｉｍ＿Ｖ＋Ｉｓ＿Ｖとなる。

さらに、Ｗ相において、メインブリッジ回路１０ｗに流れるメイン電流Ｉｍ＿Ｗに対して、電流検出用ブリッジ回路２０ｗに流れるセンス電流Ｉｓ＿Ｗが加えられるので、出力端子ＯＵＴ３から出力される負荷電流Ｉ＿Ｗは、Ｉ＿Ｗ＝Ｉｍ＿Ｗ＋Ｉｓ＿Ｗとなる。

次にメイン電流Ｉｍとセンス電流Ｉｓとの比率について説明する。上述のように、ＩＰＭ１−１では、１つの出力端子から出力される負荷電流を、メインブリッジ回路の出力ラインと、電流検出用ブリッジ回路の出力ラインとの２つの電流経路で、メイン電流とセンス電流とに分割して流し、センス電流側をカレントトランスで検出する構成としている。

この場合、電流検出用ブリッジ回路の出力ラインに流れるセンス電流と、メインブリッジ回路の出力ラインに流れるメイン電流との電流比率は、電流検出用ブリッジ回路の半導体デバイスのチップ面積と、メインブリッジ回路の半導体デバイスのチップ面積との面積比と等しくなる。なお、ここでの面積とは、例えば、半導体デバイスの活性面積（活性層の面積）のことである。

図５〜図７は面積比と電流比との対応関係を示す図である。図５に示すＵ相において、電流検出用ブリッジ回路２０ｕのＩＧＢＴ２１、２２およびダイオードＤ２１、Ｄ２２の面積（第２のＵ相活性面積）と、メインブリッジ回路１０ｕのＩＧＢＴ１１、１２およびダイオードＤ１１、Ｄ１２の面積（第１のＵ相活性面積）との面積比を例えば、１：４とする。

面積比と電流比は等しいので、電流検出用ブリッジ回路２０ｕから出力されて、出力ラインＬｓ１を流れるセンス電流Ｉｓ＿Ｕと、メインブリッジ回路１０ｕから出力されて、出力ラインＬｍ１を流れるメイン電流Ｉｍ＿Ｕとの電流比も１：４となる。

よって、Ｕ相におけるセンス電流Ｉｓ＿Ｕは、Ｕ相のトータルの負荷電流Ｉ＿Ｕの１／５となる。すなわち、Ｉｓ＿Ｕ＝Ｉ＿Ｕ／（１＋４）である。したがって、面積比は設計段階で決めて既知であるから、電流検出用ブリッジ回路２０ｕの出力ラインＬｓ１に装着されたカレントトランスＣＴ１により検出された電流値を５倍することで、Ｕ相の負荷電流Ｉ＿Ｕを求めることができる。

同様に、図６に示すＶ相において、電流検出用ブリッジ回路２０ｖのＩＧＢＴ２３、２４およびダイオードＤ２３、Ｄ２４の面積（第２のＶ相活性面積）と、メインブリッジ回路１０ｖのＩＧＢＴ１３、１４およびダイオードＤ１３、Ｄ１４の面積（第１のＶ相活性面積）との面積比を例えば、１：４とする。

面積比と電流比は等しいので、電流検出用ブリッジ回路２０ｖから出力されて、出力ラインＬｓ２を流れるセンス電流Ｉｓ＿Ｖと、メインブリッジ回路１０ｖから出力されて、出力ラインＬｍ２を流れるメイン電流Ｉｍ＿Ｖとの電流比も１：４となる。

よって、Ｖ相におけるセンス電流Ｉｓ＿Ｖは、Ｖ相のトータルの負荷電流Ｉ＿Ｖの１／５となる。すなわち、Ｉｓ＿Ｖ＝Ｉ＿Ｖ／（１＋４）である。したがって、面積比は設計段階で決めて既知であるから、電流検出用ブリッジ回路２０ｖの出力ラインＬｓ２に装着されたカレントトランスＣＴ２により検出された電流値を５倍することで、Ｖ相の負荷電流Ｉ＿Ｖを求めることができる。

同様に、図７に示すＷ相において、電流検出用ブリッジ回路２０ｗのＩＧＢＴ２５、２６およびダイオードＤ２５、Ｄ２６の面積（第２のＷ相活性面積）と、メインブリッジ回路１０ｗのＩＧＢＴ１５、１６およびダイオードＤ１５、Ｄ１６の面積（第１のＷ相活性面積）との面積比を例えば、１：４とする。

面積比と電流比は等しいので、電流検出用ブリッジ回路２０ｗから出力されて、出力ラインＬｓ３を流れるセンス電流Ｉｓ＿Ｗと、メインブリッジ回路１０ｗから出力されて、出力ラインＬｍ３を流れるメイン電流Ｉｍ＿Ｗとの電流比も１：４となる。

よって、Ｗ相におけるセンス電流Ｉｓ＿Ｗは、Ｗ相のトータルの負荷電流Ｉ＿Ｗの１／５となる。すなわち、Ｉｓ＿Ｗ＝Ｉ＿Ｗ／（１＋４）である。したがって、面積比は設計段階で決めて既知であるから、電流検出用ブリッジ回路２０ｗの出力ラインＬｓ３に装着されたカレントトランスＣＴ３により検出された電流値を５倍することで、Ｗ相の負荷電流Ｉ＿Ｗを求めることができる。

なお、上記の内容を一般化して書くと、電流検出用ブリッジ回路の半導体デバイスの面積と、メインブリッジ回路の半導体デバイスの面積との面積比をｓ：ｍとする。この場合、電流検出用ブリッジ回路から出力されるセンス電流と、メインブリッジ回路から出力されるメイン電流との電流比はｓ：ｍとなる。したがって、センス電流Ｉｓと、トータルの負荷電流Ｉとの関係式は、Ｉｓ＝Ｉ・ｓ／（ｓ＋ｍ）となる。

このように、電流検出用ブリッジ回路を流れるセンス電流と、メインブリッジ回路を流れるメイン電流は、電流検出用ブリッジ回路内のＩＧＢＴおよびＦＷＤと、メインブリッジ回路内のＩＧＢＴおよびＦＷＤとのチップ面積比で決まる。このため、センス電流をカレントトランスで検出して、半導体デバイスの面積比を考慮することで、トータルの負荷電流を求めることができる。

また、この場合、電流検出用ブリッジ回路内のＩＧＢＴおよびＦＷＤのチップ面積を、メインブリッジ回路内のＩＧＢＴおよびＦＷＤのチップ面積よりも小さくする。これにより、メインブリッジ回路を流れるメイン電流よりも、電流検出用ブリッジ回路に流れるセンス電流が小さくなるので（センス電流Ｉｓ＜メイン電流Ｉｍ）、小型なカレントトランスの適用が可能となり、装置規模の縮小化が可能になる。

例えば、ＩＰＭの電流定格が３００Ａとした場合、図２に示したような、主配線にカレントトランスが装着されたＩＰＭでは、使用するカレントトランスの入力電流範囲は、３００Ａ以上なくてはならないためサイズが大きくなる。

これに対し、図４に示したＩＰＭ１−１では、メインブリッジ回路に並列接続された電流検出用ブリッジ回路に流れるセンス電流を検出するので、この例では、電流定格の１／５の６０Ａ以上の入力電流範囲のカレントトランスを用いればよいことになる。したがって、サイズの小さなカレントトランスを使用することができる。

なお、従来では、主配線を流れる負荷電流を検出した電流情報をコントローラが受信して、コントローラが駆動制御信号を生成してスイッチング制御を行っていた。これに対し、本発明では、電流検出用ブリッジ回路を流れる電流の電流情報をコントローラが受信するが、上述のように、トータルの負荷電流を、受信した電流情報から容易に算出できるので、スイッチング制御において何ら支障が生じるものではない。

また、図４に示したＩＰＭ１−１では、３つのカレントトランスＣＴ１〜ＣＴ３を用いて、Ｕ、Ｖ、Ｗの３相すべての電流検出を行っている。これは、検出した電流情報を使用して、例えば、コントローラにおいて、各相における過電流等の保護制御を行うために、電流情報を各相から検出しているものである。

このように、各相の状態を電流情報から認識する場合には、Ｕ、Ｖ、Ｗの３相すべての電流検出を行うことになる（負荷電流のみを求めるという機能だけならば、３相の内、２相に対してだけ電流検出を行う構成にしてもよい）。

次に電流検出用ブリッジ回路の変形例について説明する。図８は電流検出用ブリッジ回路の変形例の構成を示す図である。変形例の電流検出用ブリッジ回路２０ｕ−１は、あらたな素子として、抵抗Ｒｇｓ１、Ｒｇｍ１および抵抗Ｒｇｓ２、Ｒｇｍ２を有している。

抵抗Ｒｇｓ１の一端は、ＩＧＢＴ２１のゲートに接続し、抵抗Ｒｇｓ１の他端は、ドライバ回路３１の出力端と、抵抗Ｒｇｍ１の一端に接続する。抵抗Ｒｇｍ１の他端は、ＩＧＢＴ１１のゲートに接続する。

抵抗Ｒｇｓ２の一端は、ＩＧＢＴ２２のゲートに接続し、抵抗Ｒｇｓ２の他端は、ドライバ回路３２の出力端と、抵抗Ｒｇｍ２の一端に接続する。抵抗Ｒｇｍ２の他端は、ＩＧＢＴ１２のゲートに接続する。

上記の抵抗Ｒｇｓ１、Ｒｇｍ１および抵抗Ｒｇｓ２、Ｒｇｍ２は、タイミング調整用のゲート抵抗である。このような抵抗を設置することで、ゲートタイミング差の解消を図ることができる。すなわち、抵抗Ｒｇｓ１、Ｒｇｍ１を設けることで、ＩＧＢＴ１１とＩＧＢＴ２１に対するゲート駆動タイミング差を低減する。また、抵抗Ｒｇｓ２、Ｒｇｍ２を設けることで、ＩＧＢＴ１２とＩＧＢＴ２２に対するゲート駆動タイミング差を低減する。

さらに、抵抗Ｒｇｓ１、Ｒｇｍ１および抵抗Ｒｇｓ２、Ｒｇｍ２を備えることで、ダイオードへの電流集中を回避することも可能になる。なお、図８では、Ｕ相の電流検出用ブリッジ回路の変形例の構成のみ示したが、Ｖ相およびＷ相の電流検出用ブリッジ回路についても同様な構成になる。

次に本発明の効果について、従来技術との相違点も含めて説明する。図４の本発明の技術のＩＰＭ１−１は、図２に示したような従来のＩＰＭ１１０のように、主配線を流れる主電流をカレントトランスにて検出するのではなく、ブリッジ回路をメインブリッジ回路と電流検出用ブリッジ回路とに分け、電流検出用ブリッジ回路に流れる電流をカレントトランスで検出する構成を有している。

電流検出用ブリッジ回路に流れるセンス電流は、電流検出用ブリッジ回路を構成している半導体デバイスの活性面積と、メインブリッジ回路を構成している半導体デバイスの活性面積との面積比で決まる。

したがって、活性面積比を例えば、１：数千程度の比に設計すれば、センス電流はメイン電流に比べて、１／数千と小さな電流にできる。これにより、カレントトランスで検出するセンス電流は、メイン電流と比較して十分小さいため、小型のカレントトランスが使用可能となり、装置規模の縮小化・低コスト化が可能になる。

また、カレントトランスのサイズの小型化により、ＩＰＭへの集積化が可能となる。この場合、ＩＰＭの出力端子と負荷との間に位置する主配線に対するカレントトランスの実装が無くなるので、コンパクトな製品形状が実現される。さらに、ＩＰＭの開発者のメリットとしては、電流検出回路がモジュール内に集積されるため、電流検出回路の設計が不必要となり、製品設計のリードタイムの縮小に貢献することも可能になる。

さらにまた、カレントトランスがＩＰＭに集積化されることで、主配線やブスバーの幅を太く短くすることができるので、寄生素子の低減化が容易となる。
一方、上述の特許文献１では、半導体デバイスをメイン領域（主領域）とセンス領域（電流検出用領域）とに分け、センス領域に流れる電流をセンス抵抗にて電圧信号に変換して、電流検出を行っている。

これに対し、本発明では、メインブリッジ回路と電流検出用ブリッジ回路とが並列接続されたブリッジ回路を有し、電流検出用ブリッジ回路に流れる電流をセンス抵抗ではなく、カレントトランスを用いる構成としている。

また、カレントトランスは、図３に示したような強磁性体のコア材に電線を巻いた中空のコイルであり、カレントトランス自体が絶縁のとれたデバイスとなっている。
特許文献１では、絶縁するための新たな部品を要するが、本発明では、カレントトランスを用いることにより、信号伝送のための絶縁デバイスを必要としないため、部品点数増加およびコストアップを抑制することができる。

さらに、特許文献１では、エミッタ端子をメイン領域用とセンス領域用とに分離して電流を取り出すため、半導体デバイス毎に電流検出回路を配置することになる。これに対し、本発明では、ブリッジ回路そのものをメインブリッジ回路と電流検出用ブリッジ回路に分離し、その電流検出用ブリッジ回路の出力ラインにカレントトランスが配置する構成となる。

このため、３相のフルブリッジ回路で比較した場合、特許文献１では最大６個の電流検出回路が必要になるが、本発明では３つの電流検出部（３つのカレントトランス）でよいため、さらなる小型化が可能になる。

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。

１ 電流検出装置
１ａ、１ｂ ブリッジ回路
１ｃ 電流検出部
Ｔｒ１ａ、Ｔｒ２ａ、Ｔｒ１ｂ、Ｔｒ２ｂ トランジスタ
Ｄ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂ ダイオード
Ｌｍ、Ｌｓ 出力ライン
Ｉｍ、Ｉｓ 電流
Ｍ 負荷
ｎ ノード
３０−１、３０−２ ドライバ回路
４ 制御部
ｓ１、ｓ２ 駆動制御信号

Claims (8)

1. 負荷につながる第１の出力ラインを通じて第１の電流を出力する第１のブリッジ回路と、
   前記第１のブリッジ回路に並列接続し、前記第１の出力ラインに一端が接続する第２の出力ラインを通じて第２の電流を出力する第２のブリッジ回路と、
   前記第２の出力ライン上に配置されて、前記第２の電流を検出する電流検出部と、
   を備え、
   前記第１のブリッジ回路は、第１のハイサイドトランジスタと第１のローサイドトランジスタを含み、前記第１の出力ラインの一端は、前記第１のハイサイドトランジスタのエミッタと前記第１のローサイドトランジスタのコレクタとに接続し、前記第１の出力ラインの他端は、前記負荷に接続し、
   前記第２のブリッジ回路は、第２のハイサイドトランジスタと第２のローサイドトランジスタを含み、前記第２の出力ラインの一端は、前記第２のハイサイドトランジスタのエミッタと前記第２のローサイドトランジスタのコレクタとに接続し、前記第２の出力ラインの他端は、前記第１の出力ラインに接続し、
   前記第１のハイサイドトランジスタおよび前記第１のローサイドトランジスタの第１の活性面積と、前記第２のハイサイドトランジスタおよび前記第２のローサイドトランジスタの第２の活性面積との面積比は、前記第１の電流と前記第２の電流との電流比に等しく、前記第１の活性面積に対して前記第２の活性面積を小さくして、前記第２の電流を前記第１の電流よりも小さくする、
   ことを特徴とする電流検出装置。
2. 前記電流検出部は、カレントトランスを用いて前記第２の電流を検出することを特徴とする請求項１記載の電流検出装置。
3. 前記カレントトランスは、前記電流検出装置内に集積化されることを特徴とする請求項２記載の電流検出装置。
4. 前記第１のハイサイドトランジスタと、前記第２のハイサイドトランジスタとは、同一のハイサイドドライバ回路によって駆動され、
   前記第１のローサイドトランジスタと、前記第２のローサイドトランジスタとは、同一のローサイドドライバ回路によって駆動される、
   ことを特徴とする請求項１記載の電流検出装置。
5. 負荷につながる第１のＵ相出力ラインを通じて第１のＵ相電流を出力するＵ相メインブリッジ回路と、前記Ｕ相メインブリッジ回路に並列接続し、前記第１のＵ相出力ラインに一端が接続する第２のＵ相出力ラインを通じて第２のＵ相電流を出力するＵ相電流検出用ブリッジ回路とを含むＵ相ブリッジ回路と、
   前記負荷につながる第１のＶ相出力ラインを通じて第１のＶ相電流を出力するＶ相メインブリッジ回路と、前記Ｖ相メインブリッジ回路に並列接続し、前記第１のＶ相出力ラインに一端が接続する第２のＶ相出力ラインを通じて第２のＶ相電流を出力するＶ相電流検出用ブリッジ回路とを含むＶ相ブリッジ回路と、
   前記負荷につながる第１のＷ相出力ラインを通じて第１のＷ相電流を出力するＷ相メインブリッジ回路と、前記Ｗ相メインブリッジ回路に並列接続し、前記第１のＷ相出力ラインに一端が接続する第２のＷ相出力ラインを通じて第２のＷ相電流を出力するＷ相電流検出用ブリッジ回路とを含むＷ相ブリッジ回路と、
   前記第２のＵ相出力ライン上に配置されて、前記第２のＵ相電流を検出するＵ相電流検出部と、
   前記第２のＶ相出力ライン上に配置されて、前記第２のＶ相電流を検出するＶ相電流検出部と、
   前記第２のＷ相出力ライン上に配置されて、前記第２のＷ相電流を検出するＷ相電流検出部と、
   を備え、
   前記Ｕ相メインブリッジ回路は、第１のＵ相ハイサイドトランジスタと第１のＵ相ローサイドトランジスタを含み、前記第１のＵ相出力ラインの一端は、前記第１のＵ相ハイサイドトランジスタのエミッタと前記第１のＵ相ローサイドトランジスタのコレクタとに接続し、前記第１のＵ相出力ラインの他端は、前記負荷に接続し、
   前記Ｕ相電流検出用ブリッジ回路は、第２のＵ相ハイサイドトランジスタと第２のＵ相ローサイドトランジスタを含み、前記第２のＵ相出力ラインの一端は、前記第２のＵ相ハイサイドトランジスタのエミッタと前記第２のＵ相ローサイドトランジスタのコレクタとに接続し、前記第２のＵ相出力ラインの他端は、前記第１のＵ相出力ラインに接続し、
   前記Ｖ相メインブリッジ回路は、第１のＶ相ハイサイドトランジスタと第１のＶ相ローサイドトランジスタを含み、前記第１のＶ相出力ラインの一端は、前記第１のＶ相ハイサイドトランジスタのエミッタと前記第１のＶ相ローサイドトランジスタのコレクタとに接続し、前記第１のＶ相出力ラインの他端は、前記負荷に接続し、
   前記Ｖ相電流検出用ブリッジ回路は、第２のＶ相ハイサイドトランジスタと第２のＶ相ローサイドトランジスタを含み、前記第２のＶ相出力ラインの一端は、前記第２のＶ相ハイサイドトランジスタのエミッタと前記第２のＶ相ローサイドトランジスタのコレクタとに接続し、前記第２のＶ相出力ラインの他端は、前記第１のＶ相出力ラインに接続し、
   前記Ｗ相メインブリッジ回路は、第１のＷ相ハイサイドトランジスタと第１のＷ相ローサイドトランジスタを含み、前記第１のＷ相出力ラインの一端は、前記第１のＷ相ハイサイドトランジスタのエミッタと前記第１のＷ相ローサイドトランジスタのコレクタとに接続し、前記第１のＷ相出力ラインの他端は、前記負荷に接続し、
   前記Ｗ相電流検出用ブリッジ回路は、第２のＷ相ハイサイドトランジスタと第２のＷ相ローサイドトランジスタを含み、前記第２のＷ相出力ラインの一端は、前記第２のＷ相ハイサイドトランジスタのエミッタと前記第２のＷ相ローサイドトランジスタのコレクタとに接続し、前記第２のＷ相出力ラインの他端は、前記第１のＷ相出力ラインに接続し、
   前記第１のＵ相ハイサイドトランジスタおよび前記第１のＵ相ローサイドトランジスタの第１のＵ相活性面積と、前記第２のＵ相ハイサイドトランジスタおよび前記第２のＵ相ローサイドトランジスタの第２のＵ相活性面積との面積比は、前記第１のＵ相電流と前記第２のＵ相電流との電流比に等しく、前記第１のＵ相活性面積に対して前記第２のＵ相活性面積を小さくして、前記第２のＵ相電流を前記第１のＵ相電流よりも小さくし、
   前記第１のＶ相ハイサイドトランジスタおよび前記第１のＶ相ローサイドトランジスタの第１のＶ相活性面積と、前記第２のＶ相ハイサイドトランジスタおよび前記第２のＶ相ローサイドトランジスタの第２のＶ相活性面積との面積比は、前記第１のＶ相電流と前記第２のＶ相電流との電流比に等しく、前記第１のＶ相活性面積に対して前記第２のＶ相活性面積を小さくして、前記第２のＶ相電流を前記第１のＶ相電流よりも小さくし、
   前記第１のＷ相ハイサイドトランジスタおよび前記第１のＷ相ローサイドトランジスタの第１のＷ相活性面積と、前記第２のＷ相ハイサイドトランジスタおよび前記第２のＷ相ローサイドトランジスタの第２のＷ相活性面積との面積比は、前記第１のＷ相電流と前記第２のＷ相電流との電流比に等しく、前記第１のＷ相活性面積に対して前記第２のＷ相活性面積を小さくして、前記第２のＷ相電流を前記第１のＷ相電流よりも小さくする、
   ことを特徴とする半導体装置。
6. 前記Ｕ相電流検出部は、第１のカレントトランスを用いて前記第２のＵ相電流を検出し、前記Ｖ相電流検出部は、第２のカレントトランスを用いて前記第２のＶ相電流を検出し、前記Ｗ相電流検出部は、第３のカレントトランスを用いて前記第２のＷ相電流を検出することを特徴とする請求項５記載の半導体装置。
7. 前記第１のカレントトランス、前記第２のカレントトランス、および前記第３のカレントトランスは、前記半導体装置内に集積化されることを特徴とする請求項６記載の半導体装置。
8. 前記第１のＵ相ハイサイドトランジスタと、前記第２のＵ相ハイサイドトランジスタとは、同一のＵ相ハイサイドドライバ回路によって駆動され、
   前記第１のＵ相ローサイドトランジスタと、前記第２のＵ相ローサイドトランジスタとは、同一のＵ相ローサイドドライバ回路によって駆動され、
   前記第１のＶ相ハイサイドトランジスタと、前記第２のＶ相ハイサイドトランジスタとは、同一のＶ相ハイサイドドライバ回路によって駆動され、
   前記第１のＶ相ローサイドトランジスタと、前記第２のＶ相ローサイドトランジスタとは、同一のＶ相ローサイドドライバ回路によって駆動され、
   前記第１のＷ相ハイサイドトランジスタと、前記第２のＷ相ハイサイドトランジスタとは、同一のＷ相ハイサイドドライバ回路によって駆動され、
   前記第１のＷ相ローサイドトランジスタと、前記第２のＷ相ローサイドトランジスタとは、同一のＷ相ローサイドドライバ回路によって駆動される、
   ことを特徴とする請求項５記載の半導体装置。

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