JP6866785B2 - プロセッサおよびメモリアクセス方法 - Google Patents

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Description

本発明は、プロセッサおよびメモリアクセス方法に関する。
ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等のメモリでは、メモリの内部で発生するノイズ等の影響により、メモリから読み出されるデータにエラーが発生する場合がある。発生したエラーは、メモリのアクセスを制御するメモリコントローラ等により訂正される。例えば、メモリコントローラは、メモリに割り当てられたアドレス空間毎にエラーを訂正した回数をカウントし、カウント値が閾値に達した場合、診断装置に障害通知を発行する（例えば、特許文献１、２参照）。また、メモリを監視するメモリ監視システムは、訂正可能なエラーが発生した場合にエラーを訂正し、エラーの発生頻度が所定の閾値を超えた場合、警報を発する（例えば、特許文献３参照）。
特開２０１２−１０８７２６号公報 特開２０１０−１７０４６２号公報 特開平１０−５５３２０号公報
訂正可能なエラーの発生は、訂正不可能なエラーの発生の予兆になる場合がある。このため、エラーを訂正した回数が所定の閾値に達したことを、訂正不可能なエラーが発生する予兆として検出することで、システムダウン等の重大な障害の発生が回避される。しかしながら、訂正可能なエラーの発生状況に基づいて、訂正不可能なエラーが発生しにくいアクセス動作をメモリに実行させる手法は提案されていない。
１つの側面では、本発明は、メモリ内で訂正不可能なエラーが発生することを抑止することを目的とする。
一つの実施態様では、複数の貫通電極を各々含む複数の貫通電極群と、複数の貫通電極群に接続される複数の記憶領域を有するメモリチップとを含むメモリのアクセスを制御するメモリコントローラを含むプロセッサにおいて、メモリコントローラは、メモリからデータを読み出す読み出しアクセス要求に対応してメモリから出力される応答に、データのエラーがメモリにより訂正されたことを示すエラー情報が含まれる場合であって、読み出しアクセス要求に含まれるアクセスアドレスにおいてデータのエラーが初めて訂正されたことを判定した場合、読み出しアクセス要求に含まれるアクセスアドレスをエラーアドレスとして出力するアドレスフィルタ部と、複数の貫通電極群の各々に対応する複数のカウンタを含み、受信したエラーアドレスが示す記憶領域に接続される貫通電極群に対応するカウンタのカウンタ値を更新するカウンタ部と、カウンタ値が所定の回数を超えたカウンタに対応する貫通電極群に接続される記憶領域を示す領域情報を出力する領域情報出力部と、領域情報出力部から出力される領域情報が示す記憶領域に対するアクセス要求と、領域情報出力部から出力される領域情報が示す記憶領域に隣接する記憶領域に対するアクセス要求とを所定の時間間隔を空けてメモリに出力する要求発行部とを有する。
１つの側面では、本発明は、メモリ内で訂正不可能なエラーが発生することを抑止することができる。
プロセッサおよびメモリアクセス方法の一実施形態を示す図である。 図１に示す情報処理装置の動作の一例を示す図である。 プロセッサおよびメモリアクセス方法の別の実施形態を示す図である。 図３に示すコマンド発行制御部の一例を示す図である。 図３に示すメモリ部の一例を示す図である。 図５に示すメモリ部に含まれる記憶領域群の配置の一例を示す図である。 図３に示す情報処理装置の動作の一例を示す図である。 図３に示す情報処理装置の動作の別の例を示す図である。 図３に示すアドレスフィルタ部の動作の一例を示す図である。 図３に示すカウンタ部の動作の一例を示す図である。 図３に示す領域情報出力部の動作の一例を示す図である。 図３に示すコマンド発行制御部の動作の一例を示す図である。 プロセッサおよびメモリアクセス方法の別の実施形態を示す図である。 図１３に示すアドレスフィルタ部の動作の一例を示す図である。 図１３に示すアドレスフィルタ部の動作の別の例を示す図である。
以下、図面を用いて実施形態を説明する。
図１は、プロセッサおよびメモリアクセス方法の一実施形態を示す。図１に示すプロセッサ１０は、メモリ２０のアクセスを制御するメモリコントローラ３０を有する。プロセッサ１０およびメモリ２０は、例えば、サーバ等の情報処理装置のマザーボードに接続される。
例えば、メモリ２０は、メモリチップＭＣと、メモリチップＭＣの動作を制御するロジックチップＬＣとを有する。メモリチップＭＣは、複数の記憶領域ＭＲ０−ＭＲ３を有する。なお、メモリ２０が有するメモリチップＭＣの数は、１つに限定されず、メモリチップＭＣが有する記憶領域ＭＲの数は、４つに限定されない。メモリチップＭＣとロジックチップＬＣとは、例えば、複数のＴＳＶ（Through Silicon Via）により互いに接続される。なお、メモリチップＭＣおよびロジックチップＬＣの半導体基板は、シリコン基板に限定されない。
各記憶領域ＭＲ０−ＭＲ３は、所定数のＴＳＶを含む貫通電極群ＶＧ（ＶＧ０−ＶＧ３）によりロジックチップＬＣに接続される。ＴＳＶは、貫通電極の一例である。図１では、貫通電極群ＶＧの末尾の数字は、貫通電極群ＶＧに接続される記憶領域ＭＲの末尾の数字と同じである。
例えば、メモリチップＭＣ内でデータを保持するメモリセルに物理的な欠陥があり、欠陥があるメモリセルから読み出されたデータが訂正可能なエラーを含む場合、メモリ２０は、データのエラーを訂正し、エラーを訂正したデータを含む応答を出力する。例えば、エラーは、ロジックチップＬＣにより訂正される。
記憶ノードが論理０に固定された不良メモリセルでは、不良メモリセルから読み出されるデータは論理０に固定される。このため、不良メモリセルに書き込んだ論理１のデータは保持されず、不良メモリセルから論理０のデータが常に読み出される。不良メモリセルに書き込んだ論理１のデータを不良メモリセルから読み出す場合、エラーは常に訂正されるため、物理的な欠陥があるメモリセルからデータを読み出す読み出しアクセス動作では、同一のアドレスＡＤで発生するエラーが何度も訂正される。なお、不良メモリセルに書き込んだ論理０のデータを読み出す場合、論理０のデータが読み出されるため、エラーは訂正されない。
メモリチップＭＣに入出力されるデータ等の信号は、ＴＳＶを介して伝送されるため、ＴＳＶで発生するノイズの影響を受ける場合がある。例えば、メモリ２０の製造工程等に起因するＴＳＶの太さの変動または互いに隣接するＴＳＶ間の距離の変動等により、ＴＳＶに伝送される信号に含まれるノイズの大きさは変動する。メモリセルから読み出され、ＴＳＶに伝送されるデータの論理値がノイズにより反転し、訂正可能なエラーが発生した場合、メモリ２０は、データのエラーを訂正して外部に出力する。
以下の説明では、隣接する貫通電極群ＶＧに伝送される信号の影響によりノイズが発生しやすい貫通電極群ＶＧは、対象貫通電極群ＶＧと称され、対象貫通電極群ＶＧに接続される記憶領域ＭＲは、対象記憶領域ＭＲと称される。対象貫通電極群ＶＧに隣接する貫通電極群ＶＧに伝送される信号の影響を受けて、対象貫通電極群ＶＧにクロストーク等によるノイズが発生した場合、対象貫通電極群ＶＧに伝送されるデータのエラーは発生しやすくなる。例えば、読み出しアクセス動作が実行される対象記憶領域ＭＲに接続される対象貫通電極群ＶＧのノイズが、隣接する貫通電極群ＶＧに伝送される信号の影響を受けて大きくなると、対象記憶領域ＭＲから読み出されたデータが破壊される場合がある。
隣接する貫通電極群ＶＧからのクロストーク等によるノイズに起因して対象記憶領域ＭＲで発生するエラーは、隣接する貫通電極群ＶＧに伝送される信号のパターン等に依存するため、ランダムに発生しやすい。換言すれば、隣接する貫通電極群ＶＧからのクロストーク等によるノイズに起因して発生するエラーが同一のアドレスＡＤで複数回発生する確率は、メモリセル等の物理的な欠陥に起因して発生するエラーが同一のアドレスＡＤで複数回発生する確率に比べて低い。
メモリコントローラ３０は、アドレスフィルタ部３２、カウンタ部３４、領域情報出力部３６、要求発行部３８および応答制御部３９を有する。アドレスフィルタ部３２は、要求発行部３８がメモリ２０に発行した読み出しアクセス要求に対応してメモリ２０から出力される応答ＲＥＳを受信する。例えば、応答ＲＥＳは、読み出しアクセス要求に含まれるアドレスＡＤと、メモリ２０から読み出されたデータＤＴと、データＤＴのエラーがメモリ２０内で訂正されたか否かを示すエラー情報ＣＥ（Correctable Error）を含む。読み出しアクセス要求に含まれるアドレスＡＤは、アクセスアドレスの一例である。
例えば、応答ＲＥＳに含まれるデータＤＴがメモリ２０内でエラーが訂正されたデータである場合、エラー情報ＣＥは、論理１に設定される。応答ＲＥＳに含まれるデータＤＴがメモリ２０内でエラーを訂正されることなくメモリ２０から出力された場合（エラーがなかった場合）、エラー情報ＣＥは、論理０に設定される。
アドレスフィルタ部３２は、応答ＲＥＳに含まれるアドレスＡＤにおいてデータＤＴのエラーが初めて訂正されたと判定した場合、応答ＲＥＳに含まれるアドレスＡＤをエラーアドレスＥＲＲＡとしてカウンタ部３４に出力する。すなわち、アドレスフィルタ部３２は、メモリ２０においてエラーが訂正された領域を示すエラーアドレスＥＲＲＡを出力する。また、アドレスフィルタ部３２は、応答ＲＥＳに含まれるアドレスＡＤにおいてデータＤＴのエラーが初めて訂正されたと判定した場合、応答ＲＥＳに含まれるアドレスＡＤを保持領域３２ａに格納する。保持領域３２ａは、アドレスＡＤを保持する複数のエントリを有し、応答ＲＥＳに含まれるアドレスＡＤにおいてデータＤＴのエラーが初めて訂正されたか否かの判定に使用される。
アドレスフィルタ部３２は、論理１のエラー情報ＣＥを含む応答ＲＥＳに含まれるアドレスＡＤを保持領域３２ａが保持していない場合、アドレスＡＤにおいてデータＤＴのエラーが初めて訂正されたと判定し、エラーアドレスＥＲＲＡをカウンタ部３４に出力する。換言すれば、アドレスフィルタ部３２は、論理１のエラー情報ＣＥを含む応答ＲＥＳに含まれるアドレスＡＤを保持領域３２ａが保持していない場合、ノイズに起因する訂正可能なエラーが発生したと判定し、エラーアドレスＥＲＲＡをカウンタ部３４に出力する。
一方、アドレスフィルタ部３２は、論理１のエラー情報ＣＥを含む応答ＲＥＳに含まれるアドレスＡＤを保持領域３２ａが保持している場合、アドレスＡＤにおいてデータＤＴのエラーが過去に訂正されたと判定する。この場合、アドレスフィルタ部３２は、カウンタ部３４へのエラーアドレスＥＲＲＡの出力を抑止する。換言すれば、アドレスフィルタ部３２は、論理１のエラー情報ＣＥを含む応答ＲＥＳに含まれるアドレスＡＤが保持領域３２ａに保持されている場合、物理的な欠陥に起因する訂正可能なエラーが発生したと判定し、エラーアドレスＥＲＲＡの出力を抑止する。なお、アドレスフィルタ部３２は、同一のアドレスＡＤを保持領域３２ａの複数の領域に保持しない。
アドレスフィルタ部３２により、物理的な欠陥に起因して発生する訂正可能なエラーのアドレスＡＤを除外して、ノイズ等に起因してランダムに発生する訂正可能なエラーのアドレスＡＤに対応するエラーアドレスＥＲＲＡをカウンタ部３４に出力することができる。すなわち、アドレスフィルタ部３２は、物理的な欠陥に起因して発生する訂正可能なエラーのエラーアドレスＥＲＲＡを通過させずに、ノイズ等に起因してランダムに発生する訂正可能なエラーのエラーアドレスＥＲＲＡを通過させるフィルタとして機能する。
上述したように、アドレスフィルタ部３２は、応答ＲＥＳに含まれるアドレスＡＤにおいてデータＤＴのエラーが初めて訂正されたと判定した場合、エラーアドレスＥＲＲＡをカウンタ部３４に出力する。このため、物理的な欠陥に起因して発生した訂正可能なエラーのアドレスＡＤが初めて検出された場合にも、エラーアドレスＥＲＲＡはカウンタ部３４に出力される。しかしながら、後述するように、カウンタ部３４の各カウンタ３４ａが保持するエラーの訂正回数は、領域情報出力部３６の比較器３６ａにより閾値ＶＴ（例えば、２５５回）と比較される。このため、カウンタ部３４が保持するエラーの訂正回数が、物理的な欠陥に起因して発生したエラーの訂正回数を含む場合にも、領域情報出力部３６および要求発行部３８の動作に与える影響はほとんどない。
カウンタ部３４は、貫通電極群ＶＧ（ＶＧ０−ＶＧ３）の各々に対応する複数のカウンタ３４ａを有する。カウンタ部３４は、アドレスフィルタ部３２からエラーアドレスＥＲＲＡを受信する毎に、受信したエラーアドレスＥＲＲＡが示す記憶領域ＭＲに接続された貫通電極群ＶＧに対応するカウンタ３４ａのカウンタ値を更新する。各カウンタ３４ａのカウンタ値は、貫通電極群ＶＧに接続された記憶領域ＭＲ毎のエラーの訂正回数を示す。例えば、カウンタ部３４は、アドレスフィルタ部３２から受信したエラーアドレスＥＲＲＡが記憶領域ＭＲ０を示す場合、記憶領域ＭＲ０に接続された貫通電極群ＶＧ０に対応するカウンタ３４ａのカウンタ値を”１”増加させる。また、カウンタ部３４は、各カウンタ３４ａのカウンタ値を領域情報出力部３６に出力する。
領域情報出力部３６は、カウンタ部３４の４つのカウンタ３４ａにそれぞれ対応する４つの比較器３６ａと、所定の回数を示す閾値ＶＴを保持する閾値保持部３６ｂとを有する。すなわち、領域情報出力部３６は、貫通電極群ＶＧ０−ＶＧ３（すなわち、記憶領域ＭＲ０−ＭＲ３）にそれぞれ対応する４つの比較器３６ａを有する。特に限定されないが、閾値ＶＴが示す所定の回数は、例えば、２５５回である。
各比較器３６ａは、カウンタ部３４において対応するカウンタ３４ａが保持するカウンタ値と閾値ＶＴとを比較する。各比較器３６ａは、カウンタ値が閾値ＶＴを超える場合、比較器３６ａに対応する貫通電極群ＶＧに接続された記憶領域ＭＲを示す領域情報ＭＲＩＮＦ（ＭＲＩＮＦ０−ＭＲＩＮＦ３のいずれか）を要求発行部３８に出力する。各比較器３６ａは、領域情報ＭＲＩＮＦを出力した場合、領域情報ＭＲＩＮＦの出力状態を維持する。一方、各比較器３６ａは、出力回数が閾値ＶＴ以下の場合、領域情報ＭＲＩＮＦを出力しない。領域情報ＭＲＩＮＦにより示される記憶領域ＭＲは、ノイズが発生しやすい対象貫通電極群ＶＧに接続された対象記憶領域ＭＲである。
カウンタ部３４が受信するエラーアドレスＥＲＲＡは、物理的な欠陥に起因して発生する訂正可能なエラーのアドレスＡＤがほぼ除外されているため、各カウンタ３４ａのカウンタ値は、物理的な欠陥に起因して発生したエラーの訂正回数をほとんど含まない。このため、領域情報出力部３６は、ノイズに起因してランダムに発生したエラーの訂正回数と、閾値ＶＴとを比較することができ、ノイズに起因してランダムなエラーが発生しやすい記憶領域ＭＲを正確に判定することができる。
要求発行部３８は、プロセッサ１０が有する図示しないキャッシュメモリ等から発行されるメモリアクセス要求ＭＲＥＱ０を受信し、受信したメモリアクセス要求ＭＲＥＱ０をメモリアクセス要求ＭＲＥＱとしてメモリ２０に出力する。要求発行部３８は、メモリアクセス要求ＭＲＥＱ０を受信した順に保持する図示しない要求キューを有する。
要求発行部３８は、メモリアクセス要求ＭＲＥＱ０に含まれるアドレスＡＤにより示される記憶領域ＭＲが、領域情報出力部３６が出力する領域情報ＭＲＩＮＦのいずれかにより示される対象記憶領域ＭＲであるか否かを判定する。ここで、メモリアクセス要求ＭＲＥＱは、アクセス要求の一例であり、メモリ２０からデータを読み出す読み出しアクセス要求、または、メモリ２０にデータを書き込む書き込みアクセス要求のいずれかである。
メモリアクセス要求ＭＲＥＱ０に含まれるアドレスＡＤが、対象記憶領域ＭＲを示す場合、要求発行部３８は、メモリアクセス要求ＭＲＥＱ０に対応するメモリアクセス要求ＭＲＥＱの出力を以下のように制御する。要求発行部３８は、メモリアクセス要求ＭＲＥＱと、メモリアクセス要求ＭＲＥＱによるアクセス対象の対象記憶領域ＭＲに隣接する記憶領域ＭＲに対するメモリアクセス要求ＭＲＥＱとを所定の時間間隔を空けて出力する。
また、メモリアクセス要求ＭＲＥＱ０に含まれるアドレスＡＤが、対象記憶領域ＭＲを示さない場合、要求発行部３８は、メモリアクセス要求ＭＲＥＱ０に対応するメモリアクセス要求ＭＲＥＱの出力を以下のように制御する。要求発行部３８は、メモリアクセス要求ＭＲＥＱによるアクセス対象の対象記憶領域ＭＲに対象記憶領域ＭＲが隣接する場合、メモリアクセス要求ＭＲＥＱと、対象記憶領域ＭＲに対するメモリアクセス要求ＭＲＥＱとを所定の時間間隔を空けて出力する。
例えば、所定の時間間隔は、メモリ２０において、互いに隣接する記憶領域ＭＲにおいて、メモリアクセス要求ＭＲＥＱに基づいてメモリ２０が実行するメモリアクセス動作を重複させない時間間隔である。要求発行部３８によるメモリアクセス要求ＭＲＥＱのメモリ２０への出力タイミングの例は、図２に示される。メモリ２０は、要求発行部３８が出力するメモリアクセス要求ＭＲＥＱの受信に基づいて、記憶領域ＭＲのいずれかにアクセスし、応答ＲＥＳをメモリコントローラ３０に出力する。なお、書き込みアクセス要求に対応する応答ＲＥＳは、データＤＴおよびエラー情報ＣＥを含まない。
応答制御部３９は、メモリ２０から受信する応答ＲＥＳに含まれる情報に基づいて、メモリアクセス要求ＭＲＥＱ０に対する応答ＲＥＳをキャッシュメモリに出力する。例えば、メモリアクセス要求ＭＲＥＱ０が読み出しアクセス要求の場合、応答制御部３９は、応答ＲＥＳに含まれるデータＤＴを、メモリアクセス要求ＭＲＥＱ０を識別する情報とともにキャッシュメモリに出力する。
図２は、図１に示す情報処理装置の動作の一例を示す。すなわち、図２は、メモリ２０のアクセスを制御するメモリコントローラ３０によるメモリアクセス方法の一例を示す。なお、図２の下側のかぎ括弧内に示す動作は、メモリアクセス要求をキャッシュメモリから受信する毎に、受信したメモリアクセス要求をメモリ２０に出力する要求発行部を有するメモリコントローラを含む情報処理装置の動作の例を示す。
図２において、太枠で示す矩形は、エラーの訂正回数が閾値ＶＴを超えた対象記憶領域ＭＲ（この例では、ＭＲ０）に対するメモリアクセス要求またはアクセス動作であることを示す。すなわち、領域情報出力部３６は、対象記憶領域ＭＲ０に対応する領域情報ＭＲＩＮＦ０を出力し、他の対象記憶領域ＭＲ１−ＭＲ３に対応する領域情報ＭＲＩＮＦ１−ＭＲＩＮＦ３を出力しない。
例えば、メモリ２０は、メモリアクセス要求に基づいて、メモリチップＭＣにアクセスするアクセス動作を４サイクル掛けて実行する。なお、メモリ２０は、受信したメモリアクセス要求から順にアクセス動作を実行するものとする。符号ＲＤは、読み出しアクセス要求または読み出しアクセス要求に基づいてメモリ２０が実行する読み出しアクセス動作を示す。符号ＷＲは、書き込みアクセス要求または書き込みアクセス要求に基づいてメモリ２０が実行する書き込みアクセス動作を示す。
まず、プロセッサ１０内のキャッシュメモリは、サイクルＣ１で記憶領域ＭＲ０に対する読み出しアクセス要求を出力し、サイクルＣ２で記憶領域ＭＲ１に対する書き込みアクセス要求を出力する（図２（ａ）、（ｂ））。また、キャッシュメモリは、サイクルＣ３で記憶領域ＭＲ０に対する書き込みアクセス要求を出力し、サイクルＣ４で記憶領域ＭＲ３に対する書き込みアクセス要求を出力する（図２（ｃ）、（ｄ））。
サイクルＣ１で出力される読み出しアクセス要求は、エラーの訂正回数が閾値ＶＴを超えた対象記憶領域ＭＲ０に対するアクセス要求である。対象記憶領域ＭＲ０に隣接する記憶領域ＭＲ１、ＭＲ２に対するアクセス動作が実行されていないため、要求発行部３８は、対象記憶領域ＭＲ０に対するアクセス動作と記憶領域ＭＲ１、ＭＲ２に対するアクセス動作とが重複しないと判定する。このため、要求発行部３８は、サイクルＣ２で記憶領域ＭＲ０に対する読み出しアクセス要求をメモリ２０に出力する（図２（ｅ））。メモリ２０は、記憶領域ＭＲ０に対する読み出しアクセス要求に基づいて、サイクルＣ３−Ｃ６で読み出しアクセス動作を実行する（図２（ｆ））。
サイクルＣ２で受信した書き込みアクセス要求は、読み出しアクセス動作を実行中の対象記憶領域ＭＲ０に隣接する記憶領域ＭＲ１に対するメモリアクセス要求である。このため、要求発行部３８は、記憶領域ＭＲ０に対する読み出しアクセス要求に対して３サイクルのウエイトサイクルＷ３を挿入した後、サイクルＣ６で書き込みアクセス要求をメモリ２０に出力する（図２（ｇ））。サイクルＣ２で受信した書き込みアクセス要求がメモリ２０に出力されるサイクルＣ６は、メモリ２０による記憶領域ＭＲ０に対する読み出しアクセス動作が完了するサイクルである。
メモリ２０は、記憶領域ＭＲ１に対する書き込みアクセス要求に基づいて、サイクルＣ７−Ｃ１０で書き込みアクセス動作を実行する（図２（ｈ））。ウエイトサイクルＷ３の挿入により、メモリ２０は、対象記憶領域ＭＲ０の読み出しアクセス動作と、対象記憶領域ＭＲ０に隣接する記憶領域ＭＲ１の書き込みアクセス動作とを互いに重複することなく実行することができる。アクセス動作が重複しないため、対象記憶領域ＭＲ０のアクセス動作により対象貫通電極群ＶＧに伝送される信号は、記憶領域ＭＲ１のアクセス動作により貫通電極群に伝送される信号の影響を受けない。したがって、対象貫通電極群ＶＧに隣接する貫通電極群ＶＧに伝送される信号の影響を受けて、対象貫通電極群ＶＧに伝送される記憶領域ＭＲ０からの読み出しデータにノイズが発生することを抑止することができる。この結果、ノイズが発生しやすい対象貫通電極群ＶＧに接続された記憶領域ＭＲ０から読み出されるデータがノイズによりエラーとなることを抑止することができる。
ランダムなエラーが発生しやすい対象記憶領域ＭＲ０では、訂正可能なデータのエラーが連続して発生した場合、訂正不可能なデータのエラーになるおそれがある。訂正不可能なデータのエラーが発生した場合、情報処理装置は停止され、メモリ２０が他のメモリ２０と交換される。図１に示すメモリコントローラ３０を有するプロセッサ１０では、対象記憶領域ＭＲ０と、対象記憶領域ＭＲ０に隣接する記憶領域ＭＲ１とのアクセス動作の重複を避けることができる。したがって、対象記憶領域ＭＲ０において、訂正不可能なデータのエラーが発生することを抑止することができる。この結果、訂正不可能なデータのエラーの発生によりメモリ２００を交換する頻度を、従来に比べて低くすることができる。
サイクルＣ３で受信した書き込みアクセス要求は、エラーの訂正回数が閾値ＶＴを超えた対象記憶領域ＭＲ０に対するメモリアクセス要求である。また、メモリ２０は、サイクルＣ７−Ｃ１０において、対象記憶領域ＭＲ０に隣接する記憶領域ＭＲ１に含まれる記憶領域ＭＲ１の書き込みアクセス動作を実行する。このため、要求発行部３８は、サイクルＣ６で記憶領域ＭＲ１に対するメモリアクセス要求を出力した後、３サイクルのウエイトサイクルＷ３を挿入する。
そして、要求発行部３８は、ウエイトサイクルＷ３の経過後、サイクルＣ３で受信した記憶領域ＭＲ０の書き込みアクセス要求を、サイクルＣ１０でメモリ２０に出力する（図２（ｉ））。記憶領域ＭＲ０に対する書き込みアクセス要求がメモリ２０に出力されるサイクルＣ１０は、メモリ２０による記憶領域ＭＲ１に対する書き込みアクセス動作が完了するサイクルである。
メモリ２０は、記憶領域ＭＲ０に対する書き込みアクセス要求に基づいて、サイクルＣ１１−Ｃ１４で書き込みアクセス動作を実行する（図２（ｊ））。ウエイトサイクルＷ３の挿入により、メモリ２０は、対象記憶領域ＭＲ０に隣接する記憶領域ＭＲ１の書き込みアクセス動作と、対象記憶領域ＭＲ０の書き込みアクセス動作とを互いに重複することなく実行することができる。したがって、隣接する貫通電極群ＶＧに伝送される信号の影響を受けて、対象貫通電極群ＶＧに伝送される記憶領域ＭＲ０への書き込みデータにノイズが発生することを抑止することができる。この結果、ノイズにより誤ったデータが記憶領域ＭＲ０に書き込まれることを抑止することができ、書き込み動作後に記憶領域ＭＲ０から読み出されるデータに訂正不可能なエラーが発生することを抑止することができる。
サイクルＣ４で受信した書き込みアクセス要求は、サイクルＣ１１でアクセス動作が開始された対象記憶領域ＭＲ０に隣接しない記憶領域ＭＲ３に対するメモリアクセス要求である。このため、要求発行部３８は、記憶領域ＭＲ０に対する書き込みアクセス要求を出力したサイクルＣ１０の次のサイクルＣ１１で、記憶領域ＭＲ３に対する書き込みアクセス要求をメモリ２０に出力する（図２（ｋ））。
メモリ２０は、記憶領域ＭＲ３に対する書き込みアクセス要求に基づいて、サイクルＣ１２−Ｃ１５で書き込みアクセス動作を実行する（図２（ｌ））。ランダムなエラーが他の記憶領域ＭＲ１−ＭＲ３に比べて発生しやすい記憶領域ＭＲ０のアクセス動作と、対象記憶領域ＭＲ０に隣接しない記憶領域ＭＲ３のアクセス動作とは、互いに重複して実行可能である。したがって、アクセス動作を重複させない場合に比べて、アクセス効率を向上させることができる。
一方、要求発行部３８が、メモリアクセス要求をキャッシュメモリから受信する毎にメモリ２０に順に出力するかぎ括弧内の動作では、メモリ２０のアクセス動作は、記憶領域ＭＲ０−ＭＲ３の位置関係に拘わらず、互いに重複して実行される。対象記憶領域ＭＲ０のアクセス動作と、対象記憶領域ＭＲ０に隣接する記憶領域ＭＲ１または記憶領域ＭＲ２のアクセス動作が重複した場合、ノイズの影響により対象記憶領域ＭＲ０から読み出されるデータのエラーが発生しやすくなる。これにより、訂正可能なエラーが対象記憶領域ＭＲ０で連続して発生した場合、訂正不可能なエラーになるおそれがある。訂正不可能なエラーが発生した場合、情報処理装置の動作が停止するため、信頼性が低下する。換言すれば、図１に示す情報処理装置では、訂正不可能なエラーが発生することを抑止できるため、信頼性が低下することを抑止することができる。
以上、図１および図２に示す実施形態では、以下に示す効果を得ることができる。アドレスフィルタ部３２により、物理的な欠陥に起因して発生する訂正可能なエラーのアドレスＡＤを除外して、ノイズに起因してランダムに発生する訂正可能なエラーのアドレスＡＤをエラーアドレスＥＲＲＡとしてカウンタ部３４に出力することができる。このため、領域情報出力部３６は、ノイズに起因してランダムに発生したエラーの訂正回数と、閾値ＶＴとを比較することができ、ノイズに起因してランダムなエラーが発生しやすい記憶領域ＭＲを正確に判定することができる。
要求発行部３８は、エラーの訂正回数が閾値ＶＴを超えた対象記憶領域ＭＲ０に対するメモリアクセス要求と、対象記憶領域ＭＲ０に隣接する記憶領域ＭＲ１、ＭＲ２に対するメモリアクセス要求とを所定の時間間隔を空けてメモリ２０に出力する。これにより、対象記憶領域ＭＲ０のアクセス動作と、対象記憶領域ＭＲ０に隣接する記憶領域ＭＲ１、ＭＲ２のアクセス動作とを重複することなく実行することができる。したがって、記憶領域ＭＲ１、ＭＲ２の動作の影響により対象貫通電極群ＶＧに発生するノイズを小さくすることができる。
この結果、対象記憶領域ＭＲ０において、ランダムなエラーが発生することを抑止することができ、訂正不可能なエラーが発生することを抑止することができる。したがって、従来に比べて、訂正不可能なデータのエラーの発生に伴いメモリ２０を交換する頻度を低くすることができ、情報処理装置が停止する期間を短くすることができる。すなわち、図１に示すメモリコントローラ３０を含まないプロセッサに比べて、メモリ２０および情報処理装置の信頼性を向上することができる。このように、メモリモジュール等に比べて交換が困難なメモリ２００において、訂正不可能なエラーの発生を抑止することは、情報処理装置を安定して稼働させるために有効である。
図３は、プロセッサおよびメモリアクセス方法の別の実施形態を示す。図１に示した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。また、図１および図２で説明した動作と同様の動作については、詳細な説明は省略する。
図３に示すプロセッサ１００は、複数のプロセッサコア１１０、キャッシュメモリ１２０、およびメモリ２００のアクセスを制御するメモリコントローラ３００を有する。例えば、プロセッサ１００およびメモリ２００は、サーバ等の情報処理装置のマザーボードに接続される。また、図３に示す情報処理装置は、情報処理装置に含まれるプロセッサ１００等の電子部品の動作を制御する制御基板７００を有する。制御基板７００は、サービスプロセッサ７１０および不揮発性メモリ７２０を有する。
各プロセッサコア１１０は、例えば、ロード命令をフェチした場合、キャッシュメモリ１２０に読み出しコマンドを発行する。キャッシュメモリ１２０は、読み出しコマンドに対応するデータを保持する場合（キャッシュヒット）、保持するデータをプロセッサコア１１０に出力する。キャッシュメモリ１２０は、読み出しコマンドに対応するデータを保持しない場合（キャッシュミス）、読み出しコマンドに対応するメモリアクセス要求ＭＲＥＱ０である読み出しアクセス要求をメモリコントローラ３００に発行する。
メモリ２００は、メモリ部２１０と、メモリ部２１０の動作を制御するメモリ制御部２２０とを有する。メモリ部２１０は、積層された複数のメモリチップＭＣと、メモリチップＭＣ間を相互に接続するＴＳＶとを有する。各メモリチップＭＣに入出力されるデータ等の信号は、他のメモリチップＭＣとＴＳＶとを介して伝送されるため、他のメモリチップＭＣまたはＴＳＶで発生するノイズの影響を受ける場合がある。メモリ部２１０の例は、図５に示される。なお、メモリ制御部２２０が、ロジックチップの形態を有する場合、メモリ制御部２２０は、ＴＳＶを介してメモリチップＭＣに接続されてもよい。
例えば、メモリ２００は、ＳＤＲＡＭ等を含むメモリモジュールに比べて、処理性能および部品の実装密度が高いＨＭＣ（Hybrid Memory Cube）またはＨＢＭ（High Band with Memory）等である。ＨＭＣまたはＨＢＭ等のメモリは、例えば、情報処理装置のマザーボードにはんだ付けされるため、情報処理装置がシステムとして運用される環境下では、交換が困難である。例えば、ＨＭＣまたはＨＢＭ等のメモリは、情報処理装置を保守する拠点に情報処理装置を運んだ後に交換される。これに対して、例えば、ＳＤＲＡＭ等を含むメモリモジュールは、情報処理装置のマザーボードに取り付けられたソケットに挿入されるため、ＨＭＣまたはＨＢＭ等のメモリに比べて交換が容易である。
メモリコントローラ３００は、アドレスフィルタ部３２０、カウンタ部３４０、領域情報出力部３６０、コマンド発行制御部３８０およびコマンド受信制御部３９０を有する。コマンド発行制御部３８０は、要求発行部の一例である。
アドレスフィルタ部３２０は、エラー履歴保持部３２２および出力制御部３２４を有する。エラー履歴保持部３２２は、エラーが訂正されたデータを保持するメモリ２００のアドレスＡＤと有効フラグＶとを保持する複数のエントリを有する。エラー履歴保持部３２２は、アドレスＡＤを保持する保持部の一例である。アドレスフィルタ部３２０は、物理的な欠陥に起因して発生する訂正可能なエラーのエラーアドレスＥＲＲＡを通過させず、ノイズ等に起因してランダムに発生する訂正可能なエラーのエラーアドレスＥＲＲＡを通過させる機能を有する。
例えば、エラー履歴保持部３２２は、エラーが訂正されたことを示す応答ＲＥＳに含まれるアドレスＡＤのうち、データを読み出したメモリブロックを示す所定数のビットをアドレスＡＤとして保持する。エラー履歴保持部３２２にアドレスＡＤの一部のビットを保持することで、アドレスＡＤの全ビットを保持する場合に比べて、エラー履歴保持部３２２の回路規模を小さくすることができる。
例えば、出力制御部３２４は、エラーが訂正されたことを示す応答ＲＥＳに含まれるアドレスＡＤのうち、データを読み出したメモリブロックを示す所定数のビットをエラーアドレスＥＲＲＡとしてカウンタ部３４０に出力する。カウンタ部３４０にアドレスＡＤの一部のビットをエラーアドレスＥＲＲＡとして出力することで、エラーアドレスＥＲＲＡの全ビットを出力する場合に比べて、後述するアドレスデコーダ３４２の回路規模を小さくすることができる。
例えば、メモリブロックは、読み出しアクセス要求に含まれるアドレスＡＤのうち、バンクアドレスおよびロウアドレスにより選択される。バンクアドレスは、各メモリチップＭＣに含まれる複数のバンクの選択に使用され、ロウアドレスは、各バンクに含まれる複数のロウ領域の選択に使用される。各ロウ領域は、複数のメモリセルを含むメモリセル列に共通に接続されるワード線毎に割り当てられる。すなわち、各メモリブロックは、各ワード線に接続される複数のメモリセルを含む。アドレスフィルタ部３２０の動作の例は、図９に示される。
カウンタ部３４０は、図５に示す貫通電極群ＶＧ０−ＶＧ１５の各々に対応する複数のカウンタ３４４、複数の情報保持部３４６および複数の情報保持部３４８と、アドレスデコーダ３４２とを有する。各情報保持部３４６は、第２の情報保持部の一例であり、各情報保持部３４８は、第１の情報保持部の一例である。アドレスデコーダ３４２は、出力制御部３２４から受信するエラーアドレスＥＲＲＡに基づいて、エラーアドレスＥＲＲＡが示す記憶領域ＭＲに接続される貫通電極群ＶＧに対応するカウンタ３４４に、エラーが訂正されたことを示す訂正情報を出力する。
各カウンタ３４４は、アドレスデコーダ３４２から訂正情報を受信する毎に、カウンタ値ＣＮＴを更新（例えば、”１”増加）する。すなわち、カウンタ部３４０は、アドレスフィルタ部３２０からエラーアドレスＥＲＲＡを受信する毎に、受信したエラーアドレスＥＲＲＡが示す記憶領域ＭＲに接続された貫通電極群ＶＧに対応するカウンタ３４４のカウンタ値ＣＮＴを更新する。
各情報保持部３４６は、過去エラー情報ＰＵＥを保持する。例えば、論理１の過去エラー情報ＰＵＥは、対応する貫通電極群ＶＧに接続される記憶領域ＭＲのいずれかで、訂正不可能なエラー（ＵＥ：Uncorrectable Error）が過去に発生したことを示す。論理０の過去エラー情報ＰＵＥは、対応する貫通電極群ＶＧに接続される記憶領域ＭＲのいずれかで、訂正不可能なエラーが過去に発生していないことを示す。例えば、情報処理装置の出荷時、各情報保持部３４６は論理０にリセットされる。
各情報保持部３４８は、過去超過情報ＰＣＥを保持する。例えば、論理１の過去超過情報ＰＣＥは、対応する貫通電極群ＶＧに接続される記憶領域ＭＲのいずれかで、データのエラーを訂正した回数が過去に閾値ＶＴを超えたことを示す。論理０の過去超過情報ＰＣＥは、対応する貫通電極群ＶＧに接続される記憶領域ＭＲのいずれかで、データのエラーを訂正した回数が過去に閾値ＶＴを超えていないことを示す。例えば、情報処理装置の出荷時、各情報保持部３４８は論理０にリセットされる。
過去エラー情報ＰＵＥおよび過去超過情報ＰＣＥは、プロセッサ１００の起動時に、制御基板７００のサービスプロセッサ７１０により情報保持部３４６、３４８に格納される。カウンタ部３４０の動作の例は、図１０に示される。
制御基板７００の不揮発性メモリ７２０には、訂正不可能なデータのエラーが過去に発生した記憶領域ＭＲを示すアドレスＵＥＡＤと、データのエラーが訂正された回数が過去に閾値ＶＴを超えた記憶領域ＭＲを示すアドレスＣＥＡＤとが保持される。サービスプロセッサ７１０は、不揮発性メモリ７２０にアドレスＵＥＡＤが保持される場合、プロセッサ１００の起動時に、アドレスＵＥＡＤをカウンタ部３４０に出力する。また、サービスプロセッサ７１０は、不揮発性メモリ７２０にアドレスＣＥＡＤが保持される場合、プロセッサ１００の起動時に、アドレスＣＥＡＤをカウンタ部３４０に出力する。なお、カウンタ部３４０は、アドレスＵＥＡＤを受信した場合、アドレスＵＥＡＤが示す記憶領域ＭＲに接続される貫通電極群ＶＧに対応する情報保持部３４６に保持される過去エラー情報ＰＵＥを論理１に設定する。また、カウンタ部３４０は、アドレスＣＥＡＤを受信した場合、アドレスＣＥＡＤが示す記憶領域ＭＲに接続される貫通電極群ＶＧに対応する情報保持部３４８に保持される過去超過情報ＰＣＥを論理１に設定する。
サービスプロセッサ７１０は、訂正不可能なエラーの発生を示す通知をコマンド受信制御部３９０から受信したことに基づいて、不揮発性メモリ７２０にアドレスＵＥＡＤを格納する。また、サービスプロセッサ７１０は、プロセッサ１００の電源の遮断時に、各カウンタ３４４のカウンタ値ＣＮＴおよび過去超過情報ＰＣＥに基づいて、不揮発性メモリ７２０にアドレスＣＥＡＤを格納する。
領域情報出力部３６０は、１６個のカウンタ３４４にそれぞれ対応する図示しない１６個の比較器を含む比較部３６２と、所定の回数を示す閾値ＶＴを保持する閾値保持部３６４とを有する。すなわち、領域情報出力部３６０は、貫通電極群ＶＧ０−ＶＧ１５にそれぞれ対応する１６個の比較器を有する。領域情報出力部３６０は、図１に示す領域情報出力部３６と同様に、各カウンタ３４４が保持するカウンタ値ＣＮＴと閾値ＶＴとを各比較器により比較する。そして、領域情報出力部３６０は、カウンタ値ＣＮＴが閾値ＶＴを超えたことを判定した比較器に対応する領域情報ＭＧＩＮＦ（ＭＧＩＮＦ０−ＭＧＩＮＦ１５のいずれか）をコマンド発行制御部３８０に出力する。各領域情報ＭＧＩＮＦ０−ＭＧＩＮＦ１５は、貫通電極群ＶＧ０−ＶＧ１５の各々に接続される複数の記憶領域ＭＲを含む記憶領域群ＭＧ（ＭＧ０−ＭＧ１５）に対応して出力される。記憶領域群ＭＧは、複数のメモリチップＭＣにおいて、共通の貫通電極群ＶＧに接続される複数の記憶領域ＭＲを示し、図５で説明される。
領域情報出力部３６０は、情報保持部３４６が過去エラー情報ＰＵＥを保持する場合、過去エラー情報ＰＵＥを保持する情報保持部３４６に対応する貫通電極群ＶＧに接続された記憶領域群ＭＧを示す領域情報ＭＧＩＮＦをコマンド発行制御部３８０に出力する。領域情報出力部３６０は、情報保持部３４８が過去超過情報ＰＣＥを保持する場合、過去超過情報ＰＣＥを保持する情報保持部３４８に対応する貫通電極群ＶＧに接続される記憶領域群ＭＧを示す領域情報ＭＧＩＮＦをコマンド発行制御部３８０に出力する。すなわち、領域情報出力部３６０は、カウンタ部３４０が過去エラー情報ＰＵＥおよび過去超過情報ＰＣＥの少なくともいずれかを保持する場合、カウンタ３４４のカウンタ値ＣＮＴに拘わらず、領域情報ＭＧＩＮＦをコマンド発行制御部３８０に出力する。領域情報出力部３６０の動作の例は、図１１に示される。
コマンド発行制御部３８０は、図１に示す要求発行部３８と同様に、キャッシュメモリ１２０から発行されるメモリアクセス要求ＭＲＥＱ０をメモリアクセス要求ＭＲＥＱとしてメモリ２００に出力する。また、コマンド発行制御部３８０は、領域情報出力部３６０から受信する領域情報ＭＩＮＦに基づいて、メモリ２００へのメモリアクセス要求ＭＲＥＱの出力タイミングを調整する機能を有する。コマンド発行制御部３８０の例は、図４に示され、コマンド発行制御部３８０の動作の例は、図１２に示される。
コマンド受信制御部３９０は、図１に示す応答制御部３９と同様に、メモリ２００から受信する応答ＲＥＳに含まれる情報に基づいて、メモリアクセス要求ＭＲＥＱ０に対する応答をキャッシュメモリ１２０に出力する。また、コマンド受信制御部３９０は、メモリ２００から受信する応答ＲＥＳにデータのエラーが訂正されたことを示すエラー情報ＣＥを含む場合、応答ＲＥＳをアドレスフィルタ部３２０に転送する。さらに、コマンド受信制御部３９０は、メモリ２００から受信する応答ＲＥＳに訂正不可能なエラーが過去に発生したことを示すエラー情報が含まれる場合、応答に含まれるエラー情報をサービスプロセッサ７１０に通知する。コマンド受信制御部３９０は、読み出しアクセス要求に対応する応答ＲＥＳにエラー情報ＣＥが含まれることを検出する検出部の一例である。
図４は、図３に示すコマンド発行制御部３８０の一例を示す。コマンド発行制御部３８０は、一致判定部３８２と、重複判定部３８４、３８６と、タイマ３８９を含むステートマシン３８８とを有する。重複判定部３８４は、第１の重複判定部の一例であり、重複判定部３８６は、第２の重複判定部の一例である。ステートマシン３８８は、タイミング調整部の一例である。
一致判定部３８２は、メモリアクセス要求ＭＲＥＱ０に含まれるアドレスＡＤが示すアクセス対象の記憶領域ＭＲが、領域情報ＭＧＩＮＦ０−ＭＧＩＮＦ１５が示す記憶領域群ＭＧに含まれる記憶領域ＭＲのいずれかと一致するか否かを判定する。一致判定部３８２は、メモリアクセス要求ＭＲＥＱ０によるアクセス対象の記憶領域ＭＲが、領域情報ＭＧＩＮＦ０−ＭＧＩＮＦ１５が示す記憶領域群ＭＧに含まれる対象記憶領域ＭＲのいずれかである場合、一致情報を重複判定部３８４に出力する。一致判定部３８２は、メモリアクセス要求ＭＲＥＱ０によるアクセス対象の記憶領域ＭＲが、対象記憶領域ＭＲでない場合、不一致情報を重複判定部３８４に出力する。以下では、対象記憶領域ＭＲでない記憶領域ＭＲは、非対象記憶領域ＭＲとも称される。
対象記憶領域ＭＲは、ノイズ等に起因して訂正可能なエラーがランダムに発生しやすい記憶領域ＭＲであり、非対象記憶領域ＭＲは、ノイズ等に起因して訂正可能なエラーが発生しにくい記憶領域ＭＲである。すなわち、一致判定部３８２は、対象記憶領域ＭＲに対応するメモリアクセス要求ＭＲＥＱ０を受信した場合、一致情報を出力し、非対象記憶領域ＭＲに対応するメモリアクセス要求ＭＲＥＱ０を受信した場合、不一致情報を出力する。
重複判定部３８４は、一致情報を受信した場合、メモリアクセス要求ＭＲＥＱ０による対象記憶領域ＭＲのアクセス動作と、対象記憶領域ＭＲを含む記憶領域群ＭＧに隣接する記憶領域群ＭＧである隣接記憶領域群ＭＧのアクセス動作とが重複するか否かを判定する。対象記憶領域ＭＲを含む記憶領域群ＭＧに隣接する記憶領域群ＭＧのアクセス動作の状況は、ステートマシン３８８から受信する。重複判定部３８４は、アクセス動作が重複することを判定した場合、重複情報をステートマシン３８８に出力する。重複判定部３８４は、一致情報を受信しない場合、アクセス動作の重複を判定する動作を実行せず、重複情報をステートマシン３８８に出力しない。
重複判定部３８６は、不一致情報を受信した場合、メモリアクセス要求ＭＲＥＱ０による非対象記憶領域ＭＲのアクセス動作と、非対象記憶領域ＭＲを含む記憶領域群ＭＧに隣接する対象記憶領域ＭＲのアクセス動作とが重複するか否かを判定する。重複判定部３８６は、非対象記憶領域ＭＲを含む記憶領域群ＭＧに隣接する対象記憶領域ＭＲを、領域情報ＭＧＩＮＦ０−ＭＧＩＮＦ１５と、ステートマシン３８８から受信する記憶領域ＭＲのアクセス動作の状況とに基づいて検出する。重複判定部３８６は、アクセス動作が重複することを判定した場合、重複情報をステートマシン３８８に出力する。重複判定部３８６は、不一致情報を受信しない場合、アクセス動作の重複を判定する動作を実行せず、重複情報をステートマシン３８８に出力しない。
例えば、重複情報は、アクセス動作が重複する記憶領域ＭＲを示す情報を含む。重複判定部３８４、３８６により、対象記憶領域ＭＲのアクセス動作と、対象記憶領域ＭＲを含む記憶領域群ＭＧに隣接する隣接記憶領域群ＭＧのアクセス動作とが、互いに重複するか否かを判定することができる。
ステートマシン３８８は、例えば、メモリアクセス要求ＭＲＥＱ０を受信した順に保持する図示しない要求キューを有し、要求キューに保持された順に、メモリアクセス要求ＭＲＥＱ０をメモリアクセス要求ＭＲＥＱとしてメモリ２００に出力する。ステートマシン３８８は、重複判定部３８４、３８６のいずれかから重複情報を受信した場合、タイマ３８９を起動する。そして、ステートマシン３８８は、タイマ３８９が所定時間の計測を完了するまで、メモリアクセス要求ＭＲＥＱ０に対応するメモリアクセス要求ＭＲＥＱのメモリ２００への出力を抑止する。
すなわち、ステートマシン３８８は、重複判定部３８４、３８６がアクセス動作の重複を判定した場合、メモリアクセス要求ＭＲＥＱのメモリ２００への出力を、アクセス動作の重複が発生しないタイミングまで待機させる。これにより、重複情報を受信した場合のメモリアクセス要求ＭＲＥＱの出力タイミングは、重複情報を受信しない場合のメモリアクセス要求ＭＲＥＱの出力タイミングに比べて遅くなる。
この結果、図７および図８に示すように、対象記憶領域ＭＲのアクセス動作と、対象記憶領域ＭＲを含む記憶領域群ＭＧに隣接する隣接記憶領域群ＭＧのアクセス動作とが、重複して実行されることを抑止することができる。したがって、対象記憶領域ＭＲで実行されるアクセス動作において、隣接記憶領域群ＭＧの動作に起因して発生するノイズによりエラーが発生する確率を下げることができる。なお、ステートマシン３８８は、メモリ２００によるアクセス動作の状況を、メモリアクセス要求ＭＲＥＱの受信に基づいて動作するメモリ２００のタイミング仕様に基づいて判定し、判定した状況に基づいて、タイマ３８９が計測する所定時間を変更する。
図５は、図３に示すメモリ部２１０の一例を示す。メモリ部２１０は、積層された８個のメモリチップＭＣ（ＭＣ０−ＭＣ７）を有し、各メモリチップＭＣは、１６個の記憶領域ＭＲ（ＭＲ０−ＭＲ１５）を有する。複数のメモリチップＭＣは、例えば、各メモリチップＭＣを貫通する複数のＴＳＶにより互いに接続される。なお、メモリ部２１０が有するメモリチップＭＣの数は、８個に限定されず、各メモリチップＭＣが有する記憶領域ＭＲの数は、１６個に限定されない。また、メモリチップＭＣの半導体基板は、シリコン基板に限定されない。
各メモリチップＭＣ０−ＭＣ７において、各記憶領域ＭＲ０−ＭＲ１５は、例えば、互いに独立にアクセスが可能であり、互いに重複する期間にアクセス動作を実行することが可能である。メモリチップＭＣ０−ＭＣ７において、末尾の番号が同じ記憶領域ＭＲは、所定数のＴＳＶを含む共通の貫通電極群ＶＧ（ＶＧ０−ＶＧ１５）により互いに接続される。共通の貫通電極群ＶＧにより接続された記憶領域ＭＲは、記憶領域群ＭＧ（ＭＧ０−ＭＧ１５）に含まれる。各記憶領域群ＭＧに含まれる記憶領域ＭＲの末尾に付した番号は、記憶領域群ＭＧの末尾に付した番号および貫通電極群ＶＧの末尾に付した番号と同じである。
例えば、メモリチップＭＣ０−ＭＣ７は、３ビットのアドレスＡＤ［６：４］により識別され、各メモリチップＭＣ０−ＭＣ７の記憶領域ＭＲ０−ＭＲ１５は、４ビットのアドレスＡＤ［３：０］により識別される。このため、各記憶領域群ＭＧ０−ＭＧ１５および各貫通電極群ＶＧは、アドレスＡＤ［３：０］により識別可能である。各記憶領域ＭＲ０−ＭＲ１５に割り当てられるアドレスＡＤ［３：０］の例は、図６に示される。したがって、図３に示したアドレスデコーダ３４２は、アドレスフィルタ部３２０から出力されるエラーアドレスＥＲＲＡのビットのうち、アドレスＡＤ［３：０］に対応する４ビットに基づいて、カウンタ値ＣＮＴを更新するカウンタ３４４を選択できる。
一方、各記憶領域群ＭＧに含まれる記憶領域ＭＲを識別するアドレスＡＤのビット位置がメモリチップＭＣ０−ＭＣ７毎に異なる場合、記憶領域群ＭＧ０−ＭＧ１５は、共通の３ビットのアドレスＡＤにより識別することが困難である。また、貫通電極群ＶＧ０−ＶＧ１５は、共通の３ビットのアドレスＡＤにより識別することが困難である。この場合、記憶領域群ＭＧおよび貫通電極群ＶＧは、メモリチップＭＣ毎に記憶領域ＭＲ０−ＭＲ１５に割り当てられた３ビットのアドレスＡＤの値に基づいて識別される。例えば、アドレスデコーダ３４２は、各メモリチップＭＣ０−ＭＣ７の記憶領域ＭＲ０−ＭＲ１５がどの貫通電極群ＶＧに接続されるかを示す情報を保持している。そして、図３に示したアドレスデコーダ３４２は、アドレスフィルタ部３２０から出力されるエラーアドレスＥＲＲＡに基づいて、メモリチップＭＣ毎に、カウンタ値ＣＮＴを更新するカウンタ３４４を選択する。
なお、各記憶領域群ＭＧに含まれる複数の記憶領域ＭＲは、貫通電極群ＶＧを共通に使用するため、アクセス動作を重複して実行できない。このため、エラーの訂正回数が閾値ＶＴを超えた１つの記憶領域群ＭＧに対するメモリアクセス要求がキャッシュメモリ１２０から連続して出力される場合、コマンド発行制御部３８０は、所定数のウエイトサイクルを挟んで、メモリアクセス要求を順次出力する。
図６は、図５に示すメモリ部２１０に含まれる記憶領域群ＭＧ０−ＭＧ１５の配置の一例を示す。記憶領域群ＭＧ０−ＭＧ１５は、図６において、各メモリチップＭＣ０−ＭＣ７の縦方向に４つ配置され、横方向に４つ配置される。
太枠で示す記憶領域群ＭＧ６は、「エラーの訂正回数が閾値ＶＴを超えた」、「過去に訂正不可能なエラーが発生した」、または「過去にエラーの訂正回数が閾値ＶＴを超えた」の少なくともいずれかの状態であることを示す。すなわち、記憶領域群ＭＧ６は、他の記憶領域群ＭＧに比べて、ノイズ等に起因して訂正可能なエラーがランダムに発生しやすい対象記憶領域群である。記憶領域群ＭＧ１−ＭＧ５、ＭＧ７−ＭＧ１５は、記憶領域群ＭＧ６に比べて、ノイズ等に起因して訂正可能なエラーがランダムに発生しにくい非対象記憶領域群である。また、記憶領域群ＭＧ６の各辺に対向する記憶領域群ＭＧ２、ＭＧ５、ＭＧ７、ＭＧ１０は、対象記憶領域群である記憶領域群ＭＧ６に隣接する隣接記憶領域群である。
「エラーの訂正回数が閾値ＶＴを超えた」は、各カウンタ３４４のカウンタ値ＣＮＴに基づいて、図３に示す領域情報出力部３６０が判定する。「過去に訂正不可能なエラーが発生した」は、各情報保持部３４６に保持された過去エラー情報ＰＵＥに基づいて、領域情報出力部３６０が判定する。「過去にエラーの訂正回数が閾値ＶＴを超えた」は、各情報保持部３４８に保持された過去超過情報ＰＣＥとに基づいて、領域情報出力部３６０が判定する。
図７は、図３に示す情報処理装置の動作の一例を示す。すなわち、図７は、メモリ２００のアクセスを制御するメモリコントローラ３００によるメモリアクセス方法の一例を示す。図２と同様の動作については、詳細な説明は省略する。図７の下側のかぎ括弧内に示す動作は、図２のかぎ括弧内に示す動作と同様に、メモリアクセス要求をキャッシュメモリ１２０から受信する毎にメモリ２００に出力する要求発行部を有するメモリコントローラを含む情報処理装置の動作の例を示す。
コマンド発行制御部３８０（図４）は、サイクルＣ１で非対象記憶領域群ＭＧ４に対する読み出しアクセス要求を受信し、一致判定部３８２で不一致を判定し、重複判定部３８６で、対象記憶領域群ＭＧ６のアクセス動作と重複しないことを判定する。このため、コマンド発行制御部３８０は、タイマ３８９を起動することなく、読み出しアクセス要求を受信したサイクルＣ１の次のサイクルＣ２で、非対象記憶領域群ＭＧ４に対する読み出しアクセス要求をメモリ２００に出力する（図７（ａ））。コマンド発行制御部３８０は、サイクルＣ１で受信した読み出しアクセス要求と同様に、サイクルＣ２で受信する非対象記憶領域群ＭＧ５に対する書き込みアクセス要求を処理する（図７（ｂ））。
コマンド発行制御部３８０は、サイクルＣ３で対象記憶領域群ＭＧ６に対する書き込みアクセス要求を受信し、一致判定部３８２で一致を判定し、重複判定部３８４で、隣接記憶領域群ＭＧ５のアクセス動作と重複することを判定する。このため、コマンド発行制御部３８０は、サイクルＣ３でタイマ３８９を起動して３サイクル分のウエイトサイクルＷ３を挿入した後、サイクルＣ７で、対象記憶領域群ＭＧ６に対する書き込みアクセス要求をメモリ２００に出力する（図７（ｃ））。
コマンド発行制御部３８０は、サイクルＣ４で非対象記憶領域群ＭＧ７に対する書き込みアクセス要求を受信し、一致判定部３８２で不一致を判定し、重複判定部３８６で、対象記憶領域群ＭＧ６のアクセス動作と重複することを判定する。このため、コマンド発行制御部３８０は、サイクルＣ７でタイマ３８９を起動して３サイクル分のウエイトサイクルＷ３を挿入した後、サイクルＣ１１で、非対象記憶領域群ＭＧ７に対する書き込みアクセス要求をメモリ２００に出力する（図７（ｄ））。
コマンド発行制御部３８０は、サイクルＣ５で対象記憶領域群ＭＧ６に対する読み出しアクセス要求を受信し、一致判定部３８２で一致を判定し、重複判定部３８４で、隣接記憶領域群ＭＧ７のアクセス動作と重複することを判定する。このため、コマンド発行制御部３８０は、サイクルＣ１１でタイマ３８９を起動して３サイクル分のウエイトサイクルＷ３を挿入した後、サイクルＣ１５で、対象記憶領域群ＭＧ６に対する読み出しアクセス要求をメモリ２００に出力する（図７（ｅ））。
コマンド発行制御部３８０は、サイクルＣ６で非対象記憶領域群ＭＧ９に対する読み出しアクセス要求を受信し、一致判定部３８２で不一致を判定し、重複判定部３８６で、対象記憶領域群ＭＧ６のアクセス動作と重複しないことを判定する。このため、コマンド発行制御部３８０は、タイマ３８９を起動することなく、対象記憶領域群ＭＧ６に対する読み出しアクセス要求を出力した次のサイクルＣ１６で、非対象記憶領域群ＭＧ９に対する読み出しアクセス要求をメモリ２００に出力する（図７（ｆ））。
以上により、メモリ２００は、対象記憶領域群ＭＧ６のアクセス動作と隣接記憶領域群ＭＧ５、ＭＧ７のアクセス動作とを、互いに重複することなく実行することができる。これにより、ランダムなエラーが他の記憶領域群ＭＧより発生しやすい対象記憶領域群ＭＧ６の貫通電極群ＶＧにおいて、隣接記憶領域群ＭＧ５、ＭＧ７のアクセス動作の影響により発生するノイズを小さくすることができる。したがって、訂正不可能なエラーが発生することを抑止でき、信頼性が低下することを抑止することができる。
図８は、図３に示す情報処理装置の動作の別の例を示す。すなわち、図８は、メモリ２００のアクセスを制御するメモリコントローラ３００によるメモリアクセス方法の一例を示す。図２および図７と同様の動作については、詳細な説明は省略する。
コマンド発行制御部３８０（図４）は、サイクルＣ２で対象記憶領域群ＭＧ６に対する書き込みアクセス要求を受信し、一致判定部３８２で一致を判定し、重複判定部３８４で、隣接記憶領域群ＭＧのアクセス動作と重複しないと判定する。このため、コマンド発行制御部３８０は、タイマ３８９を起動することなく、書き込みアクセス要求を受信したサイクルＣ２の次のサイクルＣ３で、対象記憶領域群ＭＧ６に対する書き込みアクセス要求をメモリ２００に出力する（図８（ａ））。
コマンド発行制御部３８０は、サイクルＣ３で非対象記憶領域群ＭＧ０に対する書き込みアクセス要求を受信し、一致判定部３８２で不一致を判定し、重複判定部３８６で、対象記憶領域群ＭＧ６のアクセス動作と重複しないことを判定する。このため、コマンド発行制御部３８０は、タイマ３８９を起動することなく、対象記憶領域群ＭＧ６に対する書き込みアクセス要求を出力した次のサイクルＣ４で、非対象記憶領域群ＭＧ０に対する書き込みアクセス要求をメモリ２００に出力する（図８（ｂ））。
コマンド発行制御部３８０は、サイクルＣ４で非対象記憶領域群ＭＧ７に対する書き込みアクセス要求を受信し、一致判定部３８２で不一致を判定し、重複判定部３８６で、対象記憶領域群ＭＧ６のアクセス動作と重複することを判定する。このため、コマンド発行制御部３８０は、サイクルＣ４でタイマ３８９を起動して２サイクル分のウエイトサイクルＷ２を挿入した後、サイクルＣ７で、非対象記憶領域群ＭＧ７に対する書き込みアクセス要求をメモリ２００に出力する（図８（ｃ））。
また、コマンド発行制御部３８０は、サイクルＣ７で対象記憶領域群ＭＧ６に対する読み出しアクセス要求を受信し、一致判定部３８２で一致を判定し、重複判定部３８４で、隣接記憶領域群ＭＧ７のアクセス動作と重複することを判定する。このため、コマンド発行制御部３８０は、サイクルＣ９でタイマ３８９を起動して１サイクル分のウエイトサイクルＷ１を挿入した後、サイクルＣ１１で、対象記憶領域群ＭＧ６に対する読み出しアクセス要求をメモリ２００に出力する（図８（ｄ））。コマンド発行制御部３８０のステートマシン３８８は、タイマ３８９に計測させる所定時間を、アクセス動作が重複する期間に合わせて変更する。これにより、所定時間をウエイトサイクルＷ３に固定する場合に比べて、メモリアクセス要求ＭＲＥＱを効率的にメモリ２００に出力することができる。
図９は、図３に示すアドレスフィルタ部３２０の動作の一例を示す図である。図９に示す動作は、読み出しアクセス要求に対する応答ＲＥＳをコマンド受信制御部３９０から受信する毎に開始される。
まず、ステップＳ１０において、アドレスフィルタ部３２０の出力制御部３２４は、コマンド受信制御部３９０から受信する応答ＲＥＳがエラー情報ＣＥを含む場合、動作をステップＳ１２に移行し、応答ＲＥＳがエラー情報ＣＥを含まない場合、動作を終了する。次に、ステップＳ１２において、出力制御部３２４は、エラー履歴保持部３２２のエントリのいずれかが、応答ＲＥＳに含まれるアドレスＡＤを保持しているか否かを判定する。出力制御部３２４は、エラー履歴保持部３２２のエントリのいずれもアドレスＡＤを保持していない場合、応答ＲＥＳに対応する情報をエラー履歴保持部３２２のエントリに格納するため、動作をステップＳ１４に移行する。
一方、出力制御部３２４は、エラー履歴保持部３２２のエントリのいずれかがアドレスＡＤを保持している場合、同じアドレスＡＤで過去にデータのエラーが訂正されているため、動作は終了する。同じアドレスＡＤで発生するデータのエラーは、物理的な欠陥に起因して発生する可能性が高い。この場合、後述するステップＳ１６が実行されないため、出力制御部３２４は、応答ＲＥＳに含まれるアドレスＡＤをカウンタ部３４０に出力しない。
ステップＳ１４において、出力制御部３２４は、エラー履歴保持部３２２の空いているエントリに、応答ＲＥＳに含まれるアドレスＡＤを格納し、有効フラグＶを有効状態に設定する。なお、出力制御部３２４は、有効フラグＶが無効状態のエントリを空いているエントリと判定する。次に、ステップＳ１６において、出力制御部３２４は、応答ＲＥＳに含まれるアドレスＡＤをエラーアドレスＥＲＲＡとしてカウンタ部３４０に出力し、動作を終了する。以上の動作により、アドレスフィルタ部３２０は、物理的な欠陥に起因して発生する訂正可能なエラーのアドレスＡＤを除外して、ノイズに起因してランダムに発生する訂正可能なエラーのアドレスＡＤをカウンタ部３４０に出力することができる。
図１０は、図３に示すカウンタ部３４０の動作の一例を示す。図１０に示す動作は、所定の頻度で実行される。
まず、ステップＳ２０において、カウンタ部３４０は、サービスプロセッサ７１０からアドレスＵＥＡＤを受信した場合、動作をステップＳ２２に移行し、サービスプロセッサ７１０からアドレスＵＥＡＤを受信しない場合、動作をステップＳ２４に移行する。ステップＳ２２において、カウンタ部３４０は、サービスプロセッサ７１０から受信したアドレスＵＥＡＤに対応する情報保持部３４６が保持する過去エラー情報ＰＵＥを論理１に設定し、動作をステップＳ２４に移行する。
ステップＳ２４において、カウンタ部３４０は、サービスプロセッサ７１０からアドレスＣＥＡＤを受信した場合、動作をステップＳ２６に移行し、サービスプロセッサ７１０からアドレスＣＥＡＤを受信しない場合、動作をステップＳ２８に移行する。ステップＳ２６において、カウンタ部３４０は、サービスプロセッサ７１０から受信したアドレスＣＥＡＤに対応する情報保持部３４８が保持する過去超過情報ＰＣＥを論理１に設定し、動作をステップＳ２８に移行する。
ステップＳ２８において、カウンタ部３４０は、アドレスフィルタ部３２０からエラーアドレスＥＲＲＡを受信した場合、動作をステップＳ２９に移行し、アドレスフィルタ部３２０からエラーアドレスＥＲＲＡを受信しない場合、動作を終了する。ステップＳ２９において、カウンタ部３４０は、アドレスフィルタ部３２０から受信したエラーアドレスＥＲＲＡに対応するカウンタ３４４のカウンタ値ＣＮＴを”１”増加し、動作を終了する。
図１１は、図３に示す領域情報出力部３６０の動作の一例を示す。図１１に示す動作は、所定の頻度で実行される。
まず、ステップＳ３０において、領域情報出力部３６０は、論理１の過去エラー情報ＰＵＥまたは論理１の過去超過情報ＰＣＥを保持する情報保持部３４６、３４８がある場合、動作をステップＳ３２に移行する。領域情報出力部３６０は、論理１の過去エラー情報ＰＵＥまたは論理１の過去超過情報ＰＣＥを保持する情報保持部３４６、３４８がない場合、動作をステップＳ３４に移行する。ステップＳ３２において、領域情報出力部３６０は、論理１の過去エラー情報ＰＵＥを保持する情報保持部３４６または論理１の過去超過情報ＰＣＥを保持する情報保持部３４８に対応する領域情報ＭＧＩＮＦをコマンド発行制御部３８０に出力する。この後、動作はステップＳ３４に移行される。ステップＳ３０、Ｓ３２の動作により、カウンタ３４４のカウンタ値ＣＮＴが閾値ＶＴを超える前に、過去に起動されたプロセッサ１００がアクセスしたメモリ２００で発生したエラーに基づき領域情報ＭＧＩＮＦを出力することができる。換言すれば、カウンタ３４４のカウンタ値ＣＮＴが閾値ＶＴを超える前に、ノイズに起因してランダムなエラーが発生しやすい記憶領域群ＭＧを判定することができる。
ステップＳ３４において、領域情報出力部３６０は、閾値ＶＴを超えたカウンタ値ＣＮＴを保持するカウンタ３４４がある場合、動作をステップＳ３６に移行し、閾値ＶＴを超えたカウンタ値ＣＮＴを保持するカウンタ３４４がない場合、動作を終了する。ステップＳ３６において、領域情報出力部３６０は、閾値ＶＴを超えたカウンタ値ＣＮＴを保持するカウンタ３４４に対応する領域情報ＭＧＩＮＦをコマンド発行制御部３８０に出力し、動作を終了する。なお、ステップＳ３２で領域情報ＭＧＩＮＦが出力された場合、領域情報ＭＧＩＮＦの出力状態が維持されるため、同じ領域情報ＭＧＩＮＦがステップＳ３６で再び出力されることはない。
図１２は、図３に示すコマンド発行制御部３８０の動作の一例を示す。図１２に示す動作は、キャッシュメモリ１２０からメモリアクセス要求ＭＲＥＱ０を受信する毎に開始される。
まず、ステップＳ４０において、コマンド発行制御部３８０の一致判定部３８２は、キャッシュメモリ１２０から受信したメモリアクセス要求ＭＲＥＱ０が、領域情報出力部３６０から出力される領域情報ＭＧＩＮＦに対応するか否かを判定する。すなわち、一致判定部３８２は、メモリアクセス要求ＭＲＥＱ０が、ノイズ等に起因して訂正可能なエラーがランダムに発生しやすい対象記憶領域群ＭＧに対する要求であるかを判定する。メモリアクセス要求ＭＲＥＱ０が対象記憶領域群ＭＧに対する要求の場合、動作はステップＳ４２に移行し、メモリアクセス要求ＭＲＥＱ０が対象記憶領域群ＭＧに対する要求でない場合、動作はステップＳ４４に移行する。
ステップＳ４２において、コマンド発行制御部３８０の重複判定部３８４は、メモリアクセス要求ＭＲＥＱ０に対応する対象記憶領域群ＭＧのアクセス動作と、対象記憶領域群ＭＧに隣接する隣接記憶領域群ＭＧのアクセス動作とが重複するか否かを判定する。アクセス動作が重複する場合、動作はステップＳ４６に移行され、アクセス動作が重複しない場合、動作はステップＳ４８に移行される。
ステップＳ４４において、コマンド発行制御部３８０の重複判定部３８６は、メモリアクセス要求ＭＲＥＱ０に対応してアクセス動作を実行する記憶領域群ＭＧが、アクセス動作を実行する対象記憶領域群ＭＧに隣接する場合、動作をステップＳ４６に移行する。重複判定部３８６は、メモリアクセス要求ＭＲＥＱ０に対応してアクセス動作を実行する記憶領域群ＭＧが、アクセス動作を実行する対象記憶領域群ＭＧに隣接しない場合、動作をステップＳ４８に移行する。
ステップＳ４６において、コマンド発行制御部３８０のステートマシン３８８は、タイマ３８９をセットし、所定数のサイクルの経過を待ち、動作をステップＳ４８に移行する。ステップＳ４８において、ステートマシン３８８は、メモリアクセス要求ＭＲＥＱ０をメモリアクセス要求ＭＲＥＱとしてメモリ２００に出力し、動作を終了する。
以上、図３から図１２に示す実施形態においても、図１および図２に示す実施形態と同様の効果を得ることができる。すなわち、アドレスフィルタ部３２０により、物理的な欠陥に起因して発生する訂正可能なエラーのアドレスＡＤを除外して、ノイズに起因してランダムに発生する訂正可能なエラーのアドレスＡＤをカウンタ部３４０に出力することができる。このため、領域情報出力部３６０により、ノイズに起因してランダムなエラーが発生しやすい記憶領域群ＭＧを正確に判定することができる。
図４に示したコマンド発行制御部３８０による制御により、対象記憶領域群ＭＧのアクセス動作と、対象記憶領域群ＭＧに隣接する記憶領域群ＭＧのアクセス動作とを重複することなく実行することができる。したがって、対象記憶領域群ＭＧに隣接する記憶領域群の動作の影響により、対象記憶領域群ＭＧにおいてランダムなエラーが発生することを抑止することができ、訂正不可能なエラーが発生することを抑止することができる。この結果、訂正不可能なデータのエラーの発生によりメモリ２００を交換する頻度を、従来に比べて低くすることができる。すなわち、図３に示すメモリコントローラ３００を含まないプロセッサに比べて、メモリ２００および情報処理装置の信頼性を向上することができる。
さらに、図３から図１２に示す実施形態では、カウンタ３４４のカウンタ値ＣＮＴが閾値ＶＴを超える前に、過去に起動されたプロセッサ１００がアクセスしたメモリ２００で発生したエラーに基づき領域情報ＭＧＩＮＦを出力することができる。換言すれば、カウンタ３４４のカウンタ値ＣＮＴが閾値ＶＴを超える前に、ノイズに起因してランダムなエラーが発生しやすい記憶領域群ＭＧを判定することができる。
図１３は、プロセッサおよびメモリアクセス方法の別の実施形態を示す。図１および図３に示す実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。図１３に示すプロセッサ１００Ａは、図３に示すアドレスフィルタ部３２０の代わりにアドレスフィルタ部３２０Ａを有する。プロセッサ１００Ａおよびプロセッサ１００Ａを含む情報処理装置のその他の構成は、図３と同じである。
アドレスフィルタ部３２０Ａは、エラー履歴保持部３２２Ａおよび出力制御部３２４Ａを有する。エラー履歴保持部３２２Ａは、エラーが訂正された回数である訂正回数ＣＮＴ０を各エントリに保持する機能を有することを除き、図３に示すエラー履歴保持部３２２と同じである。出力制御部３２４Ａは、訂正回数ＣＮＴ０をアドレスＡＤ毎にエラー履歴保持部３２２Ａに格納する機能と、訂正回数ＣＮＴ０が１回のエントリに保持された情報を消去する機能とを有することを除き、図３に示す出力制御部３２４と同じである。アドレスフィルタ部３２０Ａの動作の例は、図１４および図１５に示される。
図１３に示すアドレスフィルタ部３２０Ａでは、訂正可能なエラーが同じアドレスＡＤで発生してエラーが訂正される毎に、エラー履歴保持部３２２Ａにおいて、エラーが発生したアドレスＡＤに対応するエントリに保持された訂正回数ＣＮＴ０が増えていく。２以上の訂正回数ＣＮＴ０とともにエントリに保持されるアドレスＡＤは、例えば、物理的な欠陥に起因してエラーが発生したメモリブロックを示す。すなわち、アドレスフィルタ部３２０Ａは、物理的な欠陥に起因して発生するエラーと、ノイズに起因して発生するエラーとを識別可能である。
例えば、サービスプロセッサ７１０は、エラー履歴保持部３２２Ａに保持された訂正回数ＣＮＴ０が所定の回数を超える場合、メモリ２００の交換を促すメッセージを図示しない表示装置等に出力することが可能である。これにより、メモリ２００に訂正不可能なエラーが発生する前にメモリ２００を交換することができる。したがって、メッセージを出力しない場合に比べて、情報処理装置の信頼性を向上することができる。
図１４は、図１３に示すアドレスフィルタ部３２０Ａの動作の一例を示す。図９と同じ動作については、同じ符号を付し、詳細な説明は省略する。
まず、ステップＳ２において、出力制御部３２４Ａは、エラー履歴保持部３２２Ａに空いているエントリがない場合、動作をステップＳ４に移行し、エラー履歴保持部３２２Ａに空いているエントリがある場合、動作をステップＳ１０に移行する。ステップＳ４において、出力制御部３２４Ａは、エラー履歴保持部３２２Ａの複数のエントリのうち、訂正回数ＣＮＴ０が１回のエントリの少なくとも１つの有効フラグＶを無効状態に設定し、動作をステップＳ１０に移行する。有効フラグＶが無効状態に設定されたエントリは、解放され、空きエントリになる。
ステップＳ２、Ｓ４の動作により、エラーが訂正されたことを示す応答ＲＥＳに含まれるアドレスＡＤを格納するエントリを常に確保することができる。また、ステップＳ２、Ｓ４の動作を繰り返すことで、物理的な欠陥に起因して発生するエラーのアドレスＡＤを保持するエントリの比率が増えていく。これにより、物理的な欠陥に起因して発生する訂正可能なエラーのアドレスＡＤを除外するアドレスフィルタ部３２０の性能を、アドレスフィルタ部３２０の動作にしたがって徐々に向上することができる。
ステップＳ１０の動作は、図９に示すステップＳ１０の動作と同じである。ステップＳ１２において、出力制御部３２４Ａは、エラー履歴保持部３２２Ａのエントリのいずれかが、応答ＲＥＳに含まれるアドレスＡＤを保持している場合、動作をステップＳ１８に移行する。出力制御部３２４Ａは、エラー履歴保持部３２２Ａのエントリのいずれも、応答ＲＥＳに含まれるアドレスＡＤを保持していない場合、動作をステップＳ１５に移行する。
ステップＳ１５において、出力制御部３２４Ａは、エラー履歴保持部３２２Ａの空いているエントリにおいて、応答ＲＥＳに含まれるアドレスＡＤを格納し、有効フラグＶを有効状態に設定し、訂正回数ＣＮＴ０を１回に設定し、動作をステップＳ１６に移行する。ステップＳ１６の動作は、図９に示すステップＳ１６の動作と同じである。ステップＳ１８において、出力制御部３２４Ａは、エラー履歴保持部３２２Ａにおいて、応答ＲＥＳに含まれるアドレスＡＤとともにエントリに保持された訂正回数ＣＮＴ０を”１”増加し、動作を終了する。
図１５は、図１３に示すアドレスフィルタ部３２０Ａの動作の別の例を示す。図９および図１４と同じ動作については、同じ符号を付し、詳細な説明は省略する。図１５に示す動作は、図１４のステップＳ２の代わりにステップＳ３が実行されることを除き、図１４に示す動作と同じである。
ステップＳ３において、出力制御部３２４Ａは、エラー情報ＣＥを含む応答ＲＥＳを所定の回数受信した場合、動作をステップＳ４に移行し、エラー情報ＣＥを含む応答ＲＥＳを所定の回数受信していない場合、動作をステップＳ１０に移行する。例えば、所定の回数は、エラー履歴保持部３２２Ａのエントリ数より少ない回数である。
図１４と同様に、ステップＳ３、Ｓ４の動作により、エラーが訂正されたことを示す応答ＲＥＳに含まれるアドレスＡＤを格納するエントリを常に確保することができる。また、物理的な欠陥に起因して発生する訂正可能なエラーのアドレスＡＤを除外するアドレスフィルタ部３２０の性能を、アドレスフィルタ部３２０の動作にしたがって向上することができる。
以上、図１３から図１５に示す実施形態においても、図１から図１２に示す実施形態と同様の効果を得ることができる。さらに、図１３から図１５に示す実施形態では、エラーが訂正されたことを示す応答ＲＥＳに含まれるアドレスＡＤを格納するエントリを常に確保することができる。また、物理的な欠陥に起因して発生する訂正可能なエラーのアドレスＡＤを除外するアドレスフィルタ部３２０の性能を、アドレスフィルタ部３２０の動作にしたがって徐々に向上することができる。
以上の図１から図１５に示す実施形態に関し、さらに以下の付記を開示する。
（付記１）
複数の貫通電極を各々含む複数の貫通電極群と、前記複数の貫通電極群に接続される複数の記憶領域を有するメモリチップとを含むメモリのアクセスを制御するメモリコントローラを含むプロセッサにおいて、
前記メモリコントローラは、
前記メモリからデータを読み出す読み出しアクセス要求に対応して前記メモリから出力される応答に、データのエラーが前記メモリにより訂正されたことを示すエラー情報が含まれる場合であって、前記読み出しアクセス要求に含まれるアクセスアドレスにおいてデータのエラーが初めて訂正されたことを判定した場合、前記読み出しアクセス要求に含まれるアクセスアドレスをエラーアドレスとして出力するアドレスフィルタ部と、
前記複数の貫通電極群の各々に対応する複数のカウンタを含み、受信した前記エラーアドレスが示す記憶領域に接続される貫通電極群に対応するカウンタのカウンタ値を更新するカウンタ部と、
カウンタ値が所定の回数を超えたカウンタに対応する貫通電極群に接続される記憶領域を示す領域情報を出力する領域情報出力部と、
前記領域情報出力部から出力される領域情報が示す記憶領域に対するアクセス要求と、前記領域情報出力部から出力される領域情報が示す記憶領域に隣接する記憶領域に対するアクセス要求とを所定の時間間隔を空けて前記メモリに出力する要求発行部と
を備えることを特徴とするプロセッサ。
（付記２）
前記要求発行部は、
前記メモリに出力するアクセス要求に含まれるアクセスアドレスが示すアクセス対象の記憶領域が、前記領域情報出力部が出力する領域情報が示す記憶領域のいずれかと一致するかを判定する一致判定部と、
前記一致判定部が一致を判定した場合、前記アクセス対象の記憶領域のアクセス動作と、前記アクセス対象の記憶領域に隣接する記憶領域のアクセス動作とが重複するかを判定する第１の重複判定部と、
前記一致判定部が不一致を判定した場合、前記アクセス対象の記憶領域のアクセス動作と、前記アクセス対象の記憶領域に隣接する記憶領域のうち、前記領域情報出力部が出力する領域情報に対応する記憶領域のアクセス動作とが重複するかを判定する第２の重複判定部と、
前記第１の重複判定部または前記第２の重複判定部が、アクセス動作の重複を判定した場合、前記アクセス要求の前記メモリへの出力を、アクセス動作の重複が発生しないタイミングまで待機させるタイミング調整部と
を備えることを特徴とする付記１に記載のプロセッサ。
（付記３）
前記タイミング調整部は、前記第１の重複判定部または前記第２の重複判定部がアクセス動作の重複を判定した場合に起動されるタイマを備え、前記タイマが所定時間の計測を完了するまで、アクセス要求の前記メモリへの出力を抑止すること
を特徴とする付記２に記載のプロセッサ。
（付記４）
前記アドレスフィルタ部は、
アクセスアドレスを保持する保持部と、
読み出しアクセス要求に対応する応答が前記エラー情報を含み、かつ、読み出しアクセス要求に対応する応答に含まれるアクセスアドレスが前記保持部に保持されていない場合、前記エラーアドレスを前記カウンタ部に出力するとともに前記保持部に格納し、読み出しアクセス要求に対応する応答が前記エラー情報を含み、かつ、読み出しアクセス要求に対応する応答に含まれるアクセスアドレスが前記保持部に保持されている場合、前記エラーアドレスの前記カウンタ部への出力を抑止する出力制御部と
を備えることを特徴とする付記１ないし付記３のいずれか１項に記載のプロセッサ。
（付記５）
前記保持部は、データのエラーが訂正された回数を示す訂正回数をアクセスアドレスとともに保持する複数のエントリを有し、
前記出力制御部は、
読み出しアクセス要求に対応する応答が前記エラー情報を含む場合であって、応答に含まれるアクセスアドレスが前記複数のエントリのいずれにも保持されていない場合、空いているエントリのいずれかにアクセスアドレスを格納し、アクセスアドレスを格納したエントリが保持する訂正回数を１回に設定し、
読み出しアクセス要求に対応する応答が前記エラー情報を含む場合であって、応答に含まれるアクセスアドレスが前記複数のエントリのいずれかに保持されている場合、アクセスアドレスを保持するエントリに保持された訂正回数を更新し、
前記複数のエントリの全てがアクセスアドレスを保持する場合、前記複数のエントリのうち、訂正回数が１回のエントリの少なくとも１つを解放すること
を特徴とする付記４に記載のプロセッサ。
（付記６）
前記保持部は、データのエラーが訂正された回数を示す訂正回数をアクセスアドレスとともに保持する複数のエントリを有し、
前記出力制御部は、
読み出しアクセス要求に対応する応答が前記エラー情報を含む場合であって、応答に含まれるアクセスアドレスが前記複数のエントリのいずれにも保持されていない場合、空いているエントリのいずれかにアクセスアドレスを格納し、アクセスアドレスを格納したエントリが保持する訂正回数を１回に設定し、
読み出しアクセス要求に対応する応答が前記エラー情報を含む場合であって、応答に含まれるアクセスアドレスが前記複数のエントリのいずれかに保持されている場合、アクセスアドレスを保持するエントリに保持された訂正回数を更新し、
前記複数のエントリのうち、訂正回数が１回のエントリの少なくとも１つを、前記エラー情報を含む応答を所定の回数受信する毎に解放すること
を特徴とする付記４に記載のプロセッサ。
（付記７）
前記出力制御部は、読み出しアクセス要求に含まれるアクセスアドレスのうち、前記複数の記憶領域の各々に含まれる複数のメモリブロックの選択に使用される所定数のビットをアクセスアドレスとして前記保持部に格納すること
を特徴とする付記４ないし付記６のいずれか１項に記載のプロセッサ。
（付記８）
前記カウンタ部は、貫通電極群に接続される記憶領域で発生したデータのエラーを前記メモリが訂正した回数が過去に前記所定の回数を超えたことを示す過去超過情報を保持する複数の第１の情報保持部を、前記複数のカウンタの各々に対応して有し、
前記領域情報出力部は、前記複数の第１の情報保持部のいずれかが前記過去超過情報を保持する場合、前記過去超過情報を保持する第１の情報保持部に対応するカウンタのカウンタ値に拘わりなく、前記過去超過情報を保持する第１の情報保持部に対応する貫通電極群に接続される記憶領域を示す領域情報を前記要求発行部に出力すること
を特徴とする付記１ないし付記７のいずれか１項に記載のプロセッサ。
（付記９）
前記カウンタ部は、貫通電極群に接続される記憶領域で訂正不可能なデータのエラーが過去に発生したことを示す過去エラー情報を保持する複数の第２の情報保持部を、前記複数のカウンタの各々に対応して有し、
前記領域情報出力部は、前記複数の第２の情報保持部のいずれかが前記過去エラー情報を保持する場合、前記過去エラー情報を保持する第２の情報保持部に対応するカウンタのカウンタ値に拘わりなく、前記過去エラー情報を保持する第２の情報保持部に対応する貫通電極群に接続される記憶領域を示す領域情報を前記要求発行部に出力すること
を特徴とする付記１ないし付記８のいずれか１項に記載のプロセッサ。
（付記１０）
前記アドレスフィルタ部が前記カウンタ部に出力する前記エラーアドレスは、読み出しアクセス要求に含まれるアクセスアドレスのうち、前記複数の記憶領域の各々に含まれる複数のメモリブロックの選択に使用される所定数のビットであること
を特徴とする付記１ないし付記９のいずれか１項に記載のプロセッサ。
（付記１１）
前記メモリコントローラは、さらに、読み出しアクセス要求に対応する応答に前記エラー情報が含まれることを検出する検出部を備えること
を特徴とする付記１ないし付記１０のいずれか１項に記載のプロセッサ。
（付記１２）
前記メモリは、前記複数の貫通電極群を介して接続される複数の前記メモリチップを有し、
前記カウンタ部は、複数の前記メモリチップがそれぞれ有する前記複数の記憶領域のうち、前記複数の貫通電極群の各々に接続される複数の記憶領域を含む記憶領域群毎に、カウンタのカウンタ値を更新し、
前記要求発行部は、前記領域情報が示す記憶領域に対するアクセス要求と、前記領域情報が示す記憶領域を含む記憶領域群に隣接する記憶領域群に含まれる記憶領域に対するアクセス要求とを所定の時間間隔を空けて前記メモリに出力すること
を特徴とする付記１ないし付記１１のいずれか１項に記載のプロセッサ。
（付記１３）
複数の貫通電極を各々含む複数の貫通電極群と、前記複数の貫通電極群に接続される複数の記憶領域を有するメモリチップとを含むメモリのアクセスを制御するメモリコントローラによるメモリアクセス方法において、
前記メモリコントローラが有するアドレスフィルタ部が、前記メモリからデータを読み出す読み出しアクセス要求に対応して前記メモリから出力される応答に、データのエラーが前記メモリにより訂正されたことを示すエラー情報が含まれる場合であって、前記読み出しアクセス要求に含まれるアクセスアドレスにおいてデータのエラーが初めて訂正されたことを判定した場合、前記読み出しアクセス要求に含まれるアクセスアドレスをエラーアドレスとして出力し、
前記メモリコントローラが有するカウンタ部が、前記複数の貫通電極群の各々に対応して設けられる複数のカウンタのうち、受信した前記エラーアドレスが示す記憶領域に接続される貫通電極群に対応するカウンタのカウンタ値を更新し、
前記メモリコントローラが有する領域情報出力部が、カウンタ値が所定の回数を超えたカウンタに対応する貫通電極群に接続される記憶領域を示す領域情報を出力し、
前記メモリコントローラが有する要求発行部が、前記領域情報出力部から出力される領域情報が示す記憶領域に対するアクセス要求と、前記領域情報出力部から出力される領域情報が示す記憶領域に隣接する記憶領域に対するアクセス要求とを所定の時間間隔を空けて前記メモリに出力すること
を特徴とするメモリアクセス方法。
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
１０…プロセッサ；２０…メモリ；３０…メモリコントローラ；３２…アドレスフィルタ部；３２ａ…保持領域；３４…カウンタ部；３４ａ…カウンタ；３６…領域情報出力部；３６ａ…比較器；３６ｂ…閾値保持部；３８…要求発行部；３９…応答制御部；１００、１００Ａ…プロセッサ；１１０…プロセッサコア；１２０…キャッシュメモリ；２００…メモリ；２１０…メモリ部；２２０…メモリ制御部；３００…メモリコントローラ；３２０、３２０Ａ…アドレスフィルタ部；３２２、３２２Ａ…エラー履歴保持部；３２４、３２４Ａ…出力制御部；３４０…カウンタ部；３４２…アドレスデコーダ；３４４…カウンタ；３４６、３４８…情報保持部；３６０…領域情報出力部；３６２…比較部；３６４…閾値保持部；３８０…コマンド発行制御部；３８２…一致判定部；３８４、３８６…重複判定部；３８８…ステートマシン；３８９…タイマ；３９０…コマンド受信制御部；７００…制御基板；７１０…サービスプロセッサ；７２０…不揮発性メモリ；ＣＮＴ…カウンタ値：ＣＮＴ０…訂正回数；ＭＣ…メモリチップ；ＭＲＥＱ０、ＭＲＥＱ…メモリアクセス要求；ＭＧ…記憶領域群；ＭＲ…記憶領域；ＰＣＥ…過去超過情報；ＰＵＥ…過去エラー情報；ＶＧ…貫通電極群

Claims (9)

  1. 複数の貫通電極を各々含む複数の貫通電極群と、前記複数の貫通電極群に接続される複数の記憶領域を有するメモリチップとを含むメモリのアクセスを制御するメモリコントローラを含むプロセッサにおいて、
    前記メモリコントローラは、
    前記メモリからデータを読み出す読み出しアクセス要求に対応して前記メモリから出力される応答に、データのエラーが前記メモリにより訂正されたことを示すエラー情報が含まれる場合であって、前記読み出しアクセス要求に含まれるアクセスアドレスにおいてデータのエラーが初めて訂正されたことを判定した場合、前記読み出しアクセス要求に含まれるアクセスアドレスをエラーアドレスとして出力するアドレスフィルタ部と、
    前記複数の貫通電極群の各々に対応する複数のカウンタを含み、受信した前記エラーアドレスが示す記憶領域に接続される貫通電極群に対応するカウンタのカウンタ値を更新するカウンタ部と、
    カウンタ値が所定の回数を超えたカウンタに対応する貫通電極群に接続される記憶領域を示す領域情報を出力する領域情報出力部と、
    前記領域情報出力部から出力される領域情報が示す記憶領域に対するアクセス要求と、前記領域情報出力部から出力される領域情報が示す記憶領域に隣接する記憶領域に対するアクセス要求とを所定の時間間隔を空けて前記メモリに出力する要求発行部と
    を備えることを特徴とするプロセッサ。
  2. 前記要求発行部は、
    前記メモリに出力するアクセス要求に含まれるアクセスアドレスが示すアクセス対象の記憶領域が、前記領域情報出力部が出力する領域情報が示す記憶領域のいずれかと一致するかを判定する一致判定部と、
    前記一致判定部が一致を判定した場合、前記アクセス対象の記憶領域のアクセス動作と、前記アクセス対象の記憶領域に隣接する記憶領域のアクセス動作とが重複するかを判定する第１の重複判定部と、
    前記一致判定部が不一致を判定した場合、前記アクセス対象の記憶領域のアクセス動作と、前記アクセス対象の記憶領域に隣接する記憶領域のうち、前記領域情報出力部が出力する領域情報に対応する記憶領域のアクセス動作とが重複するかを判定する第２の重複判定部と、
    前記第１の重複判定部または前記第２の重複判定部が、アクセス動作の重複を判定した場合、前記アクセス要求の前記メモリへの出力を、アクセス動作の重複が発生しないタイミングまで待機させるタイミング調整部と
    を備えることを特徴とする請求項１に記載のプロセッサ。
  3. 前記アドレスフィルタ部は、
    アクセスアドレスを保持する保持部と、
    読み出しアクセス要求に対応する応答が前記エラー情報を含み、かつ、読み出しアクセス要求に対応する応答に含まれるアクセスアドレスが前記保持部に保持されていない場合、前記エラーアドレスを前記カウンタ部に出力するとともに前記保持部に格納し、読み出しアクセス要求に対応する応答が前記エラー情報を含み、かつ、読み出しアクセス要求に対応する応答に含まれるアクセスアドレスが前記保持部に保持されている場合、前記エラーアドレスの前記カウンタ部への出力を抑止する出力制御部と
    を備えることを特徴とする請求項１または請求項２に記載のプロセッサ。
  4. 前記保持部は、データのエラーが訂正された回数を示す訂正回数をアクセスアドレスとともに保持する複数のエントリを有し、
    前記出力制御部は、
    読み出しアクセス要求に対応する応答が前記エラー情報を含む場合であって、応答に含まれるアクセスアドレスが前記複数のエントリのいずれにも保持されていない場合、空いているエントリのいずれかにアクセスアドレスを格納し、アクセスアドレスを格納したエントリが保持する訂正回数を１回に設定し、
    読み出しアクセス要求に対応する応答が前記エラー情報を含む場合であって、応答に含まれるアクセスアドレスが前記複数のエントリのいずれかに保持されている場合、アクセスアドレスを保持するエントリに保持された訂正回数を更新し、
    前記複数のエントリの全てがアクセスアドレスを保持する場合、前記複数のエントリのうち、訂正回数が１回のエントリの少なくとも１つを解放すること
    を特徴とする請求項３に記載のプロセッサ。
  5. 前記保持部は、データのエラーが訂正された回数を示す訂正回数をアクセスアドレスとともに保持する複数のエントリを有し、
    前記出力制御部は、
    読み出しアクセス要求に対応する応答が前記エラー情報を含む場合であって、応答に含まれるアクセスアドレスが前記複数のエントリのいずれにも保持されていない場合、空いているエントリのいずれかにアクセスアドレスを格納し、アクセスアドレスを格納したエントリが保持する訂正回数を１回に設定し、
    読み出しアクセス要求に対応する応答が前記エラー情報を含む場合であって、応答に含まれるアクセスアドレスが前記複数のエントリのいずれかに保持されている場合、アクセスアドレスを保持するエントリに保持された訂正回数を更新し、
    前記複数のエントリのうち、訂正回数が１回のエントリの少なくとも１つを、前記エラー情報を含む応答を所定の回数受信する毎に解放すること
    を特徴とする請求項３に記載のプロセッサ。
  6. 前記カウンタ部は、貫通電極群に接続される記憶領域で発生したデータのエラーを前記メモリが訂正した回数が過去に前記所定の回数を超えたことを示す過去超過情報を保持する複数の第１の情報保持部を、前記複数のカウンタの各々に対応して有し、
    前記領域情報出力部は、前記複数の第１の情報保持部のいずれかが前記過去超過情報を保持する場合、前記過去超過情報を保持する第１の情報保持部に対応するカウンタのカウンタ値に拘わりなく、前記過去超過情報を保持する第１の情報保持部に対応する貫通電極群に接続される記憶領域を示す領域情報を前記要求発行部に出力すること
    を特徴とする請求項１ないし請求項５のいずれか１項に記載のプロセッサ。
  7. 前記カウンタ部は、貫通電極群に接続される記憶領域で訂正不可能なデータのエラーが過去に発生したことを示す過去エラー情報を保持する複数の第２の情報保持部を、前記複数のカウンタの各々に対応して有し、
    前記領域情報出力部は、前記複数の第２の情報保持部のいずれかが前記過去エラー情報を保持する場合、前記過去エラー情報を保持する第２の情報保持部に対応するカウンタのカウンタ値に拘わりなく、前記過去エラー情報を保持する第２の情報保持部に対応する貫通電極群に接続される記憶領域を示す領域情報を前記要求発行部に出力すること
    を特徴とする請求項１ないし請求項６のいずれか１項に記載のプロセッサ。
  8. 前記メモリは、前記複数の貫通電極群を介して接続される複数の前記メモリチップを有し、
    前記カウンタ部は、複数の前記メモリチップがそれぞれ有する前記複数の記憶領域のうち、前記複数の貫通電極群の各々に接続される複数の記憶領域を含む記憶領域群毎に、カウンタのカウンタ値を更新し、
    前記要求発行部は、前記領域情報が示す記憶領域に対するアクセス要求と、前記領域情報が示す記憶領域を含む記憶領域群に隣接する記憶領域群に含まれる記憶領域に対するアクセス要求とを所定の時間間隔を空けて前記メモリに出力すること
    を特徴とする請求項１ないし請求項７のいずれか１項に記載のプロセッサ。
  9. 複数の貫通電極を各々含む複数の貫通電極群と、前記複数の貫通電極群に接続される複数の記憶領域を有するメモリチップとを含むメモリのアクセスを制御するメモリコントローラによるメモリアクセス方法において、
    前記メモリコントローラが有するアドレスフィルタ部が、前記メモリからデータを読み出す読み出しアクセス要求に対応して前記メモリから出力される応答に、データのエラーが前記メモリにより訂正されたことを示すエラー情報が含まれる場合であって、前記読み出しアクセス要求に含まれるアクセスアドレスにおいてデータのエラーが初めて訂正されたことを判定した場合、前記読み出しアクセス要求に含まれるアクセスアドレスをエラーアドレスとして出力し、
    前記メモリコントローラが有するカウンタ部が、前記複数の貫通電極群の各々に対応して設けられる複数のカウンタのうち、受信した前記エラーアドレスが示す記憶領域に接続される貫通電極群に対応するカウンタのカウンタ値を更新し、
    前記メモリコントローラが有する領域情報出力部が、カウンタ値が所定の回数を超えたカウンタに対応する貫通電極群に接続される記憶領域を示す領域情報を出力し、
    前記メモリコントローラが有する要求発行部が、前記領域情報出力部から出力される領域情報が示す記憶領域に対するアクセス要求と、前記領域情報出力部から出力される領域情報が示す記憶領域に隣接する記憶領域に対するアクセス要求とを所定の時間間隔を空けて前記メモリに出力すること
    を特徴とするメモリアクセス方法。
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