JP6866792B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関するものである。

従来より、トレンチゲート構造を有するＭＯＳＦＥＴ（すなわち、Metal Oxide Semiconductor Field Effect Transistor）素子が形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、Ｎ⁻型のドリフト層上にＰ型のチャネル層が形成され、チャネル層の表層部にＮ^＋型のソース層が形成された半導体基板を用いて構成されている。半導体基板には、ソース層およびチャネル層を貫通するように、一面側から複数のトレンチが形成されている。そして、各トレンチは、壁面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極によって埋め込まれている。また、半導体基板の一面上には、トレンチが形成されている部分と異なる部分に、ゲート電極と電気的に接続されるゲートライナーが形成されている。言い換えると、半導体基板の一面上には、トレンチと交差しないようにゲートライナーが形成されている。

さらに、半導体基板の一面上には、ソース層およびチャネル層と電気的に接続される第１電極が配置されている。また、半導体基板の一面と反対側の他面には、ドレイン層と電気的に接続される第２電極が配置されている。

このような半導体装置は、次のように製造される。すなわち、まず、半導体基板にトレンチを形成し、熱酸化等してトレンチの壁面にゲート絶縁膜を形成する。次に、トレンチが埋め込まれるように、ＣＶＤ（すなわち、Chemical Vapor Deposition）法等によってＰｏｌｙ−Ｓｉを成膜しゲート電極を形成する。続いて、半導体基板上に形成されたＰｏｌｙ−Ｓｉをパターニングし、ゲートライナーを形成する。そして、Ｐ型不純物やＮ型不純物をイオン注入して熱処理することにより、チャネル層およびソース層を形成する。その後は、第１電極および第２電極等を適宜形成することにより、上記半導体装置が製造される。

特開２０１７−４５８２７号公報

ところで、近年では、半導体装置の小型化を図ることが望まれている。このため、本発明者らは、ゲートライナーをトレンチと交差するように形成することにより、半導体装置の小型化を図ることについて検討した。しかしながら、ゲートライナーをトレンチと交差させた半導体装置を上記製造方法で製造すると、ゲートライナーを形成した後に不純物をイオン注入等してチャネル層等を形成するため、ゲートライナーがマスクとなって当該ゲートライナーの下方の領域にチャネル層が形成されない。つまり、ゲートライナーの下方では、ドリフト層が直接半導体基板の一面に達する構成となってしまう。このため、上記のような製造方法によって半導体装置を製造すると、ゲートライナーの下方の領域で高電界が集中し易くなり、リーク電流が発生し易くなってしまう。

本発明は上記点に鑑み、半導体装置の小型化を図りつつ、リーク電流を発生し難くできる半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するための請求項１および３では、トレンチゲート構造を有する半導体装置であって、第１導電型のドリフト層（１２）と、ドリフト層上に形成された第２導電型のチャネル層（１３）と、チャネル層の表層部に形成された第１導電型の第１不純物領域（１５）と、ドリフト層を挟んでチャネル層と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の第２不純物領域（１１）と、を有する半導体基板（１０）と、第１不純物領域およびチャネル層を貫通してドリフト層に達し、所定方向を長手方向とするトレンチ（１６）内にゲート絶縁膜（１７）を介して所定のゲート電圧が印加されるゲート電極（１８）が配置されたトレンチゲート構造と、半導体基板上に形成され、ゲート電極と電気的に接続されるゲートライナー（１９）と、を備え、ゲートライナーは、半導体基板の面方向に対する法線方向から視たとき、トレンチの長手方向と交差する方向に延設され、かつトレンチと交差する状態で形成されており、チャネル層は、ゲートライナーの下方に位置する領域と異なる領域に形成され、ドリフト層上であって、ゲートライナーの下方に位置する領域には、チャネル層と繋がる第１導電型のリサーフ層（１４）が形成されており、トレンチ内には、ゲート絶縁膜を介し、トレンチの底部側に所定の電位に維持されるシールド電極（２６）が配置され、トレンチの開口部側にゲート電極が配置されており、ゲート電極が配置される領域をセル領域（１）とし、セル領域を囲む領域を外周領域（２）とすると、トレンチは、長手方向の端部が外周領域まで延設され、シールド電極は、トレンチの外周領域に位置する部分にてトレンチの開口部まで引き出され、半導体基板上には、トレンチの開口部にてシールド電極と電気的に接続されるシールドライナー（２７）が形成されており、ドリフト層上であって、シールドライナーの下方に位置する領域には、第２導電型の外周リサーフ層（２８）が形成され、外周領域には、外周リサーフ層を含むガードリング（３０）が構成されている。
そして、請求項１では、リサーフ層は、チャネル層よりも高不純物濃度とされている。請求項３では、リサーフ層は、チャネル層よりも深くまで形成されている。

これによれば、ゲートライナーは、半導体基板の面方向に対する法線方向から視たとき、トレンチと交差するように形成されている。このため、ゲートライナーがトレンチと交差しないように形成されている場合と比較して、半導体装置の小型化を図ることができる。

また、ゲートライナーの下方には、リサーフ層が形成されている。このため、リサーフ層が形成されていない場合と比較して、ゲートライナーの下方の領域にドレイン層側から延びる高電界が達することを抑制でき、リーク電流が発生することを抑制できる。

また、請求項５では、トレンチゲート構造を有する半導体装置の製造方法であって、第１導電型のドリフト層（１２）を有する半導体基板（１０）を用意することと、半導体基板に、所定方向を長手方向とするトレンチ（１６）を形成することと、トレンチ内にゲート絶縁膜（１７）を介して所定のゲート電圧が印加されるゲート電極（１８）を形成することでトレンチゲート構造を形成することと、半導体基板上にゲート電極と電気的に接続されるゲートライナー（１９）を形成することと、ゲートライナーを形成した後、不純物をイオン注入して熱処理することにより、ドリフト層上に第２導電型のチャネル層（１３）を形成することと共に、チャネル層の表層部に第１導電型の第１不純物領域（１５）を形成することと、を行い、ゲートライナーを形成することでは、半導体基板の面方向に対する法線方向から視たとき、トレンチの長手方向と交差する方向に延設され、かつトレンチと交差するようにゲートライナーを形成し、トレンチを形成することの前に、ゲートライナーの下方となる領域に、第２導電型のリサーフ層（１４）を形成することを行い、チャネル層を形成することでは、リサーフ層と繋がるチャネル層を形成するようにしている。

これによれば、ゲートライナーを形成することの前にリサーフ層を形成している。このため、ゲートライナーの下方にリサーフ層が形成された半導体装置を製造することができる。

なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。

半導体装置の平面レイアウト図である。 図１中のII−II線に沿った断面図である。 図１中のIII−III線に沿った断面図である。 図１中のIV−IV線に沿った断面図である。 図２に示す半導体装置の製造工程を示す断面図である。 図３に示す半導体装置の製造工程を示す断面図である。 図４に示す半導体装置の製造工程を示す断面図である。 第２実施形態における半導体装置の断面図である。 第２実施形態における図８とは別の半導体装置の断面図である。 第２実施形態における半導体装置の平面レイアウト図である。 図８に示す半導体装置の製造工程を示す断面図である。 図９に示す半導体装置の製造工程を示す断面図である。 第３実施形態における半導体装置の平面レイアウト図である。 第４実施形態における半導体装置の平面レイアウト図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。まず、本実施形態の半導体装置の構成について説明する。本実施形態の半導体装置は、図１に示されるように、セル領域１と当該セル領域を囲む外周領域２とを有している。そして、セル領域１は、メイン領域１ａと接続領域１ｂとを有している。なお、図１は、後述するゲート電極１８、ゲートライナー１９、およびリサーフ層１４の位置関係を示す平面レイアウト図であり、断面図ではないが、理解をし易くするためにゲート電極１８およびゲートライナー１９にハッチングを施してある。また、本実施形態のセル領域１は、後述するゲート電極１８が配置され、電流を流す素子としての機能を主に発揮する部分である。接続領域１ｂは、セル領域１のうちの後述するゲートライナー１９が配置される領域のことであり、メイン領域１ａは、セル領域１のうちの接続領域１ｂと異なる領域のことである。

半導体装置は、図２〜図４に示されるように、Ｎ^＋型のドレイン層１１と、ドレイン層１１の表面上に形成され、ドレイン層１１よりも不純物濃度が低くされたＮ⁻型のドリフト層１２とを有する半導体基板１０を有している。なお、ドレイン層１１は、不純物濃度が高濃度とされたＮ^＋型のシリコン基板等によって構成される。また、本実施形態では、ドレイン層１１が第２不純物領域に相当している。

ドリフト層１２上（すなわち、半導体基板１０の一面１０ａ側）には、図２および図４に示されるように、メイン領域１ａにおいて、比較的不純物濃度が低く設定されたＰ型のチャネル層１３が形成されている。また、ドリフト層１２上には、図３および図４に示されるように、接続領域１ｂにおいて、チャネル層１３と不純物濃度がほぼ等しくされたＰ型のリサーフ層１４が形成されている。本実施形態では、リサーフ層１４は、チャネル層１３とほぼ同じ深さまで形成されている。また、リサーフ層１４は、後述するゲートライナー１９の延設方向に沿って形成されており、ゲートライナー１９の下方の全領域に形成されている。つまり、リサーフ層１４は、半導体基板１０の一面１０ａに対する法線方向（すなわち、面方向に対する法線方向）から視たとき、後述するゲートライナー１９が当該リサーフ層１４内に位置するように形成されている。

チャネル層１３上には、図２および図４に示されるように、ドリフト層１２よりも高不純物濃度とされたＮ^＋型のソース層１５が形成されている。つまり、メイン領域１ａでは、ドリフト層１２上に、ドリフト層１２側から順にチャネル層１３およびソース層１５が形成されている。なお、本実施形態では、ソース層１５が第１不純物領域に相当している。

また、半導体基板１０には、図２および図３に示されるように、一面１０ａ側からドリフト層１２に達する複数のトレンチ１６が形成されている。本実施形態では、複数のトレンチ１６は、半導体基板１０の一面１０ａの面方向のうちの所定方向に沿ってストライプ状に等間隔に形成され、メイン領域１ａおよび接続領域１ｂに形成されている。

具体的には、トレンチ１６は、メイン領域１ａでは、ソース層１５およびチャネル層１３を貫通してドリフト層１２に達するように形成され、接続領域１ｂでは、リサーフ層１４を貫通してドリフト層１２に達するように形成されている。

各トレンチ１６は、各トレンチ１６の壁面を覆うように形成されたゲート絶縁膜１７と、このゲート絶縁膜１７の上に形成されたゲート電極１８とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、ゲート絶縁膜１７は、酸化膜等で構成され、ゲート電極１８は、Ｐｏｌｙ−Ｓｉ等で構成される。

そして、接続領域１ｂには、図１、図３および図４に示されるように、半導体基板１０の一面１０ａ上に、Ｐｏｌｙ−Ｓｉ等で構成されるゲートライナー１９が形成されている。具体的には、ゲートライナー１９は、半導体基板１０の一面１０ａに対する法線方向から視たとき、トレンチ１６（すなわち、ゲート電極１８）の延設方向と交差する方向に延設されていると共に、各トレンチ１６と交差するように形成されている。そして、ゲートライナー１９は、各トレンチ１６の開口部上において、各ゲート電極１８と電気的に接続されている。

また、本実施形態では、ゲートライナー１９は、半導体基板１０の一面１０ａに対する法線方向から視たとき、リサーフ層１４内に位置するように形成されている。言い換えると、ゲートライナー１９の下方の全領域には、リサーフ層１４が形成されている。

さらに、半導体基板１０の一面１０ａ上には、図２〜図４に示されるように、ゲート電極１８およびゲートライナー１９を覆うように、酸化膜等で構成される層間絶縁膜２０が形成されている。この層間絶縁膜２０には、メイン領域１ａにおいて、ソース層１５およびチャネル層１３を露出させる第１コンタクトホール２１が形成されている。また、層間絶縁膜２０には、接続領域１ｂにおいて、ゲートライナー１９を露出させる第２コンタクトホール２２が形成されている。

具体的には、第１コンタクトホール２１は、複数形成されており、隣接する各トレンチ１６間において、それぞれソース層１５を貫通してチャネル層１３に達するように形成されている。これにより、ソース層１５は、第１コンタクトホール２１の側面から露出し、チャネル層１３は、第１コンタクトホール２１の側面および底面から露出した状態となっている。

また、第２コンタクトホール２２は、複数形成されており、ゲートライナー１９を露出させるように形成されている。なお、第２コンタクトホール２２は、少なくともゲートライナー１９の一部が露出する構成とされていればよい。つまり、第２コンタクトホール２２は、複数形成されていてもよいし、例えば、１つのみ形成されていてもよい。

そして、層間絶縁膜２０上には、第１コンタクトホール２１を通じてソース層１５およびチャネル層１３と電気的に接続されるソース電極層２３が形成されている。また、層間絶縁膜２０上には、第２コンタクトホール２２を通じてゲートライナー１９と接続され、当該ゲートライナー１９を介してゲート電極１８と電気的に接続されるゲート電極層２４が形成されている。

本実施形態では、ソース電極層２３は、第１コンタクトホール２１内に埋め込まれる第１埋込電極部２３ａと、層間絶縁膜２０上に配置されて第１埋込電極部２３ａと電気的に接続される第１上層電極部２３ｂとを有する構成とされている。同様に、ゲート電極層２４は、第２コンタクトホール２２内に埋め込まれる第２埋込電極部２４ａと、層間絶縁膜２０上に配置されて第２埋込電極部２４ａと電気的に接続される第２上層電極部２４ｂとを有する構成とされている。なお、第１、第２埋込電極部２３ａ、２４ａは、本実施形態では、Ｗ（すなわち、タングステン）で構成されている。つまり、第１、第２埋込電極部２３ａ、２４ａは、いわゆるＷプラグとされている。また、第１、第２上層電極部２３ｂ、２４ｂは、Ａｌ（すなわち、アルミニウム）等で構成されている。

また、ドレイン層１１を挟んでドリフト層１２と反対側には、ドレイン層１１と電気的に接続されるドレイン電極２５が形成されている。つまり、半導体基板１０の他面１０ｂ上には、ドレイン層１１と電気的に接続されるドレイン電極２５が形成されている。

外周領域２には、特に図示しないが、耐圧向上を図るためのガードリングや、当該ガードリングと電気的に接続される外周電極等が適宜形成されている。

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ^＋型、Ｎ型、Ｎ⁻型が第１導電型に相当しており、Ｐ型、Ｐ^＋型が第２導電型に相当している。また、上記のように、本実施形態の半導体基板１０は、ドレイン層１１、ドリフト層１２、チャネル層１３、ソース層１５を含んで構成されている。

このような半導体装置では、セル領域１において、ゲートライナー１９の下方にもＰ型のリサーフ層１４が形成されている。このため、ゲートライナー１９の下方にリサーフ層１４が形成されていない場合と比較して、ゲートライナー１９の下方に高電界が集中することを抑制できる。したがって、ゲートライナー１９の下方の部分にてリーク電流が発生することを抑制できる。

次に、上記半導体装置の製造工程について、図５〜図７を参照しつつ説明する。なお、図５は、図２に相当する断面図であり、図６は、図３に相当する断面図であり、図７は、図４に相当する断面図である。また、各図の（ａ）〜（ｄ）は、それぞれ同じ工程の状態を示している。

まず、図５（ａ）、図６（ａ）、図７（ａ）に示されるように、ドレイン層１１上にドリフト層１２が積層された半導体基板１０を用意する。なお、ここでは、ドレイン層１１上にドリフト層１２が積層された半導体基板１０を用意する例について説明するが、下記の工程を行った後、イオン注入および熱処理を行うことで半導体基板１０の他面１０ｂ側にドレイン層１１を形成するようにしてもよい。

次に、図６（ａ）および図７（ａ）に示されるように、半導体基板１０の一面１０ａ上に図示しないマスクを配置し、ゲートライナー１９が形成される下方の領域にＰ型不純物を適宜イオン注入して熱拡散することにより、リサーフ層１４を形成する。その後、マスクを除去する。

そして、図５（ｂ）、図６（ｂ）、図７（ｂ）に示されるように、図示しないマスクを配置し、ドライエッチング等を行って上記トレンチ１６を形成する。その後、熱酸化等を行い、トレンチ１６の壁面にゲート絶縁膜１７を形成する。なお、この工程では、半導体基板１０の一面１０ａ上にも絶縁膜が形成される。

続いて、図５（ｃ）、図６（ｃ）、図７（ｃ）に示されるように、各トレンチ１６が埋め込まれるように、ＣＶＤ法等でＰｏｌｙ−Ｓｉを成膜する。これにより、各トレンチ１６には、ゲート絶縁膜１７を介してゲート電極１８が配置されたトレンチゲート構造が構成される。そして、図示しないマスクを配置してドライエッチング等を行い、半導体基板１０の一面１０ａ上に形成されたｐｏｌｙ−Ｓｉを適宜パターニングしてゲートライナー１９を形成する。この際、ゲートライナー１９は、上記で説明したように、半導体基板１０の一面１０ａに対する法線方向から視たとき、各トレンチ１６と交差し、かつ下方にリサーフ層１４層が位置するように形成される。その後、マスクを除去する。

なお、リサーフ層１４を形成する工程およびゲートライナー１９を形成する工程では、半導体基板１０の一面１０ａに対する法線方向から視たとき、リサーフ層１４内にゲートライナー１９が位置するようにリサーフ層１４およびゲートライナー１９が形成される。

次に、図５（ｄ）、図６（ｄ）、図７（ｄ）に示されるように、Ｐ型不純物およびＮ型不純物をイオン注入して熱拡散することにより、チャネル層１３およびソース層１５を形成する。この際、ゲートライナー１９の下方には、当該ゲートライナー１９がマスクとなって不純物が注入されない。しかしながら、本実施形態では、ゲートライナー１９の下方には、既にリサーフ層１４が形成されている。このため、この工程では、チャネル層１３とリサーフ層１４とが繋がるように当該チャネル層１３を形成する。これにより、セル領域１では、ドリフト層１２上にチャネル層１３またはリサーフ層１４が形成された構成となる。

その後は、特に図示しないが、ゲート電極１８およびゲートライナー１９を覆うように、層間絶縁膜２０をＣＶＤ法等により形成する。そして、層間絶縁膜２０上にフォトレジスト等を配置し、当該フォトレジストをマスクとして層間絶縁膜２０に第１コンタクトホール２１および第２コンタクトホール２２を形成する。

続いて、チャネル層１３およびソース層１５と電気的に接続されるソース電極層２３を形成すると共に、ゲートライナー１９と接続されるゲート電極層２４を形成する。ソース電極層２３およびゲート電極層２４を形成する際には、例えば、まず、第１コンタクトホール２１および第２コンタクトホール２２内にＣＶＤ法等でＷを埋め込み、第１、第２埋込電極部２３ａ、２４ａを形成する。次に、層間絶縁膜２０上に積層されたＷ膜を除去する。その後、層間絶縁膜２０上にＣＶＤ法等でＡｌ等の金属膜を成膜し、成膜した金属膜をパターニングすることにより、第１埋込電極部２３ａと電気的に接続される第１上層電極部２３ｂを形成すると共に、第２埋込電極部２４ａと電気的に接続される第２上層電極部２４ｂを形成する。以上のようにして、本実施形態の半導体装置が製造される。

以上説明したように、本実施形態では、ゲートライナー１９は、半導体基板１０の一面１０ａに対する法線方向から視たとき、トレンチ１６と交差するように形成されている。このため、ゲートライナー１９がトレンチ１６と交差しないように形成されている場合と比較して、半導体装置の小型化を図ることができる。

また、ゲートライナー１９の下方には、リサーフ層１４が形成されている。このため、リサーフ層１４が形成されていない場合と比較して、ゲートライナー１９の下方の領域にドレイン層１１側から延びる高電界が達することを抑制でき、リーク電流が発生することを抑制できる。

さらに、ゲートライナー１９は、半導体基板１０の一面１０ａに対する法線方向から視たとき、リサーフ層１４内に位置するように形成されている。つまり、セル領域１は、ドリフト層１２上にチャネル層１３またはリサーフ層１４が形成された状態となっている。このため、さらにリーク電流が発生することを抑制できる。

そして、リサーフ層１４は、ゲートライナー１９を形成する前に形成するようにしている。このため、ゲートライナー１９の下方にリサーフ層１４が配置された半導体装置を容易に製造することができる。

また、チャネル層１３およびソース層１５は、トレンチゲート構造を形成した後に形成される。このため、例えば、トレンチ１６の僅かな出来栄えの変化に基づいてチャネル層１３およびソース層１５を形成する際のイオン注入や熱処理等の条件を変更でき、信頼度の高い半導体装置を製造できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して、トレンチゲート構造を変更したものであり、その他に関しては上記第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図８および図９に示されるように、トレンチゲート構造は、いわゆるスプリットゲート構造とされている。具体的には、各トレンチ１６には、底部側にシールド電極２６が配置され、開口部側にゲート電極１８が配置されている。つまり、各トレンチ１６には、シールド電極２６とゲート電極１８とが積層されて配置されている。そして、トレンチ１６の上段側に配置されたゲート電極１８によって上段側ゲート構造が構成され、トレンチ１６の底部側に配置されたシールド電極２６によって下段側ゲート構造が構成されている。

なお、シールド電極２６とゲート電極１８との間には、ゲート絶縁膜１７が配置されている。また、ゲート電極１８は、半導体基板１０の一面１０ａ側からチャネル層１３の底部よりも深い位置まで形成されている。つまり、ゲート電極１８は、トレンチ１６の開口部側に配置されるが、ゲート電圧が印加された際、チャネル層１３にソース層１５とドリフト層１２とを繋ぐチャネルが形成されるように配置されている。そして、各ゲート電極１８は、上記第１実施形態と同様に、ゲートライナー１９と電気的に接続されている。

また、各トレンチ１６は、図９に示されるように、セル領域１から外周領域２まで延設されている。本実施形態では、トレンチ１６は、延設方向における一端部が外周領域２に位置するように形成されている。そして、各シールド電極２６は、図９および図１０に示されるように、それぞれトレンチ１６の外周領域２に位置する部分にて、トレンチ１６の開口部まで引き出され、外周領域２に形成されたシールドライナー２７と電気的に接続されている。

なお、本実施形態では、シールドライナー２７は、図１０とは別断面において、Ａｌ配線等を介してソース電極層２３と電気的に接続され、ソース電極層２３と同電位とされている。つまり、シールド電極２６は、ソース電極層２３の電位に維持されている。また、シールドライナー２７は、トレンチ１６の延設方向における一端部側において、トレンチ１６の延設方向と直交する方向に延設され、端部を有する形状とされている。

外周領域２では、図９および図１０に示されるように、シールドライナー２７の下方にＰ型の外周リサーフ層２８が形成されている。さらに、外周領域２では、シールドライナー２７の下方と異なる領域において、外周リサーフ層２８と繋がるＰ型層２９が形成されている。本実施形態では、外周リサーフ層２８とＰ型層２９とが連結されることにより、セル領域１を囲むガードリング３０が構成されている。なお、本実施形態では、Ｐ型層２９が第３不純物領域に相当している。

以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造工程について図１１および図１２を参照しつつ説明する。なお、図１１は、図９に相当する断面図であり、図１２は図１０に相当する断面図である。

まず、図１１（ａ）および図１２（ａ）に示されるように、半導体基板１０の一面１０ａ上に図示しないマスクを配置し、シールドライナー２７が形成される下方の領域を含む位置にＰ型不純物を適宜イオン注入して熱拡散することにより、外周リサーフ層２８を形成する。その後、マスクを除去する。なお、この工程は、特に図示しないが、リサーフ層１４を形成する工程と同時に行われる。

次に、図１１（ｂ）および図１２（ｂ）に示されるように、トレンチ１６を形成した後、熱酸化やＣＶＤ法等を適宜行って上記スプリットゲート構造を形成する。なお、この際、トレンチ１６は、外周領域２まで延設されるようにする。また、シールド電極２６を形成する際には、トレンチ１６の外周領域２に位置する部分にて、トレンチ１６の開口部まで引き出されるようにする。そして、半導体基板１０の一面１０ａ上に形成されたＰｏｌｙ−Ｓｉを適宜パターニングし、シールド電極２６と電気的に接続されるシールドライナー２７を形成する。

続いて、図１１（ｃ）および図１２（ｃ）に示されるように、Ｐ型不純物およびＮ型不純物をイオン注入して熱拡散することにより、チャネル層１３およびソース層１５を形成する。なお、この工程では、シールドライナー２７の下方には、当該シールドライナー２７がマスクとなって不純物が注入されない。このため、図１２（ｃ）とは別断面において、外周リサーフ層２８と繋がるようにＰ型層２９を形成することにより、外周領域２にガードリング３０を構成する。

その後は、特に図示しないが、上記第１実施形態と同様に、ソース電極層２３およびゲート電極層２４等を形成することにより、上記半導体装置が製造される。

このように、スプリットゲート構造を有する半導体装置としてもよい。また、トレンチ１６の底部側にシールド電極２６を配置することにより、トレンチ１６の底部に電界集中が発生することを抑制でき、耐圧の向上を図ることができる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対して、シールドライナー２７の構成を変更したものであり、その他に関しては上記第２実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図１３に示されるように、外周領域２には、トレンチ１６の延設方向における両端部側にシールドライナー２７が形成されている。また、特に図示しないが、トレンチ１６は、延設方向における両端部側が外周領域２まで延設されている。そして、シールド電極２６は、トレンチ１６の延設方向における両端部側にて開口部まで引き出され、外周領域２に形成された各シールドライナー２７と電気的に接続されている。

また、外周領域２では、各シールドライナー２７の下方にＰ型の外周リサーフ層２８が形成されている。そして、シールドライナー２７の下方と異なる領域には、各外周リサーフ層２８と繋がり、各外周リサーフ層２８と共にガードリング３０を構成するＰ型層２９が形成されている。

以上説明したように、本実施形態では、各シールド電極２６は、トレンチ１６の延設方向における両端部側から引き出され、各シールド電極２６と電気的に接続されている。このため、シールド電極２６内の電位をほぼ均等にできる。

なお、このような半導体装置は、特に図示しないが次のように製造される。すなわち、図１１（ａ）および図１２（ａ）の工程において、各シールドライナー２７が形成される下方の領域を含む位置にそれぞれ外周リサーフ層２８を形成する。そして、図１１（ｂ）および図１２（ｂ）の工程において、延設方向の両端部が外周領域２に位置するようにトレンチ１６を形成し、外周領域２に位置する両端部にてシールド電極２６とシールドライナー２７とが電気的に接続されるようにすることによって製造される。

（第４実施形態）
第４実施形態について説明する。本実施形態は、第３実施形態に対して、シールドライナー２７の構成を変更したものであり、その他に関しては上記第３実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図１４に示されるように、シールドライナー２７は、セル領域１を囲むように形成されている。つまり、シールドライナー２７は、枠状に形成されており、端部を有しない形状とされている。そして、シールドライナー２７の下方には、セル領域１を囲むように外周リサーフ層２８が形成されている。つまり、本実施形態では、外周リサーフ層２８のみによってガードリング３０が構成されており、Ｐ型層２９は形成されていない。

以上説明したように、本実施形態では、シールドライナー２７は、セル領域を囲むように形成されている。このため、外周領域２におけるセル領域１側の全領域において、電界強度の緩和を図ることができる。

なお、このような半導体装置は、特に図示しないが、次のように製造される。すなわち、図１１（ａ）および図１２（ａ）の工程において、セル領域１を囲むように外周リサーフ層２８を形成し、図１１（ｂ）および図１２（ｂ）の工程において、セル領域１を囲むようにシールドライナー２７を形成することによって製造される。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態では、第１導電型をＮ型、第２導電型をＰ型とする場合について説明したが、第１導電型をＰ型、第２導電型をＮ型とする半導体装置としてもよい。つまり、上記各実施形態で説明した各部の導電型を反転させた構造としてもよい。

上記各実施形態において、リサーフ層１４は、チャネル層１３より高不純物濃度とされていてもよい。また、上記各実施形態において、リサーフ層１４は、チャネル層１３より深くされていてもよい。これらによれば、ゲートライナー１９の下方で高電界が集中することをさらに抑制でき、さらにリーク電流が発生することを抑制できる。

さらに、上記各実施形態において、リサーフ層１４は、チャネル層１３より低不純物濃度とされていてもよい。また、上記各実施形態において、リサーフ層１４は、チャネル層１３より浅く形成されていてもよい。このような半導体装置としても、リサーフ層１４が形成されていることにより、ゲートライナー１９の下方で高電界が集中することを抑制できる。

そして、上記各実施形態において、リサーフ層１４は、ゲートライナー１９の下方の領域の一部に形成されていてもよい。このような半導体装置としても、リサーフ層１４が形成されていない場合と比較して、ゲートライナー１９の下方で高電界が集中することを抑制できる。

さらに、上記各実施形態において、ゲート電極１８とゲートライナー１９は、異なる材料で形成されていてもよく、例えば、ゲートライナー１９は、アルミニウム等で構成されていてもよい。同様に、上記第２〜第４実施形態において、シールド電極２６とシールドライナー２７は、異なる材料で形成されていてもよく、例えば、シールドライナー２７は、アルミニウム等で構成されていてもよい。

そして、上記各実施形態において、ドレイン層１１を備える代わりに、Ｐ型のコレクタ層を備えるようにしてもよい。つまり、半導体基板１０にＩＧＢＴ（すなわち、Insulated Gate Bipolar Transistor）素子が形成されていてもよい。なお、このような構成とする場合は、コレクタ層が第２不純物領域に相当する。また、ドレイン層１１上に、Ｎ型のカラム領域とＰ型のカラム領域とが配置されたスーパージャンクション構造を有する半導体装置としてもよい。

さらに、上記各実施形態において、ドリフト層１２の表層部にドレイン層１１が形成され、半導体基板１０の面方向に電流を流す横型の半導体装置としてもよい。

さらに、上記各実施形態において、第１コンタクトホール２１および第２コンタクトホール２２の壁面に、Ｔｉ（すなわち、チタン）、またはＴｉＮ（すなわち、窒化チタン）等で構成されるバリアメタルが形成されていてもよい。なお、このようなバリアメタルは、例えば、第１、第２埋込電極部２３ａ、２４ａを形成する前に、スパッタ法等で形成される。

そして、上記各実施形態において、第１ソース電極層２３は、第１埋込電極部２３ａと第１上層電極部２３ｂとが同じ材料を用いて構成されていてもよく、例えば、アルミニウムで構成されていてもよい。同様に、第２ゲート電極層２４は、第２埋込電極部２４ａと第２上層電極部２４ｂとが同じ材料を用いて構成されていてもよく、例えば、アルミニウムで構成されていてもよい。

さらに、上記各実施形態において、ソース層１５は、チャネル層１３の表層部に選択的に形成されていてもよい。つまり、半導体基板１０の一面１０ａがチャネル層１３およびソース層１５を有する構成とされていてもよい。この場合、第１コンタクトホール２１は、チャネル層１３およびソース層１５が露出されればよいため、半導体基板１０の一面１０ａより深くまで形成されていなくてもよい。つまり、第１コンタクトホール２１は、半導体基板１０の一面１０ａからチャネル層１３およびソース層１５が露出するように形成されていればよい。

１１ ドレイン層（第２不純物領域）
１２ ドリフト層
１３ チャネル層
１４ リサーフ層
１５ ソース層（第１不純物領域）
１６ トレンチ
１７ ゲート絶縁膜
１８ ゲート電極
１９ ゲートライナー

Claims (7)

1. トレンチゲート構造を有する半導体装置であって、
   第１導電型のドリフト層（１２）と、
   前記ドリフト層上に形成された第２導電型のチャネル層（１３）と、
   前記チャネル層の表層部に形成された第１導電型の第１不純物領域（１５）と、
   前記ドリフト層を挟んで前記チャネル層と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の第２不純物領域（１１）と、を有する半導体基板（１０）と、
   前記第１不純物領域および前記チャネル層を貫通して前記ドリフト層に達し、所定方向を長手方向とするトレンチ（１６）内にゲート絶縁膜（１７）を介して所定のゲート電圧が印加されるゲート電極（１８）が配置された前記トレンチゲート構造と、
   前記半導体基板上に形成され、前記ゲート電極と電気的に接続されるゲートライナー（１９）と、を備え、
   前記ゲートライナーは、前記半導体基板の面方向に対する法線方向から視たとき、前記トレンチの長手方向と交差する方向に延設され、かつ前記トレンチと交差する状態で形成されており、
   前記チャネル層は、前記ゲートライナーの下方に位置する領域と異なる領域に形成され、
   前記ドリフト層上であって、前記ゲートライナーの下方に位置する領域には、前記チャネル層と繋がる第２導電型のリサーフ層（１４）が形成されており、
   前記トレンチ内には、前記ゲート絶縁膜を介し、前記トレンチの底部側に所定の電位に維持されるシールド電極（２６）が配置され、前記トレンチの開口部側に前記ゲート電極が配置されており、
   前記ゲート電極が配置される領域をセル領域（１）とし、前記セル領域を囲む領域を外周領域（２）とすると、
   前記トレンチは、前記長手方向の端部が前記外周領域まで延設され、
   前記シールド電極は、前記トレンチの前記外周領域に位置する部分にて前記トレンチの開口部まで引き出され、
   前記半導体基板上には、前記トレンチの開口部にて前記シールド電極と電気的に接続されるシールドライナー（２７）が形成されており、
   前記ドリフト層上であって、前記シールドライナーの下方に位置する領域には、第２導電型の外周リサーフ層（２８）が形成され、
   前記外周領域には、前記外周リサーフ層を含むガードリング（３０）が構成されており、
   前記リサーフ層は、前記チャネル層よりも高不純物濃度とされている半導体装置。
2. 前記リサーフ層は、前記チャネル層よりも深くまで形成されている請求項１に記載の半導体装置。
3. トレンチゲート構造を有する半導体装置であって、
   第１導電型のドリフト層（１２）と、
   前記ドリフト層上に形成された第２導電型のチャネル層（１３）と、
   前記チャネル層の表層部に形成された第１導電型の第１不純物領域（１５）と、
   前記ドリフト層を挟んで前記チャネル層と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の第２不純物領域（１１）と、を有する半導体基板（１０）と、
   前記第１不純物領域および前記チャネル層を貫通して前記ドリフト層に達し、所定方向を長手方向とするトレンチ（１６）内にゲート絶縁膜（１７）を介して所定のゲート電圧が印加されるゲート電極（１８）が配置された前記トレンチゲート構造と、
   前記半導体基板上に形成され、前記ゲート電極と電気的に接続されるゲートライナー（１９）と、を備え、
   前記ゲートライナーは、前記半導体基板の面方向に対する法線方向から視たとき、前記トレンチの長手方向と交差する方向に延設され、かつ前記トレンチと交差する状態で形成されており、
   前記チャネル層は、前記ゲートライナーの下方に位置する領域と異なる領域に形成され、
   前記ドリフト層上であって、前記ゲートライナーの下方に位置する領域には、前記チャネル層と繋がる第２導電型のリサーフ層（１４）が形成されており、
   前記トレンチ内には、前記ゲート絶縁膜を介し、前記トレンチの底部側に所定の電位に維持されるシールド電極（２６）が配置され、前記トレンチの開口部側に前記ゲート電極が配置されており、
   前記ゲート電極が配置される領域をセル領域（１）とし、前記セル領域を囲む領域を外周領域（２）とすると、
   前記トレンチは、前記長手方向の端部が前記外周領域まで延設され、
   前記シールド電極は、前記トレンチの前記外周領域に位置する部分にて前記トレンチの開口部まで引き出され、
   前記半導体基板上には、前記トレンチの開口部にて前記シールド電極と電気的に接続されるシールドライナー（２７）が形成されており、
   前記ドリフト層上であって、前記シールドライナーの下方に位置する領域には、第２導電型の外周リサーフ層（２８）が形成され、
   前記外周領域には、前記外周リサーフ層を含むガードリング（３０）が構成されており、
   前記リサーフ層は、前記チャネル層よりも深くまで形成されている半導体装置。
4. 前記ゲートライナーは、前記半導体基板の面方向に対する法線方向から視たとき、前記リサーフ層内に位置している請求項１ないし３のいずれか１つに記載の半導体装置。
5. トレンチゲート構造を有する半導体装置の製造方法であって、
   第１導電型のドリフト層（１２）を有する半導体基板（１０）を用意することと、
   前記半導体基板に、所定方向を長手方向とするトレンチ（１６）を形成することと、
   前記トレンチ内にゲート絶縁膜（１７）を介して所定のゲート電圧が印加されるゲート
   電極（１８）を形成することで前記トレンチゲート構造を形成することと、
   前記半導体基板上に前記ゲート電極と電気的に接続されるゲートライナー（１９）を形成することと、
   前記ゲートライナーを形成した後、不純物をイオン注入して熱処理することにより、前記ドリフト層上に第２導電型のチャネル層（１３）を形成することと共に、前記チャネル層の表層部に第１導電型の第１不純物領域（１５）を形成することと、を行い、
   前記ゲートライナーを形成することでは、前記半導体基板の面方向に対する法線方向から視たとき、前記トレンチの長手方向と交差する方向に延設され、かつ前記トレンチと交差するように前記ゲートライナーを形成し、
   前記トレンチを形成することの前に、前記ゲートライナーの下方となる領域に、第２導電型のリサーフ層（１４）を形成することを行い、
   前記チャネル層を形成することでは、前記リサーフ層と繋がる前記チャネル層を形成することを行う半導体装置の製造方法。
6. 前記半導体基板を用意することでは、前記ゲート電極が配置されるセル領域（１）と、
   前記セル領域を囲む外周領域（２）と、を有する前記半導体基板を用意し、
   前記トレンチを形成することでは、前記セル領域から前記外周領域まで延設された前記トレンチを形成し、
   前記トレンチゲート構造を形成することでは、前記トレンチの底部側に所定の電位に維持されるシールド電極（２６）を形成することと、前記トレンチの開口部側に前記ゲート電極を形成することと、を行い、
   前記シールド電極を形成することでは、前記トレンチの前記外周領域に位置する部分にて前記トレンチの開口部まで引き出された前記シールド電極を形成し、
   前記外周領域にて前記シールド電極と電気的に接続されるシールドライナー（２７）を形成することと、
   前記トレンチを形成することの前に、前記シールドライナーの下方となる領域を含み、
   前記セル領域を囲むガードリング（３０）の少なくとも一部を構成する第２導電型の外周リサーフ層（２８）を形成することと、を行う請求項５に記載の半導体装置の製造方法。
7. 前記シールドライナーを形成することでは、端部を有する前記シールドライナーを形成し、
   前記チャネル層および前記第１不純物領域を形成することでは、前記イオン注入および前記熱処理を行うことにより、前記外周リサーフ層と連結され、前記外周リサーフ層と共に前記ガードリングを構成する第２導電型の第３不純物領域（２９）を形成する請求項６に記載の半導体装置の製造方法。

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