JP6873336B1 - 半導体イメージセンサ - Google Patents

Abstract

近赤外光に対して高感度かつ小面積での集積化が可能な半導体イメージセンサを提供する。本発明の半導体イメージセンサは、シリコン基板と該シリコン基板上に形成された絶縁膜と絶縁膜上に形成された半導体層とを備えたＳＯＩ基板の前記絶縁膜下のシリコン基板に形成されると共に、シリコン基板の主面に垂直な方向に形成され近赤外光に感度を有するｐｎ接合ダイオードからなる受光素子と、ｐｎ接合ダイオードに逆方向バイアス電圧を印加するための印加電圧を発生させる高電圧発生回路とを備え、シリコン基板の不純物濃度が１×１０12／ｃｍ３乃至１×１０14／ｃｍ３の範囲にあり、膜厚が３００μｍ乃至７００μｍの範囲にあり、印加電圧が１０Ｖ乃至６０Ｖの範囲にある。

Description

本発明は半導体イメージセンサに係り、特に、近赤外光に対して高感度かつ小面積での集積化が可能な半導体イメージセンサに関する。

周知の半導体イメージセンサ（以下、光センサという）としては、受光素子にシリコン基板に形成したｐｎ接合ダイオードを用いたものが知られている。この光センサを動作させるためには、まず、ｐｎ接合ダイオードに逆方向バイアス、即ち、ｐ型半導体層には負、ｎ型半導体層には正のバイアス電圧を印加する必要がある。これにより、ｐｎ接合部にキャリアのない空乏層が形成される。この空乏層に光が照射されると、その光エネルギにより電子正孔対（キャリア）が発生（光電効果という）し、空乏層中の電界により電子は正電圧の印加されたｎ型半導体層中に、正孔は負電圧の印加されたｐ型半導体層に引寄せられる。これにより、ｐｎ接合ダイオードの端子間の電荷量が光信号に応じて変化するため光信号を電気信号に変換（光電変換という）することができる。

シリコン基板を用いたｐｎ接合ダイオードによる光電変換において、検出可能な光の長波長側（光エネルギの低い側）の限界は、シリコン内のバンドギャップ幅により決定される。
シリコンのバンドギャップ幅は約１．１ｅＶであるから、シリコンのｐｎ接合ダイオードを用いた光センサでは、波長が約１，１００ｎｍ以下の光だけが検出可能となる。
この波長（約１,１００ｎｍ）は近赤外領域にある。

図１は、シリコンを媒質とする光の吸収係数を示したもので、波長が１，１００ｎｍ近傍の近赤外光の光吸収係数は小さく検出感度は低い。そのため、従来は何らかの工夫をシリコンの光センサに施すことにより近赤外光に対する感度を向上させていた。
その工夫の一つとして、光センサに入射する近赤外光を光センサ内で分散させることで近赤外光が、光センサ内を通過する光路長を延ばして感度を向上させることが特許文献１や非特許文献１に記載されている。具体的には、受光素子が形成されるシリコンの表面にピラミッド状の凹凸を形成することによりこれを実現していた。

さらに、デフューザと呼ばれる特別な層を受光素子表面に形成することにより近赤外光を分散させ感度の向上を図っていた。しかし、これらの従来の方法は製造プロセスの増加を招き、コストの上昇を伴う。また近赤外光の分散だけでは十分な感度の改善につながらず限界があった。
これに対し、光電変換領域となる空乏層を厚くする方法は感度向上には有効である。

図２は各光波長に対して、空乏層幅と光吸収率との関係を示したものである。この図によれば、空乏層幅を３００μｍ以上に制御出来れば近赤外領域にある光に対して十分な光吸収が得られることが分かる。

図３は、ｐｎ接合が形成されるシリコン基板の不純物濃度に対する、逆方向バイアス電圧と空乏層幅との関係を示したものである。
一般に使用されているシリコン基板の濃度は１×１０¹⁵／ｃｍ^３程度であるが、低濃度基板（〜１×１０¹²／ｃｍ^３）を用いると空乏層幅は同一バイアス電圧で約一桁厚くなることが分かる。

図４は、光波長をパラメータとして、可視光と同程度の感度を持つための逆方向バイアス電圧と基板の不純物濃度との関係を示したものである。
基板濃度が２×１０¹²／ｃｍ^３程度のＦＺ基板を使用して、波長９４０ｎｍの近赤外光に対し、可視光と同程度の感度を持つ光センサを実現するには、５０Ｖ程度のバイアス電圧を印加する必要があることが分かる。
このため、光センサはｐｎ接合ダイオードに逆方向バイアス電圧を印加するための高電圧を発生させる高電圧発生回路を備えている。高電圧発生回路は、通常、電源電圧（ＶＣＣ）を昇圧して所定の高電圧を得るための回路で、チャージポンプ回路が知られている。

チャージポンプ回路は、コンデンサ（Ｃ１〜Ｃ９）とダイオード（Ｄ１〜Ｄ９）とを用いて入力信号（電源電圧：ＶＣＣ）をオン・オフに切り替えることにより実現させる回路で、種々の回路構成が知られており、図５にその一例を示す。
このチャージポンプ回路をシリコン基板に形成すると、その占有面積が増大し、光センサが大型化するという欠点がある。

そこで、チャージポンプ回路を特許文献２に示すように、シリコン基板と該シリコン基板上に形成された絶縁膜と該絶縁膜上に形成された半導体層とを備えたＳＯＩ基板の該半導体層中に形成することも知られている。この文献に開示されているチャージポンプ回路では該半導体層中に形成されたｐ型領域とｎ型領域とを接合して互いに独立した複数のダイオードを形成し、そのダイオードを直列接続している。

特開２０１７−１０８０６２ 特開平７−１７７７２９

Oshiyama et al., "Near-infrared sensitivity enhancement of a back-illuminated complementary metal oxide semiconductor image sensor with a pyramid surface for diffraction structure,"IEEE Tech. Digst. of IEDM 2017, pp.397-400, 2017.

本発明は、シリコン基板に形成される受光素子となるｐｎ接合ダイオードに高電圧の逆方向バイアス電圧を印加したときに十分に厚い（広い）空乏層を得ることが出来、かつ高電圧発生回路による占有面積の増大を招かない半導体イメージセンサを実現することを目的とする。

本発明の半導体イメージセンサは、シリコン基板と該シリコン基板上に形成された絶縁膜と該絶縁膜上に形成された半導体層とを備えたＳＯＩ基板の前記絶縁膜下の前記シリコン基板に形成されると共に、前記シリコン基板の主面に垂直な方向に形成され近赤外光に感度を有するｐｎ接合ダイオードからなる受光素子と、前記ｐｎ接合ダイオードに逆方向バイアス電圧を印加するための印加電圧を発生させる高電圧発生回路とを備え、前記シリコン基板の不純物濃度が１×１０¹²／ｃｍ^３乃至１×１０¹⁴／ｃｍ^３の範囲にあり、膜厚が３００μｍ乃至７００μｍの範囲にあり、前記印加電圧が１０Ｖ乃至６０Ｖの範囲にあることを特徴とする。

また本発明の半導体イメージセンサは、前記絶縁膜を介して、前記半導体層を第１電極とし、前記シリコン基板に形成された拡散層を第２電極とするＢＯＸキャパシタを含み、前記第１電極は前記高電圧発生回路の出力端に接続されることを特徴とする。

また本発明の半導体イメージセンサは、前記ＢＯＸキャパシタの前記絶縁膜の膜厚が１００ｎｍ乃至３００ｎｍの範囲にあることを特徴とする。

本発明の半導体イメージセンサは、前記絶縁膜上の前記半導体層に形成され、チャンネル領域をはさんで互いに接する第１領域と第２領域と、前記チャンネル領域上に形成されたゲート電極とを備え、前記第１領域と前記チャンネル領域とは互いに同一の導電型を有し、前記第２領域と前記チャンネル領域とは互いに異なる導電型を有し、前記ゲート電極と前記第２領域とを接続して、前記チャンネル領域を介した前記第１領域と前記第２領域とをダイオードとして用い、かつ複数個の前記ダイオードを直列接続し、それぞれのダイオードに信号を与え高電圧を出力するチャージポンプ回路を前記高電圧発生回路とすることを特徴とする。

さらに本発明の半導体イメージセンサは、前記半導体層の不純物濃度が１×１０¹⁵／ｃｍ^３乃至３×１０¹⁸／ｃｍ^３の範囲にあり、前記半導体層の膜厚が１０ｎｍ乃至１００ｎｍの範囲にあることを特徴とする。

低不純物濃度のＳＯＩ基板を用い、ＳＯＩ基板の半導体層にチャージポンプ回路からなる高電圧発生回路を形成し、基板内に近赤外光に感度を有するｐｎ接合ダイオードからなる受光素子を形成することにより、単一電源でプロセスや面積の増加も抑制された高感度の近赤外センサを実現することができる。

シリコンを媒質とする光の波長と光吸収係数との関係を示した図。 各光波長に対して、空乏層幅と光吸収率との関係を示した図。 ｐｎ接合が形成されるシリコン基板の不純物濃度をパラメータとして、逆方向バイアス電圧と空乏層幅との関係を示した図。 光波長をパラメータとして、可視光と同程度の感度を持つための逆方向バイアス電圧と基板の不純物濃度との関係を示した図。 コンデンサとダイオードとを用いて入力信号をオン・オフに切り替えることにより実現させるチャージポンプ回路の一例を示す図。 本発明の第１の実施の形態に係る光センサの構成を示す概略平面図。 図６のＡ−Ａ’断面を模式的に示すＡ−Ａ’断面概略図。 周知のＬＤＤ構造のＭＯＳＦＥＴの断面構造図。 バルク（シリコン基板）にＭＯＳＦＥＴを形成した場合の断面構造図。 ＭＯＳＦＥＴが埋込酸化膜（ＢＯＸ）上の半導体層に互いに分離されて形成した場合の断面構造図。 本発明の第１の実施の形態に係る高電圧発生回路部の製造工程図(その１)。 本発明の第１の実施の形態に係る高電圧発生回路部の製造工程図(その２)。 本発明の第１の実施の形態に係る高電圧発生回路部の製造工程図(その３)。 本発明の第１の実施の形態に係る高電圧発生回路部の製造工程図(その４)。 本発明の第１の実施の形態に係る高電圧発生回路部の製造工程図(その５)。 本発明の第１の実施の形態に係る高電圧発生回路部の製造工程図(その６)。 本発明の第１の実施の形態に係る高電圧発生回路部の製造工程図(その７)。 本発明の第２の実施の形態に係る高電圧発生回路部で使用されるダイオードの断面構成図。 図１８に示すダイオードの製造工程図。 受光素子に裏面から光照射したときの光波長に対する量子効率を測定した結果を示す図。 ３種類のダイオードの構造を比較して示した図。 図２１に示した３つのダイオード構造における逆方向バイアス電圧とリーク電流との関係を示した図。

以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。

（第１の実施の形態）
図６は、本発明の第１の実施の形態に係る光センサの構成を示す概略平面図、図７は図６のＡ−Ａ’断面を模式的に示すＡ−Ａ’断面概略図である。
本発明に係る光センサ１０００は、センサ回路部１００と高電圧発生回路部２００と制御回路部３００とから構成される。
センサ回路部１００は、受光素子１００ａと受光素子１００ａに流れる光電流を検出するＭＯＳトランジスタ１１０ａとから構成されている。受光素子１００ａはｐｎ接合ダイオードからなる複数の単センサピクセルＰをアレイ状に配列してセンサ回路部１００が構成されている。受光素子１００ａは、図７に示すように低濃度Ｎ型シリコン基板１０１の裏面に形成されたＮ^＋拡散層１０３をカソード電極とし、この低濃度Ｎ型シリコン基板１０１主面近傍に形成されたＰ^＋拡散層１０５をアノード電極としている。

このように受光素子１００ａは、シリコン基板１０１と該シリコン基板上に形成された埋込酸化膜（ＢＯＸ）１０２と該ＢＯＸ１０２上に形成された半導体層（ＳＯＩ層）１０７とを備えたＳＯＩ基板のＢＯＸ１０２下のシリコン基板１０１の主面に垂直な方向に形成され、波長８００ｎｍ乃至１０００ｎｍ程度の近赤外光に十分な感度を有するようシリコン基板１０１の不純物濃度と、その膜厚が選択される。光電流を検出するＭＯＳトランジスタ１１０ａはＳＯＩ層１０７に形成され図８に示すような周知のＬＤＤ構造のＭＯＳＦＥＴである。

シリコン基板１０１の不純物濃度としては１×１０¹²／ｃｍ^３乃至１×１０¹⁴／ｃｍ^３の範囲で、好ましくは２×１０¹²／ｃｍ^３に選択する。シリコン基板１０１の厚さは受光素子１００ａが完全空乏化できるシリコン厚、例えば最終ウェハ厚３００μｍ乃至７００μｍ、好ましくは５００μｍとなるように選択する。裏面のシリコンをエッチング除去し、その後裏面にリン（Ｐ）をイオン注入し、活性化のため裏面からレーザ照射（レーザアニール）することにより裏面にＮ^＋層１０３を形成する。
このＮ^＋層１０３は空乏層が主面から伸びて、裏面最下部まで到着しないようにするためと、ピクセルアレイ全体で裏面抵抗を十分に下げるために形成される。

制御回路部３００は、センサ回路部１００を制御するもので、垂直シフトレジスタ３１０、ノイズキャンセラ３２０、カラムＡＤＣ３３０、水平シフトレジスタ３４０で構成され、センサ回路部の周辺に配置されている。
なお、制御回路部３００は、本発明とは直接の関連性はないので、その構成や構造については説明を省略する。

高電圧発生回路部２００は、一例として、図５に示すキャパシタ（Ｃ１〜Ｃ９）とダイオード（Ｄ１〜Ｄ９）とを用いたチャージポンプ回路として構成される。なお、図７には、図５に示すチャージポンプ回路の一部が示されており、ＳＯＩ層１０７に形成され、ダイオード接続されている２つのＭＯＳトランジスタ１１０ｂ，１１０ｃは、それぞれ図５に示すダイオードＤ８，Ｄ９に対応する。

また、ＭＩＭキャパシタ１１１はキャパシタＣ８に、ＢＯＸキャパシタ１１２はキャパシタＣ９にそれぞれ対応する。図５に示す他のダイオード（Ｄ１〜Ｄ７）やキャパシタ（Ｃ１〜Ｃ７）については図示は省略されている。ダイオード接続されて構成されている２つのＭＯＳトランジスタ１１０ｂ，１１０ｃの構造はＭＯＳトランジスタ１１０ａと同様に図８に示す周知のＬＤＤ構造のＭＯＳＦＥＴである。

図５に示す高電圧発生回路部２００で発生した高電圧ＶＯ（５）は、図示しないメタル配線層を介してセンサ回路部１００の周辺に設けたシリコン基板１０１の下層のＮ^＋層１０３に供給され、シリコン基板１０１全体が高電圧に保たれ、受光素子部１００ａ内のＰ^＋拡散層１０５からシリコン基板１０１の裏面に向かって十分な厚さの空乏層がシリコン基板１０１内に形成される。

キャパシタ１１１（Ｃ８）は、絶縁層となるＳｉＯＮ膜をＣＶＤ法により下層のアルミニウム配線１０９ａ上に堆積し、その後、その上にＴｉＮを堆積させてパターニングして対抗電極１０９ｂとするＭＩＭキャパシタとして形成される。キャパシタ１１２（Ｃ９）は、高電圧発生回路２００の出力端（Output）に接続されるもので耐圧を大きくとるために埋込酸化膜（ＢＯＸ）１０２を絶縁層として用い、一方の電極をＳＯＩ層１０７に、他方の電極をシリコン基板１０１内のＰウェル層１０６に形成されたＰ^＋拡散層１０５とするもので、ＢＯＸの膜厚を１００ｎｍ乃至３００ｎｍに選択しておけば、５０Ｖ以上の十分に高い耐圧を有する。

図５では、一例として５段のチャージポンプ回路が示されており、入力クロックのハイ（Ｈｉｇｈ）レベル（Ｖｃｃ）の５倍のＤＣ電圧が出力されることになる。
入力が電源電圧ＶＣＣのクロック信号であると、Ｎ段のチャージポンプ回路では、その出力電圧は、
Ｖout（Ｎ）＝ＶＣＣ×Ｎ−Ｖｆ×２（Ｎ−１） ・・・（１）
となる。ここでＶｆはダイオード接続されたＭＯＳＦＥＴの閾値電圧である。
このように適当な段数のチャージポンプ回路を準備することで、所望の高電圧（例えば１０Ｖ乃至６０Ｖ）を電源電圧ＶＣＣから発生させることができる。

図５に示す回路において、各段の電位差Ｖdiffは、
Ｖdiff＝Ｖｃｃ−２Ｖｆ ・・・（２）
となるため、各ダイオードＤ１〜Ｄ９の両端子間には、ＶＣＣ以下の電圧しか印加されない。
しかし、通常のＬＳＩのようにバルク（シリコン基板）にＭＯＳＦＥＴを形成した場合には、後段のダイオード接続されたＦＥＴのドレイン接合部には高電圧（例えば３０Ｖ）が図９に示すようにそのまま印加されてしまう（なお、ゲート（Ｇ）とソース（Ｓ）間には閾値電圧（１．８Ｖ）が印加される。）ため、ｐｎ接合部がこの高電圧に耐え得るように接合を傾斜化させて電界を緩和するなどの措置を必要とし、追加のプロセスが必要となり複雑化し、またＭＯＳＦＥＴの面積の増大化を招いていた。

これに対し、本発明では、ダイオードとなるＭＯＳＦＥＴが図１０に示すように埋込酸化膜（ＢＯＸ）上の半導体層に互いに分離されて形成されているため、各段のダイオードが完全に分離され、電源電圧ＶＣＣに耐えるだけの耐圧があれば足り、高電圧発生回路であっても通常の電源電圧ＶＣＣで動作可能なＭＯＳＦＥＴを使用することができる。
またキャパシタＣ１〜Ｃ８にもＶＣＣ以下の電圧しか印加されないので、図７に示すようなＭＩＭキャパシタ１１１を用いることができる。
ただし、出力電圧安定用のキャパシタＣ９にはそのまま高電圧が印加されるため、キャパシタに耐圧確保が必要となる。本発明においては、１００〜３００ｎｍの厚さのＢＯＸ１０２を使用して十分な耐圧を確保している。

なお、図７に示す高電圧発生回路部２００では、出力される高電圧は、受光素子１００ａのｐｎ接合キャパシタの片方の端子（Ｎ^＋層１０３）に接続されていることからキャパシタＣ９は省略することも可能である。
このように、低不純物濃度のＳＯＩ基板と、ＳＯＩ基板の半導体層にチャージポンプ回路を構成する高電圧発生回路を組み合わせることで、単一電源でプロセスや面積の増加も抑制された高感度の近赤外センサを作製することができる。

次に図１１〜図１７を参照して本発明の光センサ１０００の第１の実施の形態に係る高電圧発生回路部２００の製造工程を説明する。
まず図１１（Ａ）に示すように、出発材料（Starting material）として不純物濃度が１×１０¹²／ｃｍ^３乃至１×１０¹⁴／ｃｍ³の範囲にあるＮ型リンドープされた低濃度シリコン基板５０１上に１００ｎｍ乃至３００ｎｍの埋込酸化膜（ＢＯＸ）５０２、その上に膜厚が１０ｎｍ乃至１００ｎｍの範囲にある不純物濃度が約１×１０¹⁵／ｃｍ³のボロンドープされた薄いシリコン層（ＳＯＩ層）５０３を備えたシリコン基板を準備する。
このような仕様のシリコン基板は公知のスマートカット法や張り合わせ法によって製造され、ウェハベンダより供給されている。

次に、図１１（Ｂ）に示すようにレジストを用いたホトリソグラフィとそのレジストをマスクとしたシリコン（Ｓｉ）のドライエッチングによりＳＯＩ層５０３をパターニングし、アクティブ領域を形成する。
なお、図中、左側にＮチャネルＭＯＳＦＥＴが、右側にＰチャネルＭＯＳＦＥＴが形成されるものとする。

次に、図１１（Ｃ）に示すように素子分離を行う。周知の素子分離技術であるＳＴＩ（Shallow Trench Isolation）を用いて、アクティブなＳＯＩ層５０３間を素子分離酸化膜５０４で埋め込む。
次に、図１１（Ｄ）に示すように、ホトリソグラフィとレジストをマスクとしたイオン注入技術を用いて、ＮチャネルＭＯＳＦＥＴ側のＳＯＩ層５０３ａの上層にボロン（ＢＦ₂ ^＋)、ＰチャネルＭＯＳＦＥＴ側のＳＯＩ層５０３ｂの上層にリン（Ｐ^＋）をドープし、それぞれ所望の閾値となるように所望のドーズ・エネルギでイオン注入を行う。

次に、図１２（Ｅ）に示すように、ホトリソグラフィにより作成したレジストパターン５０５をマスクとして、ボロン（Ｂ^＋）を下層のシリコン基板５０１に注入し、低濃度のＰｗｅｌｌ層５０６を形成する。この時上層にあるＳＯＩ層５０３ａ，５０３ｂにはわずかなボロンしか注入されないため、その不純物濃度はほとんど変化しない。レジストパターン５０５はイオン注入後除去される。
次に、図１２（Ｆ）に示すように、熱酸化により、ＳＯＩ層５０３ａ，５０３ｂの上層にゲート酸化膜（シリコン酸化膜）５０７を形成する。

次に図１２（Ｇ）に示すように、ゲート電極となるポリシリコンをＣＶＤ（Chemical Vapor Deposition）により表面全面に堆積させ、ホトリソグラフィとレジストをマスクとするドライエッチングにより、ポリシリコンからなるゲート電極５０８を形成する。
次に図１２（Ｈ）に示すように、下層のシリコン基板５０１とのコンタクトを形成するために、コンタクト部にある素子分離酸化膜５０４と埋込酸化膜５０２とをホトリソグラフィとレジストをマスクとしたドライエッチングにより除去し、ＢＯＸウインドを形成する。

次に、図１３（Ｉ）に示すように、通常のホトリソグラフィとレジストをマスクとしたボロン（Ｂ^＋）のイオン注入により、センスノードとなるＰ^＋層５０９を形成する。レジストはイオン注入後除去する。
次に図１３（Ｊ）に示すように、ホトリソグラフィとゲート電極５０８をマスクとしたイオン注入により、ＮチャネルＭＯＳＦＥＴ側には、ヒ素（Ａｓ）を注入したソース・ドレインｎ^＋層５１０をＰチャネルＭＯＳＦＥＴ側には、ボロン（ＢＦ_２）を注入したソース・ドレインｐ^＋層５１１を形成する。なおゲート電極５０８にサイドウォール（ＳＷ）を周知の方法で形成することで、ソース・ドレインｎ^＋層の内側にｎ⁻層をソース・ドレインｐ＋層の内側にｐ−層を形成し、ＬＤＤタイプのＭＯＳＦＥＴとすることが出来る。
センスノードｐ^＋層５０９を含めたこれらの拡散層（ソース・ドレインｎ^＋層５１０およびソース・ドレインｐ^＋層５１１）での不純物の活性化のため高温（１,000℃程度）で、１０秒程度の熱処理（アニール）をチッ素（Ｎ_２）雰囲気中で行う。

次に図１３（Ｋ）に示すように、層間絶縁（シリコン酸化膜）５１２をＣＶＤにより全面に堆積させ、表面平坦化のために化学機械研磨（ＣＭＰ）を行う。
その後図１３（Ｌ）に示すように、ホトリソグラフィとレジストをマスクとするドライエッチングにより層間絶縁膜に素子間の電気的接続用のコンタクトホールを形成する。

次に、図１４（Ｍ）に示すように、コンタクト内を導電物で埋め込むため、図示しないバリアメタル（Ｔｉ／ＴｉＮ），タングステン（Ｗ）をＣＶＤにより埋積させ、その後ＣＭＰにより層間絶縁膜５１２上部のＷ及びＴｉ／ＴｉＮを除去し、ＭＩタングステンプラグ５１３を形成する。
次に図１４（Ｎ）に示すように、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮを順次スパッタし、ホトリソグラフィとレジストをマスクとしたドライエッチングにより、Ｍ１配線５１４を形成する。この後、図示しない、絶縁膜の堆積、平坦化（ＣＭＰ）、ビアホール形成、プラグ埋込、配線層の形成パターニングを繰り返すことにより、層間絶縁膜５１２の上層に複数のＭ１配線５１４を形成することが出来る。

次に、図１５（Ｏ）に示すように、Ｍ２タングステンプラグ５１６に接続された２層目のＭ２配線５１７上にＭＩＭキャパシタを形成する場合、Ｍ２配線５１７のパターニング後、キャパシタの絶縁膜となるＳｉＯＮ膜をＣＶＤによりＭ２配線５１７上に堆積し、その後、キャパシタの対抗電極となるＴｉＮからなるＭＩＭ電極５１９をスパッタし、パターニングすることにより、ＭＩＭキャパシタが形成される。

次に、図１６（Ｐ）に示すように、全面にＭ２−Ｍ３層絶縁膜５２０を堆積し、コンタクトホール内にＭ３タングステンプラグをスパッタし、図１４（Ｎ）、図１５（Ｏ）で説明したと同様のプロセスを繰返して、Ｍ３配線５２２を形成し、パッシベーション５２３に所望の開口を設けてボンディングパッドを形成することにより表面処理を完了する。

最後に、センサが完全空乏化できるように最終ウェハ厚を３００μｍ乃至７００μｍとなるように、シリコン基板５０１の裏面をグラインドし、ウェットエッチングによりダメージ層を除去する。その後、裏面にリンをイオン注入し、活性化のため、裏面からレーザアニールで行って、その後シリコン基板５０１の裏面にｎ^＋層５２４を形成する。
なお第１の実施の形態においては、高電圧発生回路２００で使用されるダイオード（Ｄ１〜Ｄ９）は、図１３（Ｊ）で形成された、ＮチャネルＭＯＳＦＥＴを図１０に示すように、ドレイン（Ｄ）とゲート（Ｇ）とを接続して使用している。

本発明の第２の実施の形態では、図１８に示すように、埋込酸化膜（ＢＯＸ）５０２上の半導体層であるＳＯＩ層６０３にチャンネル領域６０３ａをはさんで互いに接する第１領域６０３ｂと第２領域６０３ｃとを形成し、チャンネル領域６０３ａ上にゲート酸化膜６０７を介して形成されたゲート電極６０８を備え、第１領域６０３ｂとチャンネル領域６０３ａとは互いに同一の導電型を有し、第２領域６０３ｃとチャンネル領域６０３ａとは互いに異なる導電型を有し、ゲート電極６０８と第２領域６０３ｃとを接続して、チャンネル領域６０３ａを介した第１領域６０３ｂと第２領域６０３ｃをダイオード（Ｄ１〜Ｄ９）として使用している。

図１８に示すようなダイオードは図１０に示すＳＯＩ−ＭＯＳＦＥＴの構造とほぼ同等であり、図１１乃至図１７で説明したプロセスフロー自体はほとんど変わらない。
即ち、図１１（Ｄ）において、ＳＯＩ層５０３ａ，５０３ｂの両方にリン（Ｐ^＋）をドーピングし、図１３（Ｊ）において右側のＰチャネルＭＯＳＦＥＴのソース（Ｓ）をｐ^＋／ｐ⁻層からｎ^＋／ｎ⁻層に変更しただけであり、ソース及びドレインへのイオン注入時にゲート５０８の真ん中でレジストをマスクにして図１９に示すようにヒ素（Ａｓ^＋）とボロン（ＢＦ_２ ^＋）とを打ち分ければ図１８に示すようなダイオードを作製することができる。

図２０は図７に示すような受光素子１００ａに裏面から光照射したときの光波長に対する量子効率を測定した結果を示す図である。なおｐｎ接合に印加した逆バイアス電圧は３０Ｖである。
非特許文献１に示されるセンサと比較して、本発明に係るセンサは９００ｎｍ〜１,０００ｎｍの光波長の近赤外光に対してかなり高い量子効率が得られることが分かる。

次にチャージポンプ内のＳＯＩ構造で使用される３種類のダイオードについて、逆方向バイアス時のリーク電流について考察する。
リーク電流が増加すると、チャージポンプ回路の昇圧効果が悪くなり、所望の電圧に昇圧するためのダイオードとキャパシタとのセットの段数を増やさねばならず、面積が大きくなるという不具合につながるからである。

図２１は３種類のダイオードの構造を比較して示したもので、（Ａ）は特許文献２に記載されたダイオード、（Ｂ）はＭＯＳＦＥＴをダイオード接続して構成されるもので、本発明の第１の実施の形態で使用されているもの（図１０参照）、（Ｃ）は本発明の第２の実施の形態で使用されているもの（図１８参照）である。

（Ａ）に示す構造のダイオードは、構造及びプロセス上、矢線で示す面がプロセスダメージを受け易く、また表面準位を低減するための酸化も出来ない。そのため界面準位が多く、逆バイアス時には空乏層がこの界面と接触するため、界面準位を介した表面再結合電流が流れ、リーク電流が増加するという欠点がある。
（Ｂ）に示す構造のダイオードは、チャネル領域上にゲート酸化膜が形成されているため、表面準位は（Ａ）のものに比較して少ない。しかし、所謂、ＧＩＤＬ（Gate Induced Drain Leakage）によって逆バイアス時のリーク電流が増加するという欠点がある。
（Ｃ）に示す構造のダイオードは、ＳＯＩのシリコン表面と酸化膜の界面で空乏層ができるところはゲート酸化膜のところであるため、良好な界面であり、界面準位は少ないため、準位を介するリーク電流は抑えられる。
逆バイアスが印加されているときｎ^＋／ｎ⁻／ｎ部分でのＧＩＤＬ発生の可能性はあるが、ｎ^＋／ｎ⁻／ｎの構造となっているため、空乏層が横方向に広がり易くなり横方向電界を十分に緩和できる。従ってＧＩＤＬの発生量は十分に抑えられる。

図２２は、図２１に示した３つのダイオード構造における逆方向バイアス電圧とリーク電流との関係を示した図である。
逆バイアス電圧を−１．８Ｖとし、図２１（Ｃ）に示すダイオードを使用することで、リーク電流は、測定限界以下となり、図２１（Ａ）に示すダイオードに比して、約２桁以上リーク電流を低減することが出来る。

５０１ 低濃度シリコン基板
５０２ 埋込酸化膜
５０３ ＳＯＩ層
５０４ 素子分離酸化膜
５０５ レジストパターン
５０６ Ｐｗｅｌｌ層
５０７ ゲート酸化膜
５０８ ゲート電極
５０９ センスノードｐ^＋層
５１０ ソース・ドレインｎ^＋層
５１１ ソース・ドレインｐ^＋層
５１２ 層間絶縁膜
５１３ Ｍ１タングステンプラグ
５１４ Ｍ１配線
５１５ Ｍ１−Ｍ２層間絶縁膜
５１６ Ｍ２タングステンプラグ
５１７ Ｍ２配線
５１８ ＭＩＭ絶縁膜
５１９ ＭＩＭ電極
５２０ Ｍ２−Ｍ３層間絶縁膜
５２１ Ｍ３タングステンプラグ
５２２ Ｍ３配線
５２３ パッシベーション
５２４ 裏面ｎ^＋層

Claims (4)

1. シリコン基板と該シリコン基板上に形成された絶縁膜と該絶縁膜上に形成された半導体層とを備えたＳＯＩ基板の前記絶縁膜下の前記シリコン基板に形成されると共に、前記シリコン基板の主面に垂直な方向に形成され近赤外光に感度を有するｐｎ接合ダイオードからなる受光素子と、
   前記ｐｎ接合ダイオードに逆方向バイアス電圧を印加するための印加電圧を発生させる高電圧発生回路と、
   前記絶縁膜を介して、前記半導体層を第１電極とし、前記シリコン基板に形成された拡散層を第２電極とするＢＯＸキャパシタとを含み、
   前記第１電極は前記高電圧発生回路の出力端に接続され、
   前記シリコン基板の不純物濃度が１×１０¹²／ｃｍ^３乃至１×１０¹⁴／ｃｍ^３の範囲にあり、膜厚が３００μｍ乃至７００μｍの範囲にあり、前記印加電圧が１０Ｖ乃至６０Ｖの範囲にあることを特徴とする半導体イメージセンサ。
2. 前記ＢＯＸキャパシタの前記絶縁膜の膜厚が１００ｎｍ乃至３００ｎｍの範囲にあることを特徴とする請求項１に記載の半導体イメージセンサ。
3. 前記絶縁膜上の前記半導体層に形成され、チャンネル領域をはさんで前記チャンネル領域に接する第１領域と第２領域と、前記チャンネル領域上に形成されたゲート電極とを備え、前記第１領域と前記チャンネル領域とは互いに同一の導電型を有し、
   前記第２領域と前記チャンネル領域とは互いに異なる導電型を有し、
   前記ゲート電極と前記第２領域とを接続して、前記チャンネル領域を介した前記第１領域と前記第２領域とをダイオードとして用い、かつ複数個の前記ダイオードを直列接続し、それぞれのダイオードに信号を与え高電圧を出力するチャージポンプ回路を前記高電圧発生回路とすることを特徴とする請求項１又は２に記載の半導体イメージセンサ。
4. 前記半導体層の不純物濃度が１×１０¹⁵／ｃｍ^３乃至３×１０¹⁸／ｃｍ^３の範囲にあり、前記半導体層の膜厚が１０ｎｍ乃至１００ｎｍの範囲にあることを特徴とする請求項１乃至３のいずれかに記載の半導体イメージセンサ。

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