JP6895397B2 - 加速度センサ - Google Patents

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Description

本発明は、加速度センサに関し、特に、ＭＥＭＳ（Micro Electro Mechanical Systems）静電容量型の低雑音かつ低消費電力の加速度センサに関する。
石油・天然ガスなどの新規油田・ガス田の探査や埋蔵量モニタのための反射法地震探査では、資源が埋蔵されていると予測される地層の地表面上に、多数の加速度センサが所定の２次元配置となるようにばら撒かれて設置された後、人工地震を起こしてその地震波が地層により反射してくる反射波を加速度として捉える。２次元的に配置されたセンサ群で一斉に受けた加速度データを解析して、地層の状態を調べて石油・天然ガスなどの資源の有無を判定する用途などに使用される。反射法地震探査用の加速度センサは、微弱な加速度信号を検出するために、他の分野の加速度センサと比べて桁違いに雑音が小さい必要がある。また、多数のセンサを用いるため、各々が低コストである必要があり、そのため、低消費電力化によるバッテリコストの低減と、量産しやすいＭＥＭＳによるセンサの実現が求められている。
非特許文献１にＭＥＭＳ静電容量型の加速度センサが開示されている。安定的に低雑音を実現するために、サーボ制御を用いている。加速度信号検出用とサーボ力印加用にＭＥＭＳ容量素子を共用し、時分割処理で、加速度信号検出とサーボ制御とを交互に行う。しかしながら、時分割処理では、加速度信号検出とサーボ制御の各々の動作期間が半分となるため、内部の回路を２倍高速に動作させたり、より高い電圧をサーボ力印加用に生成したりする必要があり、消費電力が増加する。
特許文献１に開示された方式では、加速度信号検出用のＭＥＭＳとサーボ力印加用のＭＥＭＳをともに独立して備えることで、加速度信号検出とサーボ制御が同時平行で行われるため、消費電力を低減できる。ただし、ＭＥＭＳの構造は時分割処理の場合より複雑になる。
特許文献１や非特許文献１の方式では、Ａ／Ｄ（アナログデジタル）変換器で検出信号をデジタル化した後、デジタル領域でＰＩＤ（Proportional-Integral-Differential）制御を行うため、高精度、かつ、きめ細かいＰＩＤ制御を実施できる。これにより低雑音化が可能になる。また、ＰＩＤ制御により算出されたサーボ制御信号を、その正負に応じて＋1または−1に２値化して、ＭＥＭＳに印加している。
特開２０１６−０７０８１５号公報
M. Pastre， M. Kayal， H. Schmid， A. Huber， P. Zwahlen， A. Nguyen and Y. Dong， "A 300Hz 19b DR Capacitive Accelerometer based on a Versatile Front End in a 5th-order △Σ Loop，" 2009 IEEE European Solid-State Circuits Conference， pp. 288-291， Sep. 2009.
発明者の検討結果から、特許文献１や非特許文献１の方式には、さらなる低雑音化を進める上で、以下の課題があることが分かった。
すなわち、前記サーボ制御信号の２値化の際に生じる誤差の内、ＭＥＭＳの高次共振周波数近傍の周波数領域の成分が低周波雑音に変換され、信号帯域内の雑音レベルを上昇させてしまう。
そこで、本発明は、前記サーボ制御信号の２値化処理において、ＭＥＭＳの高次共振周波数近傍の量子化誤差成分のスペクトル密度を下げるデルタシグマ変調機能を採用することを目的とする。
本発明のＭＥＭＳ静電容量型加速度センサの好ましい例では、静電容量型ＭＥＭＳ、Ｃ／Ｖアンプ、アナログデジタル変換器、デジタルＰＩＤ制御部、２値化器を備え、前記静電容量型ＭＥＭＳの出力する電荷信号を前記Ｃ／Ｖアンプが電気信号に変換し、前記電気信号に基づくアナログ信号を前記アナログデジタル変換器がデジタル信号に変換し、前記デジタル信号に基づいて、前記デジタルＰＩＤ制御部は制御信号を算出し、前記制御信号を前記２値化器が２値信号に変換し、前記２値信号により前記静電容量型ＭＥＭＳが制御される負帰還のサーボ制御ループが形成され、前記デジタルＰＩＤ制御部は、前記制御信号を算出するために少なくとも１回の積分を行い、前記２値化器は、積分器と減算器と符号化器を備えた帰還ループを形成しており、及び、前記符号化器は、その入力信号が正の値または負の値であるかに応じて、２値の出力を生成するように構成する。
また、本発明の他の特徴として、前記ＭＥＭＳ静電容量型加速度センサにおいて、前記２値化器は、２つの積分器を直列に備えるように構成する。
また、本発明の更に他の特徴として、前記ＭＥＭＳ静電容量型加速度センサにおいて、前記２値化器は、直列に配置された２つの積分器、および、後段の積分器の出力信号が前段の積分器の前に帰還されるローカルループを備えるように構成する。
サーボ制御信号の２値化の際に生じる誤差の内、ＭＥＭＳの高次共振周波数近傍の周波数領域の成分が低減するため、低周波雑音への変換量が低減し、信号帯域内の雑音レベルの上昇を抑制できる。
図１(Ａ)は従来技術のＭＥＭＳ加速度センサの構成図であり、図１(Ｂ)は1bit量子化器の出力の周波数スペクトルを示す図である。 実施例１のＭＥＭＳ加速度センサの構成図である。 図３(Ａ)は実施例１の効果を、図３(Ｂ)の従来例と比較して説明する図である。 実施例２のＭＥＭＳ加速度センサの構成図である。 図５(Ａ)は実施例２の効果を、図５(Ｂ)の従来例と比較して説明する図である。 実施例３のＭＥＭＳ加速度センサの構成図である。 図７(Ａ)は実施例３の効果を、図７(Ｂ)の従来例と比較して説明する図である。 実施例１のデジタル１次デルタシグマ変調器の構成例を説明する図である。 実施例２のデジタル２次デルタシグマ変調器の構成例を説明する図である。 実施例２のデジタル２次デルタシグマ変調器の図９とは別の構成例を説明する図である。 実施例２のデジタル２次デルタシグマ変調器の図９、１０とは別の構成例を説明する図である。 実施例３のデジタルＢＰデルタシグマ変調器の構成例を説明する図である。 各実施例におけるＰＩＤ制御部の構成例を説明する図である。 実施例１から実施例３におけるＭＥＭＳおよびＣ／Ｖアンプの構成例を詳細化した実施例４を説明する図である。 実施例４におけるＭＥＭＳの構成を変えた実施例５を説明する図である。
本発明の説明に先立ち、図１(Ａ)、(Ｂ)により、特許文献１や非特許文献１で開示されているＭＥＭＳ加速度センサの課題を説明する。
ＭＥＭＳ加速度センサは、機械部分がＭＥＭＳで構成され、重力よりも極めて微小な振動加速度を検知する一つの錘（可動電極部）を備えた静電容量型のＭＥＭＳ11、Ｃ／Ｖアンプ12、アナログ信号処理部13、Ａ／Ｄ（アナログデジタル）変換器14、デジタル信号処理部15、ＰＩＤ制御部16、1bit量子化器17の順に接続されている。1bit量子化器17の出力が加速度センサとしての出力となり、この後、適宜、デジタルフィルタが挿入され、信号帯域外の成分が抑圧される。また、1bit量子化器17の出力は高電圧ドライバ18に接続され、高電圧ドライバ18の出力がＭＥＭＳ11に印加されることで負帰還のサーボ制御ループが形成される。
ＭＥＭＳ11は、外部から印加される加速度信号による慣性力と、高電圧ドライバ18の出力電圧が生成する静電気力によるサーボ力との差分の力を受けて、可動電極(図示せず)が動き、それにより容量値が変化する。ＭＥＭＳ11にはキャリアクロック電圧も印加されており、これにより、前記容量値の変化が電荷の変化に変換されるとともに振幅変調される。前記振幅変調された電荷の変化は、ＭＥＭＳ11に接続されたＣ／Ｖアンプ12により電圧変化に変換される。アナログ信号処理部13は、アンプやアナログフィルタを含んでおり、アンプにより前記電圧変化を増幅し、また、アナログフィルタにより不要成分や雑音を除去する。Ａ／Ｄ変換器14は、前記増幅された電圧変化のアナログ信号をデジタル値に変換する。デジタル信号処理部15は、Ａ／Ｄ変換器14の出力を可動電極の変位に比例した値に変換する復調や不要信号成分の除去などを行なう。
さらに、ＰＩＤ制御部16は、積分や減算の演算を含むＰＩＤ制御を行って、サーボ制御信号を算出する。1bit量子化器17は符号判定器であり、前記サーボ制御信号が正（非負）ならば、+1を、負ならば-1を出力する。これによりサーボ制御信号が２値化される。高電圧ドライバ18は、+1または-1の信号を、+VSV、-VSV（VSVは10V〜20V程度の高電圧）の高電圧信号に変換し、それがＭＥＭＳ11に印加されることで負帰還のサーボ制御ループが形成される。
1bit量子化器17による前記２値化を行なわないで（1bit量子化器17を採用しないで）、ＰＩＤ制御部16のサーボ制御信号出力によりサーボ制御を行なおうとする場合、ＰＩＤ制御部16の出力を表現するデジタル語長がＮビットであれば、前記高電圧ドライバ18を、高電圧出力のＮビットＤ／Ａ（デジタルアナログ）変換器に置換する必要性が生じる。この高電圧の多ビットＤ／Ａ変換器により、雑音、消費電力、非線形性が増加してしまう。そのため、従来は、サーボ制御信号の２値化(1bitで量子化)することは量子化誤差が多分に生じるのだけれど、敢えて1bit量子化器17を採用して、重要な役割を果たしている。
前記負帰還のサーボ制御ループにより、定常状態において、入力加速度信号による慣性力とサーボ力が釣り合うように制御される。そのため、サーボ力を生み出す源である1bit量子化器17の出力をセンサ出力とすることができる。
図１(Ｂ)は、センサ出力、すなわち、1bit量子化器17の出力の周波数スペクトルを示している。信号帯域内30（例えば、本実施例では100Hz以内を信号帯域とする。）に立つトーン32は、単一周波数の加速度信号入力に対応したスペクトルの一例である。また、それ以外の実線のプロファイル33は量子化誤差による雑音フロアである。1bit量子化器17は前記の通り２値化を行なうため、その出力は本来のサーボ制御信号であるＰＩＤ制御部16の出力とは異なる。その差分が量子化誤差である。周波数スペクトルの図の横の実線34が示す通り、量子化誤差成分は高周波領域で大きい。一方、低周波領域の量子化誤差成分は、例えばＰＩＤ制御部16が３次のＰＩＤ制御を行う場合、図の斜めの点線35が示すように周波数の３乗（f3）で抑圧されるため、低周波の信号帯域内では十分小さくなるはずである。
しかしながら、発明者の検討により、以下の機構で信号帯域内30の雑音が上昇することが分かった。すなわち、図示した通り、大きなスペクトル密度を持つ高周波領域の量子化誤差の内、ＭＥＭＳの高次共振周波数近傍の周波数領域31の成分が低周波雑音に変換され(36)、信号帯域内30の雑音レベル37を上昇させてしまう。ＭＥＭＳには、加速度センサとしての動作に必要な基本共振モード以外に、ＭＥＭＳの有限の剛性や機械的接合部の有限の強度に起因する高次共振モードが多数、存在する。特に、振幅の大きな高次共振モードが多数存在する周波数領域を「高次共振モード領域」31として図示した。
高次共振モード領域31の量子化誤差成分の内、各高次共振モードの共振周波数近傍の周波数領域に存在する量子化誤差成分が、ＭＥＭＳの高次共振モードを励振し、さらに、ＭＥＭＳ構造の非対称性に起因する非線形性によって、前記励振が信号帯域内の低周波の振動に変換される(36)。これにより低周波の雑音が上昇する機構を見出した。
以上を踏まえて、本発明の実施の形態を以下に説明する。
図２により、実施例１を説明する。実施例１は、上記で説明した図１の構成において、1bit量子化器に代えて、デジタル１次デルタシグマ変調器(２値化器)21を用いたものである。
ＭＥＭＳ加速度センサは、静電容量型のＭＥＭＳ11、Ｃ／Ｖアンプ12、アナログ信号処理部13、Ａ／Ｄ（アナログデジタル）変換器14、デジタル信号処理部15、ＰＩＤ制御部16、デジタル１次デルタシグマ変調器21の順に接続されている。デジタル１次デルタシグマ変調器21の出力が加速度センサとしての出力となり、この後、適宜、デジタルフィルタが挿入され、信号帯域外の成分が抑圧される。また、デジタル１次デルタシグマ変調器21の出力は高電圧ドライバ18に接続され、高電圧ドライバ18の出力がＭＥＭＳ11に印加されることで負帰還のサーボ制御ループが形成される。
ＭＥＭＳ11は、外部から印加される加速度信号による慣性力と、高電圧ドライバ18の出力電圧が生成する静電気力によるサーボ力との差分の力を受けて、可動電極が動き、それにより容量値が変化する。ＭＥＭＳ11にはキャリアクロック電圧も印加されており、これにより、前記容量値の変化が電荷の変化に変換されるとともに振幅変調される。前記振幅変調された電荷の変化は、ＭＥＭＳ11に接続されたＣ／Ｖアンプ12により電圧変化に変換される。アナログ信号処理部13は、アンプやアナログフィルタを含んでおり、アンプにより前記電圧変化を増幅し、また、アナログフィルタにより不要成分や雑音を除去する。Ａ／Ｄ変換器14は、前記増幅された電圧変化のアナログ信号をデジタル値に変換する。デジタル信号処理部15は、復調や不要成分の除去などを行なう。
さらに、ＰＩＤ制御部16は、積分や減算の演算を含むＰＩＤ制御を行って、サーボ制御信号を算出する。デジタル１次デルタシグマ変調器(２値化器)21は、前記サーボ制御信号をパルス密度変調して、+1または-1の２値で出力する。高電圧ドライバ18は、+1または-1の信号を、+VSV、-VSV（VSVは10V〜20V程度の高電圧）の高電圧信号に変換し、それがＭＥＭＳ11に印加されることで負帰還のサーボ制御ループが形成される。デジタル１次デルタシグマ変調器(２値化器)21による２値化により、高電圧の多ビットＤ／Ａ変換器を不要化できるため、それによる雑音、消費電力、非線形性を回避できる。この点は図１の場合と同様である。
前記負帰還のサーボ制御ループにより、定常状態において、入力加速度信号による慣性力とサーボ力が釣り合うように制御される。そのため、サーボ力を生み出す源であるデジタル１次デルタシグマ変調器21の出力をセンサ出力とすることができる。
本実施例の効果を図３(Ａ)により説明する。図１(Ａ)、(Ｂ)で説明した通り、サーボ制御信号を正負の符号判定により２値化する方式では、図３(Ｂ)（従来）のように、ＭＥＭＳの高次共振モード領域31に存在する大きなスペクトル密度の量子化誤差成分が、信号帯域内30の低周波雑音に変換(36)されてしまう。一方、本実施例では、デジタル１次デルタシグマ変調器21によりサーボ制御信号を２値化することで、図３(Ａ)（実施例１）のように、ＭＥＭＳの高次共振モード領域31における量子化誤差成分のスペクトル密度34を低減できる。その結果として、低周波雑音への変換量(36)を低減でき、信号帯域内30の雑音レベルの上昇を抑制できる。
図８により、デジタル１次デルタシグマ変調器21の構成と動作の一例を説明する。加算器821の出力が１サンプル遅延器822により１クロック周期分だけ遅延された後、再び前記加算器821により加算される構成で、遅延無し積分器82を形成している。遅延無し積分器82で積分された信号は1bit量子化器(符号化器)83に入力され、その正負に応じて、+1または-1に２値化される。前記1bit量子化器(符号化器)83の出力は、デジタル１次デルタシグマ変調器としての出力になる。また、1bit量子化器83の出力は、１サンプル遅延器84により１クロック周期分だけ遅延された後、デジタル利得85によりＭ倍に増幅される。前記Ｍ倍に増幅された信号が減算器81において入力信号から減算されることにより、負帰還制御ループが形成される。前記負帰還制御により、デジタル１次デルタシグマ変調器21の出力は、入力信号をパルス密度変調した+1または-1の２値信号となる。２値化は1bit量子化器(符号化器)83において行われ、その際に量子化誤差が生じる。すなわち、1bit量子化器83の入出力の値の差分が量子化誤差である。遅延無し積分器82による前記１回の積分と前記負帰還制御のはたらきにより、前記量子化誤差は、デジタル１次デルタシグマ変調器21の出力において、高周波領域で周波数に比例するスロープで抑圧される。そのため、前記図３(Ａ)（実施例１）で説明した通り、高次共振モード領域31における量子化誤差成分のスペクトル密度が低減する。なお、図８で説明したＭ倍のデジタル利得85により、デジタル１次デルタシグマ変調器の扱える入力信号範囲が概ね±Ｍとなる。そのため、Ｍの値は、ＰＩＤ制御部16の出力振幅範囲を考慮して適切に設定される。
図１３により、ＰＩＤ制御部16の構成と動作を説明する。加算器1311の出力が１サンプル遅延器1312により１クロック周期分だけ遅延された後、再び前記加算器1311により加算される構成で、遅延無し積分器131を形成している。また、ゼロ点生成器132は、入力信号がデジタル利得1321により増幅された信号と、入力信号が１サンプル遅延器1322により１クロック周期分だけ遅延され、デジタル利得1323により増幅された信号との差分を減算器1324において算出する。ゼロ点生成器132において、利得a倍、ゼロ点周波数fZを実現するために、すなわち、連続時間表現相当で、a*{1+s/(2π*fZ)}の伝達関数を実現するために、デジタル利得1321の利得は、a*{1+1/(2π*fZ*T)}に、デジタル利得1323の利得は、a/(2π*fZ*T)に設定される。ここで、Tは１クロック周期である。
遅延無し積分器131，133はＰＩＤ制御部の中心となる積分動作を与える。また、ゼロ点生成器はＰＩＤ制御の安定化に必要である。図１３に示す通り、遅延無し積分器131，133をｎ段直列接続することでｎ回積分を行ない、それによりｎ次のＰＩＤ制御を実現する。また、ゼロ点生成器132，134も複数段、直列接続してＰＩＤ制御の安定性を確保する。なお、ゼロ点生成器の段数は遅延無し積分器の段数と等しくなくてもよい。
図４により、実施例２を説明する。実施例２では、実施例１のデジタル１次デルタシグマ変調器21をデジタル２次デルタシグマ変調器41に置換しているが、それ以外の動作は、実施例１と同様である。
図５(Ａ)、(Ｂ)により、本実施例の効果を説明する。本実施例では、デジタル２次デルタシグマ変調器を適用することで、図５(Ａ)（実施例２）の通り、図３(Ａ)（実施例１）よりも、高次共振モード領域31における量子化誤差成分のスペクトル密度34をより一層低減できている。その結果として、低周波雑音への変換量(36)をより一層低減でき、信号帯域内30の雑音レベルの上昇をより一層抑制できる。
図９により、デジタル２次デルタシグマ変調器41の構成と動作の一例を説明する。加算器911の出力が１サンプル遅延器912により１クロック周期分だけ遅延された後、再び前記加算器911により加算される構成で、遅延無し積分器91を形成している。同様に、加算器931の出力が１サンプル遅延器932により１クロック周期分だけ遅延された後、再び前記加算器931により加算される構成で、第二の遅延無し積分器93を形成している。遅延無し積分器91で積分された信号は、減算器92を経て、遅延無し積分器93において更に２回目の積分が行なわれる。前記２回目の積分が行なわれた信号は、1bit量子化器(符号化器)83において、その正負に応じて、+1または-1に２値化される。前記1bit量子化器(符号化器)83の出力は、デジタル２次デルタシグマ変調器(２値化器)41としての出力になる。また、1bit量子化器83の出力は、１サンプル遅延器84により１クロック周期分だけ遅延された後、デジタル利得85によりＭ倍に増幅される。前記Ｍ倍に増幅された信号が減算器81において入力信号から減算されることにより、負帰還制御ループが形成される。また、前記Ｍ倍に増幅された信号は、減算器92により、遅延無し積分器91の出力からも減算される。前記負帰還制御により、デジタル２次デルタシグマ変調器(２値化器)41の出力は、入力信号をパルス密度変調した+1または-1の２値信号となる。２値化は1bit量子化器83において行われ、その際に量子化誤差が生じる。前記２回の積分と前記負帰還制御のはたらきにより、前記量子化誤差は、デジタル２次デルタシグマ変調器41の出力において、高周波領域で周波数の２乗に比例するスロープで抑圧される。そのため、前記図５(Ａ)（実施例２）で説明した通り、高次共振モード領域31における量子化誤差成分のスペクトル密度が図３(Ａ)（実施例１）よりも更に低減する。なお、図９で説明したＭ倍のデジタル利得85により、デジタル２次デルタシグマ変調器41の扱える入力信号範囲が概ね±Ｍとなる。そのため、Ｍの値は、ＰＩＤ制御部16の出力振幅範囲を考慮して適切に設定される。
図１０に、デジタル２次デルタシグマ変調器42の別の一例を示す。２つの遅延あり積分器101、102を適用している。これらは図９の遅延無し積分器91、93と構成要素や動作は同じであるが、１サンプル遅延器1012、1022が信号経路に入っているため、積分と同時に、１クロック周期分の遅延が行なわれる。また、デジタル利得85の出力は、デジタル利得103により２倍されてから、減算器92において減算される。図９の１サンプル遅延器84は不要である。これらの構成変更により、図９のデジタル２次デルタシグマ変調器41と同様な出力が得られる。
図１１に、デジタル２次デルタシグマ変調器43のさらに別の一例を示す。これはフィードフォワード型と呼ばれる構成である。図１０と同様に、２つの遅延あり積分器101、102を適用している。図９、図１０の減算器92は不要であり、また、図９の１サンプル遅延器84も不要である。代わって、遅延あり積分器102と1bit量子化器83の間に加算器112が挿入されている。前記加算器112は、入力信号と、遅延あり積分器101の出力信号をデジタル利得111により２倍に増幅した信号と、遅延あり積分器102の出力を加算する。この構成により、図９のデジタル２次デルタシグマ変調器41と同様な出力が得られる。
図６により、実施例３を説明する。実施例３では、実施例１のデジタル１次デルタシグマ変調器21をデジタルＢＰ（バンドパス）デルタシグマ変調器61に置換しているが、それ以外の動作は、実施例１と同様である。
図７(Ａ)、(Ｂ)により、本実施例の効果を説明する。本実施例では、デジタルＢＰデルタシグマ変調器61を適用することで、図７(Ａ)（実施例３）の通り、高次共振モード領域31における量子化誤差成分のスペクトル密度を選択的(38)に低減できる。その結果として、低周波雑音への変換量(36)を低減でき、信号帯域内の雑音レベルの上昇を図３(Ａ)（実施例１）の場合よりもさらに抑制できる。
図１２により、デジタルＢＰデルタシグマ変調器61の構成と動作の一例を説明する。この構成は、図９のデジタル２次デルタシグマ変調器41の構成に対して、Ｇ倍のデジタル利得122と減算器121によるローカルな負帰還を加えた構成である。
加算器911の出力が１サンプル遅延器912により１クロック周期分だけ遅延された後、再び前記加算器911により加算される構成で、第１の遅延無し積分器91を形成している。同様に、加算器931の出力が１サンプル遅延器932により１クロック周期分だけ遅延された後、再び前記加算器931により加算される構成で、第二の遅延無し積分器93を形成している。遅延無し積分器91で積分された信号は、減算器92を経て、遅延無し積分器93において更に２回目の積分が行なわれる。一方、１サンプル遅延器932の出力信号、すなわち、遅延無し積分器93の出力を１クロック周期分だけ遅延した信号は、デジタル利得122によりＧ倍に増幅され、遅延無し積分器91の前に位置する減算器121において減算される。これによりローカル帰還制御ループが形成される。また、遅延無し積分器93の出力は、1bit量子化器(符号化器)83において、その正負に応じて、+1または-1に２値化される。前記1bit量子化器(符号化器)83の出力は、デジタルＢＰデルタシグマ変調器(２値化器)61としての出力になる。さらに、1bit量子化器83の出力は、１サンプル遅延器84により１クロック周期分だけ遅延された後、デジタル利得85によりＭ倍に増幅される。前記Ｍ倍に増幅された信号が減算器81において入力信号から減算されることにより、負帰還制御ループが形成される。また、前記Ｍ倍に増幅された信号は、減算器92により、遅延無し積分器91の出力からも減算される。前記負帰還制御により、デジタルＢＰデルタシグマ変調器(２値化器)61の出力は、入力信号をパルス密度変調した+1または-1の２値信号となる。２値化は1bit量子化器(符号化器)83において行われ、その際に量子化誤差が生じる。前記２回の積分と前記ローカル帰還制御と前記負帰還制御のはたらきにより、前記量子化誤差は、デジタルＢＰデルタシグマ変調器61の出力において、高周波領域で周波数に比例するスロープで抑圧され、追加で、前記Ｇ倍のデジタル利得122に応じた周波数位置38で選択的に急峻に抑圧される。そのため、前記周波数位置38が高次共振モード領域31の中央付近になるように前記Ｇの値を設定することで、図７(Ａ)（実施例３）で説明した通り、高次共振モード領域31における量子化誤差成分のスペクトル密度を選択的に低減できる。なお、図１２で説明したＭ倍のデジタル利得85により、デジタルＢＰデルタシグマ変調器61の扱える入力信号範囲が概ね±Ｍとなる。そのため、Ｍの値は、ＰＩＤ制御部16の出力振幅範囲を考慮して適切に設定される。
図１４により、実施例４を説明する。本実施例は、実施例１から実施例３におけるＭＥＭＳ11およびＣ／Ｖアンプ12の構成を詳細に開示したものである。
ＭＥＭＳ加速度センサは、静電容量型のＭＥＭＳ11、Ｃ／Ｖアンプ12、アンプ143、アナログフィルタ144、Ａ／Ｄ変換器14、デジタル信号処理部15、ＰＩＤ制御部16、デジタルデルタシグマ変調器(２値化器)145の順に接続されている。デジタルデルタシグマ変調器(２値化器)145の出力が加速度センサとしての出力となり、この後、適宜、デジタルフィルタが挿入され、信号帯域外の成分が抑圧される。また、デジタルデルタシグマ変調器145の出力は高電圧ドライバ18に接続され、高電圧ドライバ18の差動出力電圧がMEMS11内のサーボ容量対11c、11dに印加されることで負帰還のサーボ制御ループが形成される。
ＭＥＭＳ11は、外部から印加される加速度信号による慣性力と、高電圧ドライバ18の差動出力電圧が生成する静電気力によるサーボ力との差分の力を受けて、可動電極11kが動き、それにより検出容量対11a、11bと検出容量対11e、11fの各容量値が変化する。前記検出容量対11a、11bと前記検出容量対11e、11fには、駆動能力を高めるためのクロックバッファ141、142を介して、差動キャリアクロック（変調クロック）信号が互いに逆相で印加されており、これにより、前記容量値の変化が電荷の変化に変換されるとともに振幅変調され、差動電荷信号としてＣ／Ｖアンプ12に供給される。
なお、検出容量対11a、11bと検出容量対11e、11fの可動電極の電位は、それぞれ、Ｃ／Ｖアンプ12内のオペアンプ12c、12fの仮想接地特性により、固定電位（ＶＢ）となる。一方、サーボ容量対11c、11dの可動電極はグランド電位に固定されている。これらの検出容量対とサーボ容量対の可動電極は、一体となって運動するように機械的に結合されている。ただし、検出容量対の可動電極の電位は固定電位（ＶＢ）、サーボ容量対の可動電極はグランド電位に保持するために、両可動電極の間に絶縁層11iを設けて、電気的に絶縁している。これにより、前記高電圧ドライバ18の差動出力電圧に起因する不要成分が、前記差動電荷信号に重畳するのを抑制できる。なお、前記サーボ容量対11c、11dの可動電極を、グランド電位以外の直流電位に接続してもよい。
Ｃ／Ｖアンプ12は、オペアンプと帰還容量と帰還抵抗により構成されるオペアンプ帰還回路を２つ並列に用いた疑似差動回路構成となっており、前記差動電荷信号を電圧信号に変換する。その際の変換利得は帰還容量12b、12eの容量値に反比例するため、これらの容量値は適切に設定される。また、帰還抵抗12a、12dは直流的な帰還を行なうために用いられ、高い抵抗値を適用する。なお、本実施例のＣ／Ｖアンプは、前記の通り２つのオペアンプ12c、12fを用いた疑似差動回路構成であるが、一つの完全差動型オペアンプを用いた完全差動回路構成としてもよい。アンプ143は差動アンプで、Ｃ／Ｖアンプ12から出力される前記電圧信号を増幅する。また、アナログフィルタ144は差動回路構成で、不要成分や雑音を除去する。Ａ／Ｄ変換器14は差動回路構成で、アナログ電圧信号をデジタル値に変換する。なお、これらのアナログ回路は、前記の通り、雑音耐性に優れる差動回路構成としているが、シングルエンド回路構成を適用することも可能である。デジタル信号処理部15は、前記キャリアクロック信号を用いた復調や不要成分の除去などを行なう。ＰＩＤ制御部16は、図１３で説明した構成により、積分や減算の演算を含むＰＩＤ制御を行って、サーボ制御信号を算出する。デジタルデルタシグマ変調器(２値化器)145は、前記サーボ制御信号をパルス密度変調して、+1または-1の２値で出力する。実施例１から実施例３で説明したデジタル１次デルタシグマ変調器、デジタル２次デルタシグマ変調器、デジタルＢＰデルタシグマ変調器のいずれも適用することができ、それらの効果は前記の通りである。また、前記の通り、これらは例えば、図８から図１２の構成で実現できる。高電圧ドライバ18は差動出力であり、デジタルデルタシグマ変調器145から出力される+1、-1の信号をそれぞれVSV（VSVは10V〜20V程度の高電位）、グランド電位に変換して正相出力から出力する。また、前記+1、-1の信号をそれぞれグランド電位、VSVに変換して逆相出力から出力する。これらの差動出力は前記の通り、ＭＥＭＳ11内のサーボ容量対11c、11dに印加され、負帰還のサーボ制御ループが形成される。この負帰還のサーボ制御ループにより、定常状態において、入力加速度信号による慣性力とサーボ力が釣り合うように制御される。そのため、サーボ力を生み出す源であるデジタルデルタシグマ変調器145の出力をセンサ出力とすることができる。
なお、ＭＥＭＳや各アナログ回路やデジタル部の構成は、本実施例で開示した構成以外の様々な構成が可能である。例えば、図１４の構成において、サーボ容量対を複数対としてもよい。
図１５により、実施例５を説明する。実施例４との違いは、ＭＥＭＳ11内の検出容量対とサーボ容量対がそれぞれ一対だけである点である。これにより、ＭＥＭＳを簡素化、小型化している。また、これに対応してＣ／Ｖアンプ12をシングルエンド回路構成としている。雑音耐性は実施例４の差動回路構成の方が優れるが、実施例５の方が小型化が可能である。
１１： ＭＥＭＳ
１２： Ｃ／Ｖアンプ
１３： アナログ信号処理部
１４： Ａ／Ｄ（アナログデジタル）変換器
１５： デジタル信号処理部
１６： ＰＩＤ制御部
１７： 1bit量子化器
１８： 高電圧ドライバ
２１： デジタル１次デルタシグマ変調器
３０： 信号帯域内
３１： 高次共振モード領域
３２： トーン(単一周波数の加速度信号入力に対応したスペクトルの一例)
３３： 量子化誤差による雑音フロア
３４： 高周波領域の量子化誤差成分
３５： 低周波領域の量子化誤差成分
３６： 高次共振周波数近傍の周波数領域の量子化誤差成分が低周波雑音に変換
３７： 信号帯域内の雑音レベル
３８： 高次共振モード領域内の選択した周波数位置
４１： デジタル２次デルタシグマ変調器
４２： デジタル２次デルタシグマ変調器の別の一例
４３： デジタル２次デルタシグマ変調器のさらに別の一例
６１： デジタルＢＰ（バンドパス）デルタシグマ変調器
８１： 減算器
８２： 遅延無し積分器
８２１： 加算器
８２２： １サンプル遅延器
８３： 1bit量子化器
８４： １サンプル遅延器
８５： デジタル利得
９１： 遅延無し積分器
９１１： 加算器
９１２： １サンプル遅延器
９２： 減算器
９３： 遅延無し積分器
９３１： 加算器
９３２： １サンプル遅延器
１０１： 遅延あり積分器
１０１１： 加算器
１０１２： １サンプル遅延器
１０２： 遅延あり積分器
１０２１： 加算器
１０２２： １サンプル遅延器
１０３： デジタル利得
１１１： デジタル利得
１１２： 加算器
１２１： 減算器
１２２： デジタル利得
１３１： 遅延無し積分器
１３１１： 加算器
１３１２： １サンプル遅延器
１３２： ゼロ点生成器
１３２１： デジタル利得
１３２２： １サンプル遅延器
１３２３： デジタル利得
１３２４： 減算器
１３３： 遅延無し積分器
１３３１： 加算器
１３３２： １サンプル遅延器
１３４： ゼロ点生成器
１３４１： デジタル利得
１３４２： １サンプル遅延器
１３４３： デジタル利得
１３４４： 減算器
１４１、１４２： クロックバッファ
１４３： アンプ
１４４： アナログフィルタ
１４５： デジタルデルタシグマ変調器
１１ａ、１１ｂ： 検出容量対
１１ｃ、１１ｄ： サーボ容量対
１１ｅ、１１ｆ： 検出容量対
１１ｉ： 絶縁層
１１ｋ： 可動電極
１２ａ、１２ｄ： 帰還抵抗
１２ｂ、１２ｅ： 帰還容量
１２ｃ、１２ｆ： オペアンプ

Claims (9)

  1. 静電容量型ＭＥＭＳ、Ｃ／Ｖアンプ、アナログデジタル変換器、デジタルＰＩＤ制御部、２値化器を備え、
    前記静電容量型ＭＥＭＳの出力する電荷信号を前記Ｃ／Ｖアンプが電気信号に変換し、前記電気信号に基づくアナログ信号を前記アナログデジタル変換器がデジタル信号に変換し、前記デジタル信号に基づいて、前記デジタルＰＩＤ制御部は制御信号を算出し、前記制御信号を前記２値化器が２値信号に変換し、前記２値信号により前記静電容量型ＭＥＭＳが制御される負帰還のサーボ制御ループが形成され、
    前記デジタルＰＩＤ制御部は、前記制御信号を算出するために少なくとも１回の積分を行い、
    前記２値化器は、積分器と減算器と符号化器を備えた帰還ループを形成しており、及び
    前記符号化器は、その入力信号が正の値または負の値であるかに応じて、２値の出力を生成することを特徴とするＭＥＭＳ静電容量型加速度センサ。
  2. 請求項１において、
    前記２値化器は、２つの積分器を直列に備えることを特徴とするＭＥＭＳ静電容量型加速度センサ。
  3. 請求項１において、
    前記２値化器は、直列に配置された２つの積分器、および、後段の積分器の出力信号が前段の積分器の前に帰還されるローカルループを備えることを特徴とするＭＥＭＳ静電容量型加速度センサ。
  4. 請求項１において、
    前記静電容量型ＭＥＭＳは、検出容量対とサーボ容量対を備え、
    前記検出容量対の可動電極は前記Ｃ／Ｖアンプの入力に接続され、前記サーボ容量対の可動電極は直流電位に接続され、
    前記検出容量対の可動電極と前記サーボ容量対の可動電極の間は電気的に絶縁され、
    前記検出容量対の固定電極は、クロック信号電圧に接続され、及び
    前記サーボ容量対の固定電極は、前記２値信号に基づく電圧信号に接続されていることを特徴とするＭＥＭＳ静電容量型加速度センサ。
  5. 請求項４において、
    前記直流電位がグランド電位であることを特徴とするＭＥＭＳ静電容量型加速度センサ。
  6. 請求項２において、
    前記静電容量型ＭＥＭＳは、検出容量対とサーボ容量対を備え、
    前記検出容量対の可動電極は前記Ｃ／Ｖアンプの入力に接続され、前記サーボ容量対の可動電極は直流電位に接続され、
    前記検出容量対の可動電極と前記サーボ容量対の可動電極の間は電気的に絶縁され、
    前記検出容量対の固定電極は、クロック信号電圧に接続され、及び
    前記サーボ容量対の固定電極は、前記２値信号に基づく電圧信号に接続されていることを特徴とするＭＥＭＳ静電容量型加速度センサ。
  7. 請求項３において、
    前記静電容量型ＭＥＭＳは、検出容量対とサーボ容量対を備え、
    前記検出容量対の可動電極は前記Ｃ／Ｖアンプの入力に接続され、前記サーボ容量対の可動電極は直流電位に接続され、
    前記検出容量対の可動電極と前記サーボ容量対の可動電極の間は電気的に絶縁され、
    前記検出容量対の固定電極は、クロック信号電圧に接続され、及び
    前記サーボ容量対の固定電極は、前記２値信号に基づく電圧信号に接続されていることを特徴とするＭＥＭＳ静電容量型加速度センサ。
  8. 請求項６において、
    前記直流電位がグランド電位であることを特徴とするＭＥＭＳ静電容量型加速度センサ。
  9. 請求項７において、
    前記直流電位がグランド電位であることを特徴とするＭＥＭＳ静電容量型加速度センサ。
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