JP6896189B2 - 周波数検出回路 - Google Patents

Description

本発明は周波数検出回路に関する。

周波数検出回路は、入力された任意の信号の周波数を特定する回路である。例えば、周波数検出回路は、ミキサなどの周波数変換器、ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などの演算回路（論理回路もしくはデジタル回路ともいう）を用いて構成される。

従来の周波数検出回路としては、例えば、特許文献１において、サンプラーとＡＤＣから成る系を複数並列化した構成が示されている。この周波数検出回路では、タイムインターリーブ処理を行っており、系ごとにサンプリング周波数は同じだが、サンプリングタイミングをずらしてディジタル信号に変換し、各系で得られたディジタル信号を合成する。複数の系で異なるタイミングでサンプリングをすることにより、等価的にサンプリングの速度を向上できるため、精度よく入力信号の周波数を特定できる。例えば、周波数ｆ_ｃのクロック信号でサンプリングを行う系がｘ系ある場合、周波数検出回路全体としては、周波数ｘ・ｆ_ｃのクロック信号で動作していることと等価となる。入力信号の周波数をｆ_ｉｎとすると、サンプリングの定理から、ｆ_ｉｎ≦２・ｘ・ｆ_ｃであれば、オーバーサンプリングであるためｆ_ｉｎを正しく特定することができる。

特開２０１７−２１１６６０４号公報

しかしながら、特許文献１における周波数検出回路では、ｆ_ｉｎが高くなると、系の並列数ｘを増やす必要があり、周波数検出回路の規模が増大するという課題があった。

本発明は、上記のような課題を解決するためになされたもので、入力信号が高周波化しても、系の並列数を保ったまま周波数を検出できる周波数検出回路を提供することを目的とする。

本発明の周波数検出回路は、第１のクロック信号を出力する第１の信号源と、第１のクロック信号と周波数は同じで位相が異なる第２のクロック信号を出力する第２の信号源と、第１のクロック信号を用いて受信信号をアンダーサンプリングする第１のサンプルホールド回路と、第２のクロック信号を用いて受信信号をアンダーサンプリングする第２のサンプルホールド回路と、第１のサンプルホールド回路と第２のサンプルホールド回路との出力信号の位相差を用いて、受信信号の周波数を算出する周波数算出回路とを備え、周波数算出回路は、第１のサンプルホールド回路の出力信号の周波数を検出するとともに位相差を用いて受信信号に対するアンダーサンプリングの次数を算出し、算出した次数及び検出した周波数から受信信号の周波数を算出する。

本発明によれば、入力信号の周波数に関わらず系の並列数を保ったまま周波数を特定することができる。

この発明の実施の形態１に係る受信機の一構成例を示す構成図である。 この発明の実施の形態１に係る周波数算出回路１７の一構成例を示す構成図である。 この発明の実施の形態１に係るＳ／Ｈ回路１１の出力信号の周波数スペクトルを示す図である。 この発明の実施の形態１に係る周波数算出回路１７の他の構成例を示す構成図である。 この発明の実施の形態２に係る受信機の一構成例を示す構成図である。 この発明の実施の形態２に係る周波数検出回路の演算回路１１９におけるｆ_ＣＬＫ１及びｆ_ＣＬＫ２の設定手順の一例を示すフローチャートである。

実施の形態１.
図１は、この発明の実施の形態１に係る受信機の一構成例を示す構成図である。
本受信機は、アンテナ１、増幅器２、及び周波数検出回路３を備え、周波数検出回路３は、Ｓ／Ｈ回路１１、Ｓ／Ｈ回路１２、信号源１３、信号源１４、フィルタ１５、フィルタ１６、周波数算出回路１７から構成される。ｆ_ＲＦは周波数検出回路３の入力信号の周波数、θ_ＲＦは周波数検出回路３の入力信号の位相、ｆ_ＣＬＫは信号源１３の出力信号の周波数、ｆ_ＣＬＫは信号源１４の出力信号の周波数、θ_ＣＬＫ１は信号源１３の出力信号の初期位相、θ_ＣＬＫ２は信号源１４の出力信号の初期位相、ｆ_ｏｕｔはフィルタ１５の出力信号の周波数、θ_ｏｕｔ１はフィルタ１５の出力信号の初期位相、θ_ｏｕｔ２はフィルタ１６の出力信号の初期位相である。

アンテナ１は、空間を伝播する信号を受信し、増幅器２に出力するアンテナである。アンテナ１の出力端子は、増幅器２の入力端子に接続される。例えば、アンテナ１には、ダイポールアンテナ、パッチアンテナなどを用いることができる。もちろん、素子アンテナを複数組み合わせたアレーアンテナを用いてもよい。なお、アンテナ１は、空間を伝播する信号を受信し、受信した信号を出力することができれば、どのような構成を用いてもよい。

増幅器２は、アンテナ１が出力した信号の電力を増幅し、周波数検出回路３に出力する増幅器である。なお、増幅器２は、自身が付加する雑音が小さく、周波数変換回路３の雑音指数の影響が無視できる程度まで電力を増幅することが望ましい。増幅器２の入力端子は、アンテナ１の出力端子に接続され、増幅器２の出力端子は、周波数検出回路３の入力端子に接続される。例えば、増幅器２はディスクリートのトランジスタを用いて構成される。なお、増幅器２は、入力された信号の電力を増幅して出力することができれば、どのような構成のものを用いてもよい。

周波数検出回路３は、入力された信号の周波数を特定し、その周波数を示す信号を出力する回路である。周波数検出回路３は、増幅器２から入力された信号からｆ_ＲＦを特定し、ｆ_ＲＦを示す信号を出力する。周波数検出回路３の入力端子は、増幅器２の出力端子に接続される。

Ｓ／Ｈ回路１１は、信号源１３が出力した第１のクロック信号に同期して、増幅器２が出力した信号をアンダーサンプリング（サブサンプリングともいう）して、アンダーサンプリングした信号をフィルタ１５に出力するサンプルアンドホールド（トラックアンドホールドともいう）回路である。Ｓ／Ｈ回路１１のＲＦ端子は増幅器２の出力端子に接続され、Ｓ／Ｈ回路１１のクロック端子は信号源１３の出力端子に接続され、Ｓ／Ｈ回路１１の出力端子はフィルタ１５の入力端子に接続される。例えば、Ｓ／Ｈ回路１１には、入力されたＲＦ信号（増幅器２の出力信号）に対して線路のオープンとショートとを切り替えるスイッチと入力されたＲＦ信号に対して線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路１１は、入力されたＲＦ信号をアンダーサンプリングし、アンダーサンプリングした信号を出力することができれば、どのような構成を用いてもよい。ここで、アンダーサンプリングした信号とは、アンダーサンプリングにより生じる信号をいう。

Ｓ／Ｈ回路１２は、信号源１４が出力した第２のクロック信号に同期して、増幅器２が出力した信号をアンダーサンプリングして、アンダーサンプリングした信号をフィルタ１６に出力するサンプルアンドホールド回路である。Ｓ／Ｈ回路１２のＲＦ端子は増幅器２の出力端子に接続され、Ｓ／Ｈ回路１２のクロック端子は信号源１４の出力端子に接続され、Ｓ／Ｈ回路１２の出力端子はフィルタ１６の入力端子に接続される。例えば、Ｓ／Ｈ回路１２には、入力されたＲＦ信号に対して線路のオープンとショートとを切り替えるスイッチと入力されたＲＦ信号に対して線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路１２は、入力されたＲＦ信号をアンダーサンプリングし、アンダーサンプリングした信号を出力することができれば、どのような構成を用いてもよい。

信号源１３は、任意の信号波形または任意の周波数の信号を生成できる回路であり、周波数算出回路１７が出力したθ_ＣＬＫ１のデータに基づいて、Ｓ／Ｈ回路１１に入力する第１のクロック信号を生成する信号源である。信号源１３の制御端子は、周波数算出回路１７の第１の出力端子に接続され、信号源１３の出力端子は、Ｓ／Ｈ回路１１のクロック端子に接続される。例えば、信号源１３には、ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）、ＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路などが用いられる。なお、図１では省略しているが、信号源１３は外部から入力された制御信号や基準信号を用いて、第１のクロック信号を生成してもよい。信号源１３は、任意の信号波形または任意の周波数の信号を生成できれば、どのような回路を用いてもよい。

信号源１４は、任意の信号波形または任意の周波数の信号を生成できる回路であり、周波数算出回路１７が出力したθ_ＣＬＫ２のデータに基づいて、Ｓ／Ｈ回路１２に入力する第２のクロック信号を生成する信号源である。信号源１４の制御端子は、周波数算出回路１７の第２の出力端子に接続され、信号源１４の出力端子は、Ｓ／Ｈ回路１２のクロック端子に接続される。例えば、信号源１４には、ＤＡＣ、ＤＤＳ、ＰＬＬ回路などが用いられる。なお、図１では省略しているが、信号源１４は外部から入力された制御信号や基準信号を用いて、第２のクロック信号を生成してもよい。信号源１４は、任意の信号波形または任意の周波数の信号を生成できれば、どのような回路を用いてもよい。

フィルタ１５は、所定の通過帯域を有し、Ｓ／Ｈ回路１１が出力した信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ１５は、Ｓ／Ｈ回路１１が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、周波数算出回路１７に出力する。フィルタ１５の入力端子はＳ／Ｈ回路１１の出力端子に接続され、フィルタ１５の出力端子は周波数算出回路１７の第１の入力端子に接続される。例えば、フィルタ１５は、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、ＨＰＦ（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）、ＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ）が用いられる。フィルタ１５は、チップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。

フィルタ１６は、所定の通過帯域を有し、Ｓ／Ｈ回路１２が出力した信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ１６は、Ｓ／Ｈ回路１２が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、周波数算出回路１７に出力する。フィルタ１６の入力端子はＳ／Ｈ回路１２の出力端子に接続され、フィルタ１６の出力端子は周波数算出回路１７の第２の入力端子に接続される。例えば、フィルタ１６は、ＬＰＦ、ＨＰＦ、ＢＰＦが用いられる。フィルタ１６は、チップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。

周波数算出回路１７は、フィルタ１５とフィルタ１６が出力した信号から、ｆ_ＲＦを特定し、その結果を出力するとともに、θ_ＣＬＫ１とθ_ＣＬＫ２とを示すデータをそれぞれ信号源１３と信号源１４とに出力する回路である。周波数算出回路１７の第１の入力端子はフィルタ１５の出力端子に接続され、周波数算出回路１７の第２の入力端子はフィルタ１６の出力端子に接続され、周波数算出回路１７の第１の出力端子は信号源１３の制御端子に接続され、周波数算出回路１７の第２の出力端子は信号源１４の制御端子に接続される。

図２は、この発明の実施の形態１に係る周波数算出回路１７の一構成例を示す構成図である。周波数算出回路１７は、量子化器２１、量子化器２２、ｆ_ｏｕｔ算出回路２３、位相差算出回路２４、ｎ算出回路２５、ｆ_ＲＦ算出回路２６、信号源制御回路２７から構成される。なお、ｎは、アンダーサンプリングの次数（クロック信号の次数とも言う）であり、以下の式（１）を満たす整数である。

量子化器２１は、入力された信号を量子化し、量子化した信号のデータを出力する回路である。量子化器２１は、フィルタ１５が出力した信号を量子化し、量子化した信号のデータをｆ_ｏｕｔ算出回路２３と位相差算出回路２４とに出力する。量子化器２１の入力端子は、フィルタ１５の出力端子に接続され、量子化器２１の出力端子は、ｆ_ｏｕｔ算出回路２３の入力端子と位相差算出回路２４の第１の入力端子に接続される。例えば、量子化器２１にはＡＤＣを用いることができる。なお、量子化器２１にＡＤＣを用いる場合、外部から入力されたクロック信号に同期して量子化を行ってもよい。量子化器２１は、入力された信号を量子化し、量子化した信号のデータを出力することができれば、どのような構成を用いてもよい。

量子化器２２は、入力された信号を量子化し、量子化した信号のデータを出力する回路である。量子化器２２は、フィルタ１６が出力した信号を量子化し、量子化した信号のデータを位相差算出回路２４に出力する。量子化器２２の入力端子は、フィルタ１６の出力端子に接続され、量子化器２２の出力端子は、位相差算出回路２４の第２の入力端子に接続される。例えば、量子化器２２にはＡＤＣを用いることができる。なお、量子化器２２にＡＤＣを用いる場合、外部から入力されたクロック信号に同期して量子化を行ってもよい。量子化器２２は、入力された信号を量子化し、量子化した信号のデータを出力することができれば、どのような構成を用いてもよい。

ｆ_ｏｕｔ算出回路２３は、入力された信号の周波数を算出する回路であり、量子化器２１が出力した信号から、その出力信号の周波数ｆ_ｏｕｔを算出し、算出したｆ_ｏｕｔをｆ_ＲＦ算出回路２６に出力する。ｆ_ｏｕｔ算出回路２３の入力端子は、量子化器２１の出力端子に接続され、ｆ_ｏｕｔ算出回路２３の出力端子は、ｆ_ＲＦ算出回路２６の第１の入力端子に接続される。例えば、ｆ_ｏｕｔ算出回路２３には、ＦＰＧＡを用いることができる。このとき、ＦＰＧＡは例えばＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）などの演算処理によって、ｆ_ｏｕｔを算出する。ｆ_ｏｕｔ算出回路２３には、入力された信号の周波数を算出し、算出したｆ_ｏｕｔを出力することができれば、どのような構成のものを用いてもよい。

位相差算出回路２４は、入力された２つの信号の位相差を算出する回路であり、量子化器２１及び量子化器２２が出力した信号から、位相差θ_ｏｕｔ２―θ_ｏｕｔ１もしくはθ_ｏｕｔ１―θ_ｏｕｔ２を算出し、算出した位相差をｎ算出回路２５に出力する。位相差算出回路２４の第１の入力端子は、量子化器２１の出力端子に接続され、位相差算出回路２４の第２の入力端子は、量子化器２２の出力端子に接続され、位相差算出回路２４の出力端子は、ｎ算出回路２５の入力端子に接続される。例えば、位相差算出回路２４には、ＦＰＧＡ等の論理回路（デジタル回路ともいう）を用いることができる。ＦＰＧＡを用いた場合、例えば、直交復調演算と逆正接演算を組み合わせて用いることで算出することができる。位相差算出回路２４は、入力された２つの信号の位相差を算出し、算出結果を出力することができれば、どのような構成のものを用いてもよい。

ｎ算出回路２５は、位相差算出回路２４が出力したθ_ｏｕｔ２―θ_ｏｕｔ１もしくはθ_ｏｕｔ１―θ_ｏｕｔ２の算出結果から、第１のクロック信号と第２のクロック信号との位相差θ_ＣＬＫ２−θ_ＣＬＫ１を用いてｎを算出し、算出したｎをｆ_ＲＦ算出回路２６に出力する回路である。ｎ算出回路２５の入力端子は位相差算出回路２４の出力端子に接続され、ｎ算出回路２５の出力端子はｆ_ＲＦ算出回路２６の第２の入力端子に接続される。例えば、ｎ算出回路２５は、ＦＰＧＡ及びメモリから構成される。ｎ算出回路２５は、位相差算出回路２４が出力した信号から、予めメモリに記憶しておいたθ_ＣＬＫ２−θ_ＣＬＫ１を用いてｎを算出し、算出したｎを出力することができれば、どのような構成のものを用いてもよい。

ｆ_ＲＦ算出回路２６は、ｆ_ｏｕｔ算出回路２３が出力したｆ_ｏｕｔを示す信号と、ｎ算出回路２５が出力したｎを示す信号から、ｆ_ＲＦを算出し、算出したｆ_ＲＦを出力する回路である。ｆ_ＲＦ算出回路２６の第１の入力端子は、ｆ_ｏｕｔ算出回路２３の出力端子に接続され、ｆ_ＲＦ算出回路２６の第２の入力端子は、ｎ算出回路２５の出力端子に接続される。例えば、ｆ_ＲＦ算出回路２６には、ＦＰＧＡを用いることができる。ｆ_ＲＦ算出回路２６は、ｆ_ｏｕｔを示す信号とｎを示す信号とから、ｆ_ＲＦを算出し、算出したｆ_ＲＦを出力することができれば、どのような構成のものを用いてもよい。

信号源制御回路２７は、θ_ＣＬＫ１を示すデータとθ_ＣＬＫ２を示すデータとをそれぞれ信号源１３と信号源１４とに出力する回路である。信号源制御回路２７の第１の出力端子は信号源１３の制御端子に接続され、信号源制御回路２７の第２の出力端子は信号源１４の制御端子に接続される。例えば、信号源制御回路２７には、ＦＰＧＡやメモリを用いることができる。θ_ＣＬＫ１とθ_ＣＬＫ２とは、演算によって求めてもよいし、メモリなどに予め記憶しておいたデータを読み出してもよい。信号源制御回路２７は、θ_ＣＬＫ１を示すデータとθ_ＣＬＫ２を示すデータとを出力することができれば、どのような構成のものを用いてもよい。

次に、この発明の実施の形態１による動作について説明する。ここでは、説明を簡単にするため、アンテナ１で受信した信号および周波数検出回路３に入力される信号は周波数ｆ_ＲＦの１波とする。信号源１３、信号源１４としてＰＬＬ回路を用い、フィルタ１５とフィルタ１６としてＬＰＦを用い、周波数算出回路１７として、図２に用いる構成のものを用いる。また、量子化器２１、量子化器２２としてＡＤＣを用い、ｆ_ｏｕｔ算出回路２３、位相差算出回路２４、ｆ_ＲＦ算出回路２６としてＦＰＧＡを用い、ｎ算出回路２５としてＦＰＧＡ及びメモリを用いることとする。なお、メモリはＦＰＧＡ内のメモリであってもＦＰＧＡ外のメモリであってもよい。量子化器２１および量子化器２２として用いたＡＤＣはともに外部から入力された第３のクロック信号に同期して量子化を行うものとし、オーバーサンプリングしているものとする。なお、位相差算出回路２４は、θ_ｏｕｔ２―θ_ｏｕｔ１を算出するものとする。

まず、本受信機においてアンテナ１が空間を伝播する周波数ｆ_ＲＦの信号を受信し、増幅器２に出力する。増幅器２は、アンテナ１が出力した受信信号を増幅してＳ／Ｈ回路１１とＳ／Ｈ回路１２とに出力する。

信号源１３は、周波数ｆ_ＣＬＫで初期位相θ_ＣＬＫ１の第１のクロック信号を生成し、Ｓ／Ｈ回路１１に出力する。信号源１４は周波数ｆ_ＣＬＫで初期位相θ_ＣＬＫ２の第２のクロック信号を生成し、Ｓ／Ｈ回路１２に出力する。Ｓ／Ｈ回路１１は、第１のクロック信号に同期して、増幅器２が出力した受信信号をアンダーサンプリングする。

図３は、この発明の実施の形態１に係るＳ／Ｈ回路１１の出力信号の周波数スペクトルを示す図である。横軸は周波数、縦軸は電力である。実線の矢印はＳ／Ｈ回路１１の入力信号、破線の矢印はＳ／Ｈ回路１１の出力信号を示す。Ｓ／Ｈ回路１１は、信号源１３が出力した第１のクロック信号によって、増幅器２が出力した信号をアンダーサンプリングする。アンダーサンプリングにより、Ｓ／Ｈ回路１１の出力スペクトルは、第１のクロック信号の周波数の半分の周波数ｆ_ＣＬＫ／２（以降、ナイキスト周波数と呼ぶ）ごとに折り返し成分が生じる。このとき、Ｓ／Ｈ回路１１の出力信号は、複数の周波数成分を持つ。この周波数をｆ_Ｓ／Ｈとすると、以下の式（２）で表される。

ただし、αは整数である。ここで、フィルタ１５は、Ｓ／Ｈ回路１１の出力信号に含まれる多数の周波数成分のうち、最も周波数が低い成分の信号を通過させる。このとき、ｆ_ｏｕｔは、以下の式（３）もしくは式（４）で表される。

θ_ｏｕｔ１は以下の式（５）もしくは式（６）で表される。

Ｓ／Ｈ回路１２は、信号源１４が出力した第２のクロック信号によって、増幅器２が出力した信号をアンダーサンプリングする。これにより、Ｓ／Ｈ回路１２の出力スペクトルは、ナイキスト周波数ごとに折り返し成分が生じる。このとき、Ｓ／Ｈ回路１２の出力信号には、Ｓ／Ｈ回路１１の出力信号と同様に、複数の周波数成分が存在する。Ｓ／Ｈ回路１１に対するフィルタ１５と同様に、フィルタ１６は、Ｓ／Ｈ回路１２の出力信号に含まれる多数の周波数成分のうち、最も周波数が低い成分の信号を通過させる。このとき、ｆ_ｏｕｔは、以下の式（７）もしくは式（８）で表される。

このとき、Ｓ／Ｈ回路１１とＳ／Ｈ回路１２とで、入力されるクロック信号の位相が異なる（θ_ＣＬＫ１≠θ_ＣＬＫ２）ため、Ｓ／Ｈ回路１１の出力信号とＳ／Ｈ回路１２の出力信号とは、周波数がｆ_ｏｕｔであって、θ_ｏｕｔ１≠θ_ｏｕｔ２である。すなわち、フィルタ１５の出力信号及びフィルタ１６の出力信号は、周波数は同じで位相が異なる。このとき、θ_ｏｕｔ２は、以下の式（９）もしくは式（１０）で表される。

なお、フィルタ１５及びフィルタ１６は、周波数算出回路１７に多数の周波数成分が入力されることによる誤動作、もしくは高い電力の周波数成分が入力されることによる故障を防止するために設けられている。Ｓ／Ｈ回路１１とＳ／Ｈ回路１２の出力信号にはｆ_ｏｕｔ以外に多数の周波数成分が存在するため、ｆ_ｏｕｔ以外の成分を十分抑圧できるようにフィルタの通過帯域もしくは実装方法を決定する。その場合のフィルタ１５及びフィルタ１６は、ＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ）であっても良い。さらに、Ｓ／Ｈ回路１１とＳ／Ｈ回路１２の出力信号に含まれるｆ_ｏｕｔ以外の周波数成分が、周波数算出回路１７の動作可能な周波数以外となる場合、もしくは、それらの周波数成分の電力が低い場合など、周波数算出回路１７で誤動作や故障が起きない場合は、フィルタ１５及びフィルタ１６は設けず、スルー回路で周波数算出回路１７に接続するようにしても良い。

量子化器２１は、フィルタ１５が出力したアナログ信号を量子化し、量子化した信号のデータをディジタル信号としてｆ_ｏｕｔ算出回路２３と位相差算出回路２４に出力する。量子化器２２は、フィルタ１６が出力したアナログ信号を量子化し、量子化した結果をディジタル信号として位相差算出回路２４に出力する。

ｆ_ｏｕｔ算出回路２３は、量子化器２１が出力したディジタル信号の周波数を算出し、算出した周波数をｆ_ＲＦ算出回路２６に出力する。位相差算出回路２４は、量子化器２１および量子化器２２が出力した信号から、θ_ｏｕｔ２−θ_ｏｕｔ１を算出し、算出結果をｎ算出回路２５に出力する。このとき、θ_ｏｕｔ２−θ_ｏｕｔ１は以下の式（１１）もしくは式（１２）で表すことができる。

ｎは、式（１１）及び式（１２）から以下の式（１３）及び式（１４）で表される。

ｎ算出回路２５は、入力されたθ_ｏｕｔ２−θ_ｏｕｔ１を示すデータから、式（１３）、式（１４）、及び予めメモリに記憶しておいたθ_ＣＬＫ２−θ_ＣＬＫ１を用いてｎを算出し、算出したｎをｆ_ＲＦ算出回路２６に出力する。

ｆ_ＲＦ算出回路２６は、ｆ_ｏｕｔ算出回路２３が出力したｆ_ｏｕｔを示す信号と、ｎ算出回路２５が出力したｎを示す信号から、式（３）及び式（４）を用いてｆ_ＲＦを算出し、算出したｆ_ＲＦを周波数検出回路３の外部へと出力する。

ここで、ｎ及びｆ_ＲＦの算出過程について詳細を説明する。一般的に任意の信号の位相を算出する場合、算出結果は０°以上３６０°未満の値で表される。すなわち、仮にθ_ｏｕｔ２−θ_ｏｕｔ１＝３７０°であったとしても、位相差算出回路２４はθ_ｏｕｔ２−θ_ｏｕｔ１＝１０°であると算出する。位相差算出回路２４の算出結果には、このようなアンビギュイティ（不定性）があるため、正しくｆ_ＲＦを算出するためには、θ_ＣＬＫ１及びθ_ＣＬＫ２を適切に設定する必要がある。

ここでは、説明を簡単にするため、本周波数検出回路３で検出したい周波数範囲は３〜１０ＧＨｚであるとする。まず、ｆ_ＣＬＫ＝１ＧＨｚ、θ_ＣＬＫ１＝０°、θ_ＣＬＫ２＝１０°と設定し、ｆ_ｏｕｔ＝０．１ＧＨｚ及びθ_ｏｕｔ２−θ_ｏｕｔ１＝３３０°が得られた場合について説明する。

θ_ｏｕｔ２−θ_ｏｕｔ１のアンビギュイティを考慮すると、θ_ｏｕｔ２−θ_ｏｕｔ１＝３３０°＋β・３６０°である。ただし、βは整数である。θ_ｏｕｔ２−θ_ｏｕｔ１＝３３０°＋β・３６０°とθ_ＣＬＫ１−θ_ＣＬＫ２＝１０°とを式（１１）に代入すると、ｎ＝−３３−３６βである。ｎを式（３）に代入し、さらに、ｆ_ｏｕｔ＝０．１ＧＨｚを式（３）に代入すると、ｆ_ＲＦ＝−３３−３６β＋０．１ＧＨｚである。本周波数検出回路３で検出したい周波数範囲は３〜１０ＧＨｚであることから、これを満たすβは−１のみであり、ｎ＝３である。これより、ｆ_ＲＦ＝３．１ＧＨｚと算出できる。

また、式（１２）についても同様に考えると、ｎ＝３３＋３６βである。ｎを式（４）に代入し、さらに、ｆ_ｏｕｔ＝０．１ＧＨｚを式（４）に代入すると、ｆ_ＲＦ＝３３＋３６β−０．１ＧＨｚである。本周波数検出回路３で検出したい周波数範囲は３〜１０ＧＨｚであるから、式（４）から得られるｆ_ＲＦを満たすβは存在しない。これより、ｎ＝３、ｆ_ＲＦ＝３．１ＧＨｚと一意に算出できる。

次に、ｆ_ＣＬＫ＝１ＧＨｚ、θ_ＣＬＫ１＝０°、θ_ＣＬＫ２＝９０°と設定し、ｆ_ｏｕｔ＝０．１ＧＨｚ、θ_ｏｕｔ２−θ_ｏｕｔ１＝９０°が得られた場合について説明する。

θ_ｏｕｔ２−θ_ｏｕｔ１のアンビギュイティを考慮すると、実際のθ_ｏｕｔ２−θ_ｏｕｔ１は、９０°＋β・３６０°である。これと式（１１）より、ｎ＝−１−４βである。ｎを式（３）に代入し、さらに、ｆ_ｏｕｔ＝０．１ＧＨｚを式（３）に代入すると、ｆ_ＲＦ＝−１−４β＋０．１ＧＨｚである。本周波数検出回路３で検出したい周波数範囲は３〜１０ＧＨｚであるため、これを満たすβは−１、−２の２つ、すなわちｎ＝３、７である。これより、ｆ_ＲＦ＝３．１もしくは７．１ＧＨｚとなる。

また、式（１２）についても同様に考えると、ｎ＝１＋４βである。ｎを式（４）に代入し、さらに、ｆ_ｏｕｔ＝０．１ＧＨｚを式（４）に代入すると、ｆ_ＲＦ＝１＋４β−０．１ＧＨｚである。本周波数検出回路３で検出したい周波数範囲は３〜１０ＧＨｚであるため、これを満たすβは１、２の２つ、すなわちｎ＝５、９である。これより、ｆ_ＲＦ＝４．９もしくは８．９ＧＨｚとなる。このとき、ｎおよびｆ_ＲＦは一意に決めることができず、正しくｆ_ＲＦを特定できない。

このように、θ_ＣＬＫ１及びθ_ＣＬＫ２を適切に設定しないとｆ_ＲＦを一意に算出することはできない。ｆ_ＲＦを一意に算出するためには、本周波数検出回路３で検出したい最大周波数をｆ_ｘとすると、位相差算出回路２４で検出可能な位相の範囲がθ_１からθ_２の範囲である場合（例えば０°〜３６０°）、以下の式（１５）を満たすようにθ_ＣＬＫ１及びθ_ＣＬＫ２を定める必要がある。

信号源制御回路２７は、式（１５）を満たすように算出したθ_ＣＬＫ１及びθ_ＣＬＫ２を示すデータを出力する。なお、図２には記載していないが、θ_ＣＬＫ１及びθ_ＣＬＫ２の算出は、信号源制御回路２７が行ってもよいし、周波数算出回路１７の外部で演算を行った結果を信号源制御回路２７に入力して記憶しておいてもよい。

以上のように、実施の形態１によれば、周波数が同じで位相の異なるクロック信号が入力される２つのＳ／Ｈ回路を用いてＲＦ信号（受信信号）をアンダーサンプリングし、Ｓ／Ｈ回路の出力信号の周波数と２つのＳ／Ｈ回路の出力信号の位相差とから、ＲＦ信号に対するアンダーサンプリングの次数を求めて、その次数からＲＦ信号の周波数を特定することができる。ＲＦ信号の周波数にかかわらず２つのＳ／Ｈ回路でＲＦ信号の周波数を特定できるので、ＲＦ信号が高周波化しても回路規模は増大しない。また、サンプリング周波数（クロック信号の周波数）も高くしなくても良い。これにより、消費電力の増大を抑えた周波数検出回路を実現できる。

以上の説明では、ｆ_ｏｕｔ算出回路２３が量子化器２１の出力信号の周波数を算出する場合について説明したが、ｆ_ｏｕｔ算出回路２３は量子化器２２の出力信号の周波数を算出してもよい。また、ここでは、位相差算出回路２４がθ_ｏｕｔ２−θ_ｏｕｔ１の値を算出する場合について説明したが、位相差算出回路２４はθ_ｏｕｔ１−θ_ｏｕｔ２の値を算出してもよい。ただし、このとき、ｎ算出回路２５では、式（１１）及び式（１２）の右辺にマイナスを付けた式を用いてｎを算出する。

実施の形態１では、受信信号の周波数を変換する回路はＳ／Ｈ回路１１及びＳ／Ｈ回路１２としたが、Ｓ／Ｈ回路１１とＳ／Ｈ回路１２とに入力されるＲＦ信号が同じで、かつフィルタ１５とフィルタ１６との出力信号の周波数が同じになれば、アンテナ１の出力端子から周波数算出回路１７の第１および第２の入力端子までの間に周波数変換回路を設けてもよい。周波数変換回路には、例えば、分周器、逓倍器、ミキサ、Ｓ／Ｈ回路などを用いることができる。

以上の説明では、信号源１３及び信号源１４を用いて第１のクロック信号及び第２のクロック信号を生成したが、第１のクロック信号及び第２のクロック信号は、周波数が同じで位相が異なっていれば、別の回路を用いて生成してもよい。例えば、信号源と電力分配器と移相器とを用いることができる。この場合、信号源が出力する信号を電力分配器で２つの信号に分配し、そのうち一方の信号を第１のクロック信号とし、もう一方の信号の位相を移相器で移相させて第２のクロック信号とすればよい。

ここではＳ／Ｈ回路１１とＳ／Ｈ回路１２とが出力した信号のうち、フィルタ１５とフィルタ１６とを用いて、最も周波数が低い成分の信号を通過させたが、他の周波数成分の信号を通過させてもよい。ｆ_ｏｕｔ≠ｆ_ＲＦとなる条件であれば、第１ナイキストゾーン以外に存在する周波数成分の信号であってもよい。

なお、ここでは、量子化器２１と量子化器２２とを用いて、フィルタ１５とフィルタ１６との出力信号を量子化した後にディジタル回路でθ_ｏｕｔ２−θ_ｏｕｔ１の算出を行ったが、θ_ｏｕｔ２−θ_ｏｕｔ１をアナログ回路で抽出した後に量子化を行ってもよい。

図４は、この発明の実施の形態１に係る周波数算出回路１７の他の構成例を示す構成図である。ｆ_ｏｕｔ算出回路３１では、量子化器３３がフィルタ１５の出力信号を量子化し、演算器３４がＦＦＴなどの演算処理を行い、ｆ_ｏｕｔを算出する。位相差算出回路３２では、まず、ミキサ３５がフィルタ１５とフィルタ１６が出力した２つのアナログ信号を混合し、２つの信号の位相差を示すアナログ信号を量子化器３６に出力する。量子化器３６は、位相差を示すアナログ信号を量子化し、演算器３７に出力する。ここで、ミキサ３５の出力信号は、θ_ｏｕｔ２−θ_ｏｕｔ１そのものの値を示す信号ではないが、θ_ｏｕｔ２−θ_ｏｕｔ１と一意に対応する信号である。演算器３７は、ミキサ３５が出力する位相差を示す信号に対して、位相差を示す信号とθ_ｏｕｔ２−θ_ｏｕｔ１との対応関係を予め記憶しておいたメモリ３８から、θ_ｏｕｔ２−θ_ｏｕｔ１の値を読み出し、θ_ｏｕｔ２−θ_ｏｕｔ１を示すデータをｎ算出回路２５に出力する。なお、演算器３７は、ＦＰＧＡなどで構成される。

また、ここではｎは整数としたが、回路の性能のばらつきなどによって、ｎ算出回路２５で算出したｎが整数に近い値の小数になる場合には、小数のｎを四捨五入などによって整数にしてもよい。

以上の説明では、周波数検出回路３に入力される信号は周波数ｆ_ＲＦの１波としたが、複数波であってもよい。複数波であった場合、Ｓ／Ｈ回路１１及びＳ／Ｈ回路１２の出力信号において、第１ナイキストゾーン内に存在する信号も複数となる。このとき、フィルタ１５の出力信号とフィルタ１６の出力信号とは、周波数は同じで位相が異なるため、１波の場合と同様にして受信信号の周波数を特定することができる。

ただし、ｆ_ＲＦがナイキスト周波数の整数倍となる場合（以降、事象Ａと呼ぶ）、Ｓ／Ｈ回路１１及びＳ／Ｈ回路１２でのアンダーサンプリングによってｆ_ｏｕｔがＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）となり位相情報が存在しなくなるため、ｆ_ＲＦを特定できない。図２には記載していないが、ｆ_ｏｕｔ算出回路２３でｆ_ｏｕｔを算出した結果、ｆ_ｏｕｔがＤＣであれば、それを外部に通知するようにしてもよい。さらに、その通知結果を元にｆ_ＣＬＫを変更し、事象Ａの周波数関係を避けるように制御するようにしてもよい。

また、周波数検出回路３に入力される信号が複数波であって、その複数波をＳ／Ｈ回路１１とＳ／Ｈ回路１２とがアンダーサンプリングすることによって生じる信号（複数波に対するＳ／Ｈ回路１１及びＳ／Ｈ回路１２の出力信号）の周波数が、第１ナイキストゾーンにおいて同じになる場合（以降、事象Ｂと呼ぶ）、位相関係が式（５）〜（８）で表せないため、ｎ算出回路２５で算出したｎは、周波数検出回路３で検出する周波数範囲の対象外となる値や、整数から大きく離れた小数値となる。これより、正しく周波数を特定できない。図２には記載していないが、ｎ算出回路２５でのｎの算出結果をモニタする回路を設け、ｎが周波数検出回路３で検出する周波数範囲の対象外となる値や、整数から大きく離れた小数値となった場合に、それを外部に通知してもよい。さらに、その通知結果を元にｆ_ＣＬＫを変更し、事象Ｂの周波数関係を避けるように制御を掛けてもよい。

実施の形態２．
実施の形態１では、事象Ａおよび事象Ｂとなる周波数関係の場合、正しくｆ_ＲＦを特定できない、もしくはｆ_ＲＦを特定できないことが分かった後に事象Ａおよび事象Ｂとなる周波数関係を避けるようにｆ_ＣＬＫを変更するため、正しいｆ_ＲＦの検出に時間が掛かった。実施の形態２では、実施の形態１で示した周波数検出回路を２つ用いて、それぞれの周波数検出回路内のＳ／Ｈ回路に入力するクロック信号を互いに異なる周波数とすることによって、どちらかの周波数検出回路で事象Ａおよび事象Ｂを避けて正しいｆ_ＲＦを特定する。

図５は、この発明の実施の形態２に係る受信機の一構成例を示す構成図である。周波数検出回路３０１は、互いにアンダーサンプリングするクロック周波数が異なる周波数検出回路３及び周波数検出回路１０１を有する。図５において図１と同一の符号は、同一または相当の部分を表し、説明を省略する。
ｆ_ＣＬＫ１は信号源１３及び信号源１４の出力信号の周波数、θ_{ＣＬＫ１１}は信号源１３の出力信号の初期位相、θ_{ＣＬＫ１２}は信号源１４の出力信号の初期位相、ｆ_ｏｕｔ１はフィルタ１５の出力信号の周波数、θ_{ｏｕｔ１１}はフィルタ１５の出力信号の初期位相、θ_{ｏｕｔ１２}はフィルタ１６の出力信号の初期位相、ｆ_ＣＬＫ２は信号源１１３及び信号源１１４の出力信号の周波数、θ_{ＣＬＫ２１}は信号源１１３の出力信号の初期位相、θ_{ＣＬＫ２２}は信号源１１４の出力信号の初期位相、ｆ_ｏｕｔ２はフィルタ１１５の出力信号の周波数、θ_{ｏｕｔ２１}はフィルタ１１５の出力信号の初期位相、θ_{ｏｕｔ２２}はフィルタ１１６の出力信号の初期位相である。

周波数検出回路１０１は、入力された信号の周波数を特定し、その周波数を示す信号を出力する回路である。周波数検出回路１０１は、増幅器２が出力した信号からｆ_ＲＦを特定し、ｆ_ＲＦを示す信号を判定回路１１８に出力する。周波数検出回路１０１の入力端子は、増幅器２の出力端子に接続され、周波数検出回路１０１の出力端子は、判定回路１１８の第２の入力端子に接続される。

Ｓ／Ｈ回路１１１は、信号源１１３が出力した第３のクロック信号に同期して、増幅器２が出力した信号をアンダーサンプリングして、アンダーサンプリングした信号をフィルタ１１５に出力するサンプルアンドホールド回路である。Ｓ／Ｈ回路１１１のＲＦ端子は増幅器２の出力端子に接続され、Ｓ／Ｈ回路１１１のクロック端子は信号源１１３の出力端子に接続され、Ｓ／Ｈ回路１１１の出力端子はフィルタ１１５の入力端子に接続される。例えば、Ｓ／Ｈ回路１１１には、入力されたＲＦ信号（増幅器２の出力信号）に対して線路のオープンとショートとを切り替えるスイッチと入力されたＲＦ信号に対して線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路１１１は、入力されたＲＦ信号をアンダーサンプリングし、アンダーサンプリングした信号を出力することができれば、どのような構成を用いてもよい。

Ｓ／Ｈ回路１１２は、信号源１１４が出力した第４のクロック信号に同期して、増幅器２が出力した信号をアンダーサンプリングして、アンダーサンプリングした信号をフィルタ１１６に出力するサンプルアンドホールド回路である。Ｓ／Ｈ回路１１２のＲＦ端子は増幅器２の出力端子に接続され、Ｓ／Ｈ回路１１２のクロック端子は信号源１１４の出力端子に接続され、Ｓ／Ｈ回路１１２の出力端子はフィルタ１１６の入力端子に接続される。例えば、Ｓ／Ｈ回路１１２には、入力されたＲＦ信号に対して線路のオープンとショートとを切り替えるスイッチと入力されたＲＦ信号に対して線路がオープンの際に電荷を蓄える容量とで構成された回路などが用いられる。Ｓ／Ｈ回路１１２は、入力されたＲＦ信号をアンダーサンプリングし、アンダーサンプリングした信号を出力することができれば、どのような構成を用いてもよい。

信号源１１３は、任意の信号波形または任意の周波数の信号を生成できる信号源であり、Ｓ／Ｈ回路１１１に入力する第３のクロック信号を生成する回路である。信号源１１３の出力端子は、Ｓ／Ｈ回路１１１のクロック端子に接続される。例えば、信号源１１３には、ＤＡＣ、ＤＤＳ、ＰＬＬ回路などが用いられる。なお、図５では省略しているが、信号源１１３は外部から入力された制御信号や基準信号を用いて、第３のクロック信号を生成してもよい。信号源１１３は、任意の信号波形または任意の周波数の信号を生成できれば、どのような回路を用いてもよい。

信号源１１４は、任意の信号波形または任意の周波数の信号を生成できる信号源であり、Ｓ／Ｈ回路１１２に入力する第４のクロック信号を生成する回路である。信号源１１４の出力端子は、Ｓ／Ｈ回路１１２のクロック端子に接続される。例えば、信号源１１４には、ＤＡＣ、ＤＤＳ、ＰＬＬ回路などが用いられる。なお、図５では省略しているが、信号源１１４は外部から入力された制御信号や基準信号を用いて、第４のクロック信号を生成してもよい。信号源１１４は、任意の信号波形または任意の周波数の信号を生成できれば、どのような回路を用いてもよい。

フィルタ１１５は、所定の通過帯域を有し、Ｓ／Ｈ回路１１１が出力した信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ１１５は、Ｓ／Ｈ回路１１１が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、周波数算出回路１１７に出力する。フィルタ１１５の入力端子はＳ／Ｈ回路１１１の出力端子に接続され、フィルタ１１５の出力端子は周波数算出回路１１７の第１の入力端子に接続される。例えば、フィルタ１１５は、チップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。

フィルタ１１６は、所定の通過帯域を有し、Ｓ／Ｈ回路１１２が出力した信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ１１６は、Ｓ／Ｈ回路１１２が出力した信号のうち、通過帯域外に存在する信号や不要波を抑圧して、周波数算出回路１１７に出力する。フィルタ１１６の入力端子はＳ／Ｈ回路１１２の出力端子に接続され、フィルタ１１６の出力端子は周波数算出回路１１７の第２の入力端子に接続される。例えば、フィルタ１１６は、チップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。

周波数算出回路１１７は、フィルタ１１５とフィルタ１１６とが出力した信号から、ｆ_ＲＦを特定する回路である。周波数算出回路１１７の第１の入力端子はフィルタ１１５の出力端子に接続され、周波数算出回路１１７の第２の入力端子はフィルタ１１６の出力端子に接続され、周波数算出回路１１７の出力端子は判定回路１１８の第２の入力端子に接続される。周波数算出回路１１７には、例えば、図２に示す構成を用いることができる。

判定回路１１８は、周波数算出回路１７及び周波数算出回路１１７が出力したｆ_ＲＦを示す信号に対してどちらのｆ_ＲＦが正しいかを判定する回路である。判定回路１１８の第１の入力端子は、周波数算出回路１７の出力端子に接続され、判定回路１１８の第２の入力端子は、周波数算出回路１１７の出力端子に接続される。判定回路１１８には、例えば、ＦＰＧＡを用いることができる。

演算回路１１９は、事象Ａおよび事象Ｂとなる周波数関係を避けるようにｆ_ＣＬＫ１及びｆ_ＣＬＫ２を演算し、演算したｆ_ＣＬＫ１及びｆ_ＣＬＫ２をそれぞれ周波数算出回路１７及び周波数算出回路１１７を介して、信号源１３及び信号源１４と、信号源１１３及び信号源１１４とに出力する演算回路である。予め事象Ａ及び事象Ｂとなる周波数関係を避けるように、演算回路１１９はｆ_ＣＬＫ１及びｆ_ＣＬＫ２を決定する。演算回路には、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）とメモリからなるコンピュータ、マイコン、ＦＰＧＡなどを用いることができるが、以下に示すｆ_ＣＬＫ１及びｆ_ＣＬＫ２の決定フローを実行できればどのような演算回路であっても良い。

次に、この発明の実施の形態２に係る周波数検出回路３０１を含む受信機の動作について説明する。なお、周波数検出回路３と周波数検出回路１０１の両方において、事象Ａおよび事象Ｂとなる周波数関係以外の場合の動作は、実施の形態１と同じであるため、説明を省略する。ここでは、周波数算出回路１７及び周波数算出回路１１７は、図２に示す構成を用いることとする。

周波数検出回路３と周波数検出回路１０１のどちらか一方において、事象Ａもしくは事象Ｂの場合の周波数関係となる場合、その周波数検出回路ではｆ_ＲＦを正しく特定できないため、特定したｆ_ＲＦはその周波数検出回路で検出できる周波数範囲の対象外となる周波数となる。しかし、もう一方の周波数検出回路では、アンダーサンプリングに用いるクロック信号の周波数がｆ_ＲＦを正しく特定できない他方の周波数検出回路のクロック信号の周波数と異なるため、事象Ａもしくは事象Ｂの場合の周波数関係を避けることができ、ｆ_ＲＦを正しく特定できる。事象Ａ及び事象Ｂは受信信号の周波数とクロック信号の周波数とがある組み合わせのときに生じるが、２つの周波数検出回路に入力される受信信号の周波数は変わらず、クロック信号の周波数が異なるため、一方の周波数検出回路でその関係を満たした場合、他方の周波数検出回路では事象Ａ及び事象Ｂを満たさなくなる。したがって、どちらかの周波数検出回路でｆ_ＲＦを正しく特定を特定できる。

判定回路１１８では、周波数検出回路３及び周波数検出回路１０１のそれぞれが出力したｆ_ＲＦを示す信号から、正しいｆ_ＲＦを特定する。このとき、例えば判定回路１１８では、まず周波数検出回路３及び周波数検出回路１０１のそれぞれが出力したｆ_ＲＦを示す信号を比較し、同じであればそのままｆ_ＲＦを示す信号を出力し、異なっていればｆ_ＲＦを示す信号が周波数検出回路３及び周波数検出回路１０１で検出できる周波数範囲であるか否かを判断し、正しい方のｆ_ＲＦを示す信号を出力する。

なお、周波数検出回路３及び周波数検出回路１０１のどちらか一方が、事象Ａもしくは事象Ｂの周波数関係となる場合であっても、算出したｆ_ＲＦが周波数検出回路３及び周波数検出回路１０１で検出できる周波数範囲内の周波数となる場合もある。このため、図５には記載していないが、判定回路１１８は、周波数検出回路３と周波数検出回路１０１とが算出したｆ_ＲＦの他に、ｎの値を用いて正しいｆ_ＲＦを特定してもよい。このとき、例えば、算出したｎが、整数から大きく離れた小数となった場合、その周波数検出回路が算出したｆ_ＲＦは誤りとするといった演算手順で正しいｆ_ＲＦを特定できる。

周波数検出回路３及び周波数検出回路１０１の両方において、事象Ａもしくは事象Ｂの周波数関係となる場合は、ｆ_ＲＦを正しく特定できなくなる。このため、本実施の形態においては、事象Ａもしくは事象Ｂの周波数関係を避けるようにｆ_ＣＬＫ１及びｆ_ＣＬＫ２を設定する必要がある。

図６は、この発明の実施の形態２に係る周波数検出回路の演算回路１１９におけるｆ_ＣＬＫ１及びｆ_ＣＬＫ２の設定手順の一例を示すフローチャートである。ここでは、周波数検出回路３及び周波数検出回路１０１で検出できる周波数範囲は、ｆ_ｍｉｎからｆ_ｍａｘとする。

ステップＳ１０１において、まず、演算回路１１９はｆ_ＣＬＫ１を設定する。

次に、ステップＳ１０２において、演算回路１１９は、ステップＳ１０１で定めたｆ_ＣＬＫ１から、ｆ_ｍｉｎからｆ_ｍａｘの範囲でｆ_ｏｕｔ１がＤＣとなるｆ_ＲＦを算出する。なお、ｆ_ＲＦの値は１つの場合も複数の場合もある。

次に、ステップＳ１０３において、演算回路１１９はｆ_ＣＬＫ２を設定する。

次に、ステップＳ１０４において、演算回路１１９は、ステップＳ１０３で定めたｆ_ＣＬＫ２から、ｆ_ｍｉｎからｆ_ｍａｘの範囲でｆ_ｏｕｔ２がＤＣとなるｆ_ＲＦを算出する。なお、ｆ_ＲＦの値は１つの場合も複数の場合もある。

次に、ステップＳ１０５において、演算回路１１９は、ステップＳ１０２で求めたｆ_ＲＦとステップＳ１０４で求めたｆ_ＲＦとを比較し、同じ値があるか否かを判別する。同じ値のｆ_ＲＦがない場合、ステップＳ１０６に進む。同じ値のｆ_ＲＦがある場合、ステップＳ１０３に進み、演算回路１１９は、先にステップＳ１０３で設定した値と別の値にｆ_ＣＬＫ２を設定する。

次に、ステップＳ１０６において、演算回路１１９は、ステップＳ１０１で設定したｆ_ＣＬＫ１を用いて、同じｆ_ｏｕｔ１となるｆ_ＲＦの組み合わせを算出する。例えば、ｆ_ＣＬＫ１＝１ＧＨｚの場合、ｆ_ＲＦ＝１．１ＧＨｚとｆ_ＲＦ＝１．９ＧＨｚとの組み合わせは、同じｆ_ｏｕｔ１＝０．１ＧＨｚとなる。

次に、ステップＳ１０７において、演算回路１１９は、ステップＳ１０３で設定したｆ_ＣＬＫ２を用いて、同じｆ_ｏｕｔ２となるｆ_ＲＦの組み合わせを算出する。例えば、ｆ_ＣＬＫ２＝１．５ＧＨｚの場合、ｆ_ＲＦ＝１．６ＧＨｚとｆ_ＲＦ＝２．９ＧＨｚとの組み合わせは、同じｆ_ｏｕｔ２＝０．１ＧＨｚとなる。

次に、ステップＳ１０８において、演算回路１１９は、ステップＳ１０６の算出結果とステップＳ１０７の算出結果とを比較し、同じｆ_ＲＦの組み合わせがあるか否かを判別する。同じ組み合わせがある場合、ステップＳ１０９に進む。同じ組み合わせがない場合、演算回路１１９は、ｆ_ＣＬＫ１とｆ_ＣＬＫ２とをそれぞれ周波数検出回路３の周波数算出回路１７と周波数検出回路１０１の周波数算出回路１１７とに出力し、フローを終了する。

フロー終了後、周波数算出回路１７は、信号源１３及び信号源１４にｆ_ＣＬＫ１を出力し、信号源１３及び信号源１４は、クロック周波数をｆ_ＣＬＫ１に設定する。同様に、周波数算出回路１１７は、信号源１１３及び信号源１１４にｆ_ＣＬＫ２を出力し、信号源１１３及び信号源１１４は、出力するクロック周波数をｆ_ＣＬＫ２に設定する。

次に、ステップＳ１０９において、演算回路１１９は、これまでのフローで設定したｆ_ＣＬＫ２以外の値にｆ_ＣＬＫ２を設定できるか否かを判断する。このとき、これまでのフローで定めたｆ_ＣＬＫ２と信号源１１３及び信号源１１４の周波数設定範囲とを考慮して判断する。例えば、信号源１１３及び信号源１１４が出力周波数範囲１〜２ＧＨｚで分解能０．５ＧＨｚのＰＬＬ回路である場合、設定可能なｆ_ＣＬＫ２は１ＧＨｚ、１．５ＧＨｚ、２ＧＨｚの３つであり、これまでのフローでこれら３つの値の全てをｆ_ＣＬＫ２として定めたか否かを判断する。周波数設定範囲内においてｆ_ＣＬＫ２を他の値に設定できる場合はステップＳ１０３に進み、演算回路１１９は、ｆ_ＣＬＫ２を別の値に設定する。一方、周波数設定範囲内においてｆ_ＣＬＫ２を他の値に設定できない場合はステップＳ１０１に進み、演算回路１１９は、先に設定した値と別の値にｆ_ＣＬＫ１を設定する。

以上のように、実施の形態２によれば、実施の形態１の周波数検出回路と同様の効果を得ることができる。加えて、２つの周波数検出回路を用い、それぞれの周波数検出回路のクロック信号を互いに異なる周波数とすることによって、片方の周波数検出回路が事象Ａもしくは事象Ｂの周波数関係となっても、もう片方の周波数検出回路においてその周波数関係を避けることができ、正しくｆ_ＲＦを特定できる。これにより、実施の形態２に係る周波数検出回路は、周波数検出の信頼性を向上させることができる。

１ アンテナ、２ 増幅器、３ １０１ ３０１ 周波数検出回路、１１ １２ １１１ １１２ Ｓ／Ｈ回路、１３ １４ １１３ １１４ 信号源、１５ １６ １１５ １１６ フィルタ、１７ １１７ 周波数算出回路、２１ ２２ ３３ ３６ 量子化器、２３ ３１ ｆ_ｏｕｔ算出回路、２４ ３２ 位相差算出回路、２５ ｎ算出回路、２６ ｆ_ＲＦ算出回路、２７ 信号源制御回路、３４ ３７ 演算器、３５ ミキサ、３８ メモリ、１１８ 判定回路、１１９ 演算回路。

Claims (9)

1. 第１のクロック信号を出力する第１の信号源と、
   前記第１のクロック信号と周波数は同じで位相が異なる第２のクロック信号を出力する第２の信号源と、
   前記第１のクロック信号を用いて受信信号をアンダーサンプリングする第１のサンプルホールド回路と、
   前記第２のクロック信号を用いて前記受信信号をアンダーサンプリングする第２のサンプルホールド回路と、
   前記第１のサンプルホールド回路と前記第２のサンプルホールド回路との出力信号の位相差を用いて、前記受信信号の周波数を算出する周波数算出回路と、
   を備え、
   前記周波数算出回路は、前記第１のサンプルホールド回路の出力信号の周波数を検出するとともに前記位相差を用いて前記受信信号に対するアンダーサンプリングの次数を算出し、算出した前記次数及び検出した前記周波数から前記受信信号の周波数を算出する周波数検出回路。
2. 前記周波数算出回路は、前記第１のクロック信号と前記第２のクロック信号との位相差、及び前記第１のサンプルホールド回路と前記第２のサンプルホールド回路と出力信号の位相差から前記受信信号に対するアンダーサンプリングの前記次数を算出することを特徴とする請求項１に記載の周波数検出回路。
3. 前記周波数算出回路は、前記第１のクロック信号の位相をθ_ＣＬＫ１とし、前記第２のクロック信号の位相をθ_ＣＬＫ２とし、前記第１のサンプルホールド回路の出力信号の位相をθ_ｏｕｔ１とし、前記第２のサンプルホールド回路の出力信号の位相をθ_ｏｕｔ２としたとき、以下の式
   

   

   により求まるｎをアンダーサンプリングの前記次数として求めることを特徴とする請求項２に記載の周波数検出回路。
4. 前記周波数算出回路は、前記第１のクロック信号の周波数をｆ_ＣＬＫとし、前記第１のサンプルホールド回路の出力信号の周波数をｆ_ｏｕｔとし、これらと請求項３に記載の前記ｎを用いて、以下の式
   

   

   
   を満たすｆ_ＲＦを記受信信号の周波数として算出することを特徴とする請求項３に記載の周波数検出回路。
5. 前記周波数算出回路は、前記第１のクロック信号の位相をθ_ＣＬＫ１とし、前記第２のクロック信号の位相をθ_ＣＬＫ２とし、前記第１のサンプルホールド回路の出力信号の位相をθ_ｏｕｔ１とし、前記第２のサンプルホールド回路の出力信号の位相をθ_ｏｕｔ２としたとき、以下の式
   

   

   により求まるｎをアンダーサンプリングの前記次数として求めることを特徴とする請求項２に記載の周波数検出回路。
6. 前記周波数算出回路は、前記第１のクロック信号の周波数をｆ_ＣＬＫとし、前記第１のサンプルホールド回路の出力信号の周波数をｆ_ｏｕｔとし、これらと請求項５に記載の前記ｎを用いて、以下の式
   

   

   を満たすｆ_ＲＦを前記受信信号の周波数として算出することを特徴とする請求項５に記載の周波数検出回路。
7. 前記周波数算出回路は、前記第１の信号源及び前記第２の信号源にそれぞれ前記第１のクロック信号の位相情報及び前記第２のクロック信号の位相情報を出力することを特徴とする請求項１に記載の周波数検出回路。
8. 前記受信信号の周波数を算出する第１の請求項１記載の周波数検出回路と、
   前記第１の請求項１記載の周波数検出回路の第１のクロック信号の周波数とは異なる周波数でアンダーサンプリングし、前記受信信号の周波数を算出する第２の請求項１記載の周波数検出回路と、
   前記第１の請求項１記載の周波数検出回路が算出した前記受信信号の周波数と前記第２の請求項１記載の周波数検出回路が算出した前記受信信号の周波数とを比較し、前記受信信号の周波数を判定する判定回路と、
   を備えた周波数検出回路。
9. 前記判定回路は、前記第１の請求項１記載の周波数検出回路が算出したアンダーサンプリングの次数と前記第２の請求項１記載の周波数検出回路が算出したアンダーサンプリングの次数とを比較し、前記受信信号の周波数を判定することを特徴とする請求項８に記載の周波数検出回路。

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