JP6974743B2 - 半導体集積回路装置 - Google Patents

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Description

本開示は、ナノワイヤＦＥＴ（Field Effect Transistor）を用いたスタンダードセル（以下、適宜、単にセルともいう）を備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、ナノワイヤＦＥＴが注目されている。
非特許文献１，２には、ナノワイヤＦＥＴの製造方法の例が開示されている。
S. Bangsaruntip, et al. "High performance and highly uniform gate-all-around silicon nanowire MOSFETs with wire size dependent scaling", Electron Devices Meeting (IEDM), 2009 IEEE International Isaac Laucer, et al. "Si Nanowire CMOS Fabricated with Minimal Deviation from RMG Fin FET Technology Showing Record Performance", 2015 Symposium on VLSI Technology Digest of Technical Papers
これまで、ナノワイヤＦＥＴを用いたスタンダードセルの構造や、ナノワイヤＦＥＴを用いた半導体集積回路のレイアウトに関して、具体的な検討はまだなされていない。
本開示は、ナノワイヤＦＥＴを用いた半導体集積回路装置に関するものであり、製造の容易化に有効なレイアウト構成を提供する。
本開示の第１態様では、半導体集積回路装置は、ナノワイヤＦＥＴ（Field Effect Transistor）を備え、論理機能を有する第１スタンダードセルと、前記第１スタンダードセルに第１方向において隣接して配置されており、論理機能を有しない第２スタンダードセルとを備え、前記ナノワイヤＦＥＴは、前記第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤと接続された一対のパッドとを備え、前記第２スタンダードセルは、回路の論理機能に寄与しないパッドである、ダミーパッドを備えている。
この態様によると、論理機能を有する第１スタンダードセルに隣接して、論理機能を有しない第２スタンダードセルが配置されている。第１スタンダードセルは、ナノワイヤおよびパッドを有するナノワイヤＦＥＴを備えており、第２スタンダードセルは、回路の論理機能に寄与しないパッドであるダミーパッドを備えている。このため、第１および第２スタンダードセルにおいて、パッドおよびダミーパッドを、規則的に配置することができる。これにより、半導体集積回路装置の製造ばらつきを抑制でき、歩留まりを向上させることができる。
本開示によると、ナノワイヤＦＥＴを用いた半導体集積回路装置において、製造ばらつきや性能ばらつきを抑制できるとともに、歩留まりを向上させることができる。
実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例を示す平面図 実施形態におけるスタンダードセルのレイアウト構成を示す平面図 図２のスタンダードセルの断面図 （ａ）〜（ｃ）はフィラーセルのセル幅のバリエーションを示す平面図 実施形態におけるスタンダードセルの他のレイアウト構成を示す平面図 実施形態におけるスタンダードセルの他のレイアウト構成を示す平面図 実施形態におけるスタンダードセルの他のレイアウト構成を示す平面図 ダミーパッドを用いた容量セルのレイアウト構成を示す平面図 ダミーパッドを用いた容量セルの他の構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は断面図 ダミーパッドを用いた容量セルの他のレイアウト構成を示す平面図 ダミーパッドを用いた容量セルの他の構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は断面図 （ａ），（ｂ）はダミーパッドを用いた容量セルの他のレイアウト構成を示す平面図 （ａ），（ｂ）は図１２の構成のセル幅を広げたバリエーションを示す平面図 図２のスタンダードセルのレイアウト構成の変形例 ナノワイヤＦＥＴの基本構造を示す模式図 ナノワイヤＦＥＴの基本構造を示す模式図
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノワイヤＦＥＴ（Field Effect Transistor）を備えるものとする。
図１５はナノワイヤＦＥＴの基本構造例を示す模式図である（ナノワイヤ全周ゲート（ＧＡＡ：Gate All Around）ＦＥＴともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図１５に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図１５では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図１５では簡略化のため、図示を省略している。
ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。
なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。
また、図１５では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、２本配置されている。ただし、縦方向に配置するナノワイヤの本数は、２本に限られるものではなく、１本でもよいし、３本以上を縦方向に並べて配置してもよい。また、図１５では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
また、図１６に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。
（実施の形態）
図１は実施形態に係る半導体集積回路装置が備える回路ブロックのレイアウト例を示す平面図である。図１のレイアウトでは、Ｘ方向（図面横方向、第１方向に相当する）に並ぶ複数のセルＣが、セル列ＣＲを構成している。そして、複数のセル列ＣＲが、Ｙ方向（図面縦方向、第２方向に相当する）に並べて配置されている。複数のセルＣの中には、ＮＡＮＤゲート、ＮＯＲゲート等の論理機能を有するセル（以下、適宜、論理セルという）の他に、フィラーセルＣＦＬやセル列終端セル（ＥｎｄＣａｐセルともいう）ＣＥＣが含まれている。
ここで、「フィラーセル」は、論理機能を有しておらず、回路ブロックの論理機能に寄与せず、論理セルの間に配置されたセルのことをいう。また、「セル列終端セル」は、論理機能を有しておらず、回路ブロックの論理機能に寄与せず、セル列を終端させるために用いられるセルのことをいう。セル列終端セルを配置することによって、セル列におけるウェル領域をＸ方向において十分に広げることができる。これにより、セル列終端セルより内側にある論理セルのトランジスタをウェル端から遠ざけて、ウェル端近傍におけるトランジスタ特性の変動を回避することができる。
本実施形態では、フィラーセルＣＦＬおよびセル列終端セルＣＥＣに、ダミーパッド５が配置されている。ここで、「ダミーパッド」とは、回路の論理機能に寄与しないパッド、言い換えると、ナノワイヤＦＥＴを構成するパッドと同様の構造からなり、かつ、回路ブロックの論理機能に寄与しない構造物のことをいう。
なお、図１では、論理セルのサイズおよびレイアウトは全て同一であるように図示している。ただし、実際のレイアウトはこれに限られるものではなく、どのような論理セルが配置されていてもよい。
また、本実施形態では、金属配線（Ｍ１）とパッド（ｐａｄ）およびゲート配線（ｇａｔｅ）との接続形態は、ローカル配線（ＬＩ）とコンタクトを介した接続としている。ただし、図１では、コンタクトの図示は省略している。
（フィラーセルの構成）
図２は図１の部分Ｗ１の拡大図であり、本実施形態におけるスタンダードセルのレイアウト構成を示す平面図である。図２において、スタンダードセルＣ１は、ナノワイヤＦＥＴを備え、論理機能（ここでは２入力ＮＯＲ）を有している。また、スタンダードセルＣ２は、論理機能を有しないフィラーセルであり、スタンダードセルＣ１にＸ方向において隣接して配置されている。スタンダードセルＣ１，Ｃ２において、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されている。また、金属配線層Ｍ１において、スタンダードセルＣ１，Ｃ２の上辺においてＸ方向に延びる、電源電位ＶＤＤを供給する配線ＶＤＤと、スタンダードセルＣ１，Ｃ２の下辺においてＸ方向に延びる、接地電位ＶＳＳを供給する配線ＶＳＳとが配置されている。
スタンダードセルＣ１は、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ Ｐ１１，Ｐ１２が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ Ｎ１１，Ｎ１２が設けられている。ナノワイヤＦＥＴ Ｐ１１，Ｐ１２は直列に接続されており、ナノワイヤＦＥＴ Ｎ１１，Ｎ１２は並列に接続されている。ナノワイヤＦＥＴ Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２はそれぞれ、Ｘ方向に延び、並列に設けられた複数の、ナノワイヤ１１，１２，１３，１４を備えている。ここでは、ナノワイヤ１１，１２，１３，１４はそれぞれ、Ｙ方向において４本ずつ並べて設けられている。また後述するが、ナノワイヤ１１，１２，１３，１４はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ、設けられている。ナノワイヤ１１，１２，１３，１４は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセルＣ１には、ナノワイヤ１１，１２，１３，１４と接続されたパッド２１，２２，２３，２４，２５，２６が設けられている。パッド２１，２２，２３は、少なくともナノワイヤ１１，１２と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ Ｐ１１，Ｐ１２のソース領域またはドレイン領域となる。パッド２４，２５，２６は、少なくともナノワイヤ１３，１４と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ Ｎ１１，Ｎ１２のソース領域またはドレイン領域となる。
またここでは、パッド２１，２２，２３，２４，２５，２６はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２１は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１にそれぞれ接続されている。パッド２２は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１にそれぞれ接続され、また、Ｙ方向に４本設けられたナノワイヤ１２にそれぞれ接続されている。パッド２３は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１２にそれぞれ接続されている。パッド２４は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１３にそれぞれ接続されている。パッド２５は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１３にそれぞれ接続され、また、Ｙ方向に４本設けられたナノワイヤ１４にそれぞれ接続されている。パッド２６は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１４にそれぞれ接続されている。
直列に接続されたナノワイヤＦＥＴ Ｐ１１，Ｐ１２はパッド２２を共有している。すなわち、ナノワイヤＦＥＴ Ｐ１１はナノワイヤ１１と接続されたパッド２１，２２を備えており、ナノワイヤＦＥＴ Ｐ１２はナノワイヤ１２と接続されたパッド２２，２３を備えている。また、並列に接続されたナノワイヤＦＥＴ Ｎ１１，Ｎ１２はパッド２５を共有している。すなわち、ナノワイヤＦＥＴ Ｎ１１はナノワイヤ１３と接続されたパッド２４，２５を備えており、ナノワイヤＦＥＴ Ｎ１２はナノワイヤ１４と接続されたパッド２５，２６を備えている。
また、スタンダードセルＣ１には、Ｙ方向に直線状に延びる２本のゲート配線３１，３２が配置されている。ゲート配線３１は、ナノワイヤＦＥＴ Ｐ１１のゲート電極３１ｐと、ナノワイヤＦＥＴ Ｎ１１のゲート電極３１ｎとを一体に形成したものであり、ナノワイヤ１１，１３のＸ方向における所定範囲において、ナノワイヤ１１，１３の周囲を囲うように設けられている。ゲート配線３２は、ナノワイヤＦＥＴ Ｐ１２のゲート電極３２ｐと，ナノワイヤＦＥＴ Ｎ１２のゲート電極３２ｎとを一体に形成したものであり、ナノワイヤ１２，１４のＸ方向における所定範囲において、ナノワイヤ１２，１４の周囲を囲うように設けられている。また、スタンダードセルＣ１の両方の側辺に、Ｙ方向に延びるダミーゲート配線３５，３６がそれぞれ配置されている。
また、金属配線層Ｍ１において、配線４１ａ〜４１ｆが形成されている。配線４１ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４５ａを介してパッド２１に接続されている。配線４１ｂは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４５ｂを介してパッド２４に接続されている。配線４１ｃは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４５ｃを介してパッド２６に接続されている。配線４１ｄは、パッド２３，２５を接続するものであり、ローカル配線４５ｄを介してパッド２３に接続されており、ローカル配線４５ｅを介してパッド２５に接続されている。配線４１ｅは，ゲート配線３１にローカル配線４５ｆを介して接続される。配線４１ｆは、ゲート配線３２にローカル配線４５ｇを介して接続される。配線４１ｄ，４１ｅ，４１ｆは、２入力ＮＯＲ回路の出力Ｙ、入力Ａ、入力Ｂにそれぞれ対応する。また、パッド２２上にローカル配線４５ｈが設けられている。ローカル配線４５ｈはパッド２２に接続されているが、金属配線層Ｍ１の配線とは接続されていない。
なお、ここでは、金属配線４１ａ〜４１ｆとパッド２１，２３，２４，２５，２６およびゲート配線３１，３２との接続形態は、ローカル配線４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅ，４５ｆ，４５ｇとコンタクト４３を介した接続としている。ただし、金属配線とパッドおよびゲート配線との接続形態は、コンタクトを介さずに、ローカル配線のみを介した接続としてもよいし、ローカル配線を介さずに、コンタクトのみを介した接続としてもよい。
一方、スタンダードセルＣ２は、Ｐ型トランジスタ領域ＰＡにダミーパッド５１，５２が設けられており、Ｎ型トランジスタ領域ＮＡにダミーパッド５３，５４が設けられている。ここでは、ダミーパッド５１，５２，５３，５４はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。ダミーパッド５１，５２は、パッド２１，２２，２３と同様にＰ型の不純物が導入されており、ダミーパッド５３，５４は、パッド２４，２５，２６と同様にＮ型の不純物が導入されている。ダミーパッド５１，５３とダミーパッド５２，５４との間に、Ｙ方向に延びるダミーゲート配線６１が配置されている。また、スタンダードセルＣ２の、スタンダードセルＣ１と反対側の側辺に、Ｙ方向に延びるダミーゲート配線６５が配置されている。
図３は図２の線III−IIIにおける断面図である。図３に示すように、金属配線層Ｍ１の配線４１ａ〜４１ｆは、コンタクト４３を介して、ローカル配線４５ａ〜４５ｇに接続されている。コンタクト４３は、金属配線層Ｍ１の配線４１ａ〜４１ｆと一緒にデュアルダマシンプロセスによって形成される。なお、コンタクト４３は、金属配線層Ｍ１の配線４１ａ〜４１ｆとは別個に形成してもよい。また、金属配線層Ｍ１の配線４１ａ〜４１ｆは、例えばＣｕからなり、その表面に、例えばタンタルまたは窒化タンタルを含むバリアメタル４８が形成されている。ローカル配線４５ａ〜４５ｇは、例えばタングステンからなり、その表面に、例えばチタンまたは窒化チタンを含むグルー膜４７が形成されている。なお、ローカル配線４５ａ〜４５ｇは、コバルトによって形成してもよい。この場合は、グルー膜４７の形成を省いてもよい。また、パッド２１〜２６の表面には、例えばニッケルやコバルト等からなるシリサイド膜４９が形成されている。
層間絶縁膜４６ａ，４６ｂは、例えばシリコン酸化膜である。層間絶縁膜４６ｃは、例えばＳｉＯＣやポーラス膜のような低誘電率膜である。なお、層間絶縁膜４６ｃは、２またはそれ以上の積層構造となっていてもよい。
ゲート電極３１ｐ，３１ｎ，３２ｐ，３２ｎは、例えばポリシリコンによって形成される。なお、ゲート電極３１ｐ，３１ｎ，３２ｐ，３２ｎは、窒化チタン等の金属を含む材料によって形成されてもよい。また、ゲート絶縁膜は、例えばシリコン酸化膜であり、例えば熱酸化法によって形成される。なお、ゲート絶縁膜は、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、チタンまたはタンタルの酸化物によって形成されてもよい。
図３の断面図から分かるように、Ｎ型トランジスタ領域ＮＡにおいて、パッド２４，２５，２６の下面は、ナノワイヤ１３，１４の下面よりも低い位置にある。また、ナノワイヤ１３，１４の上面は、パッド２４，２５，２６の上面と同じ高さにある。そして、ゲート電極３１ｎ，３２ｎは、ナノワイヤ１３，１４の周囲をぐるりと囲むように形成されている。同様に、Ｐ型トランジスタ領域ＰＡにおいて、パッド２１，２２，２３の下面は、ナノワイヤ１１，１２の下面よりも低い位置にある。また、ナノワイヤ１１，１２の上面は、パッド２１，２２，２３の上面と同じ高さにある。そして、ゲート電極３１ｐ，３２ｐは、ナノワイヤ１１，１２の周囲をぐるりと囲むように形成されている。すなわち、ナノワイヤ１１，１２，１３，１４に形成されるチャネル領域の上面、両側面、下面の全てが、絶縁膜を介して、ゲート電極３１ｐ，３２ｐ，３１ｎ，３２ｎに囲われている。なお、ナノワイヤ１３，１４の上面は、パッド２４，２５，２６の上面よりも低い位置にあってもよいし、ナノワイヤ１１，１２の上面は、パッド２１，２２，２３の上面よりも低い位置にあってもよい。また、基板の上面にＢＯＸ(Buried Oxide)が形成されていてもよい。
図２のレイアウトにおいて、ゲート配線３１，３２およびダミーゲート配線３５，３６，６１，６５は、Ｘ方向において同一ピッチＰｇで配置されている。スタンダードセルＣ１のセル幅（Ｘ方向における寸法）はゲートピッチＰｇの３倍すなわち（Ｐｇ×３）であり、スタンダードセルＣ２のセル幅はゲートピッチＰｇの２倍すなわち（Ｐｇ×２）である。
また、図２のレイアウトにおいて、パッドおよびダミーパッドは、Ｘ方向において、同一ピッチＰｐで配置されている。すなわち、Ｐ型トランジスタ領域ＰＡにおいて、パッド２１，２２，２３およびダミーパッド５１，５２はピッチＰｐで配置されており、またＮ型トランジスタ領域ＮＡにおいて、パッド２４，２５，２６およびダミーパッド５３，５４はピッチＰｐで配置されている。ゲート配線のピッチＰｇと、パッドのピッチＰｐとは等しい。すなわち、
Ｐｐ＝Ｐｇ
である。
また、パッドおよびダミーパッドは、Ｘ方向における寸法であるパッド幅Ｗｐは全て同一であり、Ｙ方向における寸法であるパッド高さＨｐも全て同一である。さらに、Ｐ型トランジスタ領域ＰＡにおいて、パッド２１，２２，２３およびダミーパッド５１，５２はＹ方向における配置位置が同一であり、Ｎ型トランジスタ領域ＮＡにおいて、パッド２４，２５，２６およびダミーパッド５３，５４はＹ方向における配置位置が同一である。
上述した構成によると、論理セルであるスタンダードセルＣ１に隣接して、フィラーセルであるスタンダードセルＣ２が配置されている。そして、スタンダードセルＣ１は、ナノワイヤ１１，１２，１３，１４およびパッド２１，２２，２３，２４，２５，２６を有するナノワイヤＦＥＴ Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２を備えており、スタンダードセルＣ２は、ダミーパッド５１，５２，５３，５４を備えている。スタンダードセルＣ２にダミーパッド５１，…を設けることによって、スタンダードセルＣ１，Ｃ２において、パッド２１，…およびダミーパッド５１，…を、規則的に配置することができる。すなわち、フィラーセルにダミーパッドを設けることによって、ダミーパッドを含むパッドの配置が規則的になる。これにより、半導体集積回路装置の製造ばらつきを抑制でき、歩留まりを向上させることができる。
また、スタンダードセルＣ１のパッド２３，２６は、スタンダードセルＣ２に存在するダミーパッド５１，５３によって、隣接パッドまでの距離が所定値に定まる。すなわち、フィラーセルにダミーパッドを設けることによって、論理セルのセル端に最も近いパッドから隣接パッドまでの距離を所定値に定めることができる。これにより、ナノワイヤＦＥＴの性能の見積もり精度が向上する。
なお、上述した構成では、パッドおよびダミーパッドは、Ｘ方向において、同一ピッチＰｐで配置されているものとしたが、これに限られるものではない。また、パッドおよびダミーパッドは、Ｘ方向における寸法であるパッド幅Ｗｐは全て同一であり、Ｙ方向における寸法であるパッド高さＨｐも全て同一であるものとしたが、これに限られるものではない。また、Ｐ型トランジスタ領域ＰＡにおいて、パッドおよびダミーパッドはＹ方向における配置位置が同一であり、Ｎ型トランジスタ領域ＮＡにおいて、パッドおよびダミーパッドはＹ方向における配置位置が同一であるものとしたが、これに限られるものではない。
図４はフィラーセルのセル幅のバリエーションを示す平面図である。同図中、（ａ）はセル幅がゲートピッチの１倍のフィラーセル、（ｂ）はセル幅がゲートピッチの３倍のフィラーセル、（ｃ）はセル幅がゲートピッチの８倍のフィラーセルである。図４（ａ）〜（ｃ）に示すフィラーセルはいずれも、図２に示すスタンダードセルＣ２と同様に、ダミーパッド５０とダミーゲート配線６０とが配置されている。図２では、フィラーセルであるスタンダードセルＣ２はゲートピッチの２倍のセル幅を有しているが、論理セル間の空き領域の大きさに応じて、図４に示すようなセル幅の異なるフィラーセルを配置してもよい。
（フィラーセルの変形例その１）
図５は図２に示すレイアウト構成の変形例を示す平面図である。図５では、フィラーセルとして、図２のスタンダードセルＣ２に代えて、構成が異なるスタンダードセルＣ２Ａが配置されている。図５では、図２と共通の構成要素には図２と同一の符号を付しており、ここではその詳細な説明を省略する場合がある。
スタンダードセルＣ２Ａは、Ｐ型トランジスタ領域ＰＡにダミーパッド５１，５２が設けられており、Ｎ型トランジスタ領域ＮＡにダミーパッド５３，５４が設けられている。ここでは、ダミーパッド５１，５２，５３，５４はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。ダミーパッド５１，５２は、パッド２１，２２，２３と同様にＰ型の不純物が導入されており、ダミーパッド５３，５４は、パッド２４，２５，２６と同様にＮ型の不純物が導入されている。また、ダミーパッド５１，５３とダミーパッド５２，５４との間に、Ｙ方向に延びるダミーゲート配線６１が配置されており、また、スタンダードセルＣ１と反対側の側辺に、Ｙ方向に延びるダミーゲート配線６５が配置されている。
またスタンダードセルＣ２Ａは、ダミーパッド５１とダミーパッド５２との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７１が設けられており、また、ダミーパッド５３とダミーパッド５４との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７２が設けられている。ここでは、ナノワイヤ７１，７２はそれぞれ、Ｙ方向において４本ずつ並べて設けられており、また、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ、設けられている。ナノワイヤ７１，７２は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。ナノワイヤ７１，７２のＹ方向における配置ピッチは、スタンダードセルＣ１のナノワイヤ１１，１２，１３，１４のＹ方向における配置ピッチと同一である。また、ナノワイヤ７１のＹ方向における配置位置は、スタンダードセルＣ１のナノワイヤ１１，１２と同一であり、ナノワイヤ７２のＹ方向における配置位置は、スタンダードセルＣ１のナノワイヤ１３，１４と同一である。
なお、ナノワイヤ７１，７２の本数は８本に限られるものではなく、また、スタンダードセルＣ１のナノワイヤ１１，１２，１３，１４の本数と異なっていてもかまわない。また、ナノワイヤ７１，７２のＹ方向における配置ピッチや配置位置は、スタンダードセルＣ１のナノワイヤ１１，１２，１３，１４と同じでなくてもかまわない。
（フィラーセルの変形例その２）
図６は図２に示すレイアウト構成の変形例を示す平面図である。図６では、フィラーセルとして、図２のスタンダードセルＣ２に代えて、構成が異なるスタンダードセルＣ２Ｂが配置されている。図２と共通の構成要素には図２と同一の符号を付しており、ここではその詳細な説明を省略する場合がある。
スタンダードセルＣ２Ｂは、Ｐ型トランジスタ領域ＰＡにダミーパッド５１，５２が設けられており、Ｎ型トランジスタ領域ＮＡにダミーパッド５３，５４が設けられている。ここでは、ダミーパッド５１，５２，５３，５４はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。ダミーパッド５１，５２は、パッド２１，２２，２３と同様にＰ型の不純物が導入されており、ダミーパッド５３，５４は、パッド２４，２５，２６と同様にＮ型の不純物が導入されている。また、ダミーパッド５１，５３とダミーパッド５２，５４との間に、Ｙ方向に延びるダミーゲート配線６１が配置されており、また、スタンダードセルＣ１と反対側の側辺に、Ｙ方向に延びるダミーゲート配線６５が配置されている。
スタンダードセルＣ２Ｂは、ダミーパッド５１とダミーパッド５２との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７１が設けられており、また、ダミーパッド５３とダミーパッド５４との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７２が設けられている。さらに、スタンダードセルＣ２Ｂは、ダミーゲート配線３６とダミーパッド５１との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７３が設けられており、ダミーゲート配線６５とダミーパッド５２との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７４が設けられており、ダミーパッド５３とダミーゲート配線３６との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７５が設けられており、ダミーパッド５４とダミーゲート配線６５との間に、Ｘ方向に延び、並列に設けられた複数のナノワイヤ７６が設けられている。ここでは、ナノワイヤ７１，７２，７３，７４，７５，７６はそれぞれ、Ｙ方向において４本ずつ並べて設けられており、また、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ、設けられている。ナノワイヤ７１，７２，７３，７４，７５，７６は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。ナノワイヤ７１，７２，７３，７４，７５，７６のＹ方向における配置ピッチは、スタンダードセルＣ１のナノワイヤ１１，１２，１３，１４のＹ方向における配置ピッチと同一である。また、ナノワイヤ７１，７３，７４のＹ方向における配置位置は、スタンダードセルＣ１のナノワイヤ１１，１２と同一であり、ナノワイヤ７２，７５，７６のＹ方向における配置位置は、スタンダードセルＣ１のナノワイヤ１３，１４と同一である。
なお、ナノワイヤ７１，７２，７３，７４，７５，７６の本数は８本に限られるものではなく、また、スタンダードセルＣ１のナノワイヤ１１，１２，１３，１４の本数と異なっていてもかまわない。また、ナノワイヤ７１，７２，７３，７４，７５，７６のＹ方向における配置ピッチや配置位置は、スタンダードセルＣ１のナノワイヤ１１，１２，１３，１４と同じでなくてもかまわない。
また、図５に示すスタンダードセルＣ２Ａや図６に示すスタンダードセルＣ２Ｂについても、図４と同様に、セル幅のバリエーションを設けることができる。
（セル列終端セルの構成）
図７は図１の部分Ｗ２の拡大図であり、本実施形態におけるセル終端セルのレイアウト構成を示す平面図である。図７では、図２と共通の構成要素には図２と同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図７において、スタンダードセルＣ１は、ナノワイヤＦＥＴを備え、論理機能（ここでは２入力ＮＯＲ）を有している。スタンダードセルＣ１の構成は、図２のスタンダードセルＣ１と同様である。
スタンダードセルＣ３は、論理機能を有しないセル終端セルであり、スタンダードセルＣ１にＸ方向において隣接して配置されている。スタンダードセルＣ３を配置することによって、Ｎウェル領域ＮＷをＸ方向において十分に広げることができる。これにより、スタンダードセルＣ１のトランジスタ（ナノワイヤＦＥＴ）をウェル端から遠ざけて、ウェル端近傍におけるトランジスタ特性の変動を回避することができる。
また、スタンダードセルＣ３は、図２のスタンダードセルＣ２と同様に、ダミーパッド５０と、ダミーゲート配線６０とが設けられている。ここでは、ダミーパッド５０はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。ダミーパッド５０は、Ｘ方向において、スタンダードセルＣ１のパッド２１，２２，２３，２４，２５，２６と同一ピッチＰｐで配置されている。ダミーゲート配線６０は、Ｘ方向において、スタンダードセルＣ１のゲート配線３１，３２およびダミーゲート配線３５，３６と同一ピッチＰｇで配置されている。スタンダードセルＣ３のセル幅は、ゲートピッチＰｇの４倍すなわち（Ｐｇ×４）である。
セル終端セルにダミーパッドを設けることによって、フィラーセルにダミーパッドを設けた場合と同様の作用効果を得ることができる。すなわち、ダミーパッドを含むパッドの配置が規則的になるので、半導体集積回路装置の製造ばらつきを抑制でき、歩留まりを向上させることができる。また、論理セルのセル端に最も近いパッドから隣接パッドまでの距離を所定値に定めることができるので、ナノワイヤＦＥＴの性能の見積もり精度が向上する。
なお、図７の構成では、スタンダードセルＣ３のセル幅はゲートピッチＰｇの４倍であるものとした。ただし、セル終端セルのセル幅はこれに限られるものではなく、図４で示したフィラーセルのバリエーションと同様に、様々なセル幅のセル終端セルを配置してもよい。また、図７の構成では、セル終端セルをセル列ＣＲの図面右側の端部に配置しているが、図面左側の端部に、同様のセル終端セルを配置してもよい。
また、上述したフィラーセルの変形例と同様に、セル終端セルに関しても、変形例を適用してもよい。例えば図５のスタンダードセルＣ２Ａのように、ダミーパッド同士の間に、Ｘ方向に延びるナノワイヤを設けてもよい。また、図６のスタンダードセルＣ２Ｂのように、セル端に設けられたダミーゲート配線とこれに隣り合うダミーパッドとの間に、Ｘ方向に延びるナノワイヤを設けてもよい。
（ダミーパッドを用いた容量セル）
上述したダミーパッドは、電源電位で固定してもよい。これにより、ダミーパッドが電気的にフローティング状態になることを回避できるので、回路の動作をより安定させることができる。また、Ｐ型トランジスタ領域のダミーパッドをＶＤＤに固定し、Ｎ型トランジスタ領域のダミーパッドをＶＳＳに固定してもよい。これにより、ダミーパッド間に容量が発生するため、このダミーパッドを有するフィラーセルやセル列終端セルは、容量セル、すなわち電源間デカップリングコンデンサとして機能する。したがって、電源電圧の安定化を図ることができる。
図８はダミーパッドを用いた容量セルのレイアウト構成を示す平面図である。図８は一例として、セル幅がゲートピッチの２倍であるフィラーセルを示しており、例えば図２に示すスタンダードセルＣ２の代わりに配置される（図９〜図１２も同様）。図８の構成では、Ｐ型トランジスタ領域ＰＡに設けられたダミーパッド５０ａは、配線８１ａおよびローカル配線８５ａを介して、配線ＶＤＤと接続されている。ここでは、ダミーパッド５０ａはそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。また、Ｎ型トランジスタ領域ＮＡに設けられたダミーパッド５０ｂは、配線８１ｂおよびローカル配線８５ｂを介して、配線ＶＳＳと接続されている。ここでは、ダミーパッド５０ｂはそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。すなわち、第１ダミーパッドとしてのダミーパッド５０ａは第１の電源電位としてのＶＤＤに電位固定されており、第２ダミーパッドとしてのダミーパッド５０ｂは第２の電源電位としてのＶＳＳに電位固定されている。これにより、ダミーパッド５０ａとダミーパッド５０ｂとの間に容量が発生するため（一点鎖線で図示している）、図８のフィラーセルは容量セルとして機能する。
図９はダミーパッドを用いた容量セルの他の構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。図９の構成では、図８の構成と同様に、Ｐ型トランジスタ領域ＰＡに設けられたダミーパッド５０ａは、配線８１ａおよびローカル配線８５ａを介して配線ＶＤＤと接続されており、また、Ｎ型トランジスタ領域ＮＡに設けられたダミーパッド５０ｂは、配線８１ｂおよびローカル配線８５ｂを介して配線ＶＳＳと接続されている。さらに、ダミーゲート配線９１は、配線８１ｃおよびローカル配線８５ｃを介して、ダミーパッド５０ｂと接続されている。すなわち、２個のダミーパッド５０ａ間をＹ方向に延びるダミーゲート配線９１は、ＶＳＳに電位固定されている。
このような構成により、ダミーパッド５０ａとダミーゲート配線９１との間に、容量が発生する（図９（ｂ）において一点鎖線で図示している）。したがって、図８の構成よりも、さらに大きな容量値を有する容量セルを実現できる。また、ダミーパッド５０ａとダミーゲート配線９１との間の容量は、ゲート酸化膜を介した容量と比べて耐圧に優れている。
図１０はダミーパッドを用いた容量セルのレイアウト構成の他の例を示す平面図である。図１０の構成では、図８の構成と同様に、Ｐ型トランジスタ領域ＰＡに設けられたダミーパッド５０ａは、配線８１ａおよびローカル配線８５ａを介して配線ＶＤＤと接続されており、また、Ｎ型トランジスタ領域ＮＡに設けられたダミーパッド５０ｂは、配線８１ｂおよびローカル配線８５ｂを介して配線ＶＳＳと接続されている。さらに、図１０の構成は、Ｙ方向に延びる同一直線上にあり、かつ、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとで分離されたダミーゲート配線９１ａ，９１ｂが配置されている。そして、ダミーゲート配線９１ａは、配線８１ｄおよびローカル配線８５ｄを介して、ダミーパッド５０ｂと接続されている。すなわち、第１ダミーゲート配線としてのダミーゲート配線９１ａはＶＳＳに電位固定されている。一方、ダミーゲート配線９１ｂは、配線８１ｅおよびローカル配線８５ｅを介して、ダミーパッド５０ａと接続されている。すなわち、第２ダミーゲート配線としてのダミーゲート配線９１ｂはＶＤＤに電位固定されている。なお、ダミーゲート配線９１ａ，９１ｂは、同一直線上に配置されていなくてもよい。
このような構成により、ダミーパッド５０ａとダミーゲート配線９１ａとの間に容量が発生し、また、ダミーパッド５０ｂとダミーゲート配線９１ｂとの間に容量が発生する。すなわち、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとのそれぞれにおいて、耐圧に優れた大きな容量が構成される。したがって、図９の構成よりも、さらに大きな容量値を有する容量セルを実現できる。
図１１はダミーパッドを用いた容量セルの他の構成例を示す図であり、（ａ）はレイアウト構成を示す平面図、（ｂ）は（ａ）の線Ａ−Ａ’における断面図である。ただし、図１１（ｂ）は図の見やすさのために拡大している。図１１の構成では、図９の構成と同様に、Ｐ型トランジスタ領域ＰＡに設けられたダミーパッド５０ａは、配線８１ａおよびローカル配線８５ａを介して配線ＶＤＤと接続されており、また、Ｎ型トランジスタ領域ＮＡに設けられたダミーパッド５０ｂは、配線８１ｂおよびローカル配線８５ｂを介して配線ＶＳＳと接続されている。また、ダミーパッド５０ａ同士の間に、Ｘ方向に並列に延びる複数本のナノワイヤ９２が設けられている。ここでは、ナノワイヤ９２は、Ｙ方向において３本ずつ並べて設けられており、また、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で６本、設けられている。Ｙ方向に延びるゲート配線９３は、ナノワイヤ９２の周囲を、ゲート絶縁膜９４を介して囲うように設けられている。ゲート配線９３は、配線８１ｃおよびローカル配線８５ｃを介して、ダミーパッド５０ｂと接続されている。すなわち、ゲート配線９３はＶＳＳに電位固定されている。
このような構成により、ダミーパッド５０ａとゲート配線９３との間、および、ナノワイヤ９２とゲート配線９３との間に、容量が発生する（図１１（ｂ）において一点鎖線で図示している）。したがって、図９の構成よりも、さらに大きな容量値を有する容量セルを実現できる。なお、図１１の構成では、ナノワイヤ９２の本数は６としたが、これに限られるものではない。
また、図１０のように、ゲート配線がＰ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとで分離された構成において、ダミーパッド５０ａ同士の間、および、ダミーパッド５０ｂ同士の間に、それぞれ、ナノワイヤを設けるようにしてもかまわない。これにより、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとのそれぞれにおいて、ゲート絶縁膜を介した容量が構成される。
図１２はダミーパッドを用いた容量セルの他の構成例を示す図である。図１２において、（ａ）は図９の構成においてローカル配線８５ｂを省いた構成、（ｂ）は図１１の構成においてローカル配線８５ｂを省いた構成である。図９や図１１の構成では、Ｎ型トランジスタ領域ＮＡにおいて、ダミーパッド５０ｂ、ダミーゲート配線９１、ゲート配線９３はいずれもＶＳＳに電位固定されており、このため容量は構成されていない。したがって、図１２に示すように、ダミーパッド５０ｂと配線８１ｂとを接続するローカル配線８５ｂは省いてもかまわない。
なお、図８〜図１２では、セル幅がゲートピッチの２倍であるフィラーセルを例にとって容量セルの構成を図示したが、ダミーパッドを有するセル列終端セルについても、同様に、容量セルを構成することができる。また、他のセル幅を有するフィラーセルやセル列終端セルについても、同様に、容量セルを構成することができる。
図１３は図１２の構成のセル幅を広げたバリエーションを示す図である。図１３において、（ａ）は図１２（ａ）の構成のセル幅をゲートピッチの６倍に広げた構成、（ｂ）は図１２（ｂ）の構成のセル幅をゲートピッチの６倍に広げた構成である。
なお、上の説明では、ナノワイヤは円柱状であるものとしたが、ナノワイヤの形状はこれに限られるものではない。例えば、ナノワイヤの断面形状が楕円形や長円形であってもよいし、ナノワイヤが四角柱などの角柱状であってもかまわない。
また、上の説明では、ナノワイヤＦＥＴにおいて、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、分離して、形成されるものとした。ただし、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、一体に形成される場合もある。図１４は図２のレイアウト構成の変形例である。図１４では、パッド２１，２２，２３，２４，２５，２６は、それぞれ、Ｙ方向に４本ずつ設けられたナノワイヤ１１，１２，１３，１４に対して、一体に形成されている。また、ダミーパッド５１，５２，５３，５４は、それぞれ、一体に形成されている。
また、上の説明では、スタンダードセルにおいて、パッドの幅やパッド間隔は全て同一であるものとしたが、これに限られるものではない。例えばスタンダードセルは、幅が異なるパッドを備えていてもよいし、パッド間隔が異なっていてかまわない。この場合でも、パッドが同一ピッチで配置されていれば、規則的なパッドの配置パターンを実現することができる。また、Ｐ型トランジスタ領域とＮ型トランジスタ領域とにおいて、Ｘ方向におけるパッドの位置が一致していなくてもかまわない。ただし、一致している方が好ましい。
また、上の説明では、ゲート配線のピッチは、パッドのピッチと等しいものとしたが、これに限られるものではない。また、ゲート配線は、Ｐ型トランジスタ領域およびＮ型トランジスタ領域にわたって、Ｙ方向に直線状に延びているものとしたが、これに限られるものではない。
本開示では、ナノワイヤＦＥＴを用いた半導体集積回路装置について、製造の容易化に有効なレイアウト構成を提供するため、半導体集積回路装置の性能向上に有用である。
５ ダミーパッド
１１，１２，１３，１４ ナノワイヤ
２１，２２，２３，２４，２５，２６ パッド
３６ ダミーゲート配線
５０ ダミーパッド
５０ａ ダミーパッド（第１ダミーパッド）
５０ｂ ダミーパッド（第２ダミーパッド）
５１，５２，５３，５４ ダミーパッド
６５ ダミーゲート配線
７１，７２，７３，７４，７５，７６ ナノワイヤ
９１，９３ ダミーゲート配線
９１ａ ダミーゲート配線（第１ダミーゲート配線）
９１ｂ ダミーゲート配線（第２ダミーゲート配線）
９２ ナノワイヤ
９３ ゲート配線
Ｃ スタンダードセル
Ｃ１ 第１スタンダードセル
Ｃ２，Ｃ２Ａ，Ｃ２Ｂ 第２スタンダードセル
ＣＦＬ フィラーセル
ＣＥＣ セル列終端セル
Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２ ナノワイヤＦＥＴ

Claims (20)

  1. ナノワイヤＦＥＴ（Field Effect Transistor）を備え、論理機能を有する第１スタンダードセルと、
    前記第１スタンダードセルに第１方向において隣接して配置されており、論理機能を有しない第２スタンダードセルとを備え、
    前記ナノワイヤＦＥＴは、
    前記第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、
    前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤと接続された一対のパッドとを備え、
    前記第２スタンダードセルは、
    回路の論理機能に寄与しないパッドである、ダミーパッドを備えており、
    前記ダミーパッドおよび前記パッドは、前記第１方向において、同一ピッチで配置されている
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記ダミーパッドは、前記パッドと、前記第１方向の寸法であるパッド幅、前記第１方向と垂直をなす第２方向の寸法であるパッド高さ、および、前記第２方向における配置位置のうち少なくともいずれか１つが同一である
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記ダミーパッドは、前記第１方向において並べて配置された第１および第２ダミーパッドを含み、
    前記第２スタンダードセルは、
    前記第１ダミーパッドと前記第２ダミーパッドとの間に設けられ、前記第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤを備えている
    ことを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記第２スタンダードセルは、
    前記第１方向におけるセル端に配置されたダミーゲート配線と、
    前記ダミーパッドと前記ダミーゲート配線との間に設けられ、前記第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤとを備えている
    ことを特徴とする半導体集積回路装置。
  5. 請求項１記載の半導体集積回路装置において、
    前記第１および第２スタンダードセルは、第１および第２の電源電位が与えられており、
    前記ダミーパッドは、前記第１の電源電位が与えられている第１ダミーパッドを含む
    ことを特徴とする半導体集積回路装置。
  6. 請求項５記載の半導体集積回路装置において、
    前記第１ダミーパッドは、前記第１方向に並ぶ２個のダミーパッドを含み、
    前記第２スタンダードセルは、前記２個のダミーパッド同士の間を、前記第１方向と垂直をなす第２方向に延びるダミーゲート配線を備え、
    前記ダミーゲート配線は、前記第２の電源電位が与えられている
    ことを特徴とする半導体集積回路装置。
  7. 請求項５記載の半導体集積回路装置において、
    前記第１ダミーパッドは、前記第１方向に並ぶ２個のダミーパッドを含み、
    前記第２スタンダードセルは、
    前記２個のダミーパッド同士の間に設けられ、前記第１方向に延びる、１つ、または、並列に設けられた複数の、第２ナノワイヤと、
    前記第１方向と垂直をなす第２方向に延び、前記第２ナノワイヤの前記第１方向における所定範囲において、前記第２ナノワイヤの周囲を囲うように設けられたゲート配線とを備え、
    前記ゲート配線は、前記第２の電源電位が与えられている
    ことを特徴とする半導体集積回路装置。
  8. 請求項５記載の半導体集積回路装置において、
    前記ダミーパッドは、前記第２の電源電位が与えられている第２ダミーパッドを含む
    ことを特徴とする半導体集積回路装置。
  9. 請求項８記載の半導体集積回路装置において、
    前記第１ダミーパッドは、前記第１方向に並ぶ２個のダミーパッドを含み、
    前記第２ダミーパッドは、前記第１方向に並ぶ２個のダミーパッドを含み、
    前記第２スタンダードセルは、
    前記第１ダミーパッドに含まれた前記２個のダミーパッド同士の間を、前記第１方向と垂直をなす第２方向に延びる、第１ダミーゲート配線と、
    前記第２ダミーパッドに含まれた前記２個のダミーパッド同士の間を、前記第２方向に延びる、第２ダミーゲート配線とを備え、
    前記第１ダミーゲート配線は、前記第２の電源電位が与えられており、
    前記第２ダミーゲート配線は、前記第１の電源電位が与えられている
    ことを特徴とする半導体集積回路装置。
  10. 請求項９記載の半導体集積回路装置において、
    前記第１ダミーゲート配線と前記第２ダミーゲート配線とは、前記第２方向に延びる同一直線上に、配置されている
    ことを特徴とする半導体集積回路装置。
  11. ナノワイヤＦＥＴ（Field Effect Transistor）を備え、論理機能を有する第１スタンダードセルと、
    前記第１スタンダードセルに第１方向において隣接して配置されており、論理機能を有しない第２スタンダードセルとを備え、
    前記ナノワイヤＦＥＴは、
    前記第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤと、
    前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、下面が前記ナノワイヤの下面よりも低い位置にあり、前記ナノワイヤと接続された一対のパッドとを備え、
    前記第２スタンダードセルは、
    回路の論理機能に寄与しないパッドである、ダミーパッドと、
    前記第１方向におけるセル端に配置されたダミーゲート配線と、
    前記ダミーパッドと前記ダミーゲート配線との間に設けられ、前記第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤとを備えている
    ことを特徴とする半導体集積回路装置。
  12. 請求項１１記載の半導体集積回路装置において、
    前記ダミーパッドは、前記パッドと、前記第１方向の寸法であるパッド幅、前記第１方向と垂直をなす第２方向の寸法であるパッド高さ、および、前記第２方向における配置位置のうち少なくともいずれか１つが同一である
    ことを特徴とする半導体集積回路装置。
  13. 請求項１１記載の半導体集積回路装置において、
    前記ダミーパッドは、前記第１方向において並べて配置された第１および第２ダミーパッドを含み、
    前記第２スタンダードセルは、
    前記第１ダミーパッドと前記第２ダミーパッドとの間に設けられ、前記第１方向に延びる、１つ、または、並列に設けられた複数の、ナノワイヤを備えている
    ことを特徴とする半導体集積回路装置。
  14. 請求項１１記載の半導体集積回路装置において、
    前記第１および第２スタンダードセルは、第１および第２の電源電位が与えられており、
    前記ダミーパッドは、前記第１の電源電位が与えられている第１ダミーパッドを含む
    ことを特徴とする半導体集積回路装置。
  15. 請求項１４記載の半導体集積回路装置において、
    前記第１ダミーパッドは、前記第１方向に並ぶ２個のダミーパッドを含み、
    前記第２スタンダードセルは、前記２個のダミーパッド同士の間を、前記第１方向と垂直をなす第２方向に延びるダミーゲート配線を備え、
    前記ダミーゲート配線は、前記第２の電源電位が与えられている
    ことを特徴とする半導体集積回路装置。
  16. 請求項１４記載の半導体集積回路装置において、
    前記第１ダミーパッドは、前記第１方向に並ぶ２個のダミーパッドを含み、
    前記第２スタンダードセルは、
    前記２個のダミーパッド同士の間に設けられ、前記第１方向に延びる、１つ、または、並列に設けられた複数の、第２ナノワイヤと、
    前記第１方向と垂直をなす第２方向に延び、前記第２ナノワイヤの前記第１方向における所定範囲において、前記第２ナノワイヤの周囲を囲うように設けられたゲート配線とを備え、
    前記ゲート配線は、前記第２の電源電位が与えられている
    ことを特徴とする半導体集積回路装置。
  17. 請求項１４記載の半導体集積回路装置において、
    前記ダミーパッドは、前記第２の電源電位が与えられている第２ダミーパッドを含む
    ことを特徴とする半導体集積回路装置。
  18. 請求項１７記載の半導体集積回路装置において、
    前記第１ダミーパッドは、前記第１方向に並ぶ２個のダミーパッドを含み、
    前記第２ダミーパッドは、前記第１方向に並ぶ２個のダミーパッドを含み、
    前記第２スタンダードセルは、
    前記第１ダミーパッドに含まれた前記２個のダミーパッド同士の間を、前記第１方向と垂直をなす第２方向に延びる、第１ダミーゲート配線と、
    前記第２ダミーパッドに含まれた前記２個のダミーパッド同士の間を、前記第２方向に延びる、第２ダミーゲート配線とを備え、
    前記第１ダミーゲート配線は、前記第２の電源電位が与えられており、
    前記第２ダミーゲート配線は、前記第１の電源電位が与えられている
    ことを特徴とする半導体集積回路装置。
  19. 請求項１８記載の半導体集積回路装置において、
    前記第１ダミーゲート配線と前記第２ダミーゲート配線とは、前記第２方向に延びる同一直線上に、配置されている
    ことを特徴とする半導体集積回路装置。
  20. 請求項１〜１９のうちいずれか１項記載の半導体集積回路装置において、
    前記第２スタンダードセルは、フィラーセル、または、セル列終端セルである
    ことを特徴とする半導体集積回路装置。
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