JP7009039B2 - 半導体集積回路のレイアウト設計装置及びレイアウト設計用プログラム - Google Patents

Description

この発明は、半導体集積回路のレイアウト設計装置及びレイアウト設計用プログラムに関するものである。

従来の半導体集積回路のレイアウト設計装置においては、マクロセルと称される所要量の論理回路を主な構成要素とする回路集合体を１単位として、このマクロセルを階層的に組み上げて半導体集積回路のレイアウト設計を行うものが知られている。例えば、図１には、インバータ１１と、ＮＡＮＤゲート１２とフリップフロップ１３とにより構成される論理回路をマクロセルＭ１としたものが示されている。また、図２には、インバータ１１と、ＮＡＮＤゲート１２とＮＯＲゲート１４とＤ型ラッチ１５により構成される回路をマクロセルＭ２としたものが示されている。

上記図１や図２の回路図情報に対し、レイアウト設計されたレイアウト情報は次のようである。図１に対応するレイアウト情報は図３のように、所要の面積を有するマクロセルの領域における所要位置にインバータ１１と、ＮＡＮＤゲート１２とフリップフロップ１３とが位置付けられて構成され、図２に対応するレイアウト情報は図４のように、所要の面積を有するマクロセルの領域における所要位置にインバータ１１とＮＡＮＤゲート１２とＮＯＲゲート１４とＤ型ラッチ１５とが位置付けられて構成される。このように、レイアウト情報は、所要面積のマクロセル領域のどの位置に素子が配置されているかを示す位置情報である。

以上のようなマクロセル中の集積回路において最初に信号が入力されるマクロセルをマクロセルＭ１１とし、このマクロセルＭ１１の出力を入力とするマクロセルをマクロセルＭ１２とし、このマクロセルＭ１２の出力を入力とするマクロセルをマクロセルＭ１３とし、・・・、最終段のマクロセルをマクロセルＭ１Ｎとする。これらのマクロセルは、第１段から第２段、更に第３段、…、第Ｎ段と、図５に示すように接続されることになり、階層的に組み上げられてレイアウト設計が行われる。

従来のレイアウト設計においては、回路図とレイアウトの階層に等価性を持たせたマクロセルとなっているため、回路図通りのレイアウトとならざるを得なかった。このため、
回路図の素子規模によって、配置面積の大小さまざまな形状のマクロセルをチップ状に配置する場合にデッドスペースが増加することになった。これによって、レイアウト面積当たりのトランジスタ集積率の低下を招来することになり、場合によっては決められたチップ面積に全てのマクロセルが収まりきらないことにつながるものであった。

上記に対し、マクロセルの希望セル使用率を設定し、マクロセルの配置範囲を求め、配置範囲内のセル使用率が上記で設定した使用率を満足するか判定し、設定した使用率を満足するように配置領域を設定し、更に設定領域内にマクロセルを再配置する。そして、配置領域内に他の機能マクロセルが含まれているかを判定して、含まれている他の機能マクロセルを排除し、配置領域内のマクロセルの再配置を行うことが特許文献１に開示されている。

また、特許文献２には、マクロセルに配置補助領域を設定し、コア領域からマクロセルと配置補助領域を除く最大スタンダードセル領域の面積を求め、複数のマクロセルを配置してフロアプラン結果から実スタンダードセル領域の面積を算出し、最大スタンダードセル領域の面積とスタンダードセル領域の面積に基づきフロアプランにおけるデッドスペース率を算出することが開示されている。更に、この特許文献２の発明では、デッドスペース率に基づきマクロセルの再配置を行うか判断して、デッドスペース率を基準値以下とするようにフロアプランのマクロセルの配置変更を行うものである。

また、高さ或いは幅が等しい複数の領域を規則的に配置して形成されたサブ・チップ領域と、ブラックボックス化されたブロックとをチップ状に配置することが特許文献３に記載されている。これによりサブ・チップを複数の設計者でレイアウトする効率化を得ると共に、サブ・チップをデッドスペースが最小となるようにチップ配置することに予知、高密度化を実現する。

特開２００４‐１３２０５号公報 特開２００６‐２７７６６８号公報 特開２００５‐１９１０３５号公報

上記特許文献１の手法では、スタンダードセルを配置する領域が小さくなり、スタンダードセルが配置できなくなったり、配線を行う領域が少なくなり未結線が生じたりするという問題がある。

特許文献２の手法によれば、デッドスペース率を基準値以下とすることができるものの、レイアウト面積当たりのトランジスタ集積率を高めるという観点からの手法ではなく、トランジスタ集積率が必ずしも高くならない可能性があった。

更に、特許文献３の手法では、サブ・チップにおいてデッドスペースを少なくし、高密度化を実現するが、回路の素子に関する解析がなされていない。従って、この引用文献３の手法も引用文献２の手法と同じく、レイアウト面積当たりのトランジスタ集積率を高めるという観点からの手法ではなく、トランジスタ集積率が必ずしも高くならない可能性を残すものであった。

本発明は、上記のような従来のレイアウト設計装置が有している問題点に鑑みてなされたもので、その目的は、デッドスペースをより小さくすることが可能であるばかりか、トランジスタ集積率の向上を図ることができるレイアウト設計装置及びレイアウト設計用プログラムを提供することである。

本発明に係るレイアウト設計装置は、マクロセルを規定する回路図情報と回路レイアウト情報とが含まれた階層データを用い、マクロセルを階層的に組み上げて半導体集積回路のレイアウト設計を行うレイアウト設計装置において、回路図情報に基づきマクロセルに含まれる素子数を算出する素子数算出手段と、回路レイアウト情報と素子数情報とに基づくマクロセル領域の面積を算出する面積算出手段と、１つの面積に対応してマクロセル領域の複数の形状情報がセットになったセット情報が、複数の面積に対応して複数セット記憶された領域形状データファイルと、半導体集積回路チップ内で隣接するマクロセル領域の形状情報を解析し、前記領域形状データファイルから最適な形状情報を選択する形状情報選択手段とを具備することを特徴とする。

本発明に係るレイアウト設計装置では、形状情報が選択されたときに、適切なレイアウトとなったかを検証する検証手段と、検証手段により適切なレイアウトでないことが検出された場合に、前記形状情報選択手段による解析と選択とを改めて行わせる再試行指示手段とを具備することを特徴とする。

本発明に係るレイアウト設計装置では、前記形状情報選択手段は、面積と素子数とに基づき配置効率を求め、配置効率の高い形状情報を選択することを特徴とする。

本発明に係るレイアウト設計装置では、マクロセル領域の形状情報には、四角形の形状情報以外に、四角形の一辺から別の四角形が突出した形状の情報、四角形の一辺から別の四角形の領域を削除した形状の情報が含まれることを特徴とする。

本発明に係るレイアウト設計装置では、チップ内にマクロセル領域間の間隙エリアであるデッドスペースを検出するデッドスペース検出手段を備え、再試行指示手段は、検出されたデッドスペースが所定以上の面積の場合に適切なレイアウトでない、ことを検出する。

本発明に係るレイアウト設計装置では、デッドスペースの面積形状を求める空面積形状取得手段と、デッドスペースに配置すべき素子毎に面積形状情報が記憶された素子形状データファイルと、前記空面積形状取得手段により求められた面積形状に基づき前記素子形状データファイルを検索して適応する素子を選択して前記デッドスペースに配置する素子配置手段とを具備することを特徴とする。

本発明に係るレイアウト設計用プログラムは、１つの面積に対応してマクロセル領域の複数の形状情報がセットになったセット情報が、複数の面積に対応して複数セット記憶された領域形状データファイルを有し、マクロセルを規定する回路図情報と回路レイアウト情報とが含まれた階層データを用い、マクロセルを階層的に組み上げて半導体集積回路のレイアウト設計を行うレイアウト設計装置のコンピュータを、回路図情報に基づきマクロセルに含まれる素子数を算出する素子数算出手段、回路レイアウト情報と素子数情報とに基づくマクロセル領域の面積を算出する面積算出手段、半導体集積回路チップ内で隣接するマクロセル領域の形状情報を解析し、前記領域形状データファイルから最適な形状情報を選択する形状情報選択手段として機能させることを特徴とする。

本発明に係るレイアウト設計用プログラムでは、前記コンピュータを更に、形状情報が選択されたときに、適切なレイアウトとなったかを検証する検証手段、検証手段により適切なレイアウトでないことが検出された場合に、前記形状情報選択手段による解析と選択とを改めて行わせる再試行指示手段として機能させることを特徴とする。

本発明に係るレイアウト設計用プログラムでは、前記コンピュータを前記形状情報選択手段として、面積と素子数とに基づき配置効率を求め、配置効率の高い形状情報を選択するように機能させることを特徴とする。

本発明に係るレイアウト設計用プログラムでは、前記コンピュータを更に、チップ内にマクロセル領域間の間隙エリアであるデッドスペースを検出するデッドスペース検出手段として機能させ、前記コンピュータを再試行指示手段として、検出されたデッドスペースが所定以上の面積の場合に適切なレイアウトでない、ことを検出するように機能させることを特徴とする。

本発明に係るレイアウト設計用プログラムでは、前記コンピュータは、デッドスペースに配置すべき素子毎に面積形状情報が記憶された素子形状データファイルを備えており、前記コンピュータを更に、デッドスペースの面積形状を求める空面積形状取得手段、前記空面積形状取得手段により求められた面積形状に基づき前記素子形状データファイルを検索して適応する素子を選択して前記デッドスペースに配置する素子配置手段として機能させることを特徴とする。

本発明によれば、回路図情報に基づきマクロセルに含まれる素子数を算出し、回路レイアウト情報と素子数情報とに基づくマクロセル領域の面積を算出し、半導体集積回路チップ内で隣接するマクロセル領域の形状情報を解析し、前記領域形状データファイルから最適な形状情報を選択するので、デッドスペースをより小さくすることが可能であるばかりか、トランジスタ集積率の向上を図ることができるという効果を奏するものである。

マクロセルの一例を示す回路図。 マクロセルの他の一例を示す回路図。 図１の回路図に対するレイアウトを示す図。 図２の回路図に対するレイアウトを示す図。 マクロセルの組み上げ接続を示す図。 本発明に係るレイアウト設計装置を実現するコンピュータの構成例のブロック図。 本発明に係るレイアウト設計装置が備えている領域形状データファイルの記憶内容の一例を示す図。 本発明に係るレイアウト設計装置が備えている素子形状データファイルの記憶内容の一例を示す図。 本発明に係るレイアウト設計装置の動作を説明するためのフローチャート。 本発明に係るレイアウト設計装置において用いるマクロセル領域の形状を示す図。

以下添付図面を参照して、本発明に係るレイアウト設計装置及びレイアウト設計用プログラムの実施形態を説明する。各図において、同一の構成要素には同一の符号を付して重複する説明を省略する。図６には、本発明の実施形態に係るレイアウト設計装置の構成図が示されている。レイアウト設計装置は、パーソナルコンピュータやワークステーションなどのコンピュータシステムにより実現される。

レイアウト設計装置は、ＣＰＵ３１が主メモリ３２にプログラムやデータを読み込んで処理を実行する構成のコンピュータである。ＣＰＵ３１には、バス３３を介して外部記憶コントローラ３４、入力コントローラ３５、ディスプレイコントローラ３６、プリンタコントローラ３７、ネットワークコントローラ３８が接続されている。ネットワークコントローラ３８には、例えばＬＡＮが接続され、他のコンピュータから必要な情報を取得し、或いは完成したレイアウトデータを送信するなどが可能となっている。

外部記憶コントローラ３４には、大容量の外部記憶装置４１が接続されている。外部記憶装置４１には、レイアウト設計用プログラムと領域形状データファイルと素子形状データファイルが備えられている。領域形状データファイルは、面積に対応してマクロセル領域の形状情報が記憶されたものである。具体的には、図７に示されるように１つの面積（ａａやｂｂなど）に対応してマクロセル領域の複数の形状情報ａ１、ａ２、ａ３、ｂ１、ｂ２、ｂ３、・・・がセットになったセット情報が、複数の面積に対応して複数セット備えられている。

マクロセル領域の形状情報には、ａ１や、ｂ１などのような四角形の形状情報以外に、四角形の一辺から別の四角形が突出した形状の情報（ａ２、ａ３、ｂ３など）、四角形の一辺から別の四角形の領域を削除した形状の情報(ｂ２など)が含まれる。

また、素子形状データファイルは、デッドスペースに配置すべき素子毎に面積形状情報が記憶されたものである。具体的には、図８に示すように、素子名が、インバータ、ＮＡＮＤゲート、ＣＡＰなどであるのに対し、素子名のそれぞれに○○、○△、○△△で示されている面積情報と複数の四角形のアスペクト比（縦横比）を示す形状情報が対応付けられている。ここの素子としては、スタンダードセルに配置されるゲート素子や受動素子を挙げることができる。

入力コントローラ３５には、キーボード入力装置４２やポインティングデバイスであるマウス４３が接続されている。また、ディスプレイコントローラ３６には、ＬＣＤなどのディスプレイ装置４４が接続されて必要な情報が表示されるように構成されている。更に、プリンタコントローラ３７には、プリンタ装置４５が接続されており、必要な情報のプリントアウトが可能に構成されている。

以上のように構成されたコンピュータにおいて、ＣＰＵ３１が外部記憶装置４１からレイアウト設計用プログラムを主メモリ３２にロードし、これを実行することによりレイアウト設計装置として動作を行うものである。勿論、レイアウト設計用プログラムについては、主メモリ３２に記憶されているものでもよい。

ＣＰＵ３１が、図９に示すフローチャートに対応するレイアウト設計用プログラムを実行することによりレイアウト設計装置として動作が行われるので、図９に示すフローチャートを参照しながら動作説明を行う。

階層データの回路図情報が入力され（Ｓ１１）、また、階層データの回路レイアウト情報が入力される（Ｓ１２）。ここで用いられる回路図情報や回路レイアウト情報は、予め例えばネットワークコントローラ３８を介してＬＡＮに存在する他のコンピュータから得て外部記憶装置４１へ記憶しておくようにすることができる。

次にステップＳ１３において、回路図情報に基づきマクロセルに含まれる素子数を算出する（素子数算出手段）。ステップＳ１３に続いてステップＳ１４において、回路レイアウト情報と素子数情報とに基づくマクロセル領域の面積を算出する（面積算出手段）。

更にステップＳ１４に続いてステップＳ１５において、半導体集積回路チップ内で隣接するマクロセル領域の形状情報を解析し、更に次のステップＳ１６において上記領域形状データファイルＦ１から最適な形状情報を選択する（形状情報選択手段）。このステップＳ１６における処理としての形状情報選択手段は、面積と素子数とに基づき配置効率（例えば、素子数／面積）を求め、配置効率の高い形状情報を選択することができる。従って、図７の形状情報ａ１、ａ２、ａ３、ｂ１、ｂ２、ｂ３、・・・中から、例えば形状情報ａ３や形状情報ｂ２が選択されることになる。

ステップＳ１６の次には、即ち、形状情報が選択されたときには、ステップＳ１７において、適切なレイアウトとなったかを検証する（検証手段）。例えば、隣接するマクロセルの領域の形状として、図１０（Ａ）～（Ｄ）に示す形状情報ＬＫ１～ＬＫ４が選択されている場合には、現在選択を行っているマクロセルの領域の形状として、図１０（Ａ）～（Ｄ）に示す形状情報ＲＫ１～ＲＫ４が選択されるべきであり、このような選択がなされると、図１０（Ａ）～（Ｄ）の矢印の右側のように２つの領域が隙間なく結合して１つの領域となる。このような選択ではなく、現在選択を行っているマクロセルの領域の形状として形状情報ＬＫ１～ＬＫ４と同じ高さを持つ四角形が選択された場合には、適切なレイアウトでないことが検出される。或いは、隣接するマクロセルの領域との間に所定以上の（現在選択を行っているマクロセル領域の面積の例えば５０％以上）のデッドスペースが生じる場合には、適切なレイアウトでないことが検出される。

ステップＳ１７において適切なレイアウトでない（不適切）ことが検出されると（検証手段により適切なレイアウトでないことが検出された場合）、上記形状情報選択手段による解析であるステップＳ１５の処理とステップＳ１６の選択とを改めて行わせる（再試行指示手段）。

上記ステップＳ１７において適切なレイアウトであることが検出される（検証手段）と、上記選択でデッドスペースができたのかを検出する（Ｓ１８）。ここでデッドスペースが生じている場合には、ステップＳ２１において、デッドスペースの面積形状を求める（空面積形状取得手段）。

ステップＳ２１に続いてステップＳ２２では、上記ステップＳ２１により求められた面積形状に基づき上記素子形状データファイルＦ２を検索して適応する素子を選択して上記デッドスペースに配置する（素子配置手段）。即ち、デッドスペースの面積と形状はステップＳ２１において求められているため、素子名に対応して素子の面積と形状の情報が記憶されている素子形状データファイルＦ２から適切な素子を選択することは容易である。

以上のようにしてこの度の設計に係るマクロセルのレイアウトに関する処理が終了すると、チップ上に配置すべき全てのマクロセルのレイアウトに関する処理を上記と同様にして行い、全てのマクロセルのレイアウトに関する処理が終了すると、配線接続処理を行う（Ｓ３１）。

配線接続処理については様々な提案がなされており、本実施形態では公知の手法により配線接続を行う。配線接続処理が終了すると、設計した半導体集積回路の動作に関する検証作業が実施される（Ｓ３２）。この検証作業は公知のシミュレータによるシミュレーションによって実施することができる。検証作業が終了すると、完成したレイアウトデータをディスプレイ装置４４やプリンタ装置４５から出力する（Ｓ３３）。この完成したレイアウトデータについては、ネットワークコントローラ３８を介してＬＡＮに存在する他のコンピュータへ送るようにしても良い。

Ｓ１３ 素子数算出手段
Ｓ１４ 面積算出手段
Ｓ１５、Ｓ１６ 形状情報選択手段
Ｓ１７ 検証手段
Ｓ１８ デッドスペース検出手段
Ｓ２１ 空面積形状取得手段
Ｓ２２ 素子配置手段

Claims (11)

1. マクロセルを規定する回路図情報と回路レイアウト情報とが含まれた階層データを用い、マクロセルを階層的に組み上げて半導体集積回路のレイアウト設計を行うレイアウト設計装置において、
   回路図情報に基づきマクロセルに含まれる素子数を算出する素子数算出手段と、
   回路レイアウト情報と素子数情報とに基づくマクロセル領域の面積を算出する面積算出手段と、
   １つの面積に対応してマクロセル領域の複数の形状情報がセットになったセット情報が、複数の面積に対応して複数セット記憶された領域形状データファイルと、
   半導体集積回路チップ内で隣接するマクロセル領域の形状情報を解析し、前記領域形状データファイルから最適な形状情報を選択する形状情報選択手段と
   を具備することを特徴とするレイアウト設計装置。
2. 形状情報が選択されたときに、適切なレイアウトとなったかを検証する検証手段と、
   前記検証手段により適切なレイアウトでないことが検出された場合に、前記形状情報選択手段による解析と選択とを改めて行わせる再試行指示手段と
   を具備することを特徴とする請求項１に記載のレイアウト設計装置。
3. 前記形状情報選択手段は、面積と素子数とに基づき配置効率を求め、配置効率の高い形状情報を選択することを特徴とする請求項１または２に記載のレイアウト設計装置。
4. マクロセル領域の形状情報には、四角形の形状情報以外に、四角形の一辺から別の四角形が突出した形状の情報、四角形の一辺から別の四角形の領域を削除した形状の情報が含まれることを特徴とする請求項１乃至３のいずれか１項に記載のレイアウト設計装置。
5. チップ内にマクロセル領域間の間隙エリアであるデッドスペースを検出するデッドスペース検出手段を備え、
   前記再試行指示手段は、検出されたデッドスペースが所定以上の面積の場合に適切なレイアウトでない、ことを検出することを特徴とする請求項２に記載のレイアウト設計装置。
6. デッドスペースの面積形状を求める空面積形状取得手段と、
   デッドスペースに配置すべき素子毎に面積形状情報が記憶された素子形状データファイルと、
   前記空面積形状取得手段により求められた面積形状に基づき前記素子形状データファイルを検索して適応する素子を選択して前記デッドスペースに配置する素子配置手段と
   を具備することを特徴とする請求項５に記載のレイアウト設計装置。
7. １つの面積に対応してマクロセル領域の複数の形状情報がセットになったセット情報が、複数の面積に対応して複数セット記憶された領域形状データファイルを有し、マクロセルを規定する回路図情報と回路レイアウト情報とが含まれた階層データを用い、マクロセルを階層的に組み上げて半導体集積回路のレイアウト設計を行うレイアウト設計装置のコンピュータを、
   回路図情報に基づきマクロセルに含まれる素子数を算出する素子数算出手段、
   回路レイアウト情報と素子数情報とに基づくマクロセル領域の面積を算出する面積算出手段、
   半導体集積回路チップ内で隣接するマクロセル領域の形状情報を解析し、前記領域形状データファイルから最適な形状情報を選択する形状情報選択手段
   として機能させることを特徴とするレイアウト設計用プログラム。
8. 前記コンピュータを更に、
   形状情報が選択されたときに、適切なレイアウトとなったかを検証する検証手段、
   検証手段により適切なレイアウトでないことが検出された場合に、前記形状情報選択手段による解析と選択とを改めて行わせる再試行指示手段
   として機能させることを特徴とする請求項７に記載のレイアウト設計用プログラム。
9. 前記コンピュータを前記形状情報選択手段として、面積と素子数とに基づき配置効率を求め、配置効率の高い形状情報を選択するように機能させることを特徴とする請求項７または８に記載のレイアウト設計用プログラム。
10. 前記コンピュータを更に、チップ内にマクロセル領域間の間隙エリアであるデッドスペースを検出するデッドスペース検出手段として機能させ、
    前記コンピュータを前記再試行指示手段として、検出されたデッドスペースが所定以上の面積の場合に適切なレイアウトでない、ことを検出するように機能させることを特徴とする請求項８に記載のレイアウト設計用プログラム。
11. 前記コンピュータは、デッドスペースに配置すべき素子毎に面積形状情報が記憶された素子形状データファイルを備え、
    前記コンピュータを更に、
    デッドスペースの面積形状を求める空面積形状取得手段、
    前記空面積形状取得手段により求められた面積形状に基づき前記素子形状データファイルを検索して適応する素子を選択して前記デッドスペースに配置する素子配置手段
    として機能させることを特徴とする請求項１０に記載のレイアウト設計用プログラム。

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