JP7012489B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7012489B2
JP7012489B2 JP2017174084A JP2017174084A JP7012489B2 JP 7012489 B2 JP7012489 B2 JP 7012489B2 JP 2017174084 A JP2017174084 A JP 2017174084A JP 2017174084 A JP2017174084 A JP 2017174084A JP 7012489 B2 JP7012489 B2 JP 7012489B2
Authority
JP
Japan
Prior art keywords
semiconductor device
resin
layer
conductive support
external terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017174084A
Other languages
English (en)
Other versions
JP2019050302A (ja
Inventor
守 山上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2017174084A priority Critical patent/JP7012489B2/ja
Priority to US16/042,793 priority patent/US10832990B2/en
Publication of JP2019050302A publication Critical patent/JP2019050302A/ja
Application granted granted Critical
Publication of JP7012489B2 publication Critical patent/JP7012489B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/411—Chip-supporting parts, e.g. die pads
    • H10W70/415—Leadframe inner leads serving as die pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/424—Cross-sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/456—Materials
    • H10W70/457—Materials of metallic layers on leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/456—Materials
    • H10W70/458—Materials of insulating layers on leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/129—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed forming a chip-scale package [CSP]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/095—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers of vias therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63—Vias, e.g. via plugs
    • H10W70/635—Through-vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/657—Shapes or dispositions of interconnections on sidewalls or bottom surfaces of the package substrates, interposers or redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/69—Insulating materials thereof
    • H10W70/698—Semiconductor materials that are electrically insulating, e.g. undoped silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/726—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)

Description

本発明は、いわゆるＦａｎ－Ｏｕｔ型のパッケージ形式である半導体装置に関する。
近年における電子機器の小型化に伴い、当該電子機器に適用される半導体装置の小型化が進められている。こうした動向を受け、いわゆるＦａｎ－Ｏｕｔ型のパッケージ形式である半導体装置が存在する。Ｆａｎ－Ｏｕｔ型は、導電支持体と、導電支持体に接続された半導体素子と、導電支持体の所定の部位に積層された外部端子とを備えるパッケージ形式である。Ｆａｎ－Ｏｕｔ型では、導電支持体の厚さ方向視において、外部端子の周縁は、半導体素子の周縁よりも外側に位置する部分を含むことが特徴的である。このような構成をとることによって、半導体装置の小型化を図りつつ、外部端子の配置形態を電子機器の配線基板に弾力的に対応させることや、外部端子を半導体素子の電極よりも多く設定できる。このため、Ｆａｎ－Ｏｕｔ型では、半導体素子を配線基板に直接実装する場合（いわゆるＦａｎ－Ｉｎ型）よりも、配線基板に対する実装性を向上させることができる。
特許文献１には、Ｆａｎ－Ｏｕｔ型のパッケージ形式である半導体装置の一例が開示されている。当該半導体装置は、配線パターンが形成された再配線（導電支持体に相当）と、再配線に接続された半導体チップ（素子）と、再配線の所定の位置に配置されたバンプ（外部端子に相当）とを備える（特許文献１の図３Ｇ参照）。バンプは、半田ボール、半田めっきなどから構成される。
特許文献１に開示されている半導体装置では、バンプの構成が半田を含む場合、電子機器の配線基板に当該半導体装置を実装する際、クリーム半田などバンプと異なる半田が不要となる。このため、配線基板に対する当該半導体装置の実装精度をより向上させることができる。ただし、リフローにおいてバンプが溶融し、再配線に対する半田の濡れ性が良好でない場合、再配線における半田の付着面積が僅かとなり、配線基板に対する実装性が低下するおそれがある。また、この場合において、溶融した半田の表面張力によって、配線基板に対して当該半導体装置の位置ずれが発生し、配線基板に対する当該半導体装置の実装精度が逆に低下することが懸念される。
特開２０１５－５３４６９号公報
本発明は上述の事情に鑑み、小型化を図りつつ、配線基板に対する実装性の低下を回避することが可能な半導体装置を提供することをその課題とする。
本発明によれば、厚さ方向において互いに反対側を向く支持面および実装面と、前記実装面に交差し、かつ外側を向く端面と、を有する導電支持体と、前記支持面に対向する素子裏面と、前記素子裏面に形成された電極と、を有し、かつ前記電極が前記支持面に接続された半導体素子と、前記実装面に導通し、かつ外部に露出する外部端子と、を備える半導体装置であって、前記外部端子は、Ｐを含有するＮｉ層と、Ａｕ層と、を含み、かつ前記実装面および前記端面の、それぞれ少なくとも一部ずつに接して積層されていることを特徴とする半導体装置が提供される。
本発明の実施において好ましくは、前記外部端子は、前記実装面と前記端面との境界を跨いで積層されている。
本発明の実施において好ましくは、前記外部端子は、前記実装面および前記端面の双方に接する前記Ｎｉ層と、前記Ｎｉ層に接する前記Ａｕ層から構成される。
本発明の実施において好ましくは、前記外部端子は、前記実装面および前記端面の双方に接する前記Ｎｉ層と、前記Ｎｉ層に接するＰｄ層と、前記Ｐｄ層に接する前記Ａｕ層から構成される。
本発明の実施において好ましくは、前記導電支持体は、金属から構成され、前記実装面と同方向を向く樹脂裏面と、前記樹脂裏面に交差する樹脂側面と、を有し、かつ前記導電支持体の少なくとも一部および前記半導体素子を覆う封止樹脂をさらに備え、前記外部端子は、前記樹脂裏面および前記樹脂側面の双方から外部に露出している。
本発明の実施において好ましくは、前記導電支持体は、Ｎｉを含む。
本発明の実施において好ましくは、前記実装面の一部および前記樹脂裏面の双方に接して設けられた絶縁膜をさらに備え、前記外部端子は、前記絶縁膜から外部に露出している。
本発明の実施において好ましくは、前記導電支持体は、Ｃｕを含むリードフレームから構成される。
本発明の実施において好ましくは、前記導電支持体には、前記実装面から前記厚さ方向に向けて凹む陥入部が形成され、前記陥入部に前記封止樹脂が接している。
本発明の実施において好ましくは、前記樹脂裏面に接して設けられた絶縁膜をさらに備え、前記外部端子は、前記絶縁膜から外部に露出している。
本発明の実施において好ましくは、前記端面は、前記支持面に交差する外端面と、前記外端面から前記導電支持体の内部に向けて凹み、前記外端面および前記実装面の双方に交差する内端面と、を有し、前記外部端子は、前記内端面に接して積層されている。
本発明の実施において好ましくは、前記封止樹脂は、前記樹脂裏面とは反対側を向く樹脂主面をさらに有し、前記樹脂側面は、前記樹脂主面に交差する樹脂外側面と、前記樹脂外側面から前記封止樹脂の内部に向けて凹み、かつ前記樹脂外側面および前記樹脂裏面の双方に交差する樹脂内側面と、を有し、前記端面は、前記樹脂内側面と面一であり、前記外部端子は、前記端面の全部に接して積層されている。
本発明の実施において好ましくは、前記導電支持体は、前記支持面と同方向を向く主面と、前記実装面と同方向を向く裏面と、を有する真性半導体材料から構成される基板と、前記支持面、前記実装面および前記端面を有し、かつ前記基板に配置された導電層と、を備え、前記基板には、前記主面から前記厚さ方向に向けて凹み、かつ前記半導体素子を収容する凹部が形成され、前記導電層は、前記支持面を有し、かつ前記凹部の底面に配置された第１導電層と、前記実装面および前記端面を有し、前記裏面に配置された第２導電層と、前記第１導電層および前記第２導電層を相互に導通させる中間導電層と、を備える。
本発明の実施において好ましくは、前記基板には、前記凹部の底面から前記裏面までに至る貫通孔が形成され、前記中間導電層は、前記貫通孔の内部に配置されている。
本発明の実施において好ましくは、前記基板は、前記主面に交差する外側面と、前記外側面から前記基板の内部に向けて凹み、かつ前記外側面および前記裏面の双方に交差する内側面と、をさらに有し、前記端面は、前記内側面と面一であり、前記外部端子は、前記端面の全部に接して積層されている。
本発明の実施において好ましくは、前記凹部に充填され、かつ前記半導体素子を覆う封止樹脂をさらに備える。
本発明の実施において好ましくは、前記支持面と前記電極との間に介在する接合層をさらに備え、前記接合層は、Ｓｎを含有する合金を含む。
本発明にかかる半導体装置は、導電支持体の実装面に導通し、かつ外部に露出するととともに、無電解めっきにより形成されたＮｉ層（Ｐを含有）と、Ａｕ層とを含む外部端子を備える。このため、外部端子に対する半田の濡れ性が良好となる。また、外部端子は、導電支持体の実装面および端面の、それぞれ少なくとも一部ずつに接して積層されている。このような構成をとることによって、導電支持体の端面に積層された外部端子において、半田フィレットの形成が促進される。このため、配線基板に対する当該半導体装置の実装強度がより向上する。したがって、本発明にかかる半導体装置によれば、小型化を図りつつ、配線基板に対する実装性の低下を回避することが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態にかかる半導体装置の斜視図（封止樹脂および絶縁膜を透過）である。 図１に示す半導体装置の平面図（封止樹脂を透過）である。 図１に示す半導体装置の平面図（半導体素子および封止樹脂を除く）である。 図１の示す半導体装置の底面図である。 図１に示す半導体装置の正面図である。 図１に示す半導体装置の右側面図である。 図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図７の部分拡大図（接合層付近）である。 図７の部分拡大図（導電支持体の端面付近）である。 図１に示す半導体装置の第１変形例にかかる部分断面拡大図（導電支持体の端面付近）である。 図１に示す半導体装置の第２変形例にかかる部分断面拡大図（導電支持体の端面付近）である。 図１に示す半導体装置の第３変形例にかかる部分断面拡大図（導電支持体の端面付近）である。 図１に示す半導体装置の外部端子の形成方法を説明する断面図である。 図１に示す半導体装置の外部端子の形成方法を説明する断面図である。 図１に示す半導体装置の外部端子の形成方法を説明する断面図である。 図１に示す半導体装置の外部端子の形成方法を説明する断面図である。 本発明の第２実施形態にかかる半導体装置の平面図（封止樹脂を透過）である。 図１８に示す半導体装置の底面図である。 図１８のＸＸ－ＸＸ線に沿う断面図である。 図１８のＸＸＩ－ＸＸＩ線に沿う断面図である。 図２０の部分拡大図（導電支持体の端面付近）である。 図１８に示す半導体装置の変形例にかかる部分断面拡大図（導電支持体の端面付近）である。 本発明の第３実施形態にかかる半導体装置の平面図（封止樹脂を透過）である。 図２４に示す半導体装置の底面図である。 図２４に示す半導体装置の正面図である。 図２４に示す半導体装置の右側面図である。 図２４のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿う断面図である。 図２４のＸＸＩＸ－ＸＸＩＸ線に沿う断面図である。 図２８の部分拡大図（基板の内側面付近）である。 図２４に示す半導体装置の第１変形例にかかる部分断面拡大図（基板の内側面付近）である。 図２４に示す半導体装置の第２変形例にかかる断面図である。 図２４に示す半導体装置の第２変形例にかかる断面図である。 図２４に示す半導体装置の製造方法を説明する断面図である。 図２４に示す半導体装置の製造方法を説明する断面図である。 図２４に示す半導体装置の製造方法を説明する断面図である。 図２４に示す半導体装置の製造方法を説明する断面図である。 図２４に示す半導体装置の製造方法を説明する断面図である。 図２４に示す半導体装置の製造方法を説明する断面図である。 図２４に示す半導体装置の製造方法を説明する断面図である。 図２４に示す半導体装置の製造方法を説明する断面図である。 図２４に示す半導体装置の製造方法を説明する断面図である。 図２４に示す半導体装置の製造方法を説明する断面図である。 図２４に示す半導体装置の製造方法を説明する断面図である。 本発明の第４実施形態にかかる半導体装置の断面図である。 図４５に示す半導体装置の変形例にかかる断面図である。
本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。
〔第１実施形態〕
図１～図１３に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、導電支持体１０、半導体素子２０、接合層２９、封止樹脂３０、外部端子４０および絶縁膜５０を備える。ここで、図１は、理解の便宜上、封止樹脂３０および絶縁膜５０を透過している。図２は、理解の便宜上、封止樹脂３０を透過している。図８は、図２のＶＩＩＩ－ＶＩＩＩ線（図２に示す一点鎖線）に沿う断面図である。図１１～図１３の図示範囲は、図１０の図示範囲と同一である。なお、図１において透過した封止樹脂３０および絶縁膜５０の外形を想像線（二点鎖線）で示している。
これらの図に示す半導体装置Ａ１０は、様々な電子機器の配線基板に表面実装される樹脂パッケージである。図２に示すように、導電支持体１０の厚さ方向ｚ視（以下「平面視」という。）において、外部端子４０の周縁は、半導体素子２０の周縁よりも外側に位置する部分を含むことから、このようなパッケージ形式は、Ｆａｎ－Ｏｕｔ型と呼ばれる。図１および図２に示すように、平面視における半導体装置Ａ１０は、矩形状である。ここで、説明の便宜上、導電支持体１０の厚さ方向ｚに対して直交する半導体装置Ａ１０の長手方向を第１方向ｘと呼ぶ。また、導電支持体１０の厚さ方向ｚおよび第１方向ｘの双方に対して直交する半導体装置Ａ１０の短手方向を第２方向ｙと呼ぶ。なお、以下の説明では、導電支持体１０の厚さ方向ｚは、単に「厚さ方向ｚ」と呼ぶ。
本実施形態にかかる導電支持体１０は、金属製の導電部材であり、かつ電解めっきにより形成される。導電支持体１０は、Ｎｉ（ニッケル）を含む。図１～図８に示すように、導電支持体１０は、支持面１１、実装面１２および端面１３を有する。支持面１１は、厚さ方向ｚを向く。支持面１１には、半導体素子２０が接続されている。支持面１１は、封止樹脂３０に覆われている。実装面１２は、厚さ方向ｚを向き、かつ支持面１１とは反対側を向く。図４に示すように、実装面１２は、平面視において互いに離間した複数の領域（本実施形態では１０個の領域）を有する。本実施形態では、実装面１２の各々の当該領域は、矩形状である。実装面１２の一部は、外部端子４０に覆われている。外部端子４０に覆われていない実装面１２の部分は、絶縁膜５０に覆われている。このため、実装面１２は、半導体装置Ａ１０の外部から視認されない。実装面１２は、封止樹脂３０の樹脂裏面３２（詳細は後述）と面一である。なお、本実施形態にかかる導電支持体１０の厚さ（厚さ方向ｚにおける支持面１１から実装面１２までの長さ）は、１０～２００μｍである。
図１～図８に示すように、端面１３は、実装面１２に交差し、かつ外側を向く。本実施形態では、端面１３は、支持面１１にも交差している。端面１３は、第１方向ｘおよび第２方向ｙのいずれかを向く複数の領域（本実施形態では１０個の領域）を有する。図１０に示すように、各々の端面１３の領域は、外端面１３１および内端面１３２を有する。外端面１３１は、支持面１１に交差し、かつ封止樹脂３０の樹脂外側面３３１（詳細は後述）と面一である。外端面１３１は、半導体装置Ａ１０の外部に露出している。内端面１３２は、外端面１３１から導電支持体１０の内部に向けて（第１方向ｘおよび第２方向ｙのいずれかに向けて）凹み、かつ外端面１３１および実装面１２の双方に交差している。外端面１３１に交差する内端面１３２の端部は、屈曲している。内端面１３２は、外部端子４０に覆われている。このため、内端面１３２は、半導体装置Ａ１０の外部から視認されない。
半導体素子２０は、半導体装置Ａ１０の機能中枢となる素子である。半導体素子２０は、たとえばＬＳＩ（Large Scale Integration）などの集積回路（ＩＣ）である。また、半導体素子２０は、ＬＤＯ（Low Drop Out）などの電圧制御用素子や、オペアンプなどの増幅用素子であってもよい。図７および図８に示すように、半導体素子２０は、素子主面２１、素子裏面２２および素子絶縁膜２３を有する。素子主面２１は、厚さ方向ｚを向き、かつ導電支持体１０の支持面１１と同方向を向く。素子裏面２２は、厚さ方向ｚを向き、かつ素子主面２１とは反対側を向く。素子裏面２２は、支持面１１に対向する。素子絶縁膜２３は、素子裏面２２に接して設けられている。素子絶縁膜２３は、たとえば互いに積層されたＳｉ3Ｎ4（窒化膜）とポリイミドから構成される。図２、図７および図８に示すように、電極２４は、素子裏面２２に複数形成されている。図９に示すように、各々の電極２４は、素子絶縁膜２３に形成された開口２３１から露出している。このため、開口２３１の位置は、電極２４の位置に対応している。電極２４は、たとえばＡｌ（アルミニウム）から構成される。半導体素子２０においては、フリップチップボンディングにより電極２４が支持面１１に接続されている。
接合層２９は、図３および図７～図９に示すように、導電支持体１０の支持面１１と、半導体素子２０の電極２４との間に介在する導電部材である。本実施形態では、電極２４は、接合層２９を介して支持面１１に接続されている。接合層２９は、Ｓｎ（錫）を含有する合金を含む。接合層２９は、たとえば電解めっきにより支持面１１に接して形成することができる。半導体素子２０は、接合層２９により導電支持体１０に固着されている。
封止樹脂３０は、図１、図７および図８に示すように、導電支持体１０の少なくとも一部および半導体素子２０を覆う電気絶縁部材である。封止樹脂３０は、たとえば黒色のエポキシ樹脂から構成される。封止樹脂３０は、たとえばコンプレッション成形により形成される。図５～図８に示すように、封止樹脂３０は、樹脂主面３１、樹脂裏面３２および樹脂側面３３を有する。樹脂主面３１は、厚さ方向ｚを向き、かつ導電支持体１０の支持面１１と同方向を向く。樹脂裏面３２は、厚さ方向ｚを向き、かつ樹脂主面３１とは反対側を向く。半導体装置Ａ１０を配線基板に実装したとき、樹脂裏面３２は、当該配線基板に対向する。樹脂裏面３２は、絶縁膜５０に覆われている。このため、樹脂裏面３２は、半導体装置Ａ１０の外部から視認されない。樹脂側面３３は、樹脂主面３１および樹脂裏面３２の双方に交差する。樹脂主面３１および樹脂側面３３は、半導体装置Ａ１０の外部に露出している。図４～図６に示すように、樹脂側面３３は、樹脂外側面３３１および樹脂内側面３３２を有する。樹脂外側面３３１は、封止樹脂３０の樹脂主面３１に交差している。樹脂内側面３３２は、樹脂外側面３３１から封止樹脂３０の内部に向けて（第１方向ｘおよび第２方向ｙのいずれかに向けて）凹み、かつ樹脂外側面３３１と、封止樹脂３０の樹脂裏面３２との双方に交差している。
外部端子４０は、図４～図８に示すように、導電支持体１０の実装面１２に導通し、かつ半導体装置Ａ１０の外部に露出する導電部材である。半導体装置Ａ１０を配線基板に実装する際、外部端子４０に半田が付着する。外部端子４０は、実装面１２の少なくとも一部と、導電支持体１０の端面１３との双方に接して積層されている。図１０に示すように、本実施形態では、外部端子４０は、端面１３の内端面１３２に接して積層されている。外部端子４０は、実装面１２と端面１３との境界Ｂを跨いで積層されている。
半導体装置Ａ１０は、その第１変形例（半導体装置Ａ１１）として、導電支持体１０、封止樹脂３０および外部端子４０は、図１１に示す構成をとることができる。この場合において、導電支持体１０の端面１３は、外端面１３１および内端面１３２を有しない構成となっている。端面１３は、封止樹脂３０の樹脂内側面３３２と面一である。あわせて、外部端子４０は、端面１３の全部に接して積層されている。半導体装置Ａ１１では、厚さ方向ｚにおける外部端子４０の延長が、半導体装置Ａ１０よりも長く確保されている。
半導体装置Ａ１０は、その第２変形例（半導体装置Ａ１２）として、導電支持体１０、封止樹脂３０および外部端子４０は、図１２に示す構成をとることができる。この場合において、導電支持体１０の端面１３の内端面１３２は、半導体装置Ａ１０の内端面１３２に対して導電支持体１０の内側に位置している。このため、内端面１３２に接して積層された外部端子４０は、一部の領域を除き端面１３の外端面１３１よりも導電支持体１０の内側に位置している。
半導体装置Ａ１０は、その第３変形例（半導体装置Ａ１３）として、導電支持体１０、封止樹脂３０および外部端子４０は、図１３に示す構成をとることができる。この場合において、封止樹脂３０の樹脂側面３３の樹脂内側面３３２は、半導体装置Ａ１１の樹脂内側面３３２に対して封止樹脂３０の内側に位置している。このため、端面１３に接して積層された外部端子４０は、樹脂側面３３の樹脂外側面３３１よりも封止樹脂３０の内側に位置している。
外部端子４０は、Ｎｉ層およびＡｕ（金）層を含む。外部端子４０は、無電解めっきにより形成される。このため、当該Ｎｉ層は、Ｐ（リン）を含有する。外部端子４０は、実装面１２および端面１３の双方に接するＮｉ層と、当該Ｎｉ層に接するＡｕ層から構成される。また、外部端子４０は、実装面１２および端面１３の双方に接するＮｉ層と、当該Ｎｉ層に接するＰｄ（パラジウム）層と、当該Ｐｄ層に接するＡｕ層から構成されてもよい。図４に示すように、本実施形態では、外部端子４０は、実装面１２の複数の領域に積層されている。このため、外部端子４０は、複数の領域を有しており、各々の当該領域の位置は、実装面１２の各領域の位置に対応している。
絶縁膜５０は、図５～図９に示すように、導電支持体１０の実装面１２の一部と、封止樹脂３０の樹脂裏面３２との双方に接して設けられている。絶縁膜５０は、電気絶縁性を有し、たとえばポリイミドから構成される。絶縁膜５０には、複数の開口５１が形成されている。外部端子４０は、複数の開口５１から半導体装置Ａ１０の外部に露出している。このため、各々の開口５１の位置は、外部端子４０の各領域に対応している。なお、絶縁膜５０は、省略してもよい。
次に、図１４～図１７に基づき、半導体装置Ａ１０の外部端子４０の形成方法の一例について説明する。
図１４は、電解めっきにより形成され、かつ半導体素子２０が搭載された導電支持体１０に、封止樹脂３０および絶縁膜５０をそれぞれ形成したときの状態を示している。絶縁膜５０には、開口５１が複数形成され、各々の開口５１から導電支持体１０の実装面１２の領域が露出している。
次いで、図１５に示すように、導電支持体１０の実装面１２から厚さ方向ｚに向けて凹む溝１９を、導電支持体１０および封止樹脂３０に形成する。溝１９は、絶縁膜５０の複数の開口５１から露出する実装面１２の領域から凹むように形成され、かつ第１方向ｘおよび第２方向ｙの双方に沿って形成される。溝１９の形成にあたっては、たとえばダイシングソーを用いる。溝１９の形成にともなって、導電支持体１０および封止樹脂３０のそれぞれ一部が除去される。本実施形態では、溝１９は、図１５に示す幅Ｗ１（第１方向ｘまたは第２方向ｙにおける長さ）となるように、かつ溝１９の先端が導電支持体１０の支持面１１まで到達しないように形成される。溝１９の形成によって、導電支持体１０には、実装面１２に交差する溝内面１９１が形成される。
次いで、図１６に示すように、外部に露出する導電支持体１０の実装面１２および溝内面１９１に接するように、外部端子４０を形成する。外部端子４０は、無電解めっきにより複数の金属層を析出させることにより形成される。なお、当該金属層の具体的な構成は、先述のとおりである。
次いで、図１７に示すように、溝１９を通過するように、導電支持体１０および封止樹脂３０を第１方向ｘおよび第２方向ｙの双方に沿って切断することによって、半導体素子２０を含む個片に分割する。導電支持体１０および封止樹脂３０の切断にあたっては、たとえばダイシングソーを用いる。たとえば、導電支持体１０および封止樹脂３０を第１方向ｘに沿って切断する際は、図１７に示す切断線ＣＬで囲まれた領域を除去する。この場合において切断線ＣＬの幅Ｗ２（第２方向ｙにおける長さ）は、図１５に示す溝１９の幅Ｗ１よりも短くなるようにする。導電支持体１０および封止樹脂３０を切断することによって、導電支持体１０に外端面１３１と、封止樹脂３０に樹脂外側面３３１とが形成される。また、切断により残存した導電支持体１０の溝内面１９１は、導電支持体１０の内端面１３２と、封止樹脂３０の樹脂内側面３３２とに相当する。当該工程において分割された半導体素子２０を含む個片が、半導体装置Ａ１０となる。なお、図１５に示す溝１９を形成する工程において、溝１９の先端が導電支持体１０の支持面１１まで到達するように形成した場合は、図１１に示す半導体装置Ａ１１の構成を得ることができる。また、図１５に示す溝１９を形成する工程において、幅Ｗ１をより大きく設定すると図１２に示す半導体装置Ａ１２や、図１３に示す半導体装置Ａ１３の構成を得ることができる。
次に、半導体装置Ａ１０の作用効果について説明する。
半導体装置Ａ１０は、導電支持体１０の実装面１２に導通し、かつ外部に露出するととともに、無電解めっきにより形成されたＮｉ層（Ｐを含有）と、Ａｕ層とを含む外部端子４０を備える。このため、外部端子４０に対する半田の濡れ性が良好となる。また、外部端子４０は、導電支持体１０の実装面１２および端面１３の、それぞれ少なくとも一部ずつに接して積層されている。このような構成をとることによって、導電支持体１０の端面１３に積層された外部端子４０において、半田フィレットの形成が促進される。このため、配線基板に対する半導体装置Ａ１０の実装強度がより向上する。したがって、半導体装置Ａ１０によれば、小型化を図りつつ、配線基板に対する実装性の低下を回避することが可能となる。
外部端子４０に含まれるＮｉ層およびＡｕ層は、ともに無電解めっきにより形成されている。このため、Ｎｉ層およびＡｕ層が電解めっきにより形成される場合よりも、各層の厚さ（厚さ方向ｚの長さ）を極力薄くすることができる。このことは、半導体装置Ａ１０のさらなる小型化（低背化）に寄与する。
外部端子４０の構成を、導電支持体１０の実装面１２に接するＮｉ層と、表面に露出するＡｕ層との間に、Ｐｄ層を介在させた場合、外部端子４０に対する半田の濡れ性がさらに改善される。したがって、配線基板に対する半導体装置Ａ１０の実装性の低下を回避し、かつ実装性をさらに向上させることができる。
半導体装置Ａ１０は、導電支持体１０の実装面１２の一部と、封止樹脂３０の樹脂裏面３２との双方に接して設けられた絶縁膜５０を備える。このような構成をとることによって、半導体装置Ａ１０を配線基板に実装する際、外部端子４０に付着する半田に起因したショートの発生を回避することができる。また、半導体装置Ａ１０の使用時に、半導体素子２０からリーク電流が漏えいすることを防止できる。さらに、封止樹脂３０から導電支持体１０が脱落することを防止できる。
半導体装置Ａ１０は、導電支持体１０の支持面１１と、半導体素子２０の電極２４との間に介在する接合層２９を備える。接合層２９は、Ｓｎを含有する合金を含み、かつ電解めっきにより形成される。このような構成をとることによって、フリップチップボンディングにより電極２４を支持面１１に接続させる際、電極２４に半田を別途付着させる必要はなく、かつ精度よく電極２４を支持面１１に接続させることができる。
〔第２実施形態〕
図１８～図２３に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１８は、理解の便宜上、封止樹脂３０を透過している。図２１は、図１８のＸＸＩ－ＸＸＩ線（図１８に示す一点鎖線）に沿う断面図である。図２３の図示範囲は、図２２の図示範囲と同一である。
半導体装置Ａ２０は、導電支持体１０、封止樹脂３０、外部端子４０および絶縁膜５０の構成が、先述した半導体装置Ａ１０と異なる。なお、図１８に示すように、平面視における半導体装置Ａ２０は、矩形状である。
本実施形態にかかる導電支持体１０は、金属製の導電部材であり、かつＣｕ（銅）を含むリードフレームから構成される。図１８～図２１（図１９を除く）に示すように、本実施形態では、導電支持体１０には、陥入部１４が形成されている。陥入部１４は、実装面１２から厚さ方向ｚに向けて凹む部分である。陥入部１４に封止樹脂３０が接している。また、本実施形態にかかる接合層２９は、Ｓｎを含有する合金に加え、Ｎｉを含む。当該Ｎｉが、導電支持体１０の支持面１１に接している。
図２０～図２２に示すように、本実施形態では、外部端子４０は、導電支持体１０の実装面１２の全部と、端面１３の一部との双方に接して積層されている。導電支持体１０の端面１３は、外端面１３１および内端面１３２を有する。外部端子４０は、内端面１３２に接して積層されている。本実施形態でも、半導体装置Ａ２０の変形例（半導体装置Ａ２１）として、導電支持体１０、封止樹脂３０および外部端子４０は、図２３に示す構成をとることができる。図２３に示す構成においては、外部端子４０は、実装面１２の全部と、端面１３の全部との双方に接して積層されている。なお、本実施形態にかかる外部端子４０は、先述した半導体装置Ａ１０の外部端子４０の形成方法（図１４～図１７参照）と同様な方法により形成することができる。
図１８～図２１に示すように、本実施形態では、絶縁膜５０は、封止樹脂３０の樹脂裏面３２に接して設けられている。外部端子４０は、絶縁膜５０に形成された複数の開口５１から半導体装置Ａ１０の外部に露出している。
次に、半導体装置Ａ２０の作用効果について説明する。
半導体装置Ａ２０は、先述した半導体装置Ａ１０と同じく、無電解めっきにより形成されたＮｉ層と、Ａｕ層とを含む外部端子４０を備える。また、外部端子４０は、導電支持体１０の実装面１２の全部と、導電支持体１０の端面１３の少なくとも一部とに接して積層されている。したがって、半導体装置Ａ２０によっても、小型化を図りつつ、配線基板に対する実装性の低下を回避することが可能となる。
半導体装置Ａ２０において、導電支持体１０は、Ｃｕを含むリードフレームから構成される。このような構成をとることによって、半導体装置Ａ１０のように、電解めっきにより導電支持体１０を形成する場合と比較して、導電支持体１０の製造工程を省力化させ、かつ製造効率の向上を図ることができる。このことは、半導体装置Ａ２０の製造コストの縮減に寄与する。
半導体装置Ａ２０の導電支持体１０には、実装面１２から厚さ方向ｚに向けて凹む陥入部１４が形成されている。陥入部１４には、封止樹脂３０が接している。このような構成をとることによって、平面視において実装面１２に重ならない導電支持体１０の部分が、厚さ方向ｚにおける両側から封止樹脂３０に挟まれる形態をとり得る。当該形態をとると、封止樹脂３０から導電支持体１０が脱落することを防止できる。
半導体装置Ａ２０は、封止樹脂３０の樹脂裏面３２に接して設けられた絶縁膜５０を備える。このような構成をとることによって、絶縁膜５０を備える半導体装置Ａ１０と同様の作用効果を奏する。また、封止樹脂３０から導電支持体１０が脱落することをより効果的に防止できる。
〔第３実施形態〕
図２４～図３３に基づき、本発明の第３実施形態にかかる半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２４は、理解の便宜上、封止樹脂３０を透過している。図２９は、図２４のＸＸＩＸ－ＸＸＩＸ線（図２４に示す一点鎖線）に沿う断面図である。図３１の図示範囲は、図３０の図示範囲と同一である。図３２の断面位置は、図２８の断面位置と同一である。図３３の断面位置は、図２９の断面位置と同一である。
半導体装置Ａ３０は、導電支持体１０、封止樹脂３０および外部端子４０の構成が、先述した半導体装置Ａ１０と異なる。また、半導体装置Ａ３０は、半導体装置Ａ１０と異なり絶縁膜５０を備えない構成となっている。なお、図２４に示すように、平面視における半導体装置Ａ３０は、矩形状である。
図２４～図２９に示すように、本実施形態では、導電支持体１０は、基板１０１および導電層１０２を備える構成となっている。基板１０１に導電層１０２が配置されている。基板１０１は、単結晶の真性半導体材料から構成される。本実施形態にかかる当該真性半導体材料は、Ｓｉ（シリコン）である。基板１０１は、主面１０１Ａ、裏面１０１Ｂ、外側面１０１Ｃおよび内側面１０１Ｄを有する。基板１０１には、凹部１５および貫通孔１６が形成されている。また、導電層１０２は、支持面１１、実装面１２および端面１３を有する。導電層１０２は、互いに積層されたＴｉ（チタン）層とＣｕ層から構成される。導電層１０２は、スパッタリング法および電解めっきにより形成される。
図２４、図２８および図２９に示すように、主面１０１Ａは、導電層１０２の支持面１１と同方向を向く。主面１０１Ａは、平面視において凹部１５を囲む枠状である。主面１０１Ａは、封止樹脂３０に覆われている。図２５～図２９に示すように、裏面１０１Ｂは、導電層１０２の実装面１２と同方向を向く。このため、主面１０１Ａおよび裏面１０１Ｂは、厚さ方向ｚにおいて互いに反対側を向く。裏面１０１Ｂは、矩形状で、かつ半導体装置Ａ３０の外部に露出している。半導体装置Ａ３０を配線基板に実装した際、裏面１０１Ｂは、当該配線基板に対向している。裏面１０１Ｂには、導電層１０２の第２導電層１０２Ｂ（詳細は後述）が配置されている。
図２６～図２９に示すように、外側面１０１Ｃは、主面１０１Ａに交差している。外側面１０１Ｃは、封止樹脂３０の樹脂側面３３と面一である。内側面１０１Ｄは、外側面１０１Ｃから基板１０１の内部に向けて（第１方向ｘおよび第２方向ｙのいずれかに向けて）凹み、かつ外側面１０１Ｃおよび裏面１０１Ｂの双方に交差している。図３０に示すように、外側面１０１Ｃに交差する内側面１０１Ｄの端部は、屈曲している。
図２４、図２８および図２９に示すように、凹部１５は、主面１０１Ａから厚さ方向ｚに向けて凹むように基板１０１に形成されている。凹部１５には、半導体素子２０が収容され、かつ封止樹脂３０が充填されている。凹部１５は、底面１５１および中間面１５２を有する。
図２４、図２８および図２９に示すように、底面１５１は、厚さ方向ｚにおいて主面１０１Ａと裏面１０１Ｂとの間に位置し、かつ主面１０１Ａに対して平行である。底面１５１は、矩形状である。底面１５１には、導電層１０２の第１導電層１０２Ａ（詳細は後述）が配置されている。
図２４、図２８および図２９に示すように、中間面１５２は、底面１５１および主面１０１Ａの双方につながり、かつ底面１５１に対して傾斜している。中間面１５２は、底面１５１の周縁である四辺を取り囲む４つの領域を有する。底面１５１に対する各々の当該領域の傾斜角は、いずれも同一（５４．７４°）である。このことは、真性半導体材料から構成された基板１０１において、主面１０１Ａは、（１００）面であり、かつ中間面１５２は、（１１１）面であることに起因する。
図２４、図２８および図２９に示すように、貫通孔１６は、凹部１５の底面１５１から厚さ方向ｚに向けて裏面１０１Ｂまでに至るように基板１０１に複数形成されている。貫通孔１６の内部には、導電層１０２の中間導電層１０２Ｃ（詳細は後述）が配置されている。
図２４～図２９に示すように、導電層１０２は、第１導電層１０２Ａ、第２導電層１０２Ｂおよび中間導電層１０２Ｃを備える。第１導電層１０２Ａは、凹部１５の底面１５１に配置されている。第１導電層１０２Ａは、支持面１１を有しており、支持面１１には、接合層２９が配置されている。半導体素子２０は、接合層２９を介して第１導電層１０２Ａの支持面１１に接続されている。第２導電層１０２Ｂは、裏面１０１Ｂに配置されている。第２導電層１０２Ｂは、実装面１２および端面１３を有する。図３０に示すように、第２導電層１０２Ｂの端面１３は、基板１０１の内側面１０１Ｄと面一である。第２導電層１０２Ｂは、外部端子４０に覆われている。中間導電層１０２Ｃは、貫通孔１６の内部に配置されている。厚さ方向ｚにおける中間導電層１０２Ｃの両端は、第１導電層１０２Ａおよび第２導電層１０２Ｂにつながっている。このため、中間導電層１０２Ｃは、第１導電層１０２Ａおよび第２導電層１０２Ｂを相互に導通させる。また、本実施形態にかかる接合層２９は、Ｓｎを含有する合金に加え、Ｎｉを含む。当該Ｎｉが、第１導電層１０２Ａの支持面１１に接している。
図２６～図２９に示すように、本実施形態では、封止樹脂３０は、導電支持体１０の凹部１５に充填され、かつ半導体素子２０を覆っている。あわせて、封止樹脂３０は、基板１０１の主面１０１Ａと、第１導電層１０２Ａとを覆っている。また、図２５～図２９に示すように、本実施形態では、外部端子４０は、実装面１２の全部と、端面１３の全部との双方に接して積層されている。
半導体装置Ａ３０は、その第１変形例（半導体装置Ａ３１）として、導電支持体１０（基板１０１）および外部端子４０は、図３１に示す構成をとることができる。この場合において、基板１０１の内側面１０１Ｄは、半導体装置Ａ３０の内側面１０１Ｄに対して基板１０１の内側に位置している。このため、導電層１０２（第２導電層１０２Ｂ）の端面１３に接して積層された外部端子４０は、基板１０１の外側面１０１Ｃよりも基板１０１の内側に位置している。
半導体装置Ａ３０は、その第２変形例（半導体装置Ａ３２）として、導電支持体１０（基板１０１および導電層１０２）と、封止樹脂３０とは、図３２および図３３に示す構成をとることができる。本変形例では、基板１０１は、内側面１０１Ｄを有さず、基板１０１には、貫通孔１６が形成されていない。第１導電層１０２Ａは、凹部１５の底面１５１のみならず、凹部１５の中間面１５２と、基板１０１の主面１０１Ａとにも配置されている。第２導電層１０２Ｂは、封止樹脂３０の樹脂主面３１に配置されている。中間導電層１０２Ｃは、主面１０１Ａに配置された第１導電層１０２Ａから第２導電層１０２Ｂに向けて延び、樹脂主面３１から露出している。このため、中間導電層１０２Ｃは、樹脂主面３１から露出する領域を除き、封止樹脂３０に覆われている。封止樹脂３０の樹脂側面３３は、樹脂外側面３３１および樹脂内側面３３２を有する。なお、本変形例では、導電層１０２の実装面１２は、支持面１１と同方向を向く。
次に、図３４～図４４に基づき、半導体装置Ａ３０の製造方法の一例について説明する。
最初に、図３４に示すように、厚さ方向ｚを向く主面８０１を有し、かつ単結晶の真性半導体材料から構成される基材８０に、主面８０１から厚さ方向ｚに向けて凹む凹部８１を形成する。凹部８１が、半導体装置Ａ３０の基板１０１に形成された凹部１５に相当する。基材８０は、半導体装置Ａ３０の基板１０１に相当する部分の集合体である。当該真性半導体材料はＳｉであり、たとえば基材８０は、シリコンウエハである。この場合において、主面８０１は、（１００）面である。凹部８１は、アルカリ性溶液を用いた結晶異方性エッチングにより形成される。当該アルカリ性溶液は、たとえばＫＯＨ（水酸化カリウム）溶液またはＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液である。基板１０１に凹部８１を形成することによって、底面８１１および中間面８１２が凹部８１に現れる。この場合において、中間面８１２は、（１１１）面であり、かつ底面８１１対して所定の角度（５４．７４°）で傾斜している。
次いで、図３５に示すように、凹部８１の底面８１１から厚さ方向ｚに向けて、孔８２を基材８０に複数形成する。孔８２が、半導体装置Ａ３０の基板１０１に形成された貫通孔１６に相当する。孔８２は、深掘りＲＩＥ（Reactive Ion Etching）により形成される。深掘りＲＩＥとして、たとえばボッシュプロセス（Bosch process）が挙げられる。この場合において、厚さ方向ｚにおいて孔８２が基材８０を貫通しないようにする。
次いで、図３６に示すように、主面８０１と、凹部８１と、複数の孔８２の内面とを覆う下地層８３０を形成した後、孔８２の内部を埋めるように中間導電層８３１を形成する。このとき、孔８２の内部に形成された下地層８３０および中間導電層８３１が、半導体装置Ａ３０の中間導電層１０２Ｃ（導電層１０２）に相当する。下地層８３０は、スパッタリング法によって、Ｔｉ層およびＣｕ層を積層させることにより形成される。中間導電層８３１は、フォトリソグラフィによりマスク形成を形成した後に、下地層８３０を導電経路とした電解めっきによりＣｕを析出させることによって形成される。
次いで、図３７に示すように、内部導電層８３２および接合層８３９を形成した後、内部導電層８３２に覆われていない下地層８３０を除去する。内部導電層８３２は、凹部８１の底面８１１上において、中間導電層８３１に接して形成される。内部導電層８３２は、フォトリソグラフィによりマスク形成を形成した後に、下地層８３０を導電経路とした電解めっきによりＣｕを析出させることによって形成される。また、接合層８３９は、内部導電層８３２に接して形成される。接合層８３９は、フォトリソグラフィによりマスク形成を形成した後に、下地層８３０および内部導電層８３２を導電経路とした電解めっきにより、Ｎｉ層およびＳｎを含む合金層を積層させることによって形成される。下地層８３０は、たとえばＨ2ＳＯ4（硫酸）およびＨ2Ｏ2（過酸化水素）の混合溶液を用いたウェットエッチングにより除去される。このとき、凹部８１の底面８１１上に形成された下地層８３０および内部導電層８３２が、半導体装置Ａ３０の第１導電層１０２Ａ（導電層１０２）に相当する。
次いで、図３８に示すように、半導体素子８４を接合層８３９に接合させる。半導体素子８４が、半導体装置Ａ３０の半導体素子２０に相当する。接合層８３９への半導体素子８４の接合は、フリップチップボンディングにより行う。半導体素子８４の電極８４１にフラックスを塗布した後、フリップチップボンダを用いて半導体素子８４を接合層８３９に仮付けする。次に、リフローにより接合層８３９を溶融させた後、冷却により接合層８３９を固化させることによって、接合層８３９への半導体素子８４の接合が完了する。
次いで、図３９に示すように、封止樹脂８５を形成する。封止樹脂８５が、半導体装置Ａ３０の封止樹脂３０に相当する。本実施形態にかかる封止樹脂８５は、たとえば黒色のエポキシ樹脂から構成される。封止樹脂８５は、コンプレッション成形により形成される。封止樹脂８５は、凹部８１に充填され、かつ基材８０の主面８０１と半導体素子８４とを覆うように形成される。
次いで、図４０に示すように、厚さ方向ｚにおいて主面８０１とは反対側に位置する基材８０の部分を除去し、中間導電層８３１を基材８０から露出させる。除去は、機械研削により行われる。このとき、基材８０には、厚さ方向ｚにおいて主面８０１とは反対側に位置する裏面８０２が現れる。このときの基材８０が、半導体装置Ａ３０の基板１０１に相当する。
次いで、図４１に示すように、基材８０の裏面８０２と、中間導電層８３１との双方に接する下地層８３０を形成した後、下地層８３０に接する外部導電層８３３を形成する。本工程における下地層８３０の構成および形成方法は、図３１に示す工程における下地層８３０と同一である。外部導電層８３３は、フォトリソグラフィによりマスク形成を形成した後に、下地層８３０を導電経路とした電解めっきによりＣｕを析出させることによって形成される。外部導電層８３３を形成した後、外部導電層８３３に覆われていない下地層８３０を除去する。下地層８３０の除去方法は、図３７に示す工程における下地層８３０の除去方法と同一である。
次いで、図４２に示すように、基材８０の裏面８０２から厚さ方向ｚに向けて凹む溝８６を、基材８０、下地層８３０および外部導電層８３３に形成する。溝８６は、第１方向ｘおよび第２方向ｙの双方に沿って形成される。溝８６の形成にあたっては、たとえばプラズマダイシングが適用される。溝８６の形成にともなって、基材８０の一部が除去され、かつ溝８６を境に外部導電層８３３が分断される。本実施形態では、溝８６は、図４２に示す幅Ｗ１（第１方向ｘまたは第２方向ｙにおける長さ）となるように、かつ溝８６の先端が基材８０の主面８０１まで到達しないように形成される。このときの外部導電層８３３が、半導体装置Ａ３０の第２導電層１０２Ｂ（導電層１０２）に相当する。
次いで、図４３に示すように、外部導電層８３３に接する外部端子４０を形成する。外部端子４０は、無電解めっきにより複数の金属層を析出させることにより形成される。なお、当該金属層の具体的な構成は、半導体装置Ａ１０の外部端子４０と同一である。このとき、外部導電層８３３が外部端子４０により覆われる。
次いで、図４４に示すように、溝８６を通過するように、基材８０および封止樹脂８５を第１方向ｘおよび第２方向ｙの双方に沿って切断することによって、半導体素子８４を含む個片に分割する。基材８０および封止樹脂８５の切断にあたっては、たとえばプラズマダイシングが適用される。たとえば、基材８０および封止樹脂８５を第１方向ｘに沿って切断する際は、図４４に示す切断線ＣＬで囲まれた領域を除去する。この場合において切断線ＣＬの幅Ｗ２（第２方向ｙにおける長さ）は、溝８６の幅Ｗ１よりも短くなるようにする。当該工程において分割された半導体素子８４を含む個片が、半導体装置Ａ３０となる。以上の工程を経ることによって、半導体装置Ａ３０が製造される。なお、図４２に示す溝８６を形成する工程において、幅Ｗ１をより大きく設定すると図３１に示す半導体装置Ａ３１の構成を得ることができる。
次に、半導体装置Ａ３０の作用効果について説明する。
半導体装置Ａ３０は、先述した半導体装置Ａ１０と同じく、無電解めっきにより形成されたＮｉ層と、Ａｕ層とを含む外部端子４０を備える。また、外部端子４０は、導電支持体１０を構成する第２導電層１０２Ｂ（導電層１０２）の実装面１２および端面１３の、それぞれ全部に接して積層されている。したがって、半導体装置Ａ３０によっても、小型化を図りつつ、配線基板に対する実装性の低下を回避することが可能となる。
半導体装置Ａ３０の導電支持体１０を構成する基板１０１は、真性半導体材料から構成される。当該真性半導体材料としてＳｉを適用すると、基板１０１の熱伝導性が向上する。このため、半導体装置Ａ３０の使用時において、半導体素子２０から発生する熱を、より効率よく外部に放出することができる。
また、基板１０１には、主面１０１Ａから厚さ方向ｚに向けて凹み、かつ半導体素子２０を収容する凹部１５が形成されている。凹部１５は、結晶異方性エッチングのような微細加工により形成される。このため、半導体装置Ａ３０の導電支持体１０は、さらに小型化を図った半導体素子２０を安定的に支持する上で好適な構成である。
〔第４実施形態〕
図４５および図４５に基づき、本発明の第４実施形態にかかる半導体装置Ａ４０について説明する。これらの図において、先述した半導体装置Ａ３０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図４５および図４６の断面位置は、ともに図２８の断面位置と同一である。
半導体装置Ａ４０は、導電支持体１０（基板１０１および導電層１０２）と、封止樹脂３０との構成が、先述した半導体装置Ａ３０と異なる。図４５に示すように、本実施形態では、基板１０１には、凹部１５が形成されていない。また、第１導電層１０２Ａ（導電層１０２）は、基板１０１の主面１０１Ａに配置されている。封止樹脂３０は、半導体素子２０を覆い、かつ主面１０１Ａの上に配置された構成となっている。なお、本実施形態でも、導電支持体１０および外部端子４０は、図３１に示す半導体装置Ａ３１と同様な構成をとることができる。
半導体装置Ａ４０は、その変形例（半導体装置Ａ４１）として、導電支持体１０（基板１０１および導電層１０２）と、封止樹脂３０とは、図４６に示す構成をとることができる。本変形例では、基板１０１は、内側面１０１Ｄを有さず、基板１０１には、貫通孔１６が形成されていない。第２導電層１０２Ｂは、封止樹脂３０の樹脂主面３１に配置されている。中間導電層１０２Ｃは、第１導電層１０２Ａから第２導電層１０２Ｂに向けて延び、樹脂主面３１から露出している。このため、中間導電層１０２Ｃは、樹脂主面３１から露出する領域を除き、封止樹脂３０に覆われている。封止樹脂３０の樹脂側面３３は、樹脂外側面３３１および樹脂内側面３３２を有する。なお、本変形例では、導電層１０２の実装面１２は、支持面１１と同方向を向く。
半導体装置Ａ４０は、先述した半導体装置Ａ１０と同じく、無電解めっきにより形成されたＮｉ層と、Ａｕ層とを含む外部端子４０を備える。また、外部端子４０は、導電支持体１０を構成する第２導電層１０２Ｂ（導電層１０２）の実装面１２および端面１３の、それぞれ全部に接して積層されている。したがって、半導体装置Ａ４０によっても、小型化を図りつつ、配線基板に対する実装性の低下を回避することが可能となる。
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０，Ａ１１，Ａ１２，Ａ１３：半導体装置
Ａ２０，Ａ２１：半導体装置
Ａ３０，Ａ３１，Ａ３２：半導体装置
Ａ４０，Ａ４１：半導体装置
１０：導電支持体
１０１：基板
１０１Ａ：主面
１０１Ｂ：裏面
１０１Ｃ：外側面
１０１Ｄ：内側面
１０２：導電層
１０２Ａ：第１導電層
１０２Ｂ：第２導電層
１０２Ｃ：中間導電層
１１：支持面
１２：実装面
１３：端面
１３１：外端面
１３２：内端面
１４：陥入部
１５：凹部
１５１：底面
１５２：中間面
１６：貫通孔
１９：溝
１９１：溝内面
２０：半導体素子
２１：素子主面
２２：素子裏面
２３：素子絶縁膜
２３１：開口
２４：電極
２９：接合層
３０：封止樹脂
３１：樹脂主面
３２：樹脂裏面
３３：樹脂側面
３３１：樹脂外側面
３３２：樹脂内側面
４０：外部端子
５０：絶縁膜
５１：開口
８０：基材
８０１：主面
８０２：裏面
８１：凹部
８１１：底面
８１２：中間面
８２：孔
８３０：下地層
８３１：中間導電層
８３２：内部導電層
８３３：外部導電層
８３９：接合層
８４：半導体素子
８４１：電極
８５：封止樹脂
８６：溝
Ｂ：境界
Ｗ１，Ｗ２：幅
ＣＬ：切断線
ｘ：第１方向
ｙ：第２方向
ｚ：厚さ方向

Claims (10)

  1. 厚さ方向において互いに反対側を向く支持面および実装面と、前記実装面に交差し、かつ外側を向く端面と、を有するとともに、金属から構成された導電支持体と、
    前記支持面に対向する素子裏面と、前記素子裏面に形成された電極と、を有するとともに、前記電極が前記支持面に接続された半導体素子と、
    前記実装面に導通し、かつ外部に露出する外部端子と、
    前記実装面と同方向を向く樹脂裏面と、前記樹脂裏面に交差する樹脂側面と、前記樹脂裏面とは反対側を向く樹脂主面と、を有するとともに、前記導電支持体の一部、および前記半導体素子を覆う封止樹脂と、を備え、
    前記外部端子は、Ｐを含有するＮｉ層と、Ａｕ層と、を含むとともに、前記樹脂裏面および前記樹脂側面の双方から外部に露出しており、
    前記樹脂側面は、前記樹脂主面に交差する樹脂外側面と、前記樹脂外側面から前記封止樹脂の内部に向けて凹み、かつ前記樹脂外側面および前記樹脂裏面の双方に交差する樹脂内側面と、を有し、
    前記端面は、前記樹脂内側面と面一であり、
    前記外部端子は、前記実装面の少なくとも一部と、前記端面の全部と、に接して積層されている、半導体装置。
  2. 前記外部端子は、前記実装面と前記端面との境界を跨いで積層されている、請求項１に記載の半導体装置。
  3. 前記外部端子は、前記実装面および前記端面の双方に接する前記Ｎｉ層と、前記Ｎｉ層に接する前記Ａｕ層から構成される、請求項１または２に記載の半導体装置。
  4. 前記外部端子は、前記実装面および前記端面の双方に接する前記Ｎｉ層と、前記Ｎｉ層に接するＰｄ層と、前記Ｐｄ層に接する前記Ａｕ層から構成される、請求項１または２に記載の半導体装置。
  5. 前記導電支持体は、Ｎｉを含む、請求項１ないし４のいずれかに記載の半導体装置。
  6. 前記実装面の一部および前記樹脂裏面の双方に接して設けられた絶縁膜をさらに備え、
    前記外部端子は、前記絶縁膜から外部に露出している、請求項５に記載の半導体装置。
  7. 前記導電支持体は、Ｃｕを含むリードフレームから構成される、請求項１ないし４のいずれかに記載の半導体装置。
  8. 前記導電支持体には、前記実装面から前記厚さ方向に向けて凹む陥入部が形成されており、
    前記陥入部に前記封止樹脂が接している、請求項７に記載の半導体装置。
  9. 前記樹脂裏面に接して設けられた絶縁膜をさらに備え、
    前記外部端子は、前記絶縁膜から外部に露出している、請求項８に記載の半導体装置。
  10. 前記支持面と前記電極との間に介在する接合層をさらに備え、
    前記接合層は、Ｓｎを含有する合金を含む、請求項１ないし９のいずれかに記載の半導体装置。
JP2017174084A 2017-09-11 2017-09-11 半導体装置 Active JP7012489B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017174084A JP7012489B2 (ja) 2017-09-11 2017-09-11 半導体装置
US16/042,793 US10832990B2 (en) 2017-09-11 2018-07-23 Semiconductor device with external terminal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017174084A JP7012489B2 (ja) 2017-09-11 2017-09-11 半導体装置

Publications (2)

Publication Number Publication Date
JP2019050302A JP2019050302A (ja) 2019-03-28
JP7012489B2 true JP7012489B2 (ja) 2022-01-28

Family

ID=65631469

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017174084A Active JP7012489B2 (ja) 2017-09-11 2017-09-11 半導体装置

Country Status (2)

Country Link
US (1) US10832990B2 (ja)
JP (1) JP7012489B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7084345B2 (ja) 2019-03-18 2022-06-14 株式会社デンソー 結像光学系
JP7183964B2 (ja) * 2019-06-11 2022-12-06 株式会社デンソー 半導体装置
JP7421877B2 (ja) * 2019-06-27 2024-01-25 ローム株式会社 半導体装置
EP4213197A1 (en) * 2022-01-12 2023-07-19 Nexperia B.V. A semiconductor package substrate made from non-metallic material and a method of manufacturing thereof
US20230298982A1 (en) * 2022-03-15 2023-09-21 Texas Instruments Incorporated Electronic device with improved board level reliability
WO2024203110A1 (ja) * 2023-03-24 2024-10-03 ローム株式会社 半導体装置、および半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270715A (ja) 2001-03-09 2002-09-20 Sumitomo Bakelite Co Ltd 半導体装置の製造方法および半導体装置
JP2006165411A (ja) 2004-12-10 2006-06-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
JP2017128791A (ja) 2016-01-19 2017-07-27 Ｊｘ金属株式会社 無電解Ｎｉめっき皮膜を有する構造物、その製造方法および半導体ウェハ
JP2017147272A (ja) 2016-02-15 2017-08-24 ローム株式会社 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3891838B2 (ja) * 2001-12-26 2007-03-14 株式会社ルネサステクノロジ 半導体装置およびその製造方法
CN1759492B (zh) * 2003-03-10 2010-04-28 丰田合成株式会社 固体元件装置的制造方法
JP4961887B2 (ja) * 2005-09-07 2012-06-27 豊田合成株式会社 固体素子デバイス
US9548261B2 (en) * 2013-03-05 2017-01-17 Nichia Corporation Lead frame and semiconductor device
JP2015053469A (ja) 2013-08-07 2015-03-19 日東電工株式会社 半導体パッケージの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270715A (ja) 2001-03-09 2002-09-20 Sumitomo Bakelite Co Ltd 半導体装置の製造方法および半導体装置
JP2006165411A (ja) 2004-12-10 2006-06-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
JP2017128791A (ja) 2016-01-19 2017-07-27 Ｊｘ金属株式会社 無電解Ｎｉめっき皮膜を有する構造物、その製造方法および半導体ウェハ
JP2017147272A (ja) 2016-02-15 2017-08-24 ローム株式会社 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体

Also Published As

Publication number Publication date
JP2019050302A (ja) 2019-03-28
US20190080988A1 (en) 2019-03-14
US10832990B2 (en) 2020-11-10

Similar Documents

Publication Publication Date Title
JP7012489B2 (ja) 半導体装置
JP6100480B2 (ja) 半導体装置およびその製造方法
JP7267767B2 (ja) 半導体装置および半導体装置の製造方法
US10985083B2 (en) Semiconductor device and method for manufacturing the same
JP2008288583A (ja) 集積回路素子パッケージ構造及びその製造方法
JP6894754B2 (ja) 半導体装置
JP4379413B2 (ja) 電子部品、電子部品の製造方法、回路基板及び電子機器
US20250336903A1 (en) Semiconductor device
JP4828261B2 (ja) 半導体装置及びその製造方法
JP4289335B2 (ja) 電子部品、回路基板及び電子機器
US10276463B2 (en) Semiconductor device and method for manufacturing the same
JP6318084B2 (ja) 半導体装置及びその製造方法
JP7421622B2 (ja) 半導体装置
JP7022541B2 (ja) 半導体装置
JP7252386B2 (ja) 半導体装置および半導体装置の製造方法
JP2021027122A (ja) 半導体装置
US10930615B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2018088505A (ja) 半導体装置およびその製造方法
JP2018093074A (ja) 半導体装置およびその製造方法
JP2006032871A (ja) 半導体装置
JP2021034573A (ja) 半導体装置
JP6580889B2 (ja) 半導体装置
JP7254602B2 (ja) 半導体装置、および半導体装置の製造方法
JP2007059493A (ja) 半導体装置およびその製造方法
JP2020136628A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200820

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210827

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211228

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220118

R150 Certificate of patent or registration of utility model

Ref document number: 7012489

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250