JP7077251B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、電力変換等に用いられる。半導体装置の消費電力は、小さいことが望ましい。
特許第５６２７４９４号
本発明が解決しようとする課題は、消費電力を低減できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の複数の第２半導体領域と、第１導電形の複数の第３半導体領域と、第１導電部と、ゲート電極と、第２電極と、を有する。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記複数の第２半導体領域は、前記第１半導体領域の上に設けられている。前記複数の第３半導体領域は、前記複数の第２半導体領域の上にそれぞれ選択的に設けられている。前記第１導電部は、前記第１半導体領域中に第１絶縁部を介して設けられている。前記ゲート電極は、前記第１導電部及び前記第１絶縁部の上に設けられ、前記第１導電部から離れている。前記ゲート電極は、第１電極部分及び第２電極部分を有する。前記第１電極部分は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記複数の第２半導体領域の１つ、及び前記複数の第３半導体領域の１つと、第１ゲート絶縁部を介して対向する。前記第２電極部分は、前記第２方向において前記第１電極部分と前記複数の第３半導体領域の別の１つとの間に位置し、前記第１半導体領域の別の一部、前記複数の第２半導体領域の別の１つ、及び前記複数の第３半導体領域の前記別の１つと第２ゲート絶縁部を介して対向する。前記第１電極部分と前記第２電極部分との間に、空隙を含む第２絶縁部が設けられている。前記第２電極は、前記複数の第２半導体領域及び前記複数の第３半導体領域の上に設けられ、前記複数の第２半導体領域、前記複数の第３半導体領域、及び前記第１導電部と電気的に接続されている。
実施形態に係る半導体装置の一部を表す斜視断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置の製造工程を表す工程断面図である。 実施形態に係る半導体装置のゲート電極近傍を拡大した断面図である。 第１変形例に係る半導体装置の一部を表す斜視断面図である。 第１変形例に係る半導体装置の一部を表す斜視断面図である。 第１変形例に係る半導体装置の製造工程を表す断面図である。 第２変形例に係る半導体装置の一部を表す斜視断面図である。 第２変形例に係る半導体装置の一部を表す斜視断面図である。 第２変形例に係る半導体装置の一部を表す斜視断面図である。 第３変形例に係る半導体装置の一部を表す斜視断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図１は、実施形態に係る半導体装置の一部を表す斜視断面図である。
図１に表した実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、第１導電部１１、ゲート電極２０、第１絶縁部３１、第２絶縁部３２、ドレイン電極４１（第１電極）、及びソース電極４２（第２電極）を有する。
実施形態の説明には、ＸＹＺ直交座標系を用いる。ここでは、ドレイン電極４１からｎ－形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向とする。また、説明のために、ドレイン電極４１からｎ－形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極４１とｎ－形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
ドレイン電極４１は、半導体装置１００の下面に設けられている。ｎ＋形ドレイン領域５は、ドレイン電極４１の上に設けられ、ドレイン電極４１と電気的に接続されている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５の上に設けられている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５を介してドレイン電極４１と電気的に接続されている。ｐ形ベース領域２は、ｎ－形ドリフト領域１の上に設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域４は、ｐ形ベース領域２の上に選択的に設けられている。
第１導電部１１は、フィールドプレート電極であり、ｎ－形ドリフト領域１中に第１絶縁部３１を介して設けられている。この第１導電部１１は、ｎ＋形ソース領域３に電圧を印加する電極と接続されても良い。第１絶縁部３１は、フィールドプレート絶縁膜であり、第１導電部１１とその他の領域を絶縁するための絶縁膜である。ゲート電極２０は、第１導電部１１及び第１絶縁部３１の上に設けられている。ゲート電極２０の具体的な構造については、後述する。
ソース電極４２は、ｎ＋形ソース領域３及びｐ＋形コンタクト領域４の上に設けられ、第１導電部１１、ｎ＋形ソース領域３、及びｐ＋形コンタクト領域４と電気的に接続されている。ゲート電極２０とソース電極４２との間には絶縁部３４が設けられている。この絶縁部３４は、層間絶縁膜であり、ゲート電極２０とソース電極４２は電気的に分離されている。
半導体装置１００に設けられている各領域、例えば、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、第１導電部１１、及びゲート電極２０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。ソース電極４２は、複数のｐ形ベース領域２、複数のｎ＋形ソース領域３、及び複数の第１導電部１１と電気的に接続されている。
各ゲート電極２０は、Ｘ方向において互いに離れた第１電極部分２１及び第２電極部分２２を有する。第１電極部分２１と第２電極部分２２との間には、第２絶縁部３２が設けられている。第２絶縁部３２には、空隙Ｖが設けられている。空隙Ｖは、Ｘ－Ｚ面において、第２絶縁部３２に囲まれている。
第１電極部分２１は、Ｘ方向において、第２電極部分２２と、複数のｎ＋形ソース領域３の１つと、の間に位置している。第２電極部分２２は、Ｘ方向において、第１電極部分２１と、複数のｎ＋形ソース領域３の別の１つと、の間に位置している。
第１電極部分２１は、Ｘ方向において、ｎ－形ドリフト領域１の一部、複数のｐ形ベース領域２の１つ、及び複数のｎ＋形ソース領域３の前記１つと、ゲート絶縁部３３（第１ゲート絶縁部）を介して対向している。第２電極部分２２は、Ｘ方向において、ｎ－形ドリフト領域１の別の一部、複数のｐ形ベース領域２の別の１つ、及び複数のｎ＋形ソース領域３の前記別の１つと、別のゲート絶縁部３３（第２ゲート絶縁部）を介して対向している。
半導体装置１００の動作について説明する。
ソース電極４２に対してドレイン電極４１に正電圧が印加された状態で、ゲート電極２０に閾値以上の電圧を印加する。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、このチャネルを通ってソース電極４２からドレイン電極４１へ流れる。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオフ状態に切り替わると、ソース電極４２に対してドレイン電極４１に印加される正電圧が増大する。正電圧の増大により、第１絶縁部３１とｎ－形ドリフト領域１との界面からｎ－形ドリフト領域１に向けて、空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ－形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン（Ｓｉ）又は炭化シリコン（ＳｉＣ）を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素（Ａｓ）、リン（Ｐ）、またはアンチモン（Ｓｂ）を用いることができる。ｐ形不純物として、ボロン（Ｂ）を用いることができる。
第１導電部１１及びゲート電極２０は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
第１絶縁部３１、第２絶縁部３２、ゲート絶縁部３３、及び絶縁部３４は、酸化シリコンなどの絶縁材料を含む。第２絶縁部３２は、不純物（例えばリン）を含んでいても良い。例えば、第２絶縁部３２における不純物濃度は、第１絶縁部３１における不純物濃度よりも高い。第１絶縁部３１における不純物濃度は、ゼロであっても良い。
ドレイン電極４１及びソース電極４２は、アルミニウムなどの金属を含む。
図２～図４は、実施形態に係る半導体装置の製造工程を表す工程断面図である。
図２～図４を参照して、実施形態に係る半導体装置１００の製造方法の一例を説明する。
まず、半導体基板Ｓを用意する。半導体基板Ｓは、ｎ＋形半導体領域５ａと、ｎ＋形半導体領域５ａの上に設けられたｎ－形半導体領域１ａと、を有する。ｎ－形半導体領域１ａの上面にＹ方向に延びる複数のトレンチＴを形成する。図２（ａ）に表したように、ｎ－形半導体領域１ａの上面及びトレンチＴの内面に沿って、絶縁層３１ａを形成する。絶縁層３１ａは、半導体基板Ｓを熱酸化することで形成される。又は、化学気相成長法（Chemical Vapor Deposition,ＣＶＤ）により、ｎ－形半導体領域１ａの上面及びトレンチＴの内面に沿って絶縁材料（例えば酸化シリコン）を堆積させることで絶縁層３１ａを形成しても良い。
絶縁層３１ａの上に、トレンチＴを埋め込む導電層１１ａを形成する。導電層１１ａは、ポリシリコンなどの導電材料をＣＶＤにより堆積することで形成される。この導電層１１ａは、導電性不純物（例えばリン）を拡散させる製法で形成される。又は、導電層１１ａは、ドープドポリシリコンをＣＶＤにより堆積することで形成しても良い。導電層１１ａの一部を、ケミカルドライエッチング（Chemical Dry Etching,ＣＤＥ）などで除去し、導電層の上面を後退させる。これにより、図２（ｂ）に表したように、複数のトレンチＴ内にそれぞれ分断して設けられた複数の導電層１１ａが形成される。
ウェットエッチング又はＣＤＥにより、絶縁層３１ａの上面を後退させる。これにより、図３（ａ）に表したように、導電層１１ａの上部が露出する。以降では、露出した導電層１１ａの上部を、露出部と呼ぶ。この状態で、以下の第１酸化処理及び第２酸化処理を実行する。
第１酸化処理では、酸素を含むガス中にて、第１温度で半導体基板Ｓを加熱する。これにより、導電層１１ａ及びｎ－形半導体領域１ａが酸化される。第１温度は、導電層１１ａの酸化レートがｎ－形半導体領域１ａの酸化レートよりも早くなるように設定される。酸化レートは、例えば、単位時間あたりに酸化した導電層又は半導体領域の厚みで表される。導電層１１ａがリンを添加したポリシリコンを含み、ｎ－形半導体領域１ａが単結晶シリコンを含む場合、第１温度は、７５０度以上８５０度以下に設定されることが望ましい。
例えば、第１酸化処理では、酸素（Ｏ２）及び水素（Ｈ２）を含むガス中で半導体基板Ｓが加熱される。ガスは、さらに窒素（Ｎ２）を含んでいても良い。半導体基板Ｓは、オゾン（Ｏ３）を含むガス中又は水蒸気中で加熱されても良い。
例えば、第１酸化処理は、導電層１１ａの露出部が全て酸化するまで継続される。導電層１１ａの露出部が酸化されることで、図３（ｂ）に表したように、絶縁層３２ａが形成される。このとき、絶縁層３２ａ中に空隙Ｖが形成される。また、第１酸化処理により、露出したｎ－形半導体領域１ａの表面に、絶縁層３３ａが形成される。
空隙Ｖは、以下の理由により形成されると考えられる。
導電層１１ａのＸ方向における中央には、シームが存在する。シームは、微小な空隙であり、Ｚ方向に沿って延伸している。シームは、例えば以下のように形成される。
導電層１１ａを形成する際、絶縁層３１ａの内壁面から垂直方向に導電材料が堆積していく。例えば、内壁面のうち、Ｚ方向に沿う一方の内側面と、Ｚ方向に沿う他方の内側面と、では、Ｘ方向に向けて導電材料が堆積していく。導電材料の堆積が進むと、トレンチＴのＸ方向における略中央で、一方の内側面に堆積した導電材料と、他方の内側面に堆積した導電材料と、が接する。このとき、内壁面上の各点における堆積量のばらつきにより、トレンチＴのＸ方向における略中央では、材料が充填されていない空間が発生する。この結果、シームが形成される。
導電層１１ａの露出部が酸化される際、酸化される表面の垂直方向に沿って、外側に向けて力が生じる。例えば、露出部の側面が酸化された際には、Ｘ方向に沿って外側に向けて力が生じる。また、この外側に向けた力は、酸化レートが早いほど高まると考えられる。導電層１１ａに対する酸化レートの早い第１酸化処理を実行することで、シームを境として、露出部の左側と右側が互いに反対方向に引っ張られる。この結果、露出部のシームが存在していた部分に、空隙Ｖが形成される。
第２酸化処理は、第１酸化処理の後に実行される。第２酸化処理では、酸素を含むガス中にて、第２温度で半導体基板Ｓを加熱する。第２温度は、第１温度よりも高く設定される。第２温度は、９５０度以上１１００度以下に設定されることが望ましい。第２酸化処理は、絶縁層３３ａの厚みを大きくするために実行される。
絶縁層３１ａ～絶縁層３３ａの上にトレンチＴを埋め込む導電層２０ａを形成する。この導電層２０ａは、ポリシリコンなどの導電材料をＣＶＤにより堆積することで形成される。導電層２０ａは、導電性不純物（例えばリン）を拡散させる製法で形成される。又は、導電層２０ａは、ドープドポリシリコンをＣＶＤにより堆積することで形成しても良い。導電層２０ａの一部を、ＣＤＥなどで除去し、導電層２０ａの上面を後退させる。これにより、図４（ａ）に表したように、複数のトレンチＴ内に複数の導電層２０ａがそれぞれ形成される。それぞれの導電層２０ａは、絶縁層３２ａによりＸ方向において分断された第１導電部分２１ａ及び第２導電部分２２ａを含む。
トレンチＴ同士の間のｎ－形半導体領域１ａの上部に、ｐ形不純物及びｎ形不純物を順次イオン注入し、ｐ形半導体領域２ａ及びｎ＋形半導体領域３ａを形成する。複数の導電層２０ａを覆う絶縁層３４ａを形成する。絶縁層３３ａの一部及び絶縁層３４ａの一部を除去する。これにより、開口ＯＰを形成する。例えば、開口ＯＰを形成するために、それぞれのｎ＋形半導体領域３ａの一部及びそれぞれのｐ形半導体領域２ａの一部が除去される。開口ＯＰは、それぞれ、ｎ＋形半導体領域３ａを通ってｐ形半導体領域２ａに達する。開口ＯＰを通してｐ形半導体領域２ａにｐ形不純物をイオン注入し、図４（ｂ）に表したように、ｐ＋形半導体領域４ａを形成する。
絶縁層３４ａの上に、開口ＯＰを埋め込む金属層を形成する。その後、ｎ＋形半導体領域５ａが所定の厚さになるまで半導体基板Ｓの下面を研削する。研削した下面に別の金属層を形成する。以上の工程により、図１に表した半導体装置１００が製造される。
図５は、実施形態に係る半導体装置のゲート電極近傍を拡大した断面図である。
図５を参照して、実施形態の効果を説明する。実施形態に係る半導体装置１００において、第１電極部分２１とソース電極４２との間には、図５に表したように、容量Ｃ１～Ｃ３が存在する。
容量Ｃ１は、第１電極部分２１とｐ形ベース領域２との間に発生する容量成分を示している。容量Ｃ２及びＣ３は、第１電極部分２１と第１導電部１１との間に発生する容量成分を示している。容量Ｃ２は、第１電極部分２１と第１導電部１１との間の最短経路において発生する容量成分を示している。容量Ｃ３は、空隙Ｖを通過する経路において発生する容量成分を示している。第１電極部分２１とソース電極４２との間の容量は、容量Ｃ１～Ｃ３の合計で表される。
容量Ｃ３は、容量Ｃ３１、容量Ｃ３２、及び容量Ｃ３３から構成される。容量Ｃ３１は、第１電極部分２１と空隙Ｖとの間で発生する容量成分を示している。容量Ｃ３２は、空隙Ｖ中で発生する容量成分を示している。容量Ｃ３３は、空隙Ｖと第１導電部１１との間で発生する容量成分を示している。
空隙Ｖには、例えば空気が含まれる。空隙Ｖには、酸素と水素の混合ガスが含まれていても良い。空隙Ｖは、減圧されていても良い。いずれの場合においても、空隙Ｖにおける比誘電率は、絶縁体の比誘電率よりも低くなる。従って、実施形態によれば、空隙Ｖが設けられておらず、空隙Ｖに代えて酸化物が設けられている場合に比べて、容量Ｃ３２を低減できる。容量Ｃ３２の低減により、容量Ｃ３を低減できる。この結果、第１電極部分２１とソース電極４２との間の容量を低減できる。第１電極部分２１とソース電極４２との間の容量を低減することで、半導体装置１００のスイッチング速度を向上させ、半導体装置１００のスイッチング損失を低減できる。
第２電極部分２２とソース電極４２との間には、容量Ｃ１～Ｃ３と同様に、容量Ｃ４～Ｃ６が存在する。容量Ｃ４は、第２電極部分２２とｐ形ベース領域２との間に発生する容量成分を示している。容量Ｃ５及びＣ６は、第２電極部分２２と第１導電部１１との間に発生する容量成分を示している。容量Ｃ５は、第２電極部分２２と第１導電部１１との間の最短経路において発生する容量成分を示している。容量Ｃ６は、空隙Ｖを通過する経路において発生する容量成分を示している。第２電極部分２２とソース電極４２との間の容量は、容量Ｃ４～Ｃ６の合計で表される。
容量Ｃ６は、容量Ｃ６１、容量Ｃ６２、及び容量Ｃ６３から構成される。容量Ｃ６１は、第２電極部分２２と空隙Ｖとの間で発生する容量成分を示している。容量Ｃ６２は、空隙Ｖ中で発生する容量成分を示している。容量Ｃ６３は、空隙Ｖと第１導電部１１との間で発生する容量成分を示している。
実施形態によれば、空隙Ｖに代えて酸化物が設けられている場合に比べて、容量Ｃ６２を低減できる。この結果、第２電極部分２２とソース電極４２との間の容量を低減でき、半導体装置１００のスイッチング損失を低減できる。
実施形態の別の効果を説明する。第２絶縁部３２は、第１導電部１１、第１電極部分２１、及び第２電極部分２２に囲まれている。これらに囲まれた第２絶縁部３２に空隙Ｖが設けられていると、第１導電部１１とゲート電極２０との間における絶縁破壊の発生を抑制し、半導体装置１００の信頼性を向上できる。
電位が異なる導電体同士の間の絶縁破壊は、例えば、パーコレーションモデルと呼ばれるモデルを用いて説明される。パーコレーションモデルの概要は、以下の通りである。２つの導電体同士の間に電圧が印加されると、それらの間の絶縁体に、球形の電子トラップ（欠陥）がランダムに発生する。電子トラップは、時間の経過とともに増大する。２つの導電体同士が複数の電子トラップで繋がると、絶縁破壊が生じる。
空隙Ｖでは、上述した電子トラップが発生しない。従って、空隙Ｖが設けられると、第１導電部１１とゲート電極２０との間において、複数の電子トラップの繋がりが発生し難くなる。この結果、第１導電部１１とゲート電極２０との間における絶縁破壊の発生を抑制でき、半導体装置１００の信頼性を向上できる。
実施形態のさらに別の効果を説明する。第２絶縁部３２に空隙Ｖが設けられていると、半導体装置１００の製造工程において、半導体基板Ｓに加わる応力を低減できる。具体的には、半導体装置１００の製造工程において、半導体基板Ｓのｎ－形半導体領域１ａ側には、圧縮応力が発生する。例えば、図３（ｂ）に表した工程の後、ゲート電極を形成するための導電層２０ａにリンを拡散させた際、導電層２０ａの体積が膨張し、大きな圧縮応力が発生する。空隙Ｖが設けられていると、空隙Ｖの一部が潰れることで、圧縮応力を緩和できる。この結果、例えば、圧縮応力によるｎ－形半導体領域１ａの結晶欠陥の発生を抑制でき、ドレイン電極４１とソース電極４２との間のリーク電流を低減できる。
半導体装置１００の製造工程において、空隙Ｖがより形成され易く、又は空隙Ｖの体積がより大きくなるように、第１酸化処理による導電層１１ａの酸化レートは、より大きいことが望ましい。導電層１１ａの酸化レートを増大させるためには、導電層１１ａが不純物（例えばリン）を含むことが効果的である。さらに、酸素（Ｏ２）及び水素（Ｈ２）を含むガス中で半導体基板Ｓを加熱することで、導電層１１ａの酸化レートをさらに増大できる。また、導電層１１ａの幅（Ｘ方向における長さ）が広いと、第１酸化処理において、露出した導電層１１ａの上部を酸化するのに時間を要する。導電層１１ａがＸ方向において全て酸化されないと、空隙Ｖは形成されない。このため、導電層１１ａの上部における幅は、図２（ｂ）に表した状態において、４００ｎｍ以下であることが望ましい。
空隙Ｖの体積を大きくすることで、第１導電部１１とゲート電極２０との間における絶縁破壊の発生をさらに抑制し、且つドレイン電極４１とソース電極４２との間のリーク電流をさらに低減できる。
（第１変形例）
図６及び図７は、第１変形例に係る半導体装置の一部を表す斜視断面図である。
図６に表した半導体装置１１１は、第２導電部１２をさらに有する。第２導電部１２は、第１電極部分２１と第２電極部分２２との間に設けられ、第２絶縁部３２に囲まれている。第２導電部１２は、第１導電部１１、第１電極部分２１、第２電極部分２２、及び空隙Ｖから離れている。第２導電部１２は、Ｚ方向において、第１導電部１１と空隙Ｖとの間に位置する。第２導電部１２は、例えばソース電極４２と電気的に接続されている。又は、第２導電部１２の電位は、フローティングであっても良い。
図７に表した半導体装置１１２では、第２導電部１２は、空隙Ｖの上に設けられている。空隙Ｖは、Ｚ方向において、第１導電部１１と第２導電部１２との間に位置する。
第２導電部１２は、第１酸化処理において、導電層１１ａの露出部を酸化した際に、酸化されなかった露出部の一部である。第２導電部１２が形成される位置は、露出部の形状に依存すると考えられる。
図８は、第１変形例に係る半導体装置の製造工程を表す断面図である。
図８（ａ）及び図８（ｃ）は、図３（ａ）に表した工程を実施した後の、導電層１１ａの露出部近傍を表している。
図８（ａ）に表した例では、露出部の幅が、下に向かうほど広がっている。この場合、比較的幅の狭い露出部上部は、全て酸化されて空隙Ｖが形成される。比較的幅の広い露出部下部は、全て酸化されずに第２導電部１２が形成される。
図８（ｃ）に表した例では、露出部の幅が、上に向かうほど広がっている。この場合、比較的幅の狭い露出部下部は、全て酸化されて空隙Ｖが形成される。比較的幅の広い露出部上部は、全て酸化されずに第２導電部１２が形成される。
（第２変形例）
図９～図１１は、第２変形例に係る半導体装置の一部を表す斜視断面図である。
図９に表した半導体装置１２１では、第２絶縁部３２が、第１絶縁部分Ｐ１及び第２絶縁部分Ｐ２を有する。第１絶縁部分Ｐ１には、空隙Ｖが設けられている。第２絶縁部分Ｐ２には、空隙Ｖが設けられていない。第２絶縁部分Ｐ２は、第１絶縁部分Ｐ１とＹ方向において並んでいる。例えば、第１絶縁部分Ｐ１と第２絶縁部分Ｐ２は、Ｙ方向において交互に設けられている。
図１０に表した半導体装置１２２では、第２絶縁部３２が、第１絶縁部分Ｐ１及び第３絶縁部分Ｐ３を有する。第３絶縁部分Ｐ３には、第２導電部１２が設けられており、空隙Ｖが設けられていない。第３絶縁部分Ｐ３は、第１絶縁部分Ｐ１とＹ方向において並んでいる。例えば、第２導電部１２の少なくとも一部は、空隙ＶとＹ方向において並んでいる。例えば、第１絶縁部分Ｐ１と第３絶縁部分Ｐ３は、Ｙ方向において交互に設けられている。
図１１に表した半導体装置１２３では、第２絶縁部３２が、第１絶縁部分Ｐ１～第３絶縁部分Ｐ３を有する。第１絶縁部分Ｐ１～第３絶縁部分Ｐ３は、Ｙ方向において互いに並んでいる。第１絶縁部分Ｐ１～第３絶縁部分Ｐ３の並ぶ順番は、図１１に示す例に限定されず、任意である。
（第３変形例）
図１２は、第３変形例に係る半導体装置の一部を表す斜視断面図である。
図１２に表した半導体装置１３０では、ゲート電極２０が第３電極部分２３をさらに有する。第３電極部分２３は、第１電極部分２１の上部と第２電極部分２２の上部とを接続している。第３電極部分２３は、第２絶縁部３２の上に位置する。
以上で説明した各変形例によれば、実施形態と同様に、半導体装置のスイッチング損失の低減、半導体装置の信頼性向上、及び半導体装置におけるリーク電流の低減が可能となる。
以上で説明した各変形例の構造は、適宜組み合わせることが可能である。例えば、第１変形例又は第２変形例に係る半導体装置において、ゲート電極２０が第３電極部分２３を有していても良い。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ－形ドリフト領域、 １ａ ｎ－形半導体領域、 ２ ｐ形ベース領域、 ２ａ ｐ形半導体領域、 ３ ｎ＋形ソース領域、 ３ａ ｎ＋形半導体領域、 ４ ｐ＋形コンタクト領域、 ４ａ ｐ＋形半導体領域、 ５ ｎ＋形ドレイン領域、 ５ａ ｎ＋形半導体領域、 １１ 第１導電部、 １１ａ 導電層、 １２ 第２導電部、 ２０ ゲート電極、 ２０ａ 導電層、 ２１ 第１電極部分、 ２１ａ 第１導電部分、 ２２ 第２電極部分、 ２２ａ 第２導電部分、 ２３ 第３電極部分、 ３１ 第１絶縁部、 ３１ａ 絶縁層、 ３２ 第２絶縁部、 ３２ａ 絶縁層、 ３３ ゲート絶縁部、 ３３ａ 絶縁層、 ３４ 絶縁部、 ３４ａ 絶縁層、 ４１ ドレイン電極、 ４２ ソース電極、 １００、１１１、１１２、１２１～１２３、１３０ 半導体装置、 Ｃ１～Ｃ６ 容量、 ＯＰ 開口、 Ｐ１ 第１絶縁部分、 Ｐ２ 第２絶縁部分、 Ｐ３ 第３絶縁部分、 Ｓ 半導体基板、 Ｔ トレンチ、 Ｖ 空隙

Claims (7)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の複数の第２半導体領域と、
    前記複数の第２半導体領域の上にそれぞれ選択的に設けられた第１導電形の複数の第３半導体領域と、
    前記第１半導体領域中に第１絶縁部を介して設けられた第１導電部と、
    前記第１導電部及び前記第１絶縁部の上に設けられ、前記第１導電部から離れたゲート電極であって、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域の一部、前記複数の第２半導体領域の１つ、及び前記複数の第３半導体領域の１つと、第１ゲート絶縁部を介して対向する第１電極部分と、
    前記第２方向において前記第１電極部分と前記複数の第３半導体領域の別の１つとの間に位置し、前記第１半導体領域の別の一部、前記複数の第２半導体領域の別の１つ、及び前記複数の第３半導体領域の前記別の１つと第２ゲート絶縁部を介して対向する第２電極部分と、
    を有し、前記第１電極部分と前記第２電極部分との間に、空隙を含む第２絶縁部が設けられた、前記ゲート電極と、
    前記複数の第２半導体領域及び前記複数の第３半導体領域の上に設けられ、前記複数の第２半導体領域、前記複数の第３半導体領域、及び前記第１導電部と電気的に接続された第２電極と、
    を備えた半導体装置。
  2. 前記第２絶縁部中に設けられ、前記第１導電部及び前記ゲート電極から離れた第２導電部をさらに備えた請求項１記載の半導体装置。
  3. 前記第２導電部は、前記第２電極と電気的に接続された請求項２記載の半導体装置。
  4. 前記第２絶縁部は、
    前記空隙を含む第１絶縁部分と、
    前記第１方向及び前記第２方向に垂直な第３方向において前記第１絶縁部分と並び、
    前記空隙を含まない第２絶縁部分と、
    を有する請求項１記載の半導体装置。
  5. 前記第２絶縁部中に設けられ、前記第１導電部及び前記ゲート電極から離れた第２導電部をさらに備え、
    前記第２絶縁部は、
    前記空隙を含む第１絶縁部分と、
    前記第１方向及び前記第２方向に垂直な第３方向において前記第１絶縁部分と並び、
    前記第２導電部を含み、前記空隙を含まない第３絶縁部分と、
    を有する請求項１記載の半導体装置。
  6. 前記ゲート電極は、前記第２絶縁部の上に設けられた第３電極部分をさらに有し、
    前記第３電極部分は、前記第１電極部分の上部及び前記第２電極部分の上部に接続された請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第２絶縁部は、不純物を含み、
    前記第２絶縁部における不純物濃度は、前記第１絶縁部における不純物濃度よりも高い請求項１～６のいずれか１つに記載の半導体装置。
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