JP7123692B2

JP7123692B2 - 配線基板設計支援装置、配線基板ビア配置方法及び配線基板ビア配置プログラム

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Publication number: JP7123692B2
Application number: JP2018152509A
Authority: JP
Inventors: 勝志三國; 隆一八木澤; 昭嗣山口
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Priority date: 2018-08-13
Filing date: 2018-08-13
Publication date: 2022-08-23
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Description

本発明は、配線基板設計支援装置、配線基板ビア配置方法及び配線基板ビア配置プログラムに関し、例えば、半導体ウェハに形成された複数の電子回路を試験するプローブカードの配線基板（多層配線基板）におけるビアの配置を決定する装置に適用し得る。

半導体ウェハ上に形成された各半導体集積回路（電子回路）は、各チップに分離される前に、テスター装置を用いた電気的な検査を受ける。この電気的検査では、一般的に、テスター装置と被試験体である各半導体集積回路との間にプローブカードを介在させて、プローブカードがテスター装置と各半導体集積回路との間で検査信号や応答出力等を伝達する。

より具体的には、プローブカードは円板状であり、当該プローブカードの上面周縁部には、テスター装置と接続するテスターインタフェース部が設けられている。

プローブカードには、テスターインタフェース部と電気的に接続している複数のプローブが設けられており、各プローブが各半導体集積回路の電極パッドと接触することにより、各半導体集積回路は各プローブを介してテスターと電気的に接続される。

また、プローブカードは配線基板を有しており、配線基板の一方の面に複数のプローブが配置されている。各プローブは、直接的な配線経路を経由して上記テスターインタフェース部と接続したり、又は、上記配線基板の上面に設けられた電子部品（例えば、リレー、コンデンサ、抵抗器、コイル等）を経由して上記テスターインタフェース部と接続したりする。従って、このようなプローブカードの配線基板として、多層配線基板が形成されている。

多数の配線経路を実現するため、多層配線基板を構成する各層の配線基板上には多数のビアを配置するが、各ビアは、実装部品等に合わせて、等ピッチの格子状に配置するのが一般的であり、等ピッチ間隔のビアの間に配線を収容させている（図１２参照）。

例えば、図１３に示すように、ビアパッドの径（ここでは直径２ｒ）が０．５ｍｍであり、配線幅ｗが０．１ｍｍであり、ビアパッドのピッチ間隔ｐが０．８ｍｍで、ビアパッド２を配置する場合を考える。この場合、ビアパッドと配線パターンの間に０．０５ｍｍ以上のクリアランスを確保することが必要であるとすると、ビアパッド２－１及び２－２の間に１本の配線３を設けることになる。

近年、実装部品の狭ピッチ化に伴い、各配線基板上に配置する各ビアパッドのピッチ間隔も狭ピッチとなっており、ビアパッド間に収容する配線数を増やすことが難しくなっている。

等ピッチで格子状に配列されたビアパッドの間に配線を収容する際に、配線基板の設計条件によっては、ビアパッドのピッチ間隔にクリアランスがわずかに残っていることがある。そのような場合に、配線収容性を向上させるために、設計者はビアパッドの配置を調整して、配線数を増やすようにしている。

従来、ビアパッドの配置を調整する方法として、例えば、特許文献１に記載される技術がある。特許文献１の記載技術は、あるブロック領域にあるビアパッド間の縦方向若しくは横方向のピッチ間隔を長くしたり、短くしたりするものである。

また、設計者は、配線収容性を向上させるために、ビアパッドの位置を任意の位置に調整するということも行なっている。

特開２００６－１６５５９１号公報

しかしながら、上述したように、設計者がビアパッドの位置を任意の位置に調整する方法は、作業効率が悪い。また、ビアパッドの位置を変えることによりビア配置領域が拡大するため、ビア配置領域同士の干渉により実装部品を高密度に配置することが難しくなってしまう。

また、特許文献１の記載技術のように、ビアパッド間の縦方向若しくは横方向のピッチ間隔を調整する方法は、縦方向若しくは横方向のいずれかにおいて広い領域と狭い領域とが混在してしまうので、収容する配線数に偏りが生じてしまい、他の配線層への影響が生じ得る。

そのため、良好な作業効率性で、ビア配置領域を拡大せずに、縦方向及び横方向共に偏りなく配線収容性を向上させることができる配線基板設計支援装置、配線基板ビア配置方法及び配線基板ビア配置プログラムが求められている。

かかる課題を解決するために、第１の本発明に係る配線基板設計支援装置は、配線基板に複数のビアを配置する配線基板設計支援装置において、（１）配線基板に配置させるビア及び配線に関する設計情報を記憶する設計情報記憶手段と、（２）設計情報に基づいて、縦横の間隔を等間隔とした格子点の位置を、縦方向及び横方向に所定の移動量だけ移動させるものであって、当該格子の行毎に格子点の横の移動方向を交互に変え、かつ、当該格子の列毎に格子点の縦の移動方向を交互に変えて、移動後の格子点の位置にビアを配置する配線基板ビア配置手段とを備えることを特徴とする。

第２の本発明に係る配線基板ビア配置方法は、配線基板に複数のビアを配置する配線基板設計支援方法において、（１）設計情報記憶手段が、配線基板に配置させるビア及び配線に関する設計情報を記憶し、（２）配線基板ビア配置手段が、設計情報に基づいて、縦横の間隔を等間隔とした格子点の位置を、縦方向及び横方向に所定の移動量だけ移動させるものであって、当該格子の行毎に格子点の横の移動方向を交互に変え、かつ、当該格子の列毎に格子点の縦の移動方向を交互に変えて、移動後の格子点の位置にビアを配置することを特徴とする。

第３の本発明に係る配線基板ビア配置プログラムは、配線基板に複数のビアを配置する配線基板設計支援プログラムにおいて、配線基板に配置させるビア及び配線に関する設計情報を記憶する設計情報記憶手段を有するコンピュータを、設計情報に基づいて、縦横の間隔を等間隔とした格子点の位置を、縦方向及び横方向に所定の移動量だけ移動させるものであって、当該格子の行毎に格子点の横の移動方向を交互に変え、かつ、当該格子の列毎に格子点の縦の移動方向を交互に変えて、移動後の格子点の位置にビアを配置する配線基板ビア配置手段として機能させることを特徴とする。

本発明によれば、良好な作業効率性で、ビア配置領域を拡大せずに、縦方向及び横方向共に偏りなく配線収容性を向上させることができる。

実施形態に係る不等ピッチで配置したビアパッドの配置例を説明する説明図である。実施形態に係る配線基板設計支援装置のハードウェア構成を示す構成図である。実施形態の配線基板ビア配置プログラム１１Ｐの機能部（ルーチン）構成を示す説明図である。実施形態に係る配線基板ビア配置処理を示すフローチャートである。実施形態に係る配線収容に必要な最小ビアパッドピッチ間隔を説明する説明図である。実施形態に係る余剰クリアランスの算出を説明する説明図である。実施形態に係る不足クリアランスの算出を説明する説明図である。実施形態に係る等ピッチで格子状に配置されたビアパッドの移動方向を説明する説明図である。実施形態に係るビアパッド及びクリアランスを説明する説明図である。実施形態において不等ピッチでビアパッドを配置した後の配線設定を説明する説明図である。実施形態において不等ピッチのビアパッド間に配置する配線の配置を説明する説明図である。従来の等ピッチで格子状に配置したビアパッドの配置例を説明する説明図である。従来のビアパッド間に配置する配線の配置例を説明する説明図である。

（Ａ）主たる実施形態
以下では、本発明に係る配線基板設計支援装置、配線基板ビア配置方法及び配線基板ビア配置プログラムの実施形態を、図面を参照しながら詳細に説明する。

（Ａ－１）実施形態の構成
図２は、この実施形態に係る配線基板設計支援装置のハードウェア構成を示す構成図である。

図２において、この実施形態に係る配線基板設計支援装置１０は、主制御部１１、外部記憶部１２、表示部１３、入力部１４を有する。

この実施形態に係る配線基板設計支援装置１０のハードウェア構成は、例えば、パーソナルコンピュータなどの汎用コンピュータや、配線基板を設計する専用のＣＡＤ（Computer-Aided Design）装置等を適用することができる。また、そのようなコンピュータに、実施形態に係る配線基板ビア配置プログラム１１Ｐをインストールすることにより、配線基板設計支援装置１０としての機能を実現するようにしてもよい。いずれの構築方法を採用した場合であっても、例えば、図２に示すようなハードウェア構成を有する。なお、配線基板設計支援装置１０は、図２に例示する構成要素に加えて、プリンタ、通信部等が、主制御部１１に接続されていてもよい。

主制御部１１は、ＣＰＵや主メモリやワーキングメモリ等を有し、搭載されている実施形態の配線基板ビア配置プログラム１１Ｐを実行するものである。

外部記憶部１２は、ハードディスク装置、ＵＳＢメモリなどの主制御部１１外部のメモリが該当し、各種データを格納するものである。外部記憶部１２は、例えば、後述する基板設計ＣＡＤデータ１２Ａや基板設計ＣＡＤ用ビア追加配置ファイル２２Ｂを格納する。

表示部１３は、設計者に対して、ガイダンス情報や設計イメージ情報などを表示出力するためのものである。入力部１４は、キーボードやマウス等が該当し、設計者からの入力情報を取込むものである。すなわち、表示部１３及び入力部１４は、設計者とのマンマシンインタフェースを構成している。

図３は、この実施形態の配線基板ビア配置プログラム１１Ｐの機能部（ルーチン）構成を示す説明図である。なお、図３に示す全て又は一部の機能部は、ソフトウェアによる実現方法に限定されず、専用チップなどのハードウェアで実現しても良いものである。

図３において、配線基板ビア配置プログラム１１Ｐは、設計データ読込部１１１、ビア配置部１１２、配線設定部１１３を有する。また、ビア配置部１１２は、余剰クリアランス算出部４１、不足クリアランス算出部４２、ビア移動量算出部４３、ビア座標算出部４４、ビア配置情報出力部４５を有する。

なお、主制御部１１が実行する配線基板ビア配置プログラム１１Ｐの各構成要素の処理は、動作の項で詳細に説明する。

（Ａ－２）実施形態の動作
次に、この実施形態に係る配線基板設計支援装置１０における配線基板ビア配置処理の動作を、図面を参照しながら詳細に説明する。

図４は、この実施形態に係る配線基板ビア配置処理を示すフローチャートである。

配線基板設計支援装置１０において、配線基板ビアの配置方法が開始すると、主制御部１１は、外部記憶部１２から、基板設計ＣＡＤデータを読み取る（Ｓ１０）。

ここで、主制御部１１が外部記憶部１２から読み取る基板設計ＣＡＤデータは、配線基板上に配置するビアと配線の設計に必要な情報とすることができる。例えば、基板設計ＣＡＤデータは、ビアパッド径情報（この実施形態ではビアパッドの半径；ｒ）、ビアパッドピッチ情報（ｐ）、配線パターン幅情報（ｗ）、クリアランス情報（ｃ）、各ビアの座標情報（ｘ，ｙ）を含むものとする。なお、基板設計ＣＡＤデータは、上記各種情報に限定されるものではなく、それ以外に、配線基板上面に設ける電子部品配置情報、配線基板下面のパッド情報等を含むようにしてもよい。

ビアパッド径情報は、配置するビアが接続するパッド（ビアパッド）の径を示す情報である。例えば、図９は、ビアと当該ビアが接続するパッドとの関係を例示する図である。図９では、ビアＶが貫通ビアであり、ビアＶが半円球状のパッド２１と接続している場合を例示している。この例の場合、ビアパッド径情報は、ビアＶが接続しているパッド２１の径情報を意味する。なお、この実施形態では、ビアパッド径情報がパッド２１の半径ｒである場合を例示するが、ビアパッドの径情報はパッド２１の直径であってもよい。また、ビアパッド径情報は、ビアＶが接続しているパッド２１の形状等に応じた情報とすることができる。

ビアパッドピッチ情報は、等ピッチで格子状に配列するビア間の距離である。より具体的には、各ビアパッドの中心位置を結ぶ直線の距離である。

配線パターン幅情報は、配線の幅長である。

各ビアの座標情報は、配線基板上のある領域における、Ｘ方向及びＹ方向に等ピッチで格子状に配置した各ビアの座標情報である。プローブカードの配線基板は円板状であり、例えば円形の中心を原点としたＸＹ座標系で表すことができ、等ピッチで形成した格子状のＸ方向の線とＹ方向の線との交点の位置を、各ビアの座標情報とすることができる。

クリアランス情報は、あるビアパッドと配線との間、若しくは、配線と配線との間で最低限確保しなければならない距離である。この実施形態では、ビアパッドと配線との間のクリアランスと、配線と配線との間のクリアランスとが同じである場合を例示する。しかし、ビアパッドと配線との間のクリアランスと、配線と配線との間のクリアランスが異なる場合であってよい。

上記のように、ビア配置の決定動作を開始する前に、上記基板設計ＣＡＤデータが定まっており、主制御部１１は、上記基板設計ＣＡＤデータを外部記憶部１２から読み取ることができる。

主制御部１１が基板設計ＣＡＤデータを読み取ると、主制御部１１は、読み取った基板設計ＣＡＤデータに基づいて、配線数ｎのときの余剰クリアランスｍの値を算出し（Ｓ１１）、さらに配線数（ｎ＋１）のときの不足クリアランスｓの値を算出する（Ｓ１２）。

［余剰クリアランスｍの算出方法］
ここで、配線数ｎとする場合の余剰クリアランスｍの算出方法について、図５及び図６を参照しながら説明する。

主制御部１１は、基板設計ＣＡＤデータとして、各ビアパッドの半径ｒ、各配線の幅ｗ、クリアランスｃ、ビアパッドピッチｐを取得し、（１）式に従って、余剰クリアランスｍの値を算出する。
ｍ＝ｐ－ｍｉｎｐ
＝ｐ－２ｒ－（ｎ×ｗ）－（ｎ＋１）ｃ …（１）

（１）式は、２個のビアパッド２－１及び２－２の間に、ｎ本の配線３を収容したときに、基板設計ＣＡＤデータにおいて予め設定されているビアパッドピッチｐに対するクリアランスの余剰量ｍを算出する演算式である。ここでは、配線３の数が２本である場合を例示している。

（１）式が意味するところは、ビアパッド２－１又は２－２と配線３との間や、収容する配線３同士の間には、最小限確保しなければならないクリアランスｃが必要となる。そのため、ビアパッドと配線又は配線同士の間にクリアランスｃを確保した状態で、ビアパッド２－１及び２－２の間にｎ本の配線３を収容させた場合に、どれだけクリアランスが残っているかを導出している。

図５に示すように、「ｍｉｎｐ」は、２個のビアパッド２－１及び２－２の間に、ｎ本の配線３を収容するときに必要な最小ビアパッドピッチの距離である。

（１）式では、予め設定されているビアパッドピッチｐから、配線数ｎとしたときの配線収容に必要な最小ビアパッドピッチｍｉｎＰを減算した差分値を、余剰クリアランスｍの値としている（図６参照）。

［不足クリアランスｓの算出方法］
次に、配線数（ｎ＋１）とする場合の不足クリアランスｓの算出方法について、図７を参照しながら説明する。

主制御部１１は、ビアパッド２－１及び２－２間に収容する配線３の数をインクリメントして、配線数をｎ＋１とする。そして、主制御部１１は、各ビアパッドの半径ｒ、各配線の幅ｗ、クリアランスｃ、ビアパッドピッチｐを用いて、（２）式に従って、不足クリアランスｓの値を算出する。
ｓ＝ｍｉｎｐ－ｐ
＝２ｒ＋（ｎ＋１）ｗ＋（ｎ＋２）－ｐ …（２）

（２）式は、（ｎ＋１）本の配線を収容したときに、基板設計ＣＡＤデータにおいて予め設定されているビアパッドピッチｐで不足しているクリアランスの不足量を算出する演算式である。つまり、（２）式は、２個のビアパッド２－１及び２－２の間に収容する配線数を増やしたときの不足するクリアランス不足量を導出している。

図７に示すように、（２）式では、配線数（ｎ＋１）としたときの配線収容に必要な最小ビアパッドピッチｍｉｎＰから、予め設定されているビアパッドピッチｐを減算した差分値を、不足クリアランスｓの値としている。

［余剰クリアランスｍと不足クリアランスｓとの比較］
主制御部１１は、余剰クリアランスｍの値と不足クリアランスｓの値とを比較する（Ｓ１３）。

そして、余剰クリアランスｍの値が不足クリアランスｓの値以上である場合（Ｓ１３）、主制御部１１は、不等ピッチで各ビアパッドを配置することができると判断して、Ｓ１４の処理に移行することができる。つまり、余剰クリアランスｍの値が不足クリアランスｓの値以上である場合には、主制御部１１は、ビアパッドの間にｎ本の配線３を収容することができる（すなわち、収容配線数を増やせるもの）と判断し、等ピッチの格子状に配置されている各ビアパッドの位置を移動させるようにする。

一方、余剰クリアランスｍの値が不足クリアランスｓの値より小さい場合（ｓ１３）、主制御部１１は、不等ピットで各ビアパッドを配置することができないと判断して、通常のビアパッドの配置処理を行なう（Ｓ１６）。

［ビア移動量（オフセット量）の算出及び配置］
Ｓ１３において、余剰クリアランスｍの値が不足クリアランスｓの値以上である場合、主制御部１１は、等ピッチの格子状に配置されている各ビアパッドの位置座標から、Ｘ方向及びＹ方向に移動させるための移動量ｄｅｌｔａを算出する（Ｓ１４）。

そして、主制御部１１は、等ピッチの格子状に配置されている各ビアパッドの位置座標（すなわち、ｘ座標値、ｙ座標値のそれぞれ）に、移動量ｄｅｌｔａを加算又は減算して、不等ピッチの各ビアパッドの位置座標（ｘ座標値、ｙ座標値）を算出する（Ｓ１５）。これにより、等ピッチの格子状に配置されていた各ビアパッドを、不等ピッチに配置することができる（Ｓ１５）。

ここで、図１、図８を参照しながら、主制御部１１によるビアパッドの移動量ｄｅｌｔａの算出方法及び各ビアパッドの配置方法を説明する。

主制御部１１は、余剰クリアランスｍの値と不足クリアランスｓの値とを用いて、（３）式に従い各ビアパッドの移動量ｄｅｌｔａを算出する。
ｓ／２≦ ｄｅｌｔａ ≦ｍ／２ …（３）

（３）式より、各ビアパッドの移動量ｄｅｌｔａの値を、不足クリアランスｓの値の１／２以上であり、余剰クリアランスｍの値の１／２以下とする。移動量ｄｅｌｔａの値は、上記（３）式の条件を満たしていれば、任意の値とすることができる。

移動量ｄｅｌｔａは、上述したように、等ピッチの格子点にある各ビアパッドの位置座標から、Ｘ方向の移動量及びＹ方向の移動量であり、この実施形態では、Ｘ方向の移動量とＹ方向の移動量とが同じとする。すなわち、各ビアパッドは、Ｘ方向に移動量ｄｅｌｔａだけ移動し、かつ、Ｙ方向に移動量ｄｅｌｔａだけ移動する。このように、Ｘ方向の移動量とＹ方向の移動量は同じ移動量としており、その移動後の位置が配置調整後のビアの位置となる。

また、図８に示すように、等ピッチの格子点にある各ビアパッドの位置座標からの移動方向は、Ｘ方向、Ｙ方向共に、移動量ｄｅｌｔａを移動させる方向を交互に変える。

換言すると、Ｘ方向に関する移動方向は、格子状に配列しているビアパッドのうち、同一の行に属しているビアパッドについては、「－方向」に移動量ｄｅｌｔａだけ移動させ、当該行に隣接している行に属しているビアパッドについては、「＋方向」に移動量ｄｅｌｔａだけ移動させる。このように、ビアパッドのＸ方向の移動については、行毎に、交互に移動させる方向を変えて、Ｘ座標値から移動量ｄｅｌｔａだけ移動させる。

またＹ方向に関する移動方向も、Ｘ方向の移動と同様とする。すなわち、格子状に配列しているビアパッドのうち、同一の列に属しているビアパッドについては、「－方向」に移動量ｄｅｌｔａだけ移動させ、当該列に隣接している列に属しているビアパッドについては、「＋方向」に移動量ｄｅｌｔａだけ移動させる。このように、ビアパッドのＹ方向の移動については、列毎に、交互に移動させる方向を変えて、Ｙ座標値から移動量ｄｅｌｔａだけ移動させる。

上述したように、各ビアパッドのＸ方向、Ｙ方向のそれぞれについて、移動方向を交互に変えながら、移動量ｄｅｌｔａだけ移動させることにより、図１に例示するように、等ピッチで格子状に配置していた各ビアパッド２は、不等ピッチで配置されることになる。

［配線の設定］
主制御部１１は、不等ピッチで各ビアパッド２が配置されると、ビアパッド２の間に配線３を設定する。

ここで、図１、図１０及び図１１と図１３とを用いて、等ピッチのビアパッド２（２－１及び２－２）間に配線３を設定する場合と、不等ピッチのビアパッド２（２－１及び２－２）間に配線３を設定する場合とを比較しながら説明する。

なお、ビアパッド２（２－１及び２－２）の半径ｒが０．５ｍｍであり、配線幅ｗが０．１ｍｍであり、ビアパッド２と配線３との間若しくは配線間に０．０５ｍｍ以上のクリアランスｃを確保することが必要であるものとする。

図１３に示すように、等ピッチであるビアパッドピッチ間隔ｐが０．８ｍｍの場合、ビアパッド２－１及び２－２の間には１本の配線３のみを収容可能である。

これに対して、図１に示すように、例えば移動量ｄｅｌｔａを０．０５ｍｍとして、各ビアパッド２の位置座標を移動させて、不等ピッチにビアパッド２を配置したとする。

この場合、図１１に示すように、ビアパッド２－１とビアパッド２－２との間のビアパッドピッチ間隔ｐ１は０．９ｍｍとなるので、ビアパッド２－１及び２－２の間には２本の配線３を収容することができる。一方、ビアパッド２－２とビアパッド２－３との間のビアパッドピッチ間隔ｐ２は０．７ｍｍとなるので、ビアパッド２－２及び２－３の間には１本の配線３を収容することができる（図１０参照）。

このように、各ビアパッド２が不等ピッチで配置されることにより、隣接するビアパッド２との間のピッチ間隔が拡がる領域と、逆に隣接するビアパッド２のピッチ間隔が狭くなる領域とが生じる。従って、主制御部１１は、図１０、図１１に示すように、ピッチ間隔が拡がった領域では、収容配線数を増やして、配線３を収容することができる。

また、ビアの位置を移動させる移動量ｄｅｌｔａの値は、上記（３）式のように、不足クリアランスｓの値の１／２以上であり、余剰クリアランスｍの値の１／２以下とするため、ピッチ間隔が狭くなった領域においても、等ピッチでビアパッド２を配置したときと同数の配線３を収容することができる。

（Ａ－３）実施形態の効果
以上のように、この実施形態によれば、等ピッチで格子状に配置されたビアパッドの位置座標にオフセット量としての移動量を加算又は減算して、不等ピッチのビアパッドを配置しているので、ビア配置領域を拡大させずに、縦方向、横方向共に、偏りなく配線収容性を向上させることができる。

また、実施形態によれば、予め規則性のある不等ピッチでビアパッドを配置しているので、作業効率性も良い。

さらに、実施形態によれば、配線収容性が向上するため、多層配線基板は、層数削減が期待でき、配線基板の製造コストの削減も可能となる。

（Ｂ）他の実施形態
上述した実施形態においても種々の変形実施形態を言及したが、本発明は、以下の変形実施形態にも適用することができる。

（Ｂ－１）上述した実施形態では、ビアの配置方法を例示して説明した。しかし、例えばＢＧＡ（Ball Grid Array）等のように、ピッチで複数の電子部品を搭載する配線基板において、等ピッチで、一列以上、配列している上記各電子部品の端子の位置を配置する場合にも適用できる。つまり、ビアの配置に限定されるものではなく、電子部品の端子の配置としてもよいし、又等ピッチに配列されていれば、格子状に配置されていることに限定されるものではない。

（Ｂ－２）上述した実施形態において、余剰クリアランスの算出方法、不足クリアランスの算出方法は、上記の限定されるものではない。

２（２－１～２－３）、２１，２２…ビアパッド、３…配線パターン、
１０…配線基板設計支援装置、１１…主制御部、１２…外部記憶部、１３…表示部、１４…入力部、１１Ｐ…配線基板ビア配置プログラム、１１１…設計データ読込部、１１２…ビア配置部、１１３…配線設定部、４１…余剰クリアランス算出部、４２…不足クリアランス算出部、４３…ビア移動量算出部、４４…ビア座標算出部、４５…ビア配置情報出力部。

Claims

配線基板に複数のビアを配置する配線基板設計支援装置において、
上記配線基板に配置させるビア及び配線に関する設計情報を記憶する設計情報記憶手段と、
上記設計情報に基づいて、縦横の間隔を等間隔とした格子点の位置を、縦方向及び横方向に所定の移動量だけ移動させるものであって、当該格子の行毎に上記格子点の横の移動方向を交互に変え、かつ、当該格子の列毎に上記格子点の縦の移動方向を交互に変えて、移動後の上記格子点の位置にビアを配置する配線基板ビア配置手段と
を備えることを特徴とする配線基板設計支援装置。
上記配線基板ビア配置手段が、
上記設計情報に基づいて、上記縦横の間隔が等間隔とした格子点の位置にビアを配置して、ビア間に配線を配置したときの余剰クリアランスの値を求める余剰クリアランス算出部と、
上記ビア間に、上記配線の数を増やして上記配線を配置したとき不足クリアランスの値を求める不足クリアランス算出部と、
上記余剰クリアランスの値と上記不足クリアランスの値との比較結果に応じて、上記格子点の位置を縦方向及び横方向に移動させる移動量を算出する移動量算出部と
を有することを特徴とする請求項１に記載の配線基板設計支援装置。
上記配線基板ビア配置手段により配置されたビア配列においてビア間に配線を設定する配線設定手段を備えることを特徴とする請求項１又は２に記載の配線基板設計支援装置。
配線基板に複数のビアを配置する配線基板ビア配置方法において、
設計情報記憶手段が、上記配線基板に配置させるビア及び配線に関する設計情報を記憶し、
配線基板ビア配置手段が、上記設計情報に基づいて、縦横の間隔を等間隔とした格子点の位置を、縦方向及び横方向に所定の移動量だけ移動させるものであって、当該格子の行毎に上記格子点の横の移動方向を交互に変え、かつ、当該格子の列毎に上記格子点の縦の移動方向を交互に変えて、移動後の上記格子点の位置にビアを配置する
ことを特徴とする配線基板ビア配置方法。
配線基板に複数のビアを配置する配線基板ビア配置プログラムにおいて、
上記配線基板に配置させるビア及び配線に関する設計情報を記憶する設計情報記憶手段を有するコンピュータを、
上記設計情報に基づいて、縦横の間隔を等間隔とした格子点の位置を、縦方向及び横方向に所定の移動量だけ移動させるものであって、当該格子の行毎に上記格子点の横の移動方向を交互に変え、かつ、当該格子の列毎に上記格子点の縦の移動方向を交互に変えて、移動後の上記格子点の位置にビアを配置する配線基板ビア配置手段
として機能させることを特徴とする配線基板ビア配置プログラム。