JP7155255B2 - デッドタイム制御のためのタイミングコントローラ - Google Patents

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Description

関連出願への相互参照
本願は、２０１７年６月１９日に出願された、“DC-Coupled High-Voltage Level Shifter”という名称の米国特許出願第１５／６２７，１９６号の優先権を主張するものであり、この文献の開示はその全体が参照により本明細書に組み込まれる。
本願は、２０１６年１１月１日に付与された、“Level Shifter”という名称の米国特許第９，４８４，８９７号に関連し、この文献の開示はその全体が参照により本明細書に組み込まれる。本願は、１９９５年５月６日に付与された、“Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer”という名称の米国特許第５，４１６，０４３号に関連し、この文献の開示はその全体が参照により本明細書に組み込まれる。本願は、１９９７年２月４日に付与された、“Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer”という名称の米国特許第５，６００，１６９号にも関連し、この文献の開示はその全体が参照により本明細書に組み込まれる。本願は、２０１５年１２月９日に出願された、“S-Contact for SOI”という名称の米国特許出願第１４／９６４，４１２号にも関連し、この文献の開示はその全体が参照により本明細書に組み込まれる。本願は、２０１７年４月１４日に出願された、“S-Contact for SOI”という名称の米国特許出願第１５／４８８，３６７号にも関連し、この文献の開示はその全体が参照により本明細書に組み込まれる。本願は、２０１５年５月５日に付与された、“Method and Apparatus for Use in Digitally Tuning a Capacitor in an Integrated Circuit Device”という名称の米国特許第９，０２４，７００号にも関連し、この文献の開示はその全体が参照により本明細書に組み込まれる。
本明細書で説明する様々な実施形態は、概して、低耐圧（low breakdown voltage）トランジスタのみを使用して高電圧半導体デバイスをバイアス及び駆動する際に使用するためのシステム、方法、及びデバイスに関する。
高電圧条件で動作する高電圧半導体デバイスが制御される用途では、典型的に、高耐圧トランジスタが対応する制御回路で使用される。例えば、従来の窒化ガリウム（ＧａＮ)電力管理用途では、横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）、バイポーラ又は高電圧金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等のトランジスタを使用して、高電圧条件で動作するＧａＮデバイスを制御できる。これらの制御トランジスタは、典型的に、ＧａＮデバイスの性能指数（ＦＯＭ）と比較してＦＯＭが低いため、ＧａＮデバイスの動作周波数を制限することがあるので、回路全体（例えば、電力管理）は、急速に充電及び放電するのが困難であり得る大型の高電圧制御トランジスタ（例えば、これらのＦＯＭが高過ぎる）によって性能が制限される場合があるため、ＧａＮデバイスを使用する利点が大幅に低下する可能性がある。電力管理用途に加えて、高電圧信号が、オーディオアンプ（特にクラスＤオーディオアンプ）等のアンプ；フィルタバンク（filter bank）；共振回路のドライバ；ピーク電圧がアプリケーションを実現するために使用される制御回路の電圧処理能力を超える可能性のある他のアプリケーションで検出され得る。
本願は、共通出力ノードを高電圧に引き上げるか、又はこの出力ノードを低電圧（大抵の場合、基準電圧又はグラウンド（ground））に引き下げる、ハイサイド（ＨＳ）及びローサイド（ＬＳ）制御を含むそれら回路に適用される。このような回路には、効率、低歪み、高速、柔軟性、信頼性、低コストが必要である。現在のアプリケーションは、デッドタイム制御をこのアプリケーションに追加することにより、これらの問題に対処している。
高電圧デバイスが制御されるそのような用途では、高電圧デバイスのオン状態のタイミングを厳密に制御して、例えば、オン状態の複数の高電圧デバイスのオーバーラップ時間を低減又は排除することが望ましい場合がある。
本開示の第１の態様によれば、タイミング制御回路が、入力矩形波信号のエッジのタイミングを制御するように構成され、タイミング制御回路は、
直列接続で配置された第１の複数の同じ、設定可能なエッジ遅延回路を含む第１の処理経路であって、入力矩形波信号の立ち上がりエッジ及び立ち下がりエッジの一方又は両方を選択的に遅延させるように構成された第１の処理経路と、
直列接続で配置された第２の複数の設定可能なエッジ遅延回路を含む第２の処理経路であって、第１の処理経路とは独立して、入力矩形波信号の立ち上がりエッジ及び立ち下がりエッジの一方又は両方を選択的に遅延させるように構成された第２の処理経路と、を含み、
設定可能なエッジ遅延回路は、設定可能なエッジ遅延回路の入力スイッチのオン又はオフ状態に基づいて、立ち上がりエッジ及び立ち下がりエッジの一方にエッジ遅延を選択的に与えるように構成され、
エッジ遅延は、インバータのトリップ点電圧に到達するために、電流源による１つのコンデンサの充電時間に基づく。
本開示の第２の態様によれば、回路構成が、高電圧ドメインで動作するハイサイド（ＨＳ）デバイスとローサイド（ＬＳ）デバイスとの制御のためのタイミング情報を提供するように構成され、回路構成は、
入力矩形波信号のエッジのタイミングを制御するように構成された、低電圧ドメインで動作するタイミング制御回路を含んでおり、タイミング制御回路は、
ｉ）ＨＳデバイスのタイミング情報を提供し、直列接続で配置された第１の複数の同じ、設定可能なエッジ遅延回路を含む第１の処理経路であって、入力矩形波信号の立ち上がりエッジ及び立ち下がりエッジの一方又は両方を選択的に遅延させるように構成された第１の処理経路と、
ｉｉ）ＬＳデバイスのタイミング情報を提供し、直列接続で配置された第２の複数の設定可能なエッジ遅延回路を含む第２の処理経路であって、第１の処理経路とは独立して、入力矩形波信号の立ち上がりエッジ及び立ち下がりエッジの一方又は両方を選択的に遅延させるように構成された第２の処理経路と、を含み、
設定可能なエッジ遅延回路は、設定可能なエッジ遅延回路の入力スイッチのオン又はオフ状態に基づいて、立ち上がりエッジ及び立ち下がりエッジの一方にエッジ遅延を選択的に与えるように構成され、
エッジ遅延は、インバータのトリップ点電圧に到達するために、電流源による１つのコンデンサの充電時間に基づき、
タイミング制御回路の全てのトランジスタデバイスは、それぞれ、高電圧ドメインの高電圧よりも実質的に小さい電圧に耐えるように構成される。
本明細書に組み込まれ、その一部を構成する添付図面は、本開示の１つ又は複数の実施形態を例示し、例示的な実施形態の説明とともに、本開示の原理及び実施態様を説明するのに役立つ。
ローサイド（ＬＳ）トランジスタＴ１とハイサイド（ＨＳ）トランジスタＴ２との２つのスタックされた高電圧トランジスタを示す図である。 図１のスタックされた高電圧トランジスタのハイサイドを制御するために使用される非ガルバニック結合（例えば、静電容量）を含むゲート・ドライバ回路の従来技術の実施形態を示す図である。 図２に示されるゲート・ドライバ回路の従来技術の実施形態によるパルス信号ＨＸの処理を表すタイミング図を示しており、ここで、ＨＸ信号のエッジの処理遅延は、パルス信号ＨＸのパルス幅に略等しい。 図２に示されるゲート・ドライバ回路の従来技術の実施形態によるパルス信号ＨＸの処理に使用されるエッジ検出回路を示しており、また、図３Ｂに示されるのは、エッジ検出回路への入力パルス電圧信号、及びエッジ検出回路により検出されたエッジ電圧信号である。 図２に示されるゲート・ドライバ回路の従来技術の実施形態によるパルス信号ＨＸの処理を表すタイミング図を示しており、ここで、ＨＸ信号のエッジの処理遅延は、ＬＳ及びＨＳトランジスタＴ１、Ｔ２のオン状態同士の間のデッドタイム長に略等しい。 図１のスタックされた高電圧トランジスタのローサイド及びハイサイドを制御するために使用することができる本開示の実施形態によるゲート・ドライバ回路のブロック図である。 並列の抵抗－静電容量結合を含む図４のゲート・ドライバ回路によるパルス信号ＨＸの処理に使用されるパルス検出回路を示す図である。 図５Ａのパルス検出回路への入力パルス電圧信号、及びエッジ検出回路により検出パルス電圧信号を示す図である。 図５Ａのパルス検出回路の例示的な実施態様を示しており、ここで、並列の抵抗－静電容量結合は、直列接続された抵抗器と直列接続されたコンデンサとを含む。 図４に示される並列の抵抗－静電容量結合を含む本開示によるＨＳレベルシフターの実施形態を示しており、そのような実施形態では、低電圧トランジスタのみを含むフライング・コンパレータが使用される。 図６Ａに示されるＨＳレベルシフターの変形例を示しており、ここで、チャージポンプ回路を使用して、電圧レベルを上げてＨＳレベルシフターにパルスを入力する。 図６Ａに示されるＨＳレベルシフターの変形例を示しており、ここで、チャージポンプ回路を使用して、電圧レベルを上げてＨＳレベルシフターにパルスを入力する。 図６Ａ及び図６ＢのＨＳレベルシフターで使用されるフライング・コンパレータ回路の詳細を示す図である。 フライング電圧に関して高インピーダンスノード及び低インピーダンスノードを含むフライング・コンパレータのトランジスタを示す図である。 図８Ａに示されるトランジスタの低インピーダンスノード及び高インピーダンスノードの間の過電圧を保護するために設けられたクランプ回路を示す図である。 カスコード段を使用して、フライング・コンパレータの低電圧トランジスタの耐電圧能力よりも高い電圧に亘ってフライング・コンパレータの動作を可能にする本開示による実施形態を示す図である。 異なるフライング電圧ドメインに亘って動作する２つのゲート・ドライバの例示的な実施形態を示す図である。 フライング・コンパレータの差動出力信号に作用する論理回路の本開示の例示的な実施形態によるタイミング図である。 図１０Ａに示されるタイミング図を提供する論理回路の本開示による例示的な実施形態を示す図である。 図４に示されるゲート・ドライバ回路の共通入力論理ブロックのより詳細な図であり、ゲート・ドライバ回路はデッドタイム制御回路を含む。 図４のゲート・ドライバによって生成されるハイサイド及びローサイド制御信号のタイミング図である。 図４のゲート・ドライバによって生成されるハイサイド及びローサイド制御信号のタイミング図である。 図４のゲート・ドライバによって生成されるハイサイド及びローサイド制御信号のタイミング図である。 本開示のデッドタイム制御回路によって生成される制御信号の例示的な相対的タイミングを示す図である。 本開示の実施形態による基本エッジ遅延回路を示す図である。 本開示の実施形態による基本エッジ遅延回路を示す図である。 １つ又は複数のインバータを、図１４Ａ及び図１４Ｂの基本エッジ遅延回路の入力及び／又は出力に結合することを示す図である。 １つ又は複数のインバータを、図１４Ａ及び図１４Ｂの基本エッジ遅延回路の入力及び／又は出力に結合することを示す図である。 図１４Ａ及び図１４Ｂの基本エッジ遅延回路を使用するデッドタイム制御回路の本開示による例示的な実施形態を示す図である。 図１４Ａ及び図１４Ｂの基本エッジ遅延回路を使用するデッドタイム制御回路の本開示による例示的な実施形態を示す図である。 図１４Ａ及び図１４Ｂの基本エッジ遅延回路に基づく本開示の一実施形態による設定可能なエッジ遅延回路を示しており、設定可能なエッジ遅延回路には、立ち上がりエッジ又は立ち下がりエッジを選択的に遅延させる柔軟性が追加されている。 図１７Ａに示される構成に基づく、設定可能なエッジ遅延回路の追加の実施形態を示しており、設定可能なエッジ遅延回路には、出力パルスを選択的に反転する柔軟性が追加されている。 設定可能なエッジ遅延回路（１７１０Ａ）及び／又は（１７１０Ｂ）に基づく本開示の実施形態による例示的なデッドタイム制御回路を示す図である。 図１７Ａ及び図１７Ｂの設定可能なエッジ遅延回路に基づく本開示の実施形態による別の例示的なデッドタイム制御回路を示す図である。 図１７Ａ及び図１７Ｂの設定可能なエッジ遅延回路に基づくエッジタイミングコントローラの本開示による例示的な実施形態を示す図である。 プロセス、電圧、及び温度の変動に関して補償された電流を有する電流源回路を示す図である。 本開示によるＨＳレベルシフターの様々な実施形態で使用され得る異なる低電圧トランジスタ構造を示す図である。 本開示によるＨＳレベルシフターの様々な実施形態で使用され得る異なる低電圧トランジスタ構造を示す図である。 本開示によるＨＳレベルシフターの様々な実施形態で使用され得る異なる低電圧トランジスタ構造を示す図である。 本開示の実施形態による第１の電圧より高い電圧に耐えることができる高電圧デバイスを、第２の電圧以下の電圧に耐えることができる低電圧デバイスで制御する方法の様々なステップを示すプロセスチャートであり、第１の電圧は、第２の電圧よりも実質的に高い。
本開示で使用される場合に、単に性能指数（ＦＯＭ）とも示される、スイッチングトランジスタ（例えば、導通オン状態及び非導通オフ状態を有し得るトランジスタ）のＦＯＭは、トランジスタのオン抵抗Ｒｏｎとトランジスタのゲート電荷Ｑｇとの積を指す。低いＦＯＭは、トランジスタのスイッチング性能が高いことを示すことができる。特に高耐電圧でＦＯＭが低いことは、高電圧ＭＯＳＦＥＴのＦＯＭの約１０分の１のＦＯＭで最大１００ボルトを処理できるＧａＮトランジスタの特有の特徴である。
本開示で使用される場合に、低電圧デバイス又は低電圧トランジスタは、１０ボルト未満、より典型的には３．３～５ボルト未満等の実質的に１０ボルト未満であるＤＣ電圧（例えば、典型的に、トランジスタのソース端子とドレイン端子との間に、或いはドレイン、ソース、及びゲート端子のいずれか２つに印加される）に耐える及び遮断することができる（例えば、オフ状態で）低耐圧を有する半導体トランジスタデバイスを指す。いくつかの例示的な低電圧デバイスは、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタである。
例えば、トランジスタのオン抵抗Ｒｏｎとトランジスタのゲート電荷Ｃｇとの積によって測定されるような、高電圧トランジスタのＦＯＭと同様又はそれよりも優れている（低い）性能指数（ＦＯＭ）を有することができる小型の低耐圧ＭＯＳＦＥＴトランジスタを使用することが望ましい場合がある。そのようなＭＯＳＦＥＴは、ＧａＮ特性を最大限に活用できるため、実施態様の性能とコストとの両方が向上する。
パルス信号のエッジだけでなく、パルス信号のＤＣレベルにも基づいてタイミング制御情報の再生成（すなわち、再構成）を可能にして、上述した非ガルバニック結合を使用する従来技術の実施態様と比較した場合に、タイミング制御情報の比較より堅牢な検出を提供することも望ましい場合がある。これにより、例えばエッジの検出フェーズ中に切替えイベントが発生し、切替えイベント後にパルス信号のレベルが検出されるため、エッジが検出されない場合でも、タイミング制御信号の再生成が可能になる。本開示の以下の段落で説明するように、本開示の様々な実施形態によるレベルシフターへの結合により、タイミング制御情報を表すパルス信号のエッジ情報とＤＣレベル情報との両方をレベルシフターに送信することができる。
加えて、低電圧ＭＯＳＦＥＴに基づくシングルチップ・シリコン・オン・インシュレータ（ＳＯＩ）ＭＯＳＦＥＴソリューションを実装することにより、とりわけ、ＧａＮゲート電圧オーバードライブ保護、最小ゲートドライブ要件、デッドタイム制御、温度安定性、フローティングノード追跡、起動電圧条件等であるが、これらに限定されない当業者に知られている追加の領域に対処する追加の機能を含めることができる。
本開示は、制御電圧又はアナログ信号を約０ボルト～３．５／５ボルト等の比較的低い電圧で駆動する一方で、１２～１００ボルト以上等の、低電圧より実質的に高い高電圧のトップに乗っている、つまりフライングすることができるレベルシフター回路について説明している。本開示によるレベルシフターは、フライング基準電圧（１２～１００ボルト以上）に対して動作する低耐圧トランジスタを使用する。
本開示によるレベルシフターは、並列の抵抗－静電容量結合を使用して、固定基準電圧に関して動作する低電圧回路からタイミング制御情報を受信する。並列の抵抗－静電容量結合により、タイミング制御情報を表すパルス信号のエッジ情報及びＤＣレベル情報の低電圧回路からフライング基準電圧への送信が可能になる。エッジ及びＤＣレベル情報を受信することにより、本開示によるレベルシフターは、パルス信号全体を再生成することができ、従って、より堅牢で効率的な方法で高電圧半導体デバイスを制御することができる。特に、本開示によるレベルシフターの動作は、パルス信号の見逃された（検出されない）エッジの影響を受けない可能性があるため、そのようなエッジが見逃された場合の高電圧半導体デバイスの制御は、レベルシフターが受信したパルス信号のＤＣレベル情報に基づいて並列の抵抗－静電容量結合を介して提供され得る。これにより、（例えば、高電圧デバイスのオン／オフ状態を表す）サイクルを逃すことなく高電圧半導体デバイスの制御が可能になり、高電圧デバイスの保護が強化され、より効率的な動作が可能になる。
本明細書で提示される様々な実施形態は、レベルシフターの低（耐圧：breakdown）電圧トランジスタを使用した高電圧デバイスの適切な制御を可能にする新規なレベルシフターによって実行される高電圧の低電圧制御について説明する。低耐圧は、高電圧よりも実質的に小さく、制御は、並列の抵抗－静電容量結合を介してレベルシフターに送信されるパルス信号のエッジ情報及びＤＣレベル情報に基づいている。
本開示で使用される場合に、高電圧デバイス又は高電圧トランジスタは、５～１０ボルトを超える、より典型的には１２～１００ボルトを超える等実質的に５～１０ボルトを超えるＤＣ電圧（典型的に、トランジスタのソース端子とドレイン端子との間に印加される、又はドレイン－ソース、及びゲート端子のいずれか２つに印加される）に耐える及び遮断することができる（例えば、オフ状態で）半導体トランジスタデバイスを指す。いくつかの例示的な高電圧デバイスは、デプレッションモードＧａＮトランジスタ（ｄ－ＧａＮ）、エンハンスメントモードＧａＮトランジスタ（ｅ－ＧａＮ）、積層ＭＯＳトランジスタ、及びＳｉ ＭＯＳＦＥＴ、六角形ＦＥＴ（ＨＥＸＦＥＴ）、ＬＤＭＯＳ、リン化インジウム（ＩｎＰ）等の当業者に知られている他の高電圧トランジスタであり、これらは、エンハンスメントモード又はデプレッションモード（例えば、ｅ型又はｄ型）及びＮ又はＰ極性にもなり得る。
本開示において、ｅ－ＧａＮ ＦＥＴトランジスタは、本願の様々な実施形態を説明するために例示的な高電圧デバイスとして使用され、従って、そのような例示的な使用は、本明細書で開示される本発明の範囲を限定するものとして解釈すべきではない。ｄ－ＧａＮとして明示的に言及されていない限り、ＧａＮ及びｅ－ＧａＮという用語は、本明細書では同義とみなされる。
当業者は、デプレッションモードｄ－ＧａＮデバイス、又はＳｉ ＭＯＳＦＥＴ、ＨＥＸＦＥＴ、ＬＤＭＯＳ、ＩｎＰ等（これら全ての例は、ｅ型又はｄ型；及びＮ又はＰ極性である）の他のタイプの高電圧トランジスタ、或いは高電圧が印加された状態でオン又はオフに切り替えることができる実質的に任意のデバイスは、本開示の教示による並列の抵抗－静電容量結合を使用して制御することができる。当業者は、特定のタイプの高電圧トランジスタを制御したいという観点から特定の設計上の考慮事項も必要であり、その説明は本開示の範囲を超えていることを知っているであろう。
Ｅ－ＧａＮデバイスは、ゲート－ソース間電圧の約＋０．７～＋３ボルトの典型的な閾値又はターンオン（turn on）電圧を有する。このようなデバイスは、典型的に、５～２００ボルトのドレイン－ソース間電圧ＶＤＳに耐えることができ、それにより、例えば、高入力電圧から低出力電圧へのＤＣ／ＤＣ電力変換等の高電圧アプリケーションが可能になる。本開示では、ＧａＮトランジスタは、例えば低ＦＯＭ等のＧａＮトランジスタの既知の有利な特性による高電圧電力管理への例示的なアプローチとして使用される。
この明細書を通して、レベルシフターの実施形態及び変形は、本発明の概念の使用及び実施態様を例示する目的のために説明される。例示的な説明は、本明細書に開示される概念の範囲を限定するものではなく、本発明の概念の例を提示するものとして理解すべきである。
本開示の様々な実施形態は、低電圧トランジスタを使用して高電圧デバイスの効率的且つ堅牢な制御が望ましい用途で使用することができる。ＤＣ／ＤＣコンバータの例示的なケースは、本開示によるレベルシフターの様々な実施形態を説明するために使用されるが、そのような例示的なケースは、本明細書で開示される本発明の範囲を限定するものとして解釈すべきではない。当業者は、本開示による教示を使用し、そのような教示を、高電圧の低電圧制御が望まれる特定の用途に適用することができる。可能なアプリケーションの他のカテゴリの一例は、クラスＤオーディオアンプの分野である。
図１は、スタック型高電圧ＧａＮトランジスタの基礎として使用できる２つのスタック型ＧａＮトランジスタＴ１及びＴ２を示している。本開示で使用される場合に、トランジスタＴ１及びＴ２は、それぞれ、ローサイド（ＬＳ）トランジスタ及びハイサイド（ＨＳ）トランジスタと呼ぶことができ、ＬＳトランジスタ及びＨＳトランジスタの制御に関連する任意の制御要素は、同様に、それぞれ、ローサイド（ＬＳ）コントロールとハイサイド（ＨＳ）コントロールと呼ぶことができる。本開示において、ＤＣ／ＤＣ変換は、スタックされた高圧トランジスタの制御の例示的なアプリケーションとして機能し、この教示は、（例えば、低電圧制御トランジスタを使用する）従来の制御デバイスの固有の電圧処理能力よりも大きいスタック型トランジスタ制御電圧の他のアプリケーションに適用できる。当業者は、図１のスタック型トランジスタを使用する例示的なＤＣ／ＤＣコンバータが、２つのスタックされたＧａＮ ＦＥＴ Ｔ１及びＴ２に依存しているが、本明細書に開示される本発明の制御システムを、１つのスタック高さだけでなく、３、４のより高いスタック高さ、又は任意の数のスタック型トランジスタに、及び他の材料及び／又は製造プロセスで作製された任意の電圧トランジスタに適用できることを理解するだろう。
図２は、低（耐圧）電圧トランジスタ（のみ）を使用した、図１のスタック型ＧａＮトランジスタＴ１、Ｔ２を制御するために使用されるゲート・ドライバ回路（２１０）の従来技術の実施形態を示している。図２に示されるこのような従来技術の回路は、例えばＤＣ／ＤＣコンバータの実装に使用できる。図１及び図２に示され、スタックの上部トランジスタＴ２（ハイサイド・トランジスタ）のドレインに印加される入力電圧ＶＩＮは、選択されたＧａＮトランジスタＴ１及びＴ２の電圧処理能力（例えば、１２ボルト～１００ボルト以上）と同じくらい高くすることができる。当業者に知られているように、入力電圧ＶＩＮに基づいて、２つのトランジスタのオン／オフ状態の時間の長さを制御することにより、より低い電圧を生成することができる。そのような低電圧は、例えば、２つのトランジスタＴ１及びＴ２の共通出力ノードＳＷにおける電圧をフィルタリングすることにより得ることができる。
図２の従来技術の実施形態から分かるように、下部ＧａＮトランジスタＴ１のソースは基準グランドＧＮＤに接続され、上部ＧａＮトランジスタＴ２のソースはＴ１のドレインに接続され、これらが一緒に出力ノードＳＷを形成する。
図２に示される例示的な従来技術の回路は、低（耐圧）電圧トランジスタを使用して、高入力電圧ＶＩＮを出力ノードＳＷを介して得られる低電圧に変換する。例示的な一実施形態では、ＶＩＮは１００ボルトであり得、ノードＳＷを介して（例えば、ノードＳＷにおける電圧をフィルタリングすることにより）得られるより低い電圧は、約０ボルト（例えば、１００ｍＶ）であり得る。高電圧を処理できることに加えて、図２のＤＣ／ＤＣコンバータが、そのような変換を行う際に高い効率を発揮し、高周波でもそのようにできることを示すことが重要である。当業者は、電力変換用途における効率の概念だけでなく、出力ノードＳＷに関連するフィルタ（図２には図示せず）のより小さな誘導成分の使用を可能にする所望の高周波変換も容易に理解する。ＧａＮデバイスは、上述したようにＲｏｎが低いために高い効率を与えると同時に、Ｃｇが低いために高速で切り替わる。
例えば、ＭＯＳＦＥＴ等の制御回路全体に低電圧トランジスタを使用することにより、低コスト、高精度、及び大容量のＣＭＯＳ製造技術によって、必要な制御回路（例えば、図２のゲート・ドライバ２１０）を提供することができる一方、高電圧ＧａＮ ＦＥＴトランジスタ（Ｔ１，Ｔ２）によって提供される性能上の利点を維持することができ、これにより、制御回路内のよりエキゾチックな（外来の）高電圧トランジスタが不要になる。制御回路内のこのような低電圧ＭＯＳＦＥＴ（例えば、ＳＯＩ ＭＯＳＦＥＴ）によって、追加の制御又は信号処理機能を同じモノリシック集積チップ内に統合できるシングルチップの実施形態も可能になる。シングルチップデバイス（例えば、モノリシック集積）が、典型的に、電子技術の分野で最も再現性が高く、可能な限り信頼性が高く及び低コストのソリューションを提供するため、当業者はそのような集積を認識することができる。
図２に示される従来技術の実施形態のゲート・ドライバ回路（２１０）は、ノードＳＷにおける入力電圧ＶＩＮに基づいて、所望の電圧を供給するために、図１に示されるスタック型高電圧トランジスタのＬＳトランジスタ及びＨＳトランジスタのスイッチングをそれぞれのオン状態とオフ状態との間で制御する。ゲート・ドライバ回路（２１０）は、２つのトランジスタＴ１及びＴ２のそれぞれを典型的に交互にオン又はオフにするために必要なゲート電圧を供給することにより、ＬＳトランジスタＴ１及びＨＳトランジスタＴ２のスイッチングを制御し、ここで、２つのトランジスタの一方のみをいつでもオン（又はオフ）にできる。そのようなゲート電圧は、ノードＳＷの電圧に基づくフィルタリングされた電圧とゲート・ドライバ回路（２１０）への入力端子ＩＮとの間のフィードバックループ（図示せず）を介して得ることができる。当業者は、（例えば、ノードＳＷで）フィルタリングされた電圧によって制御されるパルス幅変調器（ＰＷＭ）をそのようなフィードバックループで使用して、低電圧制御タイミングパルスをゲート・ドライバ回路（２１０）に供給できることを容易に知っている。そのような低電圧タイミングパルスは、図２のドライバ回路（２１０）の共通入力論理ブロック（２１５）に供給することができ、続いて調整され、ＨＳレベルシフター（２２５）及びＬＳ制御ブロック（２３５）に供給され、両方とも低（耐圧）電圧トランジスタを含む。
図２を引き続き参照すると、ＨＳレベルシフター（２２５）は、ソースノードＳＷがＶＩＮとＧＮＤとの間で上昇及び下降しても、低電圧タイミングパルスを、図１のスタック型高電圧トランジスタのＨＳトランジスタＴ２のゲート－ソース間電圧を制御するのに適切な電圧レベルに変換する。図２から分かるように、固定基準電圧（例えば、ＧＮＤ）に関して動作する入力論理ブロック（２１５）とフライング基準電圧（ＳＷ）に関して動作するＨＳレベルシフターとの間の結合は、静電容量結合（２２０）により達成される。ＨＳ制御回路（２２５、２５５）は、図２に示されるＤＣ／ＤＣコンバータの出力ノードにおけるスイッチング電圧（ＳＷ）であるフライング基準電圧に関して動作する。
典型的な実施態様において、及び電源投入において、図２に示される従来技術の実施形態のゲート・ドライバ回路（２１０）は、最初にハイサイド・トランジスタ（Ｔ２）、又はハイサイド・トランジスタとローサイド・トランジスタ（Ｔ１，Ｔ２）との両方をオフにして、Ｔ１とＴ２との両方が安全なオフ状態になる一方、他の全てのＤＣ／ＤＣコンバータ関連回路が電源投入時に安定化するのを保証する。続いて、ゲート・ドライバ（２１０）は、ローサイド（ＬＳ）トランジスタＴ１を最初にオンにし、そのゲート電圧を閾値電圧を超えて駆動させる一方、ハイサイド（ＨＳ）トランジスタＴ２をオフにすることによって、（例えば、ＶＩＮからＳＷへの）ＤＣ電圧変換を制御できる。Ｔ１が導通しているため、ノードＳＷの電圧がＧＮＤになり、従ってそのＶＤＳがゼロに非常に近くなる可能性がある。また、Ｔ２のソースはＧＮＤに近いため、ＨＳトランジスタＴ２は、そのドレインに印加される全てのＶＩＮ電圧（そのＶＤＳ＝ＶＩＮ等）を阻止（hold off）する。
あるいはまた、図２に示される従来技術の実施形態のゲート・ドライバ（２１０）が、図２のＬＳトランジスタＴ１をオフにし、ＨＳトランジスタＴ２をオンにする場合に、出力ノードＳＷは電圧ＶＩＮに向けてハイに充電される。ＨＳトランジスタＴ２のオン期間（例えば、オン状態の時間の長さ）の間に、ＨＳトランジスタＴ２は導通し、ＬＳトランジスタＴ１は導通しないため、出力ノードＳＷの公称電圧は、オン期間の開始時と終了時の対応する充電及び放電期間中を除き、ＶＩＮに等しくなる。Ｔ２のオン期間中に、ＨＳトランジスタＴ２のゲート電圧は、ＨＳトランジスタＴ２をオンに保ち、強く導通等するように（例えば、Ｖｄｄ２＞＝Ｔ２のＶｔｈ、ここでＶｔｈはＨＳトランジスタＴ２の閾値電圧である））、出力ノードＳＷの電圧に関して（例えば、ＨＳトランジスタＴ２制御ブロック（２２５、２５５）へのＶｄｄ２＋ＳＷ電源によって供給されるＶｄｄ２に等しい電圧によって）正のままであり、それによってノードＳＷの電圧をＶＩＮに維持する。当業者は、静電容量結合（２２０）がＶＩＮの高電圧を降下させることにより、図２に示されるゲート・ドライバ（２１０）のＨＳ制御回路（２２５、２５５）の低電圧トランジスタにそのような高電圧が印加されるのを回避できることを認識するだろう。
上述したように、図２に示されるＨＳレベルシフター（２２５）への静電容量結合（２２０）は、ゲート・ドライバ回路（２１０）の入力端子ＩＮに提供されるタイミング制御情報を表すパルス信号ＨＸのエッジ情報のみの送信を許可する。図３Ａは、パルス信号ＨＸの立ち上がりエッジＬＥ及び立ち下がりエッジＴＥが示されるパルス信号ＨＸの処理を表すタイミング図を示している。ＨＳレベルシフター（２２５）内のエッジ検出回路は、ＬＥ及びＴＥエッジを検出し、対応する信号、検出エッジ信号を生成する。検出エッジ信号は、ＨＳトランジスタＴ２のオン／オフ状態を制御するのに適切な電圧で、ゲート制御パルスからＴ２ゲート制御を生成する処理回路に渡される。処理回路の遅延により、生成されたＴ２ゲート制御信号は、図３Ａに示されるように、検出エッジ信号のエッジに対して遅延したエッジを有する場合があり、図３Ａには、検出ＬＥエッジの処理遅延、ＬＥ処理遅延が示されている。
図３Ｂに示されるように、エッジ検出回路は、典型的に、入力で静電容量結合（２２０）と直列接続された抵抗器ＲＴＯＰを含む。抵抗器ＲＴＯＰは、後続のエッジ検出回路の入力でＤＣ電圧バイアスレベル（バイアス電圧）を設定するために使用される。従って、静電容量結合（２２０）及び抵抗器ＲＴＯＰは、図３Ｂに示されるように、パルス信号（例えば、ＨＸ）の受信したエッジに基づいて電圧レベルの変化を確立する。次に、後続のエッジ検出回路は、ＨＳトランジスタＴ２を制御するために、エッジ情報を論理及びタイミング情報に変換する。処理回路内の遅延により、ゲート制御パルスの立ち上がりエッジＬＥは、パルス信号ＨＸのパルス持続時間に近い量だけ遅延する可能性があり、従って、ノードＳＷにおける高電圧切替えイベントが、パルス信号ＨＸの立ち下がりエッジＴＥのエッジ検出と同時に発生する可能性がある。このような高電圧切替えイベントと立ち下がりエッジＴＥの検出との同時実行は、検出回路に立ち下がりエッジＴＥが検出されないような悪影響を与え、従って、ＨＳトランジスタＴ２を制御するゲート制御パルスが破損する可能性がある。そのような破損は、ＬＳトランジスタＴ１のオン状態と重複するＨＳトランジスタＴ２の延長されたオン状態を誘発し、それにより、スタック型トランジスタＴ１、Ｔ２を通るシュートスルー電流（shoot through current）を引き起こす可能性がある。当業者は、例えば、ＤＣコンバータの効率の低下、駆動されるトランジスタ（Ｔ１，Ｔ２）への損傷の潜在的なリスク、及びストレスの増大により、ＶＩＮ電圧を生成する電源が損傷する潜在的なリスク等の、シュートスルー電流に関連する悪影響をよく知っている。
図３Ａに示されるタイミング図は、パルス信号ＨＸの立ち下がりエッジ（ＴＥ）に関する潜在的なエッジ検出問題を示しているが、当業者は、上述した同様の悪影響のあるパルス信号ＨＸの立ち下がりエッジ又は立ち上がりエッジの検出にも同じ問題が存在し得ることを理解するであろう。
図３Ｃのタイミング図に示されるように、ＬＳトランジスタＴ１がオフに切り替えられた直後にノードＳＷが低電圧から高電圧に切り替わると、エッジ検出の問題も生じ得る。この場合に、ＳＷノードに結合されたフィルタの一部であるインダクタによって誘導される負の誘導電流が、ノードＳＷの電圧を高電圧に向けて駆動し、切替えイベントを引き起こす。ＨＳトランジスタＴ２のオン状態とＬＳトランジスタＴ１のオン状態とを分離するデッドタイムが、ＨＸ信号の立ち上がりエッジＬＥのエッジ処理遅延に略等しいと仮定すると、ＨＸ信号のＬＥエッジの検出が、切替えイベントと同時に発生する場合がある。図３Ａ及び図３Ｃに示されるタイミング図は、示された信号の上昇及び下降勾配を含む信号レベル及びタイミングをスケーリングすることを必ずしも示すことなく、エッジ検出イベントに対する切替えイベントの近接性を考慮して、従来技術の静電容量結合ＨＳレベルシフターで起こり得るエッジ検出問題を理解することを単に助けるためのものであることに留意されたい。
主にタイミング制御情報を表すパルス信号のエッジ情報のみを受信することに制限されている従来技術の静電容量結合ＨＳレベルシフターに関する上記の潜在的な問題に基づいて、本開示による実施形態は、パルス信号のエッジ情報だけでなく、ＤＣレベル情報も受信及び処理できるＨＳレベルシフターを提供する。これにより、エッジが失われてもＨＳレベルシフターが動作する高電圧ドメインでパルス信号を再生成できる。切替えイベントがエッジ検出フェーズと並行してエッジの欠落を引き起こす場合に、本開示によるＨＳレベルシフターは、ＤＣレベル情報に応答して適切なＨＳゲート制御信号を生成することができ、従って、ＤＣ／ＤＣコンバータの適切な機能を維持することができる。
図４は、本開示の実施形態によるゲート・ドライバ回路（４１０）のブロック図を示しており、ゲート・ドライバ回路（４１０）は、図１のスタック型高電圧ＧａＮトランジスタのＬＳトランジスタＴ１及びＨＳトランジスタＴ２を制御するために使用することができる。図２の静電容量結合（２２０）を使用してエッジ情報をＨＳレベルシフター（２２５）に送信し、高電圧ＶＩＮを降下させる従来技術のゲート・ドライバ回路（２１０）とは対照的に、本開示によるゲート・ドライバ（４１０）は、高電圧ＶＩＮを降下させながら、エッジ及びＤＣレベル情報の両方をＨＳレベルシフター（４２５）に送信するために並列の抵抗－静電容量結合を使用する。
図４から分かるように、ゲート・ドライバ回路（４１０）の入力端子ＩＮに提供され、第１の（静的）電圧ドメイン（ＧＮＤ、Ｖｄｄ１）で動作する共通入力論理ブロック（２１５）によって生成されるタイミング制御情報を表すパルス信号ＨＸが、並列の抵抗－静電容量結合（４２０）を介して、第２の（フライング）電圧ドメイン（ＳＷ、Ｖｄｄ２＋ＳＷ）で動作するＨＳレベルシフター（４２５）に送信される。従って、本開示によるゲート・ドライバ回路（４１０）は、そのＨＳ制御回路（４２０、４２５、４５５）及びＬＳ制御回路（４３５）を介して、低電圧トランジスタのみを使用することによって提供される利点を維持しながら、図２に関して上述した従来技術の静電容量結合構成に関連する潜在的な問題を排除する。本開示で使用される場合に、例えば、本教示による図４、図５Ａ、図５Ｃ、図６Ａ、図６Ｂ、図７、及び図９Ａの並列の抵抗－静電容量結合（４２０）等の「並列の抵抗－静電容量」結合又はネットワーク、図６Ａ、図６Ｂ、図７、及び図９Ａの並列の抵抗－静電容量ネットワーク（ＲＴＯＰ、ＣＴＯＰ）、及び図６Ａ、図６Ｂ、図７、及び図９Ａの並列抵抗－容量ネットワーク（ＲＢＩＡＳ、ＣＢＩＡＳ）は、１つ又は複数の直列接続された抵抗器のネットワークと１つ又は複数の直列接続されたコンデンサのネットワークとが並列接続された少なくとも１つの並列の抵抗器－コンデンサネットワークを含む。１つ又は複数の直列接続された抵抗器のネットワーク及び１つ又は複数の直列接続されたコンデンサのネットワークは、並列接続を規定する少なくとも２つの共通ノードを介して互いに結合され得る。
図４に示されるように、ＨＸ入力信号の相補信号であり、同じタイミング制御情報を表すパルス信号ＬＸが、ＬＳ制御回路（４３５）に供給され、ＬＳトランジスタＴ１のオン／オフ状態を制御するのに適切な電圧でゲート制御パルスを生成する。本開示の実施形態によれば、ＬＳ制御回路（４３５）は、ＨＳトランジスタＴ２を制御するために使用される結合回路（４２５、４５５）と同様（例えば同じ）であり得、ＨＳ制御回路（４２０、４２５、４５５）を介してＨＸ信号に提供されるものと略等しい、ＬＳ制御回路（４３５）を介したＬＸ信号の処理時間遅延を与える。従って、ＬＳ制御回路（４３５）の更なる実施態様の詳細は省略され得る。
図５Ａは、コンデンサＣ２０と並列接続された抵抗器Ｒ２０を含む並列の抵抗－静電容量結合（４２０）の本開示による例示的な実施形態を示しており、抵抗器Ｒ２０及びコンデンサＣ２０は、入力パルス信号Ｐｕｌｓｅのエッジ情報及びＤＣレベル情報を送信するために使用される。コンデンサＣ２０の高速応答時間によって、パルス信号Ｐｕｌｓｅの正確なエッジ情報がＨＳレベルシフター（４２５）に送信される一方、抵抗器Ｒ２０は、パルス信号のＤＣレベル情報をＨＳレベルシフター（４２５）に送信する経路を提供する。上記のように、コンデンサＣ２０は、高電圧ＶＩＮを降下させるために使用され、従って、ＨＳレベルシフター（４２５）の低電圧トランジスタの安全な動作を可能にする。加えて、抵抗器Ｒ２０は、高電圧ＶＩＮを降下させ、従って、ＨＳレベルシフター４２５の低電圧トランジスタの安全な動作も可能にする。
並列の抵抗－静電容量結合（４２０）は、並列に接続された抵抗器ＲＴＯＰ及びコンデンサＣＴＯＰを含む並列の抵抗－静電容量ネットワークによって補完され、並列の抵抗－静電容量ネットワークは、フライング電源Ｖｄｄ２＋ＳＷに結合された第１の共通ノードと、検出パルスが供給される抵抗－静電容量結合（４２０）の共通ノードに結合された第２の共通ノードとを有する。
図５Ａに示される本開示による並列の抵抗－静電容量結合を引き続き参照すると、当業者は、並列の抵抗－静電容量結合（４２０）と並列の抵抗－静電容量ネットワーク（ＲＴＯＰ、ＣＴＯＰ）との間の結合が、検出パルスのエッジを生成するための過渡的な（動的な）電圧応答を確立する容量性分圧器（Ｃ２０、ＣＴＯＰ）、及び検出パルスのＤＣレベルを生成するための静的な電圧応答を確立する抵抗性分圧器（Ｒ２０、ＲＴＯＰ）を形成することを認識するであろう。本開示の実施形態によれば、ＣＴＯＰ／Ｃ２０の静電容量比は、過渡応答と静的応答との間の滑らかな移行を与えるようにＲＴＯＰ／Ｒ２０の抵抗比に反比例又は略反比例することができ、それにより振幅（低電圧レベルと高電圧レベルとの差）が減少した入力パルス（図５Ｂに示される）と形状が類似した検出パルスを生成ことができる。
当業者は、図４の並列の抵抗－静電容量結合（４２０）を含むゲート・ドライバ（４１０）のモノリシック集積化が、コンデンサＣ２０の耐電圧に制限を設定し得ることを認識するであろう。従って、図５Ｃに示されるように、単一のコンデンサ（Ｃ２０）を複数の直列接続されたコンデンサに置き換えて、統合構成で組み合わされた耐電圧をより高くすることが望ましい場合がある。図５Ｃに示される構成では、直列接続されたコンデンサ（Ｃ２０１、Ｃ２０２、・・・、Ｃ２０ｎ）の総静電容量は、図５Ａを参照して上述したコンデンサＣ２０の値に応じて形成され得る。また、直列接続された抵抗（Ｒ２０１、Ｒ２０２、・・・、Ｒ２０ｎ）の総抵抗は、抵抗器Ｒ２０の値に応じて形成され得る。当業者は、図５Ａ及び図５Ｂに示される構成に基づく他の並列の抵抗－静電容量結合構成も可能であり、静電容量結合が、過渡的な電圧応答を確立して検出パルスのエッジを再生成するために使用され、抵抗結合が、静的な電圧応答を確立して検出パルスのＤＣレベルを再生成するために使用されることを理解するであろう。本明細書で使用される場合に、並列の抵抗－静電容量結合（４２０）の「等価静電容量」は、直列接続されたコンデンサ（Ｃ２０１、Ｃ２０２、・・・、Ｃ２０ｎ）の総静電容量を指し、図５Ａに示されるように、等価静電容量を有する単一のコンデンサＣ２０で表すことができる。
図５Ｃをさらに参照すると、Ｒ２０ｉ及びＣ２０ｉの直列要素の数が、異なる場合があるが、依然として機能的に動作する構成を提供できることに留意されたい。しかしながら、いくつかの実施形態では、堅牢性及び信頼性の懸念のために、直列接続されたコンデンサＣ２０ｉの「フローティング」中間ノードは望ましくない場合がある。抵抗器に接続されていない容量性ノードがある場合に、そのような容量性ノードにおけるＤＣ電圧は、関連するコンデンサの非常に小さくて非常に可変的なリーク電流に依存する。そのようなリーク電流は、複数のコンデンサＣ２０間の電圧降下の不一致の一因となり得、例えば、１つのコンデンサの降下が大きく、別のコンデンサの降下が小さい場合がある。従って、電圧の大きな降下を考慮して、コンデンサの電圧定格を考慮する必要がある。
図５Ｃを引き続き参照すると、当業者は、コンデンサＣ２０が電圧ＶＩＮ又はＶＩＮに略等しい電圧を降下させるので、静電容量比ＣＴＯＰ／Ｃ２０を十分に大きくする必要があり、従って抵抗比Ｒ２０／ＲＴＯＰも、検出パルスＤｅｔｅｃｔｅｄ Ｐｕｌｓｅの絶対電圧を、全ての動作条件下でフライング電圧ドメイン（ＳＷ、Ｖｄｄ２＋ＳＷ）の間に保つのに十分な大きさにする必要があることを理解するだろう。例えば、図５Ａを参照すると、ＳＷノードが０ボルト～１００ボルトに切り替わり、Ｖｄｄ２が５ボルトに等しい場合に、静電容量比ＣＴＯＰ／Ｃ２０は、１０５／５＝２１より大きくする必要がある。以下の表Ａは、静電容量比ＣＴＯＰ／Ｃ２０が２１に等しく、ＳＷノードが０ボルト～１００ボルトに切り替わり、Ｖｄｄ２が５ボルトに等しい場合の検出パルス信号Ｄｅｔｅｃｔｅｄ Ｐｕｌｓｅの振幅（電圧）を示している。
Figure 0007155255000001
本開示によるＨＳレベルシフターは、フライング電圧ドメイン（ＳＷ、Ｖｄｄ２＋ＳＷ）内で動作しながら、低振幅パルス信号を正確に処理することができる。上記の例を表す表に示されるように、検出パルスの絶対電圧は、マージンなしでフライング電圧ドメイン（ＳＷとＶｄｄ２＋ＳＷ）の間に正確に保持される。実際には、ＳＷが１００ボルトのときに検出パルス電圧を１００ボルトより高くするために、実際のＣＴＯＰ／Ｃ２０比が２１より大きくなることを意味する、供給レールから離れた電圧ヘッドルーム（headroom）が必要である。後述するように、ＳＷが０ボルトのときに検出パルス電圧を５ボルト未満にするには、追加のバイアス回路が必要になる場合がある。本開示によるＨＳレベルシフターの別の利点は、フライング基準電圧ＳＷ（例示的な場合によれば、０ボルト～１００ボルトに切り替えることができる）の高いスルーレート（slew rate）の存在下で低振幅パルス信号を正確に処理する能力である。
図６Ａは、上述した並列の抵抗－静電容量結合（４２０）を有するＨＳレベルシフター（４２５）の本開示による実施形態を示しており、低電圧トランジスタのみを含むフライング・コンパレータＣＯＭＰが、並列の抵抗－静電容量結合（４２０）と関連する並列の抵抗－静電容量ネットワーク（ＲＴＯＰ、ＣＴＯＰ）との組合せによって再生成される低振幅パルス信号低電圧を正確に処理するために使用される。本明細書で使用される場合に、「フライング・コンパレータ」という表現は、スイッチング電圧（ＳＷ、Ｖｄｄ２＋ＳＷ）によって規定されるフライング電圧ドメイン等のフライング電圧ドメインで動作するコンパレータを指し、ここでＳＷは、０ボルト～１００ボルト、又はその逆に切り替えることができ、低耐圧トランジスタのみを含む。当業者は、高電圧半導体デバイス（Ｔ１，Ｔ２）の制御の際に、追加の正確性（例えば、タイミング）及び柔軟性（例えば、パルス長さが短い広範な出力デューティサイクル）を可能にするそのようなフライング・コンパレータによって提供される利点を理解するだろう。本開示によるフライング・コンパレータＣＯＭＰの更なる実施態様の詳細は、以下の段落で提供される。
本開示の実施形態によれば、図６Ａに示されるように、フライング・コンパレータＣＯＭＰには、それぞれの並列の抵抗－静電容量結合（４２０）を通じて相補的な入力パルス（ＩＮ＿Ａ、ＩＮ＿Ｂ）を送信することにより得られる差動信号を供給することができる。相補的な入力パルス（ＩＮ＿Ａ、ＩＮ＿Ｂ）は、図４に示されるゲート・ドライバ（４１０）の入力端子ＩＮに供給される入力信号の処理を介して取得され得、この場合に、入力信号ＨＸ＝（ＩＮ＿Ａ、ＩＮ＿Ｂ）である。あるいはまた、入力信号ＨＸは単一の信号であってもよく、相補的な入力パルス（ＩＮ＿Ａ、ＩＮ＿Ｂ）の生成は別個の回路（図示せず）内で提供してもよい。フライング・コンパレータＣＯＭＰは、ＨＳレベルシフター（４２５）の低耐圧トランジスタベースの論理ゲート（４２８）による後続の処理に十分な大きさの振幅レベルを有する相補的な出力信号（ＯＵＴ＿Ａ、ＯＵＴ＿Ｂ）を出力する。
図６Ａから分かるように、各入力パルス（ＩＮ＿Ａ、ＩＮ＿Ｂ）は、それぞれの並列の抵抗－静電容量ネットワーク（ＲＴＯＰ、ＣＴＯＰ）に結合されたそれぞれの並列の抵抗－静電容量結合（４２０）を介して送信される。従って、そのような各入力パルスは、上述した図５Ａ、図５Ｂ、図５Ｃに関連して説明したのと同じ処理を受ける。図６Ａから分かるように、各並列の抵抗－静電容量結合（４２０）とそれぞれの並列の抵抗－静電容量ネットワーク（ＲＴＯＰ、ＣＴＯＰ）との間の共通ノードは、フライング・コンパレータＣＯＭＰの正／負入力（非反転／反転入力とも呼ばれる）に接続される。静的な電圧ドメイン（ＧＮＤ、Ｖｄｄ１）で生成される入力パルス（ＩＮ＿Ａ、ＩＮ＿Ｂ）は、低電圧レベル（例えば、０ボルト）と高（レール）電圧レベル（例えば、Ｖｄｄ１）との間で動作し得ることに留意されたい。例示的な一実施形態によれば、Ｖｄｄ１は２．５ボルト～５ボルトの範囲であり得る。例示的な実施形態によれば、Ｖｄｄ２は２．５ボルト～５ボルトの範囲であり得、ノードＳＷにおけるスイッチング電圧は０ボルト～１００ボルトの間で切り替えられ得る。当業者は、確立された設計目標及びパラメータに基づいて異なる電圧をどの様に選択するかを知っているので、そのような例示的な電圧は、本開示の範囲を限定するものとみなすべきではないことに留意されたい。例えば、ノードＳＷにおけるスイッチング電圧は、１２ボルトを超える任意の高電圧に切り替わることがあり、必要に応じて、対応する並列の抵抗－静電容量結合（４２０）の等価静電容量Ｃ２０をそれに応じて調整することができる。
当業者は、図６Ａのフライング・コンパレータＣＯＭＰ等のコンパレータの入力段が、その差動入力信号の共通モード電圧の特定の範囲に亘って動作し得ることを容易に知っている。当業者は、共通モード電圧が、基準電圧（例えば、ノードＳＷの電圧）に対するコンパレータへの入力信号のＤＣ電圧レベルであることを容易に知っている。従って、フライング・コンパレータＣＯＭＰの適切な動作のために、フライング・コンパレータＣＯＭＰへの差動入力の共通モード電圧は、並列の抵抗－静電容量結合（４２０）と並列の抵抗－静電容量ネットワーク（ＲＴＯＰ、ＣＴＯＰ）との間の共通ノードによって供給され、フライング電圧ドメイン（ＳＷ、Ｖｄｄ２＋ＳＷ）のスイッチングレベルに関係なく、フライング・コンパレータＣＯＭＰの許容可能な動作電圧範囲内に留まる必要がある。
本開示の実施形態によれば、静電容量比ＣＴＯＰ／Ｃ２０及び抵抗比ＲＴＯＰ／Ｒ２０は、入力パルス（ＩＮ＿Ａ、ＩＮ＿Ｂ）に基づいて、検出パルスを、フライング・コンパレータＣＯＭＰの許容動作電圧範囲内の電圧レベルで、フライング・コンパレータＣＯＭＰの正／負入力に供給するように構成される。本開示のいくつかの例示的な実施形態によれば、比がフライング・コンパレータへの差動入力信号の振幅にも影響するため、そのような比は、フライング・コンパレータへの差動入力信号の振幅をできるだけ大きくしながら、フライング・コンパレータの許容可能な動作電圧範囲内にある差動入力信号の共通モード電圧レベルを提供するように構成され得る。当業者は、フライング電圧ドメイン（ＳＷ、Ｖｄｄ２＋ＳＷ）の高電圧レベル（例えば、１００ボルト、１０５ボルト）に基づいて比を選択することは、フライング電圧ドメインの低電圧レベル（０ボルト、５ボルト等）の差動信号振幅と共通モード電圧範囲との両方の条件を満たすことを認識するであろう。本教示によるレベルシフターの最終レイアウトに存在し得る寄生容量を考慮して、ＣＴＯＰ及びＣ２０の静電容量も調整することができる。この場合に、上記のように、ＣＴＯＰ／Ｃ２０及びＲＴＯＰ／Ｒ２０の比は、寄生容量を考慮して略反比例するように選択され得る。このような逆比例関係は正確である必要はなく、むしろ近似値としてみなされることに留意されたい。
当業者は、例えば（１００ボルト、１０５ボルト）のフライング電圧ドメイン（ＳＷ、Ｖｄｄ２＋ＳＷ）の所与の高電圧レベルの比を選択することは、フライング・コンパレータＣＯＭＰの許容動作電圧範囲内にある入力差動信号の共通モード電圧レベルを提供し、そのように選択された比は、例えば（５０ボルト、５５ボルト）等の、より低い電圧レベルのフライング・コンパレータの動作電圧範囲要件も満たすことも認識するであろう。より低い高電圧レベルが提供される場合に、フライング・コンパレータへの差動入力信号の振幅を増大させることが望ましい場合があるが、必ずしも必要ではない。本開示の実施形態によれば、差動入力信号のそのような増大した振幅は、図６Ｂに示されるように相補的な入力パルス（ＩＮ＿Ａ、ＩＮ＿Ｂ）の電圧レベルを増大させるチャージポンプ回路（２１５ａ、２１５ｂ）によって提供され得る。
プログラマブル・チャージポンプ回路（２１５ａ、２１５ｂ）はまた、フライング電圧ドメイン（ＳＷ、Ｖｄｄ２＋ＳＷ）の高電圧レベルの異なる値に従って、相補的な入力（ＩＮ＿Ａ、ＩＮ＿Ｂ）の電圧レベルをプログラムによって調整するために使用され得る。これにより、入力パルス（ＩＮ＿Ａ、ＩＮ＿Ｂ）の振幅が増大した状態で、必要なより高い静電容量比ＣＴＯＰ／Ｃ２０による、フライング・コンパレータへの差動入力信号の振幅の減少を補償することで、より高い高電圧レベル（例えば２００～３００ボルト以上）で動作でき、これにより、差動入力信号の振幅をフライング・コンパレータＣＯＭＰで検出可能なレベルで効果的に提供する。図６Ｂは、共通入力論理ブロック（２１５）の一部としてチャージポンプ回路（２１５ａ、２１５ｂ）を示しているが、このような例示的な区分けは、当業者が、図６Ｃに示されるように、チャージポンプ（２１５ａ、２１５ｂ）がＨＳ制御回路（４２０、４２５、４５５）の一部でもあり得ることを理解するので、本開示の範囲を限定するものとみなすべきではない。一般に、当業者は、特定の用途及びパッケージングに基づいて、本願で議論される回路をどの様に区分けするかを知っているだろう。そのため、本開示の様々な図に示されている区分けは、本開示の範囲を限定するものとみなすべきではない。
図６Ａに示される本開示によるＨＳレベルシフター（４２５）をさらに参照すると、フライング・コンパレータＣＯＭＰの入力段のバイアス点（例えば、電圧）が、フライング・コンパレータＣＯＭＰの正／負入力に結合された並列の抵抗－静電容量ネットワーク（ＲＢＩＡＳ、ＣＢＩＡＳ）によって提供される。コンデンサＣＢＩＡＳの高速応答時間により、フライング電圧ドメイン（ＳＷ、Ｖｄｄ２＋ＳＷ）のフライング・イベントに応答するバイアス点の素早い追跡が可能になる一方、抵抗器ＲＢＩＡＳにより、フライング電圧ドメイン（ＳＷ、Ｖｄｄ２＋ＳＷ）の安定した電圧レベルに基づいてバイアス点を維持できる。当業者は、そのようなバイアス点が、フライング・コンパレータＣＯＭＰの正／負入力において、上述したフライング・コンパレータＣＯＭＰの動作電圧範囲内に留まる電圧レベルを確立することを認識するであろう。
本開示によるＨＳレベルシフター（４２５）の更なる詳細が図７に示されている。特に、図７は、当業者に広く知られているフライング・コンパレータＣＯＭＰの内部回路ブロックを示す。図７から分かるように、そのような内部回路ブロックは、入力段と出力段とを含み得る。入力段は、トランジスタ（Ｍ１、Ｍ２、Ｍ３）と、差動入力信号に負荷（例えば、受動、能動）を与える負荷回路とを含み、（例えば、トランジスタＭ１、Ｍ２を介して）差動入力信号を受信するために、コンパレータＣＯＭＰの正／負の入力端子（図７で＋、－で示される）に結合される。出力段は、トランジスタ（Ｍ４、Ｍ６）を含む出力段Ａと、トランジスタ（Ｍ７、Ｍ８）を含む出力段Ｂとして示され、出力段Ａ及び出力段Ｂは、コンパレータＣＯＭＰのそれぞれの出力端子に結合され、トランジスタ（Ｍ４、Ｍ７）を介した相補的な出力信号（ＯＵＴ＿Ａ、ＯＵＴ＿Ｂ）を出力する。トランジスタ（Ｍ３、Ｍ５、Ｍ６、Ｍ８）等の他のトランジスタを使用して、例えば、様々な内部回路ブロック（例えば、入力段及び出力段）に電流バイアスを与えることができる。コンパレータの内部動作は、当業者に広く知られており、本開示の範囲外であることに留意されたい。
図７をさらに参照すると、上記のように、本開示によるフライング・コンパレータの内部回路ブロックで使用される様々なトランジスタ（例えば、Ｍ１～Ｍ７）は、例えば、低電圧Ｖｄｄ２（例えば、２．５～５ボルト）に耐えることができる低電圧トランジスタのみである。当業者は、フライング・コンパレータＣＯＭＰ等のアナログ・コンパレータが、フライング・コンパレータＣＯＭＰの低電圧トランジスタが供給電圧に関して高インピーダンスノード（例えば、ゲート、ドレイン、ソース）を有し得る条件を生成する電流バイアス回路を含むことを容易に知っている。そのようなトランジスタの中には、供給電圧に関して低インピーダンスを有するノードもあり得る。
従って、図８Ａを参照すると、供給電圧が、低電圧トランジスタＭ８１の高インピーダンスノードの電圧応答時間よりも短い時間（例えば、１ｎｓ）で第１の電圧（例えば、Ｖｄｄ２＝５ボルト）から第２の電圧（例えば、Ｖｄｄ２＋ＳＷ＝１０５ボルト）まで飛ぶ（fly）（切り替わる：switch）場合に、高インピーダンスノードの電圧は、（例えば、フライング電圧への静電容量結合によって得られる高速電圧応答時間を有する）低インピーダンスノードの電圧よりも遅れる。従って、２つのノードの間の電圧の遅れにより、トランジスタの耐圧（例えば、降伏電圧）よりも大幅に大きい電圧降下がトランジスタの２つのノード間に発生し、それによりトランジスタＭ８１のゲート破壊（ＴＤＤＢ）又はホットキャリア注入（ＨＣＩ）関連の信頼性の問題が生じる。そのため、本開示の一実施形態によれば、低電圧トランジスタのみを含むクランプが、本開示のフライング・コンパレータＣＯＭＰ内のデバイスのそのような低インピーダンス及び高インピーダンスノードに亘って戦略的に使用され、それにより、フライング電源の高いスルーレートにもかかわらず低電圧デバイスの安全な動作が可能になる。これは図８Ｂに示されている。このようなクランプは、上部クランプと呼ばれる上部ローカル電源レール（例えば、Ｖｄｄ２＋ＳＷ）、又は下部クランプと呼ばれる下部ローカル電源レール（例えば、ＳＷ）のいずれかに結合できる。
図８Ｂを参照すると、低電圧トランジスタＭ８２は、本開示によるクランプとして機能し、トランジスタＭ８１の高インピーダンスノードと低インピーダンスとの間の電圧差が（トランジスタの耐電圧内に留まりながら）クランプ・トランジスタＭ８２をトリガするのに十分なほど低く又は負になるときに、低電圧トランジスタＭ８１の高インピーダンスノードをフライング電圧（Ｖｄｄ２＋ＳＷ）にする。低電圧トランジスタＭ８１は、フライング電圧に関して高インピーダンスノードと低インピーダンスノードとの組合せを有するフライング・コンパレータＣＯＭＰ内の任意の低電圧トランジスタであり得ることに留意されたい。換言すれば、本開示によるクランプは、図７に示されるフライング・コンパレータの入力段に関連するノード以外のノードに設けられ得る。当業者は、本開示によるクランプ機能を提供するために低電圧トランジスタ（例えば、Ｍ８２）を使用する利点を理解し、従って、例えば、当技術分野で知られている高電圧整流器等の高電圧デバイスを必要としないことを理解するだろう。また、ゲート容量Ｃｇを有するトランジスタＭ８１の低インピーダンスノードは、スイッチング電圧ＳＷの高速遷移中のみ低インピーダンスとみなされ得ることに留意されたい。また、トランジスタＭ８１の高インピーダンスノードは、そのノードの電圧が低下してトランジスタＭ８１がオフになる場合（例えば、Ｖｇｓ＞Ｖｔｈ）のみ、高インピーダンスとみなされ得、それ以外は、そのようなノードは低インピーダンスノードである（例えば、Ｖｇｓ＜Ｖｔｈ）。
いくつかの例示的な実施形態によれば、フライング電圧ドメイン（ＳＷ、Ｖｄｄ２＋ＳＷ）の低電圧Ｖｄｄ２は、本教示によるＨＳレベルシフター（４２５）で使用される低電圧トランジスタの耐電圧能力よりも大きくてもよい。非限定的な例示的ケースによれば、低電圧トランジスタの耐電圧能力は２．５ボルトであり得、電圧Ｖｄｄ２は約５ボルトであり得る。従って、ＨＳレベルシフター（４２５）内のフライング・コンパレータＣＯＭＰ及び他の回路の低電圧トランジスタを保護するために、当業者に知られているカスコード・トランジスタ構成を使用して、電圧Ｖｄｄ２を複数の低電圧トランジスタに分割してもよく、これにより、どのトランジスタもその耐電圧能力よりも高い電圧を受けない。これは図９Ａに示されており、ここで、フライング・コンパレータＣＯＭＰの（差動）入力段は、トランジスタ（Ｍ１１、Ｍ１２）を含む（差動）カスコード段を含み、このカスコード段は、トランジスタが耐電圧能力より高い電圧を受けないように、電圧Ｖｄｄ２をフライング・コンパレータＣＯＭＰの複数のトランジスタに亘ってさらに分割する。図９Ａに示されるように、カスコード段のトランジスタをバイアスするために、別個の並列の抵抗－静電容量ネットワーク（ＲＢＩＡＳ、ＣＢＩＡＳ）が提供され得る。
本教示によるＨＳレベルシフター（４２５）内のフライング・コンパレータＣＯＭＰ及び他の回路で使用される低電圧トランジスタの任意の２つのノード間の電圧の更なる制限は、フライング電圧ドメイン（ＳＷ、Ｖｄｄ２＋ＳＷ）に基づく中間レールフライング・バイアス電圧ＶＭＩＤを介して関連する内部トランジスタをバイアスすることにより提供され得る。中間レールフライング・バイアス電圧ＶＭＩＤは、ノードＳＷに供給されるフライング基準電圧よりも高い電圧レベル１／２×Ｖｄｄ２になるように構成できる。例えば、ノードＳＷのフライング基準電圧が０ボルトから１００ボルトに飛び、Ｖｄｄ２が５ボルトに等しい場合に、中間レールフライング・バイアス電圧ＶＭＩＤは、２．５ボルトから１０２．５ボルトに飛ぶ。図９Ａに示されるように、トランジスタ（Ｍ１３、Ｍ１４、Ｍ１６、Ｍ１７、Ｍ１８）は、フライング・コンパレータＣＯＭＰに供給される中間レールフライング・バイアス電圧ＶＭＩＤでバイアスされる。
図９Ａは、低電圧トランジスタの任意の２つのノード間の電圧降下をトランジスタの関連する耐電圧能力（例えば、２．５ボルト）内に制限するように、フライング・コンパレータＣＯＭＰをフライング電圧ドメイン（ＳＷ、Ｖｄｄ２＋ＳＷ）から動作させる間の、フライング・コンパレータＣＯＭＰの内部低電圧トランジスタのゲートに供給される中間レールフライング・バイアス電圧ＶＭＩＤを示しており、ここでＶｄｄ２は上記の耐電圧（例えば、Ｖｄｄ２＝５ボルト）よりも大きくなる。図９Ａから分かるように、フライング・コンパレータＣＯＭＰの出力段を中間レールフライング・バイアス電圧ＶＭＩＤでバイアスすることにより、相補的な出力信号（ＯＵＴ＿２Ａ、ＯＵＴ＿２Ｂ）をレベルＳＷ及び１／２×Ｖｄｄ２内で動作させることができる。同様に、図９Ｂは、（１／２×Ｖｄｄ２）の耐電圧能力を有する低電圧トランジスタＭ９１～Ｍ９４を含むフライング電圧ドメイン（ＳＷ、Ｖｄｄ２＋ＳＷ）で動作する論理ゲート（９００）を示しており、ここで中間レールフライング電圧ＶＭＩＤは、論理ゲート（９００）の出力端子ＯＵＴにおける出力状態条件にかかわらず、トランジスタＭ９１～Ｍ９４のうちの任意の２つのノード間の電圧を制限するように、トランジスタＭ９２、Ｍ９３をバイアスする。
図９Ｂの論理ゲート（９００）をさらに参照すると、当業者は、トランジスタＭ９１、Ｍ９２が、フライング電圧ドメイン（ＳＷ＋１／２×Ｖｄｄ２、ＳＷ＋Ｖｄｄ２）内で動作する入力ＩＮ１を有する論理インバータとみなされ得、トランジスタＭ９３、Ｍ９４が、フライング電圧ドメイン（ＳＷ、ＳＷ＋１／２×Ｖｄｄ２）内で動作する入力ＩＮ２を有する論理インバータとみなされ得ることを認識するだろう。図９Ｂから分かるように、両方の入力ＩＮ１、ＩＮ２がそれらの低（low）状態にあるときに、出力端子ＯＵＴにおける出力状態は、対応する電圧レベルＶｄｄ２＋ＳＷを有する高（high）状態にあり、両方の入力ＩＮ１、ＩＮ２がそれらの高状態にあるときに、出力端子ＯＵＴの出力状態は、対応する電圧レベルＳＷの低状態である。当業者は、入力論理状態の組合せ（ＩＮ１、ＩＮ２）＝（高、低）について、出力端子ＯＵＴの電圧レベルがＳＷ＋１／２×Ｖｄｄ２になる可能性があることを認識するだろう。
上述した図９Ｂの例示的な論理インバータに基づいて、（ＳＷ＋１／２×Ｖｄｄ２、ＳＷ＋Ｖｄｄ２）又は（ＳＷ、ＳＷ＋１／２×Ｖｄｄ２）のフライング電圧ドメインのいずれかで動作する異なる機能（ＡＮＤ、ＮＡＮＤ、ＮＯＲ、ＯＲ等）の論理ゲート設計することは当業者の能力の範囲内であり、ここで中間レールフライング電圧ＶＭＩＤを使用して、Ｖｄｄ２電圧よりも低い耐電圧能力を有するトランジスタをバイアスする。そのため、図６Ａに示されるＨＳレベルシフター（４２５）の論理ゲート（４２８）は、（ＳＷ＋１／２×Ｖｄｄ２、ＳＷ＋Ｖｄｄ２）又は（ＳＷ、ＳＷ＋１／２×Ｖｄｄ２）のフライング電圧ドメインで動作するように設計できるようになる。いくつかの例示的な実施形態によれば、別個のレベルシフターを使用して、論理レールをシフトすることができる。固定電圧シフト（例えば、０－２．５Ｖから２．５－５Ｖ）を与えるこれらのタイプのレベルシフターは、当業者に知られている。
フライング・コンパレータＣＯＭＰは、高インピーダンスの相補的な出力信号（ＯＵＴ＿Ａ、ＯＵＴ＿Ｂ）を有する。高速ＳＷフライング・イベント中に、これらの２つの出力は通常一緒になる（つまり、フライング電圧ドメインを飛行している（動いている）間に実質的に同じ値に達する）。例えば、ＯＵＴ＿Ａ＝論理０及びＯＵＴ＿Ｂ＝論理１の場合に、ＳＷがハイになる（つまり、０ボルトから１００ボルトに切り替わる）と、スイッチング遷移中にＯＵＴ＿Ｂの論理１が論理０に下がり、下部クランプがアクティブになる。逆に、ＳＷがローになる（つまり、１００ボルトから０ボルトに切り替わる）と、スイッチング遷移中にＯＵＴ＿Ａの論理０が論理１に上がり、上部クランプがアクティブになる。事実上、図１０Ａのタイミング図に示されるように、ＳＷフライング・イベント中に、ＯＵＴ＿Ａ－ＯＵＴ＿Ｂ＝０である。これにより、差分信号を介してスイッチングノードＳＷでの切替えイベントを識別し、それに応じて、出力信号ＯＵＴの論理ゲート（図６Ａの４２８）による処理段階中に作用することが可能になる。換言すると、本教示によるラッチの周りの論理回路とともにフライング・コンパレータＣＯＭＰの高インピーダンスノードをクランプすると、切替えイベント中に不要なグリッチ（glitch：異常）を除去するフィルタ状ブロックが形成される。
従って、差分信号ＯＵＴ＿Ａ－ＯＵＴ＿Ｂの非ゼロ値のみに作用するように（従って、ゼロ値を拒否するように）構成されるロジックを設計することにより、スイッチングノードＳＷでの切替えイベントの影響を受けない、本開示によるＨＳレベルシフターの出力信号ＯＵＴ（４２５）を供給することができることになる。そのような例示的な論理回路が図１０Ｂに示されており、ここで、ＳＲ（セット－リセット）ラッチ（１３０）が、差分信号ＯＵＴ＿Ａ－ＯＵＴ＿Ｂの非ゼロ値にのみ作用するように使用される。当業者は、ＳＲラッチ（１３０）への相補的な入力レベルを介して選択される２つの安定した出力状態を含む、ラッチ（１３０）の動作及び機能の原理をよく知っている。インバータ・ゲート（１１０、１１５）、ＮＡＮＤゲート（１２０、１２５）、及びＡＮＤゲート（１４０）を含む補助論理ゲートは、ＳＲラッチ（１３０）を補完して、図１０Ａのタイミング図による論理ゲート回路（４２８）の望ましい機能を提供する。図１０Ｂに示される論理ゲートは、電圧Ｖｄｄ２（例えば、５ボルト）よりも低い耐電圧能力（例えば、１／２×Ｖｄｄ２）を有する低電圧トランジスタのみを含み得ることに留意されたい。従って、そのような論理ゲートは、図９Ｂを参照して上述したように、（ＳＷ、１／２×Ｖｄｄ２＋ＳＷ）又は（１／２×Ｖｄｄ２＋ＳＷ、Ｖｄｄ２＋ＳＷ）のいずれかで動作する。
本開示の例示的な一実施形態によれば、図１０Ｂに示される論理ゲートは、（ＳＷ、１／２×Ｖｄｄ２＋ＳＷ）に亘って動作し得る。図１０Ａの対応するタイミング図から分かるように、出力信号ＯＵＴの立ち上がりエッジに対する論理ゲートのトリップ点が、差分信号ＯＵＴ＿Ａ－ＯＵＴ＿Ｂの０ボルトと２．５ボルトとの間の中間電圧（例えば、１．２５ボルト）で発生し、出力信号ＯＵＴの立ち下がりエッジに対する論理ゲートのトリップ点は、差分信号ＯＵＴ＿Ａ－ＯＵＴ＿Ｂの－２．５ボルトと０ボルトとの間の中間電圧（例えば、－１．２５ボルト）で発生する。これらトリップ点によって与えられるそのような大きなヒステリシス（＋１．２５～（－１．２５）＝２．５ボルト）によって、本開示による論理ゲート回路（４２８）の堅牢な設計が可能になる。
図１０Ａのタイミング図は、差分信号ＯＵＴ＿Ａ－ＯＵＴ＿Ｂに基づいて図１０Ｂの論理回路（４２８）の機能の簡略化された表現とみなされ得、これは、フライング・イベント中に回路が誤ってトリガするのを防ぐためにおよそ２．５ボルトのヒステリシスを有することに等しいことに留意されたい。例えば、図１０Ａに示されるように、差分信号ＯＵＴ＿Ａ－ＯＵＴ＿Ｂの－２．５ボルトから＋２．５ボルトの立ち上がりエッジ遷移により、論理回路（４２８）が＋１．２５ボルトでトリガされ得る。また、差分信号ＯＵＴ＿Ａ－ＯＵＴ＿Ｂの＋２．５ボルトから－２．５ボルトの立ち下がりエッジ遷移により、論理回路（４２８）が－１．２５ボルトでトリガされ得る（＋１.２５－（－１．２５）＝２．５ボルトのヒステリシスを与える）。一方、図１０Ａから分かるように、フライング・イベントに起因するグリッチにより、差分信号ＯＵＴ＿Ａ－ＯＵＴ＿Ｂが０ボルトになる可能性があり、これは回路（４２８）で使用されるロジックをトリガするには不十分である。これがどの様に機能するかを説明するために、図１０Ｂを参照されたい。ＯＵＴ＿Ａ及びＯＵＴ＿Ｂは相補信号である。ＮＡＮＤゲート（１２０）はＯＵＴ＿Ａ及び／ＯＵＴ＿Ｂに接続され、従って、ＮＡＮＤゲート（１２０）は、低論理レベルを出力し、ＯＵＴ＿ＡがハイでＯＵＴ＿Ｂがローのときに、ＳＲラッチ（１３０）出力をハイに設定する。ＮＡＮＤゲート（１２５）は、／ＯＵＴ＿Ａ及びＯＵＴ＿Ｂに接続され、従って、ＮＡＮＤゲート（１２５）は、低論理レベルを出力し、ＯＵＴ＿ＡがローでＯＵＴ＿Ｂがハイのときに、ＳＲラッチ（１３０）出力をローにリセットする。事実上、ＳＲラッチ（１３０）の状態を変化させるには２つの遷移が必要である。つまり、ＳＲラッチ（１３０）の出力状態を変化させるには、ＯＵＴ＿ＡとＯＵＴ＿Ｂとの両方によって状態を変化させる必要がある。フライング・イベントが出力ＯＵＴ＿Ａ及びＯＵＴ＿Ｂの１つのみの状態を変化させるため、このようなフライング・イベントはＳＲラッチ（１３０）の状態を変化させない場合がある。
本開示の非限定的な実施形態によれば、ＨＳレベルシフター（４２５）の出力信号ＯＵＴは、図１０Ｂに示されるように、イネーブル信号Ｅｎａｂｌｅ＿ｏｕｔによってゲート制御され得る。当業者は、論理ゲート回路（４２８）が差動入力信号（ＯＵＴ＿Ａ、ＯＵＴ＿Ｂ）をシングルエンド出力信号ＯＵＴに変換することを理解するであろう。
本開示の例示的な実施形態によれば、図１０Ｂに示される出力信号ＯＵＴは、バッファされ、図９Ｂに示される入力ＩＮ２に供給され得る。出力信号ＯＵＴは、その論理レベルを（０，１／２×Ｖｄｄ２）から（１／２×Ｖｄｄ２，Ｖｄｄ２）にシフトするレベルシフターにも供給される。次に、レベルシフターの出力は、図９Ｂに示される入力ＩＮ１に供給され得る。
図４のゲート・ドライバ回路を再び参照すると、そのようなＤＣ電圧変換回路を効率的且つ信頼性の高い方法で動作させるためには、ローサイド・トランジスタＴ１及びハイサイド・トランジスタＴ２が同時にオンにならないか、又はＶＩＮとＧＮＤとの間に短絡が存在する（シュートスルー電流を生じさせる）ことが望ましく、そのシュートスルー電流により電力を浪費し、潜在的に回路及びトランジスタデバイスＴ１及びＴ２を損傷させ得る。レイアウト、製造、又は他の変動によって生じることが多い、上述したようなローサイド制御経路とハイサイド制御経路との間の伝搬遅延の違いにより、Ｔ１におけるオン制御信号（例えば、ＬＳ制御回路４３５が出力する信号のエッジ）は、相補的なオフ信号（例えば、ＨＳ制御回路４２０、４２５、４５５によって出力される信号のエッジ）がＴ２に到達する前に、到達することができ、従って、トランジスタＴ１及びＴ２の両方がオンであるオーバーラップ時間を提供する。オーバーラップ時間の間に、両方のトランジスタがオンになり、上記の問題が発生する。
従って、本開示の実施形態によれば、図４のゲート・ドライバ回路（４１０）は、上述したようにデッドタイム制御を提供するデッドタイム・コントローラを装備するように構成される。そのようなデッドタイム・コントローラは、図４に示される共通入力論理ブロック（２１５）の一部であり得、そして低電圧電源Ｖｄｄ１と基準電位ＧＮＤとの間で動作する。従って、本開示の様々な実施形態によるデッドタイム・コントローラは、それらの耐圧内で動作する低電圧トランジスタを含む。
図１１は、入力バッファ（１０２６）と論理ブロック（１０２７）との間に配置されたデッドタイム・コントローラ（１０２５）を含む共通入力論理ブロック（１０１５）の詳細を示している。そのような共通入力論理ブロックは、図４に示されるブロック（２１５）であってもよい。図１１から分かるように、入力信号ＩＮは入力バッファ（１０２６）に供給され、入力バッファ（１０２６）は、デッドタイム調整のために、入力信号のバッファバージョンＤＴ＿ＩＮをデッドタイム・コントローラ（１０２５）に提供する。次に、デッドタイム・コントローラ（１０２５）は、ＤＴ＿ＩＮ信号のエッジを調整し、制御信号ＣＮＴＬに基づいてローサイド・デッドタイム調整信号ＤＹ＿ＬＸ及びハイサイド・デッドタイム調整信号ＤＴ＿ＨＸを供給する。次に、デッドタイム調整信号は論理ブロック（１０２７）に送られ、論理ブロック（１０２７）は、信号ＤＹ＿ＬＸに対応する信号ＬＸを生成してローサイド・トランジスタＴ１のタイミング制御を提供し、且つ信号ＤＴ＿ＨＸに対応する信号ＨＸを生成してハイサイド・トランジスタＴ２のタイミング制御を提供する。デッドタイム・コントローラ（１０２５）及び論理ブロック（１０２７）の様々な機能は、論理ブロック（１０２７）に供給される制御信号ＣＮＴＬを介して制御される。本開示の例示的な実施形態によれば、制御信号ＣＮＴＬの制御下で、論理ブロック（１０２７）は、デッドタイム・コントローラ（１０２５）によって生成されたＤＹ＿ＬＸ及びＤＴ＿ＨＸ信号を、図１０に示されるゲート・ドライバ回路（１０１０）の処理ブロックの次のステージへ／から渡す又は阻止する。当業者は、（デッドタイム・コントローラの機能的な説明を明確にするために図４～図１１には示されていない、）図４のゲート・ドライバ回路（４１０）の他のシステムレベルの動作のために他の論理機能及び対応する信号が必要とされる場合があることを認識するであろう。
図１１から分かるように、及び本開示のいくつかの実施形態によれば、デッドタイム制御回路（１０２５）は、シングルエンド入力信号ＤＴ＿ＩＮに基づいて所望のデッドタイムを有する差動出力を生成する。図１１に示される例示的な実施形態によれば、デッドタイム・コントローラ（１０２５）は、タイミング調整信号ＤＴ＿ＨＸ及びＤＹ＿ＬＸを互いに独立して生成できる固定又はプログラム可能なタイミング制御回路を使用できる。
上述したように、ＶＩＮは大きな電圧、例えば１０～１００Ｖ以上であり得るため、各ＧａＮ ＦＥＴ（Ｔ１，Ｔ２）のオン抵抗Ｒｏｎは、トランジスタＴ１及びＴ２に損傷を与えないように低く、例えば＜１Ωにされ、このようなトランジスタは同時にオン（導通）しないか、等価的に、図１２Ａに示されるように、トランジスタＴ１及びＴ２の両方が制御信号ＨＳ＿ｏｕｔ及びＬＳ＿ｏｕｔの高レベルでオンになると仮定すると、ＨＳ＿ｏｕｔ及びＬＳ＿ｏｕｔ信号は同時にハイにならないようにすることが望ましい。Ｔ１とＴ２との両方のトランジスタを同時にオンにすると、トランジスタに非常に大きなシュートスルー電流が流れる。これは、図４に示される回路の効率を劇的に低下させるという望ましくない影響を有し、且つ潜在的にＴ１及びＴ２を損傷させ得る。上記のように、ＬＳ＿ｏｕｔ及びＨＳ＿ｏｕｔ信号のタイミング（例えば、相対的なエッジ位置）を慎重に制御することで、このような望ましくない影響を防ぐことができる。クラスＤオーディオアンプ等の上記の他の用途では、トランジスタＴ１とＴ２との両方をオン又はオフにすると、オーディオアンプの重要な特徴である信号歪みが発生する可能性がある。
図１２Ａは、ハイサイド制御信号ＨＳ＿ｏｕｔとローサイド制御信号ＬＳ＿ｏｕｔとの間のタイミング関係を示している。上述したように、そのようなタイミングは、本開示によるデッドタイム制御回路によって調整することができる。図１２Ａから分かるように、信号ＨＳ＿ｏｕｔは、ハイサイド・トランジスタＴ２のオン状態に対応する時間間隔Ｔ２ＯＮの間はハイであり、ハイサイド・トランジスタＴ２のオフ状態に対応する時間間隔Ｔ２ＯＦＦの間はローである。同様に、信号ＬＳ＿ｏｕｔは、ローサイド・トランジスタＴ１のオン状態に対応する時間間隔Ｔ１ＯＮの間はハイであり、ローサイド・トランジスタＴ１のオフ状態に対応する時間間隔Ｔ１ＯＦＦの間はローである。
図１２Ａのタイミング関係をさらに参照すると、時間間隔Ｔ２ＯＮ及びＴ１ＯＮが、非ゼロ時間間隔ｔＤＬＨ及びｔＤＨＬによって分離されることが分かる。このような非ゼロ時間間隔はそれぞれ、ハイサイド及びローサイド・トランジスタＴ２及びＴ１のタイミング制御の間に正のデッドタイムを規定する。すなわち、トランジスタＴ１及びＴ２の両方が同じターンオン（turn ON）時間及び同じターンオフ（turn OFF）時間を有すると仮定すると、それらのオン状態は、図１２Ａに示される関連する制御信号のタイミング図と同様に重複しない。本開示によるデッドタイム・コントローラは、正及び負の（以下に説明する）デッドタイムを生成することができ、時間間隔ｔＤＬＨ及びｔＤＨＬは必ずしも同じ値ではないことに留意されたい。
図１２Ｂは、正のデッドタイム（すなわち、ｔＤＬＨとｔＤＨＬとが両方とも正である）に関するハイサイド制御信号ＨＳ＿ｏｕｔとローサイド制御信号ＬＳ＿ｏｕｔとの間のタイミング関係を示している。本開示の慣例によれば、正のデッドタイムは、正の時間間隔ｔＤＬＨ及び／又は正の時間間隔ｔＤＨＬによって規定され、そのような時間間隔は、（例えば、時刻ｔ２、t４における）制御信号のターンオン遷移及び（例えば、時刻ｔ１及びt３における）代替制御信号のターンオフ遷移のタイミング位置の差として測定される。従って、ｔＤＨＬは、（時刻t４における）ローサイド制御信号ＬＳ＿ｏｕｔの立ち上がり遷移と（時刻t３における）ハイサイド制御信号ＨＳ＿ｏｕｔの立ち下がり遷移との間の時間間隔であるため、ｔＤＨＬ＝（t４－t３）である。同様に、ｔＤＬＨは、（時刻ｔ２における）ハイサイド制御信号ＨＳ＿ｏｕｔの立ち上がり遷移と（時刻ｔ１における）ローサイド制御信号ＬＳ＿ｏｕｔの立ち下がり遷移との間の時間間隔であるため、ｔＤＬＨ＝（ｔ２－ｔ１）である。
上記の慣例を使用して、図１２Ｂのタイミング図は、ハイサイド経路とローサイド経路との両方の正のデッドタイムを示しているのに対し、図１２Ｃのタイミング図は、両方の経路の負のデッドタイムを示している。上述したように、ＬＳ＿ｏｕｔ（ＬＳ＿ｏｕｔの立ち上がり遷移はＨＳ＿ｏｕｔの立ち下がり遷移の後に来る）及びＨＳ＿ｏｕｔ（ＨＳ＿ｏｕｔの立ち上がり遷移はＬＳ＿ｏｕｔの立ち下がり遷移の後に来る）における正のデッドタイムは、高電圧トランジスタＴ１及びＴ２を動作させるための好ましい条件であり得る。例えば、ハイサイド経路とローサイド経路との間に固定遅延スキュー（skew）がある場合、又はトランジスタＴ１及びＴ２の特性が異なる場合に、ＬＳ＿ｏｕｔ及びＨＳ＿ｏｕｔ信号の一方又は両方で負のデッドタイムを提供することが望ましい場合がある。従って、本開示によるデッドタイム・コントローラは、正と負との両方のデッドタイムを可能にする。典型的に、主な使用法は正のデッドタイムを伴うため、特に明記しない限り、以下の説明は正のデッドタイムであると理解すべきである。
本開示のデッドタイム・コントローラの基本動作を明確にするために、ローサイド及びハイサイド経路は等しい伝搬遅延を有すると仮定され、これは、図１１（及び図４）に示されるＤＴ＿ＨＸ信号とＤＹ＿ＬＸ信号との間のデッドタイムが図１０に示されるＨＳ＿ｏｕｔ信号とＬＳ＿ｏｕｔ信号との間のデッドタイムに等しいことを意味する。ハイサイド経路とローサイド経路との間の伝搬遅延が等しくない場合に、本開示のデッドタイム制御回路の調整機能を使用して、伝搬遅延の差をさらに補償することができる。
上述したように、（例えば、ローパスフィルタによる）フィルタリング後に取得される図４の回路全体のＤＣ出力は、共通出力ノードＳＷのデューティサイクルに比例するため、ハイサイド・デッドタイム調整信号ＤＴ＿ＨＸのデューティサイクルは、入力信号ＩＮ（従ってＤＴ＿ＩＮ）のデューティサイクルに基本的に等しい。ハイサイド信号ＤＴ＿ＨＸが入力信号ＩＮと同じデューティサイクルを有するため、図１３で以下に規定されるように、時間間隔ｔＤＨＳＲ及びｔＤＨＳＦは、基本的に等しい。繰り返すが、所望のＤＣ出力電圧を維持しながら、従って共通出力ノードＳＷでの対応する所望のデューティサイクルを維持しながら回路の基本的な説明を簡潔にするために、デッドタイム調整はローサイド回路に限定される一方、ハイサイド回路は所望のデューティサイクルに従うように設定される。換言すれば、ゲート・ドライバ回路（４１０）のデッドタイム・コントローラ（１０２５）の制御下で、ハイサイド・トランジスタＴ２は、ゲート駆動回路（４１０）への入力信号ＩＮによって表される共通出力ノードＳＷにおける信号の平均オン／オフ比を表すパルス幅変調器の出力のオン時間と同じ持続時間（後述する図１２ＡのＴ２ＯＮ）に亘ってオンである。
図１３は、本開示の実施形態によるデッドタイム・コントローラ信号の相対的なタイミングを示している。これらの信号には、デッドタイム・コントローラへの入力信号ＤＴ＿ＩＮ、そのハイサイド出力信号ＤＴ＿ＨＸ、及びそのローサイド出力信号ＤＹ＿ＬＸが含まれる。上述したように、適切な出力ＤＣ電圧を確保するために、ＨＳトランジスタＴ２のオン持続時間によって設定されるデューティサイクルは、ＤＴ＿ＩＮのデューティサイクルと等しくなければならない。図１３に示されるデッドタイム・コントローラのタイミング図は、両方のトランジスタが同時にオンにならないようにする一方、入力信号ＩＮのデューティサイクル、従ってデッドタイム・コントローラへの入力信号ＤＴ＿ＩＮのデューティサイクルによって規定される望ましいＤＣ出力電圧を供給するのを確実にする。
図１３に示されるタイミング図に示されるように、ＤＴ＿ＬＸの立ち下がりエッジは、ＤＴ＿ＨＸの立ち下がりエッジに対して長さｔＤＨＬの時間間隔だけ遅延される一方、ＤＴ＿ＬＸの立ち下がりエッジは、ＤＴ＿ＨＸ信号の立ち下がりエッジに対して長さｔＤＬＨの時間間隔だけ進められる。これにより、ＨＳ制御信号のオン状態とＬＳ制御信号のオン状態のとの間に重複が存在しないような望ましい動作が保証される。図１３の関連するタイミング図によって示される例示的な実施形態におけるそのような所望の動作は、ハイサイド制御信号の両方の遷移で正のデッドタイム（ｔＤＨＬ、ｔＤＬＨ）を提供する。上述したように、負のデッドタイムを形成したい場合があり、その場合に、当業者は、立ち上がりエッジ及び立ち下がりエッジが、本明細書及び図１３を参照して説明した正のデッドタイム制御について説明したものとは反対方向に調整されることを認識するだろう。
本開示のいくつかの実施形態によるデッドタイム・コントローラの全体的な機能を説明してきたが、ここで例示的な実施形態について詳細に説明する。図１３に示されるタイミング図に基づいて、当業者は、例えばＤＴ＿ＩＮ信号の正のパルスの立ち上がりエッジ（前縁）及び立ち下がり（後縁）エッジを独立して遅延させることにより、デッドタイム調整信号ＤＴ＿ＨＸを得ることができること、及び例えばＤＴ＿ＩＮ信号の正のパルスの立ち上がりエッジ及び立ち下がりエッジを独立して遅延させ、その後、取得した遅延信号を反転させることにより、デッドタイム調整信号ＤＹ＿ＬＸを得ることができることを理解するだろう。同様に、ＤＴ＿ＩＮ信号の負のパルスの立ち上がりエッジ（前縁）及び立ち下がりエッジ（後縁）で同じ遅延操作を実行して、デッドタイム調整信号ＤＴ＿ＨＸ及びＤＹ＿ＬＸを得ることができる。
図１４Ａ及び図１４Ｂは、ＤＴ＿ＩＮ信号に基づいてデッドタイム調整信号ＤＴ＿ＨＸ及びＤＹ＿ＬＸを生成するために使用され得る、本開示の実施形態による基本エッジ遅延回路（１４１０）を示している。図１４Ａは、基本エッジ遅延回路（１４１０）によって処理された正のパルスＰＯＳ＿ＩＮを示しており、図１４Ｂは、基本エッジ遅延回路（１４１０）によって処理された負のパルスＮＥＧ＿ＩＮを示している。図１４Ａから分かるように、回路（１４１０）は、正のパルスＰＯＳ＿ＩＮを取り、正のパルスＰＯＳ＿ＩＮＴＥを出力し、この正のパルスＰＯＳ＿ＩＮＴＥは、立ち下がりエッジの遅延タイミングと立ち上がりエッジの実質的に同じタイミングとを有する正のパルスＰＯＳ＿ＩＮに対応する。同様に、図１４Ｂから分かるように、回路（１４１０）は、負のパルスＮＥＧ＿ＩＮを取り、負のパルスＮＥＧ＿ＩＮＬＥを出力し、この負のパルスＮＥＧ＿ＩＮＬＥは、立ち上がりエッジの遅延タイミングと立ち下がりエッジの実質的に同じタイミングとを有する負のパルスＮＥＧ＿ＩＮに対応する。
基本エッジ遅延回路（１４１０）は、回路へのパルス入力の極性（正又は負）を維持しながら、回路への正のパルス入力の立ち下がりエッジ遅延及び回路への負のパルス入力の立ち上がりエッジ遅延を達成する。従って、複数のそのような回路をカスケード接続（直列接続）すると、入力パルスと同じ極性を有し、且つ入力パルスの立ち上がりエッジ及び／又は立ち下がりエッジと同じ遅延を有する出力パルスが生じる。基本エッジ遅延回路（１４１０）は、オン及びオフ状態を有する分路スイッチとして動作するトランジスタＭ００を含む。トランジスタＭ００のゲートに供給される入力パルス信号の立ち下がりエッジは、トランジスタＭ００をオフにし、入力パルス信号の立ち上がりエッジは、トランジスタをオンにする。
図１４Ａに示されるように、立ち上がりエッジ（前縁）の前の時点で正のパルス信号ＰＯＳ＿ＩＮを検討すると、信号がローレベルであるため、トランジスタＭ００はオフになり、従ってコンデンサＣ０は完全に充電され、ノードＡの電圧、及びインバータＨ０１の入力をインバータのトリガポイントより上に維持する。従って、インバータＨ０１の出力はローレベルである（つまり、入力パルス信号ＰＯＳ＿ＩＮの後に）。正のパルス信号ＰＯＳ＿ＩＮの立ち上がりエッジが到着すると、トランジスタＭ００はオンになり、コンデンサＣ０を短絡させ、インバータＨ０１の出力をハイ状態に遷移させる（入力パルス信号ＰＯＳ＿ＩＮの後に）。入力パルス信号ＰＯＳ＿ＩＮの立ち下がりエッジが到着すると、トランジスタＭ００はオフになり、電流源Ｉ０からコンデンサＣ０に電流を迂回させ、それによりノードＡのコンデンサを充電する。コンデンサＣ０の電圧がインバータＨ０１のトリップ点に到達すると、図１４Ａのタイミング図でｔＴＥの時間遅延として示されるように、インバータＨ０１はその出力状態（電圧）を切り替え、それによりパルスＰＯＳ＿ＩＮの立ち下がりエッジを時間遅延ｔＴＥだけ遷移させる。当業者は、時間遅延ｔＴＥが電流１０に対するコンデンサＣ０の比、及びインバータＨ０１のトリップ点によって決定されることを明確に理解するだろう。従って、図１４Ａに示されるように、出力パルスＰＯＳ＿ＩＮＴＥは、入力パルスＰＯＳ＿ＩＮの極性を維持し、且つ入力パルスＰＯＳ＿ＩＮに対してその立ち下がりエッジで誘導される時間遅延ｔＴＥだけ延長される。
図１４Ｂから分かるように、負のパルス信号ＮＥＧ＿ＩＮの立ち上がり（立ち下がり）エッジがトランジスタＭ００をオフにし、電流を電流源Ｉ０からコンデンサＣ０に迂回させ、それによりノードＡのコンデンサを充電する。コンデンサＣ０の電圧がインバータＨ０１のトリップ点に到達すると、図１４Ｂのタイミング図にｔＬＥの時間遅延として示されるように、インバータＨ０１は、その出力状態（電圧）を切り替え、それにより、パルスＮＥＧ＿ＩＮの立ち上がりエッジを時間遅延ｔＬＥだけ遷移させる。当業者は、時間遅延ｔＬＥが、電流１０に対するコンデンサＣ０の比、及びインバータＨ０１のトリップ点によって決定されることを明確に理解するだろう。パルスＮＥＧ＿ＩＮの立ち下がり（立ち上がり）エッジが到着すると、トランジスタＭ００がオンになり、それによりコンデンサＣ０が短絡され、電流が電流源Ｉ０からシンクされる（sinking）。図１４Ｂのタイミング図に示されるように、これにより、余分な遅延無しに、残りの回路が立ち下がりエッジを通過するように強制される。従って、図１４Ｂに示されるように、出力パルスＮＥＧ＿ＩＮＬＥは、入力パルスＮＥＧ＿ＩＮの極性を維持し、且つ入力パルスＮＥＧ＿ＩＮに対してその立ち上がりエッジで誘導される時間遅延ｔＬＥだけ短絡される。
基本エッジ遅延回路（１４１０）をさらに参照すると、電流源Ｉ０のトランジスタ及びトランジスタＭ００の動作条件（例えば、閾値電圧及び温度感度）は、適切なタイミング制御を確保するために、インバータＨ０１のトランジスタを追跡する必要があることが指摘される。当業者は、本教示による基本エッジ遅延回路（１４１０）が、トランジスタ、インバータ、及びコンデンサを含む高速回路要素のみを含み、且つ性能（例えば、速度）に悪影響を及ぼす可能性のある直列抵抗がないことを理解するであろう。当技術分野で知られているデッドタイム・コントローラは、インバータに比べて低速で余分な遅延を引き起こし、低いスルーレート（slew rate）（長い遷移時間とも呼ばれる）を示すオペアンプ又はコンパレータに依存している。（例えば、図１３による）タイミング調整信号ＤＴ＿ＨＸ及びＤＹ＿ＬＸを生成するために基本エッジ遅延回路（１４１０）を使用することにより、立ち上がりエッジ及び立ち下がりエッジの正確な遅延につながる高スルーレート遷移を提供でき、これら両方は、以下で説明するように重要な特徴である。
図１５Ａ及び図１５Ｂは、基本エッジ遅延回路（１４１０）の入力及び／又は出力への１つ又は複数のインバータの結合が、基本エッジ遅延回路（１４１０）に更なる柔軟性を提供し、負の入力パルス信号に関する立ち上がりエッジ遅延、正の入力パルス信号に関する立ち下がりエッジ遅延、並びに入力パルス及び出力パルスの同じ極性への動作を制限しないことを示している。
例えば、図１５Ａの結合回路に示されるように、正の入力パルス信号ＰＯＳ＿ＩＮの立ち上がりエッジ遅延は、基本エッジ遅延回路（１４１０）の入力に結合されたインバータＨ０２を介して入力信号の正極性を反転させることにより得ることができる。図１５Ａに示されるように、インバータＨ０２は、入力パルス信号ＰＯＳ＿ＩＮから、正の入力パルス信号ＰＯＳ＿ＩＮの反転バージョンである負のパルス信号／ＰＯＳ＿ＩＮを生成することにより、入力信号ＰＯＳ＿ＩＮの正の極性を反転させる。従って、（図１４Ｂのタイミング図に基づいて）図１５Ａのタイミング図に示されるように、基本エッジ遅延回路（１４１０）は、正の入力パルス信号ＰＯＳ＿ＩＮの立ち上がりエッジに対応する、反転信号／ＰＯＳ＿ＩＮの立ち上がりエッジを遅延させる。必要に応じて、基本エッジ遅延回路（１４１０）の出力に接続されたインバータＨ０３を使用して、正の入力パルス信号ＰＯＳ＿ＩＮの極性を復元できる。従って、インバータＨ０２は、基本遅延回路（１４１０）への正の入力パルス信号の立ち上がりエッジ遅延を可能にし、インバータＨ０３は、結合回路の入力及び出力で同じ正のパルス極性を可能にする。
同様に、図１５Ｂ及び対応するタイミング図から分かるように、図１５Ａに示されるものと同じ結合回路を使用して、負の入力パルス信号ＮＥＧ＿ＩＮの立ち下がりエッジ遅延を与えることができる。インバータＨ０３は単に入力パルス信号の極性を復元するために使用され、一部のアプリケーションでは必要ない可能性があることに留意されたい。
上記に基づいて、当業者には、正のパルス信号又は負のパルス信号のいずれかの立ち下がりエッジ又は立ち上がりエッジのいずれかが、基本エッジ遅延回路（１４１０）とその入力及び／又は出力に結合された１つ又は複数のインバータとの組合せによって調整され得ることが明らかになる。
上記のように、基本エッジ遅延回路（１４１０）が入力パルス信号の極性を保持し、同じ入力パルス極性に関して、同じエッジが基本エッジ遅延回路（１４１０）によって遅延されるため、複数のそのような回路（１４１０）をカスケード接続（直列接続）することによって、同じエッジ遅延を合成する結果となる。しかしながら、カスケード接続された基本エッジ遅延回路（１４１０）のいずれかの前にインバータを挿入することにより、信号の極性が反転し、従って信号の異なるエッジが遅延する。これは、図１６Ａ、図１６Ｂの例示的なデッドタイム制御回路（１６００Ａ、１６００Ｂ）に示されており、タイミング調整信号ＤＴ＿ＨＸ及びＤＹ＿ＬＸのそれぞれは、複数のカスケード接続された基本エッジ遅延回路（１４１０）を含む別個の処理経路に従って独立して生成される。
図１６Ａをさらに参照すると、タイミング調整信号ＤＴ＿ＨＸの処理経路は、２つの直列接続された基本エッジ遅延回路（１４１０ａ、１４１０ｂ）を含む。ＤＴ＿ＩＮ信号の正のパルスの立ち下がりエッジは、図１４Ａを参照した上記の説明に従って、回路（１４１０ａ）によって調整（遅延）することができる。インバータＨＩ２は、回路（１４１０ａ）の出力を反転させ、従って、回路（１４１０ｂ）への信号の極性を反転させる。次に、回路（１４１０ｂ）は、図１４Ｂ及び図１５Ａを参照した上記の説明に従って、ＤＴ＿ＩＮ信号の正のパルスの立ち上がりエッジを調整（遅延）する。インバータＨ３２を使用して、ＤＴ＿ＩＮ信号の正のパルスの極性を復元できる。
図１６Ａを引き続き参照すると、タイミング調整信号ＤＹ＿ＬＸの処理経路は、２つの直列接続された基本エッジ遅延回路（１４１０ｃ、１４１０ｄ）を含む。ＤＴ＿ＩＮ信号の正のパルスの立ち下がりエッジは、図１４Ａを参照した上記の説明に従って、回路（１４１０ｃ）によって調整（遅延）することができる。次の回路（１４１０ｄ）への信号が反転されないため、回路（１４１０ｄ）は、ＤＴ＿ＩＮ信号の正のパルスの同じ立ち下がりエッジに別の遅延を適用できる。これにより、処理済み出力信号（ＤＹ＿ＬＸ）の立ち下がりエッジ遅延の量を、単一の基本的な縁遅延回路の能力を超える量まで拡張できる。必要に応じて、インバータＨ２２を使用して回路（１４１０ａ）の出力を反転させ、従って、出力信号ＤＹ＿ＬＸの望ましい極性を提供できる。当業者は、図１６Ａに示されるのと同じ回路が、ＤＴ＿ＩＮ信号（矩形波）の正のパルス（下降する立ち下がりエッジに続く上昇する立ち下がりエッジ）と負のパルス（上昇する立ち下がりエッジに続く下降する立ち上がりエッジ）のいずれかで記述でき、ＤＴ＿ＨＸ及びＤＹ＿ＬＸの出力波形も同じになることを明確に理解するであろう。
図１６Ｂは、１つ又は複数の基本エッジ遅延回路（１４１０）と１つ又は複数のインバータとのカスケード接続に基づく、本開示の実施形態によるデッドタイム制御回路の一般的な実施態様（１６００Ｂ）を示している。図１６Ｂから分かるように、タイミング調整信号ＤＴ＿ＨＸの処理経路は、ＤＴ＿ＩＮ信号の正のパルスの立ち下がりエッジを調整するための１つ又は複数の直列接続された基本エッジ遅延回路（１４１０ａ１，・・・，１４１０ａｍ）と、（オプションのインバータＨ０ａが存在する場合に、ＤＴ＿ＩＮ信号の正のパルスの立ち上がりエッジを調整するために使用できる）１つ又は複数の直列接続された基本エッジ遅延回路（１４１０ｂ１，・・・，１４１０ｂｎ）とを含む。別のオプションのインバータＨ０ｂを使用して、出力信号ＤＴ＿ＨＸの極性を復元するか、又はその極性を所望の極性に切り替えることができる。同様に、タイミング調整信号ＤＹ＿ＬＸの処理経路は、ＤＴ＿ＩＮ信号の正のパルスの立ち下がりエッジを調整するための１つ又は複数の直列接続された基本エッジ遅延回路（１４１０ｃ１，・・・，１４１０ａｐ）と、（オプションのインバータＨ０ｃが存在する場合に、ＤＴ＿ＩＮ信号の正のパルスの立ち上がりエッジを調整するために使用できる）１つ又は複数の直列接続された基本エッジ遅延回路（１４１０ｄ１，・・・，１４１０ｄｑ）とを含む。別のオプションのインバータＨ０ｄを使用して、出力信号ＤＹ＿ＬＸの極性を復元するか、又はその極性を所望の極性に切り替えることができる。さらに、図１６Ｂに示されるように、オプションのインバータＨａ１、Ｈｃ１を２つの処理経路のそれぞれの入力で使用して、２つの処理経路のそれぞれへの入力をさらに反転させ、従って２つの処理経路（例えば、負のパルスに関する処理）を介して入力信号の立ち上がりエッジ及び立ち下がりエッジの処理順序を確立することができる。
図１７Ａは、基本エッジ遅延回路への入力を選択的に反転するための柔軟性が追加された基本エッジ遅延回路（１４１０）に基づく、本開示の一実施形態による設定可能なエッジ遅延回路（１７１０Ａ）を示している。図１７Ａから分かるように、設定可能なエッジ遅延回路（１７１０Ａ）への入力パルスＰＵＬＳＥ＿ＩＮ、及びインバータＨ０２によって反転される入力パルスの反転バージョン／ＰＵＬＳＥ＿ＩＮは、選択的に、スイッチＳＷ０１を介して基本エッジ遅延回路（１４１０）の入力にルート決めされる。次に、これによって、図１４Ａ、図１４Ｂ、図１５Ａ、及び図１５Ｂを参照して上述した構成のいずれかの動作に従って、設定可能なエッジ遅延回路（１７１０Ａ）の動作が可能になる。換言すれば、設定可能なエッジ遅延回路（１７１０）は、正極性又は負極性パルスのいずれかの立ち上がりエッジ又は立ち下がりエッジを選択的に遅延させることができる。
図１７Ｂは、図１７Ａを参照して上述した構成（１７１０Ａ）に基づく、設定可能なエッジ遅延回路（１７１０Ｂ）の出力パルスＰＵＬＳＥ＿ＯＵＴを選択的に反転するために図１７Ａの構成（１７１０Ａ）に関して柔軟性が追加された、図１７Ａの設定可能なエッジ遅延回路（１７１０Ｂ）の代替実施形態を示している。図１７Ｂから分かるように、出力パルスＰＵＬＳＥ＿ＯＵＴは、基本エッジ遅延回路（１４１０）への出力パルス及びインバータＨ０３によって反転されるそのような出力パルスの反転バージョンの一方からスイッチ（例えば、単極、双投）ＳＷ０２を介して選択される。インバータＨ０３は、図１５Ａ及び図１５Ｂを参照して上述したインバータＨ０３による動作を提供するために選択的に使用することができる。当業者は、構成１７１０Ａ、１７１０Ｂ、並びに図１５Ａ、図１５Ｂ、図１６Ａ、及び図１６Ｂを参照して上述した構成で提供されるエッジ処理経路におけるインバータＨ０２、Ｈ０３の追加によって、エッジの僅かな追加遅延が導入される可能性があるが、２つの並列処理経路（例えば、ＨＳ及びＬＳ経路）の相対的タイミングには影響を及ぼさないことを明確に理解するであろう。
図１８Ａは、設定可能なエッジ遅延回路（１７１０Ａ）及び／又は（１７１０Ｂ）に基づく本開示の実施形態による例示的なデッドタイム制御回路（１８００Ａ）を示しており、各デッドタイム調整信号ＤＴ＿ＨＸ及びＤＹ＿ＬＸのエッジタイミング処理は、図で（１７１０Ａ／Ｂ）と示されている２つの直列接続された（カスケード接続された）回路（１７１０Ａ）又は（１７１０Ｂ）に基づいている。図１４Ａ～図１７Ｂを参照した上記の説明に基づいて、当業者は、デッドタイム・コントローラ（１８００Ａ）によって提供されるエッジのタイミング調整における柔軟性を理解するであろう。特に、２つの直列接続された設定可能なエッジ遅延回路（１７１０Ａ／Ｂ）のそれぞれの構成を（例えば、スイッチＳＷ０１及びＳＷ０２を介して）制御することにより、入力信号ＤＴ＿ＩＮの立ち上がりエッジ及び立ち下がりエッジのいずれかを調整でき、及び入力信号の極性に対する出力調整信号（ＤＴ＿ＨＸ、ＤＹ＿ＬＸ）の極性を取得できる。例えば、ＤＴ＿ＨＸ及びＤＹ＿ＬＸ信号のそれぞれの処理経路におけるスイッチ（ＳＷ０１、ＳＷ０２）の適切な設定により、図１６Ａの構成（１６００Ａ）を取得できる。スイッチの他の設定では、必要に応じて異なる構成が可能になる。さらに、図１８Ｂに示されるように、複数の設定可能なエッジ遅延回路（１７１０Ａ／Ｂ）をカスケード接続することにより、単一の設定可能なエッジ遅延回路（１７１０Ａ／Ｂ）の能力を超える立ち下がりエッジ及び立ち上がりエッジのいずれか又は両方の更なる遅延を与えることができる。特に、図１６Ｂを参照して上述した構成（１６００Ｂ）の変形に基づく任意の構成を提供できる。
当業者であれば、設定可能なエッジ遅延回路（１７１０Ａ）及び（１７１０Ｂ）によって与えられるエッジタイミングだけでなく信号極性の制御における柔軟性を明確に理解するであろう。本開示の実施形態によれば、そのような設定可能なエッジ遅延回路は、図１８Ｃに示されるエッジタイミングコントローラ（１８００Ｃ）の基礎的要素として使用することができ、これは、矩形波信号のエッジの正確な制御が必要なあらゆる用途で使用できる。そのようなエッジタイミングコントローラの動作及び構成は、上記の説明に基づいて当業者には明らかなはずである。エッジタイミングコントローラ（１８００Ｃ）は、単一の入力信号ＰＵＬＳＥ＿ＩＮに基づいて、エッジ及び極性が調整された出力信号ＰＵＬＳＥ＿ＯＵＴ１，・・・，ＰＵＬＳＥ＿ＯＵＴｎを生成できる。上述したように、出力信号ＰＵＬＳＥ＿ＯＵＴ１，・・・，ＰＵＬＳＥ＿ＯＵＴｎのそれぞれの立ち下がりエッジ及び立ち上がりエッジの一方又は両方、並びに入力信号ＰＵＬＳＥ＿ＩＮに関するそれぞれの極性は、独立して調整することができる。
本教示による任意のデッドタイム制御回路は、例えば図１２Ａに示されるように、ＨＳ及びＬＳ出力は逆極性であることを保証し、ＨＳ及びＬＳデバイスＴ１、Ｔ２が意図的に同時にオンにならないことを保証しなければならないことが指摘される。加えて、電流源（例えば、図１４Ａ、１４ＢのＩ０）のそれぞれのサイズを調整することにより、４つのエッジ（ＨＳ立ち上がり、ＨＳ立ち下がり、ＬＳ立ち上がり、及びＬＳ立ち下がり）全てを遅延させることができ、これら遅延のそれぞれは任意の値である（つまり、電流源のいずれかが個別の大きさであり得る）。これにより、異なるタイミング信号を互いに調整できるようになり、具体的には、それら異なるタイミング信号を調整して、それらの間の相対的なタイミングを増減させることができる。
例えば、ＨＳ立ち上がりエッジをＬＳ立ち下がりエッジに対して遅延させて、タイミングのオーバーラップがないことを保証する。この重複は、（電力を浪費し、他のデバイスを損傷し得る）いわゆるシュートスルー電流を生じさせ得る。システム全体の最終段階のタイミングは、回路基板の遅延やボード同士の間のコネクタ等の、デッドタイム制御回路を超える要因の影響を受ける可能性があるため、他のシステム遅延を補償するために、デッドタイム・コントローラの出力でＨＳ信号をＬＳ信号にオーバーラップさせる必要がある場合がある。４つ全てのエッジのタイミングを調整し、対になったエッジの正又は負のオーバーラップを形成できることは、本発明のユニークな機能である。
図１４Ａ及び図１４Ｂに示される基本エッジ遅延回路（１４１０）を再び参照すると、本開示の例示的な実施形態によれば、エッジのタイミング調整（例えば、遅延）は、オンチップ又はオフチップコンポーネントで電流源Ｉ０の値（大きさ）を設定することにより達成できる。例えば、電流ミラー調整された電流源（電流ＤＡＣ）は、電流源Ｉ０を調整するためのプログラム可能な方法であり得る。そのような例では、潜在的にヒューズを含むデジタルプログラミングを使用して、電流ＤＡＣをプログラムすることができる。このアプローチの利点は、デッドタイム制御回路と一緒に同じチップ上で完全に見つけることができるコンポーネントに基づいて、プログラム可能なタイミング調整を提供することである。電流源の値の設定は、上述した図１１に示されるように、制御信号ＣＮＴＬを介して与えることができる。
本開示の実施形態によれば、基本エッジ遅延回路（１４１０）の電流源Ｉ０の大きさは、抵抗器（例えば、後述する図１９の抵抗器Ｒ）等のオフチップコンポーネントを調整することによっても変更され得る。そのような場合に、抵抗値は、所与の用途のため選択され、回路基板の組立中に変更できる。このアプローチの利点は、オンチッププログラミングの必要性を回避することであり、典型的に、非常に安価で正確なソリューションである。
本開示の更なる実施形態によれば、タイミング調整は、図１４Ａ及び図１４Ｂに固定コンデンサとして示される、基本エッジ遅延回路（１４１０）のオンチップコンデンサＣ００をデジタルで調整可能なコンデンサと交換することによって達成することもでき、プログラム可能なオンチップソリューションを提供する。あるいはまた、コンデンサＣ００をオフチップにして、上述した電流源抵抗器と同様に、コンデンサＣ００を回路基板レベルで調整することもできる。例示的なデジタルで調整可能なコンデンサは、上記で参照した米国特許第９，０２４，７００号に記載されており、この文献の開示はその全体が参照により本明細書に組み込まれる。
本開示の更なる実施形態によれば、上述したデッドタイム・コントローラ（１４００Ａ、１４００Ｂ、１６００Ａ、１６００Ｂ）又はエッジタイミングコントローラ（１８００Ｃ）のタイミング調整は、複数のカスケード接続された基本エッジ遅延回路（１４１０）及び／又は設定可能なエッジ遅延回路（１７１０Ａ、１７１０Ｂ）に基づくエッジのインクリメンタル調整によって提供することができ、このような各回路は、同じ又は異なるタイミング調整を実行できる。例えば、粗調整及び微調整は、遅延回路（１４１０、１７１０Ａ、１７１０Ｂ）のそれぞれによって提供されるタイミング調整の重付けスキームに従って提供することができ、個々のタイミング調整は、上記で議論した方法（抵抗、コンデンサ、電流源等）のいずれかによって提供することができる。
当業者は、以下を含む、本教示によるエッジ遅延回路によって提供される多数の利点を明確に理解するであろう。
効率：コンパレータ又はオペアンプではなくインバータの使用のおかげで、非常に鋭い立ち上がり及び立ち下がり時間で、オン及びオフのタイミングを非常に細かい精度に調整することができる。さらに、シュートスルー電流を正確に排除することで効率が向上する。
低歪み：最終出力、例えばクラスＤ増幅器での正確なタイミング制御により、入力信号が意図する出力駆動信号の正確で歪みのない再生成が保証される。
高速：やはりオペアンプ及びコンパレータを排除したおかげで、高速エッジにより、高速制御が可能になり、これにより、非常に短い出力パルスが可能になる。これにより、非常に短いパルスだけでなく、高速パルス入力も可能になる。
柔軟性：全てのタイミングエッジを調整して、ＨＳ及びＬＳ信号の正と負との両方のオーバーラップを形成することができる。これらのエッジは、オンチッププログラム可能性又はオフチップコンポーネント配置のいずれかで調整できる。様々なアプリケーションがこれらのプログラミング及び調整オプションから恩恵を受け、単一のチップを複数の異なるアプリケーションに使用（つまり、プログラム）して、在庫及び購入コストを節約できる。
信頼性：正確なタイミング制御及びシュートスルー電流の低減により、出力デバイスはより低い損傷リスクで動作する。さらに、効率が上がると動作温度が下がり、それにより信頼性が向上する。
低コスト：柔軟性、信頼性、効率、及びオフチップコンポーネントオプションを含むシングルチップ実装は全て、低コストに貢献する。
当業者に知られており、図１４Ａ～図１８Ｃを参照して上述した実施形態のいずれかで使用されるインバータ等のインバータに関連する上述したトリップ点、インバータのトリップ点は、インバータの製造に使用されるプロセス（Ｐ）だけでなく、インバータに印加される電圧（Ｖ）（バイアス、電源等）、及びインバータの動作温度（Ｔ）とともに変化し得る。従って、インバータのそのような「ＰＶＴ」特性は、図１４Ａ～図１８Ｃに表されるエッジ遅延回路の動作に影響を与える可能性がある。従って、本開示の一実施形態によれば、電流源Ｉ０は、インバータ（例えば、Ｈ０１、Ｈ０２、Ｈ０３）のトリップ点に比例する出力電流を有することになる。そのようなインバータに同じ製造プロセスが与えられた場合に、そのようなインバータは同じバイアス／供給電圧（例えば、Ｖｄｄ１）を受けて物理的に互いに非常に近接しており、従って同じ局所的温度に曝されるため、対応するトリップ点は、ＰＶＴの関数と同じままであると想定できる。
図１９は、電流源Ｉ０として使用することができる本開示の更なる実施形態による電流源回路１９００を示しており、電流源回路１９００は、ＰＶＴに関して補償され、インバータ回路（Ｈ０１～Ｈ０３）のトリップ点のドリフトを生じさせる本教示によるエッジ遅延回路に電流を供給する。
図１９において、電流源Ｉ０がインバータトリップ点に比例しており、上述したように、可変トリップ点の時間遅延への影響が、電流源１０の比例的に調整された電流量によって相殺されることを保証する例示的な回路が示されている。図１９に表される例示的な回路は、（トランジスタＭ０９に直列接続された基準電流レッグ（leg）と１つの出力ミラーレッグＩ０とを含む）電流ミラー回路（１７１０ａ）を使用してこれを実現し、電流ミラー回路（１７１０ａ）は、トランジスタＭ０９と回路（１９００）への外部抵抗であり得る抵抗器Ｒとを通過する電流をミラーリングする。当業者は、そのような電流が、抵抗器Ｒで割った（除算した）Ｍ０４及びＭ０５によって形成されるインバータのＶｔｒｉｐに等しいことを理解するであろう。インバータ（Ｍ０４、Ｍ０５）が、本教示による例示的なエッジ遅延回路で使用されるインバータ（Ｈ０１～Ｈ０３）を表すので、そのトリップ点は、そのようなインバータのトリップ点と同様に（を追跡するように）変化する。
より具体的には、図１９に示されるバイアスされたインバータがトランジスタＭ０４及びＭ０５によって形成されること、及びトランジスタの共通ドレインノードをトランジスタの共通ゲートノードに接続することは、そのトリップ点で動作する（インバータがそのトリップ点電圧で又はその近くにバイアスされるため）、後者のトリップ点電圧は上述したようにＰＶＴに比例することが一般的に知られている。この電圧は、外部抵抗器Ｒの電圧からその駆動電圧を得るオペアンプＯＰ１の基準電圧として機能する。このフィードバックにより、オペアンプＯＰ１は、抵抗器Ｒの電圧をインバータ（Ｍ４、Ｍ５）のトリップ点電圧に強制させ、それにより、抵抗器に電流を強制して流し、ＰＶＴを追跡する。図１９に示される既知の電流ミラー（１７１０ａ）は、電流１０を抵抗器Ｒを通る電流に強制的に一致させ、それにより電流１０によってＰＶＴを追跡させる。
当業者は、本開示の様々な教示が複数の半導体材料及びデバイス構造に適用できることを容易に理解する。簡潔にするために、本明細書で例示の目的で提示する実施形態及び実施例は、本開示の様々な実施形態によるゲート・ドライバ回路（例えば、ＨＳレベルシフター）によって制御される高電圧デバイスとしてＧａＮ ＦＥＴ、及びゲート・ドライバ回路（例えば、ＨＳレベルシフター）で使用される低電圧制御デバイスのためのＳＯＩ ＭＯＳＦＥＴのみを含む。当業者は、本開示の様々な実施形態による教示を使用して、他のタイプの低電圧トランジスタ（例えば、非ＳＯＩ ＭＯＳＦＥＴ）を使用し且つ他のタイプの高電圧トランジスタ（例えば、非ＧａＮ ＦＥＴ）とインターフェイスするためのレベルシフター及びレベル制御を得ることができる。
本開示の前のセクションで述べたように、提示された様々な実施形態によるレベルシフター（例えば、ＨＳレベルシフター（４２５））、及びゲート・ドライバ回路（４１０）は、全体又は一部を様々な技術に基づく集積回路、特にＣＭＯＳ又はＳＯＩ ＣＭＯＳで製造することができる。繰り返しになるが、前述したように、ＣＭＯＳテクノロジーは、バルクＳｉでもＳＯＩでも、高レベルの集積度、製造の容易さ、及び関連する低コストを有する。さらに、前述したように、低電圧（例えば、標準ＣＭＯＳ）トランジスタは、ＧａＮトランジスタの低ＦＯＭの恩恵を受ける方法でＧａＮ回路（例えば、高電圧ＧａＮ ＦＥＴトランジスタを含む）を駆動できる速度及び性能を有することができる。
しかしながら、電流レベルシフター（例えば、ＨＳレベルシフター（４２５））内のトランジスタは、トランジスタ間（例えば、そのドレインとソースとの間）の高電圧に耐えないが、上述したように回路全体（例えば、レベルシフター）は、（例えば、ノードＳＷの電圧で）高電圧にフローティングするため、回路全体がＧＮＤから絶縁され、ＶＩＮからＧＮＤへの高い電圧降下に耐える。
図２０Ａ、図２０Ｂ、及び図２０Ｃは、上に挙げた３つの主要なＣＭＯＳ半導体技術、具体的には、ＳＯＳ、ＳＯＩ、及びバルクＳｉそれぞれの断面を示している。当業者は、そのような断面のそれぞれが単一のＰ型及び単一のＮ型トランジスタを示し、トランジスタの非常に基本的な特徴、例えばそれらのソースＳ；それらのドレインＤ；それらのゲートＧのみが示されていることを容易に認識する。
図２０Ａ、図２０Ｂ、及び図２０Ｃの２つのトランジスタタイプの断面図は、トランジスタ回路の任意のアレイを表すと当業者によって理解され得る。示されるＣＭＯＳの各バージョンにおいて、トランジスタは、Ｐ型とＮ型との両方とも、本開示のレベルシフター（例えば、ＨＳレベルシフター４２５）で使用される低電圧トランジスタであり、例えば、それらトランジスタは、低ソース－ドレイン電圧、例えば５ボルト以下のみを扱うことができる。
図２０Ａは、それぞれゲート端子（Ｇ）、ドレイン端子（Ｄ）、及びソース端子（Ｓ）を含む２つの低電圧トランジスタデバイス（２１１０ａ、Ｐ型）及び（２１２０ａ、Ｎ型）を含む例示的なシリコン・オン・サファイア（ＳＯＳ）構造を示しており、そのＰ＋及びＮ＋ドレイン及びソース領域は、サファイア（Ａｌ２Ｏ３）基板（２１２５）の上に製造された薄いＳｉ層（２１１５）内に形成される。図１１Ａの低電圧トランジスタ（２１１０ａ）及び（２１１０ｂ）は、例えば５Ｖ（Ｓ、Ｄ、Ｇ端子の任意の２つの間）までの低電圧にしか耐えることができないが、図２０Ａに示されるＳＯＳ構造のトランジスタ回路全体は、ＧＮＤに対して０～ＶＩＮボルトの範囲でフローティングできる。本開示の実施形態によれば、図２０Ａに示されるＳＯＳ構造の裏側（背面）は、０Ｖ（ＧＮＤ）等のＤＣ電圧に接続するか、又は未接続（フローティング）のままにすることができる。本教示によるレベルシフター（例えば、ＨＳレベルシフター（４２５））の場合に、レベルシフター回路の基準電圧（例えば、ハイサイド）は、Ｖｓｓレベル（例えば、共通ノードＳＷに結ばれている）であり、このＶｓｓレベルは、０Ｖ（例えばＬＳ ＧａＮ ＦＥＴ Ｔ１がオンのとき）、最大電圧レベルＶＩＮ（例えばＨＳ ＧａＮ ＦＥＴ Ｔ２がオンのとき）のいずれかである。従って、当業者が理解できるように、図２０Ａに表される低電圧トランジスタ（２１１０ａ）及び（２１１０ｂ）は、それらトランジスタ間（例えば、対応するソース及びドレイン間）に印加される高電圧を扱う必要なく、ＧＮＤに対して高電圧（例えば、図４に示されるＶｉ＋Ｖｄｄ２等のＶ１以上）で動作することができる。代わりに、サファイア基板は、その厚さ全体に亘って高い電圧降下（例えば、ＶＩＮ＋Ｖｄｄ２）を有する。典型的な実施形態では、サファイア基板（２１２５）は、数十から数百マイクロメートルの厚さであるため、このような高電圧によって形成される電界は、サファイアの既知の絶縁耐力よりも十分下である。
図２０Ｂは、それぞれゲート端子（Ｇ）、ドレイン端子（Ｄ）、及びソース端子（Ｓ）を含む２つの低電圧トランジスタデバイス（２１１０ｂ、Ｐ型）及び（２１２０ｂ、Ｎ型）を含む例示的なシリコン・オン・インシュレータ（ＳＯＩ）トランジスタ構造を示しており、Ｐ型及びＮ型トランジスタのＰ＋及びＮ＋ソース及びドレイン領域を含む薄いＳｉ層（２１１５）が、埋込み型の二酸化シリコン層（２１３０）上、従ってＳｉ基板（２１４０）上に形成される。図２０ＡのＳＯＳ構造の場合のように、図２０Ｂに示される構造の低電圧トランジスタ（２１１０ｂ）及び（２１２０ｂ）は、最大５Ｖ（Ｓ、Ｄ、Ｇの任意の２つの端子の間）にしか耐えられないが、トランジスタ構造全体は、ＧＮＤに対して０～ＶＩＮボルトの範囲でフローティングできる。本開示の実施形態によれば、図２０Ｂに示されるＳＯＩ構造の裏側（背面）は、０Ｖ（ＧＮＤ）等のＤＣ電圧に接続するか、又は未接続のまま（フローティング）にすることができる。本教示によるレベルシフター（例えば、ＨＳレベルシフター（４２５）の場合に、レベルシフター回路の基準電圧（例えば、ハイサイド）は、Ｖｓｓ電圧レベルであり、このＶｓｓ電圧レベルは、０Ｖ（例えば、ＬＳ ＧａＮ ＦＥＴ Ｔ１がオンのとき）、最大電圧レベルＶＩＮ（例えば、ＨＳ ＧａＮ ＦＥＴ Ｔ２がオンのとき）のいずれかである。従って、当業者が認識できるように、図２０Ｂに表される低電圧トランジスタ（２１１０ｂ）及び（２１２０ｂ）は、ＧＮＤに対して高電圧（例えば、図４に示されるＶＩＮ＋ Ｖｄｄ２等のＶ１以上）で動作することができ、その高電圧がそれらトランジスタ間（すなわち、Ｓ、Ｄ、Ｇ端子の任意の２つの構成要素間）に印加される）に印加されることはない。代わりに、埋込み型の二酸化シリコン層は、その厚さに亘って高い電圧降下を有する。そのような埋込み型の二酸化シリコン層は、図２０Ａに示されるＳＯＳ実施形態のサファイア基板よりも明らかにはるかに薄い。
典型的なＳＯＩ実施形態では、Ｓｉ層（２１１５）及び埋込み型の二酸化シリコン層（２１３０）は、典型的には、厚さが０．１～１．０マイクロメートルであり、Ｓｉ基板（２１４０）はＳｉ層（２１５）の下にあり、埋込み型の二酸化シリコン層（２１３０）は、典型的には、数１０から数１００マイクロメートルの厚さであり得る。従って、埋込み型の二酸化シリコン層（２１３０）内部の電界は、典型的には、図２０Ａに示されるサファイア基板の場合よりも高くなり得る（典型的に、サファイア基板は二酸化シリコン層よりもはるかに厚く、従ってはるかに高いＶＩＮ電圧に耐えることができるため）。適切に設計された実施形態では、埋込み型の二酸化シリコン層（２１３０）は、Ｓｉ基板（２１４０）のＧＮＤ面に印加される電圧ＶＩＮに加えてＶＩＮ電圧に印加され得るノイズスパイクに関連する最大電界に耐えるのに十分な厚さである。薄い二酸化シリコン層の問題は、大きな電界に耐えることだけではないことに留意されたい。底部のＳｉ層と薄い二酸化シリコン層は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの両方へのバックゲートを形成できる。ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの両方が１００Ｖ等の高電圧に飛ぶときに、ＰＭＯＳデバイスのバックゲートがオンになり、これは、トップゲートがゲート酸化物を介してＰＭＯＳのチャネルをオンにする方法と同様である。この場合にＮＭＯＳは影響を受けないが、この場合にＰＭＯＳは遮断できない。このバックゲートの閾値電圧は、典型的に、おおよそゲート酸化膜の厚さに対する埋込み型のシリコンダイオード層の厚さの比だけ、トップゲートの閾値電圧より高くなる。そのようなバックゲート効果に対するいくつかの対策は、例えば、上記で参照した米国特許出願第１４／９６４，４１２号及び第１５／４８８，３６７号に記載されるように、図２０ＢのＳＯＩトランジスタ構造におけるＳコンタクトの導入であり得、それら文献の開示はその全体が参照により本明細書に組み込まれる。
図２０Ｃは、それぞれゲート端子（Ｇ）、ドレイン端子（Ｄ）、及びソース端子（Ｓ）を含む２つの低電圧トランジスタデバイス（２１１０ｃ、Ｐ型）及び（２１２０ｃ、Ｎ型）を含む例示的なバルクＳｉトランジスタ構造を示している。当業者は、そのような構造がその厚さ全体に亘って少なくとも半導体であることを容易に知っている。Ｓｉは二酸化シリコン又はサファイア等の絶縁体に比べて良好な導体であるため、接地されたＳｉ基板に絶縁を提供するのに十分高いスタンドオフ電圧を有する、そのようなバルクＳｉ構造の対応する逆バイアスダイオード間で高電圧ＶＩＮを降下させる必要がある。図２０Ｃに示される例示的な構造では、高電圧ＶＩＮは、底部Ｎウェル（Ｎウェル－１及びＮウェル－２）及びＰ型基板によって形成されるダイオード間で降下する。これはＶＩＮが正である典型的な場合について図２０Ｃに示されており、ここでＮウェル１及びＮウェル２が、関連する端子（２１１２）を介して、０（ＧＮＤ）からＶＩＮにスイングするノードＳＷに接続される。当業者は、ＶＩＮが負の場合に、大きな負の電圧降下（ＶＩＮ＜０Ｖ）を処理するように裏面で接地される（例えば、ＧＮＤに接続される）バルクｐ－Ｓｉ基板を可能にするために、図２０Ｃに示される構造の極性を逆転させる（例えば、ｐ－Ｓｉ基板からｎ－Ｓｉ基板への反転を含む、全てのＰ構造からＮ構造へ、又はその逆）ことができる。ＶＩＮが負であるそのような場合に、ノードＳＷは、ｎ－Ｓｉ基板内に設けられたＰウェルに接続することができる（接続は図２０Ｃには示されていない）。当業者は、そのようなウェルがＶＩＮ（例えば、図４に示されるＶＩＮ＋Ｖｄｄ２）以上の高電圧処理能力を提供できる限り、他のウェル構造をＳｉ構造に使用できることを容易に知っている。再び、図２０Ｃに示される構造の低電圧トランジスタは、例えば５Ｖまでしか耐えられないが、Ｎウェルは、ＧＮＤに対して０～ＶＩＮボルトの範囲でフローティングできる。図２０Ｃに示される様々な構造及びウェルは、２つのＮウェルの間の水平方向の間隔を含めて、縮尺通りではなく、この間隔は、ウェル同士の間の横方向の絶縁を提供するのに十分な大きさでなければならないことに留意されたい。
二酸化シリコン又はサファイア等の絶縁体とは異なり、バルクＳｉ構造のダイオードは一方向の電流のみを遮断できるため、上述したように、本開示の様々な実施形態によるレベルシフター（例えば、ＨＳレベルシフター（４２５）で使用される図２０Ｃに示される例示的なトランジスタ構造は、ＶＩＮ＞０Ｖ（＝ＧＮＤ）の場合に、又はＶＩＮ＜０Ｖの場合に代替のウェル構造（例えば、逆極性構造）を使用することにより機能する。図２０Ａ及び２０Ｂに示される絶縁ベースのトランジスタ構造は、ＶＩＮの正値と負値との両方を処理することができ、従って、ＶＩＮが正値と負値のいずれか又は両方をとる本開示の様々な実施形態によるレベルシフターで使用することができる。Ｓｉ構造はより安価になるが、絶縁体ベースのソリューションは優れた性能又は柔軟性を有している可能性があるため、バルクＳｉソリューションはコストを削減できることに留意されたい。
図２１は、本開示の実施形態による第１の電圧より高い電圧に耐えることができる高電圧デバイスを、第２の電圧以下の電圧に耐えることができる低電圧デバイスで制御する方法の様々なステップを示すプロセスチャート（２１００）であり、第１の電圧は第２の電圧よりも実質的に高い。プロセスチャート（２１００）から分かるように、この方法は、ステップ（２１１０）により、第２の電圧以下の電圧に耐えるように構成された複数の低電圧デバイスを提供するステップと；（ステップ２１２０により）複数の低電圧デバイスを第１のスイッチング電圧（ＳＷ）と第２のスイッチング電圧（Ｖｄｄ２＋ＳＷ）との間で動作させるステップであって、第１のスイッチング電圧は基準電圧（ＧＮＤ）と第１の電圧との間で切り替わり、第２のスイッチング電圧は第１のスイッチング電圧と第２の電圧との合計に実質的に対応する、動作させるステップと；ステップ（２１３０）により、入力信号に基づいて、相補的な２つのパルス信号を生成するステップであって、相補的な２つのパルス信号は、第１の入力タイミング制御パルス信号と、第１の入力タイミング制御パルス信号の反転バージョンである第２の入力タイミング制御パルス信号とを含む、生成するステップと；ステップ（２１４０）により、第１及び第２の入力タイミング制御パルス信号をそれぞれの第１及び第２の並列の抵抗－静電容量結合を介して複数の低電圧デバイスに結合するステップと；ステップ（２１５０）により、結合するステップに基づいて、第１及び第２の入力タイミング制御パルス信号のエッジ情報及びＤＣレベル情報を低電圧デバイスに送信するステップと；ステップ（２１６０）により、動作するステップ及び送信するステップに基づいて、複数の低電圧デバイスを介して、第１のスイッチング電圧よりも高い電圧で出力タイミング制御信号を生成するステップと；最後のステップ（２１７０）により、生成するステップに基づいて、高電圧デバイスを制御するステップと；を含む。
この半導体の説明により、低（耐圧）電圧トランジスタのみを使用して高電圧半導体デバイスをバイアス及び駆動するための革新的な装置が開示された。高電圧切替えイベントによるタイミング情報の損失に関連する従来技術の欠点は、高電圧半導体デバイスの１つの（静的）電圧ドメインからフライング電圧ドメインまでのタイミング制御情報を表すパルス信号のエッジ情報及びＤＣレベル情報を渡すことができる並列の抵抗－静電容量結合を含めることで対処される。低電圧トランジスタを介して提供されるクランプ付きの革新的なフライング・コンパレータと、本教示によるラッチ周辺の論理回路は、切替えイベント中に不要なグリッチを除去するフィルタ状ブロックを形成する。
様々な実施形態の新規の装置及びシステムを含み得るアプリケーションには、自動車、バッテリーシステム、太陽光発電システム、高電圧オーディオシステム、高速コンピュータ、通信及び信号処理回路、モデム、シングル又はマルチプロセッサモジュール、シングル又はマルチ組込みプロセッサ、データスイッチ、及び多層、マルチチップモジュール等の特定用途向けモジュールで使用される電子回路が含まれる。そのような装置及びシステムはさらに、テレビ、携帯電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ等）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレーヤ（例えば、ｍｐ３プレーヤ）、車両、医療装置（例えば、心臓モニタ、血圧モニタ等）等の様々な電子システム内のサブコンポーネントとして含まれ得る。いくつかの実施形態は、複数の方法を含み得る。
本開示で使用される「ＭＯＳＦＥＴ」という用語は、絶縁ゲートを有し、金属又は金属様の絶縁体、及び半導体構造を含む任意の電界効果トランジスタ（ＦＥＴ）を意味する。「金属」又は「金属様」という用語には、少なくとも１つの導電性材料（アルミニウム、銅、又は他の金属、或いは高ドープポリシリコン、グラフェン、又は他の導電体等）が含まれ、「絶縁体」には、少なくとも１つの絶縁材料（酸化シリコン又は他の誘電性材料等）が含まれ、及び「半導体」には、少なくとも１つの半導体材料が含まれる。
当業者には容易に明らかとなるように、本発明の様々な実施形態は、多種多様な仕様を満たすように実施することができる。上記で特に断りのない限り、適切なコンポーネント値の選択は設計選択の問題であり、本発明の様々な実施形態は、任意の適切なＩＣ技術（ＭＯＳＦＥＴ構造を含むがこれに限定されない）、或いはハイブリッド又はディスクリート回路形式で実装され得る。集積回路の実施形態は、標準的なバルク・シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、及びシリコン・オン・サファイア（ＳＯＳ）を含むがこれらに限定されない、任意の適切な基板及びプロセスを使用して製造され得る。上記で特に断りのない限り、本発明は、バイポーラ、ＧａＡｓ ＨＢＴ、ＧａＮ ＨＥＭＴ、ＧａＡｓ ｐＨＥＭＴ、及びＭＥＳＦＥＴ技術等の他のトランジスタ技術で実装してもよい。しかしながら、上述した本発明の概念は、ＳＯＩベースの製造プロセス（ＳＯＳを含む）及び同様の特性を有する製造プロセスで特に有用である。ＳＯＩ及びＳＯＳ上でのＣＭＯＳの製造により、低消費電力、ＦＥＴスタックによる動作中の高電力信号に耐える能力、良好な線形性、及び高周波動作（すなわち、５０ＧＨｚ以上の無線周波数）が可能になる。モノリシックＩＣの実装は、慎重に設計することで一般に寄生容量を低く抑えることができる（又は、少なくとも、全てのユニットに亘って均一に保ち、補償できる）ため、特に有用である。
電圧レベルは、特定の仕様及び／又は実装技術（例えば、ＮＭＯＳ、ＰＭＯＳ、又はＣＭＯＳ、及びエンハンスメントモード又はデプレッションモードのトランジスタデバイス）に依存して調整され、それに依存して逆転された電圧及び／又は論理信号の極性であり得る。コンポーネントの電圧、電流、及び電力処理機能は、例えば、デバイスのサイズを調整したり、コンポーネント（特にＦＥＴ）を直列に「積み重ね」て、より大きな電圧に耐えたり、及び／又は複数のコンポーネントを並列で使用してより大きな電流を処理したりすることにより、必要に応じて適合できる。開示された回路の機能を大幅に変更することなく、開示された回路の機能を強化し、及び／又は追加の機能を提供するために、追加の回路コンポーネントを追加してもよい。
本開示による多くの実施形態について説明した。そのような実施形態の精神及び範囲から逸脱することなく、様々な修正を行うことができることを理解されたい。例えば、上述したステップの一部は独立した順序となり得、従って、説明した順序とは異なる順序で実行できる。さらに、上述したステップの一部はオプションである。上記で特定した方法に関して説明した様々な動作は、反復、シリアル、又はパラレルで実行できる。
前述した説明は、添付の特許請求の範囲によって規定される本開示の範囲を例示すること意図したものであり、限定することを意図したものではなく、他の実施形態も特許請求の範囲内にあることを理解されたい。（クレーム要素の括弧付きのラベルは、そのような要素への参照を容易にするためのものであり、それ自体が要素の特定の必要な順序付け又は列挙を示すものではないことに留意されたい。さらに、そのようなラベルは、競合するラベル付けシーケンスの開始とみなされるのではなく、追加の要素への参照として従属クレームで再利用される場合がある）。

Claims (74)

  1. 第１の電圧（ＶＩＮ）より高い電圧に耐えることができる高電圧デバイスを制御するように構成された制御回路であって、当該制御回路は、
    第１のスイッチング電圧（ＳＷ）と第２のスイッチング電圧（Ｖｄｄ２＋ＳＷ）との間で動作するように構成された低電圧トランジスタデバイスと、
    前記第１のスイッチング電圧を伝えるように構成された第１の端子であって、前記第１のスイッチング電圧は、基準電圧と前記第１の電圧との間で切り替わる、第１の端子と、
    前記第１のスイッチング電圧の関数として前記第２のスイッチング電圧を伝えるように構成された第２の端子であって、前記第２のスイッチング電圧は、前記第１のスイッチング電圧と、前記第１の電圧よりも実質的に低い第２の電圧（Ｖｄｄ２）との合計に実質的に対応する、第２の端子と、
    入力タイミング制御パルス信号を受信するように構成された入力ノードと、
    該入力ノードに結合され、前記入力タイミング制御パルス信号を受信し、該入力タイミング制御パルス信号のエッジ情報及びＤＣレベル情報を前記低電圧トランジスタデバイスに送信するように構成された並列の抵抗－静電容量結合と、
    前記高電圧デバイスを制御するために、前記第１のスイッチング電圧よりも高い電圧で出力タイミング制御信号を供給するように構成された出力ノードであって、前記出力タイミング制御信号は、前記入力タイミング制御パルス信号の前記並列の抵抗－静電容量結合を介して送信された前記エッジ情報及びＤＣレベル情報に基づく、出力ノードと、を含む、
    制御回路。
  2. 前記第１の電圧は１０ボルト以上であり、前記第２の電圧は５ボルト以下である、請求項１に記載の制御回路。
  3. 前記第１の電圧は２５ボルト以上であり、前記第２の電圧は２．５ボルト以下である、請求項１に記載の制御回路。
  4. 前記低電圧トランジスタデバイスは、前記第２の電圧以下の電圧に耐えるように構成される、請求項１に記載の制御回路。
  5. 前記入力ノードは２つの入力ノードを含み、各入力ノードが前記入力タイミング制御パルス信号のエッジ情報及びＤＣレベル情報を受信するように構成され、前記入力タイミング制御パルス信号は相補的な２つの入力タイミング制御パルス信号を含む、請求項１に記載の制御回路。
  6. 前記並列の抵抗－静電容量結合は、２つの並列の抵抗－静電容量結合を含み、各並列の抵抗－静電容量結合が、
    ｉ）前記相補的な２つの入力タイミング制御パルス信号のそれぞれを受信する前記２つの入力ノードのそれぞれ、及び
    ｉｉ）前記相補的な２つの入力タイミング制御パルス信号のそれぞれのエッジ情報及びＤＣレベル情報を前記低電圧トランジスタデバイスに送信するために前記低電圧トランジスタデバイスに結合された２つの共通ノードのそれぞれ、に結合され、
    各並列の抵抗－静電容量結合には、１つ又は複数の直列接続された抵抗器を含む抵抗導電路と、１つ又は複数の直列接続されたコンデンサを含む静電容量導電路とが含まれる、請求項５に記載の制御回路。
  7. 前記制御回路は、前記２つの共通ノードのノード毎に、
    該ノードと前記第２のスイッチング電圧との間に結合されたコンデンサと、
    該ノードと前記第２のスイッチング電圧との間に結合された抵抗器とをさらに含む、請求項６に記載の制御回路。
  8. 前記２つの共通ノードのノード毎に、各並列の抵抗－静電容量結合の前記直列接続されたコンデンサの等価静電容量に対する前記コンデンサの静電容量の静電容量比は、各並列の抵抗－静電容量結合の前記直列接続された抵抗器の等価抵抗に対する前記抵抗器の抵抗値の抵抗比に略反比例する、請求項７に記載の制御回路。
  9. １つの前記コンデンサ及び各並列の抵抗－静電容量結合の前記直列接続されたコンデンサによって前記２つの共通ノードの各共通ノードに提供される容量性電圧分割が、前記直列接続されたコンデンサ間で前記第１の電圧に略等しい電圧を降下させるように構成される、請求項８に記載の制御回路。
  10. 前記低電圧トランジスタデバイスの複数のトランジスタデバイスは、フライング・コンパレータとして動作するように構成され、該フライング・コンパレータは、前記２つの共通ノード及び相補的な出力ノードに結合される差動入力ノードを含む、請求項８に記載の制御回路。
  11. 前記制御回路は、前記差動入力ノードの差動入力ノード毎に、前記差動入力ノードと前記第１のスイッチング電圧との間に結合された並列の抵抗－静電容量バイアス・ネットワークをさらに含み、該並列の抵抗－静電容量バイアス・ネットワークは、前記フライング・コンパレータの入力段の低電圧トランジスタデバイスにバイアス電圧を供給するように構成される、請求項１０に記載の制御回路。
  12. 前記並列の抵抗－静電容量バイアス・ネットワークは、並列に接続されたコンデンサ及び抵抗器を含む、請求項１１に記載の制御回路。
  13. 前記静電容量比は、前記第１のスイッチング電圧のスイッチング電圧レベルに関係なく、前記フライング・コンパレータの動作電圧範囲内にある共通モード電圧を前記各差動入力ノードに供給するようにさらに構成される、請求項１１に記載の制御回路。
  14. 前記静電容量比は、前記第１の電圧に基づく、請求項１３に記載の制御回路。
  15. 前記相補的な２つの入力タイミング制御パルス信号をそれぞれ増幅して、前記差動入力ノードにおける差分信号の振幅を増大させるように構成された２つのチャージポンプ回路をさらに含む、請求項１４に記載の制御回路。
  16. 前記２つのチャージポンプ回路によって与えられる増幅は、制御可能であり、且つ前記第１の電圧のレベルに基づいている、請求項１５に記載の制御回路。
  17. 前記低電圧トランジスタデバイスの複数のトランジスタデバイスは、前記第１のスイッチング電圧の切替えイベント中に、前記フライング・コンパレータの低電圧トランジスタデバイスのノード間の瞬間電圧を制限するクランプ回路として構成される、請求項１１に記載の制御回路。
  18. 前記クランプ回路は、前記切替えイベント中に、前記フライング・コンパレータの前記相補的な出力ノードにおける複数の出力電圧を実質的に同じ電圧値に強制するようにさらに構成される、請求項１７に記載の制御回路。
  19. 前記低電圧トランジスタデバイスの複数のトランジスタデバイスは、前記フライング・コンパレータの前記相補的な出力ノードにおける複数の電圧の差を単一の電圧に変換する論理ゲートとして動作するように構成される、請求項１８に記載の制御回路。
  20. 前記論理ゲートは、前記複数の電圧の非ゼロ差に作用し、前記複数の電圧のゼロ差を拒否するセットリセット（ＲＳ）ラッチ回路を含む、請求項１９に記載の制御回路。
  21. 前記低電圧トランジスタデバイスは、前記第２の電圧より低い電圧に耐えるように構成されており、
    前記第１のスイッチング電圧と前記第２の電圧の半分との合計に略等しい中間レール・スイッチング・バイアス電圧が、前記フライング・コンパレータ及び前記論理ゲートの前記複数のトランジスタデバイスのトランジスタにバイアスを与えるように構成される、請求項２０に記載の制御回路。
  22. 前記フライング・コンパレータの前記相補的な出力ノードにおける電圧は、前記第１のスイッチング電圧と前記中間レール・スイッチング・バイアス電圧によって規定される範囲内にあり、
    前記論理ゲートは、ａ）前記第１のスイッチング電圧と前記中間レール・スイッチング・バイアス電圧との間、又はｂ）前記中間レール・スイッチング・バイアス電圧と前記第２のスイッチング電圧と間のいずれかで動作するように構成される、請求項２１に記載の制御回路。
  23. 前記低電圧トランジスタデバイスは、ａ）シリコン・オン・サファイア（ＳＯＳ）トランジスタ構造、ｂ）シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ構造、及びｃ）バルク・シリコン（Ｓｉ）トランジスタ構造のうちの１つを含む、請求項１に記載の制御回路。
  24. 前記ａ）シリコン・オン・サファイア（ＳＯＳ）トランジスタ構造は、サファイア基板を含み、該サファイア基板は、前記第２のスイッチング電圧以上の電圧降下に耐えるように選択された厚さを有する、請求項２３に記載の制御回路。
  25. 前記サファイア基板の厚さが、数１０マイクロメートル～数１００マイクロメートルの範囲にある、請求項２４に記載の制御回路。
  26. 前記ｂ）シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ構造は、埋込み型の二酸化シリコン層を含み、この二酸化シリコンの厚さによって、前記第２のスイッチング電圧以上の電圧降下に耐えることができる、請求項２３に記載の制御回路。
  27. 前記埋込み型の二酸化シリコン層の二酸化シリコンの厚さが、０．１～１．０マイクロメートルである、請求項２６に記載の制御回路。
  28. 前記ｃ）バルク・シリコン（Ｓｉ）トランジスタ構造は、
    Ｐ型シリコン（ｐ－Ｓｉ）基板と、
    該Ｓｉ基板に埋め込まれたＮウェル構造と、
    該Ｎウェル構造に接続されたウェル端子と、を含み、
    該ウェル端子は、動作中に、前記第２のスイッチング電圧を伝えるように構成される、請求項２３に記載の制御回路。
  29. 前記シリコン基板は、動作中に前記基準電圧を伝えるように構成された基板端子を含む、請求項２８に記載の制御回路。
  30. 前記Ｎウェル構造は、前記Ｓｉ基板と組み合わせて、前記第２のスイッチング電圧以上の電圧降下に耐えることができる逆バイアスＮウェル・ダイオードを形成するように構成される、請求項２８に記載の制御回路。
  31. 請求項１に記載の制御回路を含む高電圧スイッチングデバイス。
  32. 動作中に、前記第１の電圧に耐えることができるように構成された高電圧トランジスタデバイスをさらに含み、前記高電圧トランジスタデバイスの動作が、前記制御回路によって制御される、請求項３１に記載の高電圧スイッチングデバイス。
  33. 前記高電圧トランジスタデバイスの動作は、前記第１の電圧への導電路を提供するオン・モードと、前記導電路を外すオフ・モードとの２つの動作モードのうちの１つで動作するように前記高電圧トランジスタデバイスを制御することを含む、請求項３２に記載の高電圧スイッチングデバイス。
  34. 前記導電路は、前記高電圧トランジスタデバイスのドレイン端子とソース端子との間の導電路である、請求項３３に記載の高電圧スイッチングデバイス。
  35. 前記高電圧トランジスタデバイスの制御は、前記高電圧トランジスタデバイスのゲート端子を前記制御回路の前記出力ノードに接続することによって提供される、請求項３４に記載の高電圧スイッチングデバイス。
  36. 前記制御回路の前記第１の端子は、前記高電圧トランジスタデバイスの前記ソース端子に接続される、請求項３５に記載の高電圧スイッチングデバイス。
  37. 前記オン・モードの動作中に、前記高電圧トランジスタデバイスの前記ソース端子における信号の電圧は、前記第１の電圧に略等しく、前記オフ・モードの動作中に、前記高電圧トランジスタデバイスの前記ソース端子における前記信号の電圧は、前記基準電圧に略等しい、請求項３６に記載の高電圧スイッチングデバイス。
  38. 前記高電圧トランジスタデバイスの前記ゲート端子に提供される前記制御回路の前記出力ノードにおけるタイミング制御信号は、前記高電圧トランジスタデバイスの前記ソース端子における前記信号のデューティサイクルに基づいて、平均電圧を制御するように構成される、請求項３７に記載の高電圧スイッチングデバイス。
  39. 前記制御回路の前記入力ノードにおける前記入力タイミング制御パルス信号は、前記平均電圧に基づく、請求項３８に記載の高電圧スイッチングデバイス。
  40. 請求項３９に記載の高電圧スイッチングデバイスを含む、高ＤＣ電圧を低ＤＣ電圧に変換するためのＤＣ／ＤＣコンバータ。
  41. 第１の電圧（ＶＩＮ）より高い電圧に耐えることができる高電圧デバイスを、第２の電圧（Ｖｄｄ２）以下の電圧に耐えることができる低電圧デバイスで制御する方法であって、前記第１の電圧は、前記第２の電圧よりも実質的に高く、当該方法は、
    前記第２の電圧以下の電圧に耐えるように構成された複数の低電圧デバイスを提供するステップと、
    該複数の低電圧デバイスを第１のスイッチング電圧（ＳＷ）と第２のスイッチング電圧（Ｖｄｄ２＋ＳＷ）との間で動作させるステップであって、前記第１のスイッチング電圧は基準電圧（ＧＮＤ）と前記第１の電圧との間で切り替わり、前記第２のスイッチング電圧は前記第１のスイッチング電圧と前記第２の電圧との合計に実質的に対応する、動作させるステップと、
    入力信号に基づいて、第１の入力タイミング制御パルス信号と、該第１の入力タイミング制御パルス信号の反転バージョンである第２の入力タイミング制御パルス信号とを含む相補的な２つのパルス信号を生成するステップと、
    前記第１及び第２の入力タイミング制御パルス信号を第１及び第２の並列の抵抗－静電容量結合を介して前記複数の低電圧デバイスに結合するステップと、
    該結合するステップに基づいて、前記第１及び第２の入力タイミング制御パルス信号のエッジ情報及びＤＣレベル情報を前記低電圧デバイスに送信するステップと、
    前記動作するステップ及び前記送信するステップに基づいて、前記複数の低電圧デバイスを介して、前記第１のスイッチング電圧よりも高い電圧で出力タイミング制御信号を生成するステップと、
    該生成するステップに基づいて、前記高電圧デバイスを制御するステップと、を含む、
    方法。
  42. 前記出力タイミング制御信号を生成するステップは、
    前記送信するステップに基づいて、前記相補的な２つのパルス信号のバージョンを再生成するステップと、
    クランプを使用して、前記第１のスイッチング電圧の切替えイベント中に、前記相補的な２つのパルス信号の再生成バージョンを実質的に同じ電圧値に強制するステップと、
    前記相補的な２つのパルス信号の前記再生成バージョンの差分信号を生成するステップであって、該差分信号は、前記切替えイベント中のみゼロである、生成するステップと、
    前記差分信号の非ゼロ値に基づいて、前記出力タイミング制御信号を生成するステップと、を含む、請求項４１に記載の方法。
  43. 前記再生成するステップは、
    第１及び第２の共通ノードのそれぞれを介して、前記第１及び第２の並列の抵抗－静電容量結合を第１及び第２の並列の抵抗－静電容量ネットワークのそれぞれに結合するステップと、
    前記第１及び第２の並列の抵抗－静電容量ネットワークの端子ノードを前記第２のスイッチング電圧に結合するステップと、
    該結合するステップに基づいて、前記第１及び第２の共通ノードでそれぞれ前記第１及び第２の入力タイミング制御パルス信号の低振幅バージョンを取得するステップと、を含み、
    第１／第２の並列の抵抗－静電容量結合の等価静電容量に対する第１／第２の並列の抵抗－静電容量ネットワークの静電容量との静電容量比が、第１／第２の並列の抵抗－静電容量結合の抵抗に対する第１／第２の並列の抵抗－静電容量ネットワークの抵抗比に略反比例する、請求項４２に記載の方法。
  44. チャージポンプ回路を介して、前記第１及び第２の入力タイミング制御パルス信号を増幅するステップと、
    該増幅するステップに基づいて、前記第１及び第２の共通ノードにおける前記第１及び第２の入力タイミング制御パルス信号の前記低振幅バージョンの振幅を増大させるステップと、をさらに含む、請求項４３に記載の方法。
  45. 第１の電圧（ＶＩＮ）をより低い電圧出力に変換するＤＣ／ＤＣコンバータであって、当該ＤＣ／ＤＣコンバータは、
    直列接続されたハイサイド・トランジスタ及びローサイド・トランジスタを含むトランジスタ・スタックであって、前記ハイサイド・トランジスタ及び前記ローサイド・トランジスタは、前記第１の電圧よりも高い電圧に耐えることができる、トランジスタ・スタックと、
    動作中に、前記第１の電圧を受け取るように構成された前記ハイサイド・トランジスタのドレインに接続された供給端子と、
    動作中に、基準電位（ＧＮＤ）を受け取るように構成された前記ローサイド・トランジスタのソースに接続された基準端子と、
    前記ハイサイド・トランジスタのソース及び前記ローサイド・トランジスタのドレインに接続され、動作中に、前記第１の電圧と前記基準電位との間で切り替わる第１のスイッチング電圧（ＳＷ）を供給するように構成された出力スイッチング端子と、
    前記トランジスタ・スタックに結合され、且つ前記第１のスイッチング電圧と第２のスイッチング電圧（Ｖｄｄ２＋ＳＷ）との間で動作するように構成されたハイサイド制御回路と、を含んでおり、
    該ハイサイド制御回路は、
    ｉ）前記第１の電圧よりも実質的に低い第２の電圧（Ｖｄｄ２）以下の電圧に耐えることができる複数の低電圧トランジスタと、
    ｉｉ）前記出力スイッチング端子に接続され、前記第１のスイッチング電圧を供給するハイサイド基準端子と、
    ｉｉｉ）動作中に、前記第１のスイッチング電圧と前記第２の電圧との合計に略等しい前記第２のスイッチング電圧を供給するように構成されたハイサイド供給端子と、
    ｉｖ）動作中に、前記ハイサイド・トランジスタを制御するために第１及び第２の入力タイミング制御パルス信号を受信するように構成されたハイサイド入力端子と、
    ｖ）動作中に、前記第１及び第２の入力タイミング制御パルス信号のエッジ情報及びＤＣレベル情報を前記複数の低電圧トランジスタに送信するように構成された前記ハイサイド入力端子に結合された第１及び第２の並列の抵抗－静電容量結合と、
    ｖｉ）動作中に、前記送信されたエッジ情報及びＤＣレベル情報に基づいてハイサイド制御信号を前記第１のスイッチング電圧よりも高い電圧で供給するように構成された前記複数の低電圧トランジスタのハイサイド出力トランジスタと、を含み、
    前記ハイサイド制御信号は、前記出力スイッチング端子における前記第１のスイッチング電圧のデューティサイクルを制御する、
    ＤＣ／ＤＣコンバータ。
  46. 前記第１及び第２の並列の抵抗－静電容量結合のそれぞれが、１つ又は複数の直列接続された抵抗器を含む抵抗導電路と、１つ又は複数の直列接続されたコンデンサを含む静電容量導電路とを含む、請求項４５に記載のＤＣ／ＤＣコンバータ。
  47. 前記より低い電圧出力は、前記第１のスイッチング電圧の平均値に比例する、請求項４５に記載のＤＣ／ＤＣコンバータ。
  48. 動作中に、前記第１及び第２の入力タイミング制御パルス信号に基づいて、前記ローサイド・トランジスタにローサイド制御信号を供給するように構成されたローサイド制御回路をさらに含む、請求項４５に記載のＤＣ／ＤＣコンバータ。
  49. 前記ハイサイド制御信号及び前記ローサイド制御信号は、動作中に、前記ハイサイド・トランジスタの導通と前記ローサイド・トランジスタの導通とを交互に行うように構成される、請求項４８に記載のＤＣ／ＤＣコンバータ。
  50. 前記ハイサイド制御回路を通る前記第１及び第２の入力タイミング制御パルス信号の伝播遅延は、前記ローサイド制御回路を通る前記第１及び第２の入力タイミング制御パルス信号の伝播遅延と略等しい、請求項４９に記載のＤＣ／ＤＣコンバータ。
  51. 前記ハイサイド制御回路を通る前記第１及び第２の入力タイミング制御パルス信号の信号減衰は、前記ローサイド制御回路を通る前記第１及び第２の入力タイミング制御パルス信号の信号減衰と略等しい、請求項５０に記載のＤＣ／ＤＣコンバータ。
  52. 前記高電圧デバイスの制御は、前記制御回路の低電圧トランジスタデバイスのみで提供され、各低電圧トランジスタデバイスは、前記第１の電圧よりも実質的に低い第２の電圧以下の電圧に耐えるように構成される、請求項１に記載の制御回路。
  53. 前記高電圧デバイスの制御は、前記低電圧デバイスのみによって提供される、請求項４１に記載に方法。
  54. レベルシフターであって、当該レベルシフターは、
    第１の電圧と第２の電圧との間で動作するように構成された低電圧トランジスタデバイスと、
    前記第１の電圧を伝えるように構成された第１の端子と、
    前記第１の電圧と低電圧との合計に実質的に対応する前記第２の電圧を伝えるように構成された第２の端子と、
    入力タイミング制御信号を受信するように構成された入力ノードと、
    該入力ノードと前記低電圧トランジスタデバイスとの間に結合された並列の抵抗－静電容量ネットワークと、
    出力タイミング制御信号を提供するように構成された出力ノードであって、前記出力タイミング制御信号は、前記入力タイミング制御信号の前記並列の抵抗－静電容量ネットワークを介した信号情報に基づいている、出力ノードと、を含む、
    レベルシフター。
  55. 前記第１の電圧は１０ボルト以上であり、前記低電圧は５ボルト以下である、請求項５４に記載のレベルシフター。
  56. 前記第１の電圧は２５ボルト以上であり、前記低電圧は２．５ボルト以下である、請求項５４に記載のレベルシフター。
  57. 前記低電圧トランジスタデバイスは、前記低電圧以下の電圧に耐えるように構成される、請求項５４に記載のレベルシフター。
  58. 前記出力タイミング制御信号は、前記第１の電圧よりも高い電圧である、請求項５４に記載のレベルシフター。
  59. 前記低電圧は、前記第１の電圧より実質的に低い、請求項５４に記載のレベルシフター。
  60. 前記入力ノードは２つの入力ノードを含み、該２つの入力ノードのそれぞれが前記入力タイミング制御信号のエッジ情報及びＤＣレベル情報を受信するように構成される、請求項５４に記載のレベルシフター。
  61. 前記並列の抵抗－静電容量ネットワークは、２つの並列の抵抗－静電容量ネットワークを含み、該２つの並列の抵抗－静電容量ネットワークのそれぞれが、
    ｉ）相補的な２つの入力タイミング制御信号のそれぞれを受信する２つの入力ノードのそれぞれ、及び
    ｉｉ）前記低電圧トランジスタデバイスに結合された２つの共通ノードのそれぞれ、に結合される、請求項５４に記載のレベルシフター。
  62. 前記並列の抵抗－静電容量ネットワークは、１つ又は複数の直列接続された抵抗器を含む抵抗導電路と、１つ又は複数の直列接続されたコンデンサを含む静電容量導電路とを含む、請求項５４に記載のレベルシフター。
  63. 当該レベルシフターは、
    前記並列の抵抗－静電容量ネットワーク及び前記低電圧トランジスタデバイスに共通のノードと、前記第２の端子との間に結合されたコンデンサと、
    前記ノードと前記第２の端子との間に結合された抵抗器と、をさらに含む、請求項５４に記載のレベルシフター。
  64. 当該レベルシフターは、
    前記並列の抵抗－静電容量ネットワーク及び前記低電圧トランジスタデバイスに共通の前記ノードと、前記第１の端子との間に結合されたコンデンサと、
    前記ノードと前記第１の端子との間に結合された抵抗器と、をさらに含む、請求項６３に記載のレベルシフター。
  65. 前記低電圧トランジスタデバイスは、フライング・コンパレータとして動作するように構成された複数の低電圧トランジスタデバイスを含み、前記フライング・コンパレータは、前記並列の並列の抵抗－静電容量ネットワークに結合された差動入力ノード、及び相補的な出力ノードを含む、請求項５４に記載のレベルシフター。
  66. 前記低電圧トランジスタデバイスは、前記第１の電圧の切替えイベント中に、前記フライング・コンパレータの前記複数の低電圧トランジスタデバイスのノード間の瞬時電圧を制限するクランプ回路として構成された複数の低電圧トランジスタデバイスをさらに含む、請求項６５に記載のレベルシフター。
  67. 前記入力タイミング制御信号を増幅するように構成されたチャージポンプ回路をさらに含む、請求項５４に記載のレベルシフター。
  68. レベルシフターであって、当該レベルシフターは、
    第１の電圧及び低電圧によって規定されるフライング電圧ドメインで動作するように構成された低電圧トランジスタデバイスと、
    入力タイミング制御信号を受信するように構成された入力ノードと、
    前記入力ノード及び前記低電圧トランジスタデバイスを結合するように構成された並列の抵抗－静電容量ネットワークと、
    出力タイミング制御信号を提供するように構成された出力ノードであって、前記出力タイミング制御信号は、前記並列の抵抗－静電容量ネットワークを介した前記入力タイミング制御信号の信号情報に基づいている、出力ノードと、を含む、
    レベルシフター。
  69. 前記低電圧トランジスタデバイスは、前記低電圧以下の電圧に耐えるように構成され、前記低電圧は前記第１の電圧よりも低い、請求項６８に記載のレベルシフター。
  70. 請求項６８に記載のレベルシフターを含む高電圧スイッチングデバイス。
  71. 前記第１の電圧に耐えるように構成された高電圧トランジスタデバイスをさらに含み、該高電圧トランジスタデバイスのオン・モード及びオフ・モードによる動作は、前記レベルシフターによって制御される、請求項７０に記載の高電圧スイッチングデバイス。
  72. 動作の前記オン・モードの間に、前記高電圧トランジスタデバイスのソース端子における電圧が、前記第１の電圧に実質的に等しく、動作の前記オフ・モードの間に、前記高電圧トランジスタデバイスの前記ソース端子における電圧が、基準電圧に実質的に等しい、請求項７１に記載の高電圧スイッチングデバイス。
  73. 請求項７１に記載の前記高電圧スイッチングデバイスを含む、高ＤＣ電圧を低ＤＣ電圧に変換するためのＤＣ／ＤＣコンバータ。
  74. 高電圧デバイスを制御するための方法であって、当該方法は、
    低電圧以下の電圧に耐えるように構成された複数の低電圧デバイスを提供するステップと、
    前記複数の低電圧デバイスを、第１の電圧及び前記低電圧によって規定されるフライング電圧ドメインで動作させるステップであって、前記第１の電圧は前記低電圧よりも高い、動作させるステップと、
    並列の抵抗－静電容量ネットワークを介して入力タイミング制御信号を前記複数の低電圧デバイスに結合するステップと、
    該結合に基づいて、前記入力タイミング制御信号の信号情報を前記低電圧デバイスに送信するステップと、
    前記動作及び前記送信に基づいて、前記複数の低電圧デバイスを介して、出力タイミング制御信号を前記第１の電圧よりも高い電圧で生成するステップと、
    前記生成に基づいて、前記高電圧デバイスを制御するステップと、を含む、
    方法。
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