JP7211018B2 - 電源制御装置 - Google Patents

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Description

本発明は、電源制御装置に関する。
従来、全波整流回路で整流された交流電圧を昇圧する昇圧チョッパでは、特定の基準タイミングからインダクタ電流がゼロになりスイッチング素子の素子電圧が極小になるタイミングまでの時間を予め遅延時間として設定しておき、基準タイミングから遅延時間後にスイッチング素子をターンオンすることでスイッチング損失を低減する（例えば、特許文献１，２参照）。
特許文献１ 特開２０１４－８２９２４号公報
特許文献２ 特開２０１７－２２５２６０号公報
しかしながら、交流電源が切り替わるなどして入力電圧が変動すると、スイッチング素子の素子電圧が極小になるタイミングが変化する結果、スイッチング損失が増加してしまう。
上記課題を解決するために、本発明の第１の態様においては、電源制御装置が提供される。電源制御装置は、昇圧チョッパのスイッチング素子のオンオフを制御するスイッチ制御部を備えてよい。電源制御装置は、昇圧チョッパのインダクタのインダクタ電圧に基づく第１の値が閾値未満となったことを検出する検出部を備えてよい。電源制御装置は、検出部によって第１の値が閾値未満となったことが検出されてから、スイッチ制御部がスイッチング素子をターンオンするまでの遅延時間を、インダクタ電圧に基づく第２の値に応じて調整する遅延調整部を備えてよい。
遅延調整部は、スイッチング素子のオン期間中において第２の値が基準値以上となったか否かを判定してよい。遅延調整部は、第２の値が基準値以上となったと判定した場合に、第２の値が基準値以上とならなかった場合よりも遅延時間を小さくしてよい。
スイッチ制御部は、第１の値が閾値以上から閾値未満に変化した回数が予め定められた回数に達したことに応じて、スイッチング素子をターンオンしてよい。遅延調整部は、第１の値が閾値以上から閾値未満に変化した回数が予め定められた回数に達してから、スイッチ制御部がスイッチング素子をターンオンするまでの遅延時間を調整してよい。
スイッチ制御部は、予め定められたターンオンタイマ時間の後に、スイッチング素子をターンオンするターンオンタイマ部を有してよい。遅延調整部は、第２の値に基づいて、ターンオンタイマ時間を更に調整してよい。
昇圧チョッパは、インダクタとして機能する主巻線および補助巻線を有する昇圧トランスを備えてよい。検出部は、補助巻線電圧を第１の値として用いてよい。
昇圧チョッパは、インダクタとして機能する主巻線および補助巻線を有するトランスを備えてよい。遅延調整部は、補助巻線電圧に応じた電流を第２の値として用いてよい。
遅延調整部は、スイッチング素子のオン期間中における第２の値に基づいて、複数種類の定格電圧のそれぞれに応じた遅延時間設定値のうちいずれを遅延時間として用いるかを切り替えてよい。
遅延調整部は、昇圧チョッパに電力を供給する電源からの交流入力電圧の変動に伴って第２の値が変化したことに応じて、遅延時間を調整してよい。
遅延調整部は、遅延時間を、スイッチング素子のオフ期間中におけるインダクタ電圧に基づく第２の値に応じて調整してもよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る電源装置１を示す。 補助巻線電圧Ｖ ZCD の波形を示す。 インダクタ電流ＩＬ１、スイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓ、補助巻線電圧ＶＺＣＤ、および、ＲＳ型フリップフロップ６５５の出力信号ＱＱを示す。 交流入力電圧が切り換えられた場合のスイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓを示す。 遅延調整部６４を示す。 ターンオンタイマ部９を示す。 電源制御装置６の一部の動作を示す。 変形例に係る入力電圧識別部７Ａを示す。 他の変形例に係る入力電圧識別部７Ｂを示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
［１．電源装置の構成］
図１は、本実施形態に係る電源装置１を示す。なお、図中の破線矢印は電流を示す。
電源装置１は、直流の出力電圧Ｖｏｕｔ（一例として４００Ｖ）を出力するものであり、例えば２５０Ｗ程度の負荷に接続される。電源装置１は、交流電源２と、交流電源２からの交流入力電圧を全波整流する全波整流回路３と、全波整流回路３の直流出力電圧を昇圧する昇圧チョッパ４とを備える。
［１－１．昇圧チョッパ４］
昇圧チョッパ４は、全波整流回路３の正極出力側及び接地の間に接続されており、本実施形態では一例として、力率改善回路としても機能する。昇圧チョッパ４は、全波整流回路３に並列に接続された平滑用コンデンサＣ０と、全波整流回路３の正極出力側に直列に接続されたトランスＴおよびダイオードＤ１と、昇圧用のスイッチング素子Ｑ１と、ダイオードＤ１のカソード側と接地との間に接続された出力コンデンサＣ１と、出力電圧Ｖｏｕｔを検出するべく出力コンデンサＣ１に対して並列に接続された分圧抵抗Ｒ１，Ｒ２と、検出抵抗Ｒ４と、電圧誤差検出補償回路５と、電源制御装置６とを備えている。
平滑用コンデンサＣ０は、全波整流回路３の正極出力側に流れる電流を平滑化する。
トランスＴは、全波整流回路３の正極出力側に設けられたインダクタＬ１として機能する主巻線と、補助巻線Ｌ２とを有する。インダクタＬ１は、全波整流回路３の正極出力側に流れる電流を平滑化するとともに昇圧チョッパ４の内部の動作に伴い誘導電圧を用いて全波整流回路３の直流出力電圧を昇圧する。一次側のインダクタＬ１に流れるインダクタ電流Ｉ Ｌ１ は一例として１０ｋＨｚ～１０００ｋＨｚの高調波の脈流であってよい。補助巻線Ｌ２は、インダクタＬ１に対し逆極性に設定される。主巻線Ｌ１および補助巻線Ｌ２の巻き数をＮｐ，Ｎｓとすると、主巻線Ｌ１の両端に電圧が加わることに応じて補助巻線Ｌ２の両端には当該電圧にＮｓ／Ｎｐを乗じた電圧が加わる。補助巻線Ｌ２は、一端が接地されており、他端が検出抵抗Ｒ４に接続される。本実施形態では、一例として、検出抵抗Ｒ４の両端に加わる電圧を補助巻線電圧ＶＺＣＤとして用いる。なお、補助巻線電圧ＶＺＣＤとしては、補助巻線の両端に加わる電圧を用いてもよいし、本実施形態のように、補助巻線に接続された検出抵抗の両端に加わる電圧、いわば間接的な電圧を用いてもよい。詳細については後述するが、スイッチング素子Ｑ１がオンの場合に補助巻線Ｌ２の他端にはマイナスの電圧が印加されるので、検出抵抗Ｒ４に流れる電流、ひいては後述のゼロクロス検出端子ＺＣＤに流れる電流ＩＺＣＤは、低電位である補助巻線Ｌ２の他端に向かって流れる。
ダイオードＤ１は逆流防止ダイオードとして機能する。スイッチング素子Ｑ１は、例えばＮチャンネルＭＯＳＦＥＴである。これに代えて、スイッチング素子Ｑ１は、他のＭＯＳＦＥＴまたはＩＧＢＴ等であってもよい。スイッチング素子Ｑ１は、インダクタＬ１およびダイオードＤ１のアノード側の接続点と、接地との間にドレイン－ソース間が電気的に接続され、電源制御装置６からの駆動信号によってゲートが駆動される。一例として、スイッチング素子Ｑ１はＰＷＭによって駆動される。出力コンデンサＣ１は、電源装置１から出力する電圧からスイッチング動作に起因する高周波成分を除去する。分圧抵抗Ｒ１，Ｒ２は互いに直列に接続されている。
［１－１－１．電圧誤差検出補償回路５］
電圧誤差検出補償回路５は、後述の誤差信号ＶＣＯＭＰのリップル成分を除去するものであり、電源制御装置６と接地との間に接続されている。電圧誤差検出補償回路５は、並列に接続されたコンデンサＣ５１とＲＣ位相補償回路５０とを有する。ＲＣ位相補償回路５０は、直列に接続された抵抗Ｒ５０とコンデンサＣ５０とを有する。コンデンサＣ５１およびコンデンサＣ５０は充電量に応じ、後述の発振器６５３から出力される発振波と比較される比較電圧としての誤差信号ＶＣＯＭＰを発生する。
［１－１－２．電源制御装置６］
電源制御装置６は、例えばＩＣであってよく、フィードバック端子ＦＢと、出力端子ＯＵＴと、電圧誤差検出補償用端子ＣＯＭＰと、ゼロクロス検出端子ＺＣＤとを有する。なお、電源制御装置６は他の端子（一例として電源端子、接地端子など）をさらに有してもよい。フィードバック端子ＦＢには、分圧抵抗Ｒ１，Ｒ２の接続点が接続され、電源装置１の出力電圧Ｖｏｕｔを分圧したフィードバック電圧ＶＦＢが入力される。出力端子ＯＵＴは昇圧用スイッチング素子Ｑ１のゲートに接続され、スイッチング素子Ｑ１を駆動するべくパルス幅変調された駆動信号ＱＱを出力する。電圧誤差検出補償用端子ＣＯＭＰには、電圧誤差検出補償回路５が接続されている。ゼロクロス検出端子ＺＣＤには、検出抵抗Ｒ４の他端（補助巻線Ｌ２とは反対側の端部）が接続され、検出抵抗Ｒ４に補助巻線電流が流れることに応じた補助巻線電圧ＶＺＣＤが入力される。
電源制御装置６は、昇圧チョッパ４に臨界制御方式の力率改善動作を行わせるものであり、理想的には昇圧チョッパ４に流れる電流がゼロになってスイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓが極小となるタイミングでスイッチング素子Ｑ１をターンオンする。電源制御装置６は、比較電圧生成部６１と、プラス電圧クランプ回路６２と、検出部６３と、遅延調整部６４と、スイッチ制御部６５とを有する。
［１－１－２（１）．比較電圧生成部６１］
比較電圧生成部６１は、昇圧チョッパ４が出力する直流出力電圧Ｖｏｕｔに応じて比較用コンデンサＣ５０，Ｃ５１を充電または放電する。本実施形態では一例として、比較電圧生成部６１は、直流出力電圧Ｖｏｕｔとしてフィードバック電圧ＶＦＢを用いる。比較電圧生成部６１はエラーアンプ６１ａを有する。エラーアンプ６１ａの反転入力側にはフィードバック電圧ＶＦＢが供給され、非反転入力側には目標出力電圧に応じた基準電圧Ｖ６１が供給される。エラーアンプ６１ａはトランスコンダクタンスアンプであってよい。エラーアンプ６１ａは、フィードバック電圧ＶＦＢおよび基準電圧Ｖ６１の差電圧に応じた電流を生成し、電圧誤差検出補償用端子ＣＯＭＰに接続された電圧誤差検出補償回路５のコンデンサＣ５０，Ｃ５１を充放電電流によって充電または放電することで誤差信号ＶＣＯＭＰを生成してよい。電圧誤差検出補償回路５を用いて誤差信号ＶＣＯＭＰを生成することでエラーアンプ６１ａの出力電流に含まれるリップル分が平滑化され、誤差信号ＶＣＯＭＰは定常状態で直流電圧となる。誤差信号ＶＣＯＭＰは、スイッチ制御部６５などに供給される。
［１－１－２（２）．プラス電圧クランプ回路６２］
プラス電圧クランプ回路６２は、ゼロクロス検出端子ＺＣＤに加わる電圧を予め定められた正のクランプ電圧以下にクランプする。例えば、プラス電圧クランプ回路６２は、ゼロクロス検出端子ＺＣＤと接地との間に接続されたツェナーダイオード６２ａを有してよい。ツェナーダイオード６２ａは、ゼロクロス検出端子ＺＣＤ側にカソードが向けられてよい。ツェナーダイオード６２ａは、補助巻線電圧ＶＺＣＤがクランプ電圧未満の場合には電流を流さず、補助巻線電圧ＶＺＣＤがクランプ電圧以上の場合には電流を流してゼロクロス検出端子ＺＣＤに加わる電圧をクランプ電圧にクランプする。これにより、補助巻線電圧ＶＺＣＤが高くなった場合に電源制御装置６の内部素子が破壊されてしまうのが防止される。
［１－１－２（３）．検出部６３］
検出部６３は、インダクタ電圧に基づく第１の値が閾値未満となったことを検出する。具体的には、スイッチング素子Ｑ１がターンオフされることに応じて、主巻線のインダクタ電圧が低下する。このため、トランスＴにおいて同じコアを有する補助巻線の補助巻線電圧ＶＺＣＤも低下する。検出部６３は、補助巻線電圧ＶＺＣＤを第１の値として用いてよい。すなわち、検出部６３は、第１の値としての補助巻線電圧ＶＺＣＤが閾値未満となったことを検出してよい。ここで、補助巻線電圧ＶＺＣＤの閾値は、スイッチング素子Ｑ１のターンオンタイミングを決定するための基準タイミングでの補助巻線電圧ＶＺＣＤ（ゼロクロス基準電圧Ｖｔｈ＿ｚｃｄとも称する）であってよく、一例として１Ｖであってよい。検出部６３は、補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となったことを検出するコンパレータ（図示せず）を有してよい。なお、補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄになるタイミング（ｔＶＺＣＤ＝ｔｈ）はインダクタ電流ＩＬ１がゼロになってスイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓが極小となるタイミング（ｔＶｄｓ＝ｍｉｎ）よりも前であってよく、タイミング（ｔＶＺＣＤ＝ｔｈ）からタイミング（ｔＶｄｓ＝ｍｉｎ）までの間隔は入力電圧により変動してよい。
検出部６３は、補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となった回数をカウントするカウンタをさらに有してよく、カウント値が予め定められた基準回数（一例として２回）に達したことに応じてハイレベルとなる検出信号ＶＺＣＤ＜ｔｈを出力してよい。なお、詳細は後述するが、検出信号ＶＺＣＤ＜ｔｈがハイレベルになると、スイッチ制御部６５によりスイッチング素子Ｑ１がターンオンされる。これにより、補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となった回数が基準回数に達したことに応じてスイッチング素子Ｑ１がターンオンされる。そのため、補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となる毎にスイッチング素子Ｑ１がターンオンされる場合と異なり、スイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓがボトム値となる少なくとも１つのタイミングをスキップして基準回数のタイミング毎にスイッチング素子Ｑ１がターンオンされる制御、いわゆるボトムスキップ制御が行われる。検出部６３は、検出信号ＶＺＣＤ＜ｔｈを遅延調整部６４に供給してよい。
［１－１－２（４）．遅延調整部６４］
遅延調整部６４は、インダクタ電圧に基づく第１の値（本実施形態では一例として補助巻線電圧ＶＺＣＤ）が閾値（本実施形態では一例としてゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ）未満となったことが検出されてから、スイッチ制御部６５がスイッチング素子Ｑ１をターンオンするまでの遅延時間を調整する。補助巻線電圧ＶＺＣＤは、スイッチング素子Ｑ１のオフ期間中にゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となってよい。遅延調整部６４は、インダクタ電圧に基づく第２の値に応じて遅延時間を調整してよく、一例として、スイッチング素子Ｑ１のオン期間中における第２の値に応じて遅延時間を調整してよい。遅延調整部６４は、補助巻線電圧ＶＺＣＤに応じた電流を第２の値として用いてよく、本実施形態では一例として、ゼロクロス検出端子ＺＣＤに流れる電流ＩＺＣＤを第２の値として用いる。遅延調整部６４は、検出信号ＶＺＣＤ＜ｔｈがハイレベルとなるタイミング（ｔＶＺＣＤ＝ｔｈ）から、インダクタ電流ＩＬ１がゼロになってソースドレイン電圧Ｖｄｓが極小となるタイミング（ｔＶｄｓ＝ｍｉｎ）までの経過時間に遅延時間を一致させるよう調整を行ってよい。
ここで、上述したように、本実施形態では検出部６３において補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となったことが検出される。また、補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となった回数のカウント値がボトムスキップ制御の基準回数に達したことに応じて検出信号ＶＺＣＤ＜ｔｈがハイレベルとなる。そのため、検出信号ＶＺＣＤ＜ｔｈがハイレベルとなるタイミング（ｔＶＺＣＤ＝ｔｈ）を起点とする遅延時間を調整することによって、補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となった回数が基準回数に達したタイミングを起点とする遅延時間が調整される。遅延調整部６４は、入力電圧識別部７と、遅延回路８とを有する。
入力電圧識別部７は、ゼロクロス検出端子ＺＣＤとスイッチ制御部６５との間に接続される。入力電圧識別部７は、交流入力電圧が複数種類の定格電圧の何れであるかの識別を、ゼロクロス検出端子ＺＣＤに流れる電流ＩＺＣＤに応じて行う。入力電圧識別部７は、識別結果を示す電圧識別信号Ｖｉｎ＿ｄｅｔ＿ｏｎを遅延回路８およびスイッチ制御部６５に供給してよい。
遅延回路８は、検出部６３とスイッチ制御部６５との間に接続される。遅延回路８は、検出部６３からの検出信号ＶＺＣＤ＜ｔｈがハイレベルとなってから、予め設定された遅延時間後にハイレベルとなる信号ＳＤＬＹを出力する。遅延回路８は、電圧識別信号Ｖｉｎ＿ｄｅｔ＿ｏｎに応じて遅延時間を調整してよい。遅延回路８は、出力信号をスイッチ制御部６５に供給してよい。
［１－１－２（５）．スイッチ制御部６５］
スイッチ制御部６５は、昇圧チョッパ４のスイッチング素子Ｑ１のオンオフを制御する。スイッチ制御部６５は、ターンオンタイマ部９と、オアゲート６５２と、発振器６５３と、パルス幅変調用コンパレータ６５４と、ＲＳ型フリップフロップ６５５とを有している。
ターンオンタイマ部９は、予め設定された時間内にスイッチング素子Ｑ１がオフ状態からターンオンされない場合にハイレベルとなる信号Ｓｔｉｍｅｒを出力する。ターンオンタイマ部９は信号Ｓｔｉｍｅｒをオアゲート６５２に供給する。
オアゲート６５２は、遅延回路８からの信号ＳＤＬＹと、ターンオンタイマ部９からのＳｔｉｍｅｒとの論理和をとった信号をＲＳ型フリップフロップ６５５に供給する。
発振器６５３は、発振波を発生する。本実施形態では一例として、発振器６５３は発振波として三角波状（一例として鋸波状）のランプ波Ｒａｍｐを発生する。発振器６５３は、ランプ波Ｒａｍｐをパルス幅変調用コンパレータ６５４に供給する。発振器６５３はトリガ信号が入力される場合（本実施形態では一例として、後述のＲＳ型フリップフロップ６５５からハイレベルの出力信号ＱＱが出力される場合）にランプ波Ｒａｍｐの生成を開始し、トリガ信号が入力されない場合にはランプ波Ｒａｍｐの生成を中止してリセットされてよい。
パルス幅変調用コンパレータ６５４は、スイッチング素子Ｑ１の駆動信号のパルス幅を変調するためのパルス幅変調信号を出力する。パルス幅変調用コンパレータ６５４の非反転入力端子には発振器６５３からのランプ波Ｒａｍｐが入力され、反転入力端子には、エラーアンプ６１ａおよび電圧誤差検出補償回路５によって生成される誤差信号ＶＣＯＭＰが入力される。これにより、パルス幅変調用コンパレータ６５４の出力信号は、発振波の瞬時値が誤差信号ＶＣＯＭＰ未満である場合はローレベルとなり、発振波の瞬時値が誤差信号ＶＣＯＭＰ以上の場合にハイレベルとなる。パルス幅変調用コンパレータ６５４は、出力信号をＲＳ型フリップフロップ６５５に出力する。
ＲＳ型フリップフロップ６５５は、セット端子Ｓにオアゲート６５２の出力信号が入力され、リセット端子Ｒにパルス幅変調用コンパレータ６５４の出力信号が入力される。ＲＳ型フリップフロップ６５５は、セット状態ではハイレベルの出力信号ＱＱを出力し、リセット状態ではローレベルの出力信号ＱＱを出力する。ＲＳ型フリップフロップ６５５は、出力端子Ｑからの出力信号ＱＱをターンオンタイマ部９およびスイッチング素子Ｑ１に供給する。なお、ＲＳ型フリップフロップ６５５とスイッチング素子Ｑ１との間には、図示しないドライバが介在してもよい。
以上の電源制御装置６によれば、補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となったことが検出されてからスイッチング素子Ｑ１をターンオンするまでの遅延時間を電流ＩＺＣＤに応じて調整する。従って、入力電圧が変化する場合であっても、インダクタ電流ＩＬ１がゼロになってスイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓが極小になるタイミング（ｔＶｄｓ＝ｍｉｎ）でスイッチング素子Ｑ１をターンオンすることができる。よって、入力電流の歪みを防止するとともに、スイッチング損失を低減してエネルギー効率を向上させることができる。
また、補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ以上からゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満に変化した回数のカウント値が基準回数に達してからスイッチング素子Ｑ１をターンオンするので、いわゆるボトムスキップ制御が行われる。従って、スイッチング回数を減らしてスイッチング損失を低減し、エネルギー効率を高めることができる。また、カウント値が基準回数に達してからスイッチング素子Ｑ１をターンオンするまでの遅延時間を調整するので、ボトムスキップ制御を行う場合に入力電圧が変化する場合であっても、インダクタ電流ＩＬ１がゼロになってスイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓが極小になるタイミング（ｔＶｄｓ＝ｍｉｎ）でスイッチング素子Ｑ１をターンオンすることができる。
また、補助巻線Ｌ２に流れる補助巻線電流を検出抵抗Ｒ４によって検出した補助巻線電圧ＶＺＣＤをインダクタ電圧に基づく第１の値として用いるので、電源制御装置６に入力電圧の検出端子を設ける場合と比較して、電源制御装置６を簡略化することができる。
［２．動作波形］
図２は、補助巻線電圧Ｖ ZCD および昇圧チョッパ４の出力電圧ＱＱの波形を示す。なお、図中の「Ｖａｃ」は交流入力電圧を示す。スイッチング素子Ｑ１のスイッチングにより、補助巻線電圧Ｖ ZCD は図中の太線に示すように変化してよい。
図３は、インダクタ電流ＩＬ１、スイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓ、補助巻線電圧ＶＺＣＤ、および、スイッチング素子Ｑ１の駆動信号であるＲＳ型フリップフロップ６５５の出力信号ＱＱを示す。なお、図３では、交流入力電圧が切り換えられない場合の波形を図示している。また、簡略化のため、ボトムスキップ制御が行われない場合の波形を図示している。
電源制御装置６は、補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となったことを検出し、そのタイミング（ｔＶＺＣＤ＝ｔｈ）から遅延時間後にスイッチング素子Ｑ１をターンオンすることで、インダクタ電流ＩＬ１がゼロになってスイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓが極小になるタイミング（ｔＶｄｓ＝ｍｉｎ）にターンオンタイミングを揃えている。
図４は、交流入力電圧が切り換えられた場合のスイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓを示す。ここで、図中の上側のグラフは、交流入力電圧が切り換えられていない場合（一例として１００Ｖ系の定格電圧が入力されている場合）のソースドレイン電圧Ｖｄｓと遅延時間との関係を示す。図中の中央のグラフは、交流入力電圧が高くなった場合（一例として２００Ｖ系の定格電圧に切り換えられた場合）のソースドレイン電圧Ｖｄｓと遅延時間との関係を示す。図中の下側のグラフは、交流入力電圧が低くなった場合のソースドレイン電圧Ｖｄｓと遅延時間との関係を示す。
図中に太線の破線で示されるように、交流入力電圧が切り換えられた場合には、遅延時間が調整されないと、スイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓが極小ではないタイミングがターンオンタイミングとなってしまい、スイッチング損失が大きくなってしまう。これに対し、本実施形態に係る電源制御装置６ではスイッチング素子Ｑ１のオン期間中におけるインダクタ電圧に基づく補助巻線電圧ＶＺＣＤに応じて遅延時間が調整される結果、スイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓが極小となるタイミングにターンオンタイミングが揃うため、スイッチング損失を低減することができる。
［３．遅延調整部６４］
図５は、遅延調整部６４を示す。本実施形態において遅延調整部６４は、スイッチング素子Ｑ１のオン期間中においてインダクタ電圧に基づく電流ＩＺＣＤが基準値以上となったと判定した場合に、電流ＩＺＣＤが基準値以上とならなかった場合よりも遅延時間を小さくする。また、遅延調整部６４は、スイッチング素子Ｑ１のオン期間中における電流ＩＺＣＤに基づいて、複数種類の定格電圧（本実施形態では一例として１００Ｖ系および２００Ｖ系の２種類）のそれぞれに応じた遅延時間設定値のうちいずれを遅延時間として用いるかを切り替える。遅延調整部６４は、入力電圧識別部７および遅延回路８を有する。
［３－１．入力電圧識別部７］
入力電圧識別部７は、電流ＩＺＣＤに基づいて昇圧チョッパ４への入力電圧が複数種類の定格電圧の何れであるかを識別するものである。例えば入力電圧識別部７は、スイッチング素子Ｑ１のオン期間中に電流ＩＺＣＤが基準値以上になったか否かにより入力電圧が２種類の定格電圧の何れであるかを識別する。入力電圧識別部７は、カレントミラー回路７０と、ＮＰＮ型のバイポーラトランジスタ７１と、抵抗７２と、コンパレータ７３と、ホールド回路７４とを有する。
カレントミラー回路７０は、入力側のトランジスタ７０１の出力電流Ｉｃに応じた電流Ｉｉｎ＿ｄｅｔを、出力側のトランジスタ７０２から出力する。ここで、電流Ｉｃと、電流Ｉｉｎ＿ｄｅｔとの電流比はＮ：１であってよい。
ＮＰＮ型のバイポーラトランジスタ７１は、トランジスタ７０１とゼロクロス検出端子ＺＣＤとの間に接続され、トランジスタ７０１の側にコレクタ端子、ゼロクロス検出端子ＺＣＤの側にエミッタ端子が配置されている。バイポーラトランジスタ７１のベース端子には固定値のベース電流Ｉｂが入力されている。
ここで、スイッチング素子Ｑ１がオン状態の場合には、ゼロクロス検出端子ＺＣＤから補助巻線Ｌ２の側に向かい、インダクタ電圧に応じた引き込み電流ＩＺＣＤが流れる結果、バイポーラトランジスタ７１からゼロクロス検出端子ＺＣＤに向かって同量の電流が流れる。つまり、ＩＺＣＤ＝Ｉｃ＋Ｉｂとなる。これにより、スイッチング素子Ｑ１がオン状態の場合には、カレントミラー回路７０の出力側の電流はＩｉｎ＿ｄｅｔ＝Ｉｃ／Ｎ＝（ＩＺＣＤ－Ｉｂ）／Ｎとなる。
抵抗７２は、電流Ｉｉｎ＿ｄｅｔに応じた電圧（検出電圧Ｖｉｎ＿ｄｅｔとも称する）を検出するものであり、カレントミラー回路７０のトランジスタ７０２と、接地との間に接続されている。
コンパレータ７３は、昇圧チョッパ４への入力電圧が２種類の定格電圧の何れであるかを識別するものである。コンパレータ７３の非反転入力端子にはトランジスタ７０２および抵抗７２の接続点が接続されて検出電圧Ｖｉｎ＿ｄｅｔ（＝Ｉｉｎ＿ｄｅｔ×Ｒ７２）（但しＲ７２は抵抗７２の抵抗値）が入力され、反転入力端子には基準電圧Ｖｔｈが入力される。基準電圧Ｖｔｈは、入力電圧が１００Ｖ系であるか、２００Ｖ系であるかを識別するための電圧であり、例えば、入力電圧が１００Ｖの場合の検出電圧Ｖｉｎ＿ｄｅｔと、入力電圧が２００Ｖの場合の検出電圧Ｖｉｎ＿ｄｅｔとの間の電圧であってよい。
これにより、スイッチング素子Ｑ１がオン状態の場合におけるコンパレータ７３の出力信号は、入力電圧が１００Ｖ系である場合にローレベルとなり、入力電圧が２００Ｖ系である場合にハイレベルとなる。なお、スイッチング素子Ｑ１がオフ状態の場合には電流ＩＺＣＤや電流Ｉｃ、電流Ｉｉｎ＿ｄｅｔなどが小さくなって検出電圧Ｖｉｎ＿ｄｅｔが低下するため、コンパレータ７３の出力信号はローレベルとなってよい。コンパレータ７３は、出力信号をホールド回路７４に供給する。
ホールド回路７４は、スイッチング素子Ｑ１がオン状態のときのコンパレータ７３の出力信号をホールドする。ホールド回路７４には、図示しないクロック回路からクロック信号ＣＬＫが入力される。クロック信号ＣＬＫの周期は交流電源２の１周期や半周期に設定されてよく、一例として２０ｍｓ，１０ｍｓなどであってよい。なお、クロック回路は、スイッチング素子Ｑ１がオン状態のときのコンパレータ７３の出力信号をホールドするように、ＲＳ型フリップフロップ６５５からの出力信号ＱＱの入力端子を有してよい。これにより、クロック回路は、スイッチング素子Ｑ１がオン状態となるタイミング、すなわち、出力信号ＱＱのオンタイミングに若干の遅延を持たせたタイミングでクロック信号ＣＬＫを所定周期で出力するように構成してよい。ホールド回路７４は、遅延回路７４１と、ＲＳ型フリップフロップ７４２と、Ｄ型フリップフロップ７４３とを有する。
遅延回路７４１は、Ｄ型フリップフロップ７４３の取り込みタイミングよりも、ＲＳ型フリップフロップ７４２のリセットタイミングを遅らせる。遅延回路７４１は、クロック信号ＣＬＫを遅延させてＲＳ型フリップフロップ７４２に供給してよい。
ＲＳ型フリップフロップ７４２は、セット端子にコンパレータ７３の出力信号が入力され、リセット端子に遅延回路７４１を介して遅延されたクロック信号が入力される。ＲＳ型フリップフロップ７４２は出力端子からの出力信号をＤ型フリップフロップ７４３に供給する。
Ｄ型フリップフロップ７４３は、入力端子にＲＳ型フリップフロップ７４２の出力端子が接続される。Ｄ型フリップフロップ７４３は、クロック信号ＣＬＫのクロックタイミングに同期してＲＳ型フリップフロップ７４２の出力信号の値を取り込んで保持し、保持する値に対応する出力信号Ｖｉｎ＿ｄｅｔ＿ｏｎを出力する。Ｄ型フリップフロップ７４３は、出力信号Ｖｉｎ＿ｄｅｔ＿ｏｎを遅延回路８およびターンオンタイマ部９に供給する。
以上のホールド回路７４によれば、スイッチング素子Ｑ１がオン状態のときに入力電圧が２００Ｖ系になると、スイッチング素子Ｑ１のオン期間にＲＳ型フリップフロップ７４２がセットされてハイレベルの信号がＤ型フリップフロップ７４３により保持されて出力信号Ｖｉｎ＿ｄｅｔ＿ｏｎとして出力される。一方、入力電圧が１００Ｖ系のままであると、スイッチング素子Ｑ１のオン期間にＲＳ型フリップフロップ７４２がセットされずにローレベルの信号がＤ型フリップフロップ７４３により保持されて出力信号Ｖｉｎ＿ｄｅｔ＿ｏｎとして出力される。Ｄ型フリップフロップ７４３の保持信号はクロック信号ＣＬＫの周期ごとに更新され、ＲＳ型フリップフロップ７４２は遅延回路７４１で遅延されたクロック信号ＣＬＫによりＤ型フリップフロップ７４３の更新後にリセットされる。
ここで、ホールド回路７４の出力信号Ｖｉｎ＿ｄｅｔ＿ｏｎはスイッチング素子Ｑ１のオン期間における電流ＩＺＣＤに基づくものであり、遅延回路８に供給されて、次にスイッチング素子Ｑ１をターンオンするための遅延時間の調整に用いられる。これにより、次にスイッチング素子Ｑ１をターンオンするための遅延時間の調整は、スイッチング素子Ｑ１のスイッチング周期の直前のオン期間における電流ＩＺＣＤに基づいて行ってもよい。この場合、クロック回路は、クロック信号ＣＬＫの周期を交流電源２の１周期や半周期ではなく、出力信号ＱＱのオンタイミングに若干の遅延を持たせたタイミングとしてよい。
［３－２．遅延回路８］
遅延回路８は、検出部６３からの検出信号ＶＺＣＤ＜ｔｈがハイレベルとなってから、予め設定された遅延時間後にハイレベルとなる信号ＳＤＬＹを出力するとともに、入力電圧識別部７による識別結果に応じて遅延時間を調整する。遅延回路８は、１００Ｖ系，２００Ｖ系の定格電圧に対応する２つの遅延時間設定値のうち、何れの遅延時間設定値を遅延時間として用いるかを電圧識別信号Ｖｉｎ＿ｄｅｔに応じて切り替えてよい。遅延回路８は、ノットゲート８０，８１と、電流源８２と、ＮチャネルＭＯＳＦＥＴ８３と、コンデンサ部８５と、コンパレータ８６とを有する。
ノットゲート８０は、検出部６３と、ＮチャネルＭＯＳＦＥＴ８３のゲート端子との間に接続され、検出部６３からの検出信号ＶＺＣＤ＜ｔｈを反転してＮチャネルＭＯＳＦＥＴ８３のゲート端子に供給する。ノットゲート８１は、入力電圧識別部７と、コンデンサ部８５との間に接続され、入力電圧識別部７からの出力信号Ｖｉｎ＿ｄｅｔ＿ｏｎを反転してコンデンサ部８５に供給する。
電流源８２は、コンデンサ部８５と直列に接続され、定電流をコンデンサ部８５に供給してコンデンサ部８５を充電する。
ＮチャネルＭＯＳＦＥＴ８３は、電流源８２と接地との間で、コンデンサ部８５と並列に接続される。ＮチャネルＭＯＳＦＥＴ８３は、ノットゲート８０から供給される検出信号ＶＺＣＤ＜ｔｈの反転信号によりゲート駆動される。ＮチャネルＭＯＳＦＥＴ８３は、オフ状態では電流源８２からの電流をコンデンサ部８５に流してコンデンサ部８５を充電させ、オン状態では電流源８２からの電流を流すとともにコンデンサ部８５を放電する。
コンデンサ部８５は、ＮチャネルＭＯＳＦＥＴ８３がオフ状態の場合に充電され、充電量に応じた充電電圧ＶＤＬＹ８５を発生する。また、コンデンサ部８５は、スイッチング素子Ｑ１のオン期間中における電流ＩＺＣＤに基づいて容量を切り替えることにより、２種類の遅延時間設定値のうちいずれを遅延時間として用いるかを切り替える。コンデンサ部８５は、コンデンサ８５１と、コンデンサ８５１に対して並列に接続されたＮチャネルＭＯＳＦＥＴ８５２およびコンデンサ８５３の直列回路とを有する。
コンデンサ８５１は、電流源８２および接地の間に接続されており、電流源８２からの電流により充電される。ＮチャネルＭＯＳＦＥＴ８５２は、コンデンサ８５３と接地との間に接続され、ノットゲート８１から供給される出力信号Ｖｉｎ＿ｄｅｔ＿ｏｎの反転信号によりゲート駆動される。つまり、ＮチャネルＭＯＳＦＥＴ８５２は、電流ＩＺＣＤが基準値以上とならなかった場合（本実施形態では一例として検出電圧Ｖｉｎ＿ｄｅｔが基準電圧Ｖｔｈ以上とならなかった場合）にオン状態とされ、電流ＩＺＣＤが基準値以上となった場合にオフ状態とされる。コンデンサ８５３は、電流源８２と接地との間でＮチャネルＭＯＳＦＥＴ８５２と直列に接続されており、ＮチャネルＭＯＳＦＥＴ８５２がオン状態の場合に電流源８２からの電流により充電され、ＮチャネルＭＯＳＦＥＴ８５２がオフ状態の場合には充電されない。
これにより、電流ＩＺＣＤが基準値以上とならなかった場合にはコンデンサ部８５の容量が大きくなり、電流ＩＺＣＤが基準値以上となった場合にはコンデンサ部８５の容量が小さくなる。なお、ＮチャネルＭＯＳＦＥＴ８５２はコンデンサ８５３に対して電流源８２の側に接続されてもよい。
コンパレータ８６は、非反転入力端子に充電電圧ＶＤＬＹ８５が入力され、反転入力端子に基準電圧Ｖｒｅｆ８６が入力される。ここで、コンデンサ部８５は検出部６３からの検出信号ＶＺＣＤ＜ｔｈがハイレベルとなることに応じて充電され始め、コンデンサ部８５の充電が開始してから充電電圧ＶＤＬＹ８５が基準電圧Ｖｒｅｆ８６に達すると、出力信号ＳＤＬＹがハイレベルとなりスイッチング素子Ｑ１がターンオンされる。そのため、コンデンサ部８５の充電開始から充電電圧ＶＤＬＹ８５が基準電圧Ｖｒｅｆ８６に達するまでの経過時間はスイッチング素子Ｑ１をターンオンするための遅延時間となる。そして、上述したように電流ＩＺＣＤが基準値以上とならなかった場合にはコンデンサ部８５の容量が大きくなるため、充電電圧ＶＤＬＹ８５の増加速度が小さくなって遅延時間は大きくなる。また、電流ＩＺＣＤが基準値以上となった場合にはコンデンサ部８５の容量が小さくなるため、充電電圧ＶＤＬＹ８５の増加速度が大きくなって遅延時間は小さくなる。
なお、基準電圧Ｖｒｅｆ８６は、入力電圧が１００Ｖ系および２００Ｖ系であるそれぞれの場合に、検出信号ＶＺＣＤ＜ｔｈがハイレベルとなるタイミング（ｔＶＺＣＤ＝ｔｈ）からインダクタ電流ＩＬ１がゼロになりソースドレイン電圧Ｖｄｓが極小になるタイミング（ｔＶｄｓ＝ｍｉｎ）までの経過時間でコンデンサ部８５に充電を行わせた場合の充電電圧ＶＤＬＹ８５に設定されてよい。これにより、インダクタ電流ＩＬ１がゼロになりソースドレイン電圧Ｖｄｓが極小になるタイミング（ｔＶｄｓ＝ｍｉｎ）でコンパレータ８６の出力信号ＳＤＬＹがハイレベルになり、スイッチング素子Ｑ１がターンオンされる。
以上の遅延調整部６４によれば、オン期間中の電流ＩＺＣＤが基準値以上となった場合に、ならなかった場合よりも遅延時間を小さくするので、入力電圧が大きい場合に遅延時間が小さくなる。従って、インダクタＬ１とスイッチング素子Ｑ１の入力容量（ＣＩＳＳ）とを有する疑似共振回路の共振によってスイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓがターンオフ後に減少から増加に転じる前に、スイッチング素子Ｑ１をターンオンすることができる。よって、ソースドレイン電圧Ｖｄｓが確実に極小になるタイミングでスイッチング素子Ｑ１のターンオンを行い、ターンオンによるスイッチング損失を確実に低減することができる。
また、スイッチング素子Ｑ１のオン期間中における電流ＩＺＣＤに基づいて、複数種類の定格電圧のそれぞれに応じた遅延時間設定値のうちいずれを用いるかを切り替える。従って、交流電源２が切り換えられる場合であっても、インダクタ電流ＩＬ１がゼロになりソースドレイン電圧Ｖｄｓが極小になるタイミング（ｔＶｄｓ＝ｍｉｎ）でスイッチング素子Ｑ１をターンオンすることができる。
［４．ターンオンタイマ部９］
図６は、ターンオンタイマ部９を示す。ターンオンタイマ部９は、予め設定された時間内にスイッチング素子Ｑ１がオフ状態からターンオンされない場合にハイレベルとなる信号Ｓｔｉｍｅｒを出力する。ターンオンタイマ部９は、スイッチング素子Ｑ１のオフ期間の開始から予め定められたターンオンタイマ時間の後にスイッチング素子Ｑ１をターンオンしてよい。これにより、例えば、スイッチング素子Ｑ１のオフ期間中において補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ以上からゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満に変化した回数がボトムスキップ制御の基準回数に達しない場合においても、スイッチング素子Ｑ１がターンオンされる。なお、本実施形態では一例としてターンオンタイマ時間の開始タイミングをスイッチング素子Ｑ１がターンオフされるタイミングとして説明するが、補助巻線電圧ＶＺＣＤが最初にゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ以上からゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満に変化したタイミングであってもよい。ターンオンタイマ時間はスイッチング素子Ｑ１のオン期間中における電流ＩＺＣＤに基づいて遅延調整部６４により調整されてよい。一例として、ターンオンタイマ部９は、１００Ｖ系，２００Ｖ系の定格電圧に対応する２つのターンオンタイマ時間の設定値のうち、何れの設定値をターンオンタイマ時間として用いるかを遅延調整部６４からの電圧識別信号Ｖｉｎ＿ｄｅｔに応じて切り替えてよい。ターンオンタイマ部９は、電流源９２と、ＮチャネルＭＯＳＦＥＴ９３と、ノットゲート９４と、コンデンサ部９５と、コンパレータ９６とを有する。
電流源９２は、コンデンサ部９５と直列に接続され、定電流をコンデンサ部９５に供給してコンデンサ部９５を充電する。
ＮチャネルＭＯＳＦＥＴ９３は、電流源９２と接地との間で、コンデンサ部９５と並列に接続される。ＮチャネルＭＯＳＦＥＴ９３は、スイッチ制御部６５のＲＳ型フリップフロップ６５５からの出力信号ＱＱによりゲート駆動される。これにより、出力信号ＱＱがローレベルの状態、つまりスイッチング素子Ｑ１がオフ状態の場合には、ＮチャネルＭＯＳＦＥＴ９３もオフ状態となり、電流源９２からの電流をコンデンサ部９５に流してコンデンサ部９５を充電させる。出力信号ＱＱがハイレベルの状態、つまりスイッチング素子Ｑ１がオン状態の場合には、ＮチャネルＭＯＳＦＥＴ９３もオン状態となり、電流源９２からの電流を流すとともにコンデンサ部９５を放電する。
ノットゲート９４は、入力電圧識別部７と、コンデンサ部９５との間に接続され、入力電圧識別部７からの出力信号Ｖｉｎ＿ｄｅｔ＿ｏｎを反転してコンデンサ部９５に供給する。
コンデンサ部９５は、ＮチャネルＭＯＳＦＥＴ９３がオフ状態の場合に充電され、充電量に応じた充電電圧ＶＤＬＹ９５を発生する。また、コンデンサ部９５は、スイッチング素子Ｑ１のオン期間中における電流ＩＺＣＤに基づいて容量を切り替えることにより、２種類のターンオンタイマ時間の設定値のうちいずれをターンオンタイマ時間として用いるかを切り替える。コンデンサ部９５は、コンデンサ９５１と、コンデンサ９５１に対して並列に接続されたＮチャネルＭＯＳＦＥＴ９５２およびコンデンサ９５３の直列回路とを有する。
コンデンサ９５１は、電流源９２および接地の間に接続されており、電流源９２からの電流により充電される。ＮチャネルＭＯＳＦＥＴ９５２は、コンデンサ９５３と接地との間に接続され、ノットゲート９４から供給される出力信号Ｖｉｎ＿ｄｅｔ＿ｏｎの反転信号によりゲート駆動される。つまり、ＮチャネルＭＯＳＦＥＴ９５２は、電流ＩＺＣＤが基準値以上とならなかった場合（本実施形態では一例として検出電圧Ｖｉｎ＿ｄｅｔが基準電圧Ｖｔｈ以上とならなかった場合）にオン状態とされ、電流ＩＺＣＤが基準値以上となった場合にオフ状態とされる。コンデンサ９５３は、電流源９２と接地との間でＮチャネルＭＯＳＦＥＴ９５２と直列に接続されており、ＮチャネルＭＯＳＦＥＴ９５２がオン状態の場合に電流源９２からの電流により充電され、ＮチャネルＭＯＳＦＥＴ９５２がオフ状態の場合には充電されない。
これにより、電流ＩＺＣＤが基準値以上とならなかった場合にはコンデンサ部９５の容量が大きくなり、電流ＩＺＣＤが基準値以上となった場合にはコンデンサ部９５の容量が小さくなる。なお、ＮチャネルＭＯＳＦＥＴ９５２はコンデンサ９５３に対して電流源９２の側に接続されてもよい。
コンパレータ９６は、非反転入力端子に充電電圧ＶＤＬＹ９５が入力され、反転入力端子に基準電圧Ｖｒｅｆ９６が入力される。ここで、コンデンサ部９５の充電が開始してから充電電圧ＶＤＬＹ９５が基準電圧Ｖｒｅｆ９６に達すると、出力信号Ｓｔｉｍｅｒがハイレベルとなりスイッチング素子Ｑ１がターンオンされる。そのため、コンデンサ部９５の充電開始から充電電圧ＶＤＬＹ９５が基準電圧Ｖｒｅｆ９６に達するまでの経過時間はターンオンタイマ時間となる。そして、上述したように電流ＩＺＣＤが基準値以上とならなかった場合にはコンデンサ部９５の容量が大きくなるため、充電電圧ＶＤＬＹ９５の増加速度が小さくなって遅延時間は大きくなる。また、電流ＩＺＣＤが基準値以上となった場合にはコンデンサ部９５の容量が小さくなるため、充電電圧ＶＤＬＹ９５の増加速度が大きくなって遅延時間は小さくなる。
なお、基準電圧Ｖｒｅｆ９６は、入力電圧が１００Ｖ系および２００Ｖ系であるそれぞれの場合に、スイッチング素子Ｑ１がターンオフされてからインダクタ電流ＩＬ１がボトムスキップ制御における基準回数（本実施形態では２回）だけゼロになりスイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓが極小となるまでの経過時間でコンデンサ部９５に充電を行わせた場合の充電電圧ＶＤＬＹ９５に設定されてよい。これにより、補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満に変化した回数が２回に達せずに遅延回路８からハイレベルの信号ＳＤＬＹが出力されない場合であっても、インダクタ電流ＩＬ１がゼロになりソースドレイン電圧Ｖｄｓが極小になるタイミング（ｔＶｄｓ＝ｍｉｎ）でコンパレータ９６の出力信号Ｓｔｉｍｅｒがハイレベルになり、スイッチング素子Ｑ１がターンオンされる。
以上のターンオンタイマ部９によれば、補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ以上からゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満に変化した回数がボトムスキップ制御における基準回数に達しない場合においても、インダクタ電流ＩＬ１がゼロになりスイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓが極小になるタイミング（ｔＶｄｓ＝ｍｉｎ）でスイッチング素子Ｑ１を確実にターンオンすることができる。
［５．動作］
図７は、電源制御装置６の一部の動作を示す。電源制御装置６は、ステップＳ１１～Ｓ１５の処理を行うことにより、スイッチング損失を低減してエネルギー効率を向上させる。
ステップＳ１１において、スイッチ制御部６５は、昇圧チョッパ４のスイッチング素子Ｑ１のオンオフを制御する。例えば、スイッチ制御部６５は、遅延調整部６４からの出力信号ＳＤＬＹと、ターンオンタイマ部９からの出力信号Ｓｔｉｍｅｒとの少なくとも一方がハイレベルとなることに応じてスイッチング素子Ｑ１をターンオンする。また、スイッチ制御部６５は、ランプ波Ｒａｍｐが誤差信号ＶＣＯＭＰよりも大きくなる期間にスイッチング素子Ｑ１がオフとなるようスイッチング素子Ｑ１を制御する。
ステップＳ１３において、検出部６３は、昇圧チョッパ４の補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となったことを検出する。検出部６３は、ボトムスキップ制御における基準回数だけ補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となったことを検出し、検出信号ＶＺＣＤ＜ｔｈをハイレベルとしてよい。
ステップＳ１５において、遅延調整部６４は、スイッチング素子Ｑ１のオフ期間中に補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となったことが検出されてから、ステップＳ１１の処理においてスイッチング素子Ｑ１をターンオンするまでの遅延時間を、スイッチング素子Ｑ１のオン期間中における電流ＩＺＣＤに応じて調整する。本実施形態では、遅延調整部６４は、検出信号ＶＺＣＤ＜ｔｈがハイレベルとなってからスイッチング素子Ｑ１をターンオンするまでの遅延時間を電流ＩＺＣＤに基づき切り替えてよい。また、遅延調整部６４は、電流ＩＺＣＤに基づいて、１００Ｖ系および２００Ｖ系の定格電圧に応じた遅延時間設定値のうちいずれを遅延時間として用いるかを切り替えてよい。これにより、電流ＩＺＣＤに応じて遅延時間が調整され、調整後の遅延時間に応じたタイミングで遅延調整部６４からの出力信号ＳＤＬＹがハイレベルとなる。
また、遅延調整部６４は、スイッチング素子Ｑ１のオン期間中における電流ＩＺＣＤに基づいて、ターンオンタイマ時間を更に調整する。これにより、電流ＩＺＣＤに応じてターンオンタイマ時間が調整され、スイッチング素子Ｑ１のオフ期間中において補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ以上からゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満に変化した回数がボトムスキップ制御の基準回数に達しない場合においても、ターンオンタイマ部９からの出力信号Ｓｔｉｍｅｒがハイレベルとなる。
以降、電源制御装置６はステップＳ１１～Ｓ１５の処理を繰り返す。
［６．変形例］
図８は、変形例に係る入力電圧識別部７Ａを示す。入力電圧識別部７Ａは、抵抗７５と、トランスコンダクタンスアンプ７６とをさらに有する。抵抗７５は、バイポーラトランジスタ７１のベース端子に接続されベース電流Ｉｂを電圧に変換する。トランスコンダクタンスアンプ７６は、抵抗７５の両端に非反転入力端子および反転入力端子が接続されており、抵抗７５の両端に生じる電圧にトランスコンダクタンス（ｇｍ）を乗じた電流（＝Ｉｂ×Ｒ７５×ｇｍ）（但し、Ｒ７５は抵抗７５の抵抗値）をトランジスタ７０２および抵抗７２の接続点に出力する。
以上の入力電圧識別部７Ａによれば、抵抗７２によって検出されてコンパレータ７３の非反転入力端子に入力される検出電圧はＶｉｎ＿ｄｅｔ＝（Ｉｉｎ＿ｄｅｔ＋Ｉｂ×Ｒ７５×ｇｍ）×Ｒ７２となる。従って、図４に示した入力電圧識別部７と異なり、ベース電流Ｉｂも考慮に入れて入力電圧の識別を行うことができるため、入力電圧を正確に識別することができる。なお、抵抗７５の抵抗値Ｒ７５、トランスコンダクタンスアンプ７６のトランスコンダクタンス（ｇｍ）、および、カレントミラー回路７０の電流比Ｎは、Ｒ７５×ｇｍ＝１／Ｎを満たすように設定されてよい。この場合には、検出電圧Ｖｉｎ＿ｄｅｔ＝ＩＺＣＤ×Ｒ７２／Ｎとなる。
図９は、他の変形例に係る入力電圧識別部７Ｂを示す。入力電圧識別部７Ｂは、カレントミラー回路７７をさらに有する。カレントミラー回路７７は、入力側のトランジスタ７７１がバイポーラトランジスタ７１のベース端子に接続され、出力側のトランジスタ７７２がトランジスタ７０２および抵抗７２の接続点に接続される。カレントミラー回路７７における入力側および出力側の電流比はＮ：１であってよい。
以上の入力電圧識別部７Ｂによれば、抵抗７２によって検出されてコンパレータ７３の非反転入力端子に入力される検出電圧はＶｉｎ＿ｄｅｔ＝（Ｉｃ／Ｎ＋Ｉｂ／Ｎ）×Ｒ７２＝ＩＺＣＤ×Ｒ７２／Ｎとなる。従って、図４に示した入力電圧識別部７と異なり、ベース電流Ｉｂも考慮に入れて入力電圧の識別を行うことができるため、入力電圧を正確に識別することができる。
［７．その他の変形例］
上記の実施形態においては、インダクタＬ１に対し補助巻線Ｌ２が逆極性に巻線され、入力電圧識別部７は、スイッチング素子Ｑ１のスイッチングオン期間に主巻線Ｌ１に現れる入力電圧にＮｓ／Ｎｐを乗じた補助巻線電圧ＶＺＣＤを電流ＩＺＣＤから間接的に検出した。具体的には、電源制御装置６から流れ出る電流ＩＺＣＤを電圧に変換し、交流入力電圧を識別した。しかし、スイッチング素子Ｑ１のスイッチングオフ期間には、入出力電圧差に巻数比（Ｎｓ／Ｎｐ）倍した電圧が補助巻線Ｌ２に現れるので、この電圧に基づき電源制御装置６に流れ込む電流を電圧に変換し、交流入力電圧を識別してもよい。すなわち、入力電圧識別部７は、スイッチング素子Ｑ１のスイッチングオフ期間に電源制御装置６に流れ込む電流を電圧に変換して交流入力電圧を識別してよい。この場合、遅延調整部６４は、遅延時間を、スイッチング素子Ｑ１のオフ期間中におけるインダクタ電圧に基づく第２の値（電源制御装置６に流れ込む電流）に応じて調整してよいし、この第２の値に基づいてターンオンタイマ時間を更に調整してよい。
また、交流電源２および全波整流回路３が電源装置１に具備されることとして説明したが、これらの少なくとも一方は電源装置１に具備されずに電源装置１に外部接続されてもよい。
また、電源制御装置６は比較電圧生成部６１およびプラス電圧クランプ回路６２を有することとして説明したが、これらの少なくとも１つを有しないこととしてもよい。
また、電源制御装置６は交流入力電圧が複数種類の定格電圧の何れであるかを識別して遅延時間を調整することとして説明したが、交流入力電圧の変動に伴ってスイッチング素子Ｑ１のオン期間中における電流ＩＺＣＤが変化したことに応じて、遅延時間を調整してもよい。例えば、電源制御装置６は、一の定格電圧の範囲内での交流入力電圧の変動を電流ＩＺＣＤの変化により検出して遅延時間を調整してよい。一例として、電源制御装置６は、交流電源２が１００Ｖ系の定格電圧である場合に、交流入力電圧が１００Ｖ未満、１００Ｖ～１０５Ｖ、１０５Ｖ～１１０Ｖ、１１０Ｖ以上の何れであるかを検出して遅延時間を調整してよい。この場合には、交流入力電圧が許容範囲内で変動する場合に、インダクタ電流ＩＬ１がゼロになりスイッチング素子Ｑ１のソースドレイン電圧Ｖｄｓが極小になるタイミングでスイッチング素子Ｑ１をターンオンすることができる。
また、遅延回路８はコンデンサ部８５内で充電可能なコンデンサの数を切り替えることで遅延時間を調整することとして説明したが、コンパレータ８６の基準電圧Ｖｒｅｆ８６を切り替えることで遅延時間を調整してもよい。同様に、ターンオンタイマ部９はコンデンサ部９５内で充電可能なコンデンサの数を切り替えることでターンオンタイマ時間を調整することとして説明したが、コンパレータ９６の基準電圧Ｖｒｅｆ９６を切り替えることでターンオンタイマ時間を調整してもよい。
また、電源制御装置６はボトムスキップ制御を行うこととして説明したが、行わなくてもよい。この場合には、検出部６３は、補助巻線電圧ＶＺＣＤがゼロクロス基準電圧Ｖｔｈ＿ｚｃｄ未満となったことに応じてハイレベルとなる検出信号ＶＺＣＤ＜ｔｈを出力してよい。
また、インダクタ電圧に基づく第１の値を補助巻線電圧ＶＺＣＤとし、インダクタ電圧に基づく第２の値を電流ＩＺＣＤとして説明したが、インダクタ電圧そのものとしてもよいし、インダクタ電圧に基づく他の値としてもよい。例えば、第１の値を電流ＩＺＣＤとし、第２の値を補助巻線電圧ＶＺＣＤとしてもよい。また、第１の値および第２の値は同じ値であってもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１ 電源装置、２ 交流電源、３ 全波整流回路、４ 昇圧チョッパ、５ 電圧誤差検出補償回路、６ 電源制御装置、７ 入力電圧識別部、７Ａ 入力電圧識別部、７Ｂ 入力電圧識別部、８ 遅延回路、９ ターンオンタイマ部、５０ ＲＣ位相補償回路、Ｃ５０ コンデンサ、Ｒ５０ 抵抗、Ｃ５１ コンデンサ、６１ 比較電圧生成部、６１ａ エラーアンプ、６２ プラス電圧クランプ回路、６２ａ ツェナーダイオード、６３ 検出部、６４ 遅延調整部、６５ スイッチ制御部、７０ カレントミラー回路、７１ バイポーラトランジスタ、７２ 抵抗、７３ コンパレータ、７４ ホールド回路、７５ 抵抗、７６ トランスコンダクタンスアンプ、７７ カレントミラー回路、８０ ノットゲート、８１ ノットゲート、８２ 電流源、８３ ＮチャネルＭＯＳＦＥＴ、８５ コンデンサ部、８６ コンパレータ、９２ 電流源、９３ ＮチャネルＭＯＳＦＥＴ、９４ ノットゲート、９５ コンデンサ部、９６ コンパレータ、６５２ オアゲート、６５３ 発振器、６５４ パルス幅変調用コンパレータ、６５５ ＲＳ型フリップフロップ、７０１ トランジスタ、７０２ トランジスタ、７４１ 遅延回路、７４２ ＲＳ型フリップフロップ、７４３ Ｄ型フリップフロップ、７７１ トランジスタ、７７２ トランジスタ、８５１ コンデンサ、８５２ ＮチャネルＭＯＳＦＥＴ、８５３ コンデンサ、９５１ コンデンサ、９５２ ＮチャネルＭＯＳＦＥＴ、９５３ コンデンサ、Ｃ１ 出力コンデンサ、Ｄ１ ダイオード、Ｌ１ インダクタ、Ｌ２ 補助巻線、Ｑ１ スイッチング素子、Ｒ１ 分圧抵抗、Ｒ２ 分圧抵抗、Ｒ４ 検出抵抗、Ｔ トランス

Claims (9)

  1. 昇圧チョッパのスイッチング素子のオンオフを制御するスイッチ制御部と、
    前記昇圧チョッパのインダクタのインダクタ電圧に基づく第１の値が閾値未満となったことを検出する検出部と、
    前記検出部によって前記第１の値が前記閾値未満となったことが検出されてから、前記スイッチ制御部が前記スイッチング素子をターンオンするまでの遅延時間を、前記スイッチング素子のオン期間中での前記インダクタ電圧に基づく第２の値に応じて調整する遅延調整部と
    を備える電源制御装置。
  2. 昇圧チョッパのスイッチング素子のオンオフを制御するスイッチ制御部と、
    前記昇圧チョッパのインダクタのインダクタ電圧に基づく第１の値が閾値未満となったことを検出する検出部と、
    前記検出部によって前記第１の値が前記閾値未満となったことが検出されてから、前記スイッチ制御部が前記スイッチング素子をターンオンするまでの遅延時間を、前記インダクタ電圧に基づく第２の値に応じて調整する遅延調整部と
    を備え、
    前記遅延調整部は、
    前記第２の値が基準値以上となったと判定した場合に、前記第２の値が前記基準値以上とならなかった場合よりも前記遅延時間を小さくする電源制御装置。
  3. 前記遅延調整部は、
    前記スイッチング素子のオン期間中において前記第２の値が基準値以上となったか否かを判定する
    請求項１または２に記載の電源制御装置。
  4. 昇圧チョッパのスイッチング素子のオンオフを制御するスイッチ制御部と、
    前記昇圧チョッパのインダクタのインダクタ電圧に基づく第１の値が閾値未満となったことを検出する検出部と、
    前記検出部によって前記第１の値が前記閾値未満となったことが検出されてから、前記スイッチ制御部が前記スイッチング素子をターンオンするまでの遅延時間を、前記インダクタ電圧に基づく第２の値に応じて調整する遅延調整部と、
    前記昇圧チョッパは、前記インダクタとして機能する主巻線および補助巻線を有するトランスと、
    を備え、
    前記遅延調整部は、補助巻線電圧に応じた電流を前記第２の値として用いる電源制御装置。
  5. 昇圧チョッパのスイッチング素子のオンオフを制御するスイッチ制御部と、
    前記昇圧チョッパのインダクタのインダクタ電圧に基づく第１の値が閾値未満となったことを検出する検出部と、
    前記検出部によって前記第１の値が前記閾値未満となったことが検出されてから、前記スイッチ制御部が前記スイッチング素子をターンオンするまでの遅延時間を、前記インダクタ電圧に基づく第２の値に応じて調整する遅延調整部と
    を備え、
    前記遅延調整部は、前記スイッチング素子のオン期間中における前記第２の値に基づいて、複数種類の定格電圧のそれぞれに応じた遅延時間設定値のうちいずれを前記遅延時間として用いるかを切り替える電源制御装置。
  6. 前記スイッチ制御部は、前記第１の値が前記閾値以上から前記閾値未満に変化した回数が予め定められた回数に達したことに応じて、前記スイッチング素子をターンオンし、
    前記遅延調整部は、前記第１の値が前記閾値以上から前記閾値未満に変化した回数が予め定められた回数に達してから、前記スイッチ制御部が前記スイッチング素子をターンオンするまでの遅延時間を調整する
    請求項１から５のいずれか一項に記載の電源制御装置。
  7. 前記スイッチ制御部は、予め定められたターンオンタイマ時間の後に、前記スイッチング素子をターンオンするターンオンタイマ部を有し、
    前記遅延調整部は、前記第２の値に基づいて、前記ターンオンタイマ時間を更に調整する
    請求項６に記載の電源制御装置。
  8. 前記昇圧チョッパは、前記インダクタとして機能する主巻線および補助巻線を有するトランスを備え、
    前記検出部は、補助巻線電圧を前記第１の値として用いる請求項１から７のいずれか一項に記載の電源制御装置。
  9. 前記遅延調整部は、前記昇圧チョッパに電力を供給する電源からの交流入力電圧の変動に伴って前記第２の値が変化したことに応じて、前記遅延時間を調整する請求項１から８のいずれか一項に記載の電源制御装置。
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