JP7243765B2 - 撮像素子及び撮像装置 - Google Patents

Description

本発明は、撮像素子及び撮像装置に関する。

特許文献１に記載の撮像装置は、１フレーム期間内で複数回画素部から読み出した撮像信号をＮチャンネル並列に出力する。フレームメモリはこの撮像信号を複数フレーム分蓄積する。フレーム加算回路はフレームメモリから読み出した複数フレームの信号を加算して、規格の１フレーム分の信号を作成する。

特開２００９－２３９３９８号公報

しかしながら、デジタル値に変換された画素データにより加算する方法においては、画像信号をＡ／Ｄ変換する際に発生する変換誤差をそのまま含んで加算が行われることになる。

本発明の撮像素子は、複数の画素と、前記複数の画素のうち第１画素からの第１画素信号を保持する第１保持部と、前記複数の画素のうち、前記第１画素から列方向側の位置に配置される第２画素からの第２画素信号を保持する第２保持部とを有する第１保持回路と、前記第１保持回路から出力された第１出力信号をデジタル信号に変換するために用いられる第１コンパレータと、前記第１保持回路と前記第１コンパレータとの間を電気的に接続する第１接続部と、を備える。
また、本発明の撮像素子は、複数の画素と、前記複数の画素のうち第１画素からの第１画素信号を保持する第１保持部と、前記複数の画素のうち、前記第１画素から列方向側の位置に配置される第２画素からの第２画素信号を保持する第２保持部とを有する第１保持回路と、前記第１保持回路から出力された第１出力信号を増幅するために用いられる第１増幅部と、前記第１保持回路と前記第１増幅部との間を電気的に接続する第１接続部と、を備える。

また、本発明の撮像装置は、上述した撮像素子のうちのいずれかを備える。

本発明の第１の実施形態に係わるＡ／Ｄ変換回路（ＡＤＣ）の構成を示す図 である。 重み付け加算動作なしの場合の動作を説明するためのタイムチャートである。 重み付け加算動作あり場合の動作を説明するためのタイムチャートである。 本発明の第２の実施形態に係わるＡ／Ｄ変換回路の構成を示す図である。 図４に示すＡＤＣ１２Ａの動作（重み付け加算ありの動作）を説明するためのタイムチャートである。 図４に示すＡＤＣ１２Ａの動作（重み付け加算なし動作）を説明するためのタイムチャートである。 本発明の第３の実施形態に係わるＡ／Ｄ変換回路の構成を示す図である。 図７に示すＡＤＣ１２Ｂの動作を説明するためのタイムチャートである。 固体撮像装置の例を示す図である。 画素回路の構成を示す図である。 通常のＡ／Ｄ変換回路の構成を示す図である。

以下、本発明の実施の形態を添付図面を参照して説明する。

［第１の実施形態］
（画素回路についての説明）
最初に、ＣＭＯＳ型固体撮像装置内の画素部を構成する画素ＰＸについて簡単に説明する。図１０は、画素回路の構成を示す図であり、１つの画素ＰＸ、垂直信号線ＶＬ、及び定電流源ＴＤを示す回路図である。
図１０に示す画素回路は、光電変換部としてのフォトダイオードＰＤと、電荷を受け取って電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位をリセットするリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を垂直信号線ＶＬに供給する選択トランジスタＳＥＬと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する電荷転送部としての転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅部としての増幅トランジスタＳＦとを有している。

図１０において、ＶＤＤは電源電位である。なお、画素ＰＸのトランジスタＳＦ，ＴＸ，ＲＳＴ，ＳＥＬは、全てｎＭＯＳトランジスタである。転送トランジスタＴＸのゲートは行毎に共通に接続され、そこには、転送トランジスタＴＸを制御する制御信号φＴＸが垂直走査回路３から供給される。リセットトランジスタＲＳＴのゲートは行毎に共通に接続され、そこには、リセットトランジスタＲＳＴを制御する制御信号φＲＳＴが垂直走査回路３（図９を参照）から供給される。選択トランジスタＳＥＬのゲートは行毎に共通に接続され、そこには、選択トランジスタＳＥＬを制御する制御信号φＳＥＬが垂直走査回路３から供給される。

各画素ＰＸのフォトダイオードＰＤは、入射光の光量（被写体光）に応じて信号電荷を生成する。各画素ＰＸの転送トランジスタＴＸは、制御信号φＴＸのハイレベル期間にオンし、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。
リセットトランジスタＲＳＴは、制御信号φＲＳＴのハイレベル期間（電源電位ＶＤＤの期間）にオンし、フローティングディフュージョンＦＤをリセットする。

増幅トランジスタＳＦは、そのドレインが電源電位ＶＤＤに接続され、そのゲートがフローティングディフュージョンＦＤに接続され、そのソースが選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは、垂直信号線ＶＬに接続されている。定電流源ＴＤは、垂直信号線ＶＬに対応する画素ＰＸの選択トランジスタＳＥＬがオンされたときに、当該垂直信号線ＶＬに電流を流す。

各画素ＰＸの増幅トランジスタＳＦは、フローティングディフュージョンＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して垂直信号線ＶＬに電圧を出力する。選択トランジスタＳＥＬは、制御信号φＳＥＬのハイレベル期間にオンし、増幅トランジスタＳＦのソースを垂直信号線ＶＬに接続する。

（第１実施形態のＡ／Ｄ変換回路の概要の説明）
最初に、第１実施形態のＡ／Ｄ変換回路（ＡＤＣ１２）の概要について説明する。
図１は、本発明の実施形態に係わるＡ／Ｄ変換回路の構成を示す図である。この図１に示す回路は、ＰＧＡ１１の後段に積分型のＡＤＣ１２Ｃが接続されて構成されており、このＰＧＡ１１とＡＤＣ１２とは、図９に示す固体撮像装置１において、各列の垂直信号線ＶＬごとに設けられるものである。

このＰＧＡ１１およびＡＤＣ１２は、制御部２１によりその動作が制御される。この制御部２１は、ＰＧＡ１１およびＡＤＣ１２内の各スイッチのオン／オフ（接続／開放）（すなわち、導通状態と非導通状態との切り替え）を制御し、また、ＡＤＣ１２内で使用される各信号（ＶＲＴ，ＶＲＢ，ＶＲＡＭＰ等）を供給する。また、制御部２１では、ＡＤＣ１２内で行われるコース変換の処理動作を制御するコース変換制御部２２と、ファイン変換の処理動作を制御するファイン変換制御部２３を備えている。

また、制御部２１は、コース変換やファイン変換処理を行う際に使用されるカウンタ２４と、Ａ／Ｄ変換結果のデジタルデータを保持するレジズタ等を備えている。なお、カウンタ２４は、画素信号を１４ビットの分解能でデジタル値に変換する際に、コース変換で使用する上位３ビットの値を計数するための３ビットカウンタ２４Ａと、ファイン変換で使用する下位１２ビットの値を計数するための１２ビットカウンタ２４Ｂとを備えている（コース変換およびファイン変換については後述する）。

この図１に示すＡＤＣ１２は、図１１に示す通常のＡＤＣ１２Ｃと比較して、コンデンサＣ１～Ｃ４に対してスイッチＳ９、Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３を新たに追加した点が構成上異なる。また、ノードＶｃｍにスイッチＳ１３を追加し、ノードＶｃｍとノードＶｃｍ’とを選択的に接続可能にした点が、構成上異なる。他の構成は、図１１に示すＡＤＣ１２Ｃと同様である。このため、対応する構成には同一の符号を付している。
なお、図１に示すＡＤＣ１２において、スイッチＳ９、Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３の全てを定常的にオン（接続）にした状態においては、図１に示すＡＤＣ１２と、図１１に示す通常のＡＤＣ１２Ｃとは、結果的に同様の構成（重み付け加算なしのＡＤＣの構成）となり、また、動作についても同様となる。

上記スイッチＳ９は、画素信号Ｓｉｇ１をコンデンサＣ１に保持するためのスイッチであり、スイッチＳ１０およびＳ１１は、画素信号Ｓｉｇ２をコンデンサＣ２およびＣ３に保持するためのスイッチであり、スイッチＳ１２は、画素信号Ｓｉｇ３をコンデンサＣ４に保持するためのスイッチである。例えば、画素信号Ｓｉｇ１がノードＶｃｍに入力された状態において、スイッチＳ９をオンにすると（ただしスイッチＳ１０，Ｓ１１，Ｓ１２，Ｓ１３はオフ（開放）状態）、このスイッチＳ９を通して、画素信号Ｓｉｇ１によりコンデンサＣ１に電荷が充電され、このコンデンサＣ１に画素信号Ｓｉｇ１が保持される。

そして、このコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４を信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３によりそれぞれ順に充電した後に、スイッチＳ９～Ｓ１２を同時にオンし（ただしスイッチＳ１３はオフ）、ノードＶｃｍ上に電位を発生させることにより、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付け加算を行う。このときの重み付けの割合は、コンデンサＣ１、コンデンサＣ２＋Ｃ３、コンデンサＣ４の静電容量比で決まる。

ここで、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の静電容量をＣ１，Ｃ２，Ｃ３，Ｃ４とし、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の電圧レベルをＳｉｇ１，Ｓｉｇ２，Ｓｉｇ３とする。そうすると、この例では、信号Ｓｉｇ１に対して、コンデンサＣ１に保持される電荷Ｑ１は、
Ｑ１＝Ｃ１×Ｓｉｇ１、となる。
信号Ｓｉｇ２に対して、コンデンサＣ２およびＣ３に保持される電荷Ｑ２は、コンデンサＣ２およびＣ３が並列接続されているため、
Ｑ２＝（Ｃ２＋Ｃ３）×Ｓｉｇ２、となる。
信号Ｓｉｇ３に対して、コンデンサＣ４に保持される電荷Ｑ３は、
Ｑ３＝Ｃ４×Ｓｉｇ２、となる。

従って、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４に保持されている電荷の合計Ｑｔｏｔａｌは、
Ｑｔｏｔａｌ＝Ｃ１×Ｓｉｇ１＋（Ｃ２＋Ｃ３）×Ｓｉｇ２＋Ｃ４×Ｓｉｇ３、
となる。
また、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の合計容量Ｃｔｏｔａｌは、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４が並列接続されているため、
Ｃｔｏｔａｌ＝Ｃ１＋（Ｃ２＋Ｃ３）＋Ｃ４、となる。

従って、スイッチＳ９，Ｓ１０，Ｓ１１、およびＳ１２を同時にオンにし、スイッチＳ１３をオフにした場合のノードＶｃｍの電位をＶｃｍで表すと、
Ｖｃｍ＝Ｑｔｏｔａｌ／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）、となる。

ここで、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃとすると、
Ｑｔｏｔａｌ＝Ｃ×Ｓｉｇ１＋２×Ｃ×Ｓｉｇ２＋Ｃ×Ｓｉｇ３、となる。
従って、Ｖｃｍ＝Ｑｔｏｔａｌ／Ｃｔｏｔａｌ、であるので、
Ｖｃｍ＝｛Ｃ×Ｓｉｇ１＋２×Ｃ×Ｓｉｇ２＋Ｃ×Ｓｉｇ３｝／（４×Ｃ）、

従って、Ｖｃｍ＝｛Ｓｉｇ１＋２×Ｓｉｇ２＋Ｓｉｇ３｝／４、となる。
このようにして、信号Ｓｉｇ１と、Ｓｉｇ２と、Ｓｉｇ３に対して、「１：２：１」の重み付け加算を行うことができる。

上記に説明したように、図１に示すＡＤＣ１２では、ＰＧＡ１１から出力される画素信号を、アナログ信号のままで重み付け加算してノードＶｃｍに電位を発生させ、このノードＶｃｍに発生した電位に対してＡ／Ｄ変換を行う。このため、ＰＧＡ１１から出力される画素信号に対して重み付け加算を行う際に、ＡＤＣ１２における変換誤差（例えば、ノイズの影響による誤差や量子化誤差）が発生することなく、アナログにより重み付け加算を行うことができる。
また、ＡＤＣ１２内に設けられているコース変換用のコンデンサＣ１～Ｃ４を利用して重み付け加算を行うため、レイアウト面積を増やすことなく、アナログによる重み付け加算を行うことができる。

なお、上述した例では、３つの画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のそれぞれに対して、１個のコンデンサＣ１と、２個のコンデンサＣ２，Ｃ３と、１個のコンデンサＣ４とを割り当てることにより、重み付け加算の割合を「１：２：１」とする例を示したが、これに限定されない。例えば、「１：３：１」や、「１：５：１」や、「２：３：３」など所望の割合に設定することができる（但し、コース変換用に用意されたコンデンサＣ１～Ｃ８の個数による制限がある）。さらには、重み付けの割合を「１：１：１」とすることにより、３つの画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の平均化を行うことも可能である。
また、重み付け加算する画素信号の数は、３つに限定されず、５つの画素信号や、７つの画素信号（基本的には奇数個号）に対して重み付け加算を行うこともできる（但し、コース変換用に用意されたコンデンサＣ１～Ｃ８の個数による制限がある）。

（重み付け加算機能を備えるＡＤＣ１２の構成の説明）
次に、図１に示すＡＤＣ１２の構成について詳細に説明する。このＡＤＣ１２は、重み付け加算機能を備える積分型のＡ／Ｄ変換回路であり、このＡＤＣ１２は、固体撮像素子の垂直信号線ＶＬから出力される画素信号をＰＧＡ１１を介して読み込み、この画素信号に対してＡ／Ｄ変換を行うものである。

ＰＧＡ１１は、差動増幅器（ＡＭ１）と、スイッチＰＧＡ＿ＡＺと、コンデンサＣ１１と、可変コンデンサＣ１２とを含む。差動増幅器ＡＭ１の正（＋）入力にはリファレンス電圧ＶＲＥＦが接続され、負（－）入力にはコンデンサＣ１１を介して画素信号入力が接続される。差動増幅器ＡＭ１の出力は、負帰還用の可変コンデンサＣ１２およびスイッチＰＧＡ＿ＡＺに接続されると共に、ＡＤＣ１２内のスイッチＳＰＬに接続される。また、可変コンデンサＣ１２によってＰＧＡ１１のゲインを変更可能である。なお、ＰＧＡ１１から出力される信号の最大値は、例えば、＋１Ｖである。

ＡＤＣ１２は、スイッチＳＰＬ，ＴＳＷを備える。また、ＡＤＣ１２は、コンデンサＣ１～Ｃ８、スイッチＳ１ａ，Ｓ１ｂ～Ｓ８ａ，Ｓ８ｂ，Ｓ９～Ｓ１３，ＳＸと、コンパレータＣＰ１とを含む。なお、スイッチＳＰＬ，ＴＳＷや、スイッチＳ１ａ，Ｓ１ｂ～Ｓ８ａ，Ｓ８ｂ，Ｓ９～Ｓ１３，ＳＸについては、接点式のスイッチの記号で示しているが、実際には、たとえば、ＭＯＳトランジスや半導体スイッチで構成されるものである。
コンパレータＣＰ１の正（＋）入力には、ＰＧＡ１１から出力される増幅された画素信号がスイッチＳＰＬおよびスイッチＳ１３を介して接続される。また、コンパレータＣＰ１の負（－）入力にはコンパレータＣＰ１の出力がスイッチＡＤＣ＿ＡＺを介して接続されると共に、画素の暗状態の情報（ダーク電位Ｖｄａｒｋ）を保持するコンデンサＣ１０が接続される。

コンデンサＣ１～Ｃ８は等しい静電容量のコンデンサである。このコンデンサＣ１～Ｃ８は、ノードＶｃｍまたはノードＶｃｍ’と容量結合されている。そして、後述するコース変換において、これらのコンデンサに接続されるスイッチＳ１ａ，Ｓ１ｂ～Ｓ８ａ，Ｓ８ｂを順次切替えることにより（例えば、スイッチＳ１ａをオフにし、スイッチＳ１ｂをオンにする）、コンデンサＣ１～Ｃ８の対極の電圧を信号ＶＲＴとＶＲＢの間で切替え、ノードＶｃｍの電位が８つのレンジのどこに属するかを判定する。なお、信号ＶＲＴは、例えば、＋２Ｖの信号であり、信号ＶＲＴは、例えば、＋１Ｖの信号である（なお、信号ＶＲＴの電圧を同じ符号ＶＲＴで示し、信号ＶＲＢの電圧を同じ符号ＶＲＢで示すことがある）。そして、この信号ＶＲＴとＶＲＢにより、後述するように振幅１Ｖの信号（ＶＲＴ－ＶＲＢ）を生成する（ＰＧＡ１１の出力電圧１Ｖに対応する）。なお、前述の電位Ｖｄａｒｋは、ほぼ０Ｖである。

そして、図１に示すように、コンデンサＣ１の一端はスイッチＳ９を介してノードＶｃｍ（ノードＶｃｍの電位を同じ符号Ｖｃｍで示すことがある）に接続される。また、コンデンサＣ１の他端はスイッチＳ１ａを介して信号線ＶＲＴ（信号ＶＲＴの信号線）に接続されるとともに、コンデンサＣ１の他端はスイッチＳ１ｂを介して信号線ＶＲＢ（信号ＶＲＢの信号線）に接続される。
また、コンデンサＣ２の一端はスイッチＳ１０を介してノードＶｃｍに接続され、コンデンサＣ２の他端はスイッチＳ２ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ２ｂを介して信号線ＶＲＢに接続される。

また、コンデンサＣ３の一端はスイッチＳ１１を介してノードＶｃｍに接続され、コンデンサＣ３の他端はスイッチＳ３ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ３ｂを介して信号線ＶＲＢに接続される。なお、スイッチＳ１１とスイッチＳ１０は、両方が同時にオン、または、同時にオフするスイッチである。
また、コンデンサＣ４の一端はスイッチＳ１２を介してノードＶｃｍに接続され、コンデンサＣ４の他端はスイッチＳ４ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ４ｂを介して信号線ＶＲＢに接続される。

また、コンデンサＣ５の一端はノードＶｃｍ’に接続され、コンデンサＣ５の他端はスイッチＳ５ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ５ｂを介して信号線ＶＲＢに接続される。
また、コンデンサＣ６の一端はノードＶｃｍ’に接続され、コンデンサＣ６の他端はスイッチＳ６ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ６ｂを介して信号線ＶＲＢに接続される。
また、コンデンサＣ７の一端はノードＶｃｍ’に接続され、コンデンサＣ７の他端はスイッチＳ７ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ７ｂを介して信号線ＶＲＢに接続される。
また、コンデンサＣ８の一端はノードＶｃｍ’に接続され、コンデンサＣ８の他端はスイッチＳ８ａを介して信号線ＶＲＴに接続されるとともに、スイッチＳ８ｂを介して信号線ＶＲＢに接続される。さらに、コンデンサＣ８の他端はスイッチＳＸを介して信号線ＶＲＡＭＰに接続される。
そして、ノードＶｃｍとノードＶｃｍ’とはスイッチＳ１３により接続されており、このステップＳ１３を介して、ノードＶｃｍとノードＶｃｍ’とは選択的に接続状態または開放（切断）状態になる。

そして、図１に示すＡＤＣ１２は、スイッチＳ９～Ｓ１３を定常的にオン状態のままにすることで、通常のＡ／Ｄ変換回路（図１１に示す重み付け加算しないＡＤＣ１３Ｃ）として動作し、スイッチＳ９～Ｓ１３のオン／オフを制御することにより、重み付け加算機能を備えるＡ／Ｄ変換回路として動作するものである。

（重み付け加算なしの場合のＡＤＣ１２の動作説明）
最初に、図１に示すＡＤＣ１２において、スイッチＳ９～Ｓ１３を定常的にオン状態にままとすることにより、ＡＤＣ１２を通常のＡ／Ｄ変換回路（重み付け加算しないＡ／Ｄ変換回路）として動作させる場合の例について説明する。

図２は、重み付け加算を行わない場合のＡＤＣ１２の動作を説明するためのタイムチャートである。なお、この図２に示す処理は、通常の積分型のＡ／Ｄ変換処理（特許文献１に記載の固体撮像装置において行われるＡ／Ｄ変換処理）と同じ処理である。以下、図２に示すタイムチャートを参照して、その処理の流れについて簡単に説明する（詳細については、特許文献１に記載の撮像装置を参照）。

このＡＤＣ１２におけるＡ／Ｄ変換動作は、コース変換およびファイン変換の２段階のＡ／Ｄ変換動作により行われる。また、このＡ／Ｄ変換処理の動作中において、スイッチＳ９～Ｓ１３はオンのままである。また、コンデンサＣ１～Ｃ８に繋がるスイッチＳ１～Ｓ８は、最初は、スイッチＳ１ａ～Ｓ８ａがオン状態であり、スイッチＳ１ｂ～Ｓ８ｂがオフ状態である。

そして、制御部２１からの制御指令により、ＡＤＣ１２におけるＡ／Ｄ変換処理が開始されると、時刻Ｔ１においてダーク取込が開始され、ＰＧＡオートゼロ信号のスイッチＰＧＡ＿ＡＺ、オートゼロ信号のスイッチＡＤＣ＿ＡＺ、およびサンプリング信号のスイッチＳＰＬがオンになる。これにより、コンパレータＣＰ１は、コンデンサＣ１０の正極電位に画素の暗状態の情報を電位（ダーク電位Ｖｄａｒｋ）として保持する。そして、この時刻Ｔ１から開始されるダーク取込が完了すると、スイッチＰＧＡ＿ＡＺ、スイッチＡＤＣ＿ＡＺ、およびスイッチＳＰＬがオフになる。
その後、時刻Ｔ２において、シグナル取込（画素信号の読み込み）が開始され、再度スイッチＳＰＬがオンになると、ＰＧＡ１１から出力される画素信号がノードＶｃｍに電位Ｖｃｍとして保持される。そして、このダーク取込が完了すると、スイッチＳＰＬがオフになる。

そして、制御部２１内のコース変換制御部２２により、時刻Ｔ３からコース変換が開始される。この時刻Ｔ３において、コンデンサＣ８に繋がるスイッチＳ８ａがオフになり、同じくコンデンサＣ８に繋がるスイッチＳ８ｂがオンになる。これにより、ノードＶｃｍ’（より正確には、スイッチＳ１３がオンのためノードＶｃｍおよびノードＶｃｍ’）と容量結合されたコンデンサＣ８の対極の電圧がＶＲＴ（２．０Ｖ）からＶＲＢ（１．０Ｖ）に変化する。このとき、ノードＶｃｍの電位が「（ＶＲＴ－ＶＲＢ）／８」だけ下降する。また、コース変換用の３ビットカウンタ２４Ａの値が“００１”となる。

また、時刻Ｔ４において、コンデンサＣ１に繋がるスイッチＳ１ａがオフになり、同じくコンデンサＣ１に繋がるスイッチＳ１ｂがオンになる。これにより、ノードＶｃｍと容量結合されたコンデンサＣ１の対極がＶＲＴ（２．０Ｖ）からＶＲＢ（１．０Ｖ）に変化する。このとき、ノードＶｃｍの電位がさらに「（ＶＲＴ－ＶＲＢ）／８」だけ下降する。また、３ビットカウンタ２４Ａの値が“０１０”となる。

時刻Ｔ５～Ｔ９において同様の動作が行なわれ、時刻Ｔ１０においてノードＶｃｍの電位がさらに「（ＶＲＴ－ＶＲＢ）／８」だけ下降したときに、ノードＶｃｍの電位が電位Ｖｄａｒｋ（ほぼ０Ｖ）よりも低くなり、このとき、３ビットカウンタ２４Ａのカウント値（この例では、“１１１”）により、画素信号のＡ／Ｄ変換後のデジタル値の上位３ビットが決定される。

上記コース変換が終了すると、時刻Ｔ１１以降において、ファイン変換制御部２３により、ファイン変換が開始され、下位１２ビットの判定が開始される。このため、時刻Ｔ１１において、スイッチＳＸをオン状態にすると共に、コンデンサＣ８の対極電位である信号ＶＲＡＭＰを、ＶＲＴに相当するレベルまで引き上げる。また、ノードＶｃｍの電位を、コース変換終了時点よりも、１タイミング前に相当するレベルまで引き上げる。すなわち、「（ＶＲＴ－ＶＲＢ）／８」だけ引き上げる（詳細については、特許文献１を参照）。

そして、時刻Ｔ１１以降、信号ＶＲＡＭＰをスロープ状に変化（低下）させることにより、ノードＶｃｍの電位をスロープ状に下降させ、ノードＶｃｍの電位がダーク電位Ｖｄａｒｋ（ほぼ０Ｖ）の電位よりも低くなる点までの時間をクロック信号（図示せず）により計数する。また、このクロック信号の計数は１２ビットカウンタ２４Ｂにより行われ、この１２ビットカウンタ２４Ｂの計数値により、画素信号の下位１２ビットのデジタル値が決定される。

このように、ＡＤＣ１２では、コース変換において画素情報の上位ビット（上位３ビット）を決定し、ファイン変換において画素情報の下位ビット（下位１２ビット）を決定するので、画素信号のＡ／Ｄ変換処理を高速に行なうことができる。

（重み付け加算を行う場合のＡＤＣ１２の動作説明）
次に、図３のタイムチャートを参照して、図１に示すＡＤＣ１２が、重み付け加算ありのＡ／Ｄ変換回路として動作する場合の例について説明する。

この図３に示すフローチャートは、図２に示すタイムチャートと比較して、時刻Ｔ２ａから開始される信号Ｓｉｇ１の取り込みと、時刻Ｔ２ｂから開始される信号Ｓｉｇ２の取り込みと、時刻Ｔ２ｃから開始される信号Ｓｉｇ３の取り込みと、時刻Ｔ２ｄから開始される信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付け加算との、それぞれの処理期間を新たに追加した点が異なる。また、図２の時刻Ｔ２に開始されるシグナル取込を、図３の時刻Ｔ２ｅに開始される重み付け信号取込に変更した点が異なる。その他については、図２に示すタイムチャートと同様である。

この図３のタイムチャートに示すように、時刻Ｔ１において開始されるダーク取り込みが終了し、時刻Ｔ２ａに至るとスイッチＳ９がオンになり、ＰＧＡ１１を介して入力される信号Ｓｉｇ１がコンデンサＣ１に取り込まれる（コンデンサＣ１が充電される）。また、時刻Ｔ２ｂに至るとスイッチＳ１０およびＳ１１がオンになり、ＰＧＡ１１を通して入力される信号Ｓｉｇ２がコンデンサＣ２およびＣ３に取り込まれる（コンデンサＣ２，Ｃ３が充電される）。また、時刻Ｔ２ｃに至るとスイッチＳ１２がオンになり、ＰＧＡ１１を通して入力される信号Ｓｉｇ３がコンデンサＣ４に取り込まれる（コンデンサＣ４が充電される）。これにより、重み付け加算の対象となる信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のＡＤＣ１２内への取り込みが完了する。

その後、時刻Ｔ２ｄに至ると、４つのスイッチＳ９，Ｓ１０，Ｓ１１，Ｓ１２を一斉にオンにし、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４に蓄積された電荷をノードＶｃｍに放出することにより、ノードＶｃｍ上に、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３が重み付け加算された電圧の信号が生成される。なお、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３に対する重み付けの比は、それぞれの信号が保持されるコンデンサ個数から「１：２：１」となる。

そして、上記時刻Ｔ２ｄにおいて、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３が重み付け加算された電圧信号がノードＶｃｍに生成されると、さらに、時刻Ｔ２ｅにおいて、スイッチＳ１３をオンにし、ノードＶｃｍとノードＶｃｍ’とを接続し、ノードＶｃｍ’上に重み付け加算された信号を取り込む。
そして、時刻Ｔ２ｅ以降の波形Ｖｃｍは、ノードＶｃｍ’（コンデンサＣ５からＣ８が接続されるノードＶｃｍ’）の電圧波形を示している。但し、時刻Ｔ２ｅから時刻Ｔ２ｆまでは、スイッチＳ１３がオンになることにより、コンデンサＣ１，Ｃ２，Ｃ３の充電電荷がコンデンサＣ１～Ｃ８の間で再分配されることを説明するために、スイッチＳ１３がオンする前のコンデンサＣ１，Ｃ２，Ｃ３の充電電位（電圧レベルＬ１）を模式的に示している。
すなわち、時刻Ｔ２ｅから時刻Ｔ２ｆの間に、スイッチＳ１３をオンにしてノードＶｃｍとノードＶｃｍ’とを接続する際に、ノードＶｃｍの電位（電圧レベルＬ１）は、コンデンサＣ１，Ｃ２，Ｃ３の充電電荷がコンデンサＣ１～Ｃ８の間で再分配されることにより、時刻Ｔ２ｆにおいて電圧レベルＬ２に低下する。

その後、時刻Ｔ３においてコース変換が開始され、時刻Ｔ１１においてファイン変換が開始される。このコース変換およびファイン変換については、図２に示したタイムチャートと基本的に同じである。
ただし、図３に示すタイムチャートでは、コース変換動作をスイッチＳ５，Ｓ６，Ｓ７，Ｓ８の４つのスイッチを用いて行う点が、図２に示すタイムチャートと異なる、すなわち、図２に示すタイムチャートでは、コース変換動作をスイッチＳ１～Ｓ８の８つのスイッチを用いて８段階で行うことにより、Ａ／Ｄ変換値の上位ビットを決定するのに対して、図３に示すタイムチャートでは、コース変換動作をスイッチＳ５～Ｓ８の４つのスイッチを用いて４段階で行うことにより、Ａ／Ｄ変換値の上位ビットを決定する。
これは、時刻Ｔ３以降のコース変換動作時において、スイッチＳ１３がオフとなり、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４がノードＶｃｍ’から切り離されており、このコンデンサＣ１～Ｃ４のそれぞれに繋がるスイッチＳ１～Ｓ４をコース変換用に使用できないためである。
なお、時刻Ｔ２ｄ以降、スイッチＳ９～Ｓ１３をオンのままとすることにより、コース変換動作をスイッチＳ１～Ｓ８の８つのスイッチを用いて８段階で行うことも可能である。

このように、本実施形態のＡ／Ｄ変換回路（ＡＤＣ１２）においては、垂直方向の画素信号の重み付け加算を、Ａ／Ｄ変換を行う前のアナログ信号の段階で行うことにより、Ａ／Ｄ変換を行う際に発生するノイズ成分や量子化誤差の影響を受けることなく、画素信号の重み付け加算を行うことができる。

［第２の実施形態］
上述した第１の実施形態のＡＤＣ１２においては、コース変換処理により画素信号のデジタル値の上位ビットを決定し、ファイン変換処理により画素信号のデジタル値の下位ビットを決定するようにして、Ａ／Ｄ変換の高速化を図っている。しかしながら、その分、回路構成が複雑になる。本発明のＡ／Ｄ変換回路においては、コース変換処理を行うことは必ずしも必要ではなく、コース変換処理を行うことなく、ファイン変換処理のみを行う構成にすることもできる。これにより、Ａ／Ｄ変換回路の回路構成を簡単化できる。本発明の第２の実施形態として、Ａ／Ｄ変換回路において、ファイン変換のみを行う場合の例について説明する。

図４は、本発明の第２の実施形態に係わるＡ／Ｄ変換回路の構成を示す図である。この図４に示すＡ／Ｄ変換回路（ＡＤＣ１２Ａ）は、図１に示すＡ／Ｄ変換回路（ＡＤＣ１２）と比較して、図１に示すＡＤＣ１２におけるコース変換処理に関係する構成を削除した点が異なる。すなわち、図１に示すＡＤＣ１２において、コンデンサＣ５～Ｃ７を削除し、またスイッチＳ１ａ，Ｓ１ｂ～Ｓ８ａ，Ｓ８ｂ及びＳＸを削除した点が異なる。他の構成は、図１に示すＡＤＣ１２と同様である。このため、同一の構成には同一の符号を付し、重複する説明は省略する。

図５は、図４に示すＡＤＣ１２Ａの動作を説明するためのタイムチャートである。図５に示すタイムチャートは、図３に示す重み付け加算ありのタイムチャートと比較して、時刻Ｔ１において開始されるダーク取込から、時刻Ｔ２ｅにおいて開始される重み付け信号のノードＶｃｍ’への取込動作までは同じであり、時刻Ｔ３からファイン変換処理が開始される点が異なる（図３のタイムチャートでは、時刻Ｔ３からコース変換処理が開始される）。

このように、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４を用いて、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付け加算を行った後、コース変換処理を省略し、直ちに、ファイン変換を開始することができる。このため、ビット数（分解能）の低いＡ／Ｄ変換回路においては、アナログ信号による重み付け加算が行えるとともに、回路構成を簡単化できる。

なお、図６は、図５に示すＡＤＣ１２Ａにおいて、重み付け加算を行わない場合の動作を示すタイムチャートである。このＡＤＣ１２Ａにおいて、重み付け加算を行わない場合は、スイッチＳ９からＳ１３を全てオンのままとし、時刻Ｔ１から開始されるダーク取込と、時刻Ｔ２から開始されるシグナル取込とが完了した後に、時刻Ｔ３からファイン変換処理を開始する。

［第３の実施形態］
上記第１および第２実施形態では、ノードＶｃｍに接続されるコンデンサＣ１～Ｃ８の全てを同じ静電容量のコンデンサとし、画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付けに応じて、それぞれの信号を保持するコンデンサの個数を割り当てている。例えば、図１に示す例では、画素信号Ｓｉｇ１に１個のコンデンサＣ１を割り当て、画素信号Ｓｉｇ２に２個のコンデンサＣ２，Ｃ３を割り当て、画素信号Ｓｉｇ３に１個のコンデンサＣ４を割り当てている。
これに対して、本発明の第３の実施形態では、画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のそれぞれに対して１個のコンデンサを割り当て、それぞれのコンデンサの静電容量を変更することにより重み付けを行う。

図７は、本発明の第３の実施形態に係わるＡ／Ｄ変換回路の構成を示す図である。この図７に示すＡＤＣ１２Ｂは、図１に示すＡＤＣ１２と比較して、信号Ｓｉｇ２を保持するコンデンサを、１つのコンデンサＣ２のみとした点（図１のＡＤＣ１２では、信号Ｓｉｇ２を２つのコンデンサＣ２，Ｃ３で保持）が異なる。また、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のそれぞれに対する重み付けの大きさに応じて、コンデンサＣ１，Ｃ２，Ｃ３のそれぞれの静電容量の大きさを変化させる（すなわち、それぞれの静電容量の大きさをそれぞれ設定する、または、それぞれの静電容量の大きさを異なるようにする）点が異なる。
例えば、コンデンサＣ１，Ｃ２，Ｃ３の静電容量の比率を「１：２：１」などとする。その他の構成は、図１に示すＡＤＣ１２と同様である。このため、同一の構成には同一の符号を付している。

この図７に示す例では、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３に対する重み付けに応じて、コンデンサＣ１，Ｃ２，Ｃ３のそれぞれの静電容量の大きさを変化させる。このため、コンデンサＣ１，Ｃ２，Ｃ３の静電容量と、コンデンサＣ４～Ｃ８の静電容量とが異なることになる。すなわち、コンデンサＣ１～Ｃ８において、静電容量が異なるコンデンサが存在することになる（図１に示すＡＤＣ１２では、コンデンサＣ１～Ｃ８の静電容量は全て同じである）。

このため、コンデンサＣ１，Ｃ２，Ｃ３は、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付け加算を行う場合にだけ使用され、重み付け加算を行った後は、スイッチＳ９，Ｓ１０，Ｓ１１はオフ状態のままとし、コンデンサＣ１，Ｃ２，Ｃ３をＡＤＣ１２Ｂで行われるコース変換には使用しないようにする。すなわち、ＡＤＣ１２Ｂでは、５つのコンデンサＣ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８を用いてコース変換処理を行うことになる。

図８は、図７に示すＡＤＣ１２Ｂの動作を説明するためのタイムチャートであり、重み付け加算ありの場合の動作を示すタイムチャートである。この図８に示すタイムチャートは、図３に示す第１の実施形態のＡＤＣ１２におけるタイムチャートと比較して、時刻Ｔ１から開始されるダーク取込と、時刻Ｔ２ａから開始される信号Ｓｉｇ１の取込までは同じである。そして、図８に示す時刻Ｔ２ｂに至るとスイッチＳ１０がオンになり、ＰＧＡ１１を通して入力される信号Ｓｉｇ２がコンデンサＣ２に取り込まれる（コンデンサＣ２が充電される）。また、また、時刻Ｔ２ｃに至るとスイッチＳ１１がオンになり、ＰＧＡ１１を通して入力される信号Ｓｉｇ３がコンデンサＣ３に取り込まれる（コンデンサＣ３が充電される）。これにより、重み付け加算の対象となる信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のＡＤＣ１２Ｂへの取り込みが完了する。

その後、時刻Ｔ２ｄに至ると、３つのスイッチＳ９，Ｓ１０，Ｓ１１を一斉にオンにし、コンデンサＣ１，Ｃ２，Ｃ３に蓄積された電荷をノードＶｃｍに放出する。そして、上記時刻Ｔ２ｄにおいて、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３が重み付け加算された電圧信号がノードＶｃｍに生成されると、さらに、時刻Ｔ２ｅにおいて、スイッチＳ１３をオンにし、ノードＶｃｍとノードＶｃｍ’とを接続し、ノードＶｃｍ’上に重み付け加算された信号を取り込む。これにより、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３を重み付け加算した電圧信号が、ノードＶｃｍ’に生成される。

そして、時刻Ｔ３においてコース変換が開始される。この図８に示すタイムチャートでは、コース変換動作をスイッチＳ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８の５つのスイッチを用いて行い、Ａ／Ｄ変換値の上位ビットを決定する点が、図３に示すタイムチャートと異なる。
すなわち、図３に示すタイムチャートでは、コース変換動作をスイッチＳ５～Ｓ８の４つのスイッチを用いて４段階で行うことにより、Ａ／Ｄ変換値の上位ビットを決定するのに対し、図８に示すタイムチャートでは、コース変換動作をスイッチＳ４～Ｓ８の５つのスイッチを用いて５段階で行うことにより、Ａ／Ｄ変換値の上位ビットを決定する。
これは、時刻Ｔ３以降のコース変換動作時において、スイッチＳ１３がオフとなり、コンデンサＣ１，Ｃ２，Ｃ３がノードＶｃｍ’から切り離されており、このコンデンサＣ１，Ｃ２，Ｃ３に繋がるスイッチＳ１，Ｓ２，Ｓ３をコース変換動作用に使用できず、残りのスイッチＳ４～Ｓ８を用いてコース変換を行うためである。
このコース変換が終了すると、時刻Ｔ９においてファイン変換処理が開始されるが、このファイン変換処理は、図２および図３に示す場合と同様である。

このように、第３の実施形態においては、コンデンサＣ１，Ｃ２，Ｃ３の容量を変化させることにより、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３に対する重み付けを細かく設定することができる。

以上、本発明の実施形態について説明したが、ここで本発明と上記実施形態とにおける対応関係について補足して説明する。
本発明における固体撮像装置は、図９に示す固体撮像装置１が対応し、本発明におけるＡ／Ｄ変換回路は、図１に示すＡＤＣ１２等が対応する。また、本発明における画素信号は、図９に示す画素ＰＸで生成され垂直信号線ＶＬを介してＡＤＣ（Ａ／Ｄ変換回路）に入力される画素信号（例えば、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３）対応する。また、本発明におけるノードは、ノードＶｃｍ（ノードＶｃｍとノードＶｃｍ’の両方を含む場合がある）が対応する。また、本発明における所定電位は、暗状態の画素信号の電位（Ｖｄａｒｋ）であり、より正確には、コンパレータＣＰ１に繋がるコンデンサＣ１０に保持され電圧（ダーク電位Ｖｄａｒｋ）である。
また、本発明における制御手段は、制御部２１が対応し、本発明におけるコース変換手段は、コース変換制御部２２が対応し、本発明におけるファイン変換手段は、ファイン変換制御部２３が対応する。また、本発明における第１群のコンデンサは、コンデンサＣ１～Ｃ４が対応し、本発明における第２群のコンデンサは、コンデンサＣ５～Ｃ８が対応し、本発明における第１群のスイッチは、スイッチＳ９～Ｓ１２が対応し、本発明における第２群のスイッチは、スイッチＳ１３が対応する。

（１）そして、上記実施形態において、ＡＤＣ１２は、固体撮像装置の垂直信号線ＶＬを介して画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３が入力されるノードＶｃｍに容量結合される複数のコンデンサＣ１～Ｃ８と、垂直信号線ＶＬを介して入力される複数の画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のそれぞれを、複数のコンデンサＣ１～Ｃ８中の一部のコンデンサＣ１～Ｃ４を使用して予め保持する画素信号保持手段（コンデンサＣ１～Ｃ４とスイッチＳ９～Ｓ１１）と、一部のコンデンサＣ１～Ｃ４に保持されたそれぞれの画素信号を合成してノードＶｃｍの電位を生成するノード電位生成手段（コンデンサＣ１～Ｃ４とスイッチＳ９～Ｓ１１）と、複数のコンデンサＣ１～Ｃ８の対極の電圧を変化させることにより、ノードＶｃｍの電位を変化させ、ノードＶｃｍの電位と所定電位（ダーク電位Ｖｄａｒｋ）とを比較することにより画素信号のデジタル値を生成する制御手段（制御部２１）と、を備える。

このような構成のＡＤＣ１２では、固体撮像装置の垂直信号線ＶＬを介して入力される複数の画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３のそれぞれを、ＡＤＣ１２内の複数のコンデンサＣ１～Ｃ８中の一部のコンデンサＣ１～Ｃ４を使用して予め保持する。そして、コンデンサＣ１～Ｃ４に保持されたそれぞれの画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３を合成してノードＶｃｍの電位を生成する。その後、コンデンサＣ１～Ｃ８の対極の電圧を変化させることにより、ノードＶｃｍの電位を変化させ、ノードＶｃｍの電位と所定電位（ダーク電位Ｖｄａｒｋ）とを比較することにより画素信号のデジタル値を生成する。
これにより、本実施形態のＡＤＣ１２では、垂直方向の画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付け加算をアナログ信号の段階で行うことにより、Ａ／Ｄ変換の際に重畳されるノイズ成分による誤差や量子化誤差を含むことなく、重み付け加算を行うことができる。また、重み付け加算をＡＤＣ１２内のコンデンサＣ１～Ｃ４を利用して行うため、固体撮像装置（チップ）のレイアウト面積を増大させることがない。

（２）また、上記実施形態において、ＡＤＣ１２は、複数のコンデンサＣ１～Ｃ８はそれぞれが同一の静電容量であり、画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の重み付け加算を行う場合に、制御部２１は、それぞれの画素信号をコンデンサＣ１～Ｃ４に保持する際に、それぞれの画素信号の重み付けに応じて、複数のコンデンサＣ１～Ｃ８の中から１または複数個のコンデンサを割り当て、この割り当てられたコンデンサに充電を行うことにより当該画素信号を保持し、重み付け加算を行う画素信号の全ての入力が完了した後に、コンデンサＣ１～Ｃ４に保持された充電電荷を加算することにより画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３を重み付け加算し、この重み付け加算された画素信号によりノードＶｃｍに電位を生成させる。
これにより、ＡＤＣ１２中のコンデンサＣ１～Ｃ４を利用して、画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３をアナログ信号の段階において容易に重み付けして加算することができる。また、重み付け加算をＡＤＣ１２内のコンデンサＣ１～Ｃ４を利用して行うため、レイアウト面積を増大させることがない。

（３）また、上記実施形態において、制御部２１は、複数のコンデンサＣ１～Ｃ８の対極の電圧を順次に切替えることによりノードＶｃｍの電位を階段状に変化させ、ノードＶｃｍの電位と所定電位（ダーク電位Ｖｄａｒｋ）とを比較して、デジタル値の所定のビット数の上位ビットを決定するコース変換制御部２２と、コース変換の終了後に、コンデンサＣ１～Ｃ８内の所定のコンデンサＣ８の対極の電圧ＶＲＡＭＰをスロープ状に変化させることにより、ノードＶｃｍの電位をスロープ上に変化させ、ノードＶｃｍの電位と所定電位（ダーク電位Ｖｄａｒｋ）とを比較してデジタル値の下位ビットを決定するファイン変換制御部２３と、を備える。
これにより、Ａ／Ｄ変換の際に重畳されるノイズ成分による誤差や量子化誤差を含むことなく、重み付け加算を行うことができるという効果に加えて、重み付け加算された画素信号をデジタル値に変換する際のＡ／Ｄ変換速度を速くすることができる。

（４）また、上記実施形態において、制御部２１は、コンデンサＣ１～Ｃ８内の所定のコンデンサＣ８の対極の電圧ＶＲＡＭＰをスロープ状に変化させることにより、ノードＶｃｍの電位をスロープ上に変化させ、ノードＶｃｍの電位と所定電位（Ｖｄａｒｋ）とを比較してデジタル値を生成するファイン変換制御部２３を、を備える。
これにより、コース変換処理を行うことなく、ファイン変換処理のみを行う構成にすることもできる。これにより、Ａ／Ｄ変換回路の回路構成を簡単化できる。

（５）また、上記実施形態において、複数のコンデンサＣ１～Ｃ８の個数がｎ個（ｎ＝８）であり、画素信号を予め保持する第１群のコンデンサＣ１～Ｃ４の個数がｍ個（ｍ＝４）であり、第１群の４個のそれぞれのコンデンサＣ１～Ｃ４とノードＶｃｍとの間を選択的に接続するｍ個の第１群のスイッチＳ９～Ｓ１２と、複数のコンデンサＣ１～Ｃ８中の第１群のコンデンサを除く（ｎ－ｍ）個（４個）の第２群のコンデンサＣ５～Ｃ８とノードＶｃｍとの間を一括して選択的に接続する１個の第２群のスイッチＳ１３と、を備え、制御部２１は、重み付け加算を行う画素信号の数と、それぞれの画素信号の重み付けとに応じて、入力されるそれぞれの画素信号に対して第１群のスイッチＳ９～Ｓ１２の中から１または複数のスイッチを予め割り当て、垂直信号線ＶＬを介して順次に入力される画素信号を重み付けして加算する際に、最初に、第１群のスイッチＳ９～Ｓ１２と第２群のスイッチＳ１３とをオフにし、画素信号が入力されるごとに、第１群のスイッチＳ９～Ｓ１２中の当該画素信号に割り当てられたスイッチをオンにし、当該スイッチに繋がるコンデンサを充電することにより当該画素信号を保持した後に、当該スイッチをオフにし、重み付け加算を行う画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３の全ての入力が完了した後に、第１群のスイッチＳ９～Ｓ１２を一括してオンにし、当該第１群のスイッチＳ９～Ｓ１２に繋がるコンデンサＣ１～Ｃ４に保持された充電電荷を加算することにより画素信号を重み付け加算するとともに、この重み付け加算された画素信号によりノードＶｃｍに電位を生成させる。
これにより、画素信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３をアナログ信号の段階で重み付け加算することができるとともに、ＡＤＣ１２内のコンデンサＣ１～Ｃ４を利用して重み付け加算を行うことができる。

（６）また、上記実施形態において、制御部２１は、第１群のスイッチＳ９～Ｓ１２と第２群のスイッチＳ１３とを常時オンに制御することにより、入力される画素信号に対して重み付け加算なしのＡ／Ｄ変換を行う。
これにより、重み付け加算ありのＡ／Ｄ変換と、重み付け加算なしのＡ／Ｄ変換とを選択して実行することができる。

（７）また、上記実施形態において、固体撮像装置１は、上記のＡＤＣ１２を備える固体撮像装置１であって、光信号を電気信号に変換する光電変換素子を含む画素ＰＸが複数行列状に配置され、各画素ＰＸを行ごとに順次走査しながら選択行の各画素ＰＸの信号を列ごとに配線された複数の垂直信号線ＶＬを介して出力する撮像手段（画素部２）を備え、ＡＤＣ１２は、複数の垂直信号線ＶＬそれぞれに対応して設けられ、当該垂直信号線ＶＬから出力される画素信号（例えば、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３）をアナログ信号からデジタル値に変換する。
これにより、本発明の固体撮像装置１では、垂直信号線ＶＬから出力される画素信（例えば、信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３）を重み付け加算してデジタル値（デジタルデータ）として出力する際に、この画素信号の重み付け加算をアナログ信号の段階で行うことができる。このため、画素信号をＡ／Ｄ変換する際に重畳されるノイズ成分等による誤差を含むことなく、重み付け加算されたデジタルデータを出力することができる。また、重み付け加算をＡＤＣ１２内のコンデンサＣ１～Ｃ４を利用して行うため、レイアウト面積を増大させることがない。

以上、本発明の実施の形態について説明したが、本発明のＡ／Ｄ変換回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

１ 固体撮像装置
２ 画素部
３ 垂直走査回路
４ 水平走査回路
１１ ＰＧＡ
１２ ＡＤＣ（Ａ／Ｄ変換回路）
２１ 制御部
２２ コース変換制御部
２３ ファイン変換制御部
２４ カウンタ
Ｃ１～Ｃ８ コンデンサ
Ｃ１０，Ｃ１１，Ｃ１２ コンデンサ
ＣＰ１ コンパレータ
ＰＸ 画素
Ｓ１ａ，Ｓ４ｂ～Ｓ８ａ，Ｓ８ｂ，ＳＸ スイッチ
Ｓ９，Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３ スイッチ
Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３ 画素信号
Ｖｃｍ ノード

Claims (45)

1. 複数の画素と、
   前記複数の画素のうち第１画素からの第１画素信号を保持する第１保持部と、前記複数の画素のうち、前記第１画素から列方向側の位置に配置される第２画素からの第２画素信号を保持する第２保持部とを有する第１保持回路と、
   前記第１保持回路から出力された第１出力信号をデジタル信号に変換するために用いられる第１コンパレータと、
   前記第１保持回路と前記第１コンパレータとの間を電気的に接続する第１接続部と、
   を備える撮像素子。
2. 請求項１に記載の撮像素子において、
   前記第１保持回路は、前記第１画素と前記第１保持部とを電気的に接続する第１スイッチと、前記第２画素と前記第２保持部とを電気的に接続する第２スイッチとを有する撮像素子。
3. 請求項１または請求項２に記載の撮像素子において、
   前記第２保持部は、前記第１保持部に前記第１画素信号が保持されているときに、前記第２画素信号を保持する撮像素子。
4. 請求項１から請求項３のいずれか一項に記載の撮像素子において、
   前記第１画素を制御するための第１制御信号が出力される第１制御線と、
   前記第２画素を制御するための第２制御信号が出力される第２制御線と、
   を備える撮像素子。
5. 請求項４に記載の撮像素子において、
   前記第１画素は、光を電荷に変換する第１光電変換部と、前記第１制御線に接続され、前記第１光電変換部の電荷を転送する第１転送部とを有し、
   前記第２画素は、光を電荷に変換する第２光電変換部と、前記第２制御線に接続され、前記第２光電変換部の電荷を転送する第２転送部とを有する撮像素子。
6. 請求項４または請求項５に記載の撮像素子において、
   前記第２制御信号は、前記第１制御信号が前記第１制御線に出力されるタイミングとは異なるタイミングで前記第２制御線に出力される撮像素子。
7. 請求項１から請求項６のいずれか一項に記載の撮像素子において、
   前記第１保持部は、前記第１画素信号を保持する容量素子を有し、
   前記第２保持部は、前記第２画素信号を保持する容量素子を有する撮像素子。
8. 請求項７に記載の撮像素子において、
   前記第２保持部が有する容量素子は、前記第１保持部が有する容量素子とは異なる容量を有する撮像素子。
9. 請求項１から請求項８のいずれか一項に記載の撮像素子において、
   前記第１出力信号を増幅するために用いられる第１増幅部を備える撮像素子。
10. 請求項９に記載の撮像素子において、
    前記第１コンパレータは、前記第１増幅部を用いて増幅された前記第１出力信号をデジタル信号に変換するために用いられる撮像素子。
11. 請求項１から請求項１０のいずれか一項に記載の撮像素子において、
    前記第１出力信号は、第１保持部に保持された前記第１画素信号と、前記第２保持部に保持された前記第２画素信号とを用いて生成される撮像素子。
12. 請求項１に記載の撮像素子において、
    前記複数の画素のうち第３画素からの第３画素信号を保持する第３保持部と、前記複数の画素のうち、前記第３画素から前記列方向側の位置に配置される第４画素からの第４画素信号を保持する第４保持部とを有する第２保持回路と、
    前記第２保持回路から出力された第２出力信号をデジタル信号に変換するために用いられる第２コンパレータと、
    前記第２保持回路と前記第２コンパレータとの間を電気的に接続する第２接続部と、
    を備える撮像素子。
13. 請求項１２に記載の撮像素子において、
    前記第１保持回路は、前記第１画素と前記第１保持部とを電気的に接続する第１スイッチと、前記第２画素と前記第２保持部とを電気的に接続する第２スイッチとを有し、
    前記第２保持回路は、前記第３画素と前記第３保持部とを電気的に接続する第３スイッチと、前記第４画素と前記第４保持部とを電気的に接続する第４スイッチとを有する撮像素子。
14. 請求項１２または請求項１３に記載の撮像素子において、
    前記第２保持部は、前記第１保持部に前記第１画素信号が保持されているときに、前記第２画素信号を保持し、
    前記第４保持部は、前記第３保持部に前記第３画素信号が保持されているときに、前記第４画素信号を保持する撮像素子。
15. 請求項１２から請求項１４のいずれか一項に記載の撮像素子において、
    前記第１画素を制御するための第１制御信号が出力される第１制御線と、
    前記第２画素を制御するための第２制御信号が出力される第２制御線と、
    前記第３画素を制御するための第３制御信号が出力される第３制御線と、
    前記第４画素を制御するための第４制御信号が出力される第４制御線と、
    を備える撮像素子。
16. 請求項１５に記載の撮像素子において、
    前記第１画素は、光を電荷に変換する第１光電変換部と、前記第１制御線に接続され、前記第１光電変換部の電荷を転送する第１転送部とを有し、
    前記第２画素は、光を電荷に変換する第２光電変換部と、前記第２制御線に接続され、前記第２光電変換部の電荷を転送する第２転送部とを有し、
    前記第３画素は、光を電荷に変換する第３光電変換部と、前記第３制御線に接続され、前記第３光電変換部の電荷を転送する第３転送部とを有し、
    前記第４画素は、光を電荷に変換する第４光電変換部と、前記第４制御線に接続され、前記第４光電変換部の電荷を転送する第４転送部とを有する撮像素子。
17. 請求項１５または請求項１６に記載の撮像素子において、
    前記第２制御信号は、前記第１制御信号が前記第１制御線に出力されるタイミングとは異なるタイミングで前記第２制御線に出力され、
    前記第４制御信号は、前記第３制御信号が前記第３制御線に出力されるタイミングとは異なるタイミングで前記第４制御線に出力される撮像素子。
18. 請求項１２から請求項１４のいずれか一項に記載の撮像素子において、
    前記第１画素と前記第３画素とを制御するための第１制御信号が出力される第１制御線と、
    前記第２画素と前記第４画素とを制御するための第２制御信号が出力される第２制御線と、
    を備える撮像素子。
19. 請求項１８に記載の撮像素子において、
    前記第１画素は、光を電荷に変換する第１光電変換部と、前記第１制御線に接続され、前記第１光電変換部の電荷を転送する第１転送部とを有し、
    前記第２画素は、光を電荷に変換する第２光電変換部と、前記第２制御線に接続され、前記第２光電変換部の電荷を転送する第２転送部とを有し、
    前記第３画素は、光を電荷に変換する第３光電変換部と、前記第１制御線に接続され、前記第３光電変換部の電荷を転送する第３転送部とを有し、
    前記第４画素は、光を電荷に変換する第４光電変換部と、前記第２制御線に接続され、前記第４光電変換部の電荷を転送する第４転送部とを有する撮像素子。
20. 請求項１８または請求項１９に記載の撮像素子において、
    前記第２制御信号は、前記第１制御信号が前記第１制御線に出力されるタイミングとは異なるタイミングで前記第２制御線に出力される撮像素子。
21. 請求項１２から請求項２０のいずれか一項に記載の撮像素子において、
    前記第１保持部は、前記第１画素信号を保持する容量素子を有し、
    前記第２保持部は、前記第２画素信号を保持する容量素子を有し、
    前記第３保持部は、前記第３画素信号を保持する容量素子を有し、
    前記第４保持部は、前記第４画素信号を保持する容量素子を有する撮像素子。
22. 請求項２１に記載の撮像素子において、
    前記第２保持部が有する容量素子は、前記第１保持部が有する容量素子とは異なる容量を有し、
    前記第４保持部が有する容量素子は、前記第３保持部が有する容量素子とは異なる容量を有する撮像素子。
23. 請求項１２から請求項２２のいずれか一項に記載の撮像素子において、
    前記第１出力信号は、第１保持部に保持された前記第１画素信号と、前記第２保持部に保持された前記第２画素信号とを用いて生成され、
    前記第２出力信号は、第３保持部に保持された前記第３画素信号と、前記第４保持部に保持された前記第４画素信号とを用いて生成される撮像素子。
24. 複数の画素と、
    前記複数の画素のうち第１画素からの第１画素信号を保持する第１保持部と、前記複数の画素のうち、前記第１画素から列方向側の位置に配置される第２画素からの第２画素信号を保持する第２保持部とを有する第１保持回路と、
    前記第１保持回路から出力された第１出力信号を増幅するために用いられる第１増幅部と、
    前記第１保持回路と前記第１増幅部との間を電気的に接続する第１接続部と、
    を備える撮像素子。
25. 請求項２４に記載の撮像素子において、
    前記第１保持回路は、前記第１画素と前記第１保持部とを電気的に接続する第１スイッチと、前記第２画素と前記第２保持部とを電気的に接続する第２スイッチとを有する撮像素子。
26. 請求項２４または請求項２５に記載の撮像素子において、
    前記第２保持部は、前記第１保持部に前記第１画素信号が保持されているときに、前記第２画素信号を保持する撮像素子。
27. 請求項２４から請求項２６のいずれか一項に記載の撮像素子において、
    前記第１画素を制御するための第１制御信号が出力される第１制御線と、
    前記第２画素を制御するための第２制御信号が出力される第２制御線と、
    を備える撮像素子。
28. 請求項２７に記載の撮像素子において、
    前記第１画素は、光を電荷に変換する第１光電変換部と、前記第１制御線に接続され、前記第１光電変換部の電荷を転送する第１転送部とを有し、
    前記第２画素は、光を電荷に変換する第２光電変換部と、前記第２制御線に接続され、前記第２光電変換部の電荷を転送する第２転送部とを有する撮像素子。
29. 請求項２７または請求項２８に記載の撮像素子において、
    前記第２制御信号は、前記第１制御信号が前記第１制御線に出力されるタイミングとは異なるタイミングで前記第２制御線に出力される撮像素子。
30. 請求項２４から請求項２９のいずれか一項に記載の撮像素子において、
    前記第１保持部は、前記第１画素信号を保持する容量素子を有し、
    前記第２保持部は、前記第２画素信号を保持する容量素子を有する撮像素子。
31. 請求項３０に記載の撮像素子において、
    前記第２保持部が有する容量素子は、前記第１保持部が有する容量素子とは異なる容量を有する撮像素子。
32. 請求項２４から請求項３１のいずれか一項に記載の撮像素子において、
    前記第１出力信号は、第１保持部に保持された前記第１画素信号と、前記第２保持部に保持された前記第２画素信号とを用いて生成される撮像素子。
33. 請求項２４に記載の撮像素子において、
    前記複数の画素のうち第３画素からの第３画素信号を保持する第３保持部と、前記複数の画素のうち、前記第３画素から前記列方向側の位置に配置される第４画素からの第４画素信号を保持する第４保持部とを有する第２保持回路と、
    前記第２保持回路から出力された第２出力信号を増幅するために用いられる第２増幅部と、
    前記第２保持回路と前記第２増幅部との間を電気的に接続する第２接続部と、
    を備える撮像素子。
34. 請求項３３に記載の撮像素子において、
    前記第１保持回路は、前記第１画素と前記第１保持部とを電気的に接続する第１スイッチと、前記第２画素と前記第２保持部とを電気的に接続する第２スイッチとを有し、
    前記第２保持回路は、前記第３画素と前記第３保持部とを電気的に接続する第３スイッチと、前記第４画素と前記第４保持部とを電気的に接続する第４スイッチとを有する撮像素子。
35. 請求項３３または請求項３４に記載の撮像素子において、
    前記第２保持部は、前記第１保持部に前記第１画素信号が保持されているときに、前記第２画素信号を保持し、
    前記第４保持部は、前記第３保持部に前記第３画素信号が保持されているときに、前記第４画素信号を保持する撮像素子。
36. 請求項３３から請求項３５のいずれか一項に記載の撮像素子において、
    前記第１画素を制御するための第１制御信号が出力される第１制御線と、
    前記第２画素を制御するための第２制御信号が出力される第２制御線と、
    前記第３画素を制御するための第３制御信号が出力される第３制御線と、
    前記第４画素を制御するための第４制御信号が出力される第４制御線と、
    を備える撮像素子。
37. 請求項３６に記載の撮像素子において、
    前記第１画素は、光を電荷に変換する第１光電変換部と、前記第１制御線に接続され、前記第１光電変換部の電荷を転送する第１転送部とを有し、
    前記第２画素は、光を電荷に変換する第２光電変換部と、前記第２制御線に接続され、前記第２光電変換部の電荷を転送する第２転送部とを有し、
    前記第３画素は、光を電荷に変換する第３光電変換部と、前記第３制御線に接続され、前記第３光電変換部の電荷を転送する第３転送部とを有し、
    前記第４画素は、光を電荷に変換する第４光電変換部と、前記第４制御線に接続され、前記第４光電変換部の電荷を転送する第４転送部とを有する撮像素子。
38. 請求項３６または請求項３７に記載の撮像素子において、
    前記第２制御信号は、前記第１制御信号が前記第１制御線に出力されるタイミングとは異なるタイミングで前記第２制御線に出力され、
    前記第４制御信号は、前記第３制御信号が前記第３制御線に出力されるタイミングとは異なるタイミングで前記第４制御線に出力される撮像素子。
39. 請求項３３から請求項３５のいずれか一項に記載の撮像素子において、
    前記第１画素と前記第３画素とを制御するための第１制御信号が出力される第１制御線と、
    前記第２画素と前記第４画素とを制御するための第２制御信号が出力される第２制御線と、
    を備える撮像素子。
40. 請求項３９に記載の撮像素子において、
    前記第１画素は、光を電荷に変換する第１光電変換部と、前記第１制御線に接続され、前記第１光電変換部の電荷を転送する第１転送部とを有し、
    前記第２画素は、光を電荷に変換する第２光電変換部と、前記第２制御線に接続され、前記第２光電変換部の電荷を転送する第２転送部とを有し、
    前記第３画素は、光を電荷に変換する第３光電変換部と、前記第１制御線に接続され、前記第３光電変換部の電荷を転送する第３転送部とを有し、
    前記第４画素は、光を電荷に変換する第４光電変換部と、前記第２制御線に接続され、前記第４光電変換部の電荷を転送する第４転送部とを有する撮像素子。
41. 請求項３９または請求項４０に記載の撮像素子において、
    前記第２制御信号は、前記第１制御信号が前記第１制御線に出力されるタイミングとは異なるタイミングで前記第２制御線に出力される撮像素子。
42. 請求項３３から請求項４１のいずれか一項に記載の撮像素子において、
    前記第１保持部は、前記第１画素信号を保持する容量素子を有し、
    前記第２保持部は、前記第２画素信号を保持する容量素子を有し、
    前記第３保持部は、前記第３画素信号を保持する容量素子を有し、
    前記第４保持部は、前記第４画素信号を保持する容量素子を有する撮像素子。
43. 請求項４２に記載の撮像素子において、
    前記第２保持部が有する容量素子は、前記第１保持部が有する容量素子とは異なる容量を有し、
    前記第４保持部が有する容量素子は、前記第３保持部が有する容量素子とは異なる容量を有する撮像素子。
44. 請求項３３から請求項４３のいずれか一項に記載の撮像素子において、
    前記第１出力信号は、第１保持部に保持された前記第１画素信号と、前記第２保持部に保持された前記第２画素信号とを用いて生成され、
    前記第２出力信号は、第３保持部に保持された前記第３画素信号と、前記第４保持部に保持された前記第４画素信号とを用いて生成される撮像素子。
45. 請求項１から請求項４４のいずれか一項に記載の撮像素子を備える撮像装置。

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