JP7257498B2 - 窒化物半導体装置 - Google Patents

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Description

本開示は、窒化物半導体装置に関する。
従来、パワー半導体デバイスとして、III族窒化物半導体を用いたパワートランジスタが用いられている。III族窒化物半導体は、III族元素、すなわちアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）の少なくとも１つと窒素との化合物半導体である。下記の特許文献１及び特許文献２には、ソース電極とドレイン電極とを同一のチャネル層の上に配置した横型のIII族窒化物半導体からなるトランジスタが記載されている。このトランジスタは、サファイア（単結晶Ａｌ２Ｏ３）又はシリコン（Ｓｉ）を成長用基板に用いると共に、ゲート電極とその下のチャネル層との間にｐ型ＧａＮよりなるホール注入層を設けた、ノーマリオフ型の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）である。
また、下記の特許文献３には、同じく横型デバイスであり、ＧａＮ系高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）が記載されている。このトランジスタの成長用基板にはシリコンが用いられている。例えばチャネル層がＡｌＧａＮ／ＧａＮ層よりなるヘテロ接合で形成されている場合、その下層にＧａＮ層よりもバンドギャップが大きい例えばアンドープＡｌＧａＮ層をブロック層として形成している。さらに、基板上のバッファ構造の一部には、組成が異なる窒化アルミニウムガリウム（ＡｌＧａＮ）層が交互に積層されたヘテロ接合を持つ超格子構造が用いられている。これにより、ＧａＮ系ＨＥＭＴは、縦方向のリーク電流が抑制され、高電圧領域での低オン抵抗及び高速スイッチング動作が実現される構成としている。
特許第４７１２４５９号公報（図１、図４） 特許第４７０５４１２号公報（図１） 米国特許第９７６８２５８号明細書（図９）
近年、種々の用途、例えば、電気自動車（ＥＶ：Electric Vehicle）用車載電源、データセンタ用無停電電源（ＵＰＳ：Uninterruptible Power Supply）、及びパワーコンディショナ等、システムの高電圧化（８００Ｖ程度）を目指すことが検討されている。このように、システムの電圧が８００Ｖに高電圧化された場合、パワートランジスタには、１２００Ｖ程度の耐圧が必要となる。
しかしながら、前記従来の横型III族窒化物電界効果トランジスタは、該トランジスタの半導体層（活性層）を成長させる成長用基板に、いずれも活性層とは組成が異なる、いわゆるヘテロ基板を用いている。このため、ヘテロ基板の上に形成するバッファ層は、超格子構造を含め、高耐圧化を実現するための厚膜化が困難となる。
ヘテロ基板では、例えばシリコン（Ｓｉ）基板の場合、活性層を構成する窒化ガリウム層に１０１０ｃｍ－２程度の転位密度が生じてしまい、高結晶性を持つ窒化ガリウム層を得ることができない。その結果、窒化ガリウムが本来有するポテンシャルを引き出すだけの低抵抗化を実現できない。
また、シリコンと窒化ガリウムとは、両者の格子不整合率が１７％程度と大きく、その格子不整合率及び熱膨張係数の差により、格子欠陥（クラック）が生じやすい。このため、電界効果トランジスタの場合は、ソース電極を基板と接地して、コラプス電流を抑制する構成を採る場合がある。この場合は、縦方向（半導体層の厚さ方向）の厚さ、具体的には、バッファ層の厚さを十分に厚くする必要がある。しかし、安価なシリコンヘテロ基板上のバッファ層は、５μｍ～６μｍ程度の厚さにしか堆積できず、縦方向の耐圧を１０００Ｖ以上に高くすることは困難である。
本開示は、前記従来の問題を解決し、高耐圧化を図ると共に、バッファ層上の窒化物半導体層の結晶性を向上して、オン抵抗を低減することを目的とする。オン抵抗（Ｒｏｎ）とは、トランジスタの動作開始時のドレイン・ソース間の抵抗値をいう。
前記の目的を達成するため、本開示は、III族窒化物半導体（以下、窒化物半導体とも呼ぶ。）の成長用基板に窒化ガリウムを用いる構成とする。
具体的に、本開示は、窒化物半導体装置を対象とし、次のような解決手段を講じた。
すなわち、本開示は、導電性を有する窒化ガリウムからなる基板と、基板の上に設けられ、第１のIII族窒化物半導体からなるバッファ層と、バッファ層の上に設けられ、第２のIII族窒化物半導体からなるドリフト層と、ドリフト層の上に設けられ、第３のIII族窒化物半導からなり、ドリフト層とヘテロ接合するチャネル層と、チャネル層の上に設けられたゲート電極と、チャネル層の上におけるゲート電極の両側方の領域にそれぞれ設けられたソース電極及びドレイン電極とを備えている。
本開示によれば、必要な高耐圧化が可能となる程度にバッファ層を厚くできると共に、該バッファ層上の窒化物半導体層の結晶性が向上するので、オン抵抗を低減することができる。
図１は第１の実施形態に係る窒化物半導体装置を示す模式的な断面図である。 図２は窒化ガリウムを基板に用いたＧａＮ系半導体デバイスと、シリコンを基板に用いたＧａＮ系半導体デバイスとの耐圧を比較するグラフである。 図３は第１の実施形態に係る窒化物半導体装置のバッファ層の厚膜化による効果を示す模式的な断面図である。 図４は窒化ガリウムを基板に用いたＧａＮ系半導体と、シリコンを基板に用いたＧａＮ系半導体との結晶性を比較する一覧表である。 図５は窒化ガリウムを基板に用いたＧａＮ系半導体デバイスと、シリコン系電界効果トランジスタ及び炭化シリコン系電界効果トランジスタとのＲｏｎ・Ｑｏｓｓを比較するグラフである。 図６は第２の実施形態に係る窒化物半導体装置を示す模式的な断面図である。
本開示の一実施形態に係る第１の態様は、導電性を有する窒化ガリウムからなる基板と、基板の上に設けられ、第１のIII族窒化物半導体からなるバッファ層と、バッファ層の上に設けられ、第２のIII族窒化物半導体からなるドリフト層と、ドリフト層の上に設けられ、第３のIII族窒化物半導からなり、ドリフト層とヘテロ接合するチャネル層と、チャネル層の上に設けられたゲート電極と、チャネル層の上におけるゲート電極の両側方の領域にそれぞれ設けられたソース電極及びドレイン電極とを備えている。
これによれば、窒化ガリウムからなる基板の上に第１のIII族窒化物半導体からなるバッファ層を設けるホモエピタキシャル構造により、格子不整合の差及び熱膨張係数の差がない。このため、クラック等の欠陥が発生しにくく、バッファ層を厚くできるので高耐圧化が実現する。その上、ホモエピタキシャル構成であるため、ヘテロエピタキシャル成長の場合よりも転位密度が抑制されるので、バッファ層上の窒化物半導体層の結晶性が向上する。これにより、第２のIII族窒化物半導体からなるドリフト層と第３のIII族窒化物半導からなるチャネル層とのヘテロ界面に生じる２次元電子ガス（２ＤＥＧ：Two Dimensional electron Gas）層における電子移動度が高くなる。従って、オン抵抗を低減することができる。その結果、動作時の電力損失を抑制することができる。
第２の態様は、上記第１の態様において、第１のIII族窒化物半導体は、転位密度が５×１０７ｃｍ－２以下であってもよい。
これによれば、III族窒化物半導体の成長用基板に、窒化ガリウムからなる基板を用いているため、その上に成長するバッファ層に生じる転位密度を５×１０７ｃｍ－２以下に抑えることができる。
第３の態様は、上記第１又は第２の態様において、チャネル層とゲート電極との間に設けられ、ｐ型の第４のIII族窒化物半導体からなるｐ型制御層をさらに備えていてもよい。
これによれば、チャネル層とゲート電極との間に設けられたｐ型制御層を備えているため、ゲート電極にバイアス電圧を印加していない非動作時にはバンドのポテンシャルが持ち上がるので、ゲート電極の下方の２ＤＥＧ層の電子キャリアが枯渇してノーマリオフの状態を得ることができる。一方、ゲート電極に正のバイアス電圧を印加すると、バンドのポテンシャルが下がるので、ゲート電極の下方の２ＤＥＧ層に電子キャリアが発生して、ドレイン・ソース電流（Ｉｄｓ）が流れるようになる。
第４の態様は、上記第１～第３の態様において、バッファ層には、カーボン（Ｃ）がドープされており、バッファ層の厚さは７μｍ以上で、且つ、ドープされたカーボン濃度は５×１０１７ｃｍ－３以上であってもよい。
これによれば、バッファ層に、カーボン濃度が５×１０１７ｃｍ－３以上でドープされる場合、製造中の雰囲気及び製造装置等から混入して、エピタキシャル層をｎ型に近い特性とするシリコン（Ｓｉ）及び酸素（Ｏ）を補償することができ、その上、該バッファ層を構成する窒化ガリウムのバンド間（ミッドギャップ）にエネルギー準位が形成される。この形成されたミッドギャップのエネルギー準位に電子がトラップされるため、該バッファ層の高抵抗化を実現することができ、且つ、７μｍ以上の厚さのバッファ層により、耐圧を向上することができる。
第５の態様は、上記第４の態様において、バッファ層には、シリコン及び酸素の少なくとも一方が含まれており、バッファ層のカーボン濃度は、シリコン濃度と酸素濃度との和よりも大きくてもよい。
これによれば、バッファ層のカーボン濃度がシリコン濃度と酸素濃度との和よりも大きい場合に、バッファ層の極性がｎ型に近くなって、該バッファ層の耐圧が低下するのを抑制し、また、上述したカーボンによるミッドギャップのエネルギー準位が形成されるので、該バッファ層の高抵抗化を確実に実現することができる。
第６の態様は、上記第１～第５の態様において、バッファ層とドリフト層との間に設けられ、ドリフト層とヘテロ接合し且つ厚さが０．５μｍ以上の第５のIII族窒化物半導体からなる耐圧向上層をさらに備えていてもよい。
これによれば、チャネル層の厚さを大きくすることによる高耐圧化は２ＤＥＧ層の濃度が高くなって、ノーマリオフ特性を得られにくくなるため、これに代えて、バッファ層とドリフト層との間にドリフト層とヘテロ接合する耐圧向上層を設けることにより、縦方向の耐圧をより大きくすることができる。
第７の態様は、上記第６の態様において、耐圧向上層は、窒化アルミニウムガリウムであり、該窒化アルミニウムガリウムにおけるアルミニウムの組成は、１％以上且つ１０％以下であってもよい。
これによれば、耐圧向上層におけるアルミニウムの組成をチャネル層よりも小さくすることにより、ドリフト層と耐圧向上層との界面に望まない２ＤＥＧ層の形成が抑制されると共に、ＧａＮからなるバッファ層との格子定数のずれを抑制することができる。
第８の態様は、上記第１～第７の態様において、基板とバッファ層との間に設けられ、ｐ型の第６のIII族窒化物半導体からなる空乏層形成層をさらに備えていてもよい。
これによれば、基板とバッファ層との間に設けられた空乏層形成層によって、オフ電圧の印加時に、バッファ層には高電圧が掛かり、空乏層形成層には接地電圧が掛かる。このため、バッファ層と空乏層形成層とに空乏層が形成され、形成された空乏層によって、縦方向の耐圧がより大きくなる。従って、形成された空乏層によって耐圧を確保することができるので、バッファ層の面内のばらつきによる耐圧の歩留りの悪化を抑制することができる。
第９の態様は、上記第８の態様において、第６のIII族窒化物半導体は、ｐ型の窒化ガリウムであり、空乏層形成層の厚さは、５００ｎｍ以下であってもよい。なお、バッファ層側に大きい電圧を印加して、空乏層形成層とバッファ層との間に空乏層が形成される場合に、パンチスルー現象が発生しないように、空乏層形成層の厚さを設計することが好ましい。また、上記の条件を満たすのであれば、空乏層形成層はできる限り薄く形成するのが好ましい。
第１０の態様は、上記第１～９の態様において、ソース電極は基板と接地されていることが好ましい。
このようにすると、電流コラプス現象が抑制されて、オン抵抗の増大を防ぐことができる。
（第１の実施形態）
本開示の第１の実施形態について図面を参照しながら説明する。
図１は第１の実施形態に係る窒化物半導体装置の一例である電界効果トランジスタ１００の断面構成を表している。ここで、各半導体層の厚さ並びに各電極の厚さ及び幅は、便宜上に過ぎず、実際の寸法比を表してはいない。以下の構成図面においても同様である。
図１に示すように、電界効果トランジスタ１００は、導電性を有する窒化ガリウム（ＧａＮ）からなるデバイス成長用の単結晶基板（以下、基板と呼ぶ。）１０１の主面の上に、順次結晶成長した、バッファ層１０２、ドリフト（電子走行）層１０３、チャネル（電子障壁）層１０４、及びｐ型制御層１０６を有している。バッファ層１０２は、例えば、カーボン（Ｃ）ドープ窒化ガリウム（ｉ－ＧａＮ）により構成される。ドリフト層１０３は、例えば、アンドープの窒化ガリウム（ｉ－ＧａＮ）により構成される。チャネル層１０４は、例えば、アンドープの窒化アルミニウムガリウム（ｉ－ＡｌＧａＮ）により構成される。ｐ型制御層１０６は、例えば、チャネル層１０４の上に選択的に形成されたｐ型の窒化ガリウム（ｐ－ＧａＮ）により構成される。なお、アンドープとは、対象とする半導体に対して積極的にすなわち故意に不純物をドープしていない状態をいう。
基板１０１は、その主面として、例えば、面方位（０００１）面、すなわちｃ面を用いることができる。基板１０１は、例えば、厚さが約３００μｍで、ドナーとしてシリコン（Ｓｉ）がドープされたｎ型ＧａＮ基板を用いてもよい。なお、基板１０１の導電性はｐ型であってもよい。この場合のアクセプタには、例えばマグネシウム（Ｍｇ）を用いることができる。
バッファ層１０２は、例えば、厚さが１０μｍで、カーボン（Ｃ）が５×１０１７ｃｍ－３以上の濃度でドープされたｉ－ＧａＮである。但し、バッファ層１０２の厚さは７μｍ以上であればよい。なお、製造中の雰囲気及び製造装置（治具）等から混入するシリコン（Ｓｉ）及び酸素（Ｏ）の濃度を、それぞれ２×１０１５ｃｍ－３及び６×１０１５ｃｍ－３と想定すると、ドープしたカーボンが、シリコンと酸素とによって補償され尽くしてしまわないように、カーボン濃度を、シリコン濃度と酸素濃度との和よりも大きくなるように設定する。上述したように、ドープされたカーボンによって、バッファ層１０２を構成するＧａＮのミッドギャップにエネルギー準位が形成される。この形成されたミッドギャップの準位に電子がトラップされ、バッファ層１０２の高抵抗化が実現されて、耐圧の向上を図ることができる。
本実施形態に係るＣドープのｉ－ＧａＮからなるバッファ層１０２は、ｎ－ＧａＮからなる基板１０１の主面上に結晶成長しており、厚さが１０μｍであっても、その転位密度は５×１０７ｃｍ－２以下に抑えることができる。通常、ＧａＮからなる基板１０１の主面上に結晶成長する窒化物半導体の転位密度は、５×１０６ｃｍ－２程度に抑えられる。バッファ層１０２を構成するｉ－ＧａＮは、第１のIII族窒化物半導体の一例である。従って、このｉ－ＧａＮは、基板１０１との間で格子不整合率の差が相対的に大きくならない範囲で、Ｃドープのｉ－ＡｌＧａＮ、Ｃドープのｉ－ＡｌＩｎＧａＮ又はＣドープのｉ－ＩｎＧａＮであってもよい。但し、基板１０１にＧａＮを用いることから、バッファ層１０２にはＧａＮを用いることは好ましい。
ドリフト層１０３は、例えば、厚さが約５００ｎｍのｉ－ＧａＮである。ドリフト層１０３を構成するｉ－ＧａＮは、第２のIII族窒化物半導体の一例である。従って、このｉ－ＧａＮは、バッファ層１０２との間で格子不整合率の差が相対的に大きくならない範囲で、ｉ－ＡｌＧａＮ、ｉ－ＡｌＩｎＧａＮ、ｉ－ＩｎＧａＮ又はｉ－ＩｎＮであってもよい。
ドリフト層１０３とヘテロ接合するチャネル層１０４は、例えば、厚さが約２５ｎｍのｉ－ＡｌＧａＮである。ｉ－ＡｌＧａＮにおけるＡｌ組成は、例えば０．２である。但し、Ａｌ組成は、０．１以上且つ０．５以下であればよい。公知のように、ＡｌＧａＮ半導体のバンドギャップは、ＧａＮ半導体のバンドギャップよりも大きい。チャネル層１０４を構成するｉ－ＡｌＧａＮは、第３のIII族窒化物半導体の一例である。従って、このｉ－ＡｌＧａＮは、ドリフト層１０３よりもバンドギャップが大きく且つドリフト層１０３との間での格子不整合率の差が大きくなり過ぎない範囲で、ｉ－ＡｌＩｎＧａＮ又はｉ－ＡｌＮであってもよい。
上述のように、チャネル層１０４とドリフト層１０３とは、チャネル層１０４がドリフト層１０３よりもバンドギャップが大きいヘテロ接合であり、上述したように、両半導体層の界面には、III族窒化物半導体による自発分極とピエゾ分極とによって、２次元電子ガス（２ＤＥＧ）層１０５が生成される。
ｐ型制御層１０６は、例えば、厚さが約１００ｎｍのｐ－ＧａＮである。ｐ型の不純物であるマグネシウム（Ｍｇ）の濃度は、例えば１×１０１９ｃｍ－３程度である。ｐ型制御層１０６を構成するｐ－ＧａＮは、第４のIII族窒化物半導体の一例である。従って、このｐ－ＧａＮは、チャネル層１０４との間で格子不整合率の差が相対的に大きくならない範囲で、ｐ－ＡｌＮ、ｐ－ＡｌＧａＮ、ｐ－ＡｌＩｎＧａＮ又はｐ－ＩｎＧａＮであってもよい。
ｐ型制御層１０６の上には、ゲート電極１０７が設けられている。チャネル層１０４の上におけるｐ型制御層１０６の両側方の領域には、ソース電極１０８と、ドレイン電極１０９とが設けられている。
ゲート電極１０７は、例えば、厚さが１００ｎｍ程度の、パラジウム（Ｐｄ）からなる単層膜又はパラジウム（Ｐｄ）と金（Ａｕ）との積層膜を用いることができる。ソース電極１０８及びドレイン電極１０９は、例えば、積層された厚さが１００ｎｍ程度のチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層膜を用いることができる。ゲート電極１０７とドレイン電極１０９との間隔は、ゲート電極１０７とソース電極１０８との間隔よりも大きく設定されている。これにより、ゲート電極１０７とドレイン電極１０９との耐圧（横方向耐圧）が高められている。
また、ソース電極１０８は、基板１０１と電気的に接続されている。これにより、電流コラプス現象を抑制してオン抵抗の増大を防いでいる。なお、公知のように、電流コラプス現象とは、絶縁体との界面や半導体中の欠陥に起因する深い準位に、横方向に高電界が集中することによって加速された電子がトラップされ、すぐに回復しないことにより、チャネルが部分的に空乏化してドレイン電流が減少する現象をいう。電流コラプス現象は、オン抵抗の増大の一因となる。このソース電極１０８の基板１０１との接地により、縦方向にも電界が分散して掛かり、この電界が緩和することによって、電流コラプス現象を抑制することができる。一方、ソース電極１０８と基板１０１とを接地すると、ソース電極１０８と基板１０１とが対向する方向の耐圧（縦方向耐圧）を上げる必要が生じる。なお、基板１０１には、ソース電極１０８を接地しない構成を採る場合は、必ずしも導電性を持たせる必要はない。
ここで、本明細書において、例えば「基板１０１の主面の上に設けられる」とは、基板１０１の主面上に直接に設けられている状態でもよく、また、他の半導体層等を介して間接的に設けられている状態であってもよい。なお、直接に接触する場合は、例えば「主面の上に直接に設けられる」と記載する。これは、例えば「バッファ層１０２の下に」という記載の場合も同様である。
（電界効果トランジスタの動作）
電界効果トランジスタ１００においては、ゲートバイアス（ゲート電圧）を印加していない場合は、ｐ型制御層１０６とその下のチャネル層１０４との実質的なｐｎ接合によって、ポテンシャル障壁が高くなるので、ノーマリオフ化が実現される。さらには、ゲート順方向のオン電圧の向上と、ゲートリーク電流の低減とが実現される。
次に、ゲートバイアスを上記ｐｎ接合の順方向電圧以下で印加すると、チャネル層１０４におけるポテンシャル障壁が低くなって、ゲートバイアスが電界効果トランジスタのしきい値以上になると、電流が流れ始める。
次に、ゲートバイアスが順方向電圧を超えると、ｐ型制御層１０６から２ＤＥＧ層１０５にホールが注入され始める。２ＤＥＧ層１０５（ドリフト層１０３）には、電荷中性条件を満たすために、注入されたホールと同量の電子がソース電極１０８から引き出される。これにより、引き出された電子は、ドレイン電圧によってドレイン電極１０９に向かって移動する。このとき、ドリフト層１０３に注入されたホールは、その移動度が電子よりも二桁程度も小さいため、ゲート電極１０７の下方に滞留する。その上、ドリフト層１０３とチャネル層１０４とのヘテロ接合によるポテンシャル障壁によって、ゲート電極１０７にはほとんど流入しない。
（効果）
（１）耐圧の向上
本実施形態においては、横型デバイスである電界効果トランジスタを例として、III族窒化物半導体（以下、ＧａＮ系半導体とも呼ぶ。）の成長用基板に単結晶ＧａＮからなる基板１０１を用いている。このため、基板１０１の主面上にホモエピタキシャル成長するＧａＮからなるバッファ層１０２は、格子不整合の差及び熱膨張係数の差がほぼないため、クラック等の欠陥がほとんど発生しない。これにより、バッファ層１０２の厚さは７μｍ以上にまで大きくすることが可能となり、その結果、縦方向の耐圧が向上する。
図２に、本実施形態の窒化ガリウム（ＧａＮ）を成長用基板に用いたＧａＮ系半導体デバイス（電界効果トランジスタ）と、従来のシリコン（Ｓｉ）を成長用基板に用いたＧａＮ系半導体デバイス（電界効果トランジスタ）との耐圧の一例を比較する。図２に示すように、従来のＳｉ基板を用いた場合は、縦軸に示すドレイン・ソース電流Ｉｄｓが０．０４Ａの場合に、横軸に示すドレイン・ソース電圧Ｖｄｓが約１０８０Ｖを示す。これに対し、本実施形態のＧａＮ基板を用いた場合は、ドレイン・ソース電流Ｉｄｓが０．０４Ａで同一の場合、ドレイン・ソース電圧Ｖｄｓが約１５００Ｖを示し、約１．４倍の耐圧を得られている。
（２）出力容量（Output Capacitance）Ｃｏｓｓの低減
本実施形態においては、バッファ層１０２の厚膜化によって、電界効果トランジスタ１００における静電容量（寄生容量）のうちの出力容量Ｃｏｓｓを低減することができる。これにより、ソフトスイッチング時のドレイン・ソース電圧Ｖｄｓを０Ｖに高速にスイッチングすることができる。
出力容量Ｃｏｓｓは、以下の式（１）で表される。
Ｃｏｓｓ ＝ Ｃｄｓ ＋ Ｃｄｇ …（１）
ここで、Ｃｄｓはドレイン・ソース電極間容量を、Ｃｄｇはドレイン・ゲート電極間容量を示す。
図３に示すように、電界効果トランジスタ１００は、ソース電極１０８を基板１０１に接地しているので、Ｃｄｓは以下の式（２）で表される。
Ｃｄｓ ＝ Ｃｄｓ１ ＋ Ｃｄｓ２ …（２）
本実施形態においては、バッファ層１０２を１０μｍに厚膜化しており、従来のバッファ層の厚さが、例えば５μｍとすると、以下の容量の簡易計算式（３）から、
Ｃ ＝ ε×Ｓ／ｄ …（３）
ここで、εは物質の誘電率を、Ｓは電極の面積を、ｄは電極間の距離を表す。
Ｃｄｓ２の容量値は、従来のトランジスタの容量値の２分の１に低減できるため、バッファ層１０２の厚膜化により、出力容量Ｃｏｓｓを低減することができる。
（３）結晶性の向上
また、本実施形態に係る電界効果ランジスタ１００は、単結晶ＧａＮ基板１０１の主面上に結晶成長したＧａＮバッファ層の転位密度を５×１０７ｃｍ－２以下、例えば５×１０６ｃｍ－２にまで抑えることができる。これにより、バッファ層１０２の厚さは、７μｍ以上にまで大きくすることが可能となり、その結果、縦方向の耐圧が向上する。
なお、成長用基板にシリコン（Ｓｉ）を用いると、その上のＧａＮからなるバッファ層の転位密度は１×１０１０ｃｍ－２以上となることが知られている。また。成長用基板にサファイア（単結晶Ａｌ２Ｏ３）を用いると、ＧａＮからなるバッファ層の転位密度は１×１０８ｃｍ－２となることが知られている。
ところで、半導体結晶に対して、その転位密度を測定するには、以下に示す２通りの方法がある。
第１の方法として、転位密度が比較的に高い場合は、透過電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）を用いる。測定対象の半導体から試料をスポット状に切り出し、切り出した試料の側面から転位である筋状部分の数を数える。この場合、測定範囲が小さいため、数える際の労力は比較的小さい。
第２の方法として、転位密度が比較的に低い場合、本実施形態のように転位密度が５×１０７ｃｍ－２以下の場合は、カソードルミネセンス（Cathodoluminescence）測定法を用いる。この測定法では、ダークスポットの数を数える。広範囲にわたって転位密度の測定が可能であり、非破壊測定が可能であるというメリットもある。
バッファ層１０２の低転位密度化により、バッファ層１０２の上に結晶成長した少なくともアンドープのＧａＮからなるドリフト層１０３、及びアンドープのＡｌＧａＮからなるチャネル層１０４の各ＧａＮ系半導体層の結晶性が良好となる。このため、２ＤＥＧ層１０５を含む、ドリフト層１０３及びチャネル層１０４における電子移動度が高く維持されるので、オン抵抗の低抵抗化が実現される。
図４に、本実施形態におけるＧａＮを成長用基板に用いたＧａＮ系半導体と、シリコン（Ｓｉ）を成長用基板に用いたＧａＮ系半導体との結晶性の良否を表す各種パラメータの一例を示す。図４に示すように、Ｘ線回折（ＸＲＤ：X-ray Diffraction）におけるロッキングカーブの半値幅（ＦＷＨＭ：Full Width at Half Maximum）は、面方位が（０００２）面による反射の場合に（チルト分布）、ＧａＮ基板上のＧａＮ系半導体は、Ｓｉ基板上のＧａＮ系半導体と比べて、測定値が約３０％にまで小さくなる。すなわち、チルト分布は、急峻で良好となる分布を示す。また、面方位の（１０－１１）面による反射の場合に（ツイスト分布）、ＧａＮ基板上のＧａＮ系半導体は、Ｓｉ基板上のＧａＮ系半導体と比べて、測定値が約１２％にまで小さくなる。すなわち、ツイスト分布においても、急峻で良好となる分布を示す。なお、面方位の指数中の負符号“－”は、該負符号に続く一の指数の反転を便宜的に表している。
また、電子移動度においても、ＧａＮ基板を用いた場合は、Ｓｉ基板を用いた場合と比べて、移動度が約１．５倍にまで大きくなっている。なお、このときのＧａＮ基板上のＧａＮ系半導体における転位密度は、上述したように５×１０６ｃｍ－２であり、Ｓｉ基板のＧａＮ系半導体における転位密度は、上述したように１×１０１０ｃｍ－２である。また、図４には載せていないが、サファイア基板上のＧａＮ系半導体における電子移動度は、１７００ｃｍ２／Ｖｓであり、このときのＧａＮ系半導体における転位密度は、１×１０８ｃｍ－２である。
シート抵抗においても、ＧａＮ基板上のＧａＮ系半導体の場合は、Ｓｉ基板の場合と比べて、約３３％だけ低減している。
なお、ドリフト層１０３及びチャネル層１０４において、結晶転位の密度が高い場合には、２ＤＥＧ層１０５を生成するドリフト層１０３とチャネル層１０４との界面にトラップが形成されて、このトラップに電子が捕獲される。トラップに電子が捕獲されると、バンドにおけるポテンシャルが持ち上がり、電子の走行の障壁となる。また、トラップに電子が捕獲されて負に帯電したスポットによっても、走行中の電子が散乱される。これらの要因から、電子移動度が低下して、オン抵抗も高くなる。
（４）Ｒｏｎ・Ｑｏｓｓの低減
トランジスタデバイスにおいては、オン抵抗Ｒｏｎと出力電荷容量Ｑｏｓｓとの積（Ｒｏｎ・Ｑｏｓｓ）が小さいほど、高周波駆動に有利となることが知られている。出力電荷容量Ｑｏｓｓは、ドレイン・ソース間の電荷量であって、上述した出力容量Ｃｏｓｓに蓄積される電荷量を表す。
出力電荷容量Ｑｏｓｓは、システムの小型化に向けた高周波駆動を行うのに必要なソフトスイッチングにおいて重要なパラメータである。ドレイン・ソース電圧Ｖｄｓの値が０Ｖに立下がった後に、ゲート電圧をオンにしてドレイン・ソース電流Ｉｄｓが流れ始めるように制御する、いわゆるゼロボルテージスイッチング（Zero Voltage Switching：ＺＶＳ）動作時に、低Ｑｏｓｓが特に必要となる。この動作を行う際には、ターンオン時のスイッチング損失をほぼ０にすることができる。これに対し、出力電荷容量Ｑｏｓｓが大きいトランジスタの場合は、ドレイン・ソース電圧Ｖｄｓの値が０Ｖに立ち下がる速度が遅くなるので、高周波駆動を実現することができない。従って、システムの高周波駆動には、低Ｑｏｓｓが必要となる。
図５に、本実施形態のＧａＮを成長用基板に用いたＧａＮ系半導体トランジスタと、Ｓｉ系電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）及びＳｉＣ（炭化シリコン）系電界効果トランジスタ（ＭＯＳＦＥＴ）とのＲｏｎ・Ｑｏｓｓを比較して示す。
図５において、左の縦軸はドレイン電圧が８００Ｖまでの出力電荷容量Ｑｏｓｓ（ｎＣ）を表しており、横軸はオン抵抗Ｒｏｎ（ｍΩ）を表し、グラフ内の実線はＲｏｎとＱｏｓｓを掛け合わせた値を示す。例えば、最低位の実線はＲｏｎ・Ｑｏｓｓの積が２０００となり、最上位の実線はＲｏｎ・Ｑｏｓｓの積が３００００となる。
図５から分かるように、本実施形態に係るＧａＮ基板上のＧａＮ系半導体トランジスタの場合（●印）の一例は、Ｒｏｎが８０ｍΩで、Ｑｏｓｓが２５ｎＣであり、その積は２０００である。
これに対し、Ｓｉ系電界効果トランジスタの場合（▲）のＲｏｎ・Ｑｏｓｓの値は、ほぼ９０００以上であり、ＳｉＣ系電界効果トランジスタの場合（■）でも、Ｒｏｎ・Ｑｏｓｓの値は、約６０００以上で９０００以下である。
（第２の実施形態）
以下、本開示の第２の実施形態について図面を参照しながら説明する。
図６は第２の実施形態に係る窒化物半導体装置の一例である電界効果トランジスタ１２０の断面構成を表している。
第２の実施形態に係る電界効果トランジスタ１２０は、第１の実施形態に係る電界効果トランジスタ１００に対して、さらに耐圧の向上を図ることが可能な構成としている。なお、図６において、図１に示した符号と同一の構成部材には同一の符号を付すことにより、その説明を省略する。
図６に示すように、基板１０１とバッファ層１０２との間には、例えば、ｐ型窒化ガリウム（ｐ－ＧａＮ）からなる空乏層形成層１２１が設けられている。空乏層形成層１２１の厚さは、例えば２００ｎｍである。但し、空乏層形成層１２１の厚さは、５００ｎｍ以下程度であればよい。なお、空乏層形成層１２１を構成するｐ－ＧａＮは、第６のIII族窒化物半導体の一例である。従って、このｐ－ＧａＮは、基板１０１との間で格子不整合率の差が相対的に大きくならない範囲で、ｐ－ＡｌＮ、ｐ－ＡｌＧａＮ、ｐ－ＡｌＩｎＧａＮ、又はｐ－ＩｎＧａＮであってもよい。但し、基板１０１がＧａＮであることから、空乏層形成層１２１にはｐ－ＧａＮが好ましい。
また、バッファ層１０２とドリフト層１０３との間には、例えば、アンドープの窒化アルミニウムガリウム（ｉ－ＡｌＧａＮ）からなる耐圧向上層１２２が設けられている。耐圧向上層１２２におけるＡｌ組成は、例えば０．０５である。耐圧向上層１２２の厚さは、例えば１μｍである。但し、耐圧向上層１２２のＡｌ組成は、０．０１以上且つ０．１以下であればよく、耐圧向上層１２２の厚さは、５００ｎｍ以上であればよい。なお、耐圧向上層１２２を構成するｉ－ＡｌＧａＮは、第５のIII族窒化物半導体の一例である。従って、このｉ－ＡｌＧａＮは、バッファ層１０２との間で格子不整合率の差が相対的に大きくならない範囲で、ｉ－ＡｌＮ、ｉ－ＡｌＩｎＧａＮ、又はｉ－ＩｎＧａＮであってもよい。但し、耐圧向上層１２２には、組成比は異なっていてもチャネル層１０４と同じ混晶のｉ－ＡｌＧａＮが好ましい。
なお、本実施形態においては、空乏層形成層１２１と耐圧向上層１２２とは、いずれか一方のみを設けてもよい。空乏層形成層１２１と耐圧向上層１２２との両方の層を設けた場合は、第１の実施形態に係る電界効果トランジスタ１００と比べて、耐圧が５０％程度向上し、面内ばらつきによる歩留りの悪化を３０％程度抑制することができる。
このように、ｎ型のＧａＮ基板１０１とバッファ層１０２との間に、ｐ型ＧａＮからなる空乏層形成層１２１を設けることにより、オフ電圧の印加時に、バッファ層１０２には高電圧が掛かり、空乏層形成層１２１には接地電圧が掛かる。このため、バッファ層１０２と空乏層形成層１２１とに空乏層が形成されるので、形成された空乏層によって、縦方向の耐圧がより大きくなる。なお、空乏層形成層１２１の厚さは、２００ｎｍに限られず、１００ｎｍ以上且つ５００ｎｍ以下であってもよい。
また、本実施形態においては、ＧａＮからなるバッファ層１０１とｉ－ＧａＮからなるドリフト層１０３との間に、ｉ－ＡｌＧａＮからなる耐圧向上層１２２を設けている。これは、チャネル層１０４の厚さを大きくすることによって高耐圧化を図ろうとすると、２ＤＥＧ層１０５の濃度が高くなり過ぎて、ノーマリオフ特性を得られにくくなるからである。従って、バッファ層１０２とドリフト層１０３との間にドリフト層１０３とその下面でヘテロ接合する耐圧向上層１２２を設けることにより、縦方向の耐圧をより大きくすることができる。
なお、耐圧向上層１２２を構成するｉ－ＡｌＧａＮのＡｌ組成は、ｉ－ＡｌＧａＮからなるチャネル層１０４よりも小さく設定している。これにより、ドリフト層１０３と耐圧向上層１２２との界面に、望まない２ＤＥＧ層の形成が抑制されると共に、ＧａＮからなるバッファ層１０２との格子定数のずれを抑制することができるので好ましい。
（製造方法）
以下に、第２の実施形態に係る電界効果トランジスタ１２０の製造方法の一例を説明する。
まず、主面の面方位に（０００１）面、すなわちｃ面を持つｎ型ＧａＮからなる基板１０１を準備する。
基板１０１の主面上にＧａＮ系半導体層を成膜する成膜法には、例えば、有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法を用いることができる。他の成膜法として、例えば、分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）法を用いることができる。
ｎ型のＧａＮ系半導体は、例えばシリコン（Ｓｉ）を添加することにより形成できる。ｐ型のＧａＮ系半導体は、マグネシウム（Ｍｇ）を添加することにより形成できる。なお、ｎ型の不純物及びｐ型の不純物は、これらに限られない。
次に、ＭＯＶＰＥ法により、基板１０１の主面上に、成長温度を９５０℃とし、ｐ型の不純物としてＭｇを添加したｐ－ＧａＮからなる空乏層形成層１２１を成長させる。各ＧａＮ系半導体層の組成、厚さ及び不純物濃度は第２の実施形態と同一である。
空乏層形成層１２１における各種の製造パラメータは、Ｖ族源であるアンモニア（ＮＨ３）の流量を４０Ｌ／ｍｉｎ（標準状態（０℃，１ａｔｍ）：流量において以下同じ。）で、III族源であるＴＭＧ（Trimethyl Gallium）の流量を１６ｍＬ／ｍｉｎとした。Ｖ族源とIII族源とのモル比を表すＶ／III比の値は１００００である。また、共にキャリアガスである、水素（Ｈ２）の流量を３２Ｌ／ｍｉｎとし、窒素（Ｎ２）の流量を４６Ｌ／ｍｉｎとした。アンモニア（ＮＨ３）の流量及びキャリアガスの流量は、これ以降のＧａＮ系半導体でも同一である。
次に、空乏層形成層１２１の上に、成長温度を１０２０℃とし、ｉ－ＧａＮからなるバッファ層１０２を成長させる。このときのバッファ層１０２には、製造装置や治具等の影響によって、シリコン（Ｓｉ）及び酸素（Ｏ）が不純物として取り込まれ、バッファ層１０２がｎ型に近い導電性を示すことがある。これらの望まない不純物を補償するため、カーボン（Ｃ）を不純物として添加する。このときのカーボン濃度は、上述したように、シリコン濃度及び酸素濃度の和よりも大きい。なお、カーボン濃度は、バッファ層１０２の成長温度を下げるか、成長速度を上げることにより、高くすることができる。バッファ層１０２における製造パラメータは、III族源のＴＭＧの流量を１００ｍＬ／ｍｉｎとした。Ｖ／III比の値は１０００である。ここでは、バッファ層１０２のカーボン濃度が５×１０１７ｃｍ－３以上となるように、カーボン濃度の原材料となるＴＭＧの流量及びそのＴＭＧ内のメチル基ＣＨ３の取り込み量に関係する成長温度を調整している。
次に、バッファ層１０２の上に、成長温度を１１００℃とし、ｉ－Ａｌ０．０５Ｇａ０．９５Ｎからなる耐圧向上層１２２を成長させる。耐圧向上層１２２における製造パラメータは、III族源のＴＭＧの流量を３８ｍＬ／ｍｉｎとし、ＴＭＡ（Trimethyl Aluminium）の流量を７ｍＬ／ｍｉｎとした。Ｖ／III比の値は４０００である。
次に、耐圧向上層１２２の上に、成長温度を１０２０℃とし、ｉ－ＧａＮからなるドリフト層１０３を成長させる。ドリフト層１０３における製造パラメータは、III族源のＴＭＧの流量を３８ｍＬ／ｍｉｎとした。Ｖ／III比の値は４０００である。
次に、ドリフト層１０３の上に、成長温度を１１００℃とし、ｉ－Ａｌ０．２Ｇａ０．８Ｎからなるチャネル層１０４を成長させる。チャネル層１０４における製造パラメータは、III族源のＴＭＧ及びＴＭＡの流量を、共に５ｍＬ／ｍｉｎとした。Ｖ／III比の値は２５０００である。
次に、チャネル層１０４の上の全面に、成長温度を９５０℃とし、ｐ型の不純物としてＭｇを添加したｐ－ＧａＮからなるｐ型制御層１０６を成長させる。ｐ型制御層１０６における製造パラメータは、III族源のＴＭＧの流量を１００ｍＬ／ｍｉｎとした。Ｖ／III比の値は１０００である。
なお、基板１０１上のバッファ層１０２からｐ型制御層１０６までは、温度及び原料ガスの流量は適宜変更されるものの、一連の成長工程として実行される。
次に、ＭＯＶＰＥ装置から、ｐ型制御層１０６まで形成された基板１０１を取り出す。続いて、ｐ型制御層１０６の上の全面にレジストを塗布し、塗布したレジストを、ゲート電極１０７の形成領域を含む部分が残るように、フォトリソグラフィによってパターニングする。これにより、ｐ型制御層１０６のパターニング用のレジストマスクが形成される。このレジストマスクを用いてドライエッチングを行うことにより、所望のｐ型制御層１０６が形成されると共に、ｐ型制御層１０６の両側方に、チャネル層１０４が露出する。
次に、真空蒸着法又はスパッタリング法等により、露出したチャネル層１０４の上に、パターン化されたｐ型制御層１０６を含む全面にわたってＴｉとＡｌとの積層膜を形成する。続いて、形成された積層膜に対するレジストによる所望のパターニングを行って、ＴｉとＡｌとの積層膜からなるソース電極１０８及びドレイン電極１０９をそれぞれ形成する。その後、ソース電極１０８及びドレイン電極１０９と、ｉ－ＡｌＧａＮからなるチャネル層１０４とがオーミック接触してコンタクト抵抗が低くなるように、温度が４５０℃～５５０℃の範囲でシンタ（焼結）処理を行う。
次に、真空蒸着法又はスパッタリング法により、再度、チャネル層１０４の上に、パターン化されたｐ型制御層１０６を含む全面にわたって、Ｐｄ単層膜又はＰｄとＡｕとの積層膜であるゲート用金属膜を形成する。続いて、形成されたゲート用金属膜に対して、フォトリソグラフィによる所望のパターニングを行って、ゲート用金属膜からゲート電極１０７を形成する。ソース電極１０８、ドレイン電極１０９及びゲート電極１０７の組成及び厚さは、第２の実施形態と同一である。
なお、ここでは、ソース電極１０８及びドレイン電極１０９、並びにゲート電極１０７の各形成工程において、それぞれ電極形成用の金属膜を成膜した後に、金属膜の上に所望のレジストパターンを形成している。この方法に代えて、レジスト膜を、先に電極パターン以外の領域をマスクするマスクパターンとして形成しておき、その後、形成したマスクパターンを含む全面に所定の金属膜を堆積し、さらに、マスクパターンを、その上に堆積した金属膜と共に除去する、いわゆるリフトオフ法を用いてもよい。
以上の工程により、図６に示す電界効果トランジスタ１２０が形成される。
ここでは、第２の実施形態に係る電界効果トランジスタ１２０の製造方法を説明したが、第１の実施形態に係る電界効果トランジスタ１００の製造方法は、電界効果トランジスタ１２０におけるバッファ層１０１の下の空乏層形成層１２１及びバッファ層１０１の上の耐圧向上層１２２の各成長工程を省略すれば、電界効果トランジスタ１２０と同等である。
（他の実施形態）
第１の実施形態及び第２の実施形態においては、窒化物半導体装置の例として、ノーマリオフ動作を実現すると共に、２ＤＥＧ層にホールを注入する機能を果たすｐ型制御層を有する電界効果トランジスタ（ＦＥＴ）を挙げたが、本開示はこの構成に限られない。すなわち、本開示は、主に高耐圧化と低オン抵抗化（高速化）との実現を目指しており、ｐ型制御層を設けない構成の窒化物半導体装置に対しても、高耐圧化と低オン抵抗化とは実現可能である。
本開示に係る窒化物半導体装置は、高耐圧化と低オン抵抗化とを目指すパワー半導体デバイスとして有用である。
１００、１２０ 電界効果トランジスタ
１０１ 基板
１０２ バッファ層
１０３ ドリフト層
１０４ チャネル層
１０５ ２ＤＥＧ層
１０６ ｐ型制御層
１０７ ゲート電極
１０８ ソース電極
１０９ ドレイン電極
１２１ 空乏層形成層
１２２ 耐圧向上層

Claims (9)

  1. 導電性を有する窒化ガリウムからなる基板と、
    前記基板の上に設けられ、第１のIII族窒化物半導体からなるバッファ層と、
    前記バッファ層の上に設けられ、第２のIII族窒化物半導体からなるドリフト層と、
    前記ドリフト層の上に設けられ、第３のIII族窒化物半導からなり、前記ドリフト層とヘテロ接合するチャネル層と、
    前記チャネル層の上に設けられたゲート電極と、
    前記チャネル層の上における前記ゲート電極の両側方の領域にそれぞれ設けられたソース電極及びドレイン電極と、
    前記基板と前記バッファ層との間に設けられ、ｐ型の第６のIII族窒化物半導体からなる空乏層形成層とを備えている窒化物半導体装置。
  2. 請求項１に記載の窒化物半導体装置において、
    前記第１のIII族窒化物半導体は、転位密度が５×１０７ｃｍ－２以下である窒化物半導体装置。
  3. 請求項１又は２に記載の窒化物半導体装置において、
    前記チャネル層と前記ゲート電極との間に設けられ、ｐ型の第４のIII族窒化物半導体からなるｐ型制御層をさらに備えている窒化物半導体装置。
  4. 請求項１～３のいずれか１項に記載の窒化物半導体装置において、
    前記バッファ層には、カーボンがドープされており、
    前記バッファ層の厚さは７μｍ以上で、且つ、ドープされたカーボン濃度は５×１０１７ｃｍ－３以上である窒化物半導体装置。
  5. 請求項４に記載の窒化物半導体装置において、
    前記バッファ層には、シリコン及び酸素の少なくとも一方が含まれており、
    前記バッファ層の前記カーボン濃度は、シリコン濃度と酸素濃度との和よりも大きい窒化物半導体装置。
  6. 請求項１～５のいずれか１項に記載の窒化物半導体装置において、
    前記バッファ層と前記ドリフト層との間に設けられ、前記ドリフト層とヘテロ接合し且つ厚さが０．５μｍ以上の第５のIII族窒化物半導体からなる耐圧向上層をさらに備えている窒化物半導体装置。
  7. 請求項６に記載の窒化物半導体装置において、
    前記第５のIII族窒化物半導体は、窒化アルミニウムガリウムであり、
    前記窒化アルミニウムガリウムにおけるアルミニウムの組成は、１％以上且つ１０％以下である窒化物半導体装置。
  8. 請求項１～７のいずれか１項に記載の窒化物半導体装置において、
    前記第６のIII族窒化物半導体は、ｐ型の窒化ガリウムであり、
    前記空乏層形成層の厚さは、５００ｎｍ以下である窒化物半導体装置。
  9. 請求項１～８のいずれか１項に記載の窒化物半導体装置において、
    前記ソース電極は、前記基板と接地されている窒化物半導体装置。
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