JP7294084B2 - 短絡判定装置 - Google Patents

Description

本発明は、短絡判定装置に関する。

一般に、降圧型のスイッチング電源装置は、出力端子及び下側電源線間に負荷を接続することで用いられる。スイッチング電源装置は、上側電源線と下側電源線との間において負荷が接続される出力端子の上側と下側とにそれぞれ一つのスイッチング素子を直列接続して構成されている。

上側スイッチング素子及び下側スイッチング素子は、通常印加される電圧よりも高電圧に耐えうる耐圧特性のものが用いられる。スイッチング電源装置には、電流検出回路や電圧検出回路が設けられており、スイッチング電源装置は、電流検出回路や電圧検出回路を用いて各スイッチング素子の短絡異常又は開放異常を検出できる。

従来の異常検出回路は、仮に負荷の上側のスイッチング素子が短絡した場合に異常を検出できる。しかし、電流が上側電源線から短絡した上側スイッチング素子を通じて負荷の下側のスイッチング素子又は負荷に流れ続けることになる。この異常状態は、上側電源線に印加される電圧源の電圧を低下させたり、当該印加電圧源とスイッチング電源装置との接続を切断するまで継続される。このため、電圧源がスイッチング電源装置に高電圧を印加し続けていると、負荷等において大電力を消費して発熱する懸念がある。

他方、出力端子の上側電源線側及び下側電源線側のスイッチング素子をそれぞれ複数直列接続する技術が提案されている（例えば、特許文献１参照）。特許文献１記載の回路構成技術を用いると共に、印加する電圧よりも高い耐圧特性を備えたスイッチング素子を用いることで、負荷等における発熱を抑制できる。またこの場合、スイッチング電源装置は、電圧検出回路によりスイッチング素子の端子間電圧を検出、監視することで当該スイッチング素子の短絡を検出できる。

特許第４８７２４８５号公報（特開２００８－１１６０８号公報）

発明者らは、上側スイッチング素子の電圧降下による電力変換効率を改善するため、上側スイッチング素子を複数直列接続すると共に当該直列接続された複数の上側スイッチング素子の制御端子の印加電圧を同レベルとするように構成することを提案する。

例えば、直列接続された複数の上側スイッチング素子のうち負荷側に接続された上側スイッチング素子が短絡した場合には、下側スイッチング素子をオン指令すると共に上側スイッチング素子を共にオフ指令しているときに、上側の複数のスイッチング素子の共通接続点の電位が下側電源線の電位近くまで低下する。このため、スイッチング電源装置は、電圧検出回路により複数の上側スイッチング素子の共通接続点の電圧を検出することで、負荷側に接続された上側スイッチング素子の短絡を検出できる。

しかし例えば、直列接続された複数の上側スイッチング素子のうち負荷側とは異なる上側電源線側のスイッチング素子が短絡した場合、上側スイッチング素子及び下側スイッチング素子のオン・オフ状態にかかわらず、複数の上側スイッチング素子の共通接続点の電圧変動が小さくなり、スイッチング素子を短絡判定することは困難である。

本発明は、上記事情に鑑みてなされたもので、その目的は、上側スイッチング素子を複数直列接続して構成した場合に当該上側スイッチング素子の短絡判定を容易に行うことができる短絡判定装置を提供することにある。

請求項１記載の発明は、上側電源線（Ｎｕ）と下側電源線（Ｎｄ）との間に印加される電源電圧（ＶIN）を中間ノード（Ｎｃ）を通じて変換出力するスイッチング電源装置（１）に構成される複数の上側スイッチング素子（Ｐ１、Ｐ２；Ｎ３、Ｎ２）の短絡を判定する短絡判定装置（Ａ）を対象とするものである。

複数の上側スイッチング素子（Ｐ１、Ｐ２；Ｎ３、Ｎ２）は、上側電源線と中間ノードとの間に複数直列接続されると共にそれぞれの通電端子を共通接続して共通接続点（Ｎｍ）を構成しており、互いに同レベルにより制御端子が駆動される。下側スイッチング素子（Ｎ１）は、下側電源線と中間ノードとにそれぞれ通電端子が接続され上側スイッチング素子に直列接続されている。

アナログスイッチ（１２；２１２；３１２）は、複数の上側スイッチング素子の通電端子が共通接続された共通接続点（Ｎｍ）、及び、上側電源線及び下側電源線の各印加電圧とは異なる基準電圧が印加される基準電位線（Ｎｈ；Ｎｈ２；Ｎｄｄ）、の間に接続されている。短絡判定部（７）は、複数の上側スイッチング素子をオフ駆動すると共に下側スイッチング素子をオン駆動した状態においてアナログスイッチをオンする。

例えば、複数の上側スイッチング素子が正常に動作している場合には、当該上側スイッチング素子は全てオフするため、通電端子間のインピーダンスはハイインピーダンスとなる。このため、複数の上側スイッチング素子の共通接続点はアナログスイッチにより基準電圧にバイアスされる。

例えば、複数の上側スイッチング素子のうち上側電源線側の上側スイッチング素子の通電端子間が短絡した場合、共通接続点の電位は上側電源線に印加される電源電圧側に変化する。このため短絡判定部は、共通接続点の電位を検出することで上側電源線側の上側スイッチング素子が正常に動作しているか短絡しているか判定できる。

例えば、複数の上側スイッチング素子のうち負荷側の上側スイッチング素子の通電端子間が短絡した場合、共通接続点の電位は負荷に接続された中間ノードの電位側に変化する。下側スイッチング素子はオン駆動されているため、共通接続点の電位は下側電源線の印加電位側（例えばグランド電位）に変化する。このため、短絡判定部は、共通接続点の電位を検出することで負荷側の上側スイッチング素子が正常に動作しているか短絡しているか判定できる。このようにして直列接続された複数の上側スイッチング素子が短絡しているか否かを容易に判定できる。この結果、上側スイッチング素子を直列接続することが可能になり、上側スイッチング素子の短絡に基づく過電流を抑制した安全なスイッチング電源装置を提供できる。
請求項６記載の発明によれば、アナログスイッチの通電オン時のインピーダンスが上側スイッチング素子の短絡時のインピーダンスよりも大きく設定されているため、共通接続点の電位はより大きく変化するようになり、より容易に短絡判定できる。

第１実施形態におけるスイッチング電源装置を例示する電気的構成ブロック図 第１実施形態において負荷側の上側スイッチング素子が短絡した時の各部の信号変化を示すタイミングチャート 第１実施形態において上側電源線側の上側スイッチング素子が短絡した時の各部の信号変化を示すタイミングチャート 第２実施形態におけるスイッチング電源装置を例示する電気的構成ブロック図 第２実施形態において上側電源線側の上側スイッチング素子が短絡した時の各部の信号変化を示すタイミングチャート 第２実施形態において負荷側の上側スイッチング素子が短絡した時の各部の信号変化を示すタイミングチャート 第３実施形態におけるスイッチング電源装置を例示する電気的構成ブロック図 第４実施形態における上側駆動回路の電気的構成例 第５実施形態における上側駆動回路の電気的構成例

以下、幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付しており、同一部分の説明を必要に応じて省略することがある。

（第１実施形態）
図１から図３は、第１実施形態の説明図を示す。図１に例示したスイッチング電源装置１は、外部の電圧源２から入力される電源電圧ＶINを降圧した直流電源電圧を出力電圧ＶOUTとして負荷３に供給出力する降圧チョッパ方式のスイッチング電源装置１である。スイッチング電源装置１は、半導体集積回路装置４及びフィルタ５を備える。

半導体集積回路装置４は、電圧源２の電源電圧ＶINを入力端子４ａ及びグランド端子４ｂから入力する。入力端子４ａは上側電源線Ｎｕに接続されており、グランド端子４ｂは下側電源線としてのグランド線Ｎｄに接続されている。スイッチング電源装置１は、上側電源線Ｎｕとグランド線Ｎｄとの間に印加される電源電圧ＶINを中間ノードＮｃを通じて変換出力するように構成されている。

半導体集積回路装置４は、中間ノードＮｃを出力端子４ｃに接続して構成される。出力端子４ｃの後段にはリアクトルＬ１及びコンデンサＣ１によるフィルタ５が接続されており、その後段には負荷３が接続されている。

半導体集積回路装置４には、内部電源回路６、制御回路７、上側駆動回路８、下側駆動回路９、複数の上側スイッチング素子Ｐ１、Ｐ２、下側スイッチング素子Ｎ１、電圧検出回路１０、１１、及びアナログスイッチ１２などの各種電子回路ブロックが組み込まれている。この電子回路ブロックの一部又は全部が短絡判定装置Ａを構成する。

複数の上側スイッチング素子Ｐ１、Ｐ２は、それぞれＰチャネル型のＭＯＳＦＥＴにより構成され、通電端子となるソース・ドレインが直列接続されている。複数の上側スイッチング素子Ｐ１、Ｐ２は、そのソース・ドレインが上側電源線Ｎｕと中間ノードＮｃとの間に直列接続されている。複数の上側スイッチング素子Ｐ１、Ｐ２は、制御端子となるゲートが互いに共通接続されており、互いに同レベルで上側駆動回路８によって駆動されるように接続されている。直列接続された複数の上側スイッチング素子Ｐ１、Ｐ２が、そのゲート印加電圧を同レベルとするように構成されているため、上側スイッチング素子Ｐ１、Ｐ２の通電オン時の電圧降下による電力変換効率を改善できる。

下側スイッチング素子Ｎ１は、Ｎチャネル型のＭＯＳＦＥＴにより構成され、通電端子となるドレイン・ソースが中間ノードＮｃとグランド線Ｎｄとの間に接続されている。下側スイッチング素子Ｎ１は、中間ノードＮｃを通じてそのソース・ドレインが上側スイッチング素子Ｐ１、Ｐ２に直列接続されている。また下側スイッチング素子Ｎ１は、制御端子となるゲートが下側駆動回路９により駆動されるように接続されている。

内部電源回路６は、入力端子４ａに入力される電源電圧ＶINに基づいて直流電源電圧を生成する電源回路である。内部電源回路６は、上側電源線Ｎｕと基準電位線Ｎｈとの間に接続され、上側電源線Ｎｕ及び下側電源線Ｎｄの間に電源電圧ＶINが入力されると、この電源電圧ＶINに基づいて安定電源電圧（例えば、数Ｖ程度）を生成し、上側電源線Ｎｕと基準電位線Ｎｈとの間に供給出力する。基準電位線Ｎｈには、上側電源線Ｎｕ及びグランド線Ｎｄの各印加電圧（本形態ではＶIN、GND）とは異なる電圧が印加される。本実施形態において、基準電位線Ｎｈは、上側スイッチング素子Ｐ１、Ｐ２のゲートを駆動する上側駆動回路８に印加される駆動電源の下側の駆動電源線（第３駆動電源線、相当）として用いられる。

上側駆動回路８は、上側電源線Ｎｕと基準電位線Ｎｈとの間に印加される内部電源回路６の電源電圧を用いて動作する。上側駆動回路８は、制御回路７から入力される制御信号に基づいて上側スイッチング素子Ｐ１、Ｐ２を駆動するためのハイレベル／ロウレベルの同電位を生成し、上側スイッチング素子Ｐ１、Ｐ２のゲートに出力して駆動する。

下側駆動回路９は、図示しない安定化電源回路により生成された安定化電源電圧ＶDDを用いて動作するもので、制御回路７から入力される制御信号に基づいて、下側スイッチング素子Ｎ１を駆動するためのハイレベル／ロウレベルを生成し、下側スイッチング素子Ｎ１のゲートを駆動する。

アナログスイッチ１２は、上側スイッチング素子Ｐ１のドレインと上側スイッチング素子Ｐ２のソース（通電端子相当）が共通接続された共通接続点Ｎｍ、及び、基準電圧ＶＨが印加される基準電位線Ｎｈの間に接続されている。アナログスイッチ１２は、制御回路７から入力される制御信号に基づいてオン又はオフに制御可能に構成されている。アナログスイッチ１２は、通電オンした時に、上側スイッチング素子Ｐ１又は上側スイッチング素子Ｐ２が短絡したことを想定したときのインピーダンス値（短絡時インピーダンス）よりも大きなインピーダンス値に予め設定されているスイッチである。

電圧検出回路１０は、上側電源線Ｎｕとグランド線Ｎｄとの間に印加される電源電圧ＶINにより動作するコンパレータ（図示せず）を用いて構成される。電圧検出回路１０は、複数の上側スイッチング素子Ｐ１、Ｐ２のドレイン・ソースの共通接続点Ｎｍの電圧ＶＭを検出することで、電圧ＶＭと所定の閾値電圧Ｖth1（但し、グランド電圧＜閾値電圧Ｖth1＜基準電圧ＶＨ）とを比較した検出結果DETP1を制御回路７に出力する。電圧検出回路１０は、上側スイッチング素子Ｐ１の短絡判定用に設けられている。

電圧検出回路１１は、上側電源線Ｎｕと基準電位線Ｎｈとの間に印加される内部電源回路６の電源電圧により動作するコンパレータ（図示せず）を用いて構成される。電圧検出回路１１は、複数の上側スイッチング素子Ｐ１、Ｐ２のドレイン・ソースの共通接続点Ｎｍの電圧ＶＭを検出することで、電圧ＶＭと所定の閾値電圧Ｖth2（但し、電源電圧ＶIN＞閾値電圧Ｖth2＞基準電圧ＶＨ）とを比較した検出結果DETP2を制御回路７に出力する。電圧検出回路１１は、上側スイッチング素子Ｐ２の短絡判定用に設けられている。

制御回路７は、レベルシフト回路１３を内蔵して構成され所定の制御ロジックを実行するもので、制御回路７は本発明に係る短絡判定部として機能する。

制御回路７は、レベルシフト回路１３により上側駆動回路８の駆動入力レベルに合わせて上側駆動回路８への出力レベルを調整する。制御回路７は、上側駆動回路８を用いて上側スイッチング素子Ｐ１、Ｐ２のゲートに当該上側スイッチング素子Ｐ１、Ｐ２のオンレベル・オフレベルを印加することで当該上側スイッチング素子Ｐ１、Ｐ２を概ね同時にオン・オフ駆動する。また制御回路７は、下側駆動回路９を用いて下側スイッチング素子Ｎ１のゲートにオンレベル・オフレベルを印加することで当該下側スイッチング素子Ｎ１をオン・オフ駆動する。

前記した構成の通常動作と短絡判定時の動作を説明する。
図２に例示したように、通常動作期間Ｔ１及びＴ３において、制御回路７は、アナログスイッチ１２をオフ状態に保持したまま、上側スイッチング素子Ｐ１、Ｐ２及び下側スイッチング素子Ｎ１を相補的にオン・オフ駆動する。制御回路７が、上側スイッチング素子Ｐ１、Ｐ２をオン駆動すると共に下側スイッチング素子Ｎ１をオフ駆動すると、上側電源線Ｎｕから上側スイッチング素子Ｐ１、Ｐ２を通じてフィルタ５及び負荷３に通電される。その後、制御回路７は、上側スイッチング素子Ｐ１、Ｐ２をオフ駆動すると共に下側スイッチング素子Ｎ１をオン駆動すると、還流電流が下側スイッチング素子Ｎ１とフィルタ５とに通電される。制御回路７は、上側スイッチング素子Ｐ１、Ｐ２及び下側スイッチング素子Ｎ１のオン・オフ駆動をパルス制御（例えばＰＷＭ制御）することで、負荷３に出力する出力電圧ＶOUTを電源電圧ＶINとは異なる目標電圧（例えば電源電圧ＶINよりも低い目標電圧）に制御できる。

短絡判定期間Ｔ２及びＴ４中においては、図２に示すように、制御回路７は、上側スイッチング素子Ｐ１、Ｐ２のゲート電圧ＧＰｕを高電圧のオフレベルとすることで、複数の上側スイッチング素子Ｐ１、Ｐ２をオフ駆動すると共に、下側スイッチング素子Ｎ１のゲート電圧ＧＮｄを高電圧のオンレベルとすることで、下側スイッチング素子Ｎ１をオン駆動する。

また制御回路７は、アナログスイッチ１２をオフ状態からオン状態に変更する。アナログスイッチ１２がオンすると基準電圧ＶＨが共通接続点Ｎｍに印加される。

この状態において、制御回路７は、複数の上側スイッチング素子Ｐ１、Ｐ２が正常にオン・オフ動作しているか否か、何れかの上側スイッチング素子Ｐ１、Ｐ２が短絡していないか検査する。何れの上側スイッチング素子Ｐ１、Ｐ２も正常にオン・オフ動作していれば、短絡判定期間Ｔ２に示すように、上側スイッチング素子Ｐ１、Ｐ２が全て正常にオフ動作するため、共通接続点Ｎｍの電圧ＶＭは概ね基準電圧ＶＨに等しくなる。

しかし、短絡判定期間Ｔ４に示すように、負荷３の側の上側スイッチング素子Ｐ１のソース・ドレイン間が、何らかの影響で短絡した場合には、共通接続点Ｎｍの電圧ＶＭはほぼ中間ノードＮｃの電位に等しくなるように変化する。この短絡判定期間Ｔ４の間、下側スイッチング素子Ｎ１はオンしているため、中間ノードＮｃの電位は概ねグランド電位に変化する。このため、電圧検出回路１０が共通接続点Ｎｍの電圧ＶＭを閾値電圧Ｖth1と比較することで、基準電圧ＶＨからグランド電位側に変化したことを検出した検出結果DETP1を制御回路７に出力すると、制御回路７は上側スイッチング素子Ｐ１が短絡したと判定できる。

特に、上側スイッチング素子Ｐ１の短絡時におけるインピーダンスが、アナログスイッチ１２の通電オン時のインピーダンスより低く設定されているため、共通接続点Ｎｍの電圧ＶＭが基準電圧ＶＨからグランド電位側に大きく変化する。このため、電圧検出回路１０は共通接続点Ｎｍの電圧ＶＭの変化をより容易に検出しやすくなる。

また、上側電源線Ｎｕの側の上側スイッチング素子Ｐ２のソース・ドレイン間が、何らかの影響で短絡した場合には、図３に示すように、共通接続点Ｎｍの電圧ＶＭは上側スイッチング素子Ｐ２を通じてほぼ電源電圧ＶINに等しくなるように変化する。このため、電圧検出回路１１が、共通接続点Ｎｍの電圧ＶＭを閾値電圧Ｖth2と比較することで、基準電圧ＶＨから電源電圧ＶINの側に変化したことを検出した検出結果DETP2を制御回路７に出力すると、制御回路７は上側スイッチング素子Ｐ２が短絡したと判定できる。

特に、上側スイッチング素子Ｐ２の短絡時のインピーダンスが、アナログスイッチ１２のインピーダンスよりも低く設定されているため、共通接続点Ｎｍの電圧ＶＭは大きく電源電圧ＶINの側に変化することになる。この結果、電圧検出回路１１は、共通接続点Ｎｍの電圧ＶＭの変化をより容易に検出しやすくなる。

制御回路７は、上側スイッチング素子Ｐ１又はＰ２が短絡したと判定した場合、上側スイッチング素子Ｐ１、Ｐ２、下側スイッチング素子Ｎ１のゲートにオフレベルを印加することで、上側スイッチング素子Ｐ１、Ｐ２、下側スイッチング素子Ｎ１の駆動を停止する。これにより、スイッチング電源装置１、ひいては半導体集積回路装置４の内部に流れる通電を遮断でき、安全性を保つことができる。

＜本実施形態に係る効果＞
以上説明したように、本実施形態に係るスイッチング電源装置１の短絡判定装置Ａによれば、複数の上側スイッチング素子Ｐ１、Ｐ２をオフ駆動すると共に下側スイッチング素子Ｎ１をオン駆動した状態において、アナログスイッチ１２をオンすることで、複数の上側スイッチング素子Ｐ１、Ｐ２の共通接続点Ｎｍに基準電圧ＶＨをバイアスして複数の上側スイッチング素子Ｐ１、Ｐ２の短絡を判定するようにした。

例えば、負荷３の側の上側スイッチング素子Ｐ１のソース・ドレイン間が短絡した場合、共通接続点Ｎｍの電圧ＶＭは中間ノードＮｃの電位側に変化する。下側スイッチング素子Ｎ１はオン駆動されているため、共通接続点Ｎｍの電位はグランド線Ｎｄのグランド電位側に変化する。制御回路７は、電圧検出回路１０、１１により共通接続点Ｎｍの電位を検出することで負荷３側の上側スイッチング素子Ｐ１が正常に動作しているか短絡しているか判定できる。

例えば、上側電源線Ｎｕの側の他の上側スイッチング素子Ｐ２のソース・ドレイン間が短絡した場合、共通接続点Ｎｍの電圧ＶＭは上側電源線Ｎｕに印加される電源電圧ＶINの側に変化する。制御回路７は、共通接続点Ｎｍの電圧ＶＭを検出することで上側電源線Ｎｕの側の一の上側スイッチング素子Ｐ２が正常に動作しているか短絡しているか判定できる。

このようにして直列接続の上側スイッチング素子Ｐ１、Ｐ２の短絡を容易に検出できる。この結果、上側スイッチング素子Ｐ１、Ｐ２を直列接続することが可能になり、上側スイッチング素子Ｐ１又はＰ２の短絡に基づく過電流を抑制した安全なスイッチング電源装置１を提供できる。

これにより、上側スイッチング素子Ｐ１、Ｐ２を直列接続する構成を実現して降圧型のスイッチング電源装置１の電力変換効率の低下を抑制しながら、上側スイッチング素子Ｐ１、Ｐ２の何れかが短絡した場合においても短絡しているか否かを容易に判定できる。この結果、制御回路７が、異常状態に対処するためのフェールセーフ処理を実行することで、過電流が下側スイッチング素子Ｎ１や負荷３に流れ続けることのない安全なスイッチング電源装置１を提供できる。

また基準電位線Ｎｈは、上側スイッチング素子Ｐ１、Ｐ２のゲートを駆動する上側駆動回路８に印加される駆動電源の下側の駆動電源線Ｎｈとして用いられており、アナログスイッチ１２が、上側スイッチング素子Ｐ１、Ｐ２の共通接続点Ｎｍと当該駆動電源線Ｎｈとの間に接続されているため、短絡判定用のバイアスとなる基準電圧ＶＨを共通接続点Ｎｍに対し適切に印加できる。

特に、スイッチング電源装置１が降圧型である場合、電源電圧ＶINが通常の出力電圧ＶOUTに比較して高電圧になっているため、上側スイッチング素子Ｐ１、Ｐ２が短絡した場合、下側スイッチング素子Ｎ１や負荷３等に流れる通電電流が大電流となりやすい。しかし、本実施形態に示した短絡判定手法を用いることで、上側スイッチング素子Ｐ１、Ｐ２が短絡したことを素早く判定できるようになり、制御回路７は、短絡判定されたときに上側駆動回路８、下側駆動回路９の駆動を停止することで、下側スイッチング素子Ｎ１、負荷３等への通電電流を即座に遮断できる。この結果、安全性を確保できる。

（第２実施形態）
図４から図６は第２実施形態の説明図を示す。以下の説明では、第１実施形態と同一部分には同一符号を付して必要に応じて説明を省略し、第１実施形態と異なる部分を説明する。本実施形態のスイッチング電源装置２０１は、半導体集積回路装置２０４とフィルタ５とを備える。

図４に示すように、半導体集積回路装置２０４には、制御回路２０７、上側駆動回路２０８、下側駆動回路９、複数の上側スイッチング素子Ｎ２、Ｎ３、下側スイッチング素子Ｎ１、電圧検出回路１０、１１、アナログスイッチ２１２、及びブートストラップ回路１５などの各種電子回路ブロックが組み込まれている。これらの電子回路ブロックの一部又は全部が短絡判定装置Ａを構成する。

複数の上側スイッチング素子Ｎ２、Ｎ３は、Ｎチャネル型のＭＯＳＦＥＴにより構成されるもので、通電端子となるソース・ドレインが上側電源線Ｎｕと中間ノードＮｃとの間に複数直列接続されている。複数の上側スイッチング素子Ｎ２、Ｎ３は、制御端子となるゲートが互いに共通接続されており、互いに同レベルで上側駆動回路２０８により駆動されるように構成されている。本実施形態では、上側スイッチング素子Ｎ２、Ｎ３が、Ｎチャネル型のＭＯＳＦＥＴにより構成されているため、第１実施形態に示したようにＰチャネル型のＭＯＳＦＥＴで構成した場合に比較してオン抵抗を小さくでき電力損失を低減できる。

内蔵のブートストラップ回路１５は、電源通電経路は図示していないが電源電圧ＶIN又は他の駆動用電源を用いて高圧駆動用電源を生成する回路であり、ブートストラップ端子４ｄ及び出力端子４ｃの間に外付けされたコンデンサＣ１を補助的に用いて高圧駆動用電源を生成する。ブートストラップ回路１５は、ブートストラップ端子４ｄに接続される基準電位線Ｎｈ２とグランド線Ｎｄとの間に高圧駆動用電源のブースト電圧ＶBSを供給出力する。本実施形態において、基準電位線Ｎｈ２は、上側駆動回路２０８に印加される駆動電源の上側の駆動電源線Ｎｈ２（第２駆動電源線、相当）として用いられる。したがって、ブートストラップ回路１５は、上側駆動回路２０８の上側電源線Ｎｕとグランド線Ｎｄとの間に高圧駆動用電源となるブースト電圧ＶBSを供給出力する。

上側駆動回路２０８は、ブートストラップ回路１５のブースト電圧ＶBSに基づいて動作するもので、制御回路２０７から入力される制御信号に基づいて上側スイッチング素子Ｎ３、Ｎ２を駆動するためのハイレベル／ロウレベルを生成し、上側スイッチング素子Ｎ３、Ｎ２のゲートを駆動する。

下側駆動回路９は、図示しない安定化電源回路により生成された安定化電源電圧ＶDDを用いて動作するもので、制御回路２０７から入力される制御信号に基づいて、下側スイッチング素子Ｎ１を駆動するためのハイレベル／ロウレベルを生成し、下側スイッチング素子Ｎ１のゲートを駆動する。

アナログスイッチ２１２は、複数の上側スイッチング素子Ｎ３、Ｎ２の通電端子が共通接続された共通接続点Ｎｍ、及び、上側電源線Ｎｕ及びグランド線Ｎｄの各印加電圧とは異なるブースト電圧ＶBSが印加される基準電位線Ｎｈ２、の間に接続されている。

アナログスイッチ２１２は、制御回路２０７から入力される制御信号ＳＷに基づいてオン又はオフに制御可能に構成されている。アナログスイッチ２１２は、制御回路２０７によりオンされたときに、上側スイッチング素子Ｐ１が短絡したことを想定したときのインピーダンス値（短絡時インピーダンス）よりも大きなインピーダンス値に予め設定されているスイッチである。

電圧検出回路１０は、グランド線Ｎｄのグランド電位を基準としたブートストラップ回路１５のブースト電圧ＶBSにより動作するコンパレータ（図示せず）を用いて構成される。電圧検出回路１０は、複数の上側スイッチング素子Ｎ３、Ｎ２のソース・ドレインの共通接続点Ｎｍの電圧ＶＭを検出することで、電圧ＶＭと閾値電圧Ｖth3（但し、ブースト電圧ＶBS＜閾値電圧Ｖth3＜電源電圧ＶIN）とを比較した検出結果DETN3を制御回路２０７に出力する。電圧検出回路１０は、上側スイッチング素子Ｎ３の短絡判定用に設けられている。

電圧検出回路１１は、中間ノードＮｃを基準としてブートストラップ回路１５のブースト電圧ＶBSにより動作するコンパレータ（図示せず）を用いて構成される。電圧検出回路１１は、複数の上側スイッチング素子Ｎ３、Ｎ２のソース・ドレインの共通接続点Ｎｍの電圧ＶＭを検出することで、電圧ＶＭと閾値電圧Ｖth4（但し、グランド電位＜閾値電圧Ｖth4＜ブースト電圧ＶBS）とを比較した検出結果DETN2を制御回路７に出力するように接続されている。電圧検出回路１１は、上側スイッチング素子Ｎ２の短絡判定用に設けられている。その他の構成は、第１実施形態と同様のため説明を省略する。

前記した構成の通常動作と短絡判定時の動作を説明する。
通常動作期間Ｔ１１及びＴ１３では、制御回路２０７は、アナログスイッチ２１２をオフ状態に保持したまま、上側スイッチング素子Ｎ３、Ｎ２及び下側スイッチング素子Ｎ１を相補的にオン・オフ駆動する。制御回路２０７が、上側スイッチング素子Ｎ３、Ｎ２をオン駆動すると共に下側スイッチング素子Ｎ１をオフ駆動すると、上側電源線Ｎｕから上側スイッチング素子Ｎ３、Ｎ２を通じて電源電圧ＶINがフィルタ５に通電される。

その後、制御回路２０７は、上側スイッチング素子Ｎ３、Ｎ２をオフ駆動すると共に下側スイッチング素子Ｎ１をオン駆動すると、電流が下側スイッチング素子Ｎ１とフィルタ５との間を還流する。制御回路２０７は、上側スイッチング素子Ｎ３、Ｎ２及び下側スイッチング素子Ｎ１のオン・オフ駆動をパルス制御（例えばＰＷＭ制御）することで、負荷３に出力する出力電圧ＶOUTを電源電圧ＶINとは異なる目標電圧（例えば電源電圧ＶINよりも低い目標電圧）に制御できる。

短絡判定期間Ｔ１２及びＴ１４においては、図５に示すように、制御回路２０７は、上側スイッチング素子Ｎ３、Ｎ２のゲート電圧ＧＮｕを低電圧のオフレベルとすることで複数の上側スイッチング素子Ｎ３、Ｎ２をオフ駆動すると共に、下側スイッチング素子Ｎ１のゲート電圧ＧＮｄを高電圧のオンレベルとすることで下側スイッチング素子Ｎ１をオン駆動する。

また制御回路２０７は、アナログスイッチ２１２を通常のオフ状態からオン状態に変更する。アナログスイッチ２１２がオンすると、ブートストラップ回路１５のブースト電圧ＶBSが共通接続点Ｎｍに印加される。この状態において、制御回路２０７は、複数の上側スイッチング素子Ｎ３、Ｎ２が正常にオン・オフ動作しているか否か、何れかの上側スイッチング素子Ｎ３、Ｎ２が短絡していないかを検査する。何れの上側スイッチング素子Ｎ３、Ｎ２も正常にオン・オフ動作していれば、上側スイッチング素子Ｎ３、Ｎ２が共にオフするため、共通接続点Ｎｍの電圧ＶＭは、ブートストラップ回路１５のブースト電圧ＶBSに概ね等しくなる。

しかし、上側スイッチング素子Ｎ３のソース・ドレイン間が、何らかの影響で短絡した場合、共通接続点Ｎｍの電圧ＶＭはほぼ電源電圧ＶINに等しくなるように変化する。このため、電圧検出回路１０は、共通接続点Ｎｍの電圧ＶＭを閾値電圧Ｖth3と比較することで、ブートストラップ回路１５のブースト電圧ＶBSから電源電圧ＶINの側に変化したことを検出した検出結果DETN3を制御回路２０７に出力する。これにより、制御回路２０７は上側スイッチング素子Ｎ３が短絡したと判定できる。

特に、上側スイッチング素子Ｎ３、Ｎ２の短絡時のインピーダンスが、アナログスイッチ２１２のインピーダンスよりも低く設定されているため、共通接続点Ｎｍの電圧ＶＭは大きく電源電圧ＶINの側に変化することになり、電圧検出回路１０は、共通接続点Ｎｍの電圧ＶＭの変化をより検出しやすくなる。

また、上側スイッチング素子Ｎ２のソース・ドレイン間が、何らかの影響で短絡した場合には、図６の短絡判定期間Ｔ１４に示すように、共通接続点Ｎｍの電圧ＶＭは、上側スイッチング素子Ｎ２を通じてほぼ中間ノードＮｃの電圧ＶＳＷに等しくなるように変化する。

このとき下側スイッチング素子Ｎ１はオンしているため、中間ノードＮｃの電圧ＶＳＷはほぼグランドになり、共通接続点Ｎｍの電圧ＶＭもほぼグランドとなる。このため、電圧検出回路１１が、共通接続点Ｎｍの電圧ＶＭを閾値電圧Ｖth4と比較することで、ブートストラップ回路１５のブースト電圧ＶBSからグランド電位の側に変化したことを検出した検出結果DETN2を制御回路７に出力する。この結果、制御回路７は、上側スイッチング素子Ｎ２が短絡したと判定できる。

特に、上側スイッチング素子Ｎ３、Ｎ２の短絡時のインピーダンスが、アナログスイッチ２１２のインピーダンスよりも低く設定されているため、共通接続点Ｎｍの電圧ＶＭはブートストラップ回路１５のブースト電圧ＶBSから大きくグランド電位の側に変化することになり、電圧検出回路１１は、共通接続点Ｎｍの電圧ＶＭの変化をより検出しやすくなる。

制御回路７は、上側スイッチング素子Ｎ３又はＮ２が短絡したと判定した場合、上側スイッチング素子Ｎ３、Ｎ２、下側スイッチング素子Ｎ１のゲートにオフレベルを印加することで、上側スイッチング素子Ｎ３、Ｎ２、下側スイッチング素子Ｎ１の駆動を停止する。これによりスイッチング電源装置２０１、半導体集積回路装置２０４の内部に流れる過電流を遮断でき、安全性を保つことができる。

以上説明したように、本実施形態に係るスイッチング電源装置２０１の短絡判定装置Ａによれば、複数の上側スイッチング素子Ｎ３、Ｎ２をオフ駆動すると共に下側スイッチング素子Ｎ１をオン駆動した状態において、アナログスイッチ２１２をオンすることで、複数の上側スイッチング素子Ｎ３、Ｎ２の共通接続点Ｎｍに基準電圧となるブートストラップ回路１５のブースト電圧ＶBSをバイアスし、複数の上側スイッチング素子Ｎ３、Ｎ２の短絡を判定するようにした。これにより、上側スイッチング素子Ｎ３、Ｎ２の短絡を容易に検出できる。

また、基準電位線Ｎｈ２は、上側スイッチング素子Ｎ３、Ｎ２の制御端子を駆動する上側駆動回路２０８に印加される駆動電源の上側の駆動電源線として用いられており、アナログスイッチ２１２が、共通接続点Ｎｍと当該駆動電源線との間に接続されている。このため、短絡判定用の基準電圧を基準電位線Ｎｈ２から適切に印加できる。

第２実施形態に係るスイッチング電源装置２０１の短絡判定装置Ａによれば、アナログスイッチ２１２が共通接続点Ｎｍにブートストラップ回路１５のブースト電圧ＶBSをバイアスしても、電圧検出回路１０、１１及び上側駆動回路８の消費電力の影響によりブースト電圧ＶBSが低下せず、ブースト電圧ＶBSを安定的に保持できるようであれば、短絡判定機能を有効に活用できる。

（第３実施形態）
図７は第３実施形態の説明図を示す。以下の説明では、第２実施形態と同一部分には同一符号を付して必要に応じて説明を省略し、異なる部分を説明する。スイッチング電源装置３０１を構成する半導体集積回路装置３０４は、アナログスイッチ２１２に代えてアナログスイッチ３１２を備えており、その他の構成は第２実施形態と同様の構成である。

図７に例示したように、アナログスイッチ３１２は、共通接続点Ｎｍと駆動電源線Ｎdd（基準電位線、第１駆動電源線相当）との間に接続されており、制御回路７から入力される制御信号ＳＷに基づいてオン又はオフに制御可能に構成されている。駆動電源線Ｎddは、下側スイッチング素子Ｎ１の制御端子を駆動する下側駆動回路９に印加される駆動電源の上側の駆動電源線である。この駆動電源線Ｎddには安定化電源電圧ＶDDが供給されているため、短絡判定時に、制御回路７が、アナログスイッチ３１２をオン制御することで共通接続点Ｎｍの電位を安定化電源電圧ＶDDの電位側に保持できる。

この場合、仮に、上側スイッチング素子Ｎ３のドレイン・ソース間が短絡した場合、電圧検出回路１０が、共通接続点Ｎｍの電位を閾値電圧Ｖth3と比較することで、共通接続点Ｎｍの電圧Ｖｍが安定化電源電圧ＶDDの電位から電源電圧ＶINに変化したことを検出した検出結果DETN3を制御回路７に出力する。この場合、制御回路７は上側スイッチング素子Ｎ３が短絡したと判定できる。

また、上側スイッチング素子Ｎ２のドレイン・ソース間が短絡した場合、共通接続点Ｎｍの電圧ＶＭが安定化電源電圧ＶDDからグランド側に変化したことを検出した検出結果DETN2を電圧検出回路１１が制御回路７に出力する。この場合、制御回路７は上側スイッチング素子Ｎ２が短絡したと判定できる。

本実施形態においても、第２実施形態と同様の作用効果を奏する。また安定化電源電圧ＶDDを基準電圧として用いているため、たとえ短絡判定処理に長時間要したとしても安定して短絡判定できる。

（第４実施形態）
図８は第４実施形態の説明図を示す。第１実施形態の図１に例示した構成において、スイッチング電源装置１の上側スイッチング素子Ｐ２、Ｐ１のソース・ドレイン間が、仮に何らかの影響で短絡した場合、耐圧特性を超える高電圧が上側スイッチング素子Ｐ２、Ｐ２のソース・ゲート間等に印加されることもある。このようなことを想定すれば、図８に例示したように、複数の上側スイッチング素子Ｐ２、Ｐ１が、個別に設けられた上側駆動回路８ａ、８ｂによりそれぞれ駆動されるように構成することが望ましい。上側駆動回路８ａ、８ｂは、それおれ上側電源線Ｎｕ及び基準電位線Ｎｈの間に印加される電源電圧により動作する。

この場合、たとえ上側駆動回路８ａに異常を生じることで、上側スイッチング素子Ｐ２が駆動不能に陥り、しかも上側スイッチング素子Ｐ２のドレイン・ソース間が短絡状態となった場合であっても、他の上側駆動回路８ｂが他の上側スイッチング素子Ｐ１を単独でオン・オフ駆動できる。

これにより、制御回路７が、他の上側駆動回路８ｂにより他の上側スイッチング素子Ｐ１をオフ駆動でき、例えば、電圧源２からスイッチング電源装置１に高い電源電圧ＶINが印加され続けたとしても、下側スイッチング素子Ｎ１及び負荷３等に対する通電を即座に遮断でき、発熱を防止できる。

（第５実施形態）
図９は第５実施形態の説明図を示す。仮に、第２実施形態の図４に例示した構成において、スイッチング電源装置２０１の上側スイッチング素子Ｎ３、Ｎ２のソース・ドレイン間が、仮に何らかの影響で短絡した場合、耐圧特性を超える高電圧が上側スイッチング素子Ｎ３、Ｎ２のゲート等に印加されることがある。このようなことを想定すれば、図９に例示したように、複数の上側スイッチング素子Ｎ３、Ｎ２は、個別に設けられた上側駆動回路２０８ａ、２０８ｂによりそれぞれ駆動されるように構成することが望ましい。

すると、たとえ上側駆動回路２０８ａが異常を生じることで、上側スイッチング素子Ｎ３が駆動不能に陥り、しかも上側スイッチング素子Ｎ３が短絡状態となった場合でも、他の上側駆動回路２０８ｂが他の上側スイッチング素子Ｎ２を単独でオン・オフ駆動できる。

これにより、制御回路７が、他の上側駆動回路２０８ｂにより他の上側スイッチング素子Ｎ２をオフ駆動でき、例えば、電圧源２からスイッチング電源装置２０１に高い電源電圧ＶINが印加され続けたとしても、下側スイッチング素子Ｎ１及び負荷３等に対する通電を即座に遮断でき、発熱を防止できる。

（他の実施形態）
本発明は、前述実施形態の構成例に限定されるものではなく、様々な変形又は拡張が可能である。また例えば、前述の各実施形態の構成を組み合わせて適用することも可能である。

下側スイッチング素子Ｎ１、上側スイッチング素子Ｎ２、Ｎ３は、Ｎチャネル型ＭＯＳＦＥＴ、ＮＰＮ形のバイポーラトランジスタ、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などの各種のＮ型半導体スイッチの何れも適用できる。上側スイッチング素子Ｐ１、Ｐ２は、Ｐチャネル型ＭＯＳＦＥＴ、ＰＮＰ形のバイポーラトランジスタなどの各種のＰ型半導体スイッチの何れも適用できる。半導体集積回路装置４は、各上側スイッチング素子Ｐ１、Ｐ２、Ｎ３、Ｎ２を外部に設けて外部素子として接続しても良い。

なお、ＭＯＳＦＥＴに適用した場合、通電端子はドレイン、ソースに相当し、制御端子はゲートに相当する。バイポーラトランジスタに適用した場合、通電端子はコレクタ、エミッタに相当し、制御端子はベースに相当する。ＩＧＢＴに適用した場合、通電端子はコレクタ、エミッタに相当し、制御端子はゲートに相当する。

降圧型のスイッチング電源装置１、２０１、３０１に適用した実施形態を説明したが、昇圧型のスイッチング電源装置に適用しても良い。
アナログスイッチ１２、２１２、３１２の通電オン時のインピーダンスが上側スイッチング素子Ｐ１、Ｐ２、Ｎ３、Ｎ２の短絡時のインピーダンスよりも大きく設定されている実施形態を説明したが、これに限定されるものではない。例えば、アナログスイッチ１２、２１２、３１２の通電オン時のインピーダンスが上側スイッチング素子Ｐ１、Ｐ２、Ｎ３、Ｎ２の短絡時のインピーダンス以下に設定されていても良い。

特許請求の範囲に記載した括弧内の符号は、本発明の一つの態様として前述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において、考え得るあらゆる態様も実施形態と見做すことが可能である。

本発明は、前述した実施形態に準拠して記述したが、本発明は当該実施形態や構造に限定されるものではないと理解される。本発明は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本発明の範畴や思想範囲に入るものである。

図面中、１、２０１、３０１はスイッチング電源装置、４、２０４、３０４は半導体集積回路装置、７は制御回路（短絡判定部）、Ａは短絡判定装置、Ｎ１は下側スイッチング素子、Ｐ１、Ｐ２、Ｎ２、Ｎ３は上側スイッチング素子、Ｎｄはグランド線（下側電源線）、Ｎｕは上側電源線、Ｎｍは共通接続点、Ｎｈは（基準電位線）、Ｎｈ２は（基準電位線）、Ｎｄｄは（基準電位線）、Ｎｄｄは駆動電源線（第１駆動電源線）、Ｎｈ２は基準電位線（第２駆動電源線）、Ｎｈは基準電位線（第３駆動電源線）を示す。

Claims (7)

1. 上側電源線（Ｎｕ）と下側電源線（Ｎｄ）との間に印加される電源電圧（ＶIN）を中間ノード（Ｎｃ）を通じて負荷（３）に変換出力するスイッチング電源装置（１）に構成され、
   前記スイッチング電源装置は、
   前記上側電源線と前記中間ノードとの間に複数直列接続されると共にそれぞれの通電端子を共通接続して共通接続点（Ｎｍ）を構成し、互いに同レベルにより制御端子が駆動される複数の上側スイッチング素子（Ｐ１、Ｐ２；Ｎ３、Ｎ２）と、
   前記下側電源線と前記中間ノードとにそれぞれ通電端子が接続され前記上側スイッチング素子に直列接続される下側スイッチング素子（Ｎ１）と、を接続して構成され、
   前記複数の上側スイッチング素子（Ｐ１、Ｐ２；Ｎ３、Ｎ２）の短絡を判定する短絡判定装置（Ａ）であって、
   前記複数の上側スイッチング素子の通電端子が共通接続された共通接続点、及び、前記上側電源線及び前記下側電源線の各印加電圧とは異なる基準電圧が印加される基準電位線（Ｎｈ；Ｎｈ２；Ｎｄｄ）、の間に接続されるアナログスイッチ（１２；２１２；３１２）と、
   前記複数の上側スイッチング素子をオフ駆動すると共に前記下側スイッチング素子をオン駆動した状態において前記アナログスイッチをオンすることで前記複数の上側スイッチング素子の前記共通接続点に前記基準電圧をバイアスし前記共通接続点の電位を検出することに基づいて前記複数の上側スイッチング素子の短絡を判定する短絡判定部（７）と、
   を備える短絡判定装置。
2. 前記上側スイッチング素子（Ｎ３、Ｎ２）が、Ｎ型半導体スイッチにより構成され、前記基準電位線（Ｎｄｄ）が、前記下側スイッチング素子の制御端子を駆動する駆動回路に印加される駆動電源の上側の第１駆動電源線（Ｎｄｄ）として用いられる場合、
   前記アナログスイッチ（３１２）は、前記共通接続点と前記第１駆動電源線との間に接続されている請求項１記載の短絡判定装置。
3. 前記上側スイッチング素子（Ｎ３、Ｎ２）が、Ｎ型半導体スイッチにより構成され、前記基準電位線（Ｎｈ２）が、前記上側スイッチング素子の制御端子を駆動する駆動回路（２０８）に印加される駆動電源の上側の第２駆動電源線（Ｎｈ２）として用いられる場合、
   前記アナログスイッチ（２１２）は、前記共通接続点と前記第２駆動電源線との間に接続されている請求項１記載の短絡判定装置。
4. 前記上側スイッチング素子（Ｐ１、Ｐ２）が、Ｐ型半導体スイッチにより構成され、前記基準電位線（Ｎｈ）が、前記上側スイッチング素子の制御端子を駆動する駆動回路（８）に印加される駆動電源の下側の第３駆動電源線（Ｎｈ）として用いられる場合、
   前記アナログスイッチ（１２）は、前記共通接続点と前記第３駆動電源線との間に接続されている請求項１記載の短絡判定装置。
5. 前記複数の上側スイッチング素子（Ｐ１、Ｐ２；Ｎ３、Ｎ２）は、個別に設けられた上側駆動回路（８ａ、８ｂ；２０８ａ、２０８ｂ）によりそれぞれ駆動される請求項１から４の何れか一項に記載の短絡判定装置。
6. 前記アナログスイッチは、通電オン時のインピーダンスが前記上側スイッチング素子の通電端子間が短絡した時のインピーダンスよりも大きく設定されている請求項１から５の何れか一項に記載の短絡判定装置。
7. 降圧型の前記スイッチング電源装置に適用した請求項１から５の何れか一項に記載の短絡判定装置。

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