JP7324603B2 - 半導体装置 - Google Patents

Description

本発明は、感温ダイオード構造を備えた半導体装置に関する。

特許文献１は、基板と、基板の上に形成された絶縁膜と、絶縁膜の上に形成された温度検出用ダイオード（感温ダイオード構造）と、を含む半導体装置を開示している。温度検出用ダイオードは、ポリシリコン層と、ポリシリコン層に形成されたｐ型のアノード領域と、ポリシリコン層に形成されたｎ型のカソード領域と、を含む。

国際公開第２０１４／１６２８４４号

本発明の一実施形態は、感温ダイオード構造に起因する大型化を抑制できる半導体装置を提供する。

本発明の一実施形態は、主面を有する基板と、前記主面に形成されたトレンチ、前記トレンチに埋め込まれたポリシリコン層、前記ポリシリコン層に形成されたｐ型のアノード領域、および、前記ポリシリコン層に形成されたｎ型のカソード領域を有する感温ダイオード構造と、を含む、半導体装置を提供する。
この半導体装置によれば、感温ダイオード構造が基板の内部に作りこまれている。これにより、感温ダイオード構造に起因する半導体装置の大型化を抑制できる。

本発明の一実施形態は、主面を有する半導体層と、前記主面に形成されたトレンチ、前記トレンチの内壁に形成された絶縁層、前記絶縁層を挟んで前記トレンチに埋め込まれたポリシリコン層、および、前記ポリシリコン層に形成されたｐｎ接合構造を有する感温ダイオード構造と、前記主面に形成されたゲートトレンチ、前記ゲートトレンチの内壁に形成されたゲート絶縁層、および、前記ゲート絶縁層を挟んで前記ゲートトレンチに埋設された埋設電極を有するトレンチゲート構造と、を含む、半導体装置を提供する。

この半導体装置によれば、感温ダイオード構造が半導体層の内部に作りこまれている。これにより、感温ダイオード構造に起因する半導体装置の大型化を抑制できる。

図１は、本発明の第１実施形態に係る半導体装置を１つの方向から見た斜視図である。 図２は、図１に示す半導体装置の電気的構造を示すブロック回路図である。 図３は、図１に示す半導体装置の通常動作およびアクティブクランプ動作を説明するための回路図である。 図４は、図３に示す回路図に適用される主要な電気信号の波形図である。 図５は、図１に示す領域Vの断面斜視図である。 図６は、図５から電極を取り除いた断面斜視図である。 図７は、図６から半導体層の上の構造を取り除いた断面斜視図であって、第１形態例に係るチャネル構造を含む形態を示す断面斜視図である。 図８は、図７の平面図である。 図９は、図５に示す第１トレンチゲート構造および第２トレンチゲート構造を含む領域の拡大断面図である。 図１０は、図５に示す第１トレンチゲート構造の拡大断面図である。 図１１は、図５に示す第２トレンチゲート構造の拡大断面図である。 図１２Ａは、図７に対応する領域の断面斜視図であって、第２形態例に係るチャネル構造を含む形態を示す断面斜視図である。 図１２Ｂは、図７に対応する領域の断面斜視図であって、第３形態例に係るチャネル構造を含む形態を示す断面斜視図である。 図１３は、アクティブクランプ耐量および面積抵抗率の関係を実測によって調べたグラフである。 図１４Ａは、図１に示す半導体装置の第１制御例に係る通常動作を説明するための断面斜視図である。 図１４Ｂは、図１に示す半導体装置の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図１５Ａは、図１に示す半導体装置の第２制御例に係る通常動作を説明するための断面斜視図である。 図１５Ｂは、図１に示す半導体装置の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図１６は、図１に示す領域XVIの内部構造を示す平面図である。 図１７は、図１６に示す領域XVIIの拡大図である。 図１８は、図１６から１つの感温ダイオード構造を取り出して示す拡大図である。 図１９は、感温ダイオード構造を、領域分離構造およびトレンチゲート構造と共に示す斜視図である。 図２０は、図１９から層間絶縁層の上の構造を取り除いた断面斜視図である。 図２１は、図１９から半導体層の上の構造を取り除いた断面斜視図である。 図２２は、図１６のXXII-XXII線に沿う断面図である。 図２３は、図１６のXXIII-XXIII線に沿う断面図である。 図２４は、図１６のXXIV-XXIV線に沿う断面図である。 図２５は、図１に示す感温ダイオードの電気的構造を示す回路図である。 図２６Ａは、図１に示す半導体装置の製造方法の一例を示す断面図である。 図２６Ｂは、図２６Ａの後の工程を示す断面図である。 図２６Ｃは、図２６Ｂの後の工程を示す断面図である。 図２６Ｄは、図２６Ｃの後の工程を示す断面図である。 図２６Ｅは、図２６Ｄの後の工程を示す断面図である。 図２６Ｆは、図２６Ｅの後の工程を示す断面図である。 図２６Ｇは、図２６Ｆの後の工程を示す断面図である。 図２６Ｈは、図２６Ｇの後の工程を示す断面図である。 図２６Ｉは、図２６Ｈの後の工程を示す断面図である。 図２６Ｊは、図２６Ｉの後の工程を示す断面図である。 図２６Ｋは、図２６Ｊの後の工程を示す断面図である。 図２６Ｌは、図２６Ｋの後の工程を示す断面図である。 図２６Ｍは、図２６Ｌの後の工程を示す断面図である。 図２６Ｎは、図２６Ｍの後の工程を示す断面図である。 図２６Ｏは、図２６Ｎの後の工程を示す断面図である。 図２６Ｐは、図２６Ｏの後の工程を示す断面図である。 図２６Ｑは、図２６Ｐの後の工程を示す断面図である。 図２６Ｒは、図２６Ｑの後の工程を示す断面図である。 図２６Ｓは、図２６Ｒの後の工程を示す断面図である。 図２７は、図７に対応する領域の断面斜視図であって、本発明の第２実施形態に係る半導体装置を示す斜視図である。 図２８Ａは、図２７に示す半導体装置の第１制御例に係る通常動作を説明するための断面斜視図である。 図２８Ｂは、図２７に示す半導体装置の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図２９Ａは、図２７に示す半導体装置の第２制御例に係る通常動作を説明するための断面斜視図である。 図２９Ｂは、図２７に示す半導体装置の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図３０Ａは、図２７に示す半導体装置の第３制御例に係る通常動作を説明するための断面斜視図である。 図３０Ｂは、図２７に示す半導体装置の第３制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図３１は、本発明の第３実施形態に係る半導体装置を１つの方向から見た斜視図である。 図３２は、図３１に示す領域XXXIIの断面斜視図である。 図３３は、図３２から電極を取り除いた断面斜視図である。 図３４は、図３３から半導体層の上の構造を取り除いた断面斜視図である。 図３５Ａは、図３４に示す半導体装置の通常動作を説明するための断面斜視図である。 図３５Ｂは、図３４に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。 図３６は、図３２に対応する領域の断面斜視図であって、本発明の第４実施形態に係る半導体装置を示す断面斜視図である。 図３７は、図３６から半導体層の上の構造を取り除いた断面斜視図である。 図３８Ａは、図３６に示す半導体装置の通常動作を説明するための断面斜視図である。 図３８Ｂは、図３６に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。 図３９は、図３６に対応する領域の断面斜視図であって、本発明の第５実施形態に係る半導体装置を示す断面斜視図である。 図４０Ａは、図３９に示す半導体装置の第１制御例に係る通常動作を説明するための断面斜視図である。 図４０Ｂは、図３９に示す半導体装置の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図４１Ａは、図３９に示す半導体装置の第２制御例に係る通常動作を説明するための断面斜視図である。 図４１Ｂは、図３９に示す半導体装置の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。 図４２は、図７に対応する領域の断面斜視図であって、本発明の第６実施形態に係る半導体装置を示す断面斜視図である。 図４３Ａは、図４２に示す半導体装置の通常動作を説明するための断面斜視図である。 図４３Ｂは、図４２に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。 図４４は、図７に対応する領域の断面斜視図であって、本発明の第７実施形態に係る半導体装置を示す斜視図である。 図４５Ａは、図４４に示す半導体装置の通常動作を説明するための断面斜視図である。 図４５Ｂは、図４４に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。 図４６は、図７に対応する領域の断面斜視図であって、本発明の第８実施形態に係る半導体装置を示す一部切り欠き断面斜視図である。 図４７Ａは、図４６に示す半導体装置の通常動作を説明するための断面斜視図である。 図４７Ｂは、図４６に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。 図４８は、本発明の第９実施形態に係る半導体装置を１つの方向から見た斜視図である。 図４９は、図４８に示す半導体装置の電気的構造を示すブロック回路図である。 図５０は、図４８に示す半導体装置の通常動作およびアクティブクランプ動作を説明するための回路図である。 図５１は、図５０に示す回路図に適用される主要な電気信号の波形図である。 図５２は、半導体パッケージを、封止樹脂を透過して示す斜視図である。 図５３は、図５２の平面図である。 図５４は、第１形態例に係る回路モジュールの一部を示す平面図である。 図５５は、第２形態例に係る回路モジュールの一部を示す平面図である。

以下では、添付図面を参照して、本発明の実施形態を説明する。
図１は、本発明の第１実施形態に係る半導体装置１を１つの方向から見た斜視図である。以下では、半導体装置１がハイサイド側のスイッチングデバイスである形態例について説明するが、半導体装置１はハイサイド側のスイッチングデバイスに限定されるものではない。半導体装置１は、各種構造の電気的な接続形態や機能を調整することにより、ローサイド側のスイッチングデバイスとしても提供されることができる。

図１を参照して、半導体装置１は、基板の一例としての半導体層２を含む。半導体層２は、シリコンを含む。半導体層２は、直方体形状のチップ状に形成されている。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。側面５Ａおよび側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面５Ｂおよび側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には、第１方向Ｘに直交している。

半導体層２には、出力領域６および入力領域７が設定されている。出力領域６は、側面５Ｃ側の領域に設定されている。入力領域７は、側面５Ａ側の領域に設定されている。平面視において、出力領域６の面積ＳＯＵＴは、入力領域７の面積ＳＩＮ以上である（ＳＩＮ≦ＳＯＵＴ）。
面積ＳＩＮに対する面積ＳＯＵＴの比ＳＯＵＴ／ＳＩＮは、１以上１０以下であってもよい（１＜ＳＯＵＴ／ＳＩＮ≦１０）。比ＳＯＵＴ／ＳＩＮは、１以上２以下、２以上４以下、４以上６以下、６以上８以下、または、８以上１０以下であってもよい。入力領域７の平面形状および出力領域６の平面形状は、任意であり、特定の形状に限定されない。むろん、比ＳＯＵＴ／ＳＩＮは、０を超えて１未満であってもよい。

出力領域６は、絶縁ゲート型のトランジスタの一例としてのパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）９を含むトランジスタ領域である。パワーＭＩＳＦＥＴ９は、ゲート、ドレインおよびソースを含む。
入力領域７は、制御回路の一例としてのコントロールＩＣ（Integrated Circuit）１０を含む。コントロールＩＣ１０は、種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート制御信号を生成する回路を含む。コントロールＩＣ１０は、パワーＭＩＳＦＥＴ９と共に所謂ＩＰＤ（Intelligent Power Device）を形成している。ＩＰＤは、ＩＰＭ（Intelligent Power Module）とも称される。

入力領域７は、領域分離構造８によって出力領域６から電気的に絶縁されている。図１では、領域分離構造８がハッチングによって示されている。具体的な説明は省略されるが、領域分離構造８は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有していてもよい。
半導体層２の上には、複数（この形態では６つ）の電極１１，１２，１３，１４，１５、１６が形成されている。図１では、ハッチングによって複数の電極１１～１６が示されている。複数の電極１１～１６は、導線（たとえばボンディングワイヤ）等によって外部接続される端子電極として形成されている。複数の電極１１～１６の個数、配置および平面形状は任意であり、図１に示される形態に限定されない。

複数の電極１１～１６の個数、配置および平面形状は、パワーＭＩＳＦＥＴ９の仕様やコントロールＩＣ１０の仕様に応じて調整される。複数の電極１１～１６は、この形態では、ドレイン電極１１（電源電極）、ソース電極１２（出力電極）、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５およびＳＥＮＳＥ電極１６を含む。
ドレイン電極１１は、半導体層２の第２主面４の上に形成されている。ドレイン電極１１は、半導体層２の第２主面４に電気的に接続されている。ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインや、コントロールＩＣ１０の各種回路に電源電圧ＶＢを伝達する。

ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。

ソース電極１２は、第１主面３において出力領域６の上に形成されている。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに電気的に接続されている。ソース電極１２は、パワーＭＩＳＦＥＴ９によって生成された電気信号を外部に伝達する。
入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５およびＳＥＮＳＥ電極１６は、第１主面３において入力領域７の上にそれぞれ形成されている。入力電極１３は、コントロールＩＣ１０を駆動するための入力電圧を伝達する。

基準電圧電極１４は、コントロールＩＣ１０に基準電圧（たとえばグランド電圧）を伝達する。ＥＮＡＢＬＥ電極１５は、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号を伝達する。ＳＥＮＳＥ電極１６は、コントロールＩＣ１０の異常を検出するための電気信号を伝達する。
半導体層２の上には、制御配線の一例としてのゲート制御配線１７がさらに形成されている。ゲート制御配線１７は、出力領域６および入力領域７に選択的に引き回されている。ゲート制御配線１７は、出力領域６においてパワーＭＩＳＦＥＴ９のゲートに電気的に接続され、入力領域７においてコントロールＩＣ１０に電気的に接続されている。

ゲート制御配線１７は、コントロールＩＣ１０によって生成されたゲート制御信号をパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御信号は、オン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含み、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態を制御する。
オン信号Ｖｏｎは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ＜Ｖｏｎ）である。オフ信号Ｖｏｆｆは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈ未満（Ｖｏｆｆ＜Ｖｔｈ）である。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。

ゲート制御配線１７は、この形態では、第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃを含む。第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、互いに電気的に絶縁されている。
この形態では、２つの第１ゲート制御配線１７Ａが異なる領域に引き回されている。また、２つの第２ゲート制御配線１７Ｂが異なる領域に引き回されている。また、２つの第３ゲート制御配線１７Ｃが異なる領域に引き回されている。

第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、同一のまたは異なるゲート制御信号をパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御配線１７の個数、配置、形状等は任意であり、ゲート制御信号の伝達距離や、伝達すべきゲート制御信号の数に応じて調整される。
ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種をそれぞれ含んでいてもよい。

ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、および、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも１種をそれぞれ含んでいてもよい。
ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、同一種の電極材料を含んでいてもよいし、互いに異なる電極材料を含んでいてもよい。

図２は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。以下では、半導体装置１が車に搭載される場合を例にとって説明する。
半導体装置１は、ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６、ゲート制御配線１７、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０を含む。

ドレイン電極１１は、電源に接続される。ドレイン電極１１は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に電源電圧ＶＢを提供する。電源電圧ＶＢは、１０Ｖ以上２０Ｖ以下であってもよい。ソース電極１２は、負荷に接続される。
入力電極１３は、ＭＣＵ（Micro Controller Unit）、ＤＣ／ＤＣコンバータ、ＬＤＯ（Low Drop Out）等に接続されてもよい。入力電極１３は、コントロールＩＣ１０に入力電圧を提供する。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準電圧電極１４は、基準電圧配線に接続される。基準電圧電極１４は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に基準電圧を提供する。

ＥＮＡＢＬＥ電極１５は、ＭＣＵに接続されてもよい。ＥＮＡＢＬＥ電極１５には、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号が入力される。ＳＥＮＳＥ電極１６は、抵抗器に接続されてもよい。
パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントロールＩＣ１０（後述するゲート制御回路２５）に接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に接続されている。パワーＭＩＳＦＥＴ９のソースは、コントロールＩＣ１０（後述する電流検出回路２７）およびソース電極１２に接続されている。

コントロールＩＣ１０は、センサＭＩＳＦＥＴ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８および異常検出回路２９を含む。
センサＭＩＳＦＥＴ２１のゲートは、ゲート制御回路２５に接続されている。センサＭＩＳＦＥＴ２１のドレインは、ドレイン電極１１に接続されている。センサＭＩＳＦＥＴ２１のソースは、電流検出回路２７に接続されている。

入力回路２２は、入力電極１３および電流・電圧制御回路２３に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力電極１３に印加された電気信号の波形を整形する。入力回路２２によって生成された信号は、電流・電圧制御回路２３に入力される。
電流・電圧制御回路２３は、保護回路２４、ゲート制御回路２５、電源逆接続保護回路２８および異常検出回路２９に接続されている。電流・電圧制御回路２３は、ロジック回路を含んでいてもよい。

電流・電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応じて、種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。
駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧ＶＢから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路３０は、電源電圧ＶＢから５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路２５に入力される。

第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナーダイオードやレギュレータ回路（ここではツェナーダイオード）を含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（より具体的には、後述する負荷オープン検出回路３５等）に入力される。

第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、ツェナーダイオードやレギュレータ回路（ここではレギュレータ回路）を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（より具体的には、後述する過熱保護回路３６や低電圧誤動作抑制回路３７）に入力される。

基準電圧・基準電流生成回路３３は、各種回路の基準電圧および基準電流を生成する。基準電圧は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５、異常検出回路２９、パワーＭＩＳＦＥＴ９のソースおよびセンサＭＩＳＦＥＴ２１のソースに接続されている。保護回路２４は、過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７を含む。

過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５およびセンサＭＩＳＦＥＴ２１のソースに接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述する駆動信号出力回路４０）に入力される。

負荷オープン検出回路３５は、パワーＭＩＳＦＥＴ９のショート状態やオープン状態を検出する。負荷オープン検出回路３５は、電流・電圧制御回路２３およびパワーＭＩＳＦＥＴ９のソースに接続されている。負荷オープン検出回路３５によって生成された信号は、電流・電圧制御回路２３に入力される。
過熱保護回路３６は、パワーＭＩＳＦＥＴ９の温度を監視し、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、感温デバイスを含む。過熱保護回路３６は、より具体的には、感温デバイスの一例としての感温ダイオードＤＴを含む。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。

低電圧誤動作抑制回路３７は、電源電圧ＶＢが所定値未満である場合にパワーＭＩＳＦＥＴ９が誤動作するのを抑制する。低電圧誤動作抑制回路３７は、電流・電圧制御回路２３に接続されている。低電圧誤動作抑制回路３７によって生成された信号は、電流・電圧制御回路２３に入力される。
ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態、ならびに、センサＭＩＳＦＥＴ２１のオン状態およびオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。

ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、ゲート制御配線１７の個数に応じた複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートにそれぞれ入力される。
ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９および駆動信号出力回路４０を含む。発振回路３８は、電流・電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号を昇圧させる。チャージポンプ回路３９によって昇圧された電気信号は、駆動信号出力回路４０に入力される。

駆動信号出力回路４０は、チャージポンプ回路３９からの電気信号および保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じて複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに入力される。センサＭＩＳＦＥＴ２１およびパワーＭＩＳＦＥＴ９は、ゲート制御回路２５によって同時に制御される。

アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。アクティブクランプ回路２６は、複数のダイオードを含んでいてもよい。
アクティブクランプ回路２６は、互いにバイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。

複数のダイオードは、ｐｎ接合ダイオード、または、ツェナーダイオード、もしくは、ｐｎ接合ダイオードおよびツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続されたツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。

電流検出回路２７は、パワーＭＩＳＦＥＴ９およびセンサＭＩＳＦＥＴ２１を流れる電流を検出する。電流検出回路２７は、保護回路２４、異常検出回路２９、パワーＭＩＳＦＥＴ９のソースおよびセンサＭＩＳＦＥＴ２１のソースに接続されている。電流検出回路２７は、パワーＭＩＳＦＥＴ９によって生成された電気信号およびセンサＭＩＳＦＥＴ２１によって生成された電気信号に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路２９に入力される。

電源逆接続保護回路２８は、電源が逆接続された際に、逆電圧から電流・電圧制御回路２３やパワーＭＩＳＦＥＴ９等を保護する。電源逆接続保護回路２８は、基準電圧電極１４および電流・電圧制御回路２３に接続されている。
異常検出回路２９は、保護回路２４の電圧を監視する。異常検出回路２９は、電流・電圧制御回路２３、保護回路２４および電流検出回路２７に接続されている。過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７のいずれかに異常（電圧の変動等）が生じた場合、異常検出回路２９は、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。

異常検出回路２９は、より具体的には、第１マルチプレクサ回路４１および第２マルチプレクサ回路４２を含む。第１マルチプレクサ回路４１は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。第１マルチプレクサ回路４１の入力部には、保護回路２４および電流検出回路２７がそれぞれ接続されている。第１マルチプレクサ回路４１の出力部には、第２マルチプレクサ回路４２が接続されている。第１マルチプレクサ回路４１の選択制御入力部には、電流・電圧制御回路２３が接続されている。

第１マルチプレクサ回路４１は、電流・電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２７からの電流検出信号に応じて、異常検出信号を生成する。第１マルチプレクサ回路４１によって生成された異常検出信号は、第２マルチプレクサ回路４２に入力される。
第２マルチプレクサ回路４２は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路４２の入力部には、第２マルチプレクサ回路４２の出力部およびＥＮＡＢＬＥ電極１５がそれぞれ接続されている。第２マルチプレクサ回路４２の出力部には、ＳＥＮＳＥ電極１６が接続されている。

ＥＮＡＢＬＥ電極１５にＭＣＵが接続され、ＳＥＮＳＥ電極１６に抵抗器が接続されている場合、ＭＣＵからＥＮＡＢＬＥ電極１５にオン信号が入力され、ＳＥＮＳＥ電極１６から異常検出信号が取り出される。異常検出信号は、ＳＥＮＳＥ電極１６に接続された抵抗器によって電気信号に変換される。半導体装置１の状態異常は、この電気信号に基づいて検出される。

図３は、図１に示す半導体装置１のアクティブクランプ動作を説明するための回路図である。図４は、図３に示す回路図の主要な電気信号の波形図である。
ここでは、パワーＭＩＳＦＥＴ９に誘導性負荷Ｌが接続された回路例を用いて、半導体装置１の通常動作およびアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線（コイル）を利用したデバイスが、誘導性負荷Ｌとして例示される。誘導性負荷Ｌは、Ｌ負荷とも称される。

図３を参照して、パワーＭＩＳＦＥＴ９のソースは、誘導性負荷Ｌに接続されている。パワーＭＩＳＦＥＴ９のドレインは、ドレイン電極１１に電気的に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびドレインは、アクティブクランプ回路２６に接続されている。アクティブクランプ回路２６は、この回路例では、ｍ個（ｍは自然数）のツェナーダイオードＤＺおよびｎ個（ｎは自然数）のｐｎ接合ダイオードＤを含む。ｐｎ接合ダイオードＤは、ツェナーダイオードＤＺに対して逆バイアス接続されている。

図３および図４を参照して、オフ状態のパワーＭＩＳＦＥＴ９のゲートにオン信号Ｖｏｎが入力されると、パワーＭＩＳＦＥＴ９がオフ状態からオン状態に切り替わる（通常動作）。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦Ｖｏｎ）の電圧を有している。パワーＭＩＳＦＥＴ９は、所定のオン時間ＴＯＮだけ、オン状態に維持される。
パワーＭＩＳＦＥＴ９がオン状態に切り替わると、ドレイン電流ＩＤが、パワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ始める。ドレイン電流ＩＤは、零から所定の値まで増加し、飽和する。誘導性負荷Ｌは、ドレイン電流ＩＤの増加に起因して誘導性エネルギを蓄積させる。

パワーＭＩＳＦＥＴ９のゲートにオフ信号Ｖｏｆｆが入力されると、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（Ｖｏｆｆ＜Ｖｔｈ）を有している。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。
パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる遷移時では、誘導性負荷Ｌの誘導性エネルギが、逆起電力としてパワーＭＩＳＦＥＴ９に印加される。これにより、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になる（アクティブクランプ動作）。パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、ソース電圧ＶＳＳが、基準電圧（グランド電圧）未満の負電圧まで急激に下降する。

このとき、ソース電圧ＶＳＳは、アクティブクランプ回路２６の動作に起因して、電源電圧ＶＢから制限電圧ＶＬおよびクランプオン電圧ＶＣＬＰを減算した電圧以上の電圧（ＶＳＳ≧ＶＢ－ＶＬ－ＶＣＬＰ）に制限される。
換言すると、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、パワーＭＩＳＦＥＴ９のドレイン・ソース間のドレイン電圧ＶＤＳは、クランプ電圧ＶＤＳＳＣＬまで急激に上昇する。クランプ電圧ＶＤＳＳＣＬは、パワーＭＩＳＦＥＴ９およびアクティブクランプ回路２６によって、クランプオン電圧ＶＣＬＰおよび制限電圧ＶＬを加算した電圧以下の電圧（ＶＤＳ≦ＶＣＬＰ＋ＶＬ）に制限される。

制限電圧ＶＬは、この形態では、アクティブクランプ回路２６におけるツェナーダイオードＤＺの端子間電圧ＶＺおよびｐｎ接合ダイオードの端子間電圧ＶＦの総和（ＶＬ＝ｍ・ＶＺ＋ｎ・ＶＦ）である。
クランプオン電圧ＶＣＬＰは、パワーＭＩＳＦＥＴ９のゲート・ソース間に印加される正電圧（つまり、ゲート電圧ＶＧＳ）である。クランプオン電圧ＶＣＬＰは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦ＶＣＬＰ）である。したがって、パワーＭＩＳＦＥＴ９は、アクティブクランプ状態においてオン状態を維持する。

クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳを超えた場合（ＶＤＳＳ＜ＶＤＳＳＣＬ）、パワーＭＩＳＦＥＴ９は破壊に至る。パワーＭＩＳＦＥＴ９は、クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下（ＶＤＳＳＣＬ≦ＶＤＳＳ）になるように設計される。
クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下の場合（ＶＤＳＳＣＬ≦ＶＤＳＳ）、ドレイン電流ＩＤがパワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ続け、誘導性負荷Ｌの誘導性エネルギがパワーＭＩＳＦＥＴ９において消費（吸収）される。

ドレイン電流ＩＤは、アクティブクランプ時間ＴＡＶを経て、パワーＭＩＳＦＥＴ９のオフ直前のピーク値ＩＡＶからゼロに減少する。これにより、ゲート電圧ＶＧＳが基準電圧（たとえばグランド電圧）になり、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。
パワーＭＩＳＦＥＴ９のアクティブクランプ耐量Ｅａｃは、アクティブクランプ動作時におけるパワーＭＩＳＦＥＴ９の耐量によって定義される。アクティブクランプ耐量Ｅａｃは、より具体的には、パワーＭＩＳＦＥＴ９のオン状態からオフ状態への遷移時において、誘導性負荷Ｌの誘導性エネルギに起因して生じる逆起電力に対するパワーＭＩＳＦＥＴ９の耐量によって定義される。

アクティブクランプ耐量Ｅａｃは、さらに具体的には、クランプ電圧ＶＤＳＳＣＬに起因して生じるエネルギに対するパワーＭＩＳＦＥＴ９の耐量によって定義される。たとえば、アクティブクランプ耐量Ｅａｃは、制限電圧ＶＬ、クランプオン電圧ＶＣＬＰ、ドレイン電流ＩＤおよびアクティブクランプ時間ＴＡＶを用いて、Ｅａｃ＝（ＶＬ＋ＶＣＬＰ）×ＩＤ×ＴＡＶの式で表される。

図５は、図１に示す領域Vの断面斜視図である。図６は、図５からソース電極１２およびゲート制御配線１７を取り除いた断面斜視図である。図７は、図６から層間絶縁層１４２を取り除いた断面斜視図であって、第１形態例に係るチャネル構造を含む形態を示す断面斜視図である。
図８は、図７の平面図である。図９は、図５に示す第１トレンチゲート構造６０（第１ゲート構造）および第２トレンチゲート構造７０（第２ゲート構造）を含む領域の拡大断面図である。図１０は、図５に示す第１トレンチゲート構造６０の拡大断面図である。図１１は、図５に示す第２トレンチゲート構造７０の拡大断面図である。

図５～図１１を参照して、半導体層２は、この形態では、ｎ^＋型の半導体基板５１およびｎ型のエピタキシャル層５２を含む積層構造を有している。半導体基板５１によって半導体層２の第２主面４が形成されている。エピタキシャル層５２によって半導体層２の第１主面３が形成されている。半導体基板５１およびエピタキシャル層５２によって半導体層２の側面５Ａ～５Ｄが形成されている。

エピタキシャル層５２は、半導体基板５１のｎ型不純物濃度未満のｎ型不純物濃度を有している。半導体基板５１のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。エピタキシャル層５２のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。
エピタキシャル層５２は、半導体基板５１の厚さＴｓｕｂ未満の厚さＴｅｐｉ（Ｔｅｐｉ＜Ｔｓｕｂ）を有している。厚さＴｓｕｂは、５０μｍ以上４５０μｍ以下であってもよい。厚さＴｓｕｂは、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、または、３５０μｍ以上４５０μｍ以下であってもよい。

厚さＴｓｕｂを低減させることにより、抵抗値を低減できる。厚さＴｓｕｂは、研削によって調整される。この場合、半導体層２の第２主面４は、研削痕を有する研削面であってもよい。
エピタキシャル層５２の厚さＴｅｐｉは、厚さＴｓｕｂの１／１０以下であることが好ましい。厚さＴｅｐｉは、５μｍ以上２０μｍ以下であってもよい。厚さＴｅｐｉは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。厚さＴｅｐｉは、５μｍ以上１５μｍ以下であることが好ましい。

半導体基板５１は、ドレイン領域５３として半導体層２の第２主面４側に形成されている。エピタキシャル層５２は、ドリフト領域５４（ドレインドリフト領域）として半導体層２の第１主面３の表層部に形成されている。ドリフト領域５４の底部は、半導体基板５１およびエピタキシャル層５２の境界によって形成されている。以下、エピタキシャル層５２をドリフト領域５４という。

出力領域６において半導体層２の第１主面３の表層部には、ｐ型のボディ領域５５が形成されている。ボディ領域５５は、パワーＭＩＳＦＥＴ９の基礎となる領域である。ボディ領域５５のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。
ボディ領域５５は、ドリフト領域５４の表層部に形成されている。ボディ領域５５の底部は、ドリフト領域５４の底部に対して第１主面３側の領域に形成されている。ボディ領域５５の厚さは、０．５μｍ以上２μｍ以下であってもよい。ボディ領域５５の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。

パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６（第１トランジスタ）および第２ＭＩＳＦＥＴ５７（第２トランジスタ）を含む。第１ＭＩＳＦＥＴ５６は、第２ＭＩＳＦＥＴ５７から電気的に分離されており、独立して制御される。第２ＭＩＳＦＥＴ５７は、第１ＭＩＳＦＥＴ５６から電気的に分離されており、独立して制御される。
つまり、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方がオン状態において駆動するように構成されている（Ｆｕｌｌ－ＯＮ制御）。また、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６がオン状態である一方で第２ＭＩＳＦＥＴ５７がオフ状態で駆動するように構成されている（第１Ｈａｌｆ－ＯＮ制御）。さらに、パワーＭＩＳＦＥＴ９は、第１ＭＩＳＦＥＴ５６がオフ状態である一方で第２ＭＩＳＦＥＴ５７がオン状態で駆動するように構成されている（第２Ｈａｌｆ－ＯＮ制御）。

Ｆｕｌｌ－ＯＮ制御の場合、全ての電流経路が解放された状態でパワーＭＩＳＦＥＴ９が駆動される。したがって、半導体層２内のオン抵抗は相対的に低下する。一方、第１Ｈａｌｆ－ＯＮ制御または第２Ｈａｌｆ－ＯＮ制御の場合、一部の電流経路が遮断された状態でパワーＭＩＳＦＥＴ９が駆動される。したがって、半導体層２内のオン抵抗は相対的に増加する。

第１ＭＩＳＦＥＴ５６は、より具体的には、複数の第１ＦＥＴ（Field Effect Transistor）構造５８を含む。複数の第１ＦＥＴ構造５８は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。複数の第１ＦＥＴ構造５８は、平面視において全体としてストライプ状に形成されている。
図５～図８では、第１ＦＥＴ構造５８の一端部側の領域を図示し、第１ＦＥＴ構造５８の他端部側の領域の図示を省略している。第１ＦＥＴ構造５８の他端部側の領域の構造は、第１ＦＥＴ構造５８の一端部側の領域の構造とほぼ同様である。以下では、第１ＦＥＴ構造５８の一端部側の領域の構造を例にとって説明し、第１ＦＥＴ構造５８の他端部側の領域の構造についての説明は省略する。

各第１ＦＥＴ構造５８は、この形態では、第１トレンチゲート構造６０を含む。第１トレンチゲート構造６０の第１幅ＷＴ１は、０．５μｍ以上５μｍ以下であってもよい。第１幅ＷＴ１は、第１トレンチゲート構造６０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の幅である。
第１幅ＷＴ１は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。第１幅ＷＴ１は、０．８μｍ以上１．２μｍ以下であることが好ましい。

第１トレンチゲート構造６０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。第１トレンチゲート構造６０の第１深さＤＴ１は、１μｍ以上１０μｍ以下であってもよい。第１深さＤＴ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。第１深さＤＴ１は、２μｍ以上６μｍ以下であることが好ましい。

第１トレンチゲート構造６０は、一方側の第１側壁６１、他方側の第２側壁６２、ならびに、第１側壁６１および第２側壁６２を接続する底壁６３を含む。以下では、第１側壁６１、第２側壁６２および底壁６３を纏めて「内壁」または「外壁」ということがある。
半導体層２内において第１側壁６１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２側壁６２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。第１トレンチゲート構造６０は、断面視において第１主面３側から底壁６３側に向けて第１幅ＷＴ１が狭まる先細り形状（テーパ形状）に形成されていてもよい。

第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。
第１トレンチゲート構造６０の底壁６３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の第１間隔ＩＴ１を空けて第１主面３側の領域に位置している。第１間隔ＩＴ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。第１間隔ＩＴ１は、１μｍ以上５μｍ以下であることが好ましい。

第２ＭＩＳＦＥＴ５７は、この形態では、複数の第２ＦＥＴ構造６８を含む。複数の第２ＦＥＴ構造６８は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。
複数の第２ＦＥＴ構造６８は、複数の第１ＦＥＴ構造５８と同一方向に沿って延びている。複数の第２ＦＥＴ構造６８は、平面視において全体としてストライプ状に形成されている。複数の第２ＦＥＴ構造６８は、この形態では、１個の第１ＦＥＴ構造５８を挟む態様で複数の第１ＦＥＴ構造５８と交互に配列されている。

図５～図８では、第２ＦＥＴ構造６８の一端部側の領域を図示し、第２ＦＥＴ構造６８の他端部側の領域の図示を省略している。第２ＦＥＴ構造６８の他端部側の領域の構造は、第２ＦＥＴ構造６８の一端部側の領域の構造とほぼ同様である。以下では、第２ＦＥＴ構造６８の一端部側の領域の構造を例にとって説明し、第２ＦＥＴ構造６８の他端部側の領域の構造についての説明は省略する。

各第２ＦＥＴ構造６８は、この形態では、第２トレンチゲート構造７０を含む。第２トレンチゲート構造７０の第２幅ＷＴ２は、０．５μｍ以上５μｍ以下であってもよい。第２幅ＷＴ２は、第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の幅である。
第２幅ＷＴ２は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。第２幅ＷＴ２は、０．８μｍ以上１．２μｍ以下であることが好ましい。

第２トレンチゲート構造７０の第２幅ＷＴ２は、第１トレンチゲート構造６０の第１幅ＷＴ１以上（ＷＴ１≦ＷＴ２）であってもよい。第２幅ＷＴ２は、第１幅ＷＴ１以下（ＷＴ１≧ＷＴ２）であってもよい。第２幅ＷＴ２は、第１幅ＷＴ１とほぼ等しいことが好ましい（ＷＴ１＝ＷＴ２）。
第２トレンチゲート構造７０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。第２トレンチゲート構造７０の第２深さＤＴ２は、１μｍ以上１０μｍ以下であってもよい。第２深さＤＴ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。第２深さＤＴ２は、２μｍ以上６μｍ以下であることが好ましい。

第２トレンチゲート構造７０の第２深さＤＴ２は、第１トレンチゲート構造６０の第１深さＤＴ１以上（ＤＴ１≦ＤＴ２）であってもよい。第２深さＤＴ２は、第１深さＤＴ１以下（ＤＴ１≧ＤＴ２）であってもよい。第２深さＤＴ２は、第１深さＤＴ１とほぼ等しいことが好ましい（ＤＴ１＝ＤＴ２）。
第２トレンチゲート構造７０は、一方側の第１側壁７１、他方側の第２側壁７２、ならびに、第１側壁７１および第２側壁７２を接続する底壁７３を含む。以下では、第１側壁７１、第２側壁７２および底壁７３を纏めて「内壁」または「外壁」ということがある。

半導体層２内において第１側壁７１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２側壁７２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。第２トレンチゲート構造７０は、断面視において第１主面３側から底壁７３側に向けて第２幅ＷＴ２が狭まる先細り形状（テーパ形状）に形成されていてもよい。

第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。
第２トレンチゲート構造７０の底壁７３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の第２間隔ＩＴ２を空けて第１主面３側の領域に位置している。第２間隔ＩＴ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。第２間隔ＩＴ２は、１μｍ以上５μｍ以下であることが好ましい。

複数の第１トレンチゲート構造６０および複数の第２トレンチゲート構造７０の間の領域には、セル領域７５がそれぞれ区画されている。複数のセル領域７５は、平面視において第１方向Ｘに沿って間隔を空けて配列され、第２方向Ｙに沿って帯状にそれぞれ延びている。複数のセル領域７５は、第１トレンチゲート構造６０および第２トレンチゲート構造７０と同一方向に沿って延びている。複数のセル領域７５は、平面視において全体としてストライプ状に形成されている。

第１トレンチゲート構造６０の外壁からは、ドリフト領域５４内に第１空乏層が拡がる。第１空乏層は、第１トレンチゲート構造６０の外壁から第１主面３に沿う方向および法線方向Ｚに向けて広がる。同様に、第２トレンチゲート構造７０の外壁からは、ドリフト領域５４内に第２空乏層が拡がる。第２空乏層は、第２トレンチゲート構造７０の外壁から第１主面３に沿う方向および法線方向Ｚに向けて広がる。

第２トレンチゲート構造７０は、第２空乏層が第１空乏層に重なる態様で、第１トレンチゲート構造６０から間隔を空けて配列されている。つまり、第２空乏層は、セル領域７５において第２トレンチゲート構造７０の底壁７３に対して第１主面３側の領域で第１空乏層に重なる。このような構造によれば、第１トレンチゲート構造６０および第２トレンチゲート構造７０に電界が集中するのを抑制できるから、ブレークダウン電圧の低下を抑制できる。

第２空乏層は、第２トレンチゲート構造７０の底壁７３に対してドリフト領域５４の底部側の領域で第１空乏層に重なることが好ましい。このような構造によれば、第１トレンチゲート構造６０の底壁６３および第２トレンチゲート構造７０の底壁７３に電界が集中するのを抑制できるから、ブレークダウン電圧の低下を適切に抑制できる。
第１トレンチゲート構造６０および第２トレンチゲート構造７０の側壁間のピッチＰＳは、０．２μｍ以上２μｍ以下であってもよい。ピッチＰＳは、第１トレンチゲート構造６０の第１側壁６１（第２側壁６２）および第２トレンチゲート構造７０の第２側壁７２（第１側壁７１）の間において、第１トレンチゲート構造６０および第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の距離である。

ピッチＰＳは、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、０．８μｍ以上１．０μｍ以下、１．０μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、または、１．８μｍ以上２．０μｍ以下であってもよい。ピッチＰＳは、０．３μｍ以上１．５μｍ以下であることが好ましい。

第１トレンチゲート構造６０および第２トレンチゲート構造７０の中央部間のピッチＰＣは、１μｍ以上７μｍ以下であってもよい。ピッチＰＣは、第１トレンチゲート構造６０の中央部および第２トレンチゲート構造７０の中央部の間において、第１トレンチゲート構造６０および第２トレンチゲート構造７０が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の距離である。

ピッチＰＣは、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、または、６μｍ以上７μｍ以下であってもよい。ピッチＰＣは、１μｍ以上３μｍ以下であることが好ましい。
図９および図１０を参照して、第１トレンチゲート構造６０は、より具体的には、第１ゲートトレンチ８１、第１絶縁層８２および第１電極８３を含む。第１ゲートトレンチ８１は、第１主面３を第２主面４側に向けて掘り下げることによって形成されている。

第１ゲートトレンチ８１は、第１トレンチゲート構造６０の第１側壁６１、第２側壁６２および底壁６３を区画している。以下では、第１トレンチゲート構造６０の第１側壁６１、第２側壁６２および底壁６３を、第１ゲートトレンチ８１の第１側壁６１、第２側壁６２および底壁６３ともいう。
第１絶縁層８２は、第１ゲートトレンチ８１の内壁に沿って膜状に形成されている。第１絶縁層８２は、第１ゲートトレンチ８１内において凹状の空間を区画している。第１絶縁層８２において第１ゲートトレンチ８１の底壁６３を被覆する部分は、第１ゲートトレンチ８１の底壁６３に倣って形成されている。これにより、第１絶縁層８２は、第１ゲートトレンチ８１内においてＵ字状に窪んだＵ字空間を区画している。

第１絶縁層８２は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。第１絶縁層８２は、この形態では、ＳｉＯ_２層からなる単層構造を有している。
第１絶縁層８２は、第１ゲートトレンチ８１の底壁６３側から第１主面３側に向けてこの順に形成された第１底側絶縁層８４および第１開口側絶縁層８５を含む。

第１底側絶縁層８４は、第１ゲートトレンチ８１の底壁６３側の内壁を被覆している。第１底側絶縁層８４は、より具体的には、ボディ領域５５の底部に対して第１ゲートトレンチ８１の底壁６３側の内壁を被覆している。第１底側絶縁層８４は、第１ゲートトレンチ８１の底壁６３側においてＵ字空間を区画している。第１底側絶縁層８４は、Ｕ字空間を区画する平滑な内壁面を有している。第１底側絶縁層８４は、ドリフト領域５４に接している。第１底側絶縁層８４の一部は、ボディ領域５５に接していてもよい。

第１開口側絶縁層８５は、第１ゲートトレンチ８１の開口側の内壁を被覆している。第１開口側絶縁層８５は、より具体的には、ボディ領域５５の底部に対して第１ゲートトレンチ８１の開口側の領域において第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆している。第１開口側絶縁層８５は、ボディ領域５５に接している。第１開口側絶縁層８５の一部は、ドリフト領域５４に接していてもよい。

第１底側絶縁層８４は、第１厚さＴ１を有している。第１開口側絶縁層８５は、第１厚さＴ１未満の第２厚さＴ２（Ｔ２＜Ｔ１）を有している。第１厚さＴ１は、第１底側絶縁層８４において第１ゲートトレンチ８１の内壁の法線方向に沿う厚さである。第２厚さＴ２は、第１開口側絶縁層８５において第１ゲートトレンチ８１の内壁の法線方向に沿う厚さである。

第１ゲートトレンチ８１の第１幅ＷＴ１に対する第１厚さＴ１の第１比Ｔ１／ＷＴ１は、０．１以上０．４以下であってもよい。第１比Ｔ１／ＷＴ１は、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、または、０．３５以上０．４以下であってもよい。第１比Ｔ１／ＷＴ１は、０．２５以上０．３５以下であることが好ましい。

第１底側絶縁層８４の第１厚さＴ１は、１５００Å以上４０００Å以下であってもよい。第１厚さＴ１は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第１厚さＴ１は、１８００Å以上３５００Å以下であることが好ましい。

第１厚さＴ１は、第１ゲートトレンチ８１の第１幅ＷＴ１に応じて、４０００Å以上１２０００Å以下に調整されてもよい。第１厚さＴ１は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、または、１１０００Å以上１２０００Å以下であってもよい。この場合、第１底側絶縁層８４の厚化によって半導体装置１の耐圧を高めることができる。

第１開口側絶縁層８５の第２厚さＴ２は、第１底側絶縁層８４の第１厚さＴ１の１／１００以上１／１０以下であってもよい。第２厚さＴ２は、１００Å以上５００Å以下であってもよい。第２厚さＴ２は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第２厚さＴ２は、２００Å以上４００Å以下であることが好ましい。

第１底側絶縁層８４は、第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆する部分から第１ゲートトレンチ８１の底壁６３を被覆する部分に向けて第１厚さＴ１が減少する態様で形成されている。
第１底側絶縁層８４において第１ゲートトレンチ８１の底壁６３を被覆する部分の厚さは、第１底側絶縁層８４において第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆する部分の厚さよりも小さい。第１底側絶縁層８４によって区画されたＵ字空間の底壁側の開口幅は、第１厚さＴ１の減少分だけ拡張されている。これにより、Ｕ字空間の先細りが抑制されている。このようなＵ字空間は、たとえば、第１底側絶縁層８４の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。

第１電極８３は、第１絶縁層８２を挟んで第１ゲートトレンチ８１に埋め込まれている。第１電極８３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む第１ゲート制御信号（第１制御信号）が印加される。第１電極８３は、この形態では、第１底側電極８６、第１開口側電極８７および第１中間絶縁層８８を含む絶縁分離型のスプリット電極構造を有している。

第１底側電極８６は、第１絶縁層８２を挟んで第１ゲートトレンチ８１の底壁６３側に埋設されている。第１底側電極８６は、より具体的には、第１底側絶縁層８４を挟んで第１ゲートトレンチ８１の底壁６３側に埋設されている。第１底側電極８６は、第１底側絶縁層８４を挟んでドリフト領域５４に対向している。第１底側電極８６の一部は、第１底側絶縁層８４を挟んでボディ領域５５に対向していてもよい。

第１底側電極８６は、第１上端部８６Ａ、第１下端部８６Ｂおよび第１壁部８６Ｃを含む。第１上端部８６Ａは、第１ゲートトレンチ８１の開口側に位置している。第１下端部８６Ｂは、第１ゲートトレンチ８１の底壁６３側に位置している。第１壁部８６Ｃは、第１上端部８６Ａおよび第１下端部８６Ｂを接続し、第１ゲートトレンチ８１の内壁に沿って壁状に延びている。

第１上端部８６Ａは、第１底側絶縁層８４から露出している。第１上端部８６Ａは、第１底側絶縁層８４に対して第１主面３側に突出している。これにより、第１底側電極８６は、第１ゲートトレンチ８１の開口側において、第１底側絶縁層８４および第１開口側絶縁層８５との間で、断面視において逆凹状のリセスを区画している。第１上端部８６Ａの幅は、第１壁部８６Ｃの幅未満である。

第１下端部８６Ｂは、第１ゲートトレンチ８１の底壁６３に向かう凸湾曲状に形成されている。第１下端部８６Ｂは、より具体的には、第１底側絶縁層８４によって区画されたＵ字空間の底壁に倣って形成されており、第１ゲートトレンチ８１の底壁６３に向かう滑らかな凸湾曲状に形成されている。
このような構造によれば、第１底側電極８６に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、第１底側絶縁層８４の拡張されたＵ字空間に第１底側電極８６を埋設することにより、第１底側電極８６が第１上端部８６Ａから第１下端部８６Ｂに向けて先細り形状になることを適切に抑制できる。これにより、第１底側電極８６の第１下端部８６Ｂに対する局所的な電界集中を適切に抑制できる。

第１底側電極８６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第１底側電極８６は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

第１開口側電極８７は、第１絶縁層８２を挟んで第１ゲートトレンチ８１の開口側に埋設されている。第１開口側電極８７は、より具体的には、第１開口側絶縁層８５を挟んで第１ゲートトレンチ８１の開口側に区画された逆凹状のリセスに埋設されている。第１開口側電極８７は、第１開口側絶縁層８５を挟んでボディ領域５５に対向している。第１開口側電極８７の一部は、第１開口側絶縁層８５を挟んでドリフト領域５４に対向していてもよい。

第１開口側電極８７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第１開口側電極８７は、第１底側電極８６と同一種の導電材料を含むことが好ましい。第１開口側電極８７は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

第１中間絶縁層８８は、第１底側電極８６および第１開口側電極８７の間に介在し、第１底側電極８６および第１開口側電極８７を電気的に絶縁している。第１中間絶縁層８８は、より具体的には、第１底側電極８６および第１開口側電極８７の間の領域において第１底側絶縁層８４から露出する第１底側電極８６を被覆している。第１中間絶縁層８８は、第１底側電極８６の第１上端部８６Ａ（より具体的には突出部）を被覆している。第１中間絶縁層８８は、第１絶縁層８２（第１底側絶縁層８４）に連なっている。

第１中間絶縁層８８は、第３厚さＴ３を有している。第３厚さＴ３は、第１底側絶縁層８４の第１厚さＴ１未満（Ｔ３＜Ｔ１）である。第３厚さＴ３は、第１厚さＴ１の１／１００以上１／１０以下であってもよい。第３厚さＴ３は、１００Å以上５００Å以下であってもよい。第３厚さＴ３は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第３厚さＴ３は、２００Å以上４００Å以下であることが好ましい。

第１中間絶縁層８８は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。第１中間絶縁層８８は、この形態では、ＳｉＯ_２層からなる単層構造を有している。
第１開口側電極８７において第１ゲートトレンチ８１から露出する露出部は、この形態では、第１主面３に対して第１ゲートトレンチ８１の底壁６３側に位置している。第１開口側電極８７の露出部は、第１ゲートトレンチ８１の底壁６３に向かう湾曲状に形成されている。

第１開口側電極８７の露出部は、膜状に形成された第１キャップ絶縁層８９によって被覆されている。第１キャップ絶縁層８９は、第１ゲートトレンチ８１内において第１絶縁層８２（第１開口側絶縁層８５）に連なっている。第１キャップ絶縁層８９は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。
各第１ＦＥＴ構造５８は、ｐ型の第１チャネル領域９１（第１チャネル）をさらに含む。第１チャネル領域９１は、ボディ領域５５において第１絶縁層８２（第１開口側絶縁層８５）を挟んで第１電極８３（第１開口側電極８７）に対向する領域に形成される。

第１チャネル領域９１は、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１および第２側壁６２に沿って形成されている。第１チャネル領域９１は、この形態では、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に沿って形成されている。
各第１ＦＥＴ構造５８は、ボディ領域５５の表層部に形成されたｎ^＋型の第１ソース領域９２をさらに含む。第１ソース領域９２は、ボディ領域５５内においてドリフト領域５４との間で第１チャネル領域９１を画定する。第１ソース領域９２のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度を超えている。第１ソース領域９２のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。

各第１ＦＥＴ構造５８は、この形態では、複数の第１ソース領域９２を含む。複数の第１ソース領域９２は、ボディ領域５５の表層部において第１トレンチゲート構造６０に沿って間隔を空けて形成されている。複数の第１ソース領域９２は、より具体的には、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１および第２側壁６２に沿って形成されている。複数の第１ソース領域９２は、この形態では、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に沿って間隔を空けて形成されている。

複数の第１ソース領域９２の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。これにより、複数の第１ソース領域９２は、第１絶縁層８２（第１開口側絶縁層８５）を挟んで第１電極８３（第１開口側電極８７）に対向している。このようにして、第１ＭＩＳＦＥＴ５６の第１チャネル領域９１が、ボディ領域５５において複数の第１ソース領域９２およびドリフト領域５４に挟まれた領域に形成される。

第１ソース領域９２の厚さは、０．０１μｍ以上１．５μｍ以下であってもよい。第１ソース領域９２の厚さは、０．０１μｍ以上０．０５μｍ以下、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。

各第１ＦＥＴ構造５８は、ボディ領域５５の表層部に形成されたｐ^＋型の第１コンタクト領域９３をさらに含む。第１コンタクト領域９３のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度を超えている。第１コンタクト領域９３のｐ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。
各第１ＦＥＴ構造５８は、この形態では、複数の第１コンタクト領域９３を含む。複数の第１コンタクト領域９３は、ボディ領域５５の表層部において第１トレンチゲート構造６０に沿って間隔を空けて形成されている。複数の第１コンタクト領域９３は、より具体的には、第１トレンチゲート構造６０の第１側壁６１または第２側壁６２、もしくは、第１側壁６１および第２側壁６２に沿って形成されている。

複数の第１コンタクト領域９３は、この形態では、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に沿って間隔を空けて形成されている。複数の第１コンタクト領域９３は、より具体的には、複数の第１ソース領域９２に対して交互の配列となる態様でボディ領域５５の表層部に形成されている。複数の第１コンタクト領域９３の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。

第１コンタクト領域９３の厚さは、０．０１μｍ以上１．５μｍ以下であってもよい。第１コンタクト領域９３の厚さは、０．０１μｍ以上０．０５μｍ以下、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。

図９および図１１を参照して、第２トレンチゲート構造７０は、第２ゲートトレンチ１０１、第２絶縁層１０２および第２電極１０３を含む。第２ゲートトレンチ１０１は、第１主面３を第２主面４側に向けて掘り下げることによって形成されている。
第２ゲートトレンチ１０１は、第２トレンチゲート構造７０の第１側壁７１、第２側壁７２および底壁７３を区画している。以下では、第２トレンチゲート構造７０の第１側壁７１、第２側壁７２および底壁７３を、第２ゲートトレンチ１０１の第１側壁７１、第２側壁７２および底壁７３ともいう。

第２絶縁層１０２は、第２ゲートトレンチ１０１の内壁に沿って膜状に形成されている。第２絶縁層１０２は、第２ゲートトレンチ１０１内において凹状の空間を区画している。第２絶縁層１０２において第２ゲートトレンチ１０１の底壁７３を被覆する部分は、第２ゲートトレンチ１０１の底壁７３に倣って形成されている。これにより、第２絶縁層１０２は、第２ゲートトレンチ１０１内においてＵ字状に窪んだＵ字空間を区画している。

第２絶縁層１０２は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。第２絶縁層１０２は、この形態では、ＳｉＯ_２層からなる単層構造を有している。
第２絶縁層１０２は、第２ゲートトレンチ１０１の底壁７３側から第１主面３側に向けてこの順に形成された第２底側絶縁層１０４および第２開口側絶縁層１０５を含む。

第２底側絶縁層１０４は、第２ゲートトレンチ１０１の底壁７３側の内壁を被覆している。第２底側絶縁層１０４は、より具体的には、ボディ領域５５の底部に対して第２ゲートトレンチ１０１の底壁７３側の内壁を被覆している。第２底側絶縁層１０４は、第２ゲートトレンチ１０１の底壁７３側においてＵ字空間を区画している。第２底側絶縁層１０４は、Ｕ字空間を区画する平滑な内壁面を有している。第２底側絶縁層１０４は、ドリフト領域５４に接している。第２底側絶縁層１０４の一部は、ボディ領域５５に接していてもよい。

第２開口側絶縁層１０５は、第２ゲートトレンチ１０１の開口側の内壁を被覆している。第２開口側絶縁層１０５は、より具体的には、ボディ領域５５の底部に対して第２ゲートトレンチ１０１の開口側の領域において第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２を被覆している。第２開口側絶縁層１０５は、ボディ領域５５に接している。第２開口側絶縁層１０５の一部は、ドリフト領域５４に接していてもよい。

第２底側絶縁層１０４は、第４厚さＴ４を有している。第２開口側絶縁層１０５は、第４厚さＴ４未満の第５厚さＴ５（Ｔ５＜Ｔ４）を有している。第４厚さＴ４は、第２底側絶縁層１０４において第２ゲートトレンチ１０１の内壁の法線方向に沿う厚さである。第５厚さＴ５は、第２開口側絶縁層１０５において第２ゲートトレンチ１０１の内壁の法線方向に沿う厚さである。

第２ゲートトレンチ１０１の第２幅ＷＴ２に対する第４厚さＴ４の第２比Ｔ４／ＷＴ２は、０．１以上０．４以下であってもよい。第２比Ｔ４／ＷＴ２は、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、または、０．３５以上０．４以下であってもよい。第２比Ｔ４／ＷＴ２は、０．２５以上０．３５以下であることが好ましい。

第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１以下（Ｔ４／ＷＴ２≦Ｔ１／ＷＴ１）であってもよい。第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１以上（Ｔ４／ＷＴ２≧Ｔ１／ＷＴ１）であってもよい。第２比Ｔ４／ＷＴ２は、第１比Ｔ１／ＷＴ１と等しくてもよい（Ｔ４／ＷＴ２＝Ｔ１／ＷＴ１）。
第２底側絶縁層１０４の第４厚さＴ４は、１５００Å以上４０００Å以下であってもよい。第４厚さＴ４は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第４厚さＴ４は、１８００Å以上３５００Å以下であることが好ましい。

第４厚さＴ４は、第２ゲートトレンチ１０１の第２幅ＷＴ２に応じて、４０００Å以上１２０００Å以下であってもよい。第４厚さＴ４は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、または、１１０００Å以上１２０００Å以下であってもよい。この場合、第２底側絶縁層１０４の厚化によって半導体装置１の耐圧を高めることができる。

第４厚さＴ４は、第１厚さＴ１以下（Ｔ４≦Ｔ１）であってもよい。第４厚さＴ４は、第１厚さＴ１以上（Ｔ４≧Ｔ１）であってもよい。第４厚さＴ４は、第１厚さＴ１と等しくてもよい（Ｔ４＝Ｔ１）。
第２開口側絶縁層１０５の第５厚さＴ５は、第２底側絶縁層１０４の第４厚さＴ４未満（Ｔ５＜Ｔ４）である。第５厚さＴ５は、第４厚さＴ４の１／１００以上１／１０以下であってもよい。１００Å以上５００Å以下であってもよい。第５厚さＴ５は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第５厚さＴ５は、２００Å以上４００Å以下であることが好ましい。

第５厚さＴ５は、第２厚さＴ２以下（Ｔ５≦Ｔ２）であってもよい。第５厚さＴ５は、第２厚さＴ２以上（Ｔ５≧Ｔ２）であってもよい。第５厚さＴ５は、第２厚さＴ２と等しくてもよい（Ｔ５＝Ｔ２）。
第２底側絶縁層１０４は、第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２を被覆する部分から第２ゲートトレンチ１０１の底壁７３を被覆する部分に向けて第４厚さＴ４が減少する態様で形成されている。

第２底側絶縁層１０４において第２ゲートトレンチ１０１の底壁７３を被覆する部分の厚さは、第２底側絶縁層１０４において第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２を被覆する部分の厚さよりも小さい。第２底側絶縁層１０４によって区画されたＵ字空間の底壁側の開口幅は、第４厚さＴ４の減少分だけ拡張されている。これにより、Ｕ字空間の先細りが抑制されている。このようなＵ字空間は、たとえば、第２底側絶縁層１０４の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。

第２電極１０３は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１に埋め込まれている。第２電極１０３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む所定の第２ゲート制御信号（第２制御信号）が印加される。
第２電極１０３は、この形態では、第２底側電極１０６、第２開口側電極１０７および第２中間絶縁層１０８を含む絶縁分離型のスプリット電極構造を有している。第２底側電極１０６は、この形態では、第１底側電極８６に電気的に接続されている。第２開口側電極１０７は、第１開口側電極８７から電気的に絶縁されている。

第２底側電極１０６は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１の底壁７３側に埋設されている。第２底側電極１０６は、より具体的には、第２底側絶縁層１０４を挟んで第２ゲートトレンチ１０１の底壁７３側に埋設されている。第２底側電極１０６は、第２底側絶縁層１０４を挟んでドリフト領域５４に対向している。第２底側電極１０６の一部は、第２底側絶縁層１０４を挟んでボディ領域５５に対向していてもよい。

第２底側電極１０６は、第２上端部１０６Ａ、第２下端部１０６Ｂおよび第２壁部１０６Ｃを含む。第２上端部１０６Ａは、第２ゲートトレンチ１０１の開口側に位置している。第２下端部１０６Ｂは、第２ゲートトレンチ１０１の底壁７３側に位置している。第２壁部１０６Ｃは、第２上端部１０６Ａおよび第２下端部１０６Ｂを接続し、第２ゲートトレンチ１０１の内壁に沿って壁状に延びている。

第２上端部１０６Ａは、第２底側絶縁層１０４から露出している。第２上端部１０６Ａは、第２底側絶縁層１０４に対して第１主面３側に突出している。これにより、第２底側電極１０６は、第２ゲートトレンチ１０１の開口側において、第２底側絶縁層１０４および第２開口側絶縁層１０５との間で、断面視において逆凹状のリセスを区画している。第２上端部１０６Ａの幅は、第２壁部１０６Ｃの幅未満である。

第２下端部１０６Ｂは、第２ゲートトレンチ１０１の底壁７３に向かう凸湾曲状に形成されている。第２下端部１０６Ｂは、より具体的には、第２底側絶縁層１０４によって区画されたＵ字空間の底壁に倣って形成されており、第２ゲートトレンチ１０１の底壁７３に向かう滑らかな凸湾曲状に形成されている。
このような構造によれば、第２底側電極１０６に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、第２底側絶縁層１０４の拡張されたＵ字空間に第２底側電極１０６を埋設することにより、第２底側電極１０６が第２上端部１０６Ａから第２下端部１０６Ｂに向けて先細り形状になることを適切に抑制できる。これにより、第２底側電極１０６の第２下端部１０６Ｂに対する局所的な電界集中を適切に抑制できる。

第２底側電極１０６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２底側電極１０６は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

第２開口側電極１０７は、第２絶縁層１０２を挟んで第２ゲートトレンチ１０１の開口側に埋設されている。第２開口側電極１０７は、より具体的には、第２開口側絶縁層１０５を挟んで第２ゲートトレンチ１０１の開口側に区画された逆凹状のリセスに埋設されている。第２開口側電極１０７は、第２開口側絶縁層１０５を挟んでボディ領域５５に対向している。第２開口側電極１０７の一部は、第２開口側絶縁層１０５を挟んでドリフト領域５４に対向していてもよい。

第２開口側電極１０７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２開口側電極１０７は、第２底側電極１０６と同一種の導電材料を含むことが好ましい。第２開口側電極１０７は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

第２中間絶縁層１０８は、第２底側電極１０６および第２開口側電極１０７の間に介在し、第２底側電極１０６および第２開口側電極１０７を電気的に絶縁している。第２中間絶縁層１０８は、より具体的には、第２底側電極１０６および第２開口側電極１０７の間の領域において第２底側絶縁層１０４から露出する第２底側電極１０６を被覆している。第２中間絶縁層１０８は、第２底側電極１０６の第２上端部１０６Ａ（より具体的には突出部）を被覆している。第２中間絶縁層１０８は、第２絶縁層１０２（第２底側絶縁層１０４）に連なっている。

第２中間絶縁層１０８は、第６厚さＴ６を有している。第６厚さＴ６は、第２底側絶縁層１０４の第４厚さＴ４未満（Ｔ６＜Ｔ４）である。第６厚さＴ６は、第４厚さＴ４の１／１００以上１／１０以下であってもよい。第６厚さＴ６は、１００Å以上５００Å以下であってもよい。第６厚さＴ６は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第６厚さＴ６は、２００Å以上４００Å以下であることが好ましい。

第６厚さＴ６は、第３厚さＴ３以下（Ｔ６≦Ｔ３）であってもよい。第６厚さＴ６は、第３厚さＴ３以上（Ｔ６≧Ｔ３）であってもよい。第６厚さＴ６は、第３厚さＴ３と等しくてもよい（Ｔ６＝Ｔ３）。
第２中間絶縁層１０８は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。第２中間絶縁層１０８は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

第２開口側電極１０７において第２ゲートトレンチ１０１から露出する露出部は、この形態では、第１主面３に対して第２ゲートトレンチ１０１の底壁７３側に位置している。第２開口側電極１０７の露出部は、第２ゲートトレンチ１０１の底壁７３に向かう湾曲状に形成されている。
第２開口側電極１０７の露出部は、膜状に形成された第２キャップ絶縁層１０９によって被覆されている。第２キャップ絶縁層１０９は、第２ゲートトレンチ１０１内において第２絶縁層１０２（第２開口側絶縁層１０５）に連なっている。第２キャップ絶縁層１０９は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。

各第２ＦＥＴ構造６８は、ｐ型の第２チャネル領域１１１（第２チャネル）をさらに含む。第２チャネル領域１１１は、より具体的には、ボディ領域５５において第２絶縁層１０２（第２開口側絶縁層１０５）を挟んで第２電極１０３（第２開口側電極１０７）に対向する領域に形成される。
第２チャネル領域１１１は、より具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。第２チャネル領域１１１は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って形成されている。

各第２ＦＥＴ構造６８は、ボディ領域５５の表層部に形成されたｎ^＋型の第２ソース領域１１２をさらに含む。第２ソース領域１１２は、ボディ領域５５内においてドリフト領域５４との間で第２チャネル領域１１１を画定する。
第２ソース領域１１２のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度を超えている。第２ソース領域１１２のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。第２ソース領域１１２のｎ型不純物濃度は、第１ソース領域９２のｎ型不純物濃度とほぼ等しいことが好ましい。

各第２ＦＥＴ構造６８は、この形態では、複数の第２ソース領域１１２を含む。複数の第２ソース領域１１２は、ボディ領域５５の表層部において第２トレンチゲート構造７０に沿って間隔を空けて形成されている。複数の第２ソース領域１１２は、より具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。複数の第２ソース領域１１２は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って間隔を空けて形成されている。

各第２ソース領域１１２は、この形態では、第１方向Ｘに沿って各第１ソース領域９２と対向している。各第２ソース領域１１２は、各第１ソース領域９２と一体を成している。図７および図８では、第１ソース領域９２および第２ソース領域１１２を境界線によって区別して示しているが、第１ソース領域９２および第２ソース領域１１２の間の領域には、実際には明確な境界線はない。

各第２ソース領域１１２は、第１方向Ｘに沿って各第１ソース領域９２の一部または全部と対向しないように、各第１ソース領域９２から第２方向Ｙにずれて形成されていてもよい。つまり、複数の第１ソース領域９２および複数の第２ソース領域１１２は、平面視において千鳥状に配列されていてもよい。
複数の第２ソース領域１１２の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。これにより、複数の第２ソース領域１１２は、第２絶縁層１０２（第２開口側絶縁層１０５）を挟んで第２電極１０３（第２開口側電極１０７）に対向している。このようにして、第２ＭＩＳＦＥＴ５７の第２チャネル領域１１１が、ボディ領域５５において複数の第２ソース領域１１２およびドリフト領域５４に挟まれた領域に形成される。

第２ソース領域１１２の厚さは、０．０１μｍ以上１．５μｍ以下であってもよい。第２ソース領域１１２の厚さは、０．０１μｍ以上０．０５μｍ以下、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。

各第２ＦＥＴ構造６８は、ボディ領域５５の表層部に形成されたｐ^＋型の第２コンタクト領域１１３をさらに含む。第２コンタクト領域１１３のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度を超えている。第２コンタクト領域１１３のｐ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。第２コンタクト領域１１３のｐ型不純物濃度は、第１コンタクト領域９３のｐ型不純物濃度とほぼ等しいことが好ましい。

各第２ＦＥＴ構造６８は、この形態では、複数の第２コンタクト領域１１３を含む。複数の第２コンタクト領域１１３は、ボディ領域５５の表層部において第２トレンチゲート構造７０に沿って間隔を空けて形成されている。複数の第２コンタクト領域１１３は、より具体的には、第２トレンチゲート構造７０の第１側壁７１または第２側壁７２、もしくは、第１側壁７１および第２側壁７２に沿って形成されている。複数の第２コンタクト領域１１３の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。

複数の第２コンタクト領域１１３は、この形態では、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に沿って間隔を空けて形成されている。複数の第２コンタクト領域１１３は、より具体的には、複数の第２ソース領域１１２に対して交互の配列となる態様でボディ領域５５の表層部に形成されている。
第２コンタクト領域１１３の厚さは、０．０１μｍ以上１．５μｍ以下であってもよい。第２コンタクト領域１１３の厚さは、０．０１μｍ以上０．０５μｍ以下、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。

図７および図８を参照して、各第２コンタクト領域１１３は、この形態では、第１方向Ｘに沿って各第１コンタクト領域９３と対向している。各第２コンタクト領域１１３は、各第１コンタクト領域９３と一体を成している。
図７では、第１ソース領域９２および第２ソース領域１１２と区別するため、第１コンタクト領域９３および第２コンタクト領域１１３を纏めて「ｐ^＋」の記号で示している。また、図８では、第１コンタクト領域９３および第２コンタクト領域１１３を境界線によって区別して示しているが、第１コンタクト領域９３および第２コンタクト領域１１３の間の領域には、実際には明確な境界線はない。

各第２コンタクト領域１１３は、第１方向Ｘに沿って各第１コンタクト領域９３の一部または全部と対向しないように、各第１コンタクト領域９３から第２方向Ｙにずれて形成されていてもよい。つまり、複数の第１コンタクト領域９３および複数の第２コンタクト領域１１３は、平面視において千鳥状に配列されていてもよい。
図７および図８を参照して、半導体層２の第１主面３において第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部の間の領域からは、この形態では、ボディ領域５５が露出している。第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３は、第１主面３において第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部に挟まれた領域に形成されていない。

同様に、図示はしないが、半導体層２の第１主面３において第１トレンチゲート構造６０の他端部および第２トレンチゲート構造７０の他端部の間の領域からは、この形態では、ボディ領域５５が露出している。第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３は、第１トレンチゲート構造６０の他端部および第２トレンチゲート構造７０の他端部に挟まれた領域に形成されていない。

図５～図８を参照して、半導体層２の第１主面３には、複数（この形態では２つ）のトレンチコンタクト構造１２０が形成されている。複数のトレンチコンタクト構造１２０は、一方側のトレンチコンタクト構造１２０および他方側のトレンチコンタクト構造１２０を含む。
一方側のトレンチコンタクト構造１２０は、第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部側の領域に位置する。他方側のトレンチコンタクト構造１２０は、第１トレンチゲート構造６０の他端部および第２トレンチゲート構造７０の他端部側の領域に位置する。

他方側のトレンチコンタクト構造１２０は、一方側のトレンチコンタクト構造１２０とほぼ同様の構造を有している。以下では、一方側のトレンチコンタクト構造１２０側の構造を例にとって説明し、他方側のトレンチコンタクト構造１２０側の構造についての具体的な説明は、省略される。
トレンチコンタクト構造１２０は、第１トレンチゲート構造６０の一端部および第２トレンチゲート構造７０の一端部に接続されている。トレンチコンタクト構造１２０は、この形態では、平面視において第１方向Ｘに沿って帯状に延びている。

トレンチコンタクト構造１２０の幅ＷＴＣは、０．５μｍ以上５μｍ以下であってもよい。幅ＷＴＣは、トレンチコンタクト構造１２０が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の幅である。
幅ＷＴＣは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、または、４．５μｍ以上５μｍ以下であってもよい。幅ＷＴＣは、０．８μｍ以上１．２μｍ以下であることが好ましい。

幅ＷＴＣは、第１トレンチゲート構造６０の第１幅ＷＴ１とほぼ等しいことが好ましい（ＷＴＣ＝ＷＴ１）。幅ＷＴＣは、第２トレンチゲート構造７０の第２幅ＷＴ２とほぼ等しいことが好ましい（ＷＴＣ＝ＷＴ２）。
トレンチコンタクト構造１２０は、ボディ領域５５を貫通し、ドリフト領域５４に達している。トレンチコンタクト構造１２０の深さＤＴＣは、１μｍ以上１０μｍ以下であってもよい。深さＤＴＣは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。深さＤＴＣは、２μｍ以上６μｍ以下であることが好ましい。

深さＤＴＣは、第１トレンチゲート構造６０の第１深さＤＴ１とほぼ等しいことが好ましい（ＤＴＣ＝ＤＴ１）。深さＤＴＣは、第２トレンチゲート構造７０の第２深さＤＴ２とほぼ等しいことが好ましい（ＤＴＣ＝ＤＴ２）。
トレンチコンタクト構造１２０は、一方側の第１側壁１２１、他方側の第２側壁１２２、ならびに、第１側壁１２１および第２側壁１２２を接続する底壁１２３を含む。以下では、第１側壁１２１、第２側壁１２２および底壁１２３を纏めて「内壁」ということがある。第１側壁１２１は、第１トレンチゲート構造６０および第２トレンチゲート構造７０に接続された接続面である。

第１側壁１２１、第２側壁１２２および底壁１２３は、ドリフト領域５４内に位置している。第１側壁１２１および第２側壁１２２は、法線方向Ｚに沿って延びている。第１側壁１２１および第２側壁１２２は、第１主面３に対して垂直に形成されていてもよい。
半導体層２内において第１側壁１２１が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２側壁１２２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。トレンチコンタクト構造１２０は、断面視において半導体層２の第１主面３側から底壁１２３側に向けて幅ＷＴＣが狭まる先細り形状（テーパ形状）に形成されていてもよい。

底壁１２３は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。底壁１２３は、ドリフト領域５４の底部に向かう凸湾曲状に形成されている。底壁１２３は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の間隔ＩＴＣを空けて第１主面３側の領域に位置している。間隔ＩＴＣは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。間隔ＩＴＣは、１μｍ以上５μｍ以下であることが好ましい。

間隔ＩＴＣは、第１トレンチゲート構造６０の第１間隔ＩＴ１とほぼ等しいことが好ましい（ＩＴＣ＝ＩＴ１）。間隔ＩＴＣは、第２トレンチゲート構造７０の第２間隔ＩＴ２とほぼ等しいことが好ましい（ＩＴＣ＝ＩＴ２）。
トレンチコンタクト構造１２０は、コンタクトトレンチ１３１、コンタクト絶縁層１３２およびコンタクト電極１３３を含む。コンタクトトレンチ１３１は、半導体層２の第１主面３を第２主面４側に向けて掘り下げることによって形成されている。

コンタクトトレンチ１３１は、トレンチコンタクト構造１２０の第１側壁１２１、第２側壁１２２および底壁１２３を区画している。以下では、トレンチコンタクト構造１２０の第１側壁１２１、第２側壁１２２および底壁１２３を、コンタクトトレンチ１３１の第１側壁１２１、第２側壁１２２および底壁１２３ともいう。
コンタクトトレンチ１３１の第１側壁１２１は、第１ゲートトレンチ８１の第１側壁６１および第２側壁６２に連通している。コンタクトトレンチ１３１の第１側壁１２１は、第２ゲートトレンチ１０１の第１側壁７１および第２側壁７２に連通している。コンタクトトレンチ１３１は、第１ゲートトレンチ８１および第２ゲートトレンチ１０１との間で１つのトレンチを形成している。

コンタクト絶縁層１３２は、コンタクトトレンチ１３１の内壁に沿って膜状に形成されている。コンタクト絶縁層１３２は、コンタクトトレンチ１３１内において凹状の空間を区画している。コンタクト絶縁層１３２においてコンタクトトレンチ１３１の底壁１２３を被覆する部分は、コンタクトトレンチ１３１の底壁１２３に倣って形成されている。
コンタクト絶縁層１３２は、第１底側絶縁層８４（第２底側絶縁層１０４）と同様の態様で、コンタクトトレンチ１３１内においてＵ字状に窪んだＵ字空間を区画している。つまり、コンタクト絶縁層１３２は、コンタクトトレンチ１３１の底壁１２３側の領域が拡張され、先細りが抑制されたＵ字空間を区画している。このようなＵ字空間は、たとえば、コンタクト絶縁層１３２の内壁に対するエッチング法（たとえばウエットエッチング法）によって形成される。

コンタクト絶縁層１３２は、第７厚さＴ７を有している。第７厚さＴ７は、１５００Å以上４０００Å以下であってもよい。第７厚さＴ７は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第７厚さＴ７は、１８００Å以上３５００Å以下であることが好ましい。

第７厚さＴ７は、トレンチコンタクト構造１２０の幅ＷＴＣに応じて、４０００Å以上１２０００Å以下であってもよい。第７厚さＴ７は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、または、１１０００Å以上１２０００Å以下であってもよい。この場合、コンタクト絶縁層１３２の厚化によって半導体装置１の耐圧を高めることができる。

第７厚さＴ７は、第１底側絶縁層８４の第１厚さＴ１とほぼ等しいことが好ましい（Ｔ７＝Ｔ１）。第７厚さＴ７は、第２底側絶縁層１０４の第４厚さＴ４とほぼ等しいことが好ましい（Ｔ７＝Ｔ４）。
コンタクト絶縁層１３２は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。コンタクト絶縁層１３２は、第１絶縁層８２（第２絶縁層１０２）と同一の絶縁材料からなることが好ましい。コンタクト絶縁層１３２は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

コンタクト絶縁層１３２は、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の連通部において第１絶縁層８２と一体を成している。コンタクト絶縁層１３２は、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の連通部において第２絶縁層１０２と一体を成している。
コンタクト絶縁層１３２は、この形態では、第１ゲートトレンチ８１の一端部および第２ゲートトレンチ１０１の一端部に引き出された引き出し絶縁層１３２Ａを有している。引き出し絶縁層１３２Ａは、連通部を横切って第１ゲートトレンチ８１の一端部の内壁を被覆している。引き出し絶縁層１３２Ａは、連通部を横切って第２ゲートトレンチ１０１の一端部の内壁を被覆している。

引き出し絶縁層１３２Ａは、第１ゲートトレンチ８１内において第１底側絶縁層８４および第１開口側絶縁層８５と一体を成している。引き出し絶縁層１３２Ａは、第１ゲートトレンチ８１の一端部の内壁において、第１底側絶縁層８４と共にＵ字空間を区画している。
引き出し絶縁層１３２Ａは、第２ゲートトレンチ１０１内において第２底側絶縁層１０４および第２開口側絶縁層１０５と一体を成している。引き出し絶縁層１３２Ａは、第２ゲートトレンチ１０１の一端部の内壁において、第２底側絶縁層１０４と共にＵ字空間を区画している。

コンタクト電極１３３は、コンタクト絶縁層１３２を挟んでコンタクトトレンチ１３１に埋め込まれている。コンタクト電極１３３は、第１電極８３および第２電極１０３とは異なり、一体物としてコンタクトトレンチ１３１に埋め込まれている。コンタクト電極１３３は、コンタクトトレンチ１３１から露出する上端部、コンタクト絶縁層１３２に接する下端部を有している。

コンタクト電極１３３の下端部は、第１底側電極８６（第２底側電極１０６）と同様の態様で、コンタクトトレンチ１３１の底壁１２３に向かう凸湾曲状に形成されている。コンタクト電極１３３の下端部は、より具体的には、コンタクト絶縁層１３２によって区画されたＵ字空間の底壁に倣って形成されており、底壁１２３に向かう滑らかな凸湾曲状に形成されている。

このような構造によれば、コンタクト電極１３３に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、コンタクト絶縁層１３２の拡張されたＵ字空間にコンタクト電極１３３を埋設することにより、コンタクト電極１３３が上端部から下端部に向けて先細り形状になることを適切に抑制できる。これにより、コンタクト絶縁層１３２の下端部に対する局所的な電界集中を適切に抑制できる。

コンタクト電極１３３は、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の接続部において第１底側電極８６に電気的に接続されている。コンタクト電極１３３は、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の接続部において第２底側電極１０６に電気的に接続されている。これにより、第２底側電極１０６は、第１底側電極８６に電気的に接続されている。

コンタクト電極１３３は、より具体的には、第１ゲートトレンチ８１の一端部および第２ゲートトレンチ１０１の一端部に引き出された引き出し電極１３３Ａを有している。引き出し電極１３３Ａは、第１ゲートトレンチ８１およびコンタクトトレンチ１３１の間の連通部を横切って第１ゲートトレンチ８１内に位置している。引き出し電極１３３Ａは、さらに、第２ゲートトレンチ１０１およびコンタクトトレンチ１３１の間の連通部を横切って第２ゲートトレンチ１０１内に位置している。

引き出し電極１３３Ａは、第１ゲートトレンチ８１内においてコンタクト絶縁層１３２によって区画されたＵ字空間に埋め込まれている。引き出し電極１３３Ａは、第１ゲートトレンチ８１内において第１底側電極８６と一体を成している。これにより、コンタクト電極１３３は、第１底側電極８６に電気的に接続されている。
第１ゲートトレンチ８１内においてコンタクト電極１３３および第１開口側電極８７の間には、第１中間絶縁層８８が介在している。これにより、コンタクト電極１３３は、第１ゲートトレンチ８１内において第１開口側電極８７から電気的に絶縁されている。

引き出し電極１３３Ａは、第２ゲートトレンチ１０１内においてコンタクト絶縁層１３２によって区画されたＵ字空間に埋め込まれている。引き出し電極１３３Ａは、第２ゲートトレンチ１０１内において第２底側電極１０６と一体を成している。これにより、コンタクト電極１３３は、第２底側電極１０６に電気的に接続されている。
第２ゲートトレンチ１０１内においてコンタクト電極１３３および第２開口側電極１０７の間には、第２中間絶縁層１０８が介在している。これにより、コンタクト電極１３３は、第２ゲートトレンチ１０１内において第２開口側電極１０７から電気的に絶縁されている。

コンタクト電極１３３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。コンタクト電極１３３は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。コンタクト電極１３３は、第１底側電極８６および第２底側電極１０６と同一の導電材料を含むことが好ましい。

コンタクト電極１３３においてコンタクトトレンチ１３１から露出する露出部は、この形態では、第１主面３に対してコンタクトトレンチ１３１の底壁１２３側に位置している。コンタクト電極１３３の露出部は、コンタクトトレンチ１３１の底壁１２３に向かう湾曲状に形成されている。
コンタクト電極１３３の露出部は、膜状に形成された第３キャップ絶縁層１３９によって被覆されている。第３キャップ絶縁層１３９は、コンタクトトレンチ１３１内においてコンタクト絶縁層１３２に連なっている。第３キャップ絶縁層１３９は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。

図５～図１１を参照して、半導体層２の第１主面３の上には、主面絶縁層１４１が形成されている。主面絶縁層１４１は、第１主面３を選択的に被覆している。主面絶縁層１４１は、第１絶縁層８２、第２絶縁層１０２およびコンタクト絶縁層１３２に連なっている。主面絶縁層１４１は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。主面絶縁層１４１は、第１絶縁層８２、第２絶縁層１０２およびコンタクト絶縁層１３２と同一の絶縁材料からなることが好ましい。主面絶縁層１４１は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

主面絶縁層１４１の上には、層間絶縁層１４２が形成されている。層間絶縁層１４２は、主面絶縁層１４１の厚さを超える厚さを有していてもよい。層間絶縁層１４２は、主面絶縁層１４１のほぼ全域を被覆している。層間絶縁層１４２は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。

層間絶縁層１４２は、この形態では、酸化シリコンの一例としてのＵＳＧ（Undoped Silica Glass）層を含む。層間絶縁層１４２は、ＵＳＧ層からなる単層構造を有していてもよい。層間絶縁層１４２は、平坦化された主面を有していてもよい。層間絶縁層１４２の主面は、ＣＭＰ（Chemical Mechanical Polishing）法によって研削された研削面であってもよい。

層間絶縁層１４２は、酸化シリコンの一例としてのＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。層間絶縁層１４２は、半導体層２側からこの順に積層されたＰＳＧ層およびＢＰＳＧ層を含む積層構造を有していてもよい。層間絶縁層１４２は、第１主面３側からこの順に積層されたＢＰＳＧ層およびＰＳＧ層を含む積層構造を有していてもよい。

図５および図６を参照して、出力領域６において層間絶縁層１４２には、第１プラグ電極１４３、第２プラグ電極１４４、第３プラグ電極１４５および第４プラグ電極１４６が埋め込まれている。この形態では、複数の第１プラグ電極１４３、複数の第２プラグ電極１４４、複数の第３プラグ電極１４５および複数の第４プラグ電極１４６が、層間絶縁層１４２に埋め込まれている。第１プラグ電極１４３、第２プラグ電極１４４、第３プラグ電極１４５および第４プラグ電極１４６は、タングステンをそれぞれ含んでいてもよい。

複数の第１プラグ電極１４３は、層間絶縁層１４２において第１トレンチゲート構造６０の第１開口側電極８７を被覆する部分にそれぞれ埋め込まれている。複数の第１プラグ電極１４３は、この形態では、第１トレンチゲート構造６０の一端部側の領域において層間絶縁層１４２を貫通し、１対１対応の関係で複数の第１開口側電極８７に接続されている。

むろん、１つの第１開口側電極８７に対して複数の第１プラグ電極１４３が接続されていてもよい。図示は省略されるが、複数の第１プラグ電極１４３は、一端部側の領域と同様の態様で、層間絶縁層１４２において第１トレンチゲート構造６０の他端部側の領域を被覆する部分にも埋め込まれている。
複数の第１プラグ電極１４３は、この形態では、第１方向Ｘに沿って一列に間隔を空けて配列されている。各第１プラグ電極１４３は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第１プラグ電極１４３は、この形態では、平面視において四角形状に形成されている。

複数の第２プラグ電極１４４は、層間絶縁層１４２において第２トレンチゲート構造７０の第２開口側電極１０７を被覆する部分にそれぞれ埋め込まれている。複数の第２プラグ電極１４４は、この形態では、第２トレンチゲート構造７０の一端部側の領域において層間絶縁層１４２を貫通し、１対１対応の関係で複数の第２開口側電極１０７に接続されている。

むろん、１つの第２開口側電極１０７に対して複数の第２プラグ電極１４４が接続されていてもよい。図示は省略されるが、複数の第２プラグ電極１４４は、一端部側の領域と同様の態様で、層間絶縁層１４２において第２トレンチゲート構造７０の他端部側の領域を被覆する部分にも埋め込まれている。
複数の第２プラグ電極１４４は、この形態では、第１方向Ｘに沿って一列に間隔を空けて配列されている。各第２プラグ電極１４４は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第２プラグ電極１４４は、この形態では、平面視において四角形状に形成されている。

複数の第３プラグ電極１４５は、層間絶縁層１４２においてコンタクト電極１３３を被覆する部分にそれぞれ埋め込まれている。複数の第３プラグ電極１４５は、層間絶縁層１４２を貫通し、コンタクト電極１３３に接続されている。
図示は省略されるが、複数の第３プラグ電極１４５は、一端部側の領域と同様の態様で、層間絶縁層１４２において他方側のトレンチコンタクト構造１２０のコンタクト電極１３３を被覆する部分にも埋め込まれている。

複数の第３プラグ電極１４５は、この形態では、第１方向Ｘに沿って一列に間隔を空けて配列されている。各第３プラグ電極１４５は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第３プラグ電極１４５は、この形態では、平面視において四角形状に形成されている。

複数の第４プラグ電極１４６は、層間絶縁層１４２において複数のセル領域７５を被覆する部分にそれぞれ埋め込まれている。各第４プラグ電極１４６は、層間絶縁層１４２を貫通し、各セル領域７５にそれぞれ接続されている。各第４プラグ電極１４６は、より具体的には、各セル領域７５において、第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３に電気的に接続されている。

各第４プラグ電極１４６は、平面視において各セル領域７５に沿って延びる帯状に形成されている。各第４プラグ電極１４６の第２方向Ｙの長さは、各セル領域７５の第２方向Ｙの長さ未満であってもよい。
むろん、各セル領域７５には、複数の第４プラグ電極１４６が接続されていてもよい。この場合、複数の第４プラグ電極１４６は、各セル領域７５に沿って間隔を空けて形成される。さらにこの場合、各第４プラグ電極１４６は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。

出力領域６において層間絶縁層１４２の上には、前述のソース電極１２およびゲート制御配線１７が形成されている。ソース電極１２は、層間絶縁層１４２の上において複数の第４プラグ電極１４６に一括して電気的に接続されている。ソース電極１２には、基準電圧（たとえばグランド電圧）が印加される。基準電圧は、複数の第４プラグ電極１４６を介して第１ソース領域９２、第１コンタクト領域９３、第２ソース領域１１２および第２コンタクト領域１１３に伝達される。

ゲート制御配線１７のうちの第１ゲート制御配線１７Ａは、層間絶縁層１４２の上において複数の第１プラグ電極１４３に電気的に接続されている。第１ゲート制御配線１７Ａには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、第１ゲート制御配線１７Ａおよび複数の第１プラグ電極１４３を介して第１開口側電極８７に伝達される。

ゲート制御配線１７のうちの第２ゲート制御配線１７Ｂは、層間絶縁層１４２の上において複数の第２プラグ電極１４４に電気的に接続されている。第２ゲート制御配線１７Ｂには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、第２ゲート制御配線１７Ｂおよび複数の第２プラグ電極１４４を介して第２開口側電極１０７に伝達される。

ゲート制御配線１７のうちの第３ゲート制御配線１７Ｃは、層間絶縁層１４２の上において複数の第３プラグ電極１４５に電気的に接続されている。第３ゲート制御配線１７Ｃには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、第３ゲート制御配線１７Ｃおよび複数の第３プラグ電極１４５を介してコンタクト電極１３３に伝達される。つまり、コントロールＩＣ１０からのゲート制御信号は、コンタクト電極１３３を介して第１底側電極８６および第２底側電極１０６に伝達される。

第１ＭＩＳＦＥＴ５６（第１トレンチゲート構造６０）および第２ＭＩＳＦＥＴ５７（第２トレンチゲート構造７０）が共にオフ状態に制御される場合、第１チャネル領域９１および第２チャネル領域１１１は共にオフ状態に制御される。
第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７が共にオン状態に制御される場合、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される（Ｆｕｌｌ－ＯＮ制御）。

第１ＭＩＳＦＥＴ５６がオン状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオフ状態に制御される場合、第１チャネル領域９１はオン状態に制御され、第２チャネル領域１１１はオフ状態に制御される（第１Ｈａｌｆ－ＯＮ制御）。
第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される場合、第１チャネル領域９１はオフ状態に制御され、第２チャネル領域１１１はオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。

このようにして、パワーＭＩＳＦＥＴ９では、１つの出力領域６に形成された第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を利用して、Ｆｕｌｌ－ＯＮ制御、第１Ｈａｌｆ－ＯＮ制御および第２Ｈａｌｆ－ＯＮ制御を含む複数種の制御が実現される。
第１ＭＩＳＦＥＴ５６を駆動させるとき（つまり、ゲートのオン制御時）、第１底側電極８６にオン信号Ｖｏｎが印加され、第１開口側電極８７にオン信号Ｖｏｎが印加されてもよい。この場合、第１底側電極８６および第１開口側電極８７は、ゲート電極として機能する。

これにより、第１底側電極８６および第１開口側電極８７の間の電圧降下を抑制できるから、第１底側電極８６および第１開口側電極８７の間の電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。
第１ＭＩＳＦＥＴ５６を駆動させるとき（つまり、ゲートのオン制御時）、第１底側電極８６にオフ信号Ｖｏｆｆ（たとえば基準電圧）が印加され、第１開口側電極８７にオン信号Ｖｏｎが印加されてもよい。この場合、第１底側電極８６がフィールド電極として機能する一方で、第１開口側電極８７がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。

第２ＭＩＳＦＥＴ５７を駆動させるとき（つまり、ゲートのオン制御時）、第２底側電極１０６にオン信号Ｖｏｎが印加され、第２開口側電極１０７にオン信号Ｖｏｎが印加されてもよい。この場合、第２底側電極１０６および第２開口側電極１０７は、ゲート電極として機能する。
これにより、第２底側電極１０６および第２開口側電極１０７の間の電圧降下を抑制できるから、第２底側電極１０６および第２開口側電極１０７の間の電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。

第２ＭＩＳＦＥＴ５７を駆動させるとき（つまり、ゲートのオン制御時）、第２底側電極１０６にオフ信号Ｖｏｆｆ（基準電圧）が印加され、第２開口側電極１０７にオン信号Ｖｏｎが印加されてもよい。この場合、第２底側電極１０６がフィールド電極として機能する一方で、第２開口側電極１０７がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。

図７および図８を参照して、第１チャネル領域９１は、各セル領域７５において第１チャネル面積Ｓ１で形成されている。第１チャネル面積Ｓ１は、各セル領域７５に形成された複数の第１ソース領域９２のトータル平面面積によって定義される。
第１チャネル領域９１は、各セル領域７５において第１チャネル割合Ｒ１（第１割合）で形成されている。第１チャネル割合Ｒ１は、各セル領域７５の平面面積を１００％としたとき、各セル領域７５において第１チャネル面積Ｓ１が占める割合である。

第１チャネル割合Ｒ１は、０％以上５０％以下の範囲で調整される。第１チャネル割合Ｒ１は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第１チャネル割合Ｒ１は、１０％以上３５％以下であることが好ましい。

第１チャネル割合Ｒ１が５０％の場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２のほぼ全域に第１ソース領域９２が形成される。この場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に第１コンタクト領域９３は形成されない。第１チャネル割合Ｒ１は、５０％未満であることが好ましい。
第１チャネル割合Ｒ１が０％の場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２に第１ソース領域９２は形成されない。この場合、第１トレンチゲート構造６０の第１側壁６１および第２側壁６２にボディ領域５５および／または第１コンタクト領域９３だけが形成される。第１チャネル割合Ｒ１は、０％を超えることが好ましい。この形態では、第１チャネル割合Ｒ１が２５％である例が示されている。

第２チャネル領域１１１は、各セル領域７５において第２チャネル面積Ｓ２で形成されている。第２チャネル面積Ｓ２は、各セル領域７５に形成された複数の第２ソース領域１１２のトータル平面面積によって定義される。
第２チャネル領域１１１は、各セル領域７５において第２チャネル割合Ｒ２（第２割合）で形成されている。第２チャネル割合Ｒ２は、各セル領域７５の平面面積を１００％としたとき、各セル領域７５において第２チャネル面積Ｓ２が占める割合である。

第２チャネル割合Ｒ２は、０％以上５０％以下の範囲で調整される。第２チャネル割合Ｒ２は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第２チャネル割合Ｒ２は、１０％以上３５％以下であることが好ましい。

第２チャネル割合Ｒ２が５０％の場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２のほぼ全域に第２ソース領域１１２が形成される。この場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に第２コンタクト領域１１３は形成されない。第２チャネル割合Ｒ２は、５０％未満であることが好ましい。
第２チャネル割合Ｒ２が０％の場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２に第２ソース領域１１２は形成されない。この場合、第２トレンチゲート構造７０の第１側壁７１および第２側壁７２にボディ領域５５および／または第２コンタクト領域１１３だけが形成される。第２チャネル割合Ｒ２は、０％を超えることが好ましい。この形態では、第２チャネル割合Ｒ２が２５％である例が示されている。

このように、第１チャネル領域９１および第２チャネル領域１１１は、各セル領域７５において０％以上１００％以下（好ましくは０％を超えて１００％未満）の総チャネル割合ＲＴ（ＲＴ＝Ｒ１＋Ｒ２）で形成される。
各セル領域７５における総チャネル割合ＲＴは、この形態では、５０％である。この形態では、全ての総チャネル割合ＲＴがほぼ等しい値に設定されている。したがって、出力領域６内（単位面積）における平均チャネル割合ＲＡＶは５０％となる。平均チャネル割合ＲＡＶは、全ての総チャネル割合ＲＴの和を、総チャネル割合ＲＴの総数で除したものである。

以下、図１２Ａおよび図１２Ｂに、平均チャネル割合ＲＡＶを調整した場合の形態例を示す。図１２Ａは、図７に対応する領域の断面斜視図であって、第２形態例に係るチャネル構造を含む形態を示す断面斜視図である。図１２Ｂは、図７に対応する領域の断面斜視図であって、第３形態例に係るチャネル構造を含む形態を示す断面斜視図である。
図１２Ａでは、平均チャネル割合ＲＡＶが約６６％に調整された場合の形態例が示されている。各セル領域７５の総チャネル割合ＲＴは、約６６％である。図１２Ｂでは、平均チャネル割合ＲＡＶが３３％に調整された場合の形態例が示されている。各セル領域７５の総チャネル割合ＲＴは、３３％である。

総チャネル割合ＲＴは、セル領域７５毎に調整されてもよい。つまり、異なる値をそれぞれ有する複数の総チャネル割合ＲＴがセル領域７５毎に適用されてもよい。総チャネル割合ＲＴは、半導体層２の温度上昇に関係している。たとえば、総チャネル割合ＲＴを増加させると、半導体層２の温度が上昇し易くなる。一方で、総チャネル割合ＲＴを減少させると、半導体層２の温度が上昇し難くなる。

これを利用して、総チャネル割合ＲＴは、半導体層２の温度分布に応じて調整されてもよい。たとえば、半導体層２において温度が高まり易い領域の総チャネル割合ＲＴを比較的小さくし、半導体層２において温度が高まり難い領域の総チャネル割合ＲＴを比較的大きくしてもよい。
半導体層２において温度が高まり易い領域として、出力領域６の中央部を例示できる。半導体層２において温度が高まり難い領域として、出力領域６の周縁部を例示できる。むろん、半導体層２の温度分布に応じて総チャネル割合ＲＴを調整しながら、平均チャネル割合ＲＡＶが調整されてもよい。

２０％以上４０％以下（たとえば２５％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり易い領域（たとえば中央部）に複数集約させてもよい。６０％以上８０％以下（たとえば７５％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり難い領域（たとえば周縁部）に複数集約させてもよい。４０％を超えて６０％未満（たとえば５０％）の総チャネル割合ＲＴを有するセル領域７５を、温度が高まり易い領域および温度が高まり難い領域の間の領域に複数集約させてもよい。

さらに、２０％以上４０％以下の総チャネル割合ＲＴ、４０％以上６０％以下の総チャネル割合ＲＴおよび６０％以上８０％以下の総チャネル割合ＲＴが、規則的な配列で、複数のセル領域７５に適用されてもよい。
一例として、２５％（low）→５０％（middle）→７５％（high）の順に繰り返す３種の総チャネル割合ＲＴが、複数のセル領域７５に適用されてもよい。この場合、平均チャネル割合ＲＡＶは、５０％に調整されてもよい。このような構造の場合、比較的簡単な設計で、半導体層２の温度分布に偏りが形成されるのを抑制できる。このような構造を適用した具体的な形態は、次の実施形態に示される。

図１３は、アクティブクランプ耐量Ｅａｃおよび面積抵抗率Ｒｏｎ・Ａの関係を実測によって調べたグラフである。図１３のグラフは、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を同時にオン状態およびオフ状態に制御した場合の特性を示している。
図１３において、縦軸はアクティブクランプ耐量Ｅａｃ［ｍＪ／ｍｍ^２］を示し、横軸は面積抵抗率Ｒｏｎ・Ａ［ｍΩ・ｍｍ^２］を示している。アクティブクランプ耐量Ｅａｃは、図３において述べた通り、逆起電力に対する耐量である。面積抵抗率Ｒｏｎ・Ａは、通常動作時における半導体層２内のオン抵抗を表している。

図１３には、第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４が示されている。第１プロット点Ｐ１、第２プロット点Ｐ２、第３プロット点Ｐ３および第４プロット点Ｐ４は、平均チャネル割合ＲＡＶ（つまり、各セル領域７５に占める総チャネル割合ＲＴ）が６６％、５０％、３３％および２５％に調整された場合の特性をそれぞれ示している。

平均チャネル割合ＲＡＶを増加させた場合、通常動作時において面積抵抗率Ｒｏｎ・Ａが低下し、アクティブクランプ動作時においてアクティブクランプ耐量Ｅａｃが低下した。これとは反対に、平均チャネル割合ＲＡＶを低下させた場合、通常動作時において面積抵抗率Ｒｏｎ・Ａが増加し、アクティブクランプ動作時においてアクティブクランプ耐量Ｅａｃが向上した。

面積抵抗率Ｒｏｎ・Ａを鑑みると、平均チャネル割合ＲＡＶは３３％以上（より具体的には３３％以上１００％未満）であることが好ましい。アクティブクランプ耐量Ｅａｃを鑑みると、平均チャネル割合ＲＡＶは３３％未満（より具体的には０％を超えて３３％未満）であることが好ましい。
平均チャネル割合ＲＡＶの増加に起因して面積抵抗率Ｒｏｎ・Ａが低下したのは、電流経路が増加したためである。平均チャネル割合ＲＡＶの増加に起因してアクティブクランプ耐量Ｅａｃが低下したのは、逆起電力に起因する急激な温度上昇が引き起こされたためである。

とりわけ、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）が比較的大きい場合には、互いに隣り合う第１トレンチゲート構造６０および第２トレンチゲート構造７０の間の領域において局所的かつ急激な温度上昇が発生する可能性が高まる。アクティブクランプ耐量Ｅａｃは、この種の温度上昇に起因して低下したと考えられる。
一方、平均チャネル割合ＲＡＶの低下に起因して面積抵抗率Ｒｏｎ・Ａが増加したのは、電流経路が縮小したためである。平均チャネル割合ＲＡＶの低下に起因してアクティブクランプ耐量Ｅａｃが向上したのは、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）が比較的小さくなり、局所的かつ急激な温度上昇が抑制されたためと考えられる。

図１３のグラフの結果から、平均チャネル割合ＲＡＶ（総チャネル割合ＲＴ）に基づく調整法にはトレードオフの関係が存在するため、当該トレードオフの関係から切り離して優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃを両立することは困難であることが分かる。
この一方、図１３のグラフの結果から、パワーＭＩＳＦＥＴ９において、通常動作時に第１プロット点Ｐ１（ＲＡＶ＝６６％）に近づく動作をさせ、アクティブクランプ動作時に第４プロット点Ｐ４（ＲＡＶ＝２５％）に近づく動作をさせることにより、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃを両立できることが分かる。そこで、この形態では、以下の制御が実施される。

図１４Ａは、図１に示す半導体装置１の第１制御例に係る通常動作を説明するための断面斜視図である。図１４Ｂは、図１に示す半導体装置１の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図１４Ａおよび図１４Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
図１４Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃに第３オン信号Ｖｏｎ３が入力される。

第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、ほぼ等しい電圧をそれぞれ有していてもよい。

この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。
これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図１４Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。チャネル利用率ＲＵは、第１チャネル領域９１および第２チャネル領域１１１のうちオン状態に制御されている第１チャネル領域９１および第２チャネル領域１１１の割合である。

特性チャネル割合ＲＣは、平均チャネル割合ＲＡＶにチャネル利用率ＲＵを乗じた値（ＲＣ＝ＲＡＶ×ＲＵ）である。パワーＭＩＳＦＥＴ９の特性（面積抵抗率Ｒｏｎ・Ａおよびアクティブクランプ耐量Ｅａｃ）は、特性チャネル割合ＲＣに基づいて定められる。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。

一方、図１４Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂに第１クランプオン信号ＶＣｏｎ１が入力され、第３ゲート制御配線１７Ｃに第２クランプオン信号ＶＣｏｎ２が入力される。
オフ信号Ｖｏｆｆ、第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、ほぼ等しい電圧をそれぞれ有していてもよい。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、通常動作時の電圧以下または未満の電圧を有していてもよい。

この場合、第１開口側電極８７がオフ状態となり、第１底側電極８６、第２底側電極１０６および第２開口側電極１０７がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図１４Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。
アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。

第１制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。
図１５Ａは、図１に示す半導体装置１の第２制御例に係る通常動作を説明するための断面斜視図である。図１５Ｂは、図１に示す半導体装置１の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図１５Ａおよび図１５Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。

図１５Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃにオフ信号Ｖｏｆｆが入力される。
第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２およびオフ信号Ｖｏｆｆは、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ほぼ等しい電圧をそれぞれ有していてもよい。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。

この場合、第１開口側電極８７および第２開口側電極１０７がそれぞれオン状態になり、第１底側電極８６および第２底側電極１０６がそれぞれオフ状態になる。つまり、第１開口側電極８７および第２開口側電極１０７がゲート電極として機能する一方で、第１底側電極８６および第２底側電極１０６がフィールド電極として機能する。
これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図１５Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。
一方、図１５Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａに第１オフ信号Ｖｏｆｆ１が入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力され、第３ゲート制御配線１７Ｃに第２オフ信号Ｖｏｆｆ２が入力される。

第１オフ信号Ｖｏｆｆ１、クランプオン信号ＶＣｏｎおよび第２オフ信号Ｖｏｆｆ２は、コントロールＩＣ１０からそれぞれ入力される。第１オフ信号Ｖｏｆｆ１は、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。第２オフ信号Ｖｏｆｆ２は、ゲート閾値電圧Ｖｔｈ未満の電圧値（たとえば基準電圧）を有している。

この場合、第１開口側電極８７、第１底側電極８６および第２底側電極１０６がそれぞれオフ状態となり、第２開口側電極１０７がオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図１５Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。
アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。

第２制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。
図１６は、図１に示す領域XVIの内部構造を示す平面図である。図１７は、図１６に示す領域XVIIの拡大図である。図１８は、図１６から１つの感温ダイオード構造４３１を取り出して示す拡大図である。図１９は、感温ダイオード構造４３１を、領域分離構造４０１および第１トレンチゲート構造６０（第２トレンチゲート構造７０）と共に示す斜視図である。

図２０は、図１９から層間絶縁層１４２の上の構造を取り除いた断面斜視図である。図２１は、図１９から半導体層２の上の構造を取り除いた断面斜視図である。図２２は、図１６のXXII-XXII線に沿う断面図である。図２３は、図１６のXXIII-XXIII線に沿う断面図である。図２４は、図１６のXXIV-XXIV線に沿う断面図である。
図２０～図２２は、感温ダイオード構造４３１、領域分離構造４０１および第１トレンチゲート構造６０（第２トレンチゲート構造７０）を纏めて示す模式図であり、特定箇所の断面斜視図を示していない。

図１および図１６～図２５を参照して、半導体装置１は、半導体層２の第１主面３に形成された１つまたは複数（この形態では２つ）の領域分離構造４０１を含む。領域分離構造４０１は、前述の領域分離構造８の一部によって形成されている。領域分離構造４０１の個数は任意である。領域分離構造４０１は、３つ以上形成されていてもよい。
領域分離構造４０１は、第１主面３において感温デバイス領域４０２および出力領域６を区画している。感温デバイス領域４０２は、この形態では、出力領域６内に区画されている。感温デバイス領域４０２は、前述の過熱保護回路３６の感温ダイオードＤＴが形成される領域である。

領域分離構造４０１は、さらに、出力領域６内において配線通路領域４０３を区画している。配線通路領域４０３は、入力領域７から出力領域６内に向けて延び、入力領域７および感温デバイス領域４０２を接続している。感温デバイス領域４０２および配線通路領域４０３は、入力領域７の一部の領域が出力領域６内に引き延ばされた領域でもある。
領域分離構造４０１は、第１領域分離構造４０１Ａおよび第２領域分離構造４０１Ｂを含む。第１領域分離構造４０１Ａは、平面視において入力領域７から出力領域６に向けて延び、出力領域６内において感温デバイス領域４０２および配線通路領域４０３を区画している。第２領域分離構造４０１Ｂは、平面視において第１領域分離構造４０１Ａの外側から感温デバイス領域４０２および配線通路領域４０３を区画している。第２領域分離構造４０１Ｂは、第１領域分離構造４０１Ａから間隔を空けて形成され、第１領域分離構造４０１Ａに並走している。

複数の領域分離構造４０１は、分離トレンチ４０４、分離絶縁層４０５および分離電極４０６をそれぞれ含む。分離トレンチ４０４は、第１主面３を第２主面４に向けて掘り下げることによって形成されている。分離トレンチ４０４は、エピタキシャル層５２に形成されている。
分離トレンチ４０４の幅ＷＳは、第１ゲートトレンチ８１の幅ＷＴ１を超えている（ＷＴ１＜ＷＳ）。幅ＷＳは、分離トレンチ４０４が延びる方向に直交する方向の幅である。幅ＷＳは、１μｍ以上２μｍ以下であってもよい。幅ＷＳは、１μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、または、１．８μｍ以上２μｍ以下であってもよい。幅ＷＳは、１．２μｍ以上１．８μｍ以下であることが好ましい。

分離トレンチ４０４の深さＤＳは、第１ゲートトレンチ８１の第１深さＤＴ１以上（ＤＴ１≦ＤＳ）であってもよい。深さＤＳは、第１深さＤＴ１以下（ＤＳ≦ＤＴ１）であってもよい。深さＤＳは、第１深さＤＴ１とほぼ等しいことが好ましい（ＤＳ＝ＤＴ１）。
深さＤＳは、１μｍ以上１０μｍ以下であってもよい。深さＤＳは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。深さＤＳは、２μｍ以上６μｍ以下であることが好ましい。

分離絶縁層４０５は、分離トレンチ４０４の内壁に形成されている。分離絶縁層４０５は、分離トレンチ４０４の内壁に沿って膜状に形成されている。これにより、分離絶縁層４０５は、分離トレンチ４０４内においてリセス空間を区画している。
分離絶縁層４０５は、一様な厚さＴＳさを有している。厚さＴＳは、分離トレンチ４０４の内壁の法線方向に沿う厚さである。厚さＴＳは、第１開口側絶縁層８５の第２厚さＴ２を超えている（Ｔ２＜ＴＳ）。厚さＴＳは、第１底側絶縁層８４の第１厚さＴ１とほぼ等しいことが好ましい（ＴＳ＝Ｔ１）。

厚さＴＳは、１５００Å以上４０００Å以下であってもよい。厚さＴＳは、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。厚さＴＳは、１８００Å以上３５００Å以下であることが好ましい。
分離絶縁層４０５は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。分離絶縁層４０５は、第１絶縁層８２と同一の絶縁材料からなることが好ましい。分離絶縁層４０５は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

分離電極４０６は、分離絶縁層４０５を挟んで分離トレンチ４０４に埋め込まれている。分離電極４０６は、より具体的には、分離トレンチ４０４内において分離絶縁層４０５によって区画されたリセス空間に埋設されている。
分離電極４０６は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。分離電極４０６は、この形態では、導電性ポリシリコン層を含む。導電性ポリシリコン層は、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコン層は、ｎ型不純物を含むことが好ましい。

分離電極４０６において分離トレンチ４０４から露出する露出部は、この形態では、第１主面３に対して分離トレンチ４０４の底壁側に位置している。分離電極４０６の露出部は、分離トレンチ４０４の底壁に向かう湾曲状に形成されていてもよい。
分離電極４０６の露出部は、膜状に形成された第４キャップ絶縁層４０７によって被覆されている。第４キャップ絶縁層４０７は、分離トレンチ４０４内において分離絶縁層４０５に連なっている。第４キャップ絶縁層４０７は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。

半導体装置１は、半導体層２の第１主面３に形成されたアノード配線構造４１１を含む。アノード配線構造４１１は、過熱保護回路３６の一つの配線を形成し、感温ダイオードＤＴにアノード電圧を伝達する。アノード配線構造４１１は、入力領域７から配線通路領域４０３を通って感温デバイス領域４０２に引き回されている。
アノード配線構造４１１は、アノードトレンチ４１２、アノード絶縁層４１３およびアノード配線電極４１４を含む。アノードトレンチ４１２は、第１主面３を第２主面４に向けて掘り下げることによって形成されている。アノードトレンチ４１２は、エピタキシャル層５２に形成されている。

アノードトレンチ４１２の幅ＷＡＮは、第１ゲートトレンチ８１の幅ＷＴ１を超えている（ＷＴ１＜ＷＡＮ）。幅ＷＡＮは、アノードトレンチ４１２が延びる方向に直交する方向の幅である。幅ＷＡＮは、分離トレンチ４０４の幅ＷＳとほぼ等しいことが好ましい（ＷＡＮ＝ＷＳ）。
幅ＷＡＮは、１μｍ以上２μｍ以下であってもよい。幅ＷＡＮは、１μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、または、１．８μｍ以上２μｍ以下であってもよい。幅ＷＡＮは、１．２μｍ以上１．８μｍ以下であることが好ましい。

アノードトレンチ４１２の深さＤＡＮは、第１ゲートトレンチ８１の第１深さＤＴ１以上（ＤＴ１≦ＤＡＮ）であってもよい。深さＤＡＮは、第１深さＤＴ１以下（ＤＡＮ≦ＤＴ１）であってもよい。深さＤＡＮは、第１深さＤＴ１とほぼ等しいことが好ましい（ＤＴ１＝ＤＡＮ）。深さＤＡＮは、分離トレンチ４０４の深さＤＳとほぼ等しいことが好ましい（ＤＡＮ＝ＤＳ）。

深さＤＡＮは、１μｍ以上１０μｍ以下であってもよい。深さＤＡＮは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。深さＤＡＮは、２μｍ以上６μｍ以下であることが好ましい。
アノードトレンチ４１２は、感温デバイス領域４０２においてアノード配線トレンチ４１５およびアノード接続トレンチ４１６を含む。アノードトレンチ４１２は、この形態では、複数（４つ）のアノード接続トレンチ４１６を含む。アノード接続トレンチ４１６の個数は、後述する感温ダイオード構造４３１の個数に応じて調整される。

アノード配線トレンチ４１５は、第１方向Ｘに沿って延びる帯状に形成されている。複数のアノード接続トレンチ４１６は、アノード配線トレンチ４１５から感温デバイス領域４０２の内方に向けてそれぞれ帯状に引き出されている。複数のアノード接続トレンチ４１６は、第２方向Ｙに沿う帯状に形成されている。アノード接続トレンチ４１６の引き出し量は任意である。

アノード絶縁層４１３は、アノードトレンチ４１２の内壁に形成されている。アノード絶縁層４１３は、アノードトレンチ４１２の内壁に沿って膜状に形成されている。これにより、アノード絶縁層４１３は、アノードトレンチ４１２内においてリセス空間を区画している。
アノード絶縁層４１３は、一様な厚さＴＡＮを有している。厚さＴＡＮは、アノードトレンチ４１２の内壁の法線方向に沿う厚さである。厚さＴＡＮは、第１開口側絶縁層８５の第２厚さＴ２を超えている（Ｔ２＜ＴＡＮ）。厚さＴＡＮは、第１底側絶縁層８４の第１厚さＴ１とほぼ等しいことが好ましい（Ｔ１＝ＴＡＮ）。アノード絶縁層４１３は、分離絶縁層４０５の厚さＴＳとほぼ等しいことが好ましい（Ｔ１＝ＴＳ）。

厚さＴＡＮは、１５００Å以上４０００Å以下であってもよい。厚さＴＡＮは、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。厚さＴＡＮは、１８００Å以上３５００Å以下であることが好ましい。
アノード絶縁層４１３は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。アノード絶縁層４１３は、第１絶縁層８２と同一の絶縁材料からなることが好ましい。アノード絶縁層４１３は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

アノード配線電極４１４は、アノード絶縁層４１３を挟んでアノードトレンチ４１２に埋め込まれている。アノード配線電極４１４は、より具体的には、アノードトレンチ４１２内においてアノード絶縁層４１３によって区画されたリセス空間に埋設されている。
アノード配線電極４１４は、アノード配線部４１７およびアノード配線接続部４１８を含む。アノード配線部４１７は、アノード配線トレンチ４１５内に位置している。アノード配線接続部４１８は、アノード接続トレンチ４１６内に位置している。

アノード配線電極４１４は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。アノード配線電極４１４は、この形態では、導電性ポリシリコン層を含む。導電性ポリシリコン層は、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコン層は、ｎ型不純物を含むことが好ましい。

アノード配線電極４１４においてアノードトレンチ４１２から露出する露出部は、この形態では、第１主面３に対してアノードトレンチ４１２の底壁側に位置している。アノード配線電極４１４の露出部は、アノードトレンチ４１２の底壁に向かう湾曲状に形成されていてもよい。
アノード配線電極４１４の露出部は、膜状に形成された第５キャップ絶縁層４１９によって被覆されている。第５キャップ絶縁層４１９は、アノードトレンチ４１２内においてアノード絶縁層４１３に連なっている。第５キャップ絶縁層４１９は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。

半導体装置１は、半導体層２の第１主面３に形成されたカソード配線構造４２１を含む。カソード配線構造４２１は、過熱保護回路３６の一つの配線を形成し、感温ダイオードＤＴにカソード電圧を伝達する。カソード配線構造４２１は、入力領域７から配線通路領域４０３を通って感温デバイス領域４０２に引き回されている。
カソード配線構造４２１は、カソードトレンチ４２２、カソード絶縁層４２３およびカソード配線電極４２４を含む。カソードトレンチ４２２は、第１主面３を第２主面４に向けて掘り下げることによって形成されている。カソードトレンチ４２２は、エピタキシャル層５２に形成されている。

カソードトレンチ４２２の幅ＷＫＴは、第１ゲートトレンチ８１の幅ＷＴ１を超えている（ＷＴ１＜ＷＫＴ）。幅ＷＫＴは、カソードトレンチ４２２が延びる方向に直交する方向の幅である。幅ＷＫＴは、アノードトレンチ４１２の幅ＷＡＮとほぼ等しいことが好ましい（ＷＫＴ＝ＷＡＮ）。幅ＷＫＴは、分離トレンチ４０４の幅ＷＳとほぼ等しいことが好ましい（ＷＫＴ＝ＷＳ）。

幅ＷＫＴは、１μｍ以上２μｍ以下であってもよい。幅ＷＫＴは、１μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、または、１．８μｍ以上２μｍ以下であってもよい。幅ＷＫＴは、１．２μｍ以上１．８μｍ以下であることが好ましい。
カソードトレンチ４２２の深さＤＫＴは、第１ゲートトレンチ８１の第１深さＤＴ１以上（ＤＴ１≦ＤＫＴ）であってもよい。深さＤＫＴは、第１深さＤＴ１以下（ＤＫＴ≦ＤＴ１）であってもよい。深さＤＫＴは、第１深さＤＴ１とほぼ等しいことが好ましい（ＤＴ１＝ＤＫＴ）。深さＤＫＴは、アノードトレンチ４１２の深さＤＡＮとほぼ等しいことが好ましい（ＤＫＴ＝ＤＡＮ）。

深さＤＫＴは、１μｍ以上１０μｍ以下であってもよい。深さＤＫＴは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。深さＤＫＴは、２μｍ以上６μｍ以下であることが好ましい。
カソードトレンチ４２２は、感温デバイス領域４０２においてカソード配線トレンチ４２５およびカソード接続トレンチ４２６を含む。カソードトレンチ４２２は、この形態では、複数（４つ）のカソード接続トレンチ４２６を含む。カソード接続トレンチ４２６の個数は、後述する感温ダイオード構造４３１の個数に応じて調整される。

カソード配線トレンチ４２５は、アノード配線トレンチ４１５（アノード接続トレンチ４１６）から第２方向Ｙに間隔を空けて形成され、第１方向Ｘに沿って延びる帯状に形成されている。複数のカソード接続トレンチ４２６は、カソード配線トレンチ４２５から感温デバイス領域４０２の内方に向けてそれぞれ帯状に引き出されている。
複数のカソード接続トレンチ４２６は、より具体的には、カソード配線トレンチ４２５からアノード配線トレンチ４１５に向けて引き出されている。複数のカソード接続トレンチ４２６は、第２方向Ｙに沿う帯状に形成されている。複数のカソード接続トレンチ４２６は、平面視においてアノード接続トレンチ４１６の延長線上から第１方向Ｘにずれて形成されている。カソード接続トレンチ４２６の引き出し量は任意である。

カソード絶縁層４２３は、カソードトレンチ４２２の内壁に形成されている。カソード絶縁層４２３は、カソードトレンチ４２２の内壁に沿って膜状に形成されている。これにより、カソード絶縁層４２３は、カソードトレンチ４２２内においてリセス空間を区画している。
カソード絶縁層４２３は、一様な厚さＴＫＴを有している。厚さＴＫＴは、カソードトレンチ４２２の内壁の法線方向に沿う厚さである。厚さＴＫＴは、第１開口側絶縁層８５の第２厚さＴ２を超えている（Ｔ２＜ＴＫＴ）。厚さＴＫＴは、第１底側絶縁層８４の第１厚さＴ１とほぼ等しいことが好ましい（Ｔ１＝ＴＫＴ）。厚さＴＫＴは、分離絶縁層４０５の厚さＴＳとほぼ等しいことが好ましい（ＴＫＴ＝ＴＳ）。厚さＴＫＴは、アノード絶縁層４１３の厚さＴＡＮとほぼ等しいことが好ましい（ＴＫＴ＝ＴＡＮ）。

厚さＴＫＴは、１５００Å以上４０００Å以下であってもよい。厚さＴＫＴは、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。厚さＴＫＴは、１８００Å以上３５００Å以下であることが好ましい。
カソード絶縁層４２３は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。カソード絶縁層４２３は、第１絶縁層８２と同一の絶縁材料からなることが好ましい。カソード絶縁層４２３は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

カソード配線電極４２４は、カソード絶縁層４２３を挟んでカソードトレンチ４２２に埋め込まれている。カソード配線電極４２４は、より具体的には、カソードトレンチ４２２内においてカソード絶縁層４２３によって区画されたリセス空間に埋設されている。
カソード配線電極４２４は、カソード配線部４２７およびカソード配線接続部４２８を含む。カソード配線部４２７は、カソード配線トレンチ４２５内に位置している。カソード配線接続部４２８は、カソード接続トレンチ４２６内に位置している。

カソード配線電極４２４は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。カソード配線電極４２４は、この形態では、導電性ポリシリコン層を含む。導電性ポリシリコン層は、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコン層は、ｎ型不純物を含むことが好ましい。

カソード配線電極４２４においてカソードトレンチ４２２から露出する露出部は、この形態では、第１主面３に対してカソードトレンチ４２２の底壁側に位置している。カソード配線電極４２４の露出部は、カソードトレンチ４２２の底壁に向かう湾曲状に形成されていてもよい。
カソード配線電極４２４の露出部は、膜状に形成された第６キャップ絶縁層４２９によって被覆されている。第６キャップ絶縁層４２９は、カソードトレンチ４２２内においてカソード絶縁層４２３に連なっている。第６キャップ絶縁層４２９は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。

半導体装置１は、感温デバイス領域４０２に形成された感温ダイオードＤＴを含む。感温ダイオードＤＴは、領域分離構造４０１を挟んでパワーＭＩＳＦＥＴ９によって取り囲まれている。感温デバイス領域４０２は、領域分離構造４０１によってパワーＭＩＳＦＥＴ９から電気的に絶縁されている。感温ダイオードＤＴを出力領域６内に形成することにより、パワーＭＩＳＦＥＴ９の温度を適切に監視できる。

感温ダイオードＤＴは、感温デバイス領域４０２においてアノード配線トレンチ４１５およびカソード配線トレンチ４２５に挟まれた領域に形成されている。感温ダイオードＤＴは、半導体層２の第１主面３に形成された１つまたは複数（この形態では１２個）の感温ダイオード構造４３１を含む。
複数の感温ダイオード構造４３１は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて形成されている。複数の感温ダイオード構造４３１は、この形態では、平面視において３行４列の行列状に配列されている。複数の感温ダイオード構造４３１は、行方向（第１方向Ｘ）にほぼ等しいピッチで配列されている。複数の感温ダイオード構造４３１は、列方向（第２方向Ｙ）にほぼ等しいピッチで配列されている。

複数の感温ダイオード構造４３１の第１行目、第２行目および第３行目は、カソード配線トレンチ４２５からアノード配線トレンチ４１５に向けてこの順に定義される。複数の感温ダイオード構造４３１の第１列目、第２列目、第３列目および第４列目は、アノード配線トレンチ４１５（カソード配線トレンチ４２５）の基端部から先端部に向けてこの順に定義される。アノード配線トレンチ４１５（カソード配線トレンチ４２５）の基端部は、配線通路領域４０３側の端部である。

複数の感温ダイオード構造４３１は、同様の構造をそれぞれ有している。以下では、１つの感温ダイオード構造４３１を例にとって説明する。感温ダイオード構造４３１は、ダイオードトレンチ４３２、ダイオード絶縁層４３３およびポリシリコン層４３４を含む。ダイオードトレンチ４３２は、第１主面３を第２主面４に向けて掘り下げることによって形成されている。ダイオードトレンチ４３２は、エピタキシャル層５２に形成されている。

ダイオードトレンチ４３２の深さＤＤは、第１ゲートトレンチ８１の第１深さＤＴ１以上（ＤＴ１≦ＤＤ）であってもよい。深さＤＤは、第１深さＤＴ１以下（ＤＤ≦ＤＴ１）であってもよい。深さＤＤは、第１深さＤＴ１とほぼ等しいことが好ましい（ＤＤ＝ＤＴ１）。深さＤＤは、分離トレンチ４０４の深さＤＳとほぼ等しいことが好ましい（ＤＳ＝ＤＤ）。深さＤＤは、アノードトレンチ４１２の深さＤＡＮとほぼ等しいことが好ましい（ＤＤ＝ＤＡＮ）。深さＤＤは、カソードトレンチ４２２の深さＤＫＴとほぼ等しいことが好ましい（ＤＤ＝ＤＫＴ）。

深さＤＤは、１μｍ以上１０μｍ以下であってもよい。深さＤＤは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。深さＤＤは、２μｍ以上６μｍ以下であることが好ましい。
ダイオードトレンチ４３２は、より具体的には、環状トレンチ４３５、第１接続トレンチ４３６および第２接続トレンチ４３７を含む。環状トレンチ４３５は、この形態では、平面視において四角環状に形成されている。環状トレンチ４３５は、より具体的には、平面視において第２方向Ｙに沿って延びる長方形環状に形成されている。環状トレンチ４３５の平面形状は任意である。環状トレンチ４３５は、平面視において円環状、長円環状または楕円環状に形成されていてもよい。

環状トレンチ４３５は、内周側壁４３８および外周側壁４３９を含む。環状トレンチ４３５は、第１トレンチ部４４１、第２トレンチ部４４２、第３トレンチ部４４３および第４トレンチ部４４４を含む。環状トレンチ４３５の内周側壁４３８および外周側壁４３９は、第１トレンチ部４４１、第２トレンチ部４４２、第３トレンチ部４４３および第４トレンチ部４４４によって形成されている。

第１トレンチ部４４１および第２トレンチ部４４２は、平面視において第１方向Ｘに沿って延び、第２方向Ｙに対向している。第１トレンチ部４４１および第２トレンチ部４４２は、環状トレンチ４３５の短辺を形成している。第３トレンチ部４４３および第４トレンチ部４４４は、平面視において第２方向Ｙに沿って延び、第１方向Ｘに対向している。第３トレンチ部４４３および第４トレンチ部４４４は、環状トレンチ４３５の長辺を形成している。

環状トレンチ４３５の幅ＷＡは、第１ゲートトレンチ８１の幅ＷＴ１を超えている（ＷＴ１＜ＷＡ）。幅ＷＡは、環状トレンチ４３５が延びる方向に直交する方向の幅である。幅ＷＡは、分離トレンチ４０４の幅ＷＳとほぼ等しいことが好ましい（ＷＡ＝ＷＳ）。幅ＷＡは、アノードトレンチ４１２の幅ＷＡＮとほぼ等しいことが好ましい（ＷＡ＝ＷＡＮ）。幅ＷＡは、カソードトレンチ４２２の幅ＷＫＴとほぼ等しいことが好ましい（ＷＡ＝ＷＫＴ）。

幅ＷＡは、１μｍ以上２μｍ以下であってもよい。幅ＷＡは、１μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、または、１．８μｍ以上２μｍ以下であってもよい。幅ＷＡは、１．２μｍ以上１．８μｍ以下であることが好ましい。
第１接続トレンチ４３６は、環状トレンチ４３５の外周側壁４３９に連通している。第１接続トレンチ４３６は、より具体的には、第１トレンチ部４４１の外周側壁４３９に連通している。第１接続トレンチ４３６は、平面視において第１トレンチ部４４１の外周側壁４３９から第１トレンチ部４４１に交差する方向に延びている。第１接続トレンチ４３６は、平面視において第２方向Ｙに沿って帯状に引き出されている。

第１接続トレンチ４３６は、平面視において第３トレンチ部４４３と同一直線状に形成されている。つまり、第１接続トレンチ４３６は、第３トレンチ部４４３との間の１つの直線状のトレンチを形成している。第１接続トレンチ４３６の長さは任意である。第１接続トレンチ４３６の長さは、第３トレンチ部４４３の長さ未満であってもよい。
第１接続トレンチ４３６の幅ＷＣ１は、第１ゲートトレンチ８１の幅ＷＴ１を超えている（ＷＴ１＜ＷＣ１）。幅ＷＣ１は、第１接続トレンチ４３６が延びる方向に直交する方向の幅である。幅ＷＣ１は、環状トレンチ４３５の幅ＷＡとほぼ等しいことが好ましい（ＷＣ１＝ＷＡ）。

幅ＷＣ１は、１μｍ以上２μｍ以下であってもよい。幅ＷＣ１は、１μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、または、１．８μｍ以上２μｍ以下であってもよい。幅ＷＣ１は、１．２μｍ以上１．８μｍ以下であることが好ましい。
第２接続トレンチ４３７は、第１接続トレンチ４３６とは異なる位置において環状トレンチ４３５の外周側壁４３９に連通している。第２接続トレンチ４３７は、より具体的には、第２トレンチ部４４２の外周側壁４３９に連通している。第２接続トレンチ４３７は、平面視において第２トレンチ部４４２の外周側壁４３９から第２トレンチ部４４２に交差する方向に延びている。第２接続トレンチ４３７は、平面視において第２方向Ｙに沿って帯状に引き出されている。

第２接続トレンチ４３７は、平面視において第１接続トレンチ４３６の延長線上から第１方向Ｘにずれて形成されている。第２接続トレンチ４３７は、平面視において第４トレンチ部４４４と同一直線状に形成されている。つまり、第２接続トレンチ４３７は、第４トレンチ部４４４との間の１つの直線状のトレンチを形成している。第２接続トレンチ４３７の長さは、任意である。第２接続トレンチ４３７の長さは、第４トレンチ部４４４の長さ未満であってもよい。

第２接続トレンチ４３７の幅ＷＣ２は、第１ゲートトレンチ８１の幅ＷＴ１を超えている（ＷＴ１＜ＷＣ２）。幅ＷＣ２は、第２接続トレンチ４３７が延びる方向に直交する方向の幅である。幅ＷＣ２は、環状トレンチ４３５の幅ＷＡとほぼ等しいことが好ましい（ＷＣ２＝ＷＡ）。
幅ＷＣ２は、１μｍ以上２μｍ以下であってもよい。幅ＷＣ２は、１μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、または、１．８μｍ以上２μｍ以下であってもよい。幅ＷＣ２は、１．２μｍ以上１．８μｍ以下であることが好ましい。

ダイオード絶縁層４３３は、ダイオードトレンチ４３２の内壁に形成されている。ダイオード絶縁層４３３は、ダイオードトレンチ４３２の内壁に沿って膜状に形成されている。これにより、ダイオード絶縁層４３３は、ダイオードトレンチ４３２内においてリセス空間を区画している。
ダイオード絶縁層４３３は、一様な厚さＴＤＩさを有している。厚さＴＤＩは、ダイオードトレンチ４３２の内壁の法線方向に沿う厚さである。厚さＴＤＩは、第１開口側絶縁層８５の第２厚さＴ２を超えている（Ｔ２＜ＴＤＩ）。厚さＴＤＩは、第１底側絶縁層８４の第１厚さＴ１とほぼ等しいことが好ましい（ＴＤＩ＝Ｔ１）。厚さＴＤＩは、分離絶縁層４０５の厚さＴＳとほぼ等しいことが好ましい（ＴＤＩ＝ＴＳ）。

厚さＴＤＩは、１５００Å以上４０００Å以下であってもよい。厚さＴＤＩは、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。厚さＴＤＩは、１８００Å以上３５００Å以下であることが好ましい。
ダイオード絶縁層４３３は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。ダイオード絶縁層４３３は、第１絶縁層８２と同一の絶縁材料からなることが好ましい。ダイオード絶縁層４３３は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

ポリシリコン層４３４は、ダイオード絶縁層４３３を挟んでダイオードトレンチ４３２に埋め込まれている。ポリシリコン層４３４は、より具体的には、ダイオードトレンチ４３２内においてダイオード絶縁層４３３によって区画されたリセス空間に埋設されている。
ポリシリコン層４３４は、環状部４５１、第１接続部４５２および第２接続部４５３を含む。環状部４５１は、環状トレンチ４３５内に位置している。第１接続部４５２は、第１接続トレンチ４３６内に位置している。第２接続部４５３は、第２接続トレンチ４３７内に位置している。

ポリシリコン層４３４においてダイオードトレンチ４３２から露出する露出部は、この形態では、第１主面３に対してダイオードトレンチ４３２の底壁側に位置している。ポリシリコン層４３４の露出部は、ダイオードトレンチ４３２の底壁に向かう湾曲状に形成されていてもよい。
感温ダイオード構造４３１は、ポリシリコン層４３４に形成されたｐｎ接合構造を含む。ｐｎ接合構造は、ポリシリコン層４３４に形成されたｐ型のウェル領域４６１、ｐ^＋型のアノード領域４６２およびｎ^＋型のカソード領域４６３を含む。

ウェル領域４６１は、ポリシリコン層４３４の表層部に形成されている。ウェル領域４６１は、より具体的には、ポリシリコン層４３４の表層部の全域に形成されている。つまり、ウェル領域４６１は、環状部４５１の表層部、第１接続部４５２の表層部および第２接続部４５３の表層部に形成されている。ウェル領域４６１は、ポリシリコン層４３４の底部から間隔を空けて形成されている。

ウェル領域４６１のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。ウェル領域４６１のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度とほぼ等しいことが好ましい。
ウェル領域４６１の厚さは、ボディ領域５５の厚さとほぼ等しいことが好ましい。ウェル領域４６１の厚さは、０．５μｍ以上２μｍ以下であってもよい。ウェル領域４６１の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。

アノード領域４６２は、ポリシリコン層４３４の表層部に形成されている。アノード領域４６２は、ポリシリコン層４３４の底部から間隔を空けて形成されている。アノード領域４６２は、より具体的には、ウェル領域４６１の表層部に形成されている。アノード領域４６２の底部は、ウェル領域４６１の底部に対してポリシリコン層４３４の露出部側に位置している。

アノード領域４６２は、平面視においてウェル領域４６１を露出させるように環状部４５１の一部の領域に形成されている。アノード領域４６２は、より具体的には、第１トレンチ部４４１に形成されている。
アノード領域４６２は、さらに、第１トレンチ部４４１から第３トレンチ部４４３および第４トレンチ部４４４のいずれか一方または双方に引き出されている。アノード領域４６２は、この形態では、第１トレンチ部４４１から第３トレンチ部４４３および第４トレンチ部４４４に引き出されている。

アノード領域４６２において第３トレンチ部４４３および第４トレンチ部４４４に位置する部分は、第２トレンチ部４４２から第１トレンチ部４４１側に間隔を空けて形成されている。これにより、アノード領域４６２は、ポリシリコン層４３４の環状部４５１においてウェル領域４６１を露出させている。
アノード領域４６２のｐ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。アノード領域４６２のｐ型不純物濃度は、第１コンタクト領域９３のｐ型不純物濃度とほぼ等しいことが好ましい。アノード領域４６２のｐ型不純物濃度は、第２コンタクト領域１１３のｐ型不純物濃度とほぼ等しいことが好ましい。

アノード領域４６２の厚さは、０．０１μｍ以上１．５μｍ以下であってもよい。アノード領域４６２の厚さは、０．０１μｍ以上０．０５μｍ以下、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。

カソード領域４６３は、ポリシリコン層４３４の表層部に形成されている。カソード領域４６３は、ポリシリコン層４３４の底部から間隔を空けて形成されている。カソード領域４６３は、より具体的には、ウェル領域４６１の表層部に形成されている。カソード領域４６３の底部は、ウェル領域４６１の底部に対してポリシリコン層４３４の露出部側に位置している。

カソード領域４６３は、平面視においてウェル領域４６１を露出させるように環状部４５１の一部の領域に形成されている。カソード領域４６３は、アノード領域４６２から間隔を空けて形成されている。カソード領域４６３は、より具体的には、環状部４５１において第２トレンチ部４４２に位置する部分に形成されている。
カソード領域４６３は、さらに、第２トレンチ部４４２から第３トレンチ部４４３および第４トレンチ部４４４のいずれか一方または双方に引き出されている。カソード領域４６３は、この形態では、第２トレンチ部４４２から第３トレンチ部４４３および第４トレンチ部４４４に引き出されている。

カソード領域４６３において第３トレンチ部４４３および第４トレンチ部４４４に位置する部分は、第１トレンチ部４４１から第２トレンチ部４４２側に間隔を空けて形成されている。これにより、カソード領域４６３は、ポリシリコン層４３４の環状部４５１においてウェル領域４６１を露出させている。
カソード領域４６３は、環状部４５１においてウェル領域４６１を挟んでアノード領域４６２と対向している。カソード領域４６３は、アノード領域４６２に電気的に接続されている。カソード領域４６３は、より具体的には、ウェル領域４６１を介してアノード領域４６２に電気的に接続されている。

カソード領域４６３のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。カソード領域４６３のｎ型不純物濃度は、第１ソース領域９２のｎ型不純物濃度とほぼ等しいことが好ましい。
カソード領域４６３の厚さは、第１ソース領域９２の厚さとほぼ等しいことが好ましい。カソード領域４６３の厚さは、０．０１μｍ以上１．５μｍ以下であってもよい。カソード領域４６３の厚さは、０．０１μｍ以上０．０５μｍ以下、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、または、１．２５μｍ以上１．５μｍ以下であってもよい。

カソード領域４６３は、アノード領域４６２との間でｐｎ接合ダイオード４６４を形成する。ｐｎ接合ダイオード４６４は、カソード領域４６３およびアノード領域４６２の間のｐｎ接合部を含む。ｐｎ接合ダイオード４６４は、より具体的には、カソード領域４６３およびアノード領域４６２の間のｐｎ接合部、ならびに、カソード領域４６３およびウェル領域４６１の間のｐｎ接合部を含む。

ウェル領域４６１を形成することによって、ｐｎ接合部から拡がる空乏層を適切に拡張できる。これにより、耐圧を高めることができる。カソード領域４６３およびアノード領域４６２の間のｐｎ接合部だけを含むｐｎ接合ダイオード４６４が形成されてもよい。ただし、この場合には、ｐｎ接合部から拡がる空乏層が狭くなる。したがって、ウェル領域４６１が形成されていることが好ましい。

感温ダイオード構造４３１は、ポリシリコン層４３４に形成されたｐ^＋型のアノードコンタクト領域４６５を含む。アノードコンタクト領域４６５は、ポリシリコン層４３４の第１接続部４５２に形成されている。アノードコンタクト領域４６５は、第１接続部４５２の表層部に形成されている。
アノードコンタクト領域４６５は、ポリシリコン層４３４の底部から間隔を空けて形成されている。アノードコンタクト領域４６５は、ウェル領域４６１の表層部に形成されている。アノードコンタクト領域４６５の底部は、ウェル領域４６１の底部に対してポリシリコン層４３４の露出部側に位置している。

アノードコンタクト領域４６５は、環状部４５１および第１接続部４５２の連通部においてアノード領域４６２と一体を成している。アノードコンタクト領域４６５は、アノード領域４６２のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有している。アノードコンタクト領域４６５は、アノード領域４６２の厚さとほぼ等しい厚さを有している。アノードコンタクト領域４６５は、アノード領域４６２が第１接続部４５２に引き出された部分でもある。

感温ダイオード構造４３１は、ポリシリコン層４３４に形成されたｎ^＋型のカソードコンタクト領域４６６を含む。カソードコンタクト領域４６６は、ポリシリコン層４３４の第２接続部４５３に形成されている。カソードコンタクト領域４６６は、第２接続部４５３の表層部に形成されている。
カソードコンタクト領域４６６は、ポリシリコン層４３４の底部から間隔を空けて形成されている。カソードコンタクト領域４６６は、ウェル領域４６１の表層部に形成されている。カソードコンタクト領域４６６の底部は、ウェル領域４６１の底部に対してポリシリコン層４３４の露出部側に位置している。

カソードコンタクト領域４６６は、環状部４５１および第２接続部４５３の連通部においてカソード領域４６３と一体を成している。カソードコンタクト領域４６６は、カソード領域４６３のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有している。カソードコンタクト領域４６６は、カソード領域４６３の厚さとほぼ等しい厚さを有している。カソードコンタクト領域４６６は、カソード領域４６３が第２接続部４５３に引き出された部分でもある。

感温ダイオード構造４３１は、ポリシリコン層４３４に形成された不純物無添加のノンドープ領域４６７を含む。ノンドープ領域４６７は、ポリシリコン層４３４の底部側の領域に形成されている。ノンドープ領域４６７は、環状部４５１の底部側の領域、第１接続部４５２の底部側の領域および第２接続部４５３の底部側の領域に形成されている。
ノンドープ領域４６７は、アノード領域４６２の底部およびカソード領域４６３の底部に対してポリシリコン層４３４の底部側の領域に形成されている。ノンドープ領域４６７は、アノードコンタクト領域４６５の底部およびカソードコンタクト領域４６６の底部に対してポリシリコン層４３４の底部側の領域に形成されている。ノンドープ領域４６７は、より具体的には、ウェル領域４６１の底部に対してポリシリコン層４３４の底部側の領域に形成されている。

ノンドープ領域４６７の厚さは、アノード領域４６２の厚さおよびカソード領域４６３の厚さを超えていることが好ましい。ノンドープ領域４６７の厚さは、ウェル領域４６１の厚さを超えていることがさらに好ましい。ノンドープ領域４６７は、法線方向Ｚに関して、ウェル領域４６１の底部からポリシリコン層４３４の中間部を横切って、ポリシリコン層４３４の底部まで形成されている。

ポリシリコン層４３４の露出部は、膜状に形成された第７キャップ絶縁層４６８によって被覆されている。第７キャップ絶縁層４６８は、ダイオードトレンチ４３２内においてダイオード絶縁層４３３に連なっている。第７キャップ絶縁層４６８は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。
図１７を参照して、複数の感温ダイオード構造４３１は、一方の感温ダイオード構造４３１のアノード領域４６２が他方の感温ダイオード構造４３１のカソード領域４６３に対向する向きで互いに間隔を空けて行列状に配列されている。

複数の感温ダイオード構造４３１は、平面視において第１接続トレンチ４３６および第２接続トレンチ４３７が第２方向Ｙに沿って延びる姿勢で行列状に配列されている。複数の感温ダイオード構造４３１は、対応する第１接続トレンチ４３６および第２接続トレンチ４３７同士が第１方向Ｘに互いに対向するように行列状に配列されている。
第１行目の感温ダイオード構造４３１の第２接続トレンチ４３７は、平面視において第１方向Ｘにカソード接続トレンチ４２６に対向している。第２行目の感温ダイオード構造４３１の第２接続トレンチ４３７は、第１方向Ｘに第１行目の感温ダイオード構造４３１の第１接続トレンチ４３６に対向している。

第３行目の感温ダイオード構造４３１の第２接続トレンチ４３７は、平面視において第１方向Ｘに第２行目の感温ダイオード構造４３１の第１接続トレンチ４３６に対向している。第３行目の感温ダイオード構造４３１の第１接続トレンチ４３６は、平面視において第１方向Ｘにアノード接続トレンチ４１６に対向している。
複数の感温ダイオード構造４３１の第１接続トレンチ４３６は、平面視において同一直線上に位置している。複数の感温ダイオード構造４３１の第１接続トレンチ４３６は、平面視においてカソード接続トレンチ４２６の延長線上に位置している。複数の感温ダイオード構造４３１の第２接続トレンチ４３７は、平面視において同一直線上に位置している。複数の感温ダイオード構造４３１の第２接続トレンチ４３７は、平面視においてアノード接続トレンチ４１６の延長線上に位置している。

半導体装置１は、感温デバイス領域４０２において第１主面３に形成された複数のダミー領域分離構造４７１を含む。複数のダミー領域分離構造４７１は、複数の感温ダイオード構造４３１と同程度のピッチで第１主面３に形成されている。
複数のダミー領域分離構造４７１は、アノード配線構造４１１およびカソード配線構造４２１との間で感温ダイオードＤＴ（複数の感温ダイオード構造４３１）が形成された領域を取り囲んでいる。複数のダミー領域分離構造４７１は、より具体的には、複数（この形態では２つ）の第１ダミー領域分離構造４７１Ａおよび複数（この形態では２つ）の第２ダミー領域分離構造４７１Ｂを含む。

複数の第１ダミー領域分離構造４７１Ａは、アノード接続トレンチ４１６の基端部およびカソード接続トレンチ４２６の基端部の間の領域に形成されている。複数の第１ダミー領域分離構造４７１Ａは、第１方向Ｘに間隔を空けて形成され、第２方向Ｙに沿って帯状に延びている。
複数の第２ダミー領域分離構造４７１Ｂは、アノード接続トレンチ４１６の先端部およびカソード接続トレンチ４２６の先端部の間の領域に形成されている。複数の第２ダミー領域分離構造４７１Ｂは、第１方向Ｘに間隔を空けて形成され、第２方向Ｙに沿って帯状に延びている。

複数のダミー領域分離構造４７１は、領域分離構造４０１と同様に、分離トレンチ４０４、分離絶縁層４０５および分離電極４０６を含む。複数のダミー領域分離構造４７１の具体的な説明は省略する。
複数のダミー領域分離構造４７１は、製造工程時において、複数の感温ダイオード構造４３１の間で生じ得るばらつきを低減するために形成されている。すなわち、第２列目の感温ダイオード構造４３１は、第１方向Ｘに関して、第１列目の感温ダイオード構造４３１および第３列目の感温ダイオード構造４３１に対向している。同様に、第３列目の複数の感温ダイオード構造４３１は、第１方向Ｘに関して、第２列目の感温ダイオード構造４３１および第４列目の感温ダイオード構造４３１に対向している。

これに対して、第１列目の複数の感温ダイオード構造４３１は、第１方向Ｘに関して、第２列目の感温ダイオード構造４３１に対向しているにすぎない。同様に、第４列目の複数の感温ダイオード構造４３１は、第１方向Ｘに関して、第３列目の感温ダイオード構造４３１に対向しているにすぎない。第１列目および第４列目の感温ダイオード構造４３１の周囲の構造は、第２列目および第３列目の感温ダイオード構造４３１の周囲の構造とは異なる。

製造工程時におけるプロセス誤差には、感温ダイオード構造４３１の周囲の構造に起因するものが含まれる。複数のダミー領域分離構造４７１は、第１列目および第４列目の感温ダイオード構造４３１の周囲の構造を、第２列目および第３列目の感温ダイオード構造４３１の周囲の構造に近づける。これにより、製造工程時に生じるプロセス誤差を軽減できるから、複数の感温ダイオード構造４３１を適切に形成できる。

半導体装置１は、第１主面３の上において感温デバイス領域４０２および配線通路領域４０３を被覆するフィールド絶縁層４８１を含む。フィールド絶縁層４８１は、分離絶縁層４０５、アノード絶縁層４１３、カソード絶縁層４２３およびダイオード絶縁層４３３と一体的に形成している。
フィールド絶縁層４８１は、一様な厚さＴＦさを有している。厚さＴＦは、第１主面３の法線方向Ｚに沿う厚さである。厚さＴＦは、主面絶縁層１４１の厚さを超えている。厚さＴＦは、第１開口側絶縁層８５の第２厚さＴ２を超えている（Ｔ２＜ＴＦ）。厚さＴＦは、第１底側絶縁層８４の第１厚さＴ１とほぼ等しいことが好ましい（ＴＦ＝Ｔ１）。厚さＴＦは、分離絶縁層４０５の厚さＴＳとほぼ等しいことが好ましい（ＴＦ＝ＴＳ）。厚さＴＦは、ダイオード絶縁層４３３の厚さＴＤＩとほぼ等しいことが好ましい（ＴＦ＝ＴＤＩ）。

厚さＴＦは、１５００Å以上４０００Å以下であってもよい。厚さＴＦは、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。厚さＴＤＩは、１８００Å以上３５００Å以下であることが好ましい。
フィールド絶縁層４８１は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）および酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。フィールド絶縁層４８１は、第１絶縁層８２と同一の絶縁材料からなることが好ましい。

フィールド絶縁層４８１は、この形態では、ＳｉＯ_２層からなる単層構造を有している。フィールド絶縁層４８１、分離絶縁層４０５、アノード絶縁層４１３、カソード絶縁層４２３およびダイオード絶縁層４３３は、一様な厚さを有する１つの絶縁層によって形成されていることが好ましい。
前述の層間絶縁層１４２は、第１主面３の上において感温デバイス領域４０２および配線通路領域４０３を被覆している。半導体装置１は、層間絶縁層１４２において感温デバイス領域４０２を被覆する部分に埋め込まれた複数のプラグ電極４８２，４８３，４８４，４８５（貫通電極）を含む。複数のプラグ電極４８２～４８５は、タングステンをそれぞれ含んでいてもよい。

複数のプラグ電極４８２～４８５は、より具体的には、複数のアノード配線プラグ電極４８２、複数のカソード配線プラグ電極４８３、複数のアノードプラグ電極４８４および複数のカソードプラグ電極４８５を含む。
複数のアノード配線プラグ電極４８２は、層間絶縁層１４２において複数のアノード配線接続部４１８を被覆する部分にそれぞれ埋め込まれている。複数のアノード配線プラグ電極４８２は、複数のアノード配線接続部４１８にそれぞれ接続されている。

複数のカソード配線プラグ電極４８３は、層間絶縁層１４２において複数のカソード配線接続部４２８を被覆する部分にそれぞれ埋め込まれている。複数のカソード配線プラグ電極４８３は、複数のカソード配線接続部４２８にそれぞれ接続されている。
複数のアノードプラグ電極４８４は、層間絶縁層１４２において複数のアノードコンタクト領域４６５を被覆する部分にそれぞれ埋め込まれている。複数のアノードプラグ電極４８４は、複数のアノードコンタクト領域４６５にそれぞれ接続されている。

複数のカソードプラグ電極４８５は、層間絶縁層１４２において複数のカソードコンタクト領域４６６を被覆する部分にそれぞれ埋め込まれている。複数のカソードプラグ電極４８５は、複数のカソードコンタクト領域４６６にそれぞれ接続されている。
半導体装置１は、層間絶縁層１４２において感温デバイス領域４０２を被覆する部分の上に形成された複数の配線４８６，４８７，４８８を含む。複数の配線４８６～４８８は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種をそれぞれ含んでいてもよい。

複数の配線４８６～４８８はＡｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、および、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも１種をそれぞれ含んでいてもよい。
複数の配線４８６～４８８は、より具体的には、１つまたは複数（この形態では１つ）の第１配線４８６、複数の第２配線４８７、および、１つまたは複数（この形態では１つ）の第３配線４８８を含む。

第１配線４８６は、複数のアノード配線接続部４１８および複数のアノードコンタクト領域４６５を被覆している。第１配線４８６は、平面視において複数のアノード配線接続部４１８および複数のアノードコンタクト領域４６５に交差している。第１配線４８６は、この形態では、第１方向Ｘに沿って延びる帯状に延び、複数のアノード配線接続部４１８および複数のアノードコンタクト領域４６５に交差している。

第１配線４８６は、アノード配線接続部４１８との交差部においてアノード配線プラグ電極４８２に接続されている。第１配線４８６は、アノードコンタクト領域４６５との交差部においてアノードプラグ電極４８４に接続されている。
これにより、第１配線４８６は、アノード配線電極４１４および第３行目のアノードコンタクト領域４６５を電気的に接続している。つまり、第１配線４８６は、アノード・アノード配線として形成されている。

複数の第２配線４８７は、平面視において第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて形成されている。複数の第２配線４８７は、対応する一組のアノードコンタクト領域４６５およびカソードコンタクト領域４６６をそれぞれ被覆している。各第２配線４８７は、第１方向Ｘに隣り合うカソードコンタクト領域４６６およびアノードコンタクト領域４６５を被覆している。

各第２配線４８７は、平面視において対応する一組のアノードコンタクト領域４６５およびカソードコンタクト領域４６６に交差している。各第２配線４８７は、この形態では、第１方向Ｘに沿って帯状に延び、対応する一組のアノードコンタクト領域４６５およびカソードコンタクト領域４６６に交差している。
各第２配線４８７は、対応するアノードコンタクト領域４６５との交差部においてアノードプラグ電極４８４に接続されている。各第２配線４８７は、対応するカソードコンタクト領域４６６との交差部においてカソードプラグ電極４８５に接続されている。

これにより、各第２配線４８７は、一方の感温ダイオード構造４３１のアノードコンタクト領域４６５および他方の感温ダイオード構造４３１のカソードコンタクト領域４６６を電気的に接続している。つまり、第２配線４８７は、アノード・カソード配線として形成されている。
第３配線４８８は、複数のカソード配線接続部４２８および複数のカソードコンタクト領域４６６を被覆している。第３配線４８８は、平面視において複数のカソード配線接続部４２８および複数のカソードコンタクト領域４６６に交差している。第３配線４８８は、この形態では、第１方向Ｘに沿って帯状に延び、複数のカソード配線接続部４２８および複数のカソードコンタクト領域４６６に交差している。

第３配線４８８は、カソード配線接続部４２８との交差部においてカソード配線プラグ電極４８３に接続されている。第３配線４８８は、カソードコンタクト領域４６６との交差部においてカソードプラグ電極４８５に接続されている。
これにより、第３配線４８８は、カソード配線電極４２４および第３行目のカソードコンタクト領域４６６を電気的に接続している。つまり、第３配線４８８は、カソード・カソード配線として形成されている。

図２５は、図１に示す感温ダイオードＤＴの電気的構造を示す回路図である。
図２５を参照して、感温ダイオードＤＴは、アノード配線構造４１１（アノード配線電極４１４）およびカソード配線構造４２１（カソード配線電極４２４）の間に接続されている。感温ダイオードＤＴは、複数（この形態では４つ）の直列回路４９１が互いに並列接続された回路構造を有している。各直列回路４９１は、順方向直列接続された複数（この形態では３つ）のｐｎ接合ダイオード４６４を含む。

アノード配線構造４１１およびカソード配線構造４２１の間に感温ダイオードＤＴの閾値電圧Ｖｔｈ以上の電圧が印加されると、感温ダイオードＤＴを介してアノード配線構造４１１からカソード配線構造４２１に電流が流れる。過熱保護回路３６は、感温ダイオードＤＴを流れる電流に基づいて所定の電気信号を生成し、前述の電流・電圧制御回路２３に伝達する。

以上、半導体装置１は、半導体層２に形成されたＩＰＤ（Intelligent Power Device）を含む。ＩＰＤは、パワーＭＩＳＦＥＴ９、および、パワーＭＩＳＦＥＴ９を制御するコントロールＩＣ１０を含む。パワーＭＩＳＦＥＴ９は、より具体的には、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を含む。コントロールＩＣ１０は、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を個別に制御する。

コントロールＩＣ１０は、より具体的には、通常動作時に第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７をオン状態に制御し、アクティブクランプ動作時に第１ＭＩＳＦＥＴ５６をオフ状態に制御すると共に第２ＭＩＳＦＥＴ５７をオン状態に制御する。
したがって、通常動作時には、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を利用して電流を流すことができる。これにより、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。よって、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）に起因する温度上昇を抑制できる。

一方、アクティブクランプ動作時には、第１ＭＩＳＦＥＴ５６を停止させた状態で第２ＭＩＳＦＥＴ５７を利用して電流を流すことができるから、第２ＭＩＳＦＥＴ５７によって逆起電力を消費（吸収）できる。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。
半導体装置１は、より具体的には、第１ＦＥＴ構造５８を含む第１ＭＩＳＦＥＴ５６、および、第２ＦＥＴ構造６８を含む第２ＭＩＳＦＥＴ５７を有している。第１ＦＥＴ構造５８は、第１トレンチゲート構造６０および第１チャネル領域９１を含む。第２ＦＥＴ構造６８は、第２トレンチゲート構造７０および第２チャネル領域１１１を含む。

この場合、コントロールＩＣ１０は、通常動作時およびアクティブクランプ動作時の間で異なる特性チャネル割合ＲＣ（チャネルの面積）が適用されるように、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を制御する。コントロールＩＣ１０は、より具体的には、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となるように第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を制御する。

したがって、通常動作時には、特性チャネル割合ＲＣが相対的に増加する。これにより、電流経路が相対的に増加するから、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）の低減を図ることができる。よって、面積抵抗率Ｒｏｎ・Ａ（オン抵抗）に起因する温度上昇を抑制できる。一方、アクティブクランプ動作時には、特性チャネル割合ＲＣが相対的に減少する。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Ｅａｃの向上を図ることができる。

よって、図１３に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ｒｏｎ・Ａおよび優れたアクティブクランプ耐量Ｅａｃの両立を図ることができる半導体装置１を提供できる。
さらに、半導体装置１によれば、感温ダイオード構造４３１が半導体層２の内部に作りこまれている。これにより、感温ダイオード構造４３１に起因する半導体装置１の大型化を抑制できる。

また、半導体装置１によれば、アノード配線構造４１１が半導体層２の内部に作りこまれている。これにより、アノード配線に起因する半導体装置１の大型化を抑制できる。また、半導体装置１によれば、カソード配線構造４２１が半導体層２の内部に作りこまれている。これにより、カソード配線に起因する半導体装置１の大型化を抑制できる。
また、半導体装置１によれば、感温ダイオードＤＴが出力領域６内に形成されている。これにより、パワーＭＩＳＦＥＴ９の温度を適切に監視できる。感温ダイオードＤＴは、より具体的には、出力領域６内において第１トレンチゲート構造６０（第２トレンチゲート構造７０）と同様に、トレンチ構造を有している。

感温ダイオードＤＴは、半導体層２の第１主面３に沿う横方向に第１トレンチゲート構造６０（第２トレンチゲート構造７０）に対向している。これにより、パワーＭＩＳＦＥＴ９で生じた熱を、半導体層２を介して感温ダイオードＤＴに伝達させることができる。その結果、パワーＭＩＳＦＥＴ９の温度をより一層適切に監視できる。
また、感温ダイオードＤＴは、出力領域６および感温デバイス領域４０２を区画する領域分離構造４０１を含む。これにより、感温ダイオードＤＴをパワーＭＩＳＦＥＴ９から電気的に適切に分離させることができる。

また、半導体装置１によれば、第１チャネル領域９１の面積および第２チャネル領域１１１の面積を調整することによって出力領域６において生じる熱のばらつきを抑制できる。また、半導体装置１によれば、アクティブクランプ動作時において第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７が個別に制御されるため、逆起電力に起因する温度上昇を抑制できる。これにより、パワーＭＩＳＦＥＴ９および感温ダイオード構造４３１によって出力領域６で生じる温度上昇を適切に対処できる。

また、半導体装置１によれば、複数の感温ダイオード構造４３１が、環状トレンチ４３５、第１接続トレンチ４３６および第２接続トレンチ４３７をそれぞれ含む。一方の感温ダイオード構造４３１の第１接続部４５２（第１接続トレンチ４３６）は、他方の感温ダイオード構造４３１の第２接続部４５３（第２接続トレンチ４３７）に第１方向Ｘに対向するように形成されている。

第１接続部４５２には、層間絶縁層１４２を貫通するプラグ電極（アノードプラグ電極４８４）が接続されている。第２接続部４５３には、層間絶縁層１４２を貫通するプラグ電極（カソードプラグ電極４８５）が接続されている。
層間絶縁層１４２の上には、第１接続部４５２側のプラグ電極（アノードプラグ電極４８４）および第２接続部４５３側のプラグ電極（カソードプラグ電極４８５）を電気的に接続する配線（第２配線４８７）が形成されている。これにより、環状トレンチ４３５を含む構造において、配線抵抗を抑制しながら、第１接続部４５２および第２接続部４５３を簡素な構造で電気的に接続できる。

配線（第２配線４８７）は、より具体的には、第１接続部４５２および第２接続部４５３に交差する方向に延びている。配線（第２配線４８７）は、さらに具体的には、第１接続部４５２および第２接続部４５３を最短距離で接続している。これにより、配線抵抗を適切に抑制できる。
半導体装置１では、第１接続部４５２にアノードコンタクト領域４６５が形成され、第２接続部４５３にカソードコンタクト領域４６６が形成されている。したがって、配線抵抗を抑制しながら、複数の感温ダイオード構造４３１を電気的に接続できる。

半導体装置１では、感温ダイオード構造４３１およびアノード配線構造４１１の間においても、これと同様の効果を達成されている。また、半導体装置１では、感温ダイオード構造４３１およびカソード配線構造４２１の間においても、これと同様の効果を達成されている。
図２６Ａ～図２６Ｓは、図１に示す半導体装置１の製造方法の一例を示す断面図である。図２６Ａ～図２６Ｓは、感温ダイオード構造４３１、領域分離構造４０１および第１トレンチゲート構造６０（第２トレンチゲート構造７０）を纏めて示す模式図であり、特定箇所の断面図を示していない。

図２６Ａを参照して、半導体ウエハ５０４層５０１が用意される。半導体ウエハ５０４層５０１は、第１ウエハ主面５０２および第２ウエハ主面５０３を含む。第１ウエハ主面５０２および第２ウエハ主面５０３は、半導体層２の第１主面３および第２主面４にそれぞれ対応している。
半導体ウエハ５０４層５０１は、半導体ウエハ５０４およびエピタキシャル層５０５を含む積層構造を有している。第１ウエハ主面５０２は、エピタキシャル層５０５によって形成されている。第２ウエハ主面５０３は、半導体ウエハ５０４によって形成されている。エピタキシャル層５０５は、半導体ウエハ５０４の主面からシリコンをエピタキシャル成長させることによって形成されている。半導体ウエハ５０４およびエピタキシャル層５０５は、半導体基板５１およびエピタキシャル層５２にそれぞれ対応している。

図２６Ｂを参照して、複数のトレンチ５０６が、第１ウエハ主面５０２に形成される。複数のトレンチ５０６は、第１ゲートトレンチ８１、第２ゲートトレンチ１０１、コンタクトトレンチ１３１、分離トレンチ４０４、アノードトレンチ４１２、カソードトレンチ４２２およびダイオードトレンチ４３２を含む。
複数のトレンチ５０６は、レジストマスク（図示せず）を介するエッチング法によって第１ウエハ主面５０２の不要な部分を除去することによって形成される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。

図２６Ｃを参照して、第１ベース絶縁層５０７が、第１ウエハ主面５０２の上に形成される。第１ベース絶縁層５０７は、第１ウエハ主面５０２および複数のトレンチ５０６の内壁に沿って膜状に形成される。第１ベース絶縁層５０７は、ＣＶＤ（Chemical Vapor Deposition）法または酸化処理法によって形成されてもよい。第１ベース絶縁層５０７は、この形態では、熱酸化処理法によって形成される。

図２６Ｄを参照して、第１ポリシリコン層５０８が、第１ウエハ主面５０２の上に形成される。第１ポリシリコン層５０８は、複数のトレンチ５０６を埋めて第１ウエハ主面５０２を被覆する。第１ポリシリコン層５０８は、ＣＶＤ法によって形成されてもよい。
図２６Ｅを参照して、ハードマスク５０９が、第１ポリシリコン層５０８の上に形成される。ハードマスク５０９は、この形態では、酸化シリコン（より具体的にはＴＥＯＳ）からなる。ハードマスク５０９は、ＣＶＤ法（たとえばプラズマＣＶＤ法）によって形成されてもよい。

図２６Ｆを参照して、ハードマスク５０９が、所定形状にパターニングされる。ハードマスク５０９は、複数のダイオードトレンチ４３２を被覆し、それ以外の領域を露出させる。ハードマスク５０９の不要な部分は、レジストマスク（図示せず）を介するエッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。

図２６Ｇを参照して、ｎ型不純物が、第１ポリシリコン層５０８に導入される。ｎ型不純物の一例としての燐が、ハードマスク５０９を介する燐デポ法によって第１ポリシリコン層５０８に導入されてもよい。
これにより、第１ポリシリコン層５０８において第１ゲートトレンチ８１、第２ゲートトレンチ１０１、コンタクトトレンチ１３１、分離トレンチ４０４、アノードトレンチ４１２およびカソードトレンチ４２２に埋設された部分に導電性が付与される。一方、第１ポリシリコン層５０８においてダイオードトレンチ４３２に埋設された部分は、不純物無添加の状態が維持される。燐デポ法の後、ハードマスク５０９は除去される。

図２６Ｈを参照して、第１ポリシリコン層５０８の不要な部分が除去される。第１ポリシリコン層５０８の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第１ポリシリコン層５０８の不要な部分は、第１ベース絶縁層５０７が露出するまで除去される。

これにより、コンタクト電極１３３がコンタクトトレンチ１３１内に形成される。また、分離電極４０６が分離トレンチ４０４内に形成される。また、アノード配線電極４１４がアノードトレンチ４１２内に形成される。また、カソード配線電極４２４がカソードトレンチ４２２内に形成される。また、ポリシリコン層４３４がダイオードトレンチ４３２内に形成される。

図２６Ｉを参照して、第１ゲートトレンチ８１および第２ゲートトレンチ１０１内の第１ポリシリコン層５０８の不要な部分がさらに除去される。第１ポリシリコン層５０８の不要な部分は、レジストマスク（図示せず）を介するエッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。

第１ポリシリコン層５０８の不要な部分は、第１ポリシリコン層５０８のエッチング面が第１ゲートトレンチ８１および第２ゲートトレンチ１０１の深さ方向途中部に位置するまで除去さえる。これにより、第１ゲートトレンチ８１内に第１底側電極８６が形成される。また、第２ゲートトレンチ１０１内に第２底側電極１０６が形成される。
図２６Ｊを参照して、第１ベース絶縁層５０７の不要な部分が除去される。第１ベース絶縁層５０７の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。

これにより、第１ベース絶縁層５０７が、第１底側絶縁層８４、第２底側絶縁層１０４、コンタクト絶縁層１３２、分離絶縁層４０５、アノード絶縁層４１３、カソード絶縁層４２３、ダイオード絶縁層４３３およびフィールド絶縁層４８１に分割される。
図２６Ｋを参照して、複数の絶縁層５１０が形成される。複数の絶縁層５１０は、第１開口側絶縁層８５、第１中間絶縁層８８、第２開口側絶縁層１０５、第２中間絶縁層１０８、第３キャップ絶縁層１３９、主面絶縁層１４１、第４キャップ絶縁層４０７、第５キャップ絶縁層４１９、第６キャップ絶縁層４２９および第７キャップ絶縁層４６８を含む。複数の絶縁層５１０は、ＣＶＤ法または酸化処理法によって形成されてもよい。複数の絶縁層５１０は、この形態では、熱酸化処理法によって形成される。

図２６Ｌを参照して、第２ポリシリコン層５１１が、第１ウエハ主面５０２の上に形成される。第２ポリシリコン層５１１は、第１ゲートトレンチ８１および第２ゲートトレンチ１０１を埋めて第１ウエハ主面５０２を被覆する。第２ポリシリコン層５１１は、ＣＶＤ法によって形成されてもよい。
図２６Ｍを参照して、第２ポリシリコン層５１１に、ｎ型不純物が導入される。ｎ型不純物の一例としての燐が、燐デポ法によって第２ポリシリコン層５１１に導入されてもよい。これにより、第２ポリシリコン層５１１に導電性が付与される。

図２６Ｎを参照して、第２ポリシリコン層５１１の不要な部分が除去される。第２ポリシリコン層５１１の不要な部分は、エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
第２ポリシリコン層５１１の不要な部分は、主面絶縁層１４１が露出するまで除去される。これにより、第１ゲートトレンチ８１内に第１開口側電極８７が形成される。また、第２ゲートトレンチ１０１内に第２開口側電極１０７が形成される。

図２６Ｏを参照して、第１キャップ絶縁層８９および第２キャップ絶縁層１０９が形成される。第１キャップ絶縁層８９および第２キャップ絶縁層１０９は、ＣＶＤ法または酸化処理法によって形成されてもよい。第１キャップ絶縁層８９および第２キャップ絶縁層１０９は、この形態では、熱酸化処理法によって形成される。
図２６Ｐを参照して、ボディ領域５５およびウェル領域４６１が形成される。ボディ領域５５およびウェル領域４６１は、この形態では、イオン注入マスク（図示せず）を介するイオン注入法によって同時に形成される。

ボディ領域５５は、出力領域６における第１ウエハ主面５０２の表層部にｐ型不純物を導入することによって形成される。ウェル領域４６１は、ダイオードトレンチ４３２内のポリシリコン層４３４の表層部にｐ型不純物を導入することによって形成される。ウェル領域４６１は、ボディ領域５５とは異なるイオン注入マスクを用いて異なる工程で形成されてもよい。

図２６Ｑを参照して、第１ソース領域９２、第２ソース領域１１２、カソード領域４６３およびカソードコンタクト領域４６６が形成される。第１ソース領域９２、第２ソース領域１１２、カソード領域４６３およびカソードコンタクト領域４６６は、この形態では、イオン注入マスク（図示せず）を介するイオン注入法によって同時に形成される。
第１ソース領域９２および第２ソース領域１１２は、出力領域６における第１ウエハ主面５０２の表層部にｎ型不純物を導入することによって形成される。カソード領域４６３およびカソードコンタクト領域４６６は、ダイオードトレンチ４３２内のポリシリコン層４３４の表層部にｎ型不純物を導入することによって形成される。

カソード領域４６３およびカソードコンタクト領域４６６は、第１ソース領域９２および第２ソース領域１１２とは異なるイオン注入マスクを用いて異なる工程で形成されてもよい。
図２６Ｒを参照して、第１コンタクト領域９３、第２コンタクト領域１１３、アノード領域４６２およびアノードコンタクト領域４６５が形成される。第１コンタクト領域９３、第２コンタクト領域１１３、アノード領域４６２およびアノードコンタクト領域４６５は、この形態では、イオン注入マスク（図示せず）を介するイオン注入法によって同時に形成される。

第１コンタクト領域９３および第２コンタクト領域１１３は、出力領域６における第１ウエハ主面５０２の表層部にｐ型不純物を導入することによって形成される。アノード領域４６２およびアノードコンタクト領域４６５は、ダイオードトレンチ４３２内のポリシリコン層４３４の表層部にｐ型不純物を導入することによって形成される。
ｐ型不純物の導入工程（図２６Ｒ参照）およびｎ型不純物の導入工程（図２６Ｑ参照）の工程順は任意である。ｐ型不純物の導入工程は、ｎ型不純物の導入工程に先立って実施されてもよい。ｐ型不純物の導入工程およびｎ型不純物の導入工程が複数回に亘って交互に実施されてもよい。

図２６Ｓを参照して、層間絶縁層１４２が、第１ウエハ主面５０２の上に形成される。層間絶縁層１４２は、ＣＶＤ法によって形成されてもよい。次に、第１プラグ電極１４３、第２プラグ電極１４４、第３プラグ電極１４５、第４プラグ電極１４６、カソード配線プラグ電極４８３、アノードプラグ電極４８４およびカソードプラグ電極４８５が、層間絶縁層１４２に埋め込まれる。

この工程では、まず、層間絶縁層１４２において第１プラグ電極１４３、第２プラグ電極１４４、第３プラグ電極１４５、第４プラグ電極１４６、カソード配線プラグ電極４８３、アノードプラグ電極４８４およびカソードプラグ電極４８５を埋め込むべき領域が除去される。層間絶縁層１４２の不要な部分は、レジストマスク（図示せず）エッチング法によって除去されてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。

次に、層間絶縁層１４２に形成された複数の開口にタングステンが埋め込まれる。これにより、第１プラグ電極１４３、第２プラグ電極１４４、第３プラグ電極１４５、第４プラグ電極１４６、カソード配線プラグ電極４８３、アノードプラグ電極４８４およびカソードプラグ電極４８５が形成される。
次に、ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６、ゲート制御配線１７、第１配線４８６、第２配線４８７および第３配線４８８が形成される。ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６、ゲート制御配線１７、第１配線４８６、第２配線４８７および第３配線４８８は、スパッタ法および／またはＣＶＤ法によって形成されてもよい。

その後、半導体ウエハ５０１が選択的に切断されて、複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が形成される。
図２７は、図７に対応する領域の断面斜視図であって、本発明の第２実施形態に係る半導体装置１５１を示す斜視図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

半導体装置１では、１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。これに対して、半導体装置１５１では、複数（この形態では２個）の第１ＦＥＴ構造５８の群および複数（この形態では２個）の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。

また、半導体装置１では、第２チャネル割合Ｒ２（第２チャネル面積Ｓ２）が、第１チャネル割合Ｒ１（第１チャネル面積Ｓ１）とほぼ等しい。これに対して、半導体装置１５１では、第２チャネル割合Ｒ２が、第１チャネル割合Ｒ１とは異なっている（Ｒ１≠Ｒ２）。第２チャネル割合Ｒ２は、より具体的には、第１チャネル割合Ｒ１未満（Ｒ２＜Ｒ１）である。以下、半導体装置１５１の構造について具体的に説明する。

図２７を参照して、複数のセル領域７５は、この形態では、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域、互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域、ならびに、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域にそれぞれ区画されている。
複数のセル領域７５には、この形態では、互いに異なる値を有する３種の総チャネル割合ＲＴが適用されている。３種の総チャネル割合ＲＴは、第１総チャネル割合ＲＴ１、第２総チャネル割合ＲＴ２および第３総チャネル割合ＲＴ３を含む。

第１総チャネル割合ＲＴ１は、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域に適用されている。互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域には、その構造上、第２チャネル領域１１１は形成されない。
第１総チャネル割合ＲＴ１は、互いに隣り合う２個の第１ＦＥＴ構造５８の第１チャネル割合Ｒ１の合計値である。第１総チャネル割合ＲＴ１は、一例として６０％以上８０％以下に調整されていてもよい。第１総チャネル割合ＲＴ１は、この形態では、７５％に調整されている。第１総チャネル割合ＲＴ１において、一方側の第１チャネル割合Ｒ１および他方側の第１チャネル割合Ｒ１は、それぞれ３７．５％である。

第２総チャネル割合ＲＴ２は、互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域に適用されている。互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域には、その構造上、第１チャネル領域９１および第２チャネル領域１１１が形成される。
第２総チャネル割合ＲＴ２は、第１チャネル割合Ｒ１および第２チャネル割合Ｒ２の合計値である。第２総チャネル割合ＲＴ２は、一例として４０％を超えて６０％未満に調整されていてもよい。第２総チャネル割合ＲＴ２は、この形態では、５０％に調整されている。第２総チャネル割合ＲＴ２において、第１チャネル割合Ｒ１は２５％であり、第２チャネル割合Ｒ２は２５％である。

第３総チャネル割合ＲＴ３は、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域に適用されている。互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域には、その構造上、第１チャネル領域９１は形成されない。
第３総チャネル割合ＲＴ３は、互いに隣り合う２個の第２ＦＥＴ構造６８の第２チャネル割合Ｒ２の合計値である。第３総チャネル割合ＲＴ３は、一例として２０％以上４０％以下に調整されていてもよい。第３総チャネル割合ＲＴ３は、この形態では、２５％に調整されている。第３総チャネル割合ＲＴ３において、一方側の第２チャネル割合Ｒ２および他方側の第２チャネル割合Ｒ２は、それぞれ１２．５％である。

第１チャネル領域９１は、全チャネルのうちの５０％（１／２）を超える割合を占めている。この形態では、第１チャネル領域９１は全チャネルのうちの６２．５％を占め、第２チャネル領域１１１は全チャネルのうちの３７．５％を占めている。つまり、第２チャネル割合Ｒ２は、第１チャネル割合Ｒ１未満（Ｒ２＜Ｒ１）である。平均チャネル割合ＲＡＶは、この形態では、５０％である。半導体装置１５１における他の構造は、半導体装置１と同様である。この形態では、以下に説明される制御が実施される。

図２８Ａは、図１に示す半導体装置１５１の第１制御例に係る通常動作を説明するための断面斜視図である。図２８Ｂは、図１に示す半導体装置１５１の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図２８Ａおよび図２８Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
図２８Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃに第３オン信号Ｖｏｎ３が入力される。

第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２および第３オン信号Ｖｏｎ３は、ほぼ等しい電圧をそれぞれ有していてもよい。

この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。
これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図２８Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。
一方、図２８Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂに第１クランプオン信号ＶＣｏｎ１が入力され、第３ゲート制御配線１７Ｃに第２クランプオン信号ＶＣｏｎ２が入力される。

オフ信号Ｖｏｆｆ、第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、ほぼ等しい電圧をそれぞれ有していてもよい。第１クランプオン信号ＶＣｏｎ１および第２クランプオン信号ＶＣｏｎ２は、通常動作時の電圧以下または未満の電圧をそれぞれ有していてもよい。

この場合、第１開口側電極８７がオフ状態となり、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図２８Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。アクティブクランプ動作時のチャネル利用率ＲＵは、より具体的には、第２チャネル割合Ｒ２を超える第１チャネル割合Ｒ１（Ｒ２＜Ｒ１）を有する第１チャネル領域９１がオフ状態に制御されるため、通常動作時のチャネル利用率ＲＵの１／２未満になる。

アクティブクランプ動作時のチャネル利用率ＲＵは、３７．５％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、１８．７５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づくか、または、当該アクティブクランプ耐量Ｅａｃを超える。

図２９Ａは、図２７に示す半導体装置１５１の第２制御例に係る通常動作を説明するための断面斜視図である。図２９Ｂは、図２７に示す半導体装置１５１の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図２９Ａおよび図２９Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。

図２９Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力され、第３ゲート制御配線１７Ｃにオフ信号Ｖｏｆｆが入力される。
第１オン信号Ｖｏｎ１、第２オン信号Ｖｏｎ２およびオフ信号Ｖｏｆｆは、コントロールＩＣ１０からそれぞれ入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ほぼ等しい電圧をそれぞれ有していてもよい。オフ信号Ｖｏｆｆは、基準電圧であってもよい。

この場合、第１開口側電極８７および第２開口側電極１０７がそれぞれオン状態になり、第１底側電極８６および第２底側電極１０６がそれぞれオフ状態になる。つまり、第１開口側電極８７および第２開口側電極１０７がゲート電極として機能する一方で、第１底側電極８６および第２底側電極１０６がフィールド電極として機能する。
これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図２９Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。
一方、図２９Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａに第１オフ信号Ｖｏｆｆ１が入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力され、第３ゲート制御配線１７Ｃに第２オフ信号Ｖｏｆｆ２が入力される。

第１オフ信号Ｖｏｆｆ１、クランプオン信号ＶＣｏｎおよび第２オフ信号Ｖｏｆｆ２は、コントロールＩＣ１０からそれぞれ入力される。第１オフ信号Ｖｏｆｆ１は、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。第２オフ信号Ｖｏｆｆ２は、基準電圧であってもよい。

この場合、第１開口側電極８７、第１底側電極８６および第２底側電極１０６がそれぞれオフ状態となり、第２開口側電極１０７がオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図２９Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。アクティブクランプ動作時のチャネル利用率ＲＵは、より具体的には、第２チャネル割合Ｒ２を超える第１チャネル割合Ｒ１（Ｒ２＜Ｒ１）を有する第１チャネル領域９１がオフ状態に制御されるため、通常動作時のチャネル利用率ＲＵの１／２未満になる。

アクティブクランプ動作時のチャネル利用率ＲＵは、３７．５％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、１８．７５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づくか、または、当該アクティブクランプ耐量Ｅａｃを超える。

図３０Ａは、図２７に示す半導体装置１５１の第３制御例に係る通常動作を説明するための断面斜視図である。図３０Ｂは、図２７に示す半導体装置１５１の第３制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図３０Ａおよび図３０Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。

図３０Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａにオン信号Ｖｏｎが入力され、第２ゲート制御配線１７Ｂに第１オフ信号Ｖｏｆｆ１が入力され、第３ゲート制御配線１７Ｃに第２オフ信号Ｖｏｆｆ２が入力される。
オン信号Ｖｏｎ、第１オフ信号Ｖｏｆｆ１および第２オフ信号Ｖｏｆｆ２は、コントロールＩＣ１０からそれぞれ入力される。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。第１オフ信号Ｖｏｆｆ１および第２オフ信号Ｖｏｆｆ２は、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）をそれぞれ有していてもよい。

この場合、第１開口側電極８７がオン状態になり、第１底側電極８６、第２底側電極１０６および第２開口側電極１０７がそれぞれオフ状態になる。つまり、第１開口側電極８７がゲート電極として機能する一方で、第１底側電極８６および第２底側電極１０６がフィールド電極として機能する。
これにより、第１チャネル領域９１がオン状態に制御されると共に第２チャネル領域１１１がオフ状態に制御される。図３０Ａでは、オン状態の第１チャネル領域９１がドット状のハッチングによって示され、オフ状態の第２チャネル領域１１１が塗りつぶしハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６がオン状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオフ状態に制御される（第１Ｈａｌｆ－ＯＮ制御）。これにより、通常動作時の特性チャネル割合ＲＣは、第１チャネル割合Ｒ１未満の第２チャネル割合Ｒ２（Ｒ２＜Ｒ１）を有する第２チャネル領域１１１がオフ状態に制御されるから、平均チャネル割合ＲＡＶ未満になる。

通常動作時のチャネル利用率ＲＵは、６２．５％である。また、通常動作時の特性チャネル割合ＲＣは、３１．２５％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第３プロット点Ｐ３で示された面積抵抗率Ｒｏｎ・Ａに近づく。
一方、図３０Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａに第１オフ信号Ｖｏｆｆ１が入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力され、第３ゲート制御配線１７Ｃに第２オフ信号Ｖｏｆｆ２が入力される。

第１オフ信号Ｖｏｆｆ１、クランプオン信号ＶＣｏｎおよび第２オフ信号Ｖｏｆｆ２は、コントロールＩＣ１０からそれぞれ入力される。第１オフ信号Ｖｏｆｆ１は、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。第２オフ信号Ｖｏｆｆ２は、基準電圧であってもよい。

この場合、第２開口側電極１０７がオン状態になり、第１底側電極８６、第１開口側電極８７および第２底側電極１０６がそれぞれオフ状態になる。つまり、第２開口側電極１０７がゲート電極として機能する一方で、第１底側電極８６および第２底側電極１０６がフィールド電極として機能する。
これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図３０Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵは、第２チャネル割合Ｒ２を超える第１チャネル割合Ｒ１（Ｒ２＜Ｒ１）を有する第１チャネル領域９１がオフ状態に制御されるから、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。

アクティブクランプ動作時のチャネル利用率ＲＵは、３７．５％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、１８．７５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第２プロット点Ｐ２で示されたアクティブクランプ耐量Ｅａｃに近づくか、または、当該アクティブクランプ耐量Ｅａｃを超える。

第３制御例では、通常動作時およびアクティブクランプ動作時において、第３ゲート制御配線１７Ｃにオフ信号Ｖｏｆｆが入力されている。しかし、通常動作時およびアクティブクランプ動作時において、第３ゲート制御配線１７Ｃにオン信号Ｖｏｎが入力されてもよい。
以上、半導体装置１５１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。とりわけ、半導体装置１５１によれば、第２チャネル割合Ｒ２が、第１チャネル割合Ｒ１とは異なっている（Ｒ１≠Ｒ２）。第２チャネル割合Ｒ２は、より具体的には、第１チャネル割合Ｒ１未満である（Ｒ１＞Ｒ２）。

コントロールＩＣ１０は、このような構造において、アクティブクランプ動作時におけるチャネル利用率ＲＵが、零を超えて通常動作時におけるチャネル利用率ＲＵ未満となるように第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を制御する。コントロールＩＣ１０は、より具体的には、アクティブクランプ動作時において第１チャネル領域９１をオフ状態に制御し、第２チャネル領域１１１をオン状態に制御する。これにより、アクティブクランプ耐量Ｅａｃの向上効果を高めることができる。

また、半導体装置１５１によれば、第３制御例で示されたように、通常動作時に第１Ｈａｌｆ－ＯＮ制御を適用し、アクティブクランプ動作時に第２Ｈａｌｆ－ＯＮ制御を適用できる。また、半導体装置１５１によれば、通常動作時に第２Ｈａｌｆ－ＯＮ制御を適用し、アクティブクランプ動作時に第１Ｈａｌｆ－ＯＮ制御を適用することもできる。
したがって、半導体装置１５１によれば、制御法を変更するだけで、同一の平均チャネル割合ＲＡＶを有していながら、種々の面積抵抗率Ｒｏｎ・Ａおよびアクティブクランプ耐量Ｅａｃを実現できる。

また、半導体装置１５１では、複数（この形態では２個）の第１ＦＥＴ構造５８の群および複数（この形態では２個）の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。
複数の第１ＦＥＴ構造５８が互いに隣り合う構造では、互いに隣り合う複数の第１ＦＥＴ構造５８の間の領域において第２チャネル領域１１１に接続させることなく第１チャネル領域９１を形成できる。したがって、第１チャネル領域９１を適切に形成できるから、第１チャネル割合Ｒ１を適切に調整できる。

同様に、複数の第２ＦＥＴ構造６８が互いに隣り合う構造では、互いに隣り合う複数の第２ＦＥＴ構造６８の間の領域において第１チャネル領域９１に接続させることなく第２チャネル領域１１１を形成できる。したがって、第２チャネル領域１１１を適切に形成できるから、第２チャネル割合Ｒ２を適切に調整できる。これにより、平均チャネル割合ＲＡＶおよび特性チャネル割合ＲＣを適切に調整できる。

図３１は、本発明の第３実施形態に係る半導体装置１６１を１つの方向から見た斜視図である。図３２は、図３１に示す領域XXXIIの断面斜視図である。図３３は、図３２からソース電極１２およびゲート制御配線１７を取り除いた断面斜視図である。図３４は、図３３から層間絶縁層１４２を取り除いた断面斜視図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

半導体装置１では、ゲート制御配線１７が、第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃを含む。これに対して、半導体装置１６１では、ゲート制御配線１７は、第３ゲート制御配線１７Ｃを有さず、第１ゲート制御配線１７Ａおよび第２ゲート制御配線１７Ｂだけを含む。
また、半導体装置１では、第２底側電極１０６が、第１底側電極８６に電気的に接続されている。これに対して、半導体装置１６１では、第２底側電極１０６が第１底側電極８６から電気的に絶縁されている。

半導体装置１６１は、より具体的には、第１トレンチゲート構造６０および第２トレンチゲート構造７０を互いに電気的に絶縁させる態様で、第１トレンチゲート構造６０および第２トレンチゲート構造７０にそれぞれ接続された複数のトレンチコンタクト構造１２０を含む。
第１ＦＥＴ構造５８の他端部および第２ＦＥＴ構造６８の他端部側の領域の構造は、第１ＦＥＴ構造５８の一端部および第２ＦＥＴ構造６８の一端部側の領域の構造と同様である。以下では、第１ＦＥＴ構造５８の一端部および第２ＦＥＴ構造６８の一端部側の領域の構造を例にとって説明し、第１ＦＥＴ構造５８の他端部および第２ＦＥＴ構造６８の他端部側の領域の構造についての説明は省略する。

図３１～図３４を参照して、複数のトレンチコンタクト構造１２０は、複数の第１トレンチコンタクト構造１６２および複数の第２トレンチコンタクト構造１６３を含む。複数の第１トレンチコンタクト構造１６２は、複数の第２トレンチゲート構造７０から間隔を空けて、対応する複数の第１トレンチゲート構造６０の一端部にそれぞれ接続されている。第１トレンチコンタクト構造１６２は、この形態では、対応する第１トレンチゲート構造６０に対して１対１対応の関係で接続されている。

複数の第２トレンチコンタクト構造１６３は、複数の第１トレンチゲート構造６０から間隔を空けて、対応する複数の第２トレンチゲート構造７０の一端部にそれぞれ接続されている。第２トレンチコンタクト構造１６３は、この形態では、対応する第２トレンチゲート構造７０に対して１対１対応の関係で接続されている。
各第１トレンチコンタクト構造１６２は、第１コンタクトトレンチ１６４、第１コンタクト絶縁層１６５および第１コンタクト電極１６６を含む。第１コンタクトトレンチ１６４、第１コンタクト絶縁層１６５および第１コンタクト電極１６６は、前述のコンタクトトレンチ１３１、コンタクト絶縁層１３２およびコンタクト電極１３３にそれぞれ対応している。

第１コンタクトトレンチ１６４は、第１ゲートトレンチ８１の一端部に連通している。第１方向Ｘに関して、第１コンタクトトレンチ１６４の幅ＷＴＣ１は、第１ゲートトレンチ８１の第１幅ＷＴ１にほぼ等しい（ＷＴＣ１＝ＷＴ１）。第１コンタクトトレンチ１６４は、第１ゲートトレンチ８１との間で第２方向Ｙに沿って延びる１つのトレンチを形成している。

第１コンタクト絶縁層１６５は、第１ゲートトレンチ８１および第１コンタクトトレンチ１６４の間の連通部において第１絶縁層８２と一体を成している。第１コンタクト絶縁層１６５は、より具体的には、第１ゲートトレンチ８１内に引き出された引き出し絶縁層１６５Ａを含む。引き出し絶縁層１６５Ａは、前述の引き出し絶縁層１３２Ａに対応している。つまり、第１コンタクト絶縁層１６５は、連通部を横切って第１ゲートトレンチ８１内において第１底側絶縁層８４および第１開口側絶縁層８５と一体を成している。

第１コンタクト電極１６６は、第１ゲートトレンチ８１および第１コンタクトトレンチ１６４の間の連通部において第１底側電極８６と一体を成している。第１コンタクト電極１６６は、より具体的には、第１ゲートトレンチ８１内に引き出された引き出し電極１６６Ａを含む。引き出し電極１６６Ａは、前述の引き出し電極１３３Ａに対応している。
つまり、第１コンタクト電極１６６は、連通部を横切って第１ゲートトレンチ８１内において第１底側電極８６に電気的に接続されている。第１ゲートトレンチ８１内において第１コンタクト電極１６６および第１開口側電極８７の間には、第１中間絶縁層８８が介在している。

各第２トレンチコンタクト構造１６３は、第２コンタクトトレンチ１６７、第２コンタクト絶縁層１６８および第２コンタクト電極１６９を含む。第２コンタクトトレンチ１６７、第２コンタクト絶縁層１６８および第２コンタクト電極１６９は、前述のコンタクトトレンチ１３１、コンタクト絶縁層１３２およびコンタクト電極１３３にそれぞれ対応している。

第２コンタクトトレンチ１６７は、第２ゲートトレンチ１０１の一端部に連通している。第１方向Ｘに関して、第２コンタクトトレンチ１６７の幅ＷＴＣ２は、第２ゲートトレンチ１０１の第２幅ＷＴ２にほぼ等しい（ＷＴＣ２＝ＷＴ２）。第２コンタクトトレンチ１６７は、第２ゲートトレンチ１０１との間で第２方向Ｙに沿って延びる１つのトレンチを形成している。

第２コンタクト絶縁層１６８は、第２ゲートトレンチ１０１および第２コンタクトトレンチ１６７の間の連通部において第２絶縁層１０２と一体を成している。第２コンタクト絶縁層１６８は、より具体的には、第２ゲートトレンチ１０１内に引き出された引き出し絶縁層１６８Ａを含む。引き出し絶縁層１６８Ａは、前述の引き出し絶縁層１３２Ａに対応している。つまり、第２コンタクト絶縁層１６８は、連通部を横切って第２ゲートトレンチ１０１内において第２底側絶縁層１０４および第２開口側絶縁層１０５と一体を成している。

第２コンタクト電極１６９は、第２ゲートトレンチ１０１および第２コンタクトトレンチ１６７の間の連通部において第２底側電極１０６と一体を成している。第２コンタクト電極１６９は、より具体的には、第２ゲートトレンチ１０１内に引き出された引き出し電極１６９Ａを含む。引き出し電極１６９Ａは、前述の引き出し電極１３３Ａに対応している。

つまり、第２コンタクト電極１６９は、連通部を横切って第２ゲートトレンチ１０１内において第２底側電極１０６に電気的に接続されている。第２ゲートトレンチ１０１内において第２コンタクト電極１６９および第２開口側電極１０７の間には、第２中間絶縁層１０８が介在している。
第２コンタクト電極１６９は、第１コンタクト電極１６６から電気的に絶縁されている。これにより、第２底側電極１０６は、第１底側電極８６から電気的に絶縁されている。つまり、第１底側電極８６および第２底側電極１０６は、互いに独立して制御可能に構成されている。

複数の第３プラグ電極１４５は、この形態では、複数の第３プラグ電極１４５Ａおよび複数の第３プラグ電極１４５Ｂを含む。複数の第３プラグ電極１４５Ａは、層間絶縁層１４２において第１トレンチコンタクト構造１６２の第１コンタクト電極１６６を被覆する部分にそれぞれ埋め込まれている。複数の第３プラグ電極１４５Ａは、層間絶縁層１４２を貫通し、第１コンタクト電極１６６に接続されている。

複数の第３プラグ電極１４５Ｂは、層間絶縁層１４２において第２トレンチコンタクト構造１６３の第２コンタクト電極１６９を被覆する部分にそれぞれ埋め込まれている。複数の第３プラグ電極１４５Ｂは、層間絶縁層１４２を貫通し、第２コンタクト電極１６９に接続されている。
ゲート制御配線１７のうちの第１ゲート制御配線１７Ａは、第１底側電極８６および第１開口側電極８７に電気的に接続されている。第１ゲート制御配線１７Ａは、より具体的には、層間絶縁層１４２の上において複数の第１プラグ電極１４３および複数の第３プラグ電極１４５Ａに電気的に接続されている。第１ゲート制御配線１７Ａの配線パターンは任意である。

第１ゲート制御配線１７Ａには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、複数の第１プラグ電極１４３および複数の第３プラグ電極１４５Ａを介して第１底側電極８６および第１開口側電極８７に伝達される。
したがって、第１底側電極８６および第１開口側電極８７は、この形態では、同時に同電圧に制御される。これにより、第１底側電極８６および第１開口側電極８７の間に電位差が形成されることを適切に抑制できるから、第１中間絶縁層８８に対する電界集中を適切に抑制できる。その結果、第１トレンチゲート構造６０の耐圧を高めることができる。

ゲート制御配線１７のうちの第２ゲート制御配線１７Ｂは、第２底側電極１０６および第２開口側電極１０７に電気的に接続されている。第２ゲート制御配線１７Ｂは、より具体的には、層間絶縁層１４２の上において複数の第２プラグ電極１４４および複数の第３プラグ電極１４５Ｂに電気的に接続されている。第２ゲート制御配線１７Ｂの配線パターンは任意である。

第２ゲート制御配線１７Ｂには、コントロールＩＣ１０からのゲート制御信号が入力される。ゲート制御信号は、複数の第１プラグ電極１４３および複数の第３プラグ電極１４５Ｂを介して第２底側電極１０６および第２開口側電極１０７に伝達される。
したがって、第２底側電極１０６および第２開口側電極１０７は、この形態では、同時に同電圧に制御される。これにより、第２底側電極１０６および第２開口側電極１０７の間に電位差が形成されることを適切に抑制できるから、第２中間絶縁層１０８に対する電界集中を適切に抑制できる。その結果、第２トレンチゲート構造７０の耐圧を高めることができる。

図３５Ａは、図３４に示す半導体装置１６１の通常動作を説明するための断面斜視図である。図３５Ｂは、図３４に示す半導体装置１６１のアクティブクランプ動作を説明するための断面斜視図である。図３５Ａおよび図３５Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
図３５Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。

第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ほぼ等しい電圧をそれぞれ有していてもよい。
この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。

これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図３５Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。

一方、図３５Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。
オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。

この場合、第１底側電極８６および第１開口側電極８７がそれぞれオフ状態となり、第２底側電極１０６および第２開口側電極１０７がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図３５Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。
アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。

この制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。
以上、半導体装置１６１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。とりわけ、半導体装置１６１によれば、第２底側電極１０６が第１底側電極８６から電気的に絶縁されており、第２開口側電極１０７が第１開口側電極８７から電気的に絶縁されている。

コントロールＩＣ１０は、このような構造において、第１ＭＩＳＦＥＴ５６の第１底側電極８６および第１開口側電極８７を同時に同電圧に制御する。これにより、通常動作時およびアクティブクランプ動作時において第１底側電極８６および第１開口側電極８７の間に電位差が形成されることを適切に抑制できる。その結果、第１中間絶縁層８８に対する電界集中を適切に抑制できるから、第１トレンチゲート構造６０の耐圧を高めることができる。

また、コントロールＩＣ１０は、第２ＭＩＳＦＥＴ５７の第２底側電極１０６および第２開口側電極１０７を同時に同電圧に制御する。これにより、通常動作時およびアクティブクランプ動作時において第２底側電極１０６および第２開口側電極１０７の間に電位差が形成されることを適切に抑制できる。その結果、第２中間絶縁層１０８に対する電界集中を適切に抑制できるから、第２トレンチゲート構造７０の耐圧を高めることができる。

図３６は、図３２に対応する領域の断面斜視図であって、本発明の第４実施形態に係る半導体装置１７１を示す断面斜視図である。図３７は、図３６から半導体層２の上の構造を取り除いた断面斜視図である。以下では、半導体装置１６１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
以下では、第１ＦＥＴ構造５８の一端部および第２ＦＥＴ構造６８の一端部側の領域の構造を例にとって説明し、第１ＦＥＴ構造５８の他端部および第２ＦＥＴ構造６８の他端部側の領域の構造についての説明は省略する。

半導体装置１６１では、１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。これに対して、半導体装置１７１では、複数（この形態では２個）の第１ＦＥＴ構造５８の群および複数（この形態では２個）の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。

また、半導体装置１６１では、複数の第１トレンチコンタクト構造１６２が１対１対応の関係で対応する第１トレンチゲート構造６０に接続されている。これに対して、半導体装置１７１では、複数の第１トレンチコンタクト構造１６２が、互いに隣り合う複数（この形態では２個）の第１トレンチゲート構造６０の群にそれぞれ接続されている。複数の第１トレンチコンタクト構造１６２は、平面視においてアーチ状に形成されている。

また、半導体装置１６１では、複数の第２トレンチコンタクト構造１６３が１対１対応の関係で対応する第２トレンチゲート構造７０に接続されている。これに対して、半導体装置１７１では、複数の第２トレンチコンタクト構造１６３が、互いに隣り合う複数（この形態では２個）の第２トレンチゲート構造７０の群にそれぞれ接続されている。複数の第２トレンチコンタクト構造１６３は、平面視においてアーチ状に形成されている。以下、半導体装置１７１の構造について具体的に説明する。

図３６および図３７を参照して、複数のセル領域７５は、この形態では、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域、互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域、ならびに、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域にそれぞれ区画されている。
複数のセル領域７５には、この形態では、３種の総チャネル割合ＲＴが適用されている。３種の総チャネル割合ＲＴは、第１総チャネル割合ＲＴ１、第２総チャネル割合ＲＴ２および第３総チャネル割合ＲＴ３を含む。

第１総チャネル割合ＲＴ１は、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域に適用されている。互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域には、その構造上、第２チャネル領域１１１は形成されない。
第１総チャネル割合ＲＴ１は、互いに隣り合う２個の第１ＦＥＴ構造５８の第１チャネル割合Ｒ１の合計値である。第１総チャネル割合ＲＴ１は、０％以上１００％以下（好ましくは０％を超えて１００％未満）に調整されていてもよい。第１総チャネル割合ＲＴ１は、この形態では、５０％に調整されている。第１総チャネル割合ＲＴ１において、一方側の第１チャネル割合Ｒ１および他方側の第１チャネル割合Ｒ１は、それぞれ２５％である。

第２総チャネル割合ＲＴ２は、互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域に適用されている。互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域には、その構造上、第１チャネル領域９１および第２チャネル領域１１１が形成される。
第２総チャネル割合ＲＴ２は、第１チャネル割合Ｒ１および第２チャネル割合Ｒ２の合計値である。第２総チャネル割合ＲＴ２は、０％以上１００％以下（好ましくは０％を超えて１００％未満）に調整されていてもよい。第２総チャネル割合ＲＴ２は、この形態では、５０％に調整されている。第２総チャネル割合ＲＴ２において、第１チャネル割合Ｒ１は２５％であり、第２チャネル割合Ｒ２は２５％である。

第３総チャネル割合ＲＴ３は、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域に適用されている。互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域には、その構造上、第１チャネル領域９１は形成されない。
第３総チャネル割合ＲＴ３は、互いに隣り合う２個の第２ＦＥＴ構造６８の第２チャネル割合Ｒ２の合計値である。第３総チャネル割合ＲＴ３は、０％以上１００％以下（好ましくは０％を超えて１００％未満）に調整されていてもよい。第３総チャネル割合ＲＴ３は、この形態では、５０％に調整されている。第３総チャネル割合ＲＴ３において、一方側の第２チャネル割合Ｒ２および他方側の第２チャネル割合Ｒ２は、それぞれ２５％である。

第１チャネル領域９１は全チャネルのうちの１／２（５０％）を占め、第２チャネル領域１１１は全チャネルのうちの１／２（５０％）を占めている。平均チャネル割合ＲＡＶは、この形態では、５０％である。
各第１トレンチコンタクト構造１６２において第１コンタクトトレンチ１６４は、互いに隣り合う複数の第１ゲートトレンチ８１の一端部に連通している。第１コンタクト絶縁層１６５は、各第１ゲートトレンチ８１および第１コンタクトトレンチ１６４の間の連通部において第１絶縁層８２と一体を成している。

第１コンタクト絶縁層１６５は、より具体的には、各第１ゲートトレンチ８１内に引き出された引き出し絶縁層１６５Ａを含み、連通部を横切って各第１ゲートトレンチ８１内において第１底側絶縁層８４および第１開口側絶縁層８５と一体を成している。
第１コンタクト電極１６６は、各第１ゲートトレンチ８１および第１コンタクトトレンチ１６４の間の連通部において第１底側電極８６と一体を成している。第１コンタクト電極１６６は、より具体的には、各第１ゲートトレンチ８１内に引き出された引き出し電極１６６Ａを含み、連通部を横切って各第１ゲートトレンチ８１内において第１底側電極８６に電気的に接続されている。各第１ゲートトレンチ８１内において第１コンタクト電極１６６および第１開口側電極８７の間には、第１中間絶縁層８８が介在している。

各第２トレンチゲート構造７０において第２コンタクトトレンチ１６７は、互いに隣り合う複数の第２ゲートトレンチ１０１の一端部に連通している。第２コンタクト絶縁層１６８は、各第２ゲートトレンチ１０１および第２コンタクトトレンチ１６７の間の連通部において第２絶縁層１０２と一体を成している。
第２コンタクト絶縁層１６８は、より具体的には、各第２ゲートトレンチ１０１内に引き出された引き出し絶縁層１６８Ａを含み、連通部を横切って各第２ゲートトレンチ１０１内において第２底側絶縁層１０４および第２開口側絶縁層１０５と一体を成している。

第２コンタクト電極１６９は、各第２ゲートトレンチ１０１および第２コンタクトトレンチ１６７の間の連通部において第２底側電極１０６と一体を成している。第２コンタクト電極１６９は、より具体的には、各第２ゲートトレンチ１０１内に引き出された引き出し電極１６９Ａを含み、連通部を横切って各第２ゲートトレンチ１０１内において第２底側電極１０６に電気的に接続されている。各第２ゲートトレンチ１０１内において第２コンタクト電極１６９および第２開口側電極１０７の間には、第２中間絶縁層１０８が介在している。

図３８Ａは、図３６に示す半導体装置１７１の通常動作を説明するための断面斜視図である。図３８Ｂは、図３６に示す半導体装置１７１のアクティブクランプ動作を説明するための断面斜視図である。図３８Ａおよび図３８Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。
図３８Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。

第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ほぼ等しい電圧をそれぞれ有していてもよい。
この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。

これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図３８Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。

一方、図３８Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。
オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）である。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。

この場合、第１底側電極８６および第１開口側電極８７がそれぞれオフ状態となり、第２底側電極１０６および第２開口側電極１０７がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図３８Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。
アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づく。

この制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。
以上、半導体装置１７１によっても半導体装置１６１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１７１では、複数（この形態では２個）の第１ＦＥＴ構造５８の群および複数（この形態では２個）の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。

複数の第１ＦＥＴ構造５８が互いに隣り合う構造では、互いに隣り合う複数の第１ＦＥＴ構造５８の間の領域において第２チャネル領域１１１に接続させることなく第１チャネル領域９１を形成できる。したがって、第１チャネル領域９１を適切に形成できるから、第１チャネル割合Ｒ１を適切に調整できる。
同様に、複数の第２ＦＥＴ構造６８が互いに隣り合う構造では、互いに隣り合う複数の第２ＦＥＴ構造６８の間の領域において第１チャネル領域９１に接続させることなく第２チャネル領域１１１を形成できる。したがって、第２チャネル領域１１１を適切に形成できるから、第２チャネル割合Ｒ２を適切に調整できる。これにより、平均チャネル割合ＲＡＶおよび特性チャネル割合ＲＣを適切に調整できる。

図３９は、図３６に対応する領域の断面斜視図であって、本発明の第５実施形態に係る半導体装置１８１を示す断面斜視図である。以下では、半導体装置１７１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
複数のセル領域７５には、この形態では、互いに異なる値を有する第１総チャネル割合ＲＴ１、第２総チャネル割合ＲＴ２および第３総チャネル割合ＲＴ３が適用されている。

第１総チャネル割合ＲＴ１は、一例として６０％以上８０％以下に調整されていてもよい。第１総チャネル割合ＲＴ１は、この形態では、７５％に調整されている。第１総チャネル割合ＲＴ１において、一方側の第１チャネル割合Ｒ１および他方側の第１チャネル割合Ｒ１は、それぞれ３７．５％である。
第２総チャネル割合ＲＴ２は、一例として４０％を超えて６０％未満に調整されていてもよい。第２総チャネル割合ＲＴ２は、この形態では、５０％に調整されている。第２総チャネル割合ＲＴ２において、第１チャネル割合Ｒ１は２５％であり、第２チャネル割合Ｒ２は２５％である。

第３総チャネル割合ＲＴ３は、一例として２０％以上４０％以下に調整されていてもよい。第３総チャネル割合ＲＴ３は、この形態では、２５％に調整されている。第３総チャネル割合ＲＴ３において、一方側の第２チャネル割合Ｒ２および他方側の第２チャネル割合Ｒ２は、それぞれ１２．５％である。
第１チャネル領域９１は、全チャネルのうちの５０％（１／２）を超える割合を占めている。この形態では、第１チャネル領域９１は全チャネルのうちの６２．５％を占め、第２チャネル領域１１１は全チャネルのうちの３７．５％を占めている。つまり、第２チャネル割合Ｒ２は、第１チャネル割合Ｒ１未満（Ｒ２＜Ｒ１）である。平均チャネル割合ＲＡＶは、この形態では、５０％である。半導体装置１８１における他の構造は、半導体装置１７１と同様である。この形態では、以下に説明される制御が実施される。

図４０Ａは、図３９に示す半導体装置１８１の第１制御例に係る通常動作を説明するための断面斜視図である。図４０Ｂは、図３９に示す半導体装置１８１の第１制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図４０Ａおよび図４０Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。

図４０Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。
第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ほぼ等しい電圧をそれぞれ有していてもよい。

この場合、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６がそれぞれオン状態になる。つまり、第１開口側電極８７、第２開口側電極１０７、第１底側電極８６および第２底側電極１０６は、ゲート電極としてそれぞれ機能する。
これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図４０Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第２プロット点Ｐ２で示された面積抵抗率Ｒｏｎ・Ａに近づく。
一方、図４０Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。

オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。

この場合、第１底側電極８６および第１開口側電極８７がそれぞれオフ状態となり、第２底側電極１０６および第２開口側電極１０７がそれぞれオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図４０Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。アクティブクランプ動作時のチャネル利用率ＲＵは、より具体的には、通常動作時のチャネル利用率ＲＵの１／２未満になる。

アクティブクランプ動作時のチャネル利用率ＲＵは、３７．５％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、１８．７５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第４プロット点Ｐ４で示されたアクティブクランプ耐量Ｅａｃに近づくか、または、当該アクティブクランプ耐量Ｅａｃを超える。

図４１Ａは、図３９に示す半導体装置１８１の第２制御例に係る通常動作を説明するための断面斜視図である。図４１Ｂは、図３９に示す半導体装置１８１の第２制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図４１Ａおよび図４１Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。

図４１Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａにオン信号Ｖｏｎが入力され、第２ゲート制御配線１７Ｂにオフ信号Ｖｏｆｆが入力される。オン信号Ｖｏｎおよびオフ信号Ｖｏｆｆは、コントロールＩＣ１０からそれぞれ入力される。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。オン信号Ｖｏｎは、オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。

この場合、第１底側電極８６および第１開口側電極８７がそれぞれオン状態になり、第２底側電極１０６および第２開口側電極１０７がそれぞれオフ状態になる。つまり、第１底側電極８６および第１開口側電極８７がゲート電極として機能する一方で、第２底側電極１０６および第２開口側電極１０７がフィールド電極として機能する。
これにより、第１チャネル領域９１がオン状態に制御されると共に第２チャネル領域１１１がオフ状態に制御される。図４１Ａでは、オン状態の第１チャネル領域９１がドット状のハッチングによって示され、オン状態の第２チャネル領域１１１が塗りつぶしハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６がオン状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオフ状態に制御される（第１Ｈａｌｆ－ＯＮ制御）。これにより、通常動作時の特性チャネル割合ＲＣは、第１チャネル割合Ｒ１未満の第２チャネル割合Ｒ２（Ｒ２＜Ｒ１）を有する第２チャネル領域１１１がオフ状態に制御されるから、平均チャネル割合ＲＡＶ未満になる。

通常動作時のチャネル利用率ＲＵは、６２．５％である。また、通常動作時の特性チャネル割合ＲＣは、３１．２５％である。これにより、面積抵抗率Ｒｏｎ・Ａは、図１３のグラフにおいて第３プロット点Ｐ３で示された面積抵抗率Ｒｏｎ・Ａに近づく。
一方、図４１Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。

オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。
この場合、第１底側電極８６および第１開口側電極８７がそれぞれオフ状態になり、第２底側電極１０６および第２開口側電極１０７がそれぞれオン状態になる。つまり、第１底側電極８６および第１開口側電極８７がフィールド電極として機能する一方で、第２底側電極１０６および第２開口側電極１０７がゲート電極として機能する。

これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図４１Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。
その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。アクティブクランプ動作時のチャネル利用率ＲＵは、第１チャネル割合Ｒ１未満の第２チャネル割合Ｒ２（Ｒ２＜Ｒ１）を有する第２チャネル領域１１１がオン状態に制御されるから、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。

アクティブクランプ動作時のチャネル利用率ＲＵは、３７．５％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、１８．７５％である。これにより、アクティブクランプ耐量Ｅａｃは、図１３のグラフにおいて第２プロット点Ｐ２で示されたアクティブクランプ耐量Ｅａｃに近づくか、または、当該アクティブクランプ耐量Ｅａｃを超える。

以上、半導体装置１８１によっても半導体装置１７１に対して述べた効果と同様の効果を奏することができる。とりわけ、半導体装置１８１によれば、第２チャネル割合Ｒ２が、第１チャネル割合Ｒ１とは異なっている（Ｒ１≠Ｒ２）。第２チャネル割合Ｒ２は、より具体的には、第１チャネル割合Ｒ１未満である（Ｒ１＞Ｒ２）。
コントロールＩＣ１０は、このような構造において、アクティブクランプ動作時におけるチャネル利用率ＲＵが、零を超えて通常動作時におけるチャネル利用率ＲＵ未満となるように第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を制御する。これにより、アクティブクランプ耐量Ｅａｃの向上効果を高めることができる。

また、半導体装置１８１によれば、第２制御例で示されたように、通常動作時に第１Ｈａｌｆ－ＯＮ制御を適用し、アクティブクランプ動作時に第２Ｈａｌｆ－ＯＮ制御を適用できる。また、半導体装置１８１によれば、通常動作時に第２Ｈａｌｆ－ＯＮ制御を適用し、アクティブクランプ動作時に第１Ｈａｌｆ－ＯＮ制御を適用することもできる。すなわち、半導体装置１８１によれば、制御法を変更するだけで、同一の平均チャネル割合ＲＡＶを有していながら、種々の面積抵抗率Ｒｏｎ・Ａおよびアクティブクランプ耐量Ｅａｃを実現できる。

図４２は、図７に対応する領域の断面斜視図であって、本発明の第６実施形態に係る半導体装置１９１を示す断面斜視図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
半導体装置１では、第１トレンチゲート構造６０において、第１絶縁層８２が第１底側絶縁層８４および第１開口側絶縁層８５を含み、第１電極８３が第１底側電極８６、第１開口側電極８７および第１中間絶縁層８８を含む。

これに対して、半導体装置１９１では、第１絶縁層８２が第１底側絶縁層８４を含まず、第１電極８３が第１底側電極８６および第１中間絶縁層８８を含まない。つまり、半導体装置１９１では、第１絶縁層８２が第１開口側絶縁層８５に相当する第１ゲート絶縁層１９２を含み、第１電極８３が第１開口側電極８７に相当する第１ゲート電極１９３を含む。

また、半導体装置１では、第２トレンチゲート構造７０において、第２絶縁層１０２が第２底側絶縁層１０４および第２開口側絶縁層１０５を含み、第２電極１０３が第２底側電極１０６、第２開口側電極１０７および第２中間絶縁層１０８を含む。
これに対して、半導体装置１９１では、第２絶縁層１０２が第２底側絶縁層１０４を含まず、第２電極１０３が第２底側電極１０６および第２中間絶縁層１０８を含まない。つまり、半導体装置１９１では、第２絶縁層１０２が第２開口側絶縁層１０５に相当する第２ゲート絶縁層１９４を含み、第２電極１０３が第２開口側電極１０７に相当する第２ゲート電極１９５を含む。

また、半導体装置１は、トレンチコンタクト構造１２０を有している。これに対して、半導体装置１９１は、トレンチコンタクト構造１２０を有していない。以下、半導体装置１９１の構造について具体的に説明する。
第１トレンチゲート構造６０において、第１ゲート絶縁層１９２は、第１ゲートトレンチ８１の内壁に沿って膜状に形成されている。第１ゲート絶縁層１９２は、第１ゲートトレンチ８１内において凹状の空間を区画している。

第１ゲート絶縁層１９２において第１ゲートトレンチ８１の底壁６３を被覆する部分の厚さは、第１ゲート絶縁層１９２において第１ゲートトレンチ８１の第１側壁６１および第２側壁６２を被覆する部分の厚さよりも大きくてもよい。むろん、第１ゲート絶縁層１９２は、一様な厚さを有していてもよい。
第１ゲート電極１９３は、第１ゲート絶縁層１９２を挟んで第１ゲートトレンチ８１に埋め込まれている。第１ゲート電極１９３は、より具体的には、第１ゲートトレンチ８１において第１ゲート絶縁層１９２によって区画された凹状の空間に一体物として埋め込まれている。第１ゲート電極１９３にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む第１ゲート制御信号（第１制御信号）が印加される。

第１ゲート電極１９３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第１ゲート電極１９３は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

第２トレンチゲート構造７０において、第２ゲート絶縁層１９４は、第２ゲートトレンチ１０１の内壁に沿って膜状に形成されている。第２ゲート絶縁層１９４は、第２ゲートトレンチ１０１内において凹状の空間を区画している。
第２ゲート絶縁層１９４において第２ゲートトレンチ１０１の底壁７３を被覆する部分の厚さは、第２ゲート絶縁層１９４において第２ゲートトレンチ１０１の第２側壁７２および第２側壁７２を被覆する部分の厚さよりも大きくてもよい。むろん、第２ゲート絶縁層１９４は、一様な厚さを有していてもよい。

第２ゲート電極１９５は、第２ゲート絶縁層１９４を挟んで第２ゲートトレンチ１０１に埋め込まれている。第２ゲート電極１９５は、より具体的には、第２ゲートトレンチ１０１において第２ゲート絶縁層１９４によって区画された凹状の空間に一体物として埋め込まれている。第２ゲート電極１９５にはオン信号Ｖｏｎおよびオフ信号Ｖｏｆｆを含む第２ゲート制御信号（第２制御信号）が印加される。

第２ゲート電極１９５は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２ゲート電極１９５は、第１ゲート電極１９３と同一種の導電材料を含んでいることが好ましい。第２ゲート電極１９５は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

具体的な図示は省略されるが、第１ゲート制御配線１７Ａは第１ゲート電極１９３に電気的に接続され、第２ゲート制御配線１７Ｂは第２ゲート電極１９５に電気的に接続される。
図４３Ａは、図４２に示す半導体装置１９１の通常動作を説明するための断面斜視図である。図４３Ｂは、図４２に示す半導体装置１９１のアクティブクランプ動作を説明するための断面斜視図である。

図４３Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。
第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ほぼ等しい電圧をそれぞれ有していてもよい。

この場合、第１ゲート電極１９３および第２ゲート電極１９５がそれぞれオン状態になる。これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図４３Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、特性チャネル割合ＲＣが５０％未満である場合に比べて低下する。

一方、図４３Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。
オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。

この場合、第１ゲート電極１９３がオフ状態となり、第２ゲート電極１９５がオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図４３Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。
アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、特性チャネル割合ＲＣが２５％を超える場合に比べて向上する。

この制御例では、アクティブクランプ動作時において第２Ｈａｌｆ－ＯＮ制御が適用された例について説明した。しかし、アクティブクランプ動作時において第１Ｈａｌｆ－ＯＮ制御が適用されてもよい。
以上、半導体装置１９１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。この形態では、第２チャネル割合Ｒ２（第２チャネル面積Ｓ２）が、第１チャネル割合Ｒ１（第１チャネル面積Ｓ１）とほぼ等しい例を示した。しかし、第２チャネル割合Ｒ２は、第２実施形態（図２７参照）の場合と同様に、第１チャネル割合Ｒ１と異なっていてもよい（Ｒ１≠Ｒ２）。第２チャネル割合Ｒ２は、第１チャネル割合Ｒ１未満（Ｒ２＜Ｒ１）であってもよい。

図４４は、図４２に対応する領域の断面斜視図であって、本発明の第７実施形態に係る半導体装置２０１を示す斜視図である。以下では、半導体装置１９１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
半導体装置１９１では、１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。これに対して、半導体装置２０１では、複数（この形態では２個）の第１ＦＥＴ構造５８の群および複数（この形態では２個）の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。

また、半導体装置１９１は、トレンチコンタクト構造１２０を有していない。これに対して、半導体装置２０１は、トレンチコンタクト構造１２０を有している。半導体装置２０１は、より具体的には、第１トレンチゲート構造６０および第２トレンチゲート構造７０を互いに電気的に絶縁させる態様で、第１トレンチゲート構造６０および第２トレンチゲート構造７０にそれぞれ接続された複数のトレンチコンタクト構造１２０を含む。

また、半導体装置１９１では、第２チャネル割合Ｒ２（第２チャネル面積Ｓ２）が、第１チャネル割合Ｒ１（第１チャネル面積Ｓ１）とほぼ等しい。これに対して、半導体装置２０１では、第２チャネル割合Ｒ２が、第１チャネル割合Ｒ１とは異なっている（Ｒ１≠Ｒ２）。第２チャネル割合Ｒ２は、より具体的には、第１チャネル割合Ｒ１未満（Ｒ２＜Ｒ１）である。以下、半導体装置２０１の構造について具体的に説明する。

図４４を参照して、複数のセル領域７５は、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域、互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域、ならびに、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域にそれぞれ区画されている。
複数のセル領域７５には、この形態では、互いに異なる値を有する３種の総チャネル割合ＲＴが適用されている。３種の総チャネル割合ＲＴは、第１総チャネル割合ＲＴ１、第２総チャネル割合ＲＴ２および第３総チャネル割合ＲＴ３を含む。

第１総チャネル割合ＲＴ１は、互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域に適用されている。互いに隣り合う２個の第１ＦＥＴ構造５８の間の領域には、その構造上、第２チャネル領域１１１は形成されない。
第１総チャネル割合ＲＴ１は、互いに隣り合う２個の第１ＦＥＴ構造５８の第１チャネル割合Ｒ１の合計値である。第１総チャネル割合ＲＴ１は、一例として６０％以上８０％以下に調整されていてもよい。第１総チャネル割合ＲＴ１は、この形態では、７５％に調整されている。第１総チャネル割合ＲＴ１において、一方側の第１チャネル割合Ｒ１および他方側の第１チャネル割合Ｒ１は、それぞれ３７．５％である。

第２総チャネル割合ＲＴ２は、互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域に適用されている。互いに隣り合う１個の第１ＦＥＴ構造５８および１個の第２ＦＥＴ構造６８の間の領域には、その構造上、第１チャネル領域９１および第２チャネル領域１１１が形成される。
第２総チャネル割合ＲＴ２は、第１チャネル割合Ｒ１および第２チャネル割合Ｒ２の合計値である。第２総チャネル割合ＲＴ２は、一例として４０％を超えて６０％未満に調整されていてもよい。第２総チャネル割合ＲＴ２は、この形態では、５０％に調整されている。第２総チャネル割合ＲＴ２において、第１チャネル割合Ｒ１は２５％であり、第２チャネル割合Ｒ２は２５％である。

第３総チャネル割合ＲＴ３は、互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域に適用されている。互いに隣り合う２個の第２ＦＥＴ構造６８の間の領域には、その構造上、第１チャネル領域９１は形成されない。
第３総チャネル割合ＲＴ３は、互いに隣り合う２個の第２ＦＥＴ構造６８の第２チャネル割合Ｒ２の合計値である。第３総チャネル割合ＲＴ３は、一例として２０％以上４０％以下に調整されていてもよい。第３総チャネル割合ＲＴ３は、この形態では、２５％に調整されている。第３総チャネル割合ＲＴ３において、一方側の第２チャネル割合Ｒ２および他方側の第２チャネル割合Ｒ２は、それぞれ１２．５％である。

第１チャネル領域９１は、全チャネルのうちの５０％（１／２）を超える割合を占めている。この形態では、第１チャネル領域９１は全チャネルのうちの６２．５％を占め、第２チャネル領域１１１は全チャネルのうちの３７．５％を占めている。つまり、第２チャネル割合Ｒ２は、第１チャネル割合Ｒ１未満（Ｒ２＜Ｒ１）である。平均チャネル割合ＲＡＶは、この形態では、５０％である。

複数のトレンチコンタクト構造１２０は、複数の第１トレンチコンタクト構造２０２および複数の第２トレンチコンタクト構造２０３を含む。複数の第１トレンチコンタクト構造２０２は、複数の第２トレンチゲート構造７０から間隔を空けて、対応する複数の第１トレンチゲート構造６０の一端部にそれぞれ接続されている。複数の第１トレンチコンタクト構造２０２は、平面視においてアーチ状に形成されている。

複数の第２トレンチコンタクト構造２０３は、複数の第１トレンチゲート構造６０から間隔を空けて、対応する複数の第２トレンチゲート構造７０の一端部にそれぞれ接続されている。複数の第２トレンチコンタクト構造２０３は、平面視においてアーチ状に形成されている。
各第１トレンチコンタクト構造２０２は、第１コンタクトトレンチ２０４、第１コンタクト絶縁層２０５および第１コンタクト電極２０６を含む。第１コンタクトトレンチ２０４、第１コンタクト絶縁層２０５および第１コンタクト電極２０６は、この形態では、第１ゲートトレンチ８１、第１ゲート絶縁層１９２および第１ゲート電極１９３に対応した構造をそれぞれ有している。

各第１トレンチコンタクト構造２０２において第１コンタクトトレンチ２０４は、互いに隣り合う複数の第１ゲートトレンチ８１の一端部に連通している。第１コンタクト絶縁層２０５は、各第１ゲートトレンチ８１および第１コンタクトトレンチ２０４の間の連通部において第１ゲート絶縁層１９２と一体を成している。第１コンタクト電極２０６は、各第１ゲートトレンチ８１および第１コンタクトトレンチ２０４の間の連通部において第１ゲート電極１９３と一体を成している。

各第２トレンチコンタクト構造２０３は、第２コンタクトトレンチ２０７、第２コンタクト絶縁層２０８および第２コンタクト電極２０９を含む。第２コンタクトトレンチ２０７、第２コンタクト絶縁層２０８および第２コンタクト電極２０９は、この形態では、第２ゲートトレンチ１０１、第２ゲート絶縁層１９４および第２ゲート電極１９５に対応した構造をそれぞれ有している。

各第２トレンチコンタクト構造２０３において第２コンタクトトレンチ２０７は、互いに隣り合う複数の第２ゲートトレンチ１０１の一端部に連通している。第２コンタクト絶縁層２０８は、各第２ゲートトレンチ１０１および第２コンタクトトレンチ２０７の間の連通部において第２ゲート絶縁層１９４と一体を成している。第２コンタクト電極２０９は、各第２ゲートトレンチ１０１および第２コンタクトトレンチ２０７の間の連通部において第２ゲート電極１９５と一体を成している。

具体的な図示は省略されるが、第１ゲート制御配線１７Ａは第１ゲート電極１９３および第１コンタクト電極２０６に電気的に接続され、第２ゲート制御配線１７Ｂは第２ゲート電極１９５および第２コンタクト電極２０９に電気的に接続される。
図４５Ａは、図４４に示す半導体装置２０１の通常動作を説明するための断面斜視図である。図４５Ｂは、図４４に示す半導体装置２０１のアクティブクランプ動作を説明するための断面斜視図である。図４５Ａおよび図４５Ｂでは、説明の便宜上、第１主面３の上の構造を省略し、ゲート制御配線１７を簡略化している。

図４５Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。
第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ほぼ等しい電圧をそれぞれ有していてもよい。

この場合、第１ゲート電極１９３および第２ゲート電極１９５がそれぞれオン状態になる。これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。図４５Ａでは、オン状態の第１チャネル領域９１および第２チャネル領域１１１がドット状のハッチングによって示されている。
その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、特性チャネル割合ＲＣが５０％未満である場合に比べて低下する。

一方、図４５Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。
オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。

この場合、第１ゲート電極１９３がオフ状態となり、第２ゲート電極１９５がオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。図４５Ｂでは、オフ状態の第１チャネル領域９１が塗りつぶしハッチングによって示され、オン状態の第２チャネル領域１１１がドット状のハッチングによって示されている。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満となる。アクティブクランプ動作時のチャネル利用率ＲＵは、より具体的には、通常動作時のチャネル利用率ＲＵの１／２未満になる。

アクティブクランプ動作時のチャネル利用率ＲＵは、３７．５％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、１８．７５％である。これにより、アクティブクランプ耐量Ｅａｃは、特性チャネル割合ＲＣが１８．７５％を超える場合に比べて向上する。
以上、半導体装置２０１によっても半導体装置１９１に対して述べた効果と同様の効果を奏することができる。また、半導体装置２０１では、複数（この形態では２個）の第１ＦＥＴ構造５８の群および複数（この形態では２個）の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されている。

複数の第１ＦＥＴ構造５８が互いに隣り合う構造では、互いに隣り合う複数の第１ＦＥＴ構造５８の間の領域において第２チャネル領域１１１に接続させることなく第１チャネル領域９１を形成できる。したがって、第１チャネル領域９１を適切に形成できるから、第１チャネル割合Ｒ１を適切に調整できる。
同様に、複数の第２ＦＥＴ構造６８が互いに隣り合う構造では、互いに隣り合う複数の第２ＦＥＴ構造６８の間の領域において第１チャネル領域９１に接続させることなく第２チャネル領域１１１を形成できる。したがって、第２チャネル領域１１１を適切に形成できるから、第２チャネル割合Ｒ２を適切に調整できる。これにより、平均チャネル割合ＲＡＶおよび特性チャネル割合ＲＣを適切に調整できる。

図４６は、図７に対応する領域の断面斜視図であって、本発明の第８実施形態に係る半導体装置２１１を示す一部切り欠き断面斜視図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
半導体装置１は、トレンチゲート型の第１ＦＥＴ構造５８およびトレンチゲート型の第２ＦＥＴ構造６８を含む。これに対して、半導体装置２１１は、プレーナゲート型の第１ＦＥＴ構造５８およびプレーナゲート型の第２ＦＥＴ構造６８を含む。以下、半導体装置２１１の具体的な構造について説明する。

図４６を参照して、半導体層２の第１主面３の表層部には、複数のボディ領域５５が形成されている。複数のボディ領域５５は、パワーＭＩＳＦＥＴ９の基礎となる領域である。複数のボディ領域５５は、第１方向Ｘに沿って間隔を空けて形成され、第２方向Ｙに沿って帯状に延びている。複数のボディ領域５５は、平面視において全体としてストライプ状に形成されている。

各第１ＦＥＴ構造５８は、各ボディ領域５５の表層部に形成された第１ソース領域９２を含む。第１ソース領域９２は、第２方向Ｙに沿って帯状に延びている。各第２ＦＥＴ構造６８は、各ボディ領域５５の表層部に形成された第２ソース領域１１２を含む。第２ソース領域１１２は、より具体的には、第１方向Ｘに沿って間隔を空けて形成され、第２方向Ｙに沿って帯状に延びている。

各第１ＦＥＴ構造５８および各第２ＦＥＴ構造６８は、各ボディ領域５５の表層部に形成されたｐ^＋型のコンタクト領域２１２を含む。コンタクト領域２１２は、第１ＦＥＴ構造５８および第２ＦＥＴ構造６８に共有されている。コンタクト領域２１２は、第１ソース領域９２および第２ソース領域１１２の間の領域に形成されている。コンタクト領域２１２は、第２方向Ｙに沿って帯状に延びている。

第１ＦＥＴ構造５８は、半導体層２の第１主面３の上に形成された第１プレーナゲート構造２１３を含む。第１プレーナゲート構造２１３は、第２方向Ｙに沿って帯状に延び、ドリフト領域５４、ボディ領域５５および第１ソース領域９２に対向している。
各第１プレーナゲート構造２１３は、より具体的には、第１ゲート絶縁層２１４および第１ゲート電極２１５を含む。第１ゲート絶縁層２１４は、第１主面３の上に形成されている。第１ゲート絶縁層２１４は、第１主面３の上においてドリフト領域５４、ボディ領域５５および第１ソース領域９２を被覆している。第１ゲート電極２１５は、第１ゲート絶縁層２１４を挟んでドリフト領域５４、ボディ領域５５および第１ソース領域９２に対向している。

第１ＭＩＳＦＥＴ５６の第１チャネル領域９１は、この形態では、ボディ領域５５においてドリフト領域５４および第１ソース領域９２の間の領域に形成される。第１チャネル領域９１は、第１ゲート絶縁層２１４を挟んで第１ゲート電極２１５に対向する。
第２ＦＥＴ構造６８は、半導体層２の第２主面４の上に形成された第２プレーナゲート構造２２３を含む。第２プレーナゲート構造２２３は、第２方向Ｙに沿って帯状に延び、ドリフト領域５４、ボディ領域５５および第２ソース領域１１２に対向している。

各第２プレーナゲート構造２２３は、より具体的には、第２ゲート絶縁層２２４および第２ゲート電極２２５を含む。第２ゲート絶縁層２２４は、第２主面４の上に形成されている。第２ゲート絶縁層２２４は、第２主面４の上においてドリフト領域５４、ボディ領域５５および第２ソース領域１１２を被覆している。第２ゲート電極２２５は、第２ゲート絶縁層２２４を挟んでドリフト領域５４、ボディ領域５５および第２ソース領域１１２に対向している。

第２ＭＩＳＦＥＴ５７の第２チャネル領域１１１は、この形態では、ボディ領域５５においてドリフト領域５４および第２ソース領域１１２の間の領域に形成される。第２チャネル領域１１１は、第２ゲート絶縁層２２４を挟んで第２ゲート電極２２５に対向する。
第１主面３の上には、層間絶縁層１４２が形成されている。層間絶縁層１４２には、複数のソース開口２３０が形成されている。各ソース開口２３０は、層間絶縁層１４２において互いに隣り合う第１プレーナゲート構造２１３および第２プレーナゲート構造２２３の間の領域を被覆する部分に形成されている。各ソース開口２３０は、第１ソース領域９２、第２ソース領域１１２およびコンタクト領域２１２を露出させている。

具体的な図示は省略されるが、ソース電極１２は、各ソース開口２３０に入り込むように層間絶縁層１４２の上に形成される。ソース電極１２は、各ソース開口２３０内において第１ソース領域９２、第２ソース領域１１２およびコンタクト領域２１２に電気的に接続される。また、具体的な図示は省略されるが、第１ゲート制御配線１７Ａは第１ゲート電極１９３に電気的に接続され、第２ゲート制御配線１７Ｂは第２ゲート電極１９５に電気的に接続される。

図４７Ａは、図４６に示す半導体装置２１１の通常動作を説明するための断面斜視図である。図４７Ｂは、図４６に示す半導体装置２１１のアクティブクランプ動作を説明するための断面斜視図である。
図４７Ａを参照して、パワーＭＩＳＦＥＴ９の通常動作時では、第１ゲート制御配線１７Ａに第１オン信号Ｖｏｎ１が入力され、第２ゲート制御配線１７Ｂに第２オン信号Ｖｏｎ２が入力される。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、コントロールＩＣ１０からそれぞれ入力される。

第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ゲート閾値電圧Ｖｔｈ以上の電圧をそれぞれ有している。第１オン信号Ｖｏｎ１および第２オン信号Ｖｏｎ２は、ほぼ等しい電圧を有していてもよい。
この場合、第１ゲート電極１９３および第２ゲート電極１９５がそれぞれオン状態になる。これにより、第１チャネル領域９１および第２チャネル領域１１１は共にオン状態に制御される。

その結果、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７の双方が駆動される（Ｆｕｌｌ－ＯＮ制御）。通常動作時のチャネル利用率ＲＵは、１００％である。通常動作時の特性チャネル割合ＲＣは、５０％である。これにより、面積抵抗率Ｒｏｎ・Ａは、特性チャネル割合ＲＣが５０％未満である場合に比べて低下する。
一方、図４７Ｂを参照して、パワーＭＩＳＦＥＴ９のアクティブクランプ動作時では、第１ゲート制御配線１７Ａにオフ信号Ｖｏｆｆが入力され、第２ゲート制御配線１７Ｂにクランプオン信号ＶＣｏｎが入力される。オフ信号Ｖｏｆｆおよびクランプオン信号ＶＣｏｎは、コントロールＩＣ１０からそれぞれ入力される。

オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（たとえば基準電圧）を有している。クランプオン信号ＶＣｏｎは、ゲート閾値電圧Ｖｔｈ以上の電圧を有している。クランプオン信号ＶＣｏｎは、通常動作時の電圧以下または未満の電圧を有していてもよい。
この場合、第１ゲート電極１９３がオフ状態となり、第２ゲート電極１９５がオン状態になる。これにより、第１チャネル領域９１がオフ状態に制御されると共に第２チャネル領域１１１がオン状態に制御される。

その結果、第１ＭＩＳＦＥＴ５６がオフ状態に制御される一方で、第２ＭＩＳＦＥＴ５７がオン状態に制御される（第２Ｈａｌｆ－ＯＮ制御）。これにより、アクティブクランプ動作時のチャネル利用率ＲＵが、零を超えて通常動作時のチャネル利用率ＲＵ未満になる。アクティブクランプ動作時のチャネル利用率ＲＵは、５０％である。また、アクティブクランプ動作時の特性チャネル割合ＲＣは、２５％である。これにより、アクティブクランプ耐量Ｅａｃは、特性チャネル割合ＲＣが２５％を超える場合に比べて向上する。

以上、半導体装置２１１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。
図４８は、本発明の第９実施形態に係る半導体装置２４１を１つの方向から見た斜視図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

前述の第１実施形態では、半導体装置１がハイサイド側のスイッチングデバイスである形態例について説明した。しかし、半導体装置１は、ローサイド側のスイッチングデバイスとしても提供されることができる。ここでは、ローサイド側のスイッチングデバイスとして製造された半導体装置１の一形態例を、第９実施形態に係る半導体装置２４１として説明する。

半導体装置２４１に組み込まれるパワーＭＩＳＦＥＴ９の構造（制御例）としては、第１実施形態に係るパワーＭＩＳＦＥＴ９の構造（制御例）に限らず、第２実施形態、第３実施形態、第４実施形態、第５実施形態、第６実施形態、第７実施形態および第８実施形態に示されたパワーＭＩＳＦＥＴ９の構造（制御例）のいずれか１つが適用される。半導体装置２４１のパワーＭＩＳＦＥＴ９の構造（制御例）の説明については、第１～第８実施形態に係るパワーＭＩＳＦＥＴ９の構造（制御例）の説明のいずれか１つが準用されるものとし、省略する。

図４８を参照して、半導体装置２４１は、第１実施形態等と同様に、半導体層２を含む。半導体層２には、第１実施形態等と同様に、出力領域６および入力領域７が設定されている。出力領域６は、パワーＭＩＳＦＥＴ９を含む。入力領域７は、コントロールＩＣ１０を含む。
半導体層２の上には、複数（この形態では３つ）の電極１１，１２，１３が形成されている。図４８では、ハッチングによって複数の電極１１～１３が示されている。複数の電極１１～１３の個数、配置および平面形状は任意であり、図４８に示される形態に限定されない。

複数の電極１１～１３の個数、配置および平面形状は、パワーＭＩＳＦＥＴ９の仕様やコントロールＩＣ１０の仕様に応じて調整される。複数の電極１１～１３は、この形態では、ドレイン電極１１（出力電極）、ソース電極１２（基準電圧電極）および入力電極１３を含む。
ドレイン電極１１は、第１実施形態等と同様に、半導体層２の第２主面４の上に形成されている。ドレイン電極１１は、パワーＭＩＳＦＥＴ９によって生成された電気信号を外部に伝達する。

ソース電極１２は、第１実施形態等と同様に、第１主面３において出力領域６の上に形成されている。ソース電極１２は、パワーＭＩＳＦＥＴ９やコントロールＩＣ１０の各種機能回路に基準電圧（たとえばグランド電圧）を提供する。
入力電極１３は、第１実施形態等と同様に、第１主面３において入力領域７の上に形成されている。入力電極１３は、コントロールＩＣ１０を駆動するための入力電圧を伝達する。

半導体層２の上には、第１実施形態等と同様に、制御配線の一例としてのゲート制御配線１７が形成されている。ゲート制御配線１７は、この形態では、第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃを含む。ゲート制御配線１７は、出力領域６および入力領域７に選択的に引き回されている。ゲート制御配線１７は、出力領域６においてパワーＭＩＳＦＥＴ９のゲートに電気的に接続され、入力領域７においてコントロールＩＣ１０に電気的に接続されている。

図４９は、図４８に示す半導体装置２４１の電気的構造を示すブロック回路図である。以下では、半導体装置２４１が車に搭載される場合を例にとって説明する。
半導体装置２４１は、出力電極としてのドレイン電極１１、基準電圧電極としてのソース電極１２、入力電極１３、ゲート制御配線１７、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０を含む。

ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインに電気的に接続されている。ドレイン電極１１は、負荷に接続される。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに電気的に接続されている。ソース電極１２は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に基準電圧を提供する。
入力電極１３は、ＭＣＵ、ＤＣ／ＤＣコンバータ、ＬＤＯ等に接続されてもよい。入力電極１３は、コントロールＩＣ１０に入力電圧を提供する。パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントロールＩＣ１０（後述するゲート制御回路２５）に接続されている。

コントロールＩＣ１０は、この形態では、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５およびアクティブクランプ回路２６を含む。
電流・電圧制御回路２３は、ソース電極１２、入力電極１３、保護回路２４およびゲート制御回路２５に接続されている。電流・電圧制御回路２３は、入力電極１３からの電気信号および保護回路２４からの電気信号に応じて、種々の電圧を生成する。電流・電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。

駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧生成回路３０によって生成された駆動電圧は、ゲート制御回路２５に入力される。
第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナーダイオードやレギュレータ回路を含んでいてもよい。第１定電圧は、保護回路２４（たとえば過電流保護回路３４）に入力される。

第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、ツェナーダイオードやレギュレータ回路を含んでいてもよい。第２定電圧は、保護回路２４（たとえば過熱保護回路３６）に入力される。
基準電圧・基準電流生成回路３３は、各種回路の基準電圧および基準電流を生成する。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。

保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５およびパワーＭＩＳＦＥＴ９のソースに接続されている。保護回路２４は、過電流保護回路３４および過熱保護回路３６を含む。
過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５に接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述する駆動信号出力回路４０）に入力される。

過熱保護回路３６は、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、半導体装置２４１の温度を監視する。過熱保護回路３６は、感温ダイオードＤＴを含む。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。
ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートに接続されている。

ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、ゲート制御配線１７の個数に応じた複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートに入力される。
ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９および駆動信号出力回路４０を含む。発振回路３８は、電流・電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号を昇圧させる。チャージポンプ回路３９によって昇圧された電気信号は、駆動信号出力回路４０に入力される。

駆動信号出力回路４０は、チャージポンプ回路３９からの電気信号および保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じて複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートに入力される。これにより、パワーＭＩＳＦＥＴ９が駆動制御される。
アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートに接続されている。

図５０は、図４８に示す半導体装置２４１の通常動作およびアクティブクランプ動作を説明するための回路図である。図５１は、図５０に示す回路図に適用される主要な電気信号の波形図である。
ここでは、パワーＭＩＳＦＥＴ９に誘導性負荷Ｌが接続された回路例を用いて、半導体装置２４１の通常動作およびアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線（コイル）を利用したデバイスが、誘導性負荷Ｌとして例示される。誘導性負荷Ｌは、Ｌ負荷とも称される。

図５０を参照して、パワーＭＩＳＦＥＴ９のソースは、グランドに接続されている。パワーＭＩＳＦＥＴ９のドレインは、誘導性負荷Ｌに電気的に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびドレインは、アクティブクランプ回路２６に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびソースは、抵抗Ｒに接続されている。アクティブクランプ回路２６は、この回路例では、互いにバイアス接続されたｋ個（ｋは自然数）のツェナーダイオードＤＺを含む。

図５０および図５１を参照して、オフ状態のパワーＭＩＳＦＥＴ９のゲートにオン信号Ｖｏｎが入力されると、パワーＭＩＳＦＥＴ９がオフ状態からオン状態に切り替わる（通常動作）。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦Ｖｏｎ）の電圧を有している。パワーＭＩＳＦＥＴ９は、所定のオン時間ＴＯＮだけ、オン状態に維持される。

パワーＭＩＳＦＥＴ９がオン状態に切り替わると、ドレイン電流ＩＤが、パワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ始める。ドレイン電流ＩＤは、パワーＭＩＳＦＥＴ９のオン時間ＴＯＮに比例して増加する。誘導性負荷Ｌは、ドレイン電流ＩＤの増加に起因して誘導性エネルギを蓄積させる。
パワーＭＩＳＦＥＴ９のゲートにオフ信号Ｖｏｆｆが入力されると、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（Ｖｏｆｆ＜Ｖｔｈ）を有している。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。パワーＭＩＳＦＥＴ９がオフ状態に切り替わると、誘導性負荷Ｌの誘導性エネルギが、逆起電力としてパワーＭＩＳＦＥＴ９に印加される。

これにより、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になる（アクティブクランプ動作）。パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、ドレイン電圧ＶＤＳが、クランプ電圧ＶＤＳＳＣＬまで急激に上昇する。
クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳを超えた場合（ＶＤＳＳ＜ＶＤＳＳＣＬ）、パワーＭＩＳＦＥＴ９は破壊に至る。パワーＭＩＳＦＥＴ９は、クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下（ＶＤＳＳＣＬ≦ＶＤＳＳ）になるように設計される。

クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下の場合（ＶＤＳＳＣＬ≦ＶＤＳＳ）、逆方向電流ＩＺが、アクティブクランプ回路２６に流れる。これにより、アクティブクランプ回路２６の端子間に制限電圧ＶＬが形成される。制限電圧ＶＬは、この形態では、アクティブクランプ回路２６におけるツェナーダイオードＤＺの端子間電圧ＶＺの総和（ＶＬ＝ｋ・ＶＺ）である。

また、逆方向電流ＩＺは、抵抗Ｒを通過してグランドに至る。これにより、抵抗Ｒの端子間に端子間電圧ＶＲが形成される。抵抗Ｒの端子間電圧ＶＲ（＝ＩＺ×Ｒ）は、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦ＶＲ）に調整される。端子間電圧ＶＲは、クランプオン電圧ＶＣＬＰとしてパワーＭＩＳＦＥＴ９のゲート・ソース間に印加される。したがって、パワーＭＩＳＦＥＴ９は、アクティブクランプ状態においてオン状態を維持する。クランプオン電圧ＶＣＬＰ（端子間電圧ＶＲ）は、オン信号Ｖｏｎ未満の電圧を有していてもよい。

これにより、誘導性負荷Ｌの誘導性エネルギが、パワーＭＩＳＦＥＴ９において消費（吸収）される。ドレイン電流ＩＤは、アクティブクランプ時間ＴＡＶを経て、パワーＭＩＳＦＥＴ９のオフ直前のピーク値ＩＡＶからゼロに減少する。これにより、ゲート電圧ＶＧＳがグランド電圧になり、ドレイン電圧ＶＤＳが電源電圧ＶＢになり、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。

パワーＭＩＳＦＥＴ９のアクティブクランプ耐量Ｅａｃは、アクティブクランプ動作時における耐量によって定義される。アクティブクランプ耐量Ｅａｃは、より具体的には、パワーＭＩＳＦＥＴ９のオン状態からオフ状態への遷移時において、誘導性負荷Ｌの誘導性エネルギに起因して生じる逆起電力に対する耐量によって定義される。
アクティブクランプ耐量Ｅａｃは、さらに具体的には、図４７の回路例で明らかにされたように、クランプ電圧ＶＤＳＳＣＬに起因して生じるエネルギに対する耐量によって定義される。

以上、半導体装置２４１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。
本発明の実施形態について説明したが、本発明はさらに他の形態で実施できる。
前述の各実施形態では、感温ダイオード構造４３１が環状トレンチ４３５、第１接続トレンチ４３６および第２接続トレンチ４３７を含むダイオードトレンチ４３２を有している例について説明した。しかし、第１接続トレンチ４３６および第２接続トレンチ４３７を有さないダイオードトレンチ４３２が形成されてもよい。

前述の各実施形態では、感温ダイオード構造４３１が環状トレンチ４３５、第１接続トレンチ４３６および第２接続トレンチ４３７を含むダイオードトレンチ４３２を有している例について説明した。しかし、ダイオードトレンチ４３２は、環状トレンチ４３５に代えて、平面視において一方方向（たとえば第２方向Ｙ）に沿って直線状に延びる帯状トレンチを含んでいてもよい。

この場合、帯状トレンチの一端部に第１接続トレンチ４３６が接続され、帯状トレンチの他端部に第２接続トレンチ４３７が接続される。帯状トレンチ、第１接続トレンチ４３６および第２接続トレンチ４３７は、直線状に延びる一つのトレンチを形成する。
前述の各実施形態では、領域分離構造４０１、アノード配線構造４１１およびカソード配線構造４２１が別体的に形成された例について説明した。しかし、領域分離構造４０１、アノード配線構造４１１およびカソード配線構造４２１は、印加される電圧が異なるが、互いに共通した構造を有している。

したがって、領域分離構造４０１の一部を利用してアノード配線構造４１１および／またはカソード配線構造４２１が形成されていてもよい。また、領域分離構造４０１に代えてアノード配線構造４１１およびカソード配線構造４２１だけが形成されていてもよい。
前述の各実施形態において、第３ゲート制御配線１７Ｃに電気的に接続される第１底側電極８６および第２底側電極１０６がフィールド電極として機能する場合、第３ゲート制御配線１７Ｃは、コントロールＩＣに代えてソース電極１２に電気的に接続されていてもよい。

この場合、第３ゲート制御配線１７Ｃは、ソース電極１２から引き出されていてもよい。したがって、基準電圧（たとえばグランド電圧）は、ソース電極１２から第３ゲート制御配線１７Ｃを介して第１底側電極８６および第２底側電極１０６に伝達される。このような構造によっても、半導体装置１等に対して述べた効果と同様の効果を奏することができる。

前述の各実施形態において、アクティブクランプ動作時のチャネル利用率ＲＵおよび通常動作時のチャネル利用率ＲＵを適切に制御できるのであれば、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８の配列は任意である。
たとえば、複数の第２ＦＥＴ構造６８は、複数の第１ＦＥＴ構造５８を挟む態様で複数の第１ＦＥＴ構造５８と交互に配列されていてもよい。複数の第２ＦＥＴ構造６８は、２個、３個、４個、５個、６個、７個、８個、９個または１０個の第１ＦＥＴ構造５８を挟む態様で複数の第１ＦＥＴ構造５８と交互に配列されていてもよい。

同様に、複数の第１ＦＥＴ構造５８は、複数の第２ＦＥＴ構造６８を挟む態様で複数の第１ＦＥＴ構造５８と交互に配列されていてもよい。複数の第１ＦＥＴ構造５８は、２個、３個、４個、５個、６個、７個、８個、９個または１０個の第２ＦＥＴ構造６８を挟む態様で複数の第２ＦＥＴ構造６８と交互に配列されていてもよい。
むろん、複数（２個以上）の第１ＦＥＴ構造５８の群および複数（２個以上）の第２ＦＥＴ構造６８の群が、互いに交互に配列されていてもよい。また、複数の第１ＦＥＴ構造５８の群および１個の第２ＦＥＴ構造６８が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されていてもよい。また、１個の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８の群が交互に配列される態様で、複数の第１ＦＥＴ構造５８および複数の第２ＦＥＴ構造６８が形成されていてもよい。

ただし、複数の第１ＦＥＴ構造５８および／または複数の第２ＦＥＴ構造６８が群となって配列される場合、半導体層２の温度分布に偏りが形成されやすくなる。したがって、４個以下の第１ＦＥＴ構造５８および／または４個以下の第２ＦＥＴ構造６８が群となって配列されることが好ましい。
前述の各実施形態において、アクティブクランプ動作時のチャネル利用率ＲＵおよび通常動作時のチャネル利用率ＲＵを適切に制御できるのであれば、各セル領域７５における総チャネル割合ＲＴの値は任意である。

たとえば、前述の実施形態の幾つかにおいて、第１総チャネル割合ＲＴ１、第２総チャネル割合ＲＴ２および第３総チャネル割合ＲＴ３を含む総チャネル割合ＲＴが複数のセル領域７５に適用された例を説明した。
しかし、互いに異なる値を有する複数種（２種以上）の総チャネル割合ＲＴが複数のセル領域７５に適用されてもよい。たとえば、互いに異なる値を有する２種、３種、４種、５種または６種、もしくは、それ以上の総チャネル割合ＲＴが複数のセル領域７５に適用されてもよい。

また、前述の各実施形態では、パワーＭＩＳＦＥＴ９が、第１ＭＩＳＦＥＴ５６および第２ＭＩＳＦＥＴ５７を含む例について説明した。しかし、パワーＭＩＳＦＥＴ９は、互いに独立して制御可能な２個、３個、４個、５個または６個、もしくは、それ以上のＭＩＳＦＥＴを含んでいてもよい。複数（２個以上）のＭＩＳＦＥＴは、トレンチゲート構造に接続されるゲート制御配線１７の個数を変更するだけで形成されることができる。

この場合、コントロールＩＣ１０は、アクティブクランプ動作時におけるチャネル利用率ＲＵが、零を超えて通常動作時におけるチャネル利用率ＲＵ未満となるように複数（２個以上）のＭＩＳＦＥＴを制御する。
前述の各実施形態において、ゲート制御配線１７は、ドレイン電極１１、ソース電極１２、入力電極１３、基準電圧電極１４、ＥＮＡＢＬＥ電極１５およびＳＥＮＳＥ電極１６とは異なるレイヤに形成されていてもよいし、同一のレイヤに形成されていてもよい。また、ゲート制御配線１７において、第１ゲート制御配線１７Ａ、第２ゲート制御配線１７Ｂおよび第３ゲート制御配線１７Ｃは、互いに異なるレイヤに形成されていてもよいし、同一のレイヤに形成されていてもよい。

前述の各実施形態において、ｐ型の半導体部分がｎ型の半導体部分とされ、ｎ型の半導体部分がｐ型の半導体部分とされてもよい。この場合、前述の各実施形態の説明は、「ｎ型」の部分が「ｐ型」と読み替えられ、「ｐ型」の部分が「ｎ型」と読み替えられる。
前述の各実施形態に係る半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１は、図５２および図５３に示されるように、半導体パッケージに組み込まれてもよい。図５２は、半導体パッケージ３０１を、封止樹脂３０７を透過して示す斜視図である。図５３は、図５２の平面図である。

図５２および図５３を参照して、半導体パッケージ３０１は、この形態では、所謂ＳＯＰ（Small Outline Package）である。半導体パッケージ３０１は、ダイパッド３０２、半導体チップ３０３、導電性接合材３０４、複数（この形態では８個）のリード電極３０５Ａ～３０５Ｈ、複数（この形態では８個）の導線３０６Ａ～３０６Ｈおよび封止樹脂３０７を含む。

ダイパッド３０２は、直方体形状に形成された金属板からなる。ダイパッド３０２は、鉄、アルミニウムまたは銅を含んでいてもよい。半導体チップ３０３は、第１～第９実施形態に係る半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１のいずれか１つからなる。半導体チップ３０３は、ここでは、第１実施形態に係る半導体装置１からなる。

半導体チップ３０３は、第２主面４をダイパッド３０２に対向させた姿勢で、ダイパッド３０２の上に配置されている。半導体チップ３０３のドレイン電極１１は、導電性接合材３０４を介してダイパッド３０２に接続されている。導電性接合材３０４は、金属ペーストまたは半田であってもよい。
複数のリード電極３０５Ａ～３０５Ｈは、第１リード電極３０５Ａ、第２リード電極３０５Ｂ、第３リード電極３０５Ｃ、第４リード電極３０５Ｄ、第５リード電極３０５Ｅ、第６リード電極３０５Ｆ、第７リード電極３０５Ｇおよび第８リード電極３０５Ｈを含む。リード電極の個数は、半導体チップ３０３の機能に応じて選択され、図５２および図５３に示される個数に限定されない。

複数のリード電極３０５Ａ～３０５Ｈは、鉄、アルミニウムまたは銅を含んでいてもよい。複数のリード電極３０５Ａ～３０５Ｈは、ダイパッド３０２から間隔を空けてダイパッド３０２の周囲に配置されている。
より具体的には、４つのリード電極３０５Ａ～３０５Ｄは、ダイパッド３０２の一辺に沿って間隔を空けて配列されている。残りの４つのリード電極３０５Ｅ～３０５Ｈは、ダイパッド３０２においてリード電極３０５Ａ～３０５Ｄが配列された辺に対向する辺に沿って間隔を空けて配列されている。

複数のリード電極３０５Ａ～３０５Ｈは、配列方向に直交する方向に沿って延びる帯状にそれぞれ形成されている。複数のリード電極３０５Ａ～３０５Ｈは、ダイパッド３０２に対向する一端部、および、その反対側の他端部を有している。複数のリード電極３０５Ａ～３０５Ｈの一端部は、半導体チップ３０３に内部接続される。複数のリード電極３０５Ａ～３０５Ｈの他端部は、実装基板等の接続対象に外部接続される。

複数の導線３０６Ａ～３０６Ｈは、第１導線３０６Ａ、第２導線３０６Ｂ、第３導線３０６Ｃ、第４導線３０６Ｄ、第５導線３０６Ｅ、第６導線３０６Ｆ、第７導線３０６Ｇおよび第８導線３０６Ｈを含む。導線の個数は、半導体チップ３０３（半導体装置）の機能に応じて選択され、図５２および図５３に示される個数に限定されない。
第１導線３０６Ａは、第１リード電極３０５Ａの一端部およびソース電極１２に電気的に接続されている。第１導線３０６Ａは、この形態では、金属クリップからなる。第１導線３０６Ａは、鉄、金、アルミニウムまたは銅を含んでいてもよい。第１導線３０６Ａは、パワーＭＩＳＦＥＴ９で生じた熱を、外部に効率的に放散させる。むろん、第１導線３０６Ａは、ボンディングワイヤからなっていてもよい。

第２導線３０６Ｂは、第２リード電極３０５Ｂの一端部および基準電圧電極１４に電気的に接続されている。第３導線３０６Ｃは、第３リード電極３０５Ｃの一端部およびＥＮＡＢＬＥ電極１５に電気的に接続されている。第４導線３０６Ｄは、第４リード電極３０５Ｄの一端部およびＳＥＮＳＥ電極１６に電気的に接続されている。
第５導線３０６Ｅは、第５リード電極３０５Ｅの一端部およびダイパッド３０２に電気的に接続されている。第６導線３０６Ｆは、第６リード電極３０５Ｆの一端部およびダイパッド３０２に電気的に接続されている。第７導線３０６Ｇは、第７リード電極３０５Ｇの一端部および入力電極１３に電気的に接続されている。第８導線３０６Ｈは、第８リード電極３０５Ｈの一端部およびダイパッド３０２に電気的に接続されている。

第２～第８導線３０６Ｂ～３０６Ｈは、この形態では、ボンディングワイヤからなる。第２～第８導線３０６Ｂ～３０６Ｈは、金、アルミニウムまたは銅をそれぞれ含んでいてもよい。半導体チップ３０３および複数のリード電極３０５Ａ～３０５Ｈに対する複数の導線３０６Ａ～３０６Ｈの接続形態は任意であり、図５２および図５３に示される接続形態に限定されない。

封止樹脂３０７は、複数のリード電極３０５Ａ～３０５Ｈの他端部を露出させるように、半導体チップ３０３、ダイパッド３０２、複数のリード電極３０５Ａ～３０５Ｈの一端部および複数の導線３０６Ａ～３０６Ｈを封止している。封止樹脂３０７は、直方体形状に形成されている。封止樹脂３０７は、エポキシ樹脂を含んでいてもよい。
半導体パッケージ３０１の形態は、ＳＯＰに制限されない。半導体パッケージ３０１としては、ＴＯ（Transistor Outline）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）またはＳＯＪ（Small Outline J-leaded Package）、もしくは、これらに類する種々の形態が適用されてもよい。

半導体パッケージ３０１（半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１）は、図５４に示されるように、回路モジュールに組み込まれてもよい。図５４は、第１形態例に係る回路モジュール３１１の一部を示す平面図である。
図５４を参照して、回路モジュール３１１は、実装基板３１２、複数の配線３１３、半導体パッケージ３０１（半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１）、および、導電性接合材３１４を含む。

実装基板３１２は、主面３１５を含む。複数の配線３１３は、実装基板３１２の主面３１５に形成されている。半導体パッケージ３０１（半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１）は、導電性接合材３１４を介して複数の配線３１３に電気的に接続されるように実装基板３１２に実装されている。導電性接合材３１４は、金属ペーストまたは半田であってもよい。

前述の各実施形態では、半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１がパワーＭＩＳＦＥＴ９およびコントロールＩＣ１０を一体的に備えている例について説明した。
しかし、パワーＭＩＳＦＥＴ９だけを有する半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１が採用されてもよい。また、パワーＭＩＳＦＥＴ９だけを有する半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１が、前述の半導体パッケージ３０１に組み込まれてもよい。

パワーＭＩＳＦＥＴ９だけを有する半導体パッケージ３０１（半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１）は、図５５に示されるように、回路モジュールに組み込まれてもよい。図５５は、第２形態例に係る回路モジュール３２１の一部を示す平面図である。
図５５を参照して、回路モジュール３２１は、実装基板３２２、複数の配線３２３、半導体パッケージ３０１（半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１）、第１導電性接合材３２４、コントロールＩＣデバイス３２５、および、第２導電性接合材３２６を含む。

実装基板３２２は、主面３２７を含む。複数の配線３２３は、実装基板３２２の主面３２７に形成されている。半導体パッケージ３０１は、実装基板３２２に実装されている。半導体パッケージ３０１は、第１導電性接合材３２４を介して複数の配線３２３に電気的に接続されている。第１導電性接合材３２４は、金属ペーストまたは半田であってもよい。

コントロールＩＣデバイス３２５は、コントロールＩＣ１０（図２や図４９参照）を含む。コントロールＩＣデバイス３２５は、実装基板３２２に実装されている。コントロールＩＣデバイス３２５は、第２導電性接合材３２６を介して複数の配線３２３に電気的に接続されている。コントロールＩＣデバイス３２５は、さらに、複数の配線３２３を介して半導体パッケージ３０１に電気的に接続されている。

半導体パッケージ３０１に対するコントロールＩＣデバイス３２５の電気的な接続態様は、図２と同様である。コントロールＩＣデバイス３２５は、半導体パッケージ３０１（半導体装置１，１５１，１６１，１７１，１８１，１９１，２０１，２１１，２４１）を外部から制御する。
このような構造によっても、前述の各実施形態において述べた効果を奏することができる。この形態では、コントロールＩＣ１０を含むワンチップのコントロールＩＣデバイス３２５が実装基板３２２に実装された例について説明した。

しかし、コントロールＩＣデバイス３２５に代えて、コントロールＩＣ１０と同様の機能を有する回路網が、実装基板３２２に実装されていてもよい。コントロールＩＣ１０と同様の機能を有する回路網は、複数のディスクリートデバイスや任意の機能を有するＩＣチップを実装基板３２２に実装することによって構成されてもよい。
むろん、前述の各実施形態におけるコントロールＩＣ１０やコントロールＩＣ１０と同様の機能を有する回路網の構成は任意であり、全ての機能回路（つまり、センサＭＩＳＦＥＴ２１、入力回路２２、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８および異常検出回路２９）を含む必要は必ずしもなく、一部の機能回路は取り除かれてもよい。

この明細書は、第１～第９実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１～第９実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１～第９実施形態に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。
この明細書および図面から抽出される特徴の例を以下に示す。

Ａ群は、優れたオン抵抗および優れたアクティブクランプ耐量を両立できる半導体装置を提供することを目的とする。
［Ａ１］半導体層と、前記半導体層に形成された絶縁ゲート型の第１トランジスタと、前記半導体層に形成された絶縁ゲート型の第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタに電気的に接続されるように前記半導体層の上に形成され、通常動作時に前記第１トランジスタおよび前記第２トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第１トランジスタをオフ状態に制御すると共に前記第２トランジスタをオン状態に制御する制御信号を伝達する制御配線と、を含む、半導体装置。

この半導体装置によれば、通常動作時には、第１トランジスタおよび第２トランジスタを利用して電流を流すことができる。これにより、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時には、第１トランジスタを停止させた状態で第２トランジスタを利用して電流を流すことができる。これにより、逆起電力に起因する急激な温度上昇を抑制しながら、第２トランジスタによって逆起電力を消費（吸収）できる。その結果、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量を両立できる。

［Ａ２］前記制御配線は、前記第１トランジスタに電気的に接続された第１制御配線、および、前記第１トランジスタから電気的に絶縁された状態で前記第２トランジスタに電気的に接続された第２制御配線を含む、Ａ１に記載の半導体装置。
［Ａ３］半導体層と、前記半導体層に形成された絶縁ゲート型の第１トランジスタと、前記半導体層に形成された絶縁ゲート型の第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタに電気的に接続されるように前記半導体層に形成され、通常動作時に前記第１トランジスタおよび前記第２トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第１トランジスタをオフ状態に制御すると共に前記第２トランジスタをオン状態に制御する制御回路と、を含む、半導体装置。

この半導体装置によれば、通常動作時には、第１トランジスタおよび第２トランジスタを利用して電流を流すことができる。これにより、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時には、第１トランジスタを停止させた状態で第２トランジスタを利用して電流を流すことができる。これにより、逆起電力に起因する急激な温度上昇を抑制しながら、第２トランジスタによって逆起電力を消費（吸収）できる。その結果、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量を両立できる。

［Ａ４］半導体層と、第１チャネルを含み、前記半導体層に形成された絶縁ゲート型の第１トランジスタと、第２チャネルを含み、前記半導体層に形成された絶縁ゲート型の第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタに電気的に接続されるように前記半導体層の上に形成され、アクティブクランプ動作時における前記第１チャネルおよび前記第２チャネルの利用率が、零を超えて通常動作時における前記第１チャネルおよび前記第２チャネルの利用率未満となるように前記第１トランジスタおよび前記第２トランジスタを制御する制御信号を伝達する制御配線と、を含む、半導体装置。

この半導体装置によれば、通常動作時では、第１チャネルおよび第２チャネルの利用率が相対的に増加する。これにより、電流経路が相対的に増加するから、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時では、第１チャネルおよび第２チャネルの利用率が相対的に減少する。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量の両立を図ることができる。

［Ａ５］前記制御配線は、前記第１トランジスタに電気的に接続された第１制御配線、および、前記第１トランジスタから電気的に絶縁された状態で前記第２トランジスタに電気的に接続された第２制御配線を含む、Ａ４に記載の半導体装置。
［Ａ６］半導体層と、第１チャネルを含み、前記半導体層に形成された絶縁ゲート型の第１トランジスタと、第２チャネルを含み、前記半導体層に形成された絶縁ゲート型の第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタに電気的に接続されるように前記半導体層に形成され、アクティブクランプ動作時における前記第１チャネルおよび前記第２チャネルの利用率が、零を超えて通常動作時における前記第１チャネルおよび前記第２チャネルの利用率未満となるように前記第１トランジスタおよび前記第２トランジスタを制御する制御回路と、を含む、半導体装置。

この半導体装置によれば、通常動作時では、第１チャネルおよび第２チャネルの利用率が相対的に増加する。これにより、電流経路が相対的に増加するから、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時では、第１チャネルおよび第２チャネルの利用率が相対的に減少する。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量の両立を図ることができる。

［Ａ７］前記第１チャネルは、平面視において第１割合で形成されており、前記第２チャネルは、平面視において前記第１割合とは異なる第２割合で形成されている、Ａ４～６のいずれか一つに記載の半導体装置。
［Ａ８］前記第２チャネルは、前記第１割合未満の第２割合で形成されている、Ａ７に記載の半導体装置。

［Ａ９］前記第１トランジスタは、前記半導体層に接する第１絶縁層および前記第１絶縁層を挟んで前記半導体層に対向する第１電極を有する第１ゲート構造を含み、前記第２トランジスタは、前記半導体層に接する第２絶縁層および前記第２絶縁層を挟んで前記半導体層に対向する第２電極を有する第２ゲート構造を含む、Ａ１～Ａ８のいずれか一つに記載の半導体装置。

［Ａ１０］前記第１トランジスタは、複数の前記第１ゲート構造を含み、前記第２トランジスタは、複数の前記第２ゲート構造を含む、Ａ９に記載の半導体装置。
［Ａ１１］複数の前記第２ゲート構造は、１個または複数の前記第１ゲート構造を挟む態様で、複数の前記第１ゲート構造と交互に配列されている、Ａ１０に記載の半導体装置。

［Ａ１２］複数の前記第１ゲート構造は、第１方向に沿って間隔を空けて形成され、前記第１方向に交差する第２方向に沿って帯状にそれぞれ延びており、複数の前記第２ゲート構造は、前記第１方向に沿って間隔を空けて形成され、前記第２方向に沿って帯状にそれぞれ延びている、Ａ１０またはＡ１１に記載の半導体装置。
［Ａ１３］前記半導体層は、主面を含み、前記第１ゲート構造は、前記主面に形成された第１トレンチ、前記第１トレンチの内壁に沿う前記第１絶縁層、および、前記第１絶縁層を挟んで前記第１トレンチに埋設された前記第１電極を含む第１トレンチゲート構造を有し、前記第２ゲート構造は、前記主面に形成された第２トレンチ、前記第２トレンチの内壁に沿う前記第２絶縁層、および、前記第２絶縁層を挟んで前記第２トレンチに埋設された前記第２電極を含む第２トレンチゲート構造を有している、Ａ９～Ａ１２のいずれか一つに記載の半導体装置。

［Ａ１４］前記第１電極は、前記第１絶縁層を挟んで前記第１トレンチの底壁側に埋設された第１底側電極、前記第１絶縁層を挟んで前記第１トレンチの開口側に埋設された第１開口側電極、ならびに、前記第１底側電極および前記第１開口側電極の間に介在する第１中間絶縁層を含む絶縁分離型の電極構造を有しており、前記第２電極は、前記第２絶縁層を挟んで前記第２トレンチの底壁側に埋設された第２底側電極、前記第２絶縁層を挟んで前記第２トレンチの開口側に埋設された第２開口側電極、ならびに、前記第２底側電極および前記第２開口側電極の間に介在する第２中間絶縁層を含む絶縁分離型の電極構造を有している、Ａ１３に記載の半導体装置。

［Ａ１５］前記第２開口側電極は、前記第１開口側電極から電気的に絶縁されている、Ａ１４に記載の半導体装置。
［Ａ１６］前記第２底側電極は、前記第１底側電極に電気的に接続されている、Ａ１４またはＡ１５に記載の半導体装置。
［Ａ１７］前記第２底側電極は、前記第１底側電極から電気的に絶縁されている、Ａ１４またはＡ１５に記載の半導体装置。

［Ａ１８］前記第１電極は、一体物として前記第１トレンチに埋設されており、前記第２電極は、一体物として前記第２トレンチに埋設されている、Ａ１３に記載の半導体装置。
［Ａ１９］実装基板と、前記実装基板に実装されたＡ１～Ａ１８のいずれか一つに記載の半導体装置と、を含む、回路モジュール。

Ｂ群は、複数の環状トレンチにそれぞれ埋設された複数の電極を備える構造において、配線抵抗を抑制しながら、複数の電極を簡素な構造で電気的に接続できる半導体装置を提供することを目的とする。
［Ｂ１］主面を有する基板と、第１環状トレンチ、および、平面視において前記第１環状トレンチの外周側壁から第１方向に引き出された第１接続トレンチを含み、前記主面に形成された第１トレンチと、前記第１トレンチから前記第１方向に間隔を空けて形成された第２環状トレンチ、および、平面視において前記第１方向に直交する第２方向に前記第１接続トレンチと対向するように前記第２環状トレンチの外周側壁から前記第１環状トレンチに向けて引き出された第２接続トレンチを含み、前記主面に形成された第２トレンチと、前記第１環状トレンチ内の第１環状部および前記第１接続トレンチ内の第１接続部を含み、前記第１トレンチに埋設された第１電極と、前記第２環状トレンチ内の第２環状部および前記第２接続トレンチ内の第２接続部を含み、前記第２トレンチに埋設された第２電極と、前記主面の上において前記第１電極および前記第２電極を被覆する絶縁層と、前記絶縁層を貫通して前記第１電極の前記第１接続部に接続された第１貫通電極と、前記絶縁層を貫通して前記第２電極の前記第２接続部に接続された第２貫通電極と、前記絶縁層の上において前記第１貫通電極および前記第２貫通電極に接続された配線と、を含む、半導体装置。

この半導体装置によれば、配線の配線抵抗を抑制しながら、第１環状トレンチに埋設された第１電極および第２環状トレンチに埋設された第２電極を簡素な構造で電気的に接続できる。
［Ｂ２］前記配線は、前記第２方向に沿って延びている、Ｂ１に記載の半導体装置。
［Ｂ３］前記配線は、前記第１貫通電極および前記第２貫通電極を最短距離で接続している、Ｂ１またはＢ２に記載の半導体装置。

［Ｂ４］前記第１電極は、第１ポリシリコン層を含み、前記第２電極は、第２ポリシリコン層を含む、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置。
［Ｂ５］前記第１ポリシリコン層の前記第１接続部に形成された第１導電型の第１コンタクト領域と、前記第２ポリシリコン層の前記第２接続部に形成された第２導電型の第２コンタクト領域と、をさらに含み、前記配線は、前記第１コンタクト領域および前記第２コンタクト領域を電気的に接続している、Ｂ４に記載の半導体装置。

［Ｂ６］前記第１ポリシリコン層の前記第１環状部に形成された第１ｐｎ接合構造と、前記第２ポリシリコン層の前記第２環状部に形成された第２ｐｎ接合構造と、をさらに含む、Ｂ４またはＢ５に記載の半導体装置。
［Ｂ７］前記配線は、前記第１ｐｎ接合構造および前記第２ｐｎ接合構造を直列に接続している、Ｂ６に記載の半導体装置。

［Ｃ１］トランジスタ領域および感温デバイス領域を含む半導体層と、前記トランジスタ領域に形成された絶縁ゲート型の第１トランジスタと、前記トランジスタ領域に形成された絶縁ゲート型の第２トランジスタと、前記感温デバイス領域に形成され、前記トランジスタ領域の温度を監視する感温ダイオードと、前記トランジスタ領域において前記第１トランジスタおよび前記第２トランジスタに電気的に接続されるように前記半導体層の上に形成され、通常動作時に前記第１トランジスタおよび前記第２トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第１トランジスタをオフ状態に制御すると共に前記第２トランジスタをオン状態に制御する制御信号を伝達する制御配線と、を含む、半導体装置。この半導体装置によれば、トランジスタ領域の温度上昇に適切に対処できる。

［Ｃ２］前記制御配線は、前記第１トランジスタに電気的に接続された第１制御配線、および、前記第１トランジスタから電気的に絶縁された状態で前記第２トランジスタに電気的に接続された第２制御配線を含む、Ｃ１に記載の半導体装置。
［Ｃ３］トランジスタ領域および感温デバイス領域を含む半導体層と、前記トランジスタ領域に形成された絶縁ゲート型の第１トランジスタと、前記トランジスタ領域に形成された絶縁ゲート型の第２トランジスタと、前記感温デバイス領域に形成され、前記トランジスタ領域の温度を監視する感温ダイオードと、前記第１トランジスタおよび前記第２トランジスタに電気的に接続されるように前記半導体層に形成され、通常動作時に前記第１トランジスタおよび前記第２トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第１トランジスタをオフ状態に制御すると共に前記第２トランジスタをオン状態に制御する制御回路と、を含む、半導体装置。この半導体装置によれば、トランジスタ領域の温度上昇に適切に対処できる。

［Ｃ４］トランジスタ領域および感温デバイス領域を含む半導体層と、第１チャネルを含み、前記トランジスタ領域に形成された絶縁ゲート型の第１トランジスタと、第２チャネルを含み、前記トランジスタ領域に形成された絶縁ゲート型の第２トランジスタと、前記感温デバイス領域に形成され、前記トランジスタ領域の温度を監視する感温ダイオードと、前記第１トランジスタおよび前記第２トランジスタに電気的に接続されるように前記半導体層の上に形成され、アクティブクランプ動作時における前記第１チャネルおよび前記第２チャネルの利用率が、零を超えて通常動作時における前記第１チャネルおよび前記第２チャネルの利用率未満となるように前記第１トランジスタおよび前記第２トランジスタを制御する制御信号を伝達する制御配線と、を含む、半導体装置。この半導体装置によれば、トランジスタ領域の温度上昇に適切に対処できる。

［Ｃ５］前記制御配線は、前記第１トランジスタに電気的に接続された第１制御配線、および、前記第１トランジスタから電気的に絶縁された状態で前記第２トランジスタに電気的に接続された第２制御配線を含む、Ｃ４に記載の半導体装置。
［Ｃ６］トランジスタ領域および感温デバイス領域を含む半導体層と、第１チャネルを含み、前記トランジスタ領域に形成された絶縁ゲート型の第１トランジスタと、第２チャネルを含み、前記トランジスタ領域に形成された絶縁ゲート型の第２トランジスタと、前記感温デバイス領域に形成され、前記トランジスタ領域の温度を監視する感温ダイオードと、前記第１トランジスタおよび前記第２トランジスタに電気的に接続されるように前記半導体層に形成され、アクティブクランプ動作時における前記第１チャネルおよび前記第２チャネルの利用率が、零を超えて通常動作時における前記第１チャネルおよび前記第２チャネルの利用率未満となるように前記第１トランジスタおよび前記第２トランジスタを制御する制御回路と、を含む、半導体装置。この半導体装置によれば、トランジスタ領域の温度上昇に適切に対処できる。

［Ｃ７］前記感温ダイオードは、前記感温デバイス領域に形成されたトレンチ、前記トレンチに埋め込まれたポリシリコン層、前記ポリシリコン層に形成されたｐ型のアノード領域、および、前記ポリシリコン層に形成されたｎ型のカソード領域を有する感温ダイオード構造を含む、Ｃ１～Ｃ６のいずれか１つに記載の半導体装置。
［Ｄ１］主面を有する基板と、平面視において第１方向に沿って延び、前記第１方向に直交する第２方向に対向する第１トレンチ部および第２トレンチ部、ならびに、平面視において前記第２方向に沿って延び、前記第１方向に対向する第３トレンチ部および第４トレンチ部を一体的に含み、前記主面に形成された環状トレンチと、前記環状トレンチに埋設されたポリシリコン層と、前記ポリシリコン層において前記第１トレンチ部内の部分に形成されたｐ型のアノード領域と、前記ポリシリコン層において前記第２トレンチ部内の部分に形成されたｎ型のカソード領域と、を含む、半導体装置。

この半導体装置によれば、トレンチ、ポリシリコン層、アノード領域およびカソード領域を含むダイオード構造が基板の内部に作りこまれている。これにより、ダイオード構造に起因する半導体装置の大型化を抑制できる。
［Ｄ２］前記アノード領域は、前記第１トレンチ部から前記第３トレンチ部および前記第４トレンチ部のいずれか一方または双方に引き出されている、Ｄ１に記載の半導体装置。

［Ｄ３］前記アノード領域において前記第３トレンチ部および前記第４トレンチ部のいずれか一方または双方に引き出された部分は、前記第２トレンチ部から前記第１トレンチ部側に間隔を空けて形成されているＤ２に記載の半導体装置。
［Ｄ４］前記カソード領域は、前記第２トレンチ部から前記第３トレンチ部および前記第４トレンチ部のいずれか一方または双方に引き出されている、Ｄ１～Ｄ３のいずれか１つに記載の半導体装置。

［Ｄ５］前記カソード領域において前記第３トレンチ部および前記第４トレンチ部のいずれか一方または双方に引き出された部分は、前記第１トレンチ部から前記第２トレンチ部側に間隔を空けて形成されているＤ４に記載の半導体装置。
［Ｄ６］前記カソード領域は、前記アノード領域から間隔を空けて形成されている、Ｄ１～Ｄ５のいずれか１つに記載の半導体装置。

［Ｄ７］前記環状トレンチの前記第１トレンチ部に連通し、前記第２方向に延びるように前記主面に形成された第１接続トレンチと、前記環状トレンチの前記第２トレンチ部に連通し、前記第２方向に延びるように前記主面に形成された第２接続トレンチと、をさらに含み、前記ポリシリコン層は、前記環状トレンチ、前記第１接続トレンチおよび前記第２接続トレンチに埋設されている、Ｄ１～Ｄ６のいずれか１つに記載の半導体装置。

［Ｄ８］前記ポリシリコン層において前記第１接続トレンチ内の部分に形成され、前記アノード領域に電気的に接続されたｐ型のアノードコンタクト領域と、前記ポリシリコン層において前記第２接続トレンチ内の部分に形成され、前記カソード領域に電気的に接続されたｎ型のカソードコンタクト領域と、をさらに含む、Ｄ７に記載の半導体装置。
［Ｄ９］前記ポリシリコン層の表層部に形成されたｐ型のウェル領域をさらに含み、前記アノード領域は、前記ウェル領域のｐ型不純物濃度を超えるｐ型不純物濃度を有し、前記ウェル領域の表層部に形成され、前記カソード領域は、前記ウェル領域の表層部に形成されている、Ｄ１～Ｄ８のいずれか１つに記載の半導体装置。

本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。

１ 半導体装置
２ 半導体層
３ 第１主面
６ 出力領域
５５ ボディ領域
６０ 第１トレンチゲート構造
７０ 第２トレンチゲート構造
８１ 第１ゲートトレンチ
８３ 第１電極
８６ 第１底側電極
８７ 第１開口側電極
８８ 第１中間絶縁層
９２ 第１ソース領域
９３ 第１コンタクト領域
１０１ 第２ゲートトレンチ
１０３ 第２電極
１０６ 第２底側電極
１０７ 第２開口側電極
１０８ 第２中間絶縁層
１１２ 第２ソース領域
１１３ 第２コンタクト領域
４０１ 領域分離構造
４０２ 感温デバイス領域
４０４ 分離トレンチ
４０５ 分離絶縁層
４０６ 分離電極
４１１ アノード配線構造
４１２ アノードトレンチ
４１４ アノード配線電極
４２１ カソード配線構造
４２２ カソードトレンチ
４２４ カソード配線電極
４３１ 感温ダイオード構造
４３２ ダイオードトレンチ
４３３ ダイオード絶縁層
４３４ ポリシリコン層
４３５ 環状トレンチ
４３６ 第１接続トレンチ
４３７ 第２接続トレンチ
４３９ 外周側壁
４６１ ウェル領域
４６２ アノード領域
４６３ カソード領域
４６５ アノードコンタクト領域
４６６ カソードコンタクト領域
４６７ ノンドープ領域
４８６ アノード配線
４８８ カソード配線
１５１ 半導体装置
１６１ 半導体装置
１７１ 半導体装置
１８１ 半導体装置
１９１ 半導体装置
２０１ 半導体装置
２１１ 半導体装置

Claims (20)

1. 主面を有する基板と、
   前記主面に形成されたトレンチ、前記トレンチに埋め込まれたポリシリコン層、前記ポリシリコン層に形成されたｐ型のアノード領域、および、前記ポリシリコン層に形成されたｎ型のカソード領域を有する感温ダイオード構造と、を含み、
   前記感温ダイオード構造は、前記ポリシリコン層に形成されたｐ型のウェル領域を含み、
   前記アノード領域は、前記ウェル領域のｐ型不純物濃度を超えるｐ型不純物濃度を有し、前記ウェル領域の表層部に形成され、
   前記カソード領域は、前記ウェル領域の表層部に形成されていて、
   前記ウェル領域は、前記ポリシリコン層の底部から間隔を空けて形成されている、半導体装置。
2. 前記ウェル領域は、前記ポリシリコン層の表層部に形成されている、請求項１に記載の半導体装置。
3. 前記カソード領域は、前記ウェル領域を介して前記アノード領域に電気的に接続されている、請求項１または２に記載の半導体装置。
4. 前記カソード領域は、前記アノード領域から間隔を空けて形成されている、請求項１～３のいずれか一項に記載の半導体装置。
5. 前記感温ダイオード構造は、前記アノード領域および前記カソード領域に対して前記ポリシリコン層の底部側の領域に形成された不純物無添加のノンドープ領域を含む、請求項１～４のいずれか一項に記載の半導体装置。
6. 前記ノンドープ領域の厚さは、前記アノード領域の厚さおよび前記カソード領域の厚さを超えている、請求項５に記載の半導体装置。
7. 主面を有する基板と、
   前記主面に形成されたトレンチ、前記トレンチに埋め込まれたポリシリコン層、前記ポリシリコン層に形成されたｐ型のアノード領域、および、前記ポリシリコン層に形成されたｎ型のカソード領域を有する感温ダイオード構造と、を含み、
   前記感温ダイオード構造は、前記アノード領域および前記カソード領域に対して前記ポリシリコン層の底部側の領域に形成された不純物無添加のノンドープ領域を含み、
   前記ノンドープ領域の厚さは、前記アノード領域の厚さおよび前記カソード領域の厚さを超えている、半導体装置。
8. 前記トレンチは、平面視において環状に形成された環状トレンチを含み、
   前記アノード領域は、前記ポリシリコン層において前記環状トレンチ内の部分に形成され、
   前記カソード領域は、前記ポリシリコン層において前記環状トレンチ内の部分に形成されている、請求項１～７のいずれか一項に記載の半導体装置。
9. 前記トレンチは、前記環状トレンチの外周側壁に連通する第１接続トレンチを含み、
   前記感温ダイオード構造は、前記ポリシリコン層において前記第１接続トレンチ内の部分に形成され、前記アノード領域に電気的に接続されたｐ型のアノードコンタクト領域を含む、請求項８に記載の半導体装置。
10. 前記トレンチは、前記環状トレンチの外周側壁に連通する第２接続トレンチを含み、
    前記感温ダイオード構造は、前記ポリシリコン層において前記第２接続トレンチ内の部分に形成され、前記カソード領域に電気的に接続されたｎ型のカソードコンタクト領域を含む、請求項８または９に記載の半導体装置。
11. 複数の前記感温ダイオード構造を含む、請求項１～９のいずれか一項に記載の半導体装置。
12. 複数の前記感温ダイオード構造は、一方の前記感温ダイオード構造の前記アノード領域が他方の前記感温ダイオード構造の前記カソード領域に対向する向きで互いに間隔を空けて形成されている、請求項１１に記載の半導体装置。
13. 前記トレンチから間隔を空けて前記主面に形成されたアノードトレンチ、および、前記アノードトレンチに埋設されたアノード配線電極を有するアノード配線構造と、
    前記主面の上に形成され、前記アノード配線電極および前記アノード領域を電気的に接続するアノード・アノード配線と、をさらに含む、請求項１～１２のいずれか一項に記載の半導体装置。
14. 前記トレンチから間隔を空けて前記主面に形成されたカソードトレンチ、および、前記カソードトレンチに埋設されたカソード配線電極を有するカソード配線構造と、
    前記主面の上に形成され、前記カソード配線電極および前記カソード領域を電気的に接続するカソード・カソード配線と、をさらに含む、請求項１～１３のいずれか一項に記載の半導体装置。
15. 主面を有する基板と、
    前記主面に形成されたトレンチ、前記トレンチに埋め込まれたポリシリコン層、前記ポリシリコン層に形成されたｐ型のアノード領域、および、前記ポリシリコン層に形成されたｎ型のカソード領域を有する感温ダイオード構造と、を含み、
    前記トレンチから間隔を空けて前記主面に形成されたアノードトレンチ、および、前記アノードトレンチに埋設されたアノード配線電極を有するアノード配線構造と、
    前記主面の上に形成され、前記アノード配線電極および前記アノード領域を電気的に接続するアノード・アノード配線と、をさらに含む、半導体装置
16. 主面を有する基板と、
    前記主面に形成されたトレンチ、前記トレンチに埋め込まれたポリシリコン層、前記ポリシリコン層に形成されたｐ型のアノード領域、および、前記ポリシリコン層に形成されたｎ型のカソード領域を有する感温ダイオード構造と、を含み、
    前記トレンチから間隔を空けて前記主面に形成されたカソードトレンチ、および、前記カソードトレンチに埋設されたカソード配線電極を有するカソード配線構造と、
    前記主面の上に形成され、前記カソード配線電極および前記カソード領域を電気的に接続するカソード・カソード配線と、をさらに含む、半導体装置。
17. 前記感温ダイオード構造は、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設された前記ポリシリコン層を含む、請求項１～１６のいずれか一項に記載の半導体装置。
18. 前記基板は、半導体層からなる、請求項１～１７のいずれか一項に記載の半導体装置。
19. 前記トレンチから間隔を空けて前記主面に形成されたゲートトレンチ、前記ゲートトレンチの内壁に形成されたゲート絶縁層、および、前記ゲート絶縁層を挟んで前記ゲートトレンチに埋設された埋設電極を含むトレンチゲート構造をさらに含む、請求項１８に記載の半導体装置。
20. 前記埋設電極は、前記ゲート絶縁層を挟んで前記ゲートトレンチの底壁側に埋設された底側電極、前記ゲート絶縁層を挟んで前記ゲートトレンチの開口側に埋設された開口側電極、ならびに、前記底側電極および前記開口側電極の間に介在する中間絶縁層を含む絶縁分離型の電極構造を有している、請求項１９に記載の半導体装置。

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