JP7342802B2

JP7342802B2 - 半導体セラミック電子部品の実装構造

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Publication number: JP7342802B2
Application number: JP2020101854A
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Inventors: 雅幸内田
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Priority date: 2020-06-11
Filing date: 2020-06-11
Publication date: 2023-09-12
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Description

本発明は、半導体セラミック電子部品の実装構造に関する。

下記特許文献１には、三端子型のセラミックキャパシタが開示されており、下記特許文献２には、バリスタ機能とコンデンサ機能とを有する三端子型の複合機能素子が開示されている。

特開２０１７－４５９７７号公報特開平１－１０７５１１号公報

発明者らは、特に三端子型の半導体セラミック電子部品の実装構造について研究を重ね、その結果、容量バラツキを低減することができる技術を新たに見出した。

本発明は、容量バラツキの低減が図られた半導体セラミック電子部品の実装構造を提供することを目的とする。

本発明の一形態に係る半導体セラミック電子部品の実装構造は、半導体セラミック電子部品が実装基板の実装面上に実装された半導体セラミック電子部品の実装構造であって、実装基板が、実装面側に、実装面に対して平行な第一方向に沿って並ぶ第一電極部および第二電極部と、第一電極部と第二電極部との間に位置する第三電極部とを備え、半導体セラミック電子部品が、第一方向において互いに対向する第一面および第二面と実装面に対向する第三面とを有し、かつ、実装基板の実装面に対して平行でかつ第一方向と直交する第二方向において半導体セラミック層が複数積層された積層構造を有する素体と、素体の所定の層内おいて第一面から第一方向に沿って延在する第一導体と、素体の第一導体とは異なる層内において第二面から第一方向に沿って延在し、第一導体と第二方向において重なる重畳部を形成する第二導体と、素体の第一導体と第二導体との中間に位置する層内において、第三面から第一方向および第二方向と直交する第三方向に沿って延在し、重畳部と第一方向において重なる機能部を有し、機能部と第一導体との間に第一機能層を形成するとともに機能部と第二導体との間に第二機能層を形成する第三導体と、素体の第一面側に設けられ、第一導体に接続されるとともに実装基板の第一電極部に接続された第一電極と、素体の第二面側に設けられ、第二導体に接続されるとともに実装基板の第二電極部に接続された第二電極と、素体の第三面側に設けられ、第三導体に接続されるとともに実装基板の第三電極部に接続された第三電極とを備え、第一方向に直交する断面において第一導体と第三面との距離と第二導体と第三面との距離とが同じである。

上記半導体セラミック電子部品の実装構造では、第一機能層を挟むように位置する第一導体と第三導体との間に容量が形成されており、第二機能層を挟むように位置する第二導体と第三導体との間にも容量が形成される。加えて、第一方向に直交する断面において第三方向に並ぶ、第一導体と第三電極との間および第二導体と第三電極との間にも、容量が形成される。上記半導体セラミック電子部品の実装構造では、第一導体と第三面との距離と第二導体と第三面との距離とを同じにして、第一導体と第三電極との間に形成される容量と、第二導体と第三電極との間に形成される容量とを実質的に一致させることで、実装構造によって容量がばらつく事態を抑制することができる。

他の形態に係る半導体セラミック電子部品の実装構造は、素体が、第一方向に直交する断面において矩形断面を有し、該矩形断面の第二方向に関する寸法が第三方向に関する寸法より長い。

他の形態に係る半導体セラミック電子部品の実装構造は、素体が第三方向において第三面と対向する第四面を有し、第三面から延びる第三導体が第四面まで達しており、半導体セラミック電子部品が、素体の第四面側に設けられ、第三導体に接続された第四電極をさらに備える。

他の形態に係る半導体セラミック電子部品の実装構造は、素体が第三方向において第三面と対向する第四面を有し、第三面から延びる第三導体が第四面まで達していない。

他の形態に係る半導体セラミック電子部品の実装構造は、第一方向に直交する断面において第一導体と実装面との距離と第二導体と実装面との距離とが同じである。

他の形態に係る半導体セラミック電子部品の実装構造は、第二方向に直交する断面において、第三電極が第三導体よりも幅広であり、第一導体の先端位置が、第三導体よりも第二面側にあり、かつ、第三電極の第二面側の端部より第一面側にある。

他の形態に係る半導体セラミック電子部品の実装構造は、第二方向に直交する断面において、第三電極が第三導体よりも幅広であり、第二導体の先端位置が、第三導体よりも第一面側にあり、かつ、第三電極の第一面側の端部より第二面側にある。

他の形態に係る半導体セラミック電子部品の実装構造は、アルカリ金属を含有させることにより電気抵抗が高められた素体の部分であって、素体の表面を構成するとともに、第一導体、第二導体および第三導体と素体との界面に沿って素体の表面から内部に延びるアルカリ金属含有部をさらに備える。この場合、アルカリ金属含有部によって、素体の一部が高抵抗化されて、第一導体、第二導体、第三導体、第一電極、第二電極および第三電極のいずれか２つの間に生じる容量が抑制される。

他の形態に係る半導体セラミック電子部品の実装構造は、第一導体と第三導体との距離は第一導体と第一方向に関する素体の端面との距離より短く、かつ、第二導体と第三導体との距離は第二導体と第一方向に関する素体の端面との距離より短い。

他の形態に係る半導体セラミック電子部品の実装構造は、第三電極部が第二方向に沿って延びる１つの電極パターンで構成されている。

他の形態に係る半導体セラミック電子部品の実装構造は、第三電極部が第二方向に沿って並ぶ複数の電極パターンで構成されており、実装基板の実装面とは反対面に設けられ、複数の電極パターン同士を接続する接続配線をさらに備える。

他の形態に係る半導体セラミック電子部品の実装構造は、第三電極部が第二方向に沿って並ぶ複数の電極パターンで構成されており、実装基板の内部に設けられ、複数の電極パターン同士を接続する接続配線をさらに備える。

本発明によれば、容量バラツキの低減が図られた半導体セラミック電子部品の実装構造を提供することができる。

一実施形態に係るチップバリスタの実装構造を示す概略斜視図である。図１の実装基板を示す概略斜視図である。図１のＩＩＩ－ＩＩＩ線断面図である。図１のＩＶ－ＩＶ線断面図である。図１のＶ－Ｖ線断面図である。異なる形態の実装基板を示した概略斜視図である。図６の実装基板のＶＩＩ－ＶＩＩ線に関する３種の断面図（ａ）～（ｃ）である。異なる形態のチップバリスタを示した概略斜視図である。図８のＩＸ－ＩＸ線断面図である。

以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

本実施形態では、半導体セラミック電子部品の一種であるチップバリスタの実装構造について説明する。

図１に示すように、チップバリスタの実装構造１は、実装基板１０とチップバリスタ２０とを備え、実装基板１０の実装面１０ａ上にチップバリスタ２０が実装された構成を有する。

図２に示すように、実装基板１０は、略平板状の外形を有し、チップバリスタ２０が搭載される実装面１０ａと、実装面１０ａの反対面である裏面１０ｂとを有する。実装基板１０は、実装面１０ａ側に、実装面１０ａに対して平行な第一方向（図２の紙面左右方向）に沿って並ぶ第一電極部１２Ａおよび第二電極部１２Ｂを備える。第一電極部１２Ａおよび第二電極部１２Ｂはいずれも、同一寸法の長方形状を有し、実装面１０ａに対して平行でかつ第一方向と直交する第二方向に沿って延在している。また、実装基板１０は、実装面１０ａ側に、第一電極部１２Ａと第二電極部１２Ｂとの中間に位置する第三電極部１２Ｃを備える。第三電極部１２Ｃは、第一電極部１２Ａおよび第二電極部１２Ｂと同一寸法の長方形状を有し、第一電極部１２Ａおよび第二電極部１２Ｂと同様に第二方向に沿って延在している。すなわち、第一電極部１２Ａ、第二電極部１２Ｂおよび第三電極部１２Ｃは、いずれも第二方向に沿って延在する一つの電極パターンで構成されており、互いに平行に配置されている。第一電極部１２Ａ、第二電極部１２Ｂおよび第三電極部１２Ｃは、図２に示すように実装面１０ａから突出する構成であってもよく、実装面１０ａと同一面となるようにまたは実装面１０ａから窪むように埋設された構成であってもよい。

チップバリスタ２０は、三端子型の積層チップバリスタであり、素体２１と複数の端子電極２２Ａ～２２Ｄとを備えて構成されている。チップバリスタ２０は、略直方体形状の外形を有し、一例として、長手方向長さが１．６ｍｍ、短手方向長さが０．８ｍｍ、高さが０．８ｍｍである。

素体２１は、図１および図３～５に示すように、略直方体形状の外形を有する積層構造体である。素体２１は、長手方向において互いに対向する端面２１ａ（第一面）および端面２１ｂ（第二面）と、端面２１ａ、２１ｂに直交する４つの側面２１ｃ（第三面）、側面２１ｄ（第四面）、側面２１ｅおよび側面２１ｆとを有する。４つの側面２１ｃ～２１ｆは、端面２１ａ，２１ｂ間を連結するように延びている。

素体２１は、バリスタ特性を発現する焼結体（半導体セラミック）からなる。素体２１は、バリスタ特性を発現する焼結体からなる複数の半導体セラミック層Ｌを含む積層構造体である。実際の素体２１では、構成する各層は、その間の境界が視認できない程度に一体化されている。素体２１は、ＺｎＯ（酸化亜鉛）を主成分として含むと共に、副成分としてＣｏ、希土類金属元素、ＩＩＩｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）などの金属単体やこれらの酸化物を含む。本実施形態において、素体２１は、副成分としてＣｏ、Ｐｒ、Ｃｒ、Ｃａ、Ｋ、及びＡｌを含んでいる。素体２１におけるＺｎＯの含有量は、特に限定されないが、素体２１を構成する全体の材料を１００質量％とした場合に、通常、９９．８～６９．０質量％である。希土類金属元素（たとえば、Ｐｒ）は、バリスタ特性を発現させる物質として作用する。素体２１における希土類金属元素の含有量は、たとえば０．０１～１０原子％程度に設定される。

チップバリスタ２０は、第一導体２４Ａ、第二導体２４Ｂおよび第三導体２４Ｃを素体２１内に備える。第一導体２４Ａ、第二導体２４Ｂおよび第三導体２４Ｃは、導電材を含んでいる。各導体２４Ａ、２４Ｂ、２４Ｃに含まれる導電材としては、特に限定されないが、ＰｄまたはＡｇ－Ｐｄ合金からなることが好ましい。各導体２４Ａ、２４Ｂ、２４Ｃの厚み（積層方向長さ）は、たとえば０．１～１０μｍ程度である。

第一導体２４Ａは、均一幅を有する帯状の形状を有し、素体２１を構成する層内おいて、端面２１ａ、２１ｂの対向方向に沿って延在している。第一導体２４Ａは、一方の端部２４ａが端面２１ａに露出するとともに他方の端部２４ｂが素体２１内に位置している。第一導体２４Ａの幅は、たとえば０．４ｍｍである。

第二導体２４Ｂは、均一幅を有する帯状の形状を有し、第一導体２４Ａが形成された層とは異なる層内おいて、端面２１ａ、２１ｂの対向方向に沿って延在している。第二導体２４Ｂは、一方の端部２４ａが端面２１ｂに露出するとともに他方の端部２４ｂが素体２１内に位置している。第二導体２４Ｂの幅は、第一導体２４Ａの幅と同じになるように設計されており、たとえば０．４ｍｍである。

図３に示すように、第一導体２４Ａと第二導体２４Ｂとは素体２１の積層方向（側面２１ｅと側面２１ｆとの対向方向）から見て互いに位置合わせされており、素体２１内に位置する端部２４ｂ同士が積層方向において完全に重なっている。第一導体２４Ａの端部２４ｂと第二導体２４Ｂの端部２４ｂとが重なって形成された重畳部２５は、積層方向から見て、長辺方向が端面２１ａ、２１ｂの対向方向に平行な長方形状を呈する。

第三導体２４Ｃは、均一幅を有する帯状の形状を有し、図５に示すように、第一導体２４Ａと第二導体２４Ｂとの中間に位置する層内に延在している。そのため、素体２１の積層方向に関し、第三導体２４Ｃと第一導体２４Ａとの離間距離ｄと、第三導体２４Ｃと第二導体２４Ｂとの離間距離ｄとは実質的に同一である。本実施形態では、素体２１の積層方向に関し、第一導体２４Ａと素体２１の側面２１ｆ（すなち、積層方向に関する素体２１の第一導体２４Ａ側の端面）との距離Ｄと、第二導体２４Ｂと素体２１の側面２１ｅ（すなち、積層方向に関する素体２１の第二導体２４Ｂ側の端面）との距離Ｄとは実質的に同一である。本実施形態では、第一導体２４Ａと第三導体２４Ｃとの距離ｄは第一導体２４Ａと素体２１の側面２１ｆとの距離Ｄより短く、かつ、第二導体２４Ｂと第三導体２４Ｃとの距離ｄは第二導体２４Ｂと素体２１の側面２１ｅとの距離Ｄより短い。

また、第三導体２４Ｃは、側面２１ｅ、２１ｆの対向方向に沿って延在しており、図３に示すように、素体２１の積層方向から見て、第一導体２４Ａおよび第二導体２４Ｂと交差している（本実施形態においては直交している）。第三導体２４Ｃの一方の端部２４ａは側面２１ｃに露出しており、第三導体２４Ｃの他方の端部２４ｂは側面２１ｄに露出している。第三導体２４Ｃの幅は、重畳部２５の長辺長さより狭く、たとえば０．１２ｍｍである。

また、第三導体２４Ｃは、素体の積層方向において重畳部２５と重なる機能部２４ｃを有する。第三導体２４Ｃは、第一導体２４Ａとは重畳部２５においてのみ重なり、第二導体２４Ｂとも重畳部２５においてのみ重なる。そのため、機能部２４ｃの面積は、第三導体２４Ｃと第一導体２４Ａとの重畳面積と一致し、かつ、第三導体２４Ｃと第二導体２４Ｂとの重畳面積とも一致する。

機能部２４ｃは、第一導体２４Ａの端部３２ｂとの間に第一機能層２６を形成する。第一機能層２６は、機能部２４Ｃｃと第一導体２４Ａの端部３２ｂとで挟まれた素体部分である。第一機能層２６は、たとえば２０～５０ｐＦ程度の静電容量を有する。また、機能部２４ｃは、第二導体２４Ｂの端部２４ｂとの間に第二機能層２７を形成する。すなわち、第二機能層２７は、機能部２４ｃと第二導体２４Ｂの端部２４ｂとで挟まれた素体部分である。上述したとおり、第三導体２４Ｃは、第一導体２４Ａおよび第二導体２４Ｂと実質的に同じ距離ｄだけ離間しており、かつ、第一導体２４Ａおよび第二導体２４Ｂと重畳面積が実質的に同じであるため、第二機能層２７は、第一機能層２６の静電容量と実質的に同じ静電容量を有する。

複数の端子電極２２のうちの第一電極２２Ａは、素体２１の端面２１ａ側に配置されている。第一電極２２Ａは、端面２１ａと、４つの側面２１ｃ～２１ｆの端面２１ａ寄りの部分と、を覆うように形成されている。第一電極２２Ａは、素体２１の端面２１ａに露出した第一導体２４Ａの一方の端部２４ａを覆うようにも形成されており、第一電極２２Ａは、第一導体２４Ａと直接接続されている。

複数の端子電極２２のうちの第二電極２２Ｂは、素体２１の端面２１ｂ側に配置されている。第二電極２２Ｂは、端面２１ｂと、４つの側面２１ｃ～２１ｆの端面２１ｂ寄りの部分と、を覆うように形成されている。第二電極２２Ｂは、素体２１の端面２１ｂに露出した第二導体２４Ｂの一方の端部２４ａを覆うようにも形成されており、第二電極２２Ｂは、第二導体２４Ｂと直接接続されている。

複数の端子電極２２のうちの第三電極２２Ｃと第四電極２２Ｄとは、対をなしており、素体２１の側面２１ｃ側および側面２１ｄ側にそれぞれ配置されている。具体的には、第三電極２２Ｃは、長方形状を有する側面２１ｃの長辺の中間位置において積層方向に延びて側面２１ｅと側面２１ｆに回り込んでおり、第四電極２２Ｄは、長方形状を有する側面２１ｄの長辺の中間位置において積層方向に延びて、側面２１ｅと側面２１ｆに回り込んでいる。第三電極２２Ｃおよび第四電極２２Ｄは、素体２１の側面２１ｃ、２１ｄに露出した第三導体２４Ｃの両端部２４ａ、２４ｂをそれぞれ覆うようにも形成されており、第三電極２２Ｃおよび第四電極２２Ｄは第三導体２４Ｃと直接接続されている。

第三電極２２Ｃおよび第四電極２２Ｄは、図３に示すように積層方向に直交する断面において、第三導体２４Ｃよりも幅広となるように設計されている。ここで、本実施形態においては、第一導体２４Ａの端部２４ｂの先端位置は、第三導体２４Ｃよりも端面２１ｂ側にあり、かつ、第三電極２２Ｃの端面２１ｂ側の端部の位置Ｐ１より端面２１ａ側にある。また、本実施形態においては、第二導体２４Ｂの端部２４ｂの先端位置は、第三導体２４Ｃよりも端面２１ａ側にあり、かつ、第三電極２２Ｃの端面２１ａ側の端部の位置Ｐ２より端面２１ｂ側にある。

各電極２２Ａ～２２Ｄは、単層構造であっても複数層構造であってもよい。各電極２２Ａ～２２Ｄは、たとえば焼付電極であり、導電性ペーストを素体２１の表面に付与して焼き付けることにより形成される。導電性ペーストには、金属（たとえば、Ｐｄ、Ｃｕ、Ａｇ、又はＡｇ－Ｐｄ合金など）からなる粉末に、ガラス成分、有機バインダ、及び有機溶剤を混合したものが用いられている。このような焼付電極上に、めっき層を形成することもできる。めっき層は、Ｎｉめっき層と、当該Ｎｉめっき層上に形成されたＳｎめっき層とを含んでいてもよい。

素体２１は、図３～５に示すように、アルカリ金属を含有させることにより電気抵抗が高められたアルカリ金属含有部２８を有する。アルカリ金属含有部２８は、外表面２１ａ～２１ｆ全体に沿って設けられており、素体２１の外表面２１ａ～２１ｆを構成している。また、アルカリ金属含有部２８は、素体２１の外表面２１ａ～２１ｆから、第一導体２４Ａ、第二導体２４Ｂおよび第三導体２４Ｃと素体２１との界面に沿って、内部にも延びている。ただし、アルカリ金属含有部２８は、第一機能層２６および第二機能層２７に達しないように設計されている。

アルカリ金属含有部２８にはアルカリ金属が存在しており、アルカリ金属は、ＺｎＯの結晶粒内に固溶して存在している、または、ＺｎＯの結晶粒界に存在している。アルカリ金属がＺｎＯの結晶粒内に固溶していると、ｎ型半導体としての性質を示すＺｎＯはアルカリ金属によりドナーが減ぜられて、電気伝導率が低くなり、バリスタ特性が発現し難くなる。アルカリ金属がＺｎＯの結晶粒界に存在することによっても、電気伝導率が低くなると考えられる。したがって、アルカリ金属含有部２８は、素体２１におけるアルカリ金属含有部２８以外の部分に比して、電気伝導率が低く、静電容量も低い。

アルカリ金属含有部２８は、次のようにして、形成することができる。高抵抗化されたアルカリ金属含有部２８を形成する過程以外の、チップバリスタ２０の製造方法については、積層チップバリスタの製造方法で用いられる既知の過程が利用できるため、ここでの詳細な説明は、省略する。

素体２１を得た後、素体２１の外表面（一対の端面２１ａ，２１ｂおよび４つの側面２１ｃ～２１ｆ）からアルカリ金属（たとえば、Ｌｉ、Ｎａ等）を拡散させる。

まず、素体２１の外表面にアルカリ金属化合物を付着させる。アルカリ金属化合物の付着には、密閉回転ポットを用いることができる。アルカリ金属化合物としては、特に限定されないが、熱処理することにより、アルカリ金属が素体２１の表面から拡散できる化合物であり、アルカリ金属の酸化物、水酸化物、塩化物、硝酸塩、硼酸塩、炭酸塩及び蓚酸塩等が用いられる。

そして、このアルカリ金属化合物が付着している素体２１を電気炉で、所定の温度および時間で熱処理する。この結果、アルカリ金属化合物からアルカリ金属が素体２１の外表面から内部に拡散する。好ましい熱処理温度は、７００～１０００℃であり、熱処理雰囲気は大気である。熱処理時間（保持時間）は、好ましくは１０分～４時間である。

素体２１におけるアルカリ金属元素が拡散した部分、すなわちアルカリ金属含有部２８は、上述したように高抵抗化および低静電容量化が図られる。本実施形態では、アルカリ金属元素が端面２１ａ，２１ｂおよび側面２１ｃ、２１ｄから拡散するものの、各導体２４Ａ、２４Ｂ、２４Ｃが対応する端面２１ａ，２１ｂおよび側面２１ｃ、２１ｄに露出していることから、各電極２２Ａ～２２Ｄと各導体２４Ａ、２４Ｂ、２４Ｃとの電気的な接続に支障が生じることはない。

上述したチップバリスタの実装構造１においては、チップバリスタ２０が実装基板１０上に実装された際、素体２１の側面２１ｃが実装基板１０の実装面１０ａと対面しており、かつ、素体２１の端面２１ａ，２１ｂの対向方向と、第一電極部１２Ａと第二電極部１２Ｂとの並び方向（第一方向）とが一致している。そのため、チップバリスタ２０の積層方向が、第一電極部１２Ａ、第二電極部１２Ｂおよび第三電極部１２Ｃの延在方向（第二方向）とも一致している。

また、チップバリスタの実装構造１においては、チップバリスタ２０の第一電極２２Ａ、第二電極２２Ｂおよび第三電極２２Ｃが、実装基板１０の第一電極部１２Ａ、第二電極部１２Ｂおよび第三電極部１２Ｃの直上に位置するように設計されており、第一電極２２Ａ、第二電極２２Ｂおよび第三電極２２Ｃと第一電極部１２Ａ、第二電極部１２Ｂおよび第三電極部１２Ｃとがそれぞれ接して電気的に接続されている。

上述したチップバリスタ２０の実装構造１においては、第一機能層２６を挟むように位置する第一導体２４Ａと第三導体２４Ｃとの間に容量が形成されており、第二機能層２７を挟むように位置する第二導体２４Ｂと第三導体２４Ｃとの間にも容量が形成される。加えて、図５に示すように、素体２１の端面２１ａ，２１ｂの対向方向（第一方向）に直交する断面において上下方向（第三方向）に並ぶ、第一導体２４Ａと第三電極２２Ｃとの間および第二導体２４Ｂと第三電極２２Ｃとの間にも、容量Ｃが形成される。

チップバリスタ２０の実装構造１では、第三電極部１２Ｃに接続される第三電極２２Ｃが、素体２１の側面２１ｃ側に設けられており、第一導体２４Ａと第三電極２２Ｃとの距離と第二導体２４Ｂと第三電極２２Ｃとの距離は、大きくは異なっておらず、同じ距離である。なお、本明細書において、第一導体２４Ａと第三電極２２Ｃとの距離と第二導体２４Ｂと第三電極２２Ｃとの距離とが同じとは、図５に示すように、実装面１０ａの高さ位置（ｈ_０）を基準とした第一導体２４Ａおよび第二導体２４Ｂの下端位置（ｈ_１）が一致し、第一導体２４Ａおよび第二導体２４Ｂと素体２１の側面２１ｃまでの距離（すなわち、ｈ_１－ｈ_３間の長さ）が同じになるように設計されていることを意味し、製造時に生じる寸法ズレや位置ズレ程度の誤差は許容される。本実施形態では、素体２１の端面２１ａ，２１ｂの対向方向に直交する断面において、第三電極２２Ｃおよび第三電極部１２Ｃが均一厚さを有する（すなわち、第三方向に関する長さが第二方向に亘って均一である）ため、第一導体２４Ａと第二導体２４Ｂとは、第三電極部１２Ｃまでの距離（すなわち、ｈ_１－ｈ_５間の長さ）が同じであり、実装面１０ａまでの距離（すなわち、ｈ_１－ｈ_０間の長さ）も同じである。

したがって、チップバリスタ２０の実装構造１では、第一導体２４Ａと側面２１ｃとの距離と第二導体２４Ｂと側面２１ｃとの距離とを同じ距離にして、第一導体２４Ａと第三電極２２Ｃとの間に形成される容量Ｃと、第二導体２４Ｂと第三電極２２Ｃとの間に形成される容量Ｃとを実質的に一致させることで、実装構造によって容量がばらつく事態が抑制されている。

また、チップバリスタ２０の実装構造１では、実装面１０ａの高さ位置（ｈ_０）を基準とした第一導体２４Ａおよび第二導体２４Ｂの上端位置（ｈ_２）が一致しており、第一導体２４Ａおよび第二導体２４Ｂと素体２１の側面２１ｄまでの距離（すなわち、ｈ_２－ｈ_４間の長さ）も同じになるように設計されている。そのため、第一導体２４Ａと第四電極２２Ｄとの間に形成される容量と、第二導体２４Ｂと第四電極２２Ｄとの間に形成される容量とが実質的に一致し、実装構造によって容量がばらつく事態がさらに抑制されている。

チップバリスタ２０の素体２１は、図５に示すように、端面２１ａ，２１ｂの対向方向（第一方向）に直交する断面において矩形断面を有し、矩形断面の幅寸法（第二方向に関する寸法）が高さ寸法（第三方向に関する寸法）より長くてもよい。この場合、チップバリスタ２０の低背化が図られるとともに、実装時におけるチップバリスタ２０の姿勢が安定する。

実装基板１０は、上述した形態に限られず、様々に変形することができる。たとえば、図６に示すように、異なる形態の電極パターンの第三電極部１２Ｃを採用することができる。図６に示した実装基板１０は、上述した実装基板とは第三電極部１２Ｃの電極パターンのみ異なる。図６に示した実装基板１０の第三電極部は一対の電極パターン１２Ｃ’、１２Ｃ’’で構成されている。一対の電極パターン１２Ｃ’、１２Ｃ’’は、第二方向に沿って並んでおり、いずれの電極パターン１２Ｃ’、１２Ｃ’’もチップバリスタ２０の第三電極２２Ｃと接する領域に設けられている。一対の電極パターン１２Ｃ’、１２Ｃ’’は、図７（ａ）～（ｃ）に示すように接続配線１２Ｃ’’’によって接続されている。図７（ａ）に示した構成では、実装基板１０の内部に設けられた接続配線１２Ｃ’’’により、実装面１０ａ上に設けられた一対の電極パターン１２Ｃ’、１２Ｃ’’同士が接続されている。図７（ａ）に示した構成によれば、第一導体２４Ａ、および第二導体２４Ｂと接続配線１２Ｃ’’’との間に形成される容量が低減される。図７（ｂ）に示した構成では、実装基板１０の裏面１０ｂに設けられた接続配線１２Ｃ’’’により、実装面１０ａ上に設けられた一対の電極パターン１２Ｃ’、１２Ｃ’’同士が接続されている。図７（ｂ）に示した構成によれば、図７（ａ）に示した構成よりも、第一導体２４Ａ、および第二導体２４Ｂと接続配線１２Ｃ’’’との間に形成される容量がさらに低減される。図７（ｃ）に示した構成では、実装基板１０の内部に一対の電極パターン１２Ｃ’、１２Ｃ’’と接続配線１２Ｃ’’’とが連続的に設けられており、実装面１０ａ側に設けられた一対の開口１０ｃから一対の電極パターン１２Ｃ’、１２Ｃ’’がそれぞれ露出されている。図７（ｃ）に示した構成によれば、実装基板１０を準備するコストを抑えることができる。なお、第三電極部は、第二方向に沿って並ぶ３つ以上の電極パターンで構成されてもよい。

チップバリスタ２０は、上述した形態に限られず、様々に変形することができる。たとえば、図８および図９に示すように、素体２１の側面２１ｄに設けられる第四電極２２Ｄを省略することができる。この場合、第三導体２４Ｃは、側面２１ｃから延びて重畳部２５の上側まで延びつつ、側面２１ｄまで達しない構成とすることができる。

以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

たとえば、半導体セラミック電子部品の外形寸法、素体の外形寸法等については適宜増減することができる。また、各導体および各端子電極の寸法についても、適宜増減することができる。さらに、素体、各導体および各端子電極を構成する材料は、半導体セラミック電子部品の種類に応じて、適宜変更することができる。

１…チップバリスタの実装構造、１０…実装基板、１０ａ…実装面、１０ｂ…裏面、１２Ａ…第一電極部、１２Ｂ…第二電極部、１２Ｃ…第三電極部、２０…チップバリスタ、２１…素体、２２Ａ…第一電極、２２Ｂ…第二電極、２２Ｃ…第三電極、２２Ｄ…第四電極、２４Ａ…第一導体、２４Ｂ…第二導体、２４Ｃ…第三導体、２５…重畳部、２６…第一機能層、２７…第二機能層、２８…アルカリ金属含有部。

Claims

半導体セラミック電子部品が実装基板の実装面上に実装された半導体セラミック電子部品の実装構造であって、
前記実装基板が、前記実装面側に、前記実装面に対して平行な第一方向に沿って並ぶ第一電極部および第二電極部と、前記第一電極部と前記第二電極部との間に位置する第三電極部とを備え、
前記半導体セラミック電子部品が、
前記第一方向において互いに対向する第一面および第二面と前記実装面に対向する第三面とを有し、かつ、前記実装基板の実装面に対して平行でかつ前記第一方向と直交する第二方向において半導体セラミック層が複数積層された積層構造を有する素体と、
前記素体の所定の層内おいて前記第一面から前記第一方向に沿って延在する第一導体と、
前記素体の前記第一導体とは異なる層内において前記第二面から前記第一方向に沿って延在し、前記第一導体と前記第二方向において重なる重畳部を形成する第二導体と、
前記素体の前記第一導体と前記第二導体との中間に位置する層内において、前記第三面から前記第一方向および前記第二方向と直交する第三方向に沿って延在し、前記重畳部と前記第一方向において重なる機能部を有し、前記機能部と前記第一導体との間に第一機能層を形成するとともに前記機能部と前記第二導体との間に第二機能層を形成する第三導体と、
前記素体の前記第一面側に設けられ、前記第一導体に接続されるとともに前記実装基板の前記第一電極部に接続された第一電極と、
前記素体の前記第二面側に設けられ、前記第二導体に接続されるとともに前記実装基板の前記第二電極部に接続された第二電極と、
前記素体の前記第三面側に設けられ、前記第三導体に接続されるとともに前記実装基板の前記第三電極部に接続された第三電極と
を備え、
前記第一方向に直交する断面において前記第一導体と前記第三面との距離と前記第二導体と前記第三面との距離とが同じであり、
前記第二方向に直交する断面において、前記第三電極が前記第三導体よりも幅広であり、前記第一導体の先端位置が、前記第三導体よりも前記第二面側にあり、かつ、前記第三電極の前記第二面側の端部より前記第一面側にある、半導体セラミック電子部品の実装構造。
半導体セラミック電子部品が実装基板の実装面上に実装された半導体セラミック電子部品の実装構造であって、
前記実装基板が、前記実装面側に、前記実装面に対して平行な第一方向に沿って並ぶ第一電極部および第二電極部と、前記第一電極部と前記第二電極部との間に位置する第三電極部とを備え、
前記半導体セラミック電子部品が、
前記第一方向において互いに対向する第一面および第二面と前記実装面に対向する第三面とを有し、かつ、前記実装基板の実装面に対して平行でかつ前記第一方向と直交する第二方向において半導体セラミック層が複数積層された積層構造を有する素体と、
前記素体の所定の層内おいて前記第一面から前記第一方向に沿って延在する第一導体と、
前記素体の前記第一導体とは異なる層内において前記第二面から前記第一方向に沿って延在し、前記第一導体と前記第二方向において重なる重畳部を形成する第二導体と、
前記素体の前記第一導体と前記第二導体との中間に位置する層内において、前記第三面から前記第一方向および前記第二方向と直交する第三方向に沿って延在し、前記重畳部と前記第一方向において重なる機能部を有し、前記機能部と前記第一導体との間に第一機能層を形成するとともに前記機能部と前記第二導体との間に第二機能層を形成する第三導体と、
前記素体の前記第一面側に設けられ、前記第一導体に接続されるとともに前記実装基板の前記第一電極部に接続された第一電極と、
前記素体の前記第二面側に設けられ、前記第二導体に接続されるとともに前記実装基板の前記第二電極部に接続された第二電極と、
前記素体の前記第三面側に設けられ、前記第三導体に接続されるとともに前記実装基板の前記第三電極部に接続された第三電極と
を備え、
前記第一方向に直交する断面において前記第一導体と前記第三面との距離と前記第二導体と前記第三面との距離とが同じであり、
前記第二方向に直交する断面において、前記第三電極が前記第三導体よりも幅広であり、前記第二導体の先端位置が、前記第三導体よりも前記第一面側にあり、かつ、前記第三電極の前記第一面側の端部より前記第二面側にある、半導体セラミック電子部品の実装構造。
前記第二方向に直交する断面において、前記第三電極が前記第三導体よりも幅広であり、前記第一導体の先端位置が、前記第三導体よりも前記第二面側にあり、かつ、前記第三電極の前記第二面側の端部より前記第一面側にある、請求項２に記載の半導体セラミック電子部品の実装構造。
前記素体が、前記第一方向に直交する断面において矩形断面を有し、該矩形断面の前記第二方向に関する寸法が前記第三方向に関する寸法より長い、請求項１～３のいずれか一項に記載の半導体セラミック電子部品の実装構造。
前記素体が前記第三方向において前記第三面と対向する第四面を有し、
前記第三面から延びる前記第三導体が前記第四面まで達しており、
前記半導体セラミック電子部品が、前記素体の前記第四面側に設けられ、前記第三導体に接続された第四電極をさらに備える、請求項１～４のいずれか一項に記載の半導体セラミック電子部品の実装構造。
前記素体が前記第三方向において前記第三面と対向する第四面を有し、
前記第三面から延びる前記第三導体が前記第四面まで達していない、請求項１～４のいずれか一項に記載の半導体セラミック電子部品の実装構造。
前記第一方向に直交する断面において前記第一導体と前記実装面との距離と前記第二導体と前記実装面との距離とが同じである、請求項１～６のいずれか一項に記載の半導体セラミック電子部品の実装構造。
アルカリ金属を含有させることにより電気抵抗が高められた前記素体の部分であって、前記素体の表面を構成するとともに、前記第一導体、前記第二導体および前記第三導体と前記素体との界面に沿って前記素体の表面から内部に延びるアルカリ金属含有部をさらに備える、請求項１～７のいずれか一項に記載の半導体セラミック電子部品の実装構造。
前記第一導体と前記第三導体との距離は前記第一導体と前記第二方向に関する前記素体の端面との距離より短く、かつ、前記第二導体と前記第三導体との距離は前記第二導体と前記第二方向に関する前記素体の端面との距離より短い、請求項１～８のいずれか一項に記載の半導体セラミック電子部品の実装構造。
前記第三電極部が前記第二方向に沿って延びる１つの電極パターンで構成されている、請求項１～８のいずれか一項に記載の半導体セラミック電子部品の実装構造。
前記第三電極部が前記第二方向に沿って並ぶ複数の電極パターンで構成されており、
前記実装基板の前記実装面とは反対面に設けられ、前記複数の電極パターン同士を接続する接続配線をさらに備える、請求項１～８のいずれか一項に記載の半導体セラミック電子部品の実装構造。
前記第三電極部が前記第二方向に沿って並ぶ複数の電極パターンで構成されており、
前記実装基板の内部に設けられ、前記複数の電極パターン同士を接続する接続配線をさらに備える、請求項１～８のいずれか一項に記載の半導体セラミック電子部品の実装構造。