JP7364062B2 - 歪補償装置及び歪補償方法 - Google Patents

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Description

本開示は、無線通信システムに用いられる基地局等の送信装置において、電力増幅器の歪を補償する歪補償装置及び歪補償方法に関する。
無線通信システムにおける送信装置には、送信信号の電力を増幅する電力増幅器が備えられている。電力増幅器は、電力効率の向上の為、可能な限り飽和に近い領域での動作が要求されるが、電力増幅器の線形性と電力効率とはトレードオフの関係にある。そこで、線形性と電力効率を同時に高めるべく、送信装置には歪補償装置が備えられている。歪補償装置は、高効率動作時に、電力増幅器で発生する非線形歪を抑えて、キャリア帯域外（アウトオブバンド）の非線形歪によるＡＣＬＲ（Ａｄｊａｃｅｎｔ Ｃｈａｎｎｅｌ Ｌｅａｋａｇｅ Ｒａｔｉｏ：隣接チャネル漏洩電力比）や、キャリア帯域内（インバンド）の非線形歪によるＥＶＭ（Ｅｒｒｏｒ Ｖｅｃｔｏｒ Ｍａｇｎｉｔｕｄｅ：エラーベクトル振幅）を低減する目的で使用される。
歪補償装置で使用される方式の一つにＤＰＤ（Ｄｉｇｉｔａｌ Ｐｒｅｄｉｓｔｏｒｔｉｏｎ：デジタルプリディストーション）方式がある。ＤＰＤ方式の歪補償装置は、電力増幅器の非線形歪の逆特性を有する信号を、電力増幅器の入力信号に予め付加することで、電力増幅器の出力信号の線形性を高めて出力歪を抑圧するものである。
電力増幅器の出力歪には、ある時間の入力信号にのみ依存する、メモリレス非線形による歪だけでなく、ある時間の入力信号に対して時間がずれたタイミングでのバイアス電流や入力信号に起因して生じる、メモリ効果による歪が存在する。更に、電力増幅器のメモリ効果は、入力信号の帯域幅が拡大するにつれて顕著になり、ＤＰＤの性能が制限される。
上記メモリ効果による歪を補償する為にＤＰＤが行う具体的な信号処理として、例えば、ボルテラ級数（Ｖｏｌｔｅｒｒａ Ｓｅｒｉｅｓ）、メモリ多項式（Ｍｅｍｏｒｙ Ｐｏｌｙｎｏｍｉａｌ）、及び一般化メモリ多項式（Ｇｅｎｅｒａｌｉｚｅｄ Ｍｅｍｏｒｙ Ｐｏｌｙｎｏｍｉａｌ）等の級数方式に基づく逆歪生成処理が提案されている。
ボルテラ級数に基づくＤＰＤは、ＤＰＤの複雑性が指数関数的に増大する場合がある為、現実のハードウェアに実装することが極めて困難であるという問題がある。その為、この問題を克服すべく、メモリ多項式構造及び一般化メモリ多項式構造が、例えば、非特許文献１や非特許文献２に提案されている。メモリ多項式構造は、補償性能とはトレードオフの関係にある係数量を最低限に低減する目的で、ボルテラ級数を簡略化したものである。一般化メモリ多項式構造は、メモリ多項式構造の性能を向上させる為、ある時間の入力信号に対するメモリ効果項の時間シフト量を、遅れ項（Ｌａｇｇｉｎｇ Ｔｅｒｍ）だけでなく、進み項（Ｌｅａｄｉｎｇ Ｔｅｒｍ）にまで一般化して拡張したものである。
メモリ多項式構造や一般化メモリ多項式構造を実現するハードウェアとして、一般的に、べき級数と同等の演算をＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ：ルックアップテーブル）を用いて行う信号処理装置が提案されている。また、例えば、非特許文献２には、実測または回路シミュレーションに基づいた具体的な電力増幅器の非線形モデルを表す一般化メモリ多項式モデルが提案されている。しかし、非特許文献２に開示された一般化メモリ多項式モデルでは、最大で、８（非線形次数：０～７）×７（メモリ次数：７）×２（Ｉ相Ｑ相：２）＝１１２個もの、非常に多くの非線形モデル係数に対して、その逆システムを導出することが必要である。その為、非特許文献２に開示された一般化メモリ多項式モデルでは、簡略化された一般化メモリ多項式構造に基づいて信号処理を行う場合でさえ、なおも多大な演算量を要するという、関連技術における第一の課題がある。
次に、技術動向の変化に伴う課題について説明する。
５Ｇ（５ｔｈ Ｇｅｎｅｒａｔｉｏｎ：第５世代）無線通信システムでの大容量通信の実現の為、３ＧＰＰ（３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ）の先行リリース５Ｇ Ｐｈａｓｅ １向けの標準化でさえも、既存の４Ｇ（４ｔｈ Ｇｅｎｅｒａｔｉｏｎ）と比較して、５倍から２０倍の広帯域化が求められており、特に、準ミリ波／ミリ波帯における最大システム帯域幅としては８００ＭＨｚが必要である。
５Ｇ Ｐｈａｓｅ １では、準ミリ波／ミリ波帯におけるシステム帯域８００ＭＨｚを実現する為に、同一帯域内連続キャリアアグリゲーション（Ｉｎｔｒａ‐ｂａｎｄ Ｃｏｎｔｉｇｕｏｕｓ Ｃａｒｒｉｅｒ Ａｇｇｒｅｇａｔｉｏｎ）でキャリアを束ねることが合意されている。例えば、サブキャリア間隔（ＳＣＳ：Ｓｕｂ‐ｃａｒｒｉｅｒ Ｓｐａｃｉｎｇ）を６０ｋＨｚ、サブキャリア数を１５００～１５８４、及びＦＦＴサイズを２０４８とする、チャネルバンド幅（Ｃｈ ＢＷ：Ｃｈａｎｎｅｌ Ｂａｎｄｗｉｄｔｈ）１００ＭＨｚのキャリアを、８キャリア束ねることが考えられる。または、サブキャリア間隔を６０ｋＨｚ、サブキャリア数を３０００～３１６８、及びＦＦＴサイズを２０４８とする、チャネルバンド幅２００ＭＨｚのキャリアを、４キャリア束ねることが考えられる。または、サブキャリア間隔を１２０ｋＨｚ、サブキャリア数を３０００～３１６８、及びＦＦＴサイズを４０９６とする、チャネルバンド幅４００ＭＨｚのキャリアを、２キャリア束ねることが考えられる。しかし、上記のように同一帯域内連続キャリアアグリゲーションでキャリアを束ねてシステム帯域８００ＭＨｚを実現する場合、キャリアを束ねた後のトータル８００ＭＨｚ帯域のベースバンド信号を処理する為には、たとえ歪補償を行わない場合であっても、９８３．０４ＭＨｚという非常に高いサンプリング周波数での動作が必要となる。
例えば、上記ベースバンド信号の処理をＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）で実現する場合、ＦＰＧＡにおいて１ＧＨｚを超える最大動作周波数（Ｆｍａｘ．と呼ばれる）は、今後リリースされる次期７ｎｍや５ｎｍ以降のプロセスで達成できる見込みの値である。従って、現行プロセス品のＦＰＧＡを使用する条件下では、前述の歪補償を行わない場合の９８３．０４ＭＨｚの動作に対しても、２相のポリフェーズ（Ｐｏｌｙ－ｐｈａｓｅ）構造を採用し、各相のチェインの動作を上記サンプリング周波数９８３．０４ＭＨｚの１／２で動作させることが必要となる。
３ＧＰＰでは、準ミリ波／ミリ波帯に対する５Ｇ標準化動向として、隣接チャネル干渉の観点から、ＢＳ（Ｂａｓｅ Ｓｔａｔｉｏｎ：基地局）のＡＣＬＲと、ＵＥ（Ｕｓｅｒ Ｅｑｕｉｐｍｅｎｔ：ユーザー端末）のＡＣＳ（Ａｄｊａｃｅｎｔ Ｃｈａｎｎｅｌ Ｓｅｌｅｃｔｉｖｉｔｙ：隣接チャネル選択度）によるＡＣＩＲ（Ａｄｊａｃｅｎｔ Ｃｈａｎｎｅｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｒａｔｉｏ：隣接チャネル干渉比）と、の尺度を導入して、ＢＳに対するＡＣＬＲ規格は、２４ＧＨｚ以上の周波数帯におけるＢＳのＡＣＬＲ規格を、２８ｄＢｃ（２４．２４～３３．４ＧＨｚ帯）及び２６ｄＢｃ（３７～５２．６ＧＨｚ帯）に緩和されている。その為、準ミリ波／ミリ波帯におけるキャリア帯域外（アウトオブバンド）の非線形歪によるＡＣＬＲ規格に限っては、歪補償を前提としなくても実現の可能性がある。
しかし、キャリア帯域内（インバンド）の非線形歪の観点では、ＥＶＭ（エラーベクトル振幅）への影響が残る。３ＧＰＰの次期５Ｇ Ｐｈａｓｅ ２用のＲｅｌｅａｓｅ－１６に向けて、準ミリ波／ミリ波帯のＦＲ２（Ｆｒｅｑｕｅｎｃｙ Ｒａｎｇｅ２）でも、ＤＬ（Ｄｏｗｎ Ｌｉｎｋ）の２５６ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ：直交振幅変調）の適用と、その際のＥＶＭ規格３．５％の仕様化が検討されている。準ミリ波／ミリ波帯での無線回路用ローカル（局部発振）信号の位相雑音の影響や、信号のピークファクタ抑圧信号の影響に伴うＥＶＭ劣化を含めて、２５６ＱＡＭ時のＥＶＭ規格３．５％を満足する為には、キャリア帯域内の非線形歪によるＳＮＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ）配分としては、大よそ４０ｄＢｃを実現しなければならない。その為、特に、キャリア帯域内における非線形歪を補償する為の歪補償が必要となる。
歪補償を行う場合、一般的に、ｋ次の非線形性は、入力信号の変調帯域（＝入力信号の振幅エンベロープ変化の最大周波数）のｋ倍の帯域幅を占める歪成分を発生させる。その為、この歪成分を全帯域に渡って補償するＤＰＤには、入力信号の変調帯域のｋ倍のサンプリング周波数での動作が必要である。例えば、準ミリ波／ミリ波帯における８００ＭＨｚの入力信号の帯域に対して、５次の非線形まで補償するＤＰＤには、大よそ４ＧＨｚの動作周波数（サンプリング周波数）が要求される。また、仮に補償を３次の非線形までに制限したとしても、ＤＰＤには、大よそ２．４ＧＨｚの動作周波数が要求される。その為、ＤＰＤの動作周波数に対するシステム要件が、実現デバイスの性能トレンドを上回るという、関連技術における第二の課題がある。
次に、関連技術の具体的な課題について、図面を参照しながら説明する。
図２は、送信装置における、関連技術の歪補償装置の構成を示すブロック図である。
図２に示す通り、歪補償装置は、ＤＰＤ（デジタルプリディストータ）１、ＤＡ（デジタル／アナログ）変換器２、送信アップコンバータ３、電力増幅器４、方向性結合器５、帰還ダウンコンバータ６、ＡＤ（アナログ／デジタル）変換器７、及び内挿補間回路８を有する。
歪補償装置の入力信号（ベースバンド信号）x(n)は、ＤＰＤ１の前段で、内挿補間回路８によってアップサンプリングされ、アップサンプリングされたxu(n)がＤＰＤ１に入力される。内挿補間回路８によるアップサンプリングは、入力信号x(n)のサンプリングレート（サンプリング周波数）を高めて、ＤＰＤ１における歪補償用のデジタル信号の帯域を拡大する。ＤＰＤ１の動作周波数（サンプリング周波数）を入力信号x(n)の変調帯域の何倍に設定するかは、内挿補間回路８によるアップサンプリングの倍数比によって決定される。
尚、ＤＰＤの前段で、ＤＰＤの入力信号をアップサンプリングし、アップサンプリングされた信号をＤＰＤに入力することは、例えば、特許文献１、２に記載されている技術である。以降、ＤＰＤの前段で、ＤＰＤの入力信号をアップサンプリングする歪補償装置を適宜、アップサンプリング型歪補償装置と呼ぶ。また、アップサンプリング型歪補償装置において、その前段でアップサンプリングされた入力信号を入力するＤＰＤを適宜、アップサンプリング型ＤＰＤと呼ぶ。
前述の準ミリ波／ミリ波帯における８００ＭＨｚ帯域の入力信号x(n)を処理する為に必要なサンプリング周波数９８３．０４ＭＨｚに対して、例えば、内挿補間回路８により２倍アップサンプリングしたxu(n)をＤＰＤ１に入力すると仮定する。この場合、ＤＰＤ１の動作周波数、すなわち歪補償用のデジタル信号の帯域は、入力信号x(n)の帯域８００ＭＨｚの２．４５７６倍の１．９６６０８ＧＨｚとなる。
ＤＰＤ１は、入力されたアップサンプリング後のxu(n)に対して、電力増幅器４の非線形歪の逆特性を有する信号を予め付加したyu(n)を生成する処理（歪補償処理）を行い、生成したyu(n)をＤＡ変換器２に出力する。尚、ＤＰＤ１の詳細については後述する。
ＤＡ変換器２は、ＤＰＤ１の出力信号yu(n)をデジタル信号からアナログ信号にＤＡ変換し、ＤＡ変換後のアナログ信号を送信アップコンバータ３へ出力する。
送信アップコンバータ３は、ＤＡ変換器２からのアナログ信号を、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号にアップコンバートし、アップコンバート後のＲＦ信号を電力増幅器４に出力する。
方向性結合器５は、電力増幅器４で増幅されて出力されたＲＦ信号の一部を帰還させて、出力観測用のフィードバックＲＦ信号として出力する。方向性結合器５によって得られたフィードバックＲＦ信号は、帰還ダウンコンバータ６及びＡＤ（アナログ／デジタル）変換器７を介してＤＰＤ１にフィードバックされる。
帰還ダウンコンバータ６は、方向性結合器５からのフィードバックＲＦ信号をダウンコンバートし、ダウンコンバート後の信号をＡＤ変換器７へ出力する。
ＡＤ変換器７は、帰還ダウンコンバータ６からの信号をアナログ信号からデジタル信号にＡＤ変換し、ＡＤ変換後のデジタル信号をフィードバック信号zu(n)としてＤＰＤ１へ帰還出力する。
ＤＰＤ１は、ＡＤ変換器７からのフィードバック信号zu(n)を用いて、上記歪補償処理を行う。詳細には、ＤＰＤ１は、ＬＵＴを備えており、フィードバック信号zu(n)に応じてＬＵＴを更新する。そして、ＤＰＤ１は、上記歪補償処理において、更新後のＬＵＴを用いて、電力増幅器４の非線形歪の逆特性を有する信号を演算し、演算した信号をxu(n)に付加することでyu(n)を生成する。尚、ＬＵＴの詳細については後述する。
近年では、アナログ直交変調器の不完全性から生じるＤＣオフセットや、直交誤差によるイメージを補正する必要をなくし、且つ、無線回路を簡素化する目的から、図２中のＤＡ変換器２として、内挿補間型ＤＡ変換器（Ｉｎｔｅｒｐｏｌａｔｉｏｎ ＤＡＣ）が使用される（以下、ＤＡ変換器２を内挿補間型ＤＡ変換器２と適宜呼ぶ）。内挿補間型ＤＡ変換器は、内挿補間（Ｉｎｔｅｒｐｏｌａｔｉｏｎ）機能とデジタル直交変調（Ｄｉｇｉｔａｌ Ｑｕａｄｒａｔｕｒｅ Ｍｏｄｕｌａｔｏｒ）機能とを内蔵したＤＡ変換器である。
尚、上記内挿補間型ＤＡ変換器は、上記デジタル直交変調を実現する目的の為だけではなく、デジタル直交変調を行わない場合であっても、ＤＡ変換器として使用される。例えば、上記内挿補間型ＤＡ変換器は、ＤＡ変換器の出力部分に必要なアナログフィルタへの要求性能を緩和でき、小型化効果のあるオーバーサンプリング（Ｏｖｅｒ ｓａｍｐｌｉｎｇ）を行う目的から、ディスクリートＤＡ変換器のみならず、小型集積化が必要な特定用途向けの汎用ＩＣに内蔵されるＤＡ変換器としても、一般的に使用される。
上記デジタル直交変調方式は、例えば、非特許文献３に記載されている技術である。
図３は、内挿補間型ＤＡ変換器２の機能例を示すブロック図である。
内挿補間型ＤＡ変換器２は、次のようにしてデジタル直交変調機能を実現する構成である。まず、内挿補間型ＤＡ変換器２を、入力Ｉ、Ｑ信号のサンプリング周波数の４倍のサンプリングクロックレートで動作させ、入力Ｉ、Ｑ信号を各々４倍に内挿補間する。４倍に内挿補間されたＩ信号は、ＮＣＯ（Ｎｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：数値制御発振器）２０５からのＩ相用サイン信号（例えば、０、１、０、－１、０、・・・）と複素乗算器２０６で複素乗算される。また、４倍に内挿補間されたＱ信号は、ＮＣＯ２０５からのＱ相用コサイン信号（例えば、１、０、－１、０、１、・・・）と複素乗算器２０７で複素乗算される。そして、複素乗算器２０６、２０７で各々複素乗算された信号を加算器２０８で加算することでデジタル直交変調信号を得る。そして、このデジタル直交変調信号を１つ（シングルチャネル）のＤＡ変換部２０９でアナログ信号に変換する。これにより、内挿補間型ＤＡ変換器２のサンプリングクロックレートの１／４のＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）周波数の、直交変調されたリアルＩＦ信号が出力される。
ここで、内挿補間型ＤＡ変換器２は、各段の入力信号にゼロ内挿（ｚｅｒｏ‐ｓｔｕｆｆｉｎｇ）した後に、内挿用のハーフバンドフィルタ（Ｈａｌｆ‐ｂａｎｄ Ｆｉｌｔｅｒ）でイメージを除去する２倍内挿補間回路を、２段接続することで、４倍内挿補間機能を実現する構成である。
上記ハーフバンドフィルタは、マルチレート信号を処理するアプリケーションにおいて、２倍に内挿または１／２に間引きする際に使用されるものである。上記ハーフバンドフィルタは、係数の約半分がゼロに等しくなる為、ポリフェーズ形式で実装される。
内挿補間型ＤＡ変換器２は、初段（１段目）の２倍内挿補間回路として、初段２倍内挿用のハーフバンドフィルタ１ ２０１、及びハーフバンドフィルタ１ ２０２が内蔵され、また、後段（２段目）の２倍内挿補間回路として、後段４倍内挿用のハーフバンドフィルタ２ ２０３、及びハーフバンドフィルタ２ ２０４が内蔵されている。これらハーフバンドフィルタは、８０％ナイキストパスバンドの内挿用ハーフバンドフィルタである。一般的に、初段２倍内挿用のハーフバンドフィルタ１ ２０１、及びハーフバンドフィルタ１ ２０２は、５９タップ程度のＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタであり、また、後段４倍内挿用のハーフバンドフィルタ２ ２０３、及びハーフバンドフィルタ２ ２０４は、２３タップ程度のＦＩＲフィルタである。
内挿補間型ＤＡ変換器２の採用により、内挿補間型ＤＡ変換器２の後段の送信アップコンバータ３は、内挿補間型ＤＡ変換器２から出力されたリアルＩＦ信号をＲＦ信号に変換するだけでよく、アナログ直交変調器が不要となる。従って、内挿補間型ＤＡ変換器２の採用により、無線回路を簡素化でき、更に、アナログ直交変調器の不完全性から生じるＤＣオフセットと直交誤差によるイメージとを補正する処理を削除できるという効果がある。
図２に示す関連技術の歪補償装置において、前述のデバイス性能に関する第二の課題に対し、ＤＰＤ１自体の動作周波数を低減する目的から、内挿補間回路８を削除して、ＤＰＤ１用のアップサンプリングを行わない構成にしたと仮定する。この構成の場合、図６（詳細説明は後述）に示すように、例えば、準ミリ波／ミリ波帯における８００ＭＨｚの入力信号の帯域に対するＤＰＤ１の動作周波数は、８００ＭＨｚ帯域の入力信号x(n)を処理する為に必要な９８３．０４ＭＨｚのままとなり、入力信号x(n)の帯域の１．２２８８倍にしかならない。
次に、関連技術を参照して比較しながら、上記で仮定した、内挿補間回路８を削除する構成を実現することが、如何に困難な課題であるか、について説明する。
ＡＤ変換器は、一般的に、ＤＡ変換器よりも比較的サンプリングレートが低く、性能面で律速となる。そこで、歪補償装置のコスト低減の目的から、ＡＤ変換器への要求を抑える為、ＡＤ変換器が配置されたフィードバック経路の帯域幅を狭帯域にすることが可能なＤＰＤ方式が、例えば、非特許文献４に提案されている。
非特許文献４は、Ｆｉｇ．１に記載された通り、変調帯域１００ＭＨｚの入力信号に対し、電力増幅器の出力観測用のフィードバック信号をＢＰＦ（Ｂａｎｄ‐ｐａｓｓ Ｆｉｌｔｅｒ）で１００ＭＨｚまで狭帯域に制限することで、フィードバック経路用のＡＤ変換器のサンプリング周波数を３６８．６４ＭＨｚまで低減することが可能なＤＰＤ方式の提案である。しかし、非特許文献４に開示された技術では、ＤＰＤを入力信号の帯域の３．６８倍のサンプリング周波数で動作させている。
一方、更なる歪補償装置のコスト低減の目的から、フィードバック経路用のＡＤ変換器、送信用のＤＡ変換器、及びＤＰＤのサンプリング周波数を低減する手段として、Ｂａｎｄ‐Ｌｉｍｉｔｅｄ Ｖｏｌｔｅｒｒａ Ｓｅｒｉｅｓ‐Ｂａｓｅｄ ＤＰＤ方式が、例えば、特許文献１に提案されている。
特許文献１に開示された技術においては、変調帯域１００ＭＨｚの入力信号に対し、Ｂａｎｄ‐Ｌｉｍｉｔｅｄ Ｖｏｌｔｅｒｒａ Ｓｅｒｉｅｓモデルに基づくＤＰＤで歪補償信号を生成する。また、このＤＰＤで生成した歪補償信号を帯域制限するフィルタの帯域外の歪は、電力増幅器の出力部分に配置された関連技術のＢＰＦで抑圧する。特許文献１は、この構成によって、ＤＰＤのサンプリング周波数を、関連技術の５００ＭＨｚから２００ＭＨｚまで低減することが可能なＤＰＤ方式の提案である。しかし、特許文献１に開示された技術では、ＤＰＤを入力信号の帯域の２倍のサンプリング周波数で動作させている。
尚、特許文献１に開示された技術は、予め設定された帯域（ｐｒｅ‐ｓｅｔ ｂａｎｄｗｉｄｔｈ）内に歪補償信号を帯域制限する帯域制限部（ｂａｎｄｗｉｄｔｈ ｌｉｍｉｔａｔｉｏｎ ｕｎｉｔ）の前段に、非線形処理部（Ｎｏｎ‐ｌｉｎｅａｒ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）が備えられている。非線形処理部では、ボルテラ級数パラメータに基づいて、帯域制限後の帯域内に出力するべき、未だ制限されていない補償用の高次の非線形歪と高次のメモリ効果を生成しなければならない。その為、非線形処理部では、ハードウェアのサンプリング周波数は２００ＭＨｚに低減しているものの、（特許文献１に明示されてはいないが）非線形処理部の演算用プロセッサには高速動作が要求される。例えば、制限された帯域内の補償性能を、関連技術の５００ＭＨｚサンプリング時と同等にする補償用の高次非線形歪と高次のメモリ効果を生成すると仮定する。この場合には、ＣＰＵ等のマイクロプロセッサまたはエンベデッドプロセッサ（Ｅｍｂｅｄｄｅｄ Ｐｒｏｃｅｓｓｏｒ：組み込みプロセッサ）で実現される非線形処理演算用プロセッサを、入力信号の帯域の５倍の周波数で動作させることが必要になる。
また、他にも、フィードバック経路用のＡＤ変換器及び送信用のＤＡ変換器のサンプリングレートを、関連技術に対して増加させることなく、歪補償特性を改善させることが可能なＤＰＤサブシステムが特許文献２に提案されている。
特許文献２に開示された技術は、ＤＰＤサブシステム内において、ＤＰＤ本体と、ＤＰＤ本体の前段にＰｒｅ‐ＤＰＤ Ｐｒｏｃｅｓｓｏｒとして配置された内挿補間（Ｉｎｔｅｒｐｏｌａｔｉｏｎ）回路と、ＤＰＤ本体の後段にＰｏｓｔ‐ＤＰＤ Ｐｒｏｃｅｓｓｏｒとして配置された間引き（Ｄｅｃｉｍａｔｉｏｎ）回路と、が備えられている。この構成によって、ＤＰＤサブシステムの入力と出力とのサンプリングレートが関連技術と見掛け上は変わらず、フィードバック経路用のＡＤ変換器及び送信用のＤＡ変換器のサンプリングレートは関連技術と同一にすることが可能となる。しかし、実際にはＤＰＤサブシステム内に上記の通り内挿補間回路が備えられている。その為、特許文献２に開示された技術は、内挿比Ｌが最低の２とした場合でも、ＤＰＤ本体を入力信号のレートの２倍のサンプリング周波数で動作させる技術に他ならない。
また、特許文献２に開示された技術は、特許文献１に開示された技術における上記補償用の高次の非線形歪と高次のメモリ効果を生成した後に帯域制限する為に、特許文献１に開示された非線形処理演算用プロセッサで行う処理を、ハードウェアによる内挿補間回路と間引き回路とに置き換えた帯域制限型のＤＰＤと言える。
以上の通り、例えば前述の準ミリ波／ミリ波帯における８００ＭＨｚ帯域の入力信号（ベースバンド）に対して歪補償を行うには、特許文献１に開示された技術でも、入力信号の帯域８００ＭＨｚ×２倍の１．６ＧＨｚが、ＤＰＤの動作周波数として必要となる。また、特許文献２に開示された技術でも、入力信号の帯域８００ＭＨｚ×２．４５７６倍（＝入力信号のレート９８３．０４ＭＨｚ×２倍）の１．９６６ＧＨｚが、ＤＰＤの動作周波数として必要となる。
次に、基準となる関連技術の歪補償性能を示す為、前述の準ミリ波／ミリ波帯における８００ＭＨｚ帯域の入力信号（＝入力信号のレート９８３．０４ＭＨｚ）に対して、ＤＰＤ１の前段に２倍の内挿補間回路８を備えた、図２に示したアップサンプリング型歪補償装置による歪補償特性について、具体的な電力増幅器の非線形モデルを用いて説明する。
図２に示した歪補償装置の入力信号（ベースバンド信号）x(n)は、ＤＰＤ１の前段で、内挿補間回路８によってアップサンプリングされ、アップサンプリングされたxu(n)がＤＰＤ１に入力される。内挿補間回路８によるアップサンプリングは、入力信号x(n)のサンプリングレート（サンプリング周波数）を高めて、ＤＰＤ１における歪補償用のデジタル信号帯域を拡大する。ここでは、内挿補間回路８によるアップサンプリング比を２倍とし、ＤＰＤ１の動作周波数を入力信号のレート９８３．０４ＭＨｚ×２倍＝１．９６６０８ＧＨｚとする。このときのＤＰＤ１の動作周波数は、入力信号x(n)の帯域８００ＭＨｚの２．４５７６倍に等しい。
ＤＰＤ１では、入力されたアップサンプリング後のxu(n)に対して、電力増幅器４の非線形歪の逆特性を有する信号を予め付加したyu(n)を生成する。
ＤＰＤ１において、一般化メモリ多項式構造を適用すれば、ＤＰＤ１の出力信号yu(n)は、アップサンプリング後のＤＰＤ１の入力信号xu(n)に対して次の式（１）を演算した結果である。
Figure 0007364062000001
ここで、式（１）におけるメモリ効果項の時間シフト量l は、ＤＰＤ１の出力信号yu(n)におけるサンプリング周期（＝１／サンプリング周波数）単位での時間シフト量（言い換えるとサンプルシフト量）である。更に、一般化メモリ多項式では、あるサンプルタイミングの入力信号に対する上記時間シフト量を、遅れ項だけでなく、進み項にまで一般化して拡張する。その為、l は、
Figure 0007364062000002
から
Figure 0007364062000003
まで取り得るものとする。尚、Lは、メモリ次数（Ｍｅｍｏｒｙ ｏｒｄｅｒ）またはメモリタップ数（Ｎｕｍｂｅｒ ｏｆ Ｍｅｍｏｒｙ Ｔａｐｓ）と呼ばれる。その為、以降、上記メモリ効果項の時間シフト量l を便宜上メモリタップと呼ぶ。
上記式（１）におけるメモリタップl の各項毎のべき級数演算
Figure 0007364062000004
を、演算用プロセッサによる直接的な演算ではなく、ハードウェアとしてのＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ ： ルックアップテーブル）による、メモリタップl の各項毎の振幅に対する、べき級数関数
Figure 0007364062000005
で実現すれば、式（１）は次の式（２）で表現できる。
Figure 0007364062000006
式（２）におけるl＝０の項では、ＤＰＤ１の入力信号に対するＤＰＤ１の出力信号の時間シフト量がゼロとなる。その為、l＝０での多項式がメモリレス多項式に相当する。
上記式（２）に対して、具体的にL＝７を与え、更に時間シフト量l に対してl＝ls－３とする置換を行えば、式（２）は次の式（３）で表せる。
Figure 0007364062000007
上記式（３）のnを３サンプル遅延させると次の式（４）で表せる。
Figure 0007364062000008
尚、式（３）と式（４）におけるls＝３（すなわちl＝０）の項では、ＤＰＤ１の入力信号に対するＤＰＤ１の出力信号の時間シフト量がゼロとなる。その為、ls＝３での多項式がメモリレス多項式に相当する。
関連技術に係るＤＰＤ１における上記式（４）の演算を、例えばハードウェア機能で構成した場合のブロック図を図４に示す。
図４に係るＤＰＤ１は、上記式（４）の演算を実現するものである。図４に係るＤＰＤ１は、１サンプル遅延器３０１ａ、３０１ｂ、３０１ｃ、３０１ｄ、３０１ｅ、３０１ｆと、振幅アドレス演算回路３０２ａ、３０２ｂ、３０２ｃ、３０２ｄ、３０２ｅ、３０２ｆ、３０２ｇと、ＬＵＴ（ルックアップテーブル）３０３ａ、３０３ｂ、３０３ｃ、３０３ｄ、３０３ｅ、３０３ｆ、３０３ｇと、複素乗算器３０４ａ、３０４ｂ、３０４ｃ、３０４ｄ、３０４ｅ、３０４ｆ、３０４ｇと、加算器３０５と、を備える。尚、図４の詳細説明は割愛する。
この式（４）及び図４の構成を適用した場合、非線形次数を０～７、メモリ次数（メモリタップ数）を７とすると、（Ｉ相、Ｑ相の）複素係数として、８×７×２＝１１２個の非線形モデル係数に対する逆システムを導出することが必要となる。
前述の関連技術における、多大な演算量を要するという第一の課題に対して、係数量を削減する為、上記式（４）及び図４を実現する７次メモリ多項式モデルを、３タップの多項式と５タップのＦＩＲフィルタとを組み合わせた近似モデルで表現する手法を導入する。
この近似モデルによる手法は、関連技術に関する文献等で開示された例はない。ただし、この近似モデルによる手法は、非特許文献１のＦｉｇ．２（ｃ）に示されたウィーナー‐ハマースタイン（Ｗｉｅｎｅｒ‐Ｈａｍｍｅｒｓｔｅｉｎ）モデルによる関連技術に対し、このモデルを３つ並列に接続した拡張構成と言える。
上記式（２）を、係数量を削減した多項式とＦＩＲフィルタとの組み合わせによる近似モデルに変形し、次の式（５）で表現する。ここで、L（メモリ次数）は、係数量を削減する前の上記式（３）で与えた７よりも低減することを想定する。
Figure 0007364062000009
上記式（２）と同様に、式（５）におけるl＝０、r＝０の項では、ＤＰＤ１の入力信号に対するＤＰＤ１の出力信号の時間シフト量がゼロとなる。その為、l＝０、r＝０での多項式がメモリレス多項式に相当する。
上記式（５）に対して、具体的に係数量を削減すべくL＝３タップと、R＝５タップとを与えると、式（５）は次の式（６）で表せる。
Figure 0007364062000010
更に、時間シフト量l に対してl＝ls－１とする置換と、rに対してr＝rs－２とする置換とを行えば、式（６）は次の式（７）で表せる。
Figure 0007364062000011
式（７）のnを３サンプル遅延させると次の式（８）で表せる。
Figure 0007364062000012
尚、式（７）と式（８）における、ls＝１（すなわちl＝０）且つrs＝２（すなわちr＝０）の項では、ＤＰＤ１の入力信号に対するＤＰＤ１の出力信号の時間シフト量がゼロとなる。その為、ls＝１且つrs＝２での多項式がメモリレス多項式に相当する。
係数量を削減したＤＰＤ１における上記式（８）の演算を、例えばハードウェア機能で構成した場合のブロック図を図５に示す。
図５に係るＤＰＤ１は、上記式（８）の演算を実現するものである。図５に係るＤＰＤ１は、１サンプル遅延器４０１ａ、４０１ｂと、振幅アドレス演算回路４０２ａ、４０２ｂ、４０２ｃと、ＬＵＴ４０３ａ、４０３ｂ、４０３ｃと、複素乗算器４０４ａ、４０４ｂ、４０４ｃと、ＦＩＲフィルタ０ ４０５ａ、ＦＩＲフィルタ１ ４０５ｂ、ＦＩＲフィルタ２ ４０５ｃと、加算器４０６と、を備える。更に、ＦＩＲフィルタ０ ４０５ａ、ＦＩＲフィルタ１ ４０５ｂ、ＦＩＲフィルタ２ ４０５ｃは各々いずれも、１サンプル遅延器４１１ａ、４１１ｂ、４１１ｃ、４１１ｄと、複素乗算器４１２ａ、４１２ｂ、４１２ｃ、４１２ｄ、４１２ｅと、加算器４１３と、を備える。
尚、図５中では、説明の簡略化の為、上記式（８）のメモリタップls の各項毎の、複素乗算器４０４ａ、４０４ｂ、４０４ｃの出力における、係数量を削減した多項式
Figure 0007364062000013
を、次の式（９）の通り、関数du(n－ls)に置き換えて表現している。
Figure 0007364062000014
アップサンプリングされた、あるサンプルタイミングのＤＰＤ１の入力信号xu(n)に対し、１サンプル遅延器４０１ａ、４０１ｂによって、１サンプルずつ遅延したxu(n)、xu(n－1)、xu(n－2)を生成する。この１サンプルずつ遅延したxu(n)、xu(n－1)、xu(n－2)の各信号に対して、振幅アドレス演算回路４０２ａ、４０２ｂ、４０２ｃによって、この各信号の振幅 |xu(n)|、|xu(n－1)|、|xu(n－2)| に相当するＬＵＴ用振幅アドレスが各々演算される。この１サンプルずつ遅延した各信号に対するＬＵＴ用振幅アドレスに基づいてＬＵＴ４０３ａ、４０３ｂ、４０３ｃが参照され、ＬＵＴ用振幅アドレスに対応する各ＬＵＴの出力信号が得られる。そして、各ＬＵＴの出力信号と、１サンプルずつ遅延した各信号とが、複素乗算器４０４ａ、４０４ｂ、４０４ｃによって複素乗算される。複素乗算器４０４ａ、４０４ｂ、４０４ｃによる複素乗算の結果は、メモリタップls ＝０、１、２の各項毎の、係数量を削減した多項式du(n－ls)として、各々ＦＩＲフィルタ０ ４０５ａ、ＦＩＲフィルタ１ ４０５ｂ、ＦＩＲフィルタ２ ４０５ｃに入力される。ＦＩＲフィルタ０ ４０５ａは、メモリタップls ＝０に対応する。ＦＩＲフィルタ１ ４０５ｂは、メモリタップls ＝１に対応する。ＦＩＲフィルタ２ ４０５ｃは、メモリタップls ＝２に対応する。
ＦＩＲフィルタ０ ４０５ａ、ＦＩＲフィルタ１ ４０５ｂ、及びＦＩＲフィルタ２ ４０５ｃでは、各々入力されたdu(n－ls)に対し、１サンプル遅延器４１１ａ、４１１ｂ、４１１ｃ、４１１ｄによって、１サンプルずつ遅延したdu(n－ls)、du(n－ls－1)、du(n－ls－2)、du(n－ls－3)、du(n－ls－4)を生成する。この１サンプルずつ遅延した各信号に対して、複素乗算器４１２ａ、４１２ｂ、４１２ｃ、４１２ｄ、４１２ｅによって、ＦＩＲタップrs ＝０、１、２、３、４に対応したフィルタ（複素）係数Wls,0、Wls,1、Wls,2、Wls,3、Wls,4が各々複素乗算される。その後、複素乗算器４１２ａ、４１２ｂ、４１２ｃ、４１２ｄ、４１２ｅで各々複素乗算された信号は、加算器４１３で加算される。加算器４１３で加算された信号は、各メモリタップls に対する
Figure 0007364062000015
として、ＦＩＲフィルタ０ ４０５ａ、ＦＩＲフィルタ１ ４０５ｂ、及びＦＩＲフィルタ２ ４０５ｃから各々出力される。
メモリタップls ＝０に対応するＦＩＲフィルタ０ ４０５ａの出力信号は以下となる。
Figure 0007364062000016
メモリタップls ＝１に対応するＦＩＲフィルタ１ ４０５ｂの出力信号は以下となる。
Figure 0007364062000017
メモリタップls ＝２に対応するＦＩＲフィルタ２ ４０５ｃの出力信号は以下となる。
Figure 0007364062000018
ＦＩＲフィルタ０ ４０５ａ、ＦＩＲフィルタ１ ４０５ｂ、及びＦＩＲフィルタ２ ４０５ｃの出力信号は、最終的に加算器４０６で加算され、上記式（８）で表現される係数量を削減した多項式としてＤＰＤ１から出力される。
式（８）及び図５の構成を適用した場合、非線形次数を０～７、メモリ次数（メモリタップ数）を３、ＦＩＲタップ数を５とすると、（Ｉ相、Ｑ相）複素係数として、（８＋５）×３×２＝７８個の非線形モデル係数に対する逆システムを導出すればよい。その為、前述の式（４）及び図４の構成を適用した場合（係数量は１１２個）と比較して、係数量の３０％削減が可能となる。
ＬＵＴ４０３ａ、４０３ｂ、４０３ｃにおける、べき級数係数（８×３×２＝４８個）及びＦＩＲフィルタ０ ４０５ａ、ＦＩＲフィルタ１ ４０５ｂ、ＦＩＲフィルタ２ ４０５ｃのタップ係数（５×３×２＝３０個）は、次のように導出する。すなわち、ＬＵＴ４０３ａ、４０３ｂ、４０３ｃにおける、これらのべき級数係数及びタップ係数は、基準となるＤＰＤ１の入力信号xu(n)のＮ個のサンプルにおけるＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ：二乗平均平方根）値に対する、同Ｎ個のサンプルのフィードバック信号zu(n)における入力信号xu(n)とのＲＭＳＥ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ Ｅｒｒｏｒ：二乗平均平方根誤差）の比を、誤差評価関数として適応制御を行って導出する。
上記誤差評価関数は、次の式（１０）に示す通り、ＮＲＭＳＥ（Ｎｏｒｍａｌｉｚｅｄ Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ Ｅｒｒｏｒ：正規化二乗平均平方根誤差）であり、xu(n)に対するフィードバック信号zu(n)のＥＶＭ（エラーベクトル振幅）と等価である。
Figure 0007364062000019
米国特許第９２０９７５３号明細書 米国特許第８５３７０４１号明細書 特開２０１９－１２５８６３号公報
Ｄ．Ｒ．Ｍｏｒｇａｎ， Ｚ．Ｍａ， Ｊ．Ｋｉｍ， Ｍ．Ｇ．Ｚｉｅｒｄｔ， ａｎｄ Ｊ．Ｐａｓｔａｌａｎ， "Ａ Ｇｅｎｅｒａｌｉｚｅｄ Ｍｅｍｏｒｙ Ｐｏｌｙｎｏｍｉａｌ Ｍｏｄｅｌ ｆｏｒ Ｄｉｇｉｔａｌ Ｐｒｅｄｉｓｔｏｒｔｉｏｎ ｏｆ ＲＦ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒｓ"， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ， ｖｏｌ．５４， ｎｏ．１０， ｐｐ．３８５２‐３８６０， Ｏｃｔ．２００６． ３ＧＰＰ ＴＲ ３８．８０３， Ｖ１４．１．０（２０１７－０６）， Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ， "３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ； Ｔｅｃｈｎｉｃａｌ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｇｒｏｕｐ Ｒａｄｉｏ Ａｃｃｅｓｓ Ｎｅｔｗｏｒｋ； Ｓｔｕｄｙ ｏｎ ｎｅｗ ｒａｄｉｏ ａｃｃｅｓｓ ｔｅｃｈｎｏｌｏｇｙ： Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ（ＲＦ） ａｎｄ ｃｏ‐ｅｘｉｓｔｅｎｃｅ ａｓｐｅｃｔｓ"， Ａｎｎｅｘ Ａ： ＰＡ ｍｏｄｅｌｓ Ｖ．Ｌｅｕｎｇ， ａｎｄ Ｌ．Ｌａｒｓｏｎ， "Ｉｍｐｒｏｖｅｄ Ｄｉｇｉｔａｌ‐ＩＦ Ｔｒａｎｓｍｉｔｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｈｉｇｈｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｗ‐ＣＤＭＡ Ｍｏｂｉｌｅ Ｔｅｒｍｉｎａｌｓ"， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｖｅｈｉｃｕｌａｒ Ｔｅｃｈｎｏｌｏｇｙ， ｖｏｌ．５４， ｎｏ．１， ｐｐ．２０‐３２， Ｊａｎ．２００５． Ｙ．Ｌｉｕ， Ｗ．Ｐａｎ， Ｓ．Ｓｈａｏ， ａｎｄ Ｙ．Ｔａｎｇ，"Ａ Ｎｅｗ Ｄｉｇｉｔａｌ Ｐｒｅｄｉｓｔｏｒｔｉｏｎ ｆｏｒ Ｗｉｄｅｂａｎｄ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒｓ Ｗｉｔｈ Ｃｏｎｓｔｒａｉｎｅｄ Ｆｅｅｄｂａｃｋ Ｂａｎｄｗｉｄｔｈ"， ＩＥＥＥ Ｍｉｃｒｏｗａｖｅ ａｎｄ Ｗｉｒｅｌｅｓｓ Ｃｏｍｐｏｎｅｎｔｓ Ｌｅｔｔｅｒｓ， ｖｏｌ．２３， ｎｏ．１２， ｐｐ．６８３‐６８５， Ｄｅｃ．２０１３
以上述べた通り、多大な演算量を要するという関連技術における第一の課題に対して、係数量を削減する為に、上記式（８）及び図５の構成を適用した内挿補間回路によるアップサンプリング型歪補償装置を導入することが考えられる。この内挿補間回路によるアップサンプリング型歪補償装置によれば、関連技術に係る上記式（４）及び図４の構成を適用したＤＰＤと比較して、係数量を３０％削減できる。
しかし、上記式（８）及び図５の構成を適用した内挿補間回路によるアップサンプリング型歪補償装置では、ＤＰＤ１の前段の内挿補間回路８によって１．９６６０８ＧＨｚへ２倍アップサンプリングする為、ＤＰＤ１の動作周波数に対するシステム要件は、前述の通り、実現デバイスの性能トレンドを上回っている。その為、前述の第二の課題は解決されないままである。
図６は、関連技術の歪補償装置におけるデバイス性能に関する第二の課題に対し、図２に示した内挿補間回路８を削除し、ＤＰＤ用アップサンプリングを行わない構成とした歪補償装置のブロック図である。
既に説明済みの図２との構成上の差分は、内挿補間回路８の削除に伴い、ＤＰＤ用アップサンプリングが行われていない入力信号x(n)が直接ＤＰＤ１の入力信号となる点にある。また、図２との構成上の更なる差分は、ＤＰＤ１は入力されたx(n)に対して、電力増幅器４の非線形歪の逆特性を有する信号を予め付加したy(n)を生成し出力するが、ＤＰＤ１の出力信号y(n)と入力信号x(n)のサンプリング周波数が同一である点である。
図６に示した構成の場合、前述の準ミリ波／ミリ波帯における８００ＭＨｚの入力信号x(n)の帯域に対するＤＰＤ１の動作周波数は、ＤＰＤ用アップサンプリングを行わない為、８００ＭＨｚ帯域のベースバンド入力信号を処理する上で必要な９８３．０４ＭＨｚである。その為、入力信号x(n)の帯域に対するＤＰＤ１の動作周波数の比は、関連技術における２倍に満たない１．２２８８倍となる。
次に、内挿補間回路８を削除してＤＰＤ用アップサンプリングを行わない図６の構成とした歪補償装置における課題について説明する。
図６における８００ＭＨｚ帯域の入力信号x(n)とＤＰＤ１の出力信号y(n)はサンプリング周波数９８３．０４ＭＨｚでサンプリングされた信号である。変調帯域が８００ＭＨｚの入力信号x(n)における振幅エンベロープ変化の最大周波数は８００ＭＨｚである。しかし、入力信号x(n)における振幅エンベロープ変化の最大周波数とサンプリング周波数とが近い場合、内挿補間型ＤＡ変換器２によって内挿補間された信号の振幅エンベロープの変化が、内挿前の信号の振幅エンベロープの変化と乖離する問題がある。
図７に、内挿前のサンプリング周波数９８３．０４ＭＨｚの８００ＭＨｚ帯域の信号の振幅変化と、この信号を２倍内挿補間処理によってサンプリング周波数１．９６６０８ＧＨｚへ２倍アップサンプリングした後の信号の振幅変化と、の比較を示す。尚、上記２倍内挿補間処理は、図３に示した前述の内挿補間型ＤＡ変換器２における、入力信号にゼロ内挿した後に内挿用ハーフバンドフィルタでイメージを除去する初段の２倍内挿補間回路による処理である。
上記２倍内挿補間によって、内挿前の信号のサンプル間隔の間に内挿されたサンプル点が生成される。しかし、内挿前の信号におけるサンプル間の振幅エンベロープ変化に対して、２倍内挿補間後の信号の振幅エンベロープ変化が大きく乖離するサンプルが存在している（図７中、大きく乖離するサンプルは、二重破線で囲っている）。
次に、図８に、上記２倍内挿補間処理によってサンプリング周波数１．９６６０８ＧＨｚへ２倍アップサンプリングされた信号の振幅変化と、この信号を更に２倍内挿補間処理によってサンプリング周波数３．９３２１６ＧＨｚへ４倍アップサンプリングされた信号の振幅変化と、の比較を示す。尚、上記４倍アップサンプリングする為に追加した２倍内挿補間処理は、図３に示した前述の内挿補間型ＤＡ変換器２における後段の２倍内挿補間回路による処理である。
２倍内挿補間後の信号の振幅エンベロープ変化と、４倍内挿補間後の信号の振幅エンベロープ変化には大きな差がない。
以上より、振幅エンベロープ変化の最大周波数とサンプリング周波数とが近い（例えば、入力信号の帯域に対するサンプリング周波数の比が２未満となる）場合に、内挿補間された信号の振幅エンベロープの変化が、内挿前の信号の振幅エンベロープの変化と乖離することがわかる。
以上の通り、内挿補間回路を削除してＤＰＤ用アップサンプリングを行わない構成とした場合には、ＤＰＤ１の後段の内挿補間型ＤＡ変換器２によって内挿補間された信号と、ＤＰＤ１が処理する内挿前の信号との振幅エンベロープ変化に乖離が生じるという問題が観られる。この問題は、関連技術に係る内挿補間によるアップサンプリング型のＤＰＤ１を採用し、ＤＰＤ１の前段で２倍以上アップサンプリングする歪補償装置においては考慮する必要がなく、ＤＰＤ用アップサンプリングを行わない構成とした歪補償装置に限られた解決すべき課題となる。
図６において、ＤＰＤ１は、サンプリング周波数９８３．０４ＭＨｚの入力信号x(n)とフィードバック信号z(n)とによって同サンプリング周波数のＤＰＤ１の出力信号y(n)を生成する。しかし、電力増幅器４に入力される変調信号のエンベロープは、y(n)が内挿補間型ＤＡ変換器２によって内挿補間された後にアナログ信号に変換された変調信号のエンベロープに等しい。その為、電力増幅器４で発生する歪を補償する上で、特に、あるサンプル点の前後のサンプルの影響を受けるメモリ効果の補償には、内挿補間型ＤＡ変換器２によって内挿補間されたサンプル点まで考慮する必要がある。しかし、この内挿補間されたサンプル点は、内挿前のサンプリングレートで動作するＤＰＤ１にとってはサンプル点とサンプル点の間に内挿されたサブサンプル点となる為、メモリ効果を補償する歪補償信号に反映できない。
上記の問題について具体的に説明する。上記ＤＰＤ用２倍アップサンプリングを行う式（８）及び図５の構成におけるメモリタップは、ＤＰＤ１の前段で１．９６６０８ＧＨｚへ２倍アップサンプリングした後のサンプリング周期（＝１／サンプリング周波数）単位でのサンプルシフト量である。従って、上記式（８）における、例えばメモリタップls ＝１は、図６に示した、内挿補間回路を削除してＤＰＤ用アップサンプリングを行わない構成でのサンプリング周波数９８３．０４ＭＨｚで動作するＤＰＤ１にとっては、メモリタップ＝０．５に相当するサブサンプルのメモリタップである。その為、メモリタップls ＝１は、サンプリング周波数９８３．０４ＭＨｚで動作するＤＰＤ１にとってはメモリタップの対象とはならない為、メモリ効果を補償する歪補償信号に反映できない。
以上の通り、ＤＰＤ前段の内挿補間回路を削除してＤＰＤ用アップサンプリングを行わない構成を適用し、ＤＰＤを入力信号の帯域８００ＭＨｚに対して１．２２８８倍のサンプリング周波数で動作させる場合、関連技術に係るＤＰＤ及び歪補償装置では、目標の補償性能を達成することが困難である。
その為、ＤＰＤのサンプル点とサンプル点の間のサブサンプルメモリタップによるキャリア帯域内のメモリ効果を補償することを可能とする技術が、特許文献３に提案されている。以下、特許文献３に開示された技術について図面を参照して説明する。
図９に、特許文献３に開示されたＤＰＤ１の一構成例のブロック図を示す。特許文献３に係るＤＰＤ１は、図６に示した歪補償装置におけるＤＰＤ１に相当する。図６に示した歪補償装置は、前述の通り、関連技術の歪補償装置におけるデバイス性能に関する上記第二の課題に対し、図２における内挿補間回路８を削除し、ＤＰＤ用アップサンプリングを行わない構成としている。
まず、特許文献３に係るＤＰＤ１の概要について説明する。
図６に示した歪補償装置は、前述のように、ＤＰＤ１の前段でＤＰＤ用アップサンプリング処理を行わず、アップサンプリングされていない低サンプリングレートで動作する。図６に示した歪補償装置であっても、以下の（Ａ）及び（Ｂ）の２つが可能であれば、ＤＰＤ１の後段の内挿補間型ＤＡ変換器２によって生じるＤＰＤ１のサンプル点とサンプル点の間のサブサンプルメモリタップによるメモリ効果を補償することが可能となる。
（Ａ）係数量を削減した上記式（８）及び図５における２倍アップサンプリング後の信号xu(n－ls)に相当する信号を、アップサンプリングされていないＤＰＤ１の入力信号のサンプル信号列から生成すること
（Ｂ）図５に示した、２倍のサンプリング周波数で動作するＦＩＲフィルタ０ ４０５ａ、ＦＩＲフィルタ１ ４０５ｂ、ＦＩＲフィルタ２ ４０５ｃと等価なＦＩＲフィルタを、２倍アップサンプリングすることなく実現すること
次の式（１１）において、アップサンプリングされていないＤＰＤ１の入力信号のサンプル信号列から、疑似内挿とサブサンプルシフトとによって生成する、上記式（８）における２倍アップサンプリングされた後のxu(n－ls)に相当する信号を疑似内挿信号xu’(n－ls)と置く。また、次の式（１１）において、このxu’(n－ls)とサブサンプル遅延タップを備えたサブサンプルＦＩＲフィルタとによって生成する、２倍アップサンプリングされた後の上記式（８）で求まるyu(n－3)に相当する信号をyu’(n－3)と置く。また、次の式（１１）において、上記式（８）のxu(n－ls－rs)をxu’(n－ls－rs)に置き換え、yu(n－3)をyu’(n－3)に置き換える。以下、次の式（１１）を、２倍アップサンプリングすることなく実現する手段について説明する。
Figure 0007364062000020
尚、式（１１）において、メモリタップlsは、０、＋１、＋２であり、ＦＩＲタップrsは、０、＋１、＋２、＋３、＋４であるが、いずれも２倍アップサンプリングされた後のサンプルシフト量である。従って、アップサンプリングされていないサンプリングレートで動作するＤＰＤ１にとっては、上記メモリタップは０、＋０．５、＋１のサブサンプルシフトに相当し、上記ＦＩＲタップは０、＋０．５、＋１、＋１．５、＋２のサブサンプルシフトに相当する。
第一に、上記式（１１）のＦＩＲタップrs＝０におけるメモリタップls＝０、＋１、＋２に相当するxu’(n－ls)を、アップサンプリングされていないＤＰＤ１の入力信号のサンプル信号列から生成する手段について説明する。
図１０に、内挿補間型ＤＡ変換器２に内蔵された、２倍内挿用ハーフバンドＦＩＲフィルタのタップ係数例を示す。
ハーフバンドＦＩＲフィルタは、センタータップがiタップ目であり、タップ数が（2i－1）であり、タップ係数がC1 、C2 、・・・、Ci-1 、Ci 、Ci+1 、・・・、C2i-1であるとする。このハーフバンドＦＩＲフィルタは、前述の通り、タップ係数の約半分がゼロに等しく、一般的に５９タップ程度で構成される。尚、図示と説明の簡略化の為、図１０中のタップは、センタータップと、センタータップ±５タップと、による１１タップ分のみを示している。
図１１に、内挿補間型ＤＡ変換器２における２倍内挿補間処理を図示化したタイミングチャート図を示す。
２倍内挿補間処理は、例えば、内挿前の信号を入力信号x(n)とすると、入力信号x(n)のサンプリング間にゼロ内挿（ｚｅｒｏ‐ｓｔｕｆｆｉｎｇ）した後、図１０に示した２倍内挿用ハーフバンドＦＩＲフィルタを通してイメージを除去して、２倍内挿補間後の出力信号xu(n)を得る処理である。
ここで、２倍内挿補間処理は、前述のように、内挿前のサンプリング間にゼロ内挿した後、ハーフバンドＦＩＲフィルタを通す処理である。その為、内挿前のサンプルが存在する、あるサンプルタイミングnにおける２倍内挿補間後のサンプルxu(n)の導出には、内挿前のサンプル信号列に対して、上記２倍内挿用ハーフバンドＦＩＲフィルタのセンタータップ係数Ciのみが有効係数となる。その為、xu(n)は、内挿前のサンプル信号列に対して次の式（１２）で表現できる。
Figure 0007364062000021
次に、２倍内挿補間後のサンプルタイミングn＋1は、上記サンプルタイミングnとは異なり、内挿前のサンプルが存在しないサンプルタイミングである。その為、サンプルタイミングn＋1におけるxu(n＋1) の導出には、内挿前のサンプル信号列に対して、上記２倍内挿用ハーフバンドＦＩＲフィルタのセンタータップ以外と係数ゼロのタップ以外との、（2i－1）タップ中のiタップのみが有効係数となる。その為、例えば、図１０及び図１１中の、説明上簡略化した１１タップのタップ係数を用いれば、xu(n＋1)は、内挿前のサンプル信号列に対して次の式（１３）で表現できる。
Figure 0007364062000022
更に、２倍内挿補間後のサンプルタイミングn－1も、上記サンプルタイミングnとは異なり、内挿前のサンプルが存在しないサンプルタイミングである。その為、サンプルタイミングn－1におけるxu(n－1) の導出には、内挿前のサンプル信号列に対して、上記２倍内挿用ハーフバンドＦＩＲフィルタのセンタータップ以外と係数ゼロのタップ以外との、（2i－1）タップ中のiタップのみが有効係数となる。その為、例えば、図１０及び図１１中の、説明上簡略化した１１タップのタップ係数を用いれば、xu(n－1)は、内挿前のサンプル信号列に対して次の式（１４）で表現できる。
Figure 0007364062000023
次に、図１２に、上記式（１３）及び式（１４）に示した、アップサンプリングされていないサンプリングレートで動作するＤＰＤ１にとってのサブサンプルメモリタップ＝±０．５を得る為の、疑似内挿フィルタ（図９中の疑似内挿 兼 サブサンプルシフトフィルタ１０１ａ、１０１ｂに相当）のタップ係数を求める手順を示す。
上記疑似内挿フィルタのタップ係数を求めることは、図１０に示した２倍内挿用ハーフバンドＦＩＲフィルタのタップ係数例に対して、図１１に示した２倍内挿補間処理を実際に行うことが目的ではない。上記疑似内挿フィルタのタップ係数を求めることは、アップサンプリングされていないサンプリングレートで動作するＤＰＤ１にとってのサブサンプルメモリタップ＝±０．５を得る為に、内挿前のＤＰＤ１の入力信号のサンプル信号列に対して、同内挿前のサンプリングタイミングで乗算する有効係数を求めることが目的である。
内挿前のサンプルが存在するサンプルタイミングにおいては、上記式（１２）において、xu(n)＝x(n)（すなわちCi＝１．０）となるよう、全係数をセンタータップ係数Ciで正規化した上で、センタータップと係数ゼロのタップとを除く。これにより、内挿前のサンプリングタイミングで乗算するべきiタップの有効係数が得られる。この得られた有効係数が、アップサンプリングされていないサンプリングレートで動作するＤＰＤ１にとってのサブサンプルメモリタップ＝±０．５を得る為の、iタップの疑似内挿フィルタのタップ係数となる。
従って、上記式（１３）における全係数をセンタータップ係数Ciで正規化することで、疑似内挿信号xu’(n+1)は次の式（１５）で表せる。更に、上記式（１４）における全係数をセンタータップ係数Ciで正規化することで、疑似内挿信号xu’(n-1)は次の式（１６）で表せる。
Figure 0007364062000024
Figure 0007364062000025
ここで、上記iタップの疑似内挿フィルタの処理遅延は、２倍内挿補間後のサンプリングで（i－1）サンプル、すなわち、アップサンプリングされていないサンプリングレートで動作するＤＰＤ１のサンプリング換算で（i/2－0.5）である。その為、上記疑似内挿フィルタを配置しないサブサンプルメモリタップ＝０の経路において、入力に対してＤＰＤ１のサンプリングでi/2サンプル遅延させれば、上記疑似内挿フィルタを配置した経路の上記疑似内挿フィルタは、上記サブサンプルメモリタップ＝０の経路に対して０．５サンプル早い、すなわちＤＰＤ１にとってのサブサンプルメモリタップ＝－０．５を得る為の疑似内挿 兼 サブサンプルシフトフィルタ（図９中の疑似内挿 兼 サブサンプルシフトフィルタ１０１ａに相当）となる。また、入力に対してＤＰＤ１のサンプリングで１サンプル遅延させた後に上記疑似内挿フィルタを配置すれば、上記１サンプル遅延後に配置した上記疑似内挿フィルタは、上記サブサンプルメモリタップ＝０の経路に対して０．５サンプル遅い、すなわちＤＰＤ１にとってのサブサンプルメモリタップ＝＋０．５を得る為の疑似内挿 兼 サブサンプルシフトフィルタ（図９中の疑似内挿 兼 サブサンプルシフトフィルタ１０１ｂに相当）となる。
尚、上記疑似内挿 兼 サブサンプルシフトフィルタは、Ｉ相用タップ係数とＱ相用タップ係数が同一で複素乗算を必要としない構成である。
以上より、上記疑似内挿 兼 サブサンプルシフトフィルタを配置した経路の各々において、アップサンプリングされていないサンプリングレートで動作するＤＰＤ１にとってのサブサンプルメモリタップ＝±０．５が得られる。また、上記疑似内挿 兼 サブサンプルシフトフィルタを配置しないサブサンプルメモリタップ＝０の経路を含めると、－０．５、０、＋０．５のサブサンプルメモリタップを実現できる。この－０．５、０、＋０．５のサブサンプルメモリタップは、上記式（６）における、２倍アップサンプリングされた後のメモリタップl＝－１、０、＋１に相当する。その為、上記式（６）から上記式（７）及び上記式（８）への置換と同様に、時間シフト量l に対してl＝ls－１とする置換を行うことで、上記式（１１）におけるメモリタップls＝０、＋１、＋２に相当するxu’(n－ls)が得られる。
尚、上記疑似内挿 兼 サブサンプルシフトフィルタのタップ数を示すiは、内挿補間型ＤＡ変換器２における２倍内挿用ハーフバンドＦＩＲフィルタの（2i－1）タップに対して想定されるタップ数の例示であるが、制限的なものではない。前述の通り、一般的な２倍内挿用ハーフバンドＦＩＲフィルタが５９タップである場合、上記の例に従えばi＝３０となる。しかし、実際には、上記疑似内挿 兼 サブサンプルシフトフィルタの回路規模を低減する目的から、性能に影響のない範囲で、上記疑似内挿 兼 サブサンプルシフトフィルタのタップ数iを小さくしてもよい。
第二に、上記式（１１）における、アップサンプリングされていないサンプリングレートで動作するＤＰＤ１のサンプリングでの、サブサンプルＦＩＲタップ＝０、＋０．５、＋１、＋１．５、＋２を得る手段について説明する。
図１３Ａに、遅延がサンプルに対して非整数、例えば、遅延が０．５サンプルである場合の０．５サンプル遅延フィルタのインパルス応答例を示す。
遅延τがサンプルに対して非整数の場合、インパルス応答s(n)は、次の式（１７）の通り、有限（ＦＩＲ）ではなく、無限（ＩＩＲ：Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）となる。
Figure 0007364062000026
従って、現実的な実装観点では、有限タップ数jで打ち切ってフィルタの回路規模を小さくすることになる。サブサンプル遅延ＩＩＲフィルタのタップを打ち切った際には、通過帯域内リップルが生じる。この過帯域内リップルを抑制する為、遅延させた点をセンターとした窓関数を掛ける処理が必要である。しかし、この処理に伴って、通過帯域が狭くなる為、タップ数と特性との間はトレードオフの関係となる。
図１３Ｂに、タップ係数を有限に制限し、窓関数を掛けて、０．５サンプル遅延フィルタをＦＩＲフィルタで構成した場合の、タップ数jに対するフィルタ減衰量の周波数特性を示す。
サブサンプル遅延フィルタ（図９中のサブサンプル遅延フィルタ１１１に相当）は、上記８００ＭＨｚキャリア帯域内の歪補償を目的とするフィルタである。その為、片側４００ＭＨｚオフセット点での減衰量を０．５ｄＢ以下に抑えるとすると、サブサンプル遅延フィルタに必要なタップ数jの一例は１４タップ以上となる。
但し、このサブサンプル遅延フィルタは、上記疑似内挿 兼 サブサンプルシフトフィルタとは異なり、単純にサブサンプル遅延を与えるフィルタである。その為、１つの経路に、jタップの０．５サンプル遅延フィルタを１つ備えれば、その後段に１サンプル遅延器を配置して１．５サンプル遅延も実現可能である。
ここで、上記jタップのサブサンプル遅延フィルタの処理遅延は、２倍内挿補間後のサンプリングで（j－1）サンプル、すなわち、アップサンプリングされていないサンプリングレートで動作するＤＰＤ１のサンプリング換算で（j/2－0.5）である。その為、上記サブサンプル遅延フィルタを配置しない経路において、ＦＩＲフィルタの入力に対してＤＰＤ１のサンプリングで（j/2－1）サンプル遅延させれば、この（j/2－1）サンプル遅延後の信号に対して、上記サブサンプル遅延フィルタを通過した後の信号は０．５サンプル遅延した信号となる。その為、上記サブサンプル遅延フィルタは、ＤＰＤ１にとってのサブサンプルＦＩＲタップ＝＋０．５を得る為のサブサンプル遅延フィルタとなる。
尚、上記サブサンプル遅延フィルタは、Ｉ相用タップ係数とＱ相用タップ係数が同一で複素乗算を必要としない構成である。
上記サブサンプル遅延フィルタを配置した経路においては、上記サブサンプル遅延フィルタによって、上記（j/2－1）サンプル遅延後の信号に対して、０．５サンプル遅延した信号と、この０．５サンプル遅延した信号を更にＤＰＤ１のサンプリングで１サンプル遅延させて１．５サンプル遅延させた信号とを各々出力する。また、一方で、上記サブサンプル遅延フィルタを配置しない経路においては、ＤＰＤ１のサンプリングで（j/2－1）サンプル遅延させた信号と、更にこの信号をＤＰＤ１のサンプリングで１サンプル及び２サンプル遅延させた信号とを各々出力する。これにより、上記（j/2－1）サンプル遅延後の信号に対して、ＤＰＤ１のサンプリングにおける遅延量が０サンプル、０．５サンプル、１サンプル、１．５サンプル、及び２サンプルの信号を得ることができ、その結果、５タップの、サブサンプルＦＩＲタップ＝０、＋０．５、＋１、＋１．５、＋２を実現できる。この５タップによって、２倍のサンプリング周波数で動作するＦＩＲタップrs＝０、＋１、＋２、＋３、＋４に相当するＦＩＲフィルタを、２倍アップサンプリングすることなく実現できる。
以上の通り、疑似内挿 兼 サブサンプルシフトフィルタを備えた係数量を削減した多項式構造と、サブサンプル遅延フィルタを備えたサブサンプルＦＩＲフィルタと、により、上記式（１１）に相当する信号を実現できる。
実際には、上記疑似内挿 兼 サブサンプルシフトフィルタと上記サブサンプル遅延フィルタの追加に伴って、上記疑似内挿 兼 サブサンプルシフトフィルタの、２倍内挿補間後のサンプリングでの遅延量（i－1）サンプルと、上記サブサンプル遅延フィルタを配置しない経路に追加した、ＤＰＤ１のサンプリングでの（j/2－1）サンプル遅延を２倍内挿補間後のサンプリングに換算した遅延量（j－2）サンプルと、の合計遅延量（i－1）＋（j－2）サンプルが、ＤＰＤ１の入力信号の、あるサンプルタイミングnに対して、ls＝０、rs＝０においても加算される処理遅延となる。その為、上記式（１１）は、次の式（１８）となる。
Figure 0007364062000027
更に式（１８）を整理し、次の式（１９）を得る。
Figure 0007364062000028
すなわち、２倍アップサンプリングレートに置き換えた式（１９）に相当する演算は、２倍アップサンプリングされていないサンプリングレートで動作するＤＰＤ１のサンプリングレートにおいては、次の式（２０）を演算することによって実現できる。
Figure 0007364062000029
尚、式（２０）においても、上記式（８）と同様に、ＤＰＤ１の入力信号に対するＤＰＤ１の出力信号の時間シフト量がゼロとなるls＝１且つrs＝２での多項式が、メモリレス多項式に相当する。
以上の通り、上記疑似内挿 兼 サブサンプルシフトフィルタを備えた多項式構造と、上記サブサンプル遅延フィルタを備えたＦＩＲフィルタと、によって、アップサンプリングされていないＤＰＤ１の入力信号のサンプル信号列から、２倍アップサンプリングすることなく、上記式（２０）を実現できることが確認された。
図９に示した特許文献３に係るＤＰＤ１は、上記疑似内挿 兼 サブサンプルシフトフィルタを備えた多項式構造と、この多項式構造の後段に配置され、上記サブサンプル遅延フィルタを備えたＦＩＲフィルタと、を備える構成である。この構成によって、以上で実現性を確認したように、アップサンプリングされていないＤＰＤ１の入力信号のサンプル信号列から、２倍アップサンプリングすることなく、上記式（２０）を実現する。
前述の図９は、上記式（２０）の演算を、例えばハードウェア機能で構成した場合の、特許文献３に係るＤＰＤ１の一構成例を示したものである。以下、図９に示した特許文献３に係るＤＰＤ１について具体的に説明する。
図９に示した特許文献３に係るＤＰＤ１は、前述の通り、図６に示した歪補償装置におけるＤＰＤ１に相当する。図６は、本実施の形態で提案する歪補償装置の構成例を示している。図６に示した歪補償装置は、前述の通り、関連技術の歪補償装置におけるデバイス性能に関する上記第二の課題に対し、図２に示した内挿補間回路８を削除し、ＤＰＤ用アップサンプリングを行わない構成である。
図９に示した特許文献３に係るＤＰＤ１は、iタップのＦＩＲフィルタで構成される疑似内挿 兼 サブサンプルシフトフィルタ１０１ａ、１０１ｂと、i/2サンプル遅延器１０２と、１サンプル遅延器１０３と、振幅アドレス演算回路１０４ａ、１０４ｂ、１０４ｃと、ＬＵＴ１０５ａ、１０５ｂ、１０５ｃと、複素乗算器１０６ａ、１０６ｂ、１０６ｃと、ＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、ＦＩフィルタＲ２ １０７ｃと、加算器１０８と、を備える。更に、ＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、ＦＩＲフィルタ２ １０７ｃは各々いずれも、jタップのＦＩＲフィルタで構成されるサブサンプル遅延フィルタ１１１と、（j/2－1）サンプル遅延器１１２と、１サンプル遅延器１１３ａ、１１３ｂ、１１３ｃと、複素乗算器１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、１１４ｅと、加算器１１５と、を備える。
図９に示した特許文献３に係るＤＰＤ１は、ＤＰＤ１の入力段から、３個の経路（第１経路）に並列に分岐され、３個の経路には各々、疑似内挿 兼 サブサンプルシフトフィルタ１０１ａ、i/2サンプル遅延器１０２、疑似内挿 兼 サブサンプルシフトフィルタ１０１ｂが配置される。
疑似内挿 兼 サブサンプルシフトフィルタ１０１ａ、１０１ｂは、自身に入力された信号のサンプル点とサンプル点との間に疑似的にサブサンプル点を内挿し、疑似的に内挿したサブサンプル点をサブサンプル分シフトさせるもので、疑似内挿 兼 サブサンプルシフト処理部の一例である。i/2サンプル遅延器１０２は、自身に入力された信号のサンプル点をi/2サンプル分遅延させるもので、第１遅延器の一例である。
疑似内挿 兼 サブサンプルシフトフィルタ１０１ａの後段には、振幅アドレス演算回路１０４ａ、ＬＵＴ１０５ａ、複素乗算器１０６ａ、及びＦＩＲフィルタ０ １０７ａが配置される。i/2サンプル遅延器１０２の後段には、振幅アドレス演算回路１０４ｂ、ＬＵＴ１０５ｂ、複素乗算器１０６ｂ、及びＦＩＲフィルタ１ １０７ｂが配置される。疑似内挿 兼 サブサンプルシフトフィルタ１０１ｂの前段には、１サンプル遅延器１０３が配置され、疑似内挿 兼 サブサンプルシフトフィルタ１０１ｂの後段には、振幅アドレス演算回路１０４ｃ、ＬＵＴ１０５ｃ、複素乗算器１０６ｃ、及びＦＩＲフィルタ２ １０７ｃが配置される。１サンプル遅延器１０３は、自身に入力された信号のサンプル点を１サンプル分遅延させるものである。更に、ＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、及びＦＩフィルタＲ２ １０７ｃの後段には、加算器１０８が配置される。加算器１０８は、第１加算器の一例である。尚、多項式構造とは、例えば、疑似内挿 兼 サブサンプルシフトフィルタ１０１ａが配置された経路では、先頭から複素乗算器１０６ａまでの構造と定義する。他の経路も同様である。
ＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、及びＦＩフィルタＲ２ １０７ｃの各々は、自身のＦＩＲフィルタの入力段から、２個の経路（第２経路）に並列に分岐され、２個の経路には各々、サブサンプル遅延フィルタ１１１、（j/2－1）サンプル遅延器１１２が配置される。
サブサンプル遅延フィルタ１１１は、自身に入力された信号のサンプル点をサブサンプル分遅延させるものである。（j/2－1）サンプル遅延器１１２は、自身に入力された信号のサンプル点を（j/2－1）サンプル分遅延させるもので、第２遅延器の一例である。
（j/2－1）サンプル遅延器１１２の後段には、直列に接続された１サンプル遅延器１１３ａ、１１３ｂが配置される。また、（j/2－1）サンプル遅延器１１２の後段には、１サンプル遅延器１１３ａと並列に複素乗算器１１４ａが配置され、１サンプル遅延器１１３ａの後段には、１サンプル遅延器１１３ｂと並列に複素乗算器１１４ｂが配置され、１サンプル遅延器１１３ｂの後段には、複素乗算器１１４ｃが配置される。サブサンプル遅延フィルタ１１１の後段には、１サンプル遅延器１１３ｃが配置される。また、サブサンプル遅延フィルタ１１１の後段には、１サンプル遅延器１１３ｃと並列に複素乗算器１１４ｄが配置され、１サンプル遅延器１１３ｃの後段には、複素乗算器１１４ｅが配置される。１サンプル遅延器１１３ａ、１１３ｂ、１１３ｃは、自身に入力された信号のサンプル点を１サンプル分遅延させるものである。更に、複素乗算器１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、１１４ｅの後段には、加算器１１５が配置される。加算器１１５は、第２加算器の一例である。
以上説明した各遅延のサンプル量は、いずれもアップサンプリングされていないサンプリングレートで動作するＤＰＤ１のサンプリングレートでの値である。
また、図９中では、説明の簡略化の為、上記式（２０）のメモリタップls の各項毎の、複素乗算器１０６ａ、１０６ｂ、１０６ｃの出力における多項式
Figure 0007364062000030
を、次の式（２１）の通り、関数
Figure 0007364062000031
に置き換えて表現している。
Figure 0007364062000032
以下、図９に示した特許文献３に係るＤＰＤ１の動作について説明する。
あるサンプルタイミングのＤＰＤ１の入力信号x(n)に対して、疑似内挿 兼 サブサンプルシフトフィルタ１０１ａによって、２倍内挿補間後のサンプリングで（i－1）サンプル遅延した２倍内挿信号xu’(n－i＋1)に相当する、ＤＰＤ１のサンプリングレートにおける
Figure 0007364062000033
を生成する。
また、i/2サンプル遅延器１０２によって、２倍内挿補間後のサンプリングでiサンプル（＝i/2×2サンプル）遅延した信号xu’(n－i)に相当する、ＤＰＤ１のサンプリングレートにおける
Figure 0007364062000034
を生成する。
更に、１サンプル遅延器１０３と疑似内挿 兼 サブサンプルシフトフィルタ１０１ｂとによって、２倍内挿補間後のサンプリングで（i＋1）サンプル遅延した２倍内挿信号xu’(n－i－1)に相当する、ＤＰＤ１のサンプリングレートにおける
Figure 0007364062000035
を生成する。
このようにして、２倍内挿補間後のサンプリングで１サンプルずつ遅延させたことに相当する、
Figure 0007364062000036
の各信号を生成する。
上記各信号は、振幅アドレス演算回路１０４ａ、１０４ｂ、１０４ｃによって、この各信号の振幅
Figure 0007364062000037
に相当するＬＵＴ用振幅アドレスが各々演算される。
上記２倍内挿補間後のサンプリングで１サンプルずつ遅延させたことに相当する各信号に対するＬＵＴ用振幅アドレスに基づいて、ＬＵＴ１０５ａ、１０５ｂ、１０５ｃが参照され、ＬＵＴ用振幅アドレスに対応する各ＬＵＴの出力信号が得られる。そして、各ＬＵＴの出力信号と、上記２倍内挿補間後のサンプリングで１サンプルずつ遅延させたことに相当する各信号とが、複素乗算器１０６ａ、１０６ｂ、１０６ｃによって複素乗算される。複素乗算器１０６ａ、１０６ｂ、１０６ｃによる複素乗算の結果は、２倍内挿補間後のサンプリングにおけるメモリタップls ＝０、１、２の各項毎の多項式
Figure 0007364062000038
として、各々ＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、ＦＩＲフィルタ２ １０７ｃに入力される。ＦＩＲフィルタ０ １０７ａは、２倍内挿補間後のサンプリングにおけるメモリタップls ＝０に対応する。ＦＩＲフィルタ１ １０７ｂは、２倍内挿補間後のサンプリングにおけるメモリタップls ＝１に対応する。ＦＩＲフィルタ２ １０７ｃは、２倍内挿補間後のサンプリングにおけるメモリタップls ＝２に対応する。
ＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、及びＦＩＲフィルタ２ １０７ｃでは、各々入力された
Figure 0007364062000039
に対して、２倍内挿補間後のサンプリングにおけるＦＩＲタップrs ＝０、１、２、３、４に各々対応するように、以下の信号を各々出力する。
ＦＩＲタップrs ＝０においては、（j/2-1）サンプル遅延器１１２によって、２倍内挿補間後のサンプリングで（j－2）サンプル遅延した信号に相当する
Figure 0007364062000040
を出力する。
ＦＩＲタップrs ＝１においては、jタップのＦＩＲフィルタで構成されるサブサンプル遅延フィルタ１１１によって、２倍内挿補間後のサンプリングで（j－1）サンプル遅延した信号に相当する
Figure 0007364062000041
を出力する。
ＦＩＲタップrs ＝２においては、（j/2-1）サンプル遅延器１１２の後段の１サンプル遅延器１１３ａによって、２倍内挿補間後のサンプリングでjサンプル遅延した信号に相当する
Figure 0007364062000042
を出力する。
ＦＩＲタップrs ＝３においては、サブサンプル遅延フィルタ１１１の後段の１サンプル遅延器１１３ｃによって、２倍内挿補間後のサンプリングで（j＋1）サンプル遅延した信号に相当する
Figure 0007364062000043
を出力する。
ＦＩＲタップrs ＝４においては、１サンプル遅延器１１３ａの後段の１サンプル遅延器１１３ｂによって、２倍内挿補間後のサンプリングで（j＋2）サンプル遅延した信号に相当する
Figure 0007364062000044
を出力する。
以上、各メモリタップls に対応するＦＩＲlsにおける、上記５タップ各々の出力を、メモリタップls （＝０、１、２）、及びＦＩＲタップrs （＝０、１、２、３、４）を変数として一般化して表すと、
Figure 0007364062000045
である。
即ち、上記２倍内挿補間後のサンプリングで１サンプルずつ遅延させたことに相当する各ＦＩＲタップrsの出力信号は、以下で表される。
Figure 0007364062000046
各ＦＩＲタップrsの出力信号は、各々複素乗算器１１４ａ、１１４ｄ、１１４ｂ、１１４ｅ、１１４ｃによって、各々ＦＩＲタップrs ＝０、１、２、３、４に対応したフィルタ（複素）係数Wls,0、Wls,1、Wls,2、Wls,3、Wls,4が各々複素乗算される。その後、複素乗算器１１４ａ、１１４ｄ、１１４ｂ、１１４ｅ、１１４ｃで各々複素乗算された信号は、加算器１１５で加算される。加算器１１５で加算された信号は、各メモリタップls に対する
Figure 0007364062000047
として、ＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、及びＦＩＲフィルタ２ １０７ｃから各々出力される。
このとき、メモリタップls ＝０に対応するＦＩＲフィルタ０ １０７ａの出力信号は以下となる。
Figure 0007364062000048
また、メモリタップls ＝１に対応するＦＩＲフィルタ１ １０７ｂの出力信号は以下となる。
Figure 0007364062000049
また、メモリタップls ＝２に対応するＦＩＲフィルタ２ １０７ｃの出力信号は以下となる。
Figure 0007364062000050
ＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、及びＦＩＲフィルタ２ １０７ｃの出力信号は、最終的に加算器１０８で加算され、上記式（２０）で表現される、係数量を削減した多項式としてＤＰＤ１から出力される。
ここで、疑似内挿 兼 サブサンプルシフトフィルタ１０１ａ，１０１ｂのタップ係数、及びサブサンプル遅延フィルタ１１１のタップ係数は、前述の通り、既知の固定係数であり、変更の必要はない。
また、i/2サンプル遅延器１０２は、疑似内挿 兼 サブサンプルシフトフィルタ１０１ａ，１０１ｂのタップ数iによって決まる固定遅延器である。同様に、（j/2-1）サンプル遅延器１１２は、サブサンプル遅延フィルタ１１１のタップ数jによって決まる固定遅延器である。
従って、図９に示した特許文献３に係るＤＰＤ１において、適応制御によって導出し更新する必要のある、ＬＵＴ１０５ａ、１０５ｂ、１０５ｃにおける、べき級数係数量及びＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、ＦＩＲフィルタ２ １０７ｃのタップ係数量は、関連技術と比較して、係数量を３０％削減した上記式（８）及び図５に示した構成における係数量と同一である。
まず、比較の為に、ＤＰＤ用アップサンプリングを行わない構成の歪補償装置において、サンプリング周波数９８３．０４ＭＨｚのシステム帯域８００ＭＨｚの信号を、アップサンプリングすることなくＤＰＤ１の入力信号とし、上記式（８）及び図５の構成を適用して、次の式（２２）を誤差評価関数とする適応制御によって、ＤＰＤ１を動作させる場合の例を説明する。
Figure 0007364062000051
尚、式（２２）は、ＤＰＤ用アップサンプリングを行わない構成に伴い、図６に従って、上記式（１０）のxu(n)をx(n)に、zu(n)をz(n)に、各々置き換えたものである。
上記式（８）及び図５の構成では、ＤＰＤ１の後段の内挿補間型ＤＡ変換器２によって内挿補間される内挿前のサンプリングレートで動作するＤＰＤ１にとっては、サブサンプルに対するキャリア帯域内のメモリ効果を補償する歪補償信号が生成できない。
これに対して、上記と同様に、サンプリング周波数９８３．０４ＭＨｚのシステム帯域８００ＭＨｚの信号を、アップサンプリングすることなくＤＰＤ１の入力信号とするが、上記式（２０）及び図９の構成を適用して、上記式（２２）を誤差評価関数とする適応制御によって、ＤＰＤ１を動作させた場合を考える。この場合には、上記式（２０）及び図９の説明で示したように、疑似内挿 兼 サブサンプルシフトフィルタ１０１ａ、１０１ｂで実現したサブサンプルメモリタップと、サブサンプル遅延フィルタ１１１で実現したサブサンプルＦＩＲタップとにより、ＤＰＤ１にとってのサブサンプルに対するキャリア帯域内のメモリ効果を補償する歪補償信号を生成することが可能となる。
上述したように、図９に示した特許文献３に係るＤＰＤ１は、ＤＰＤ１前段でＤＰＤ用アップサンプリングされていない入力信号をサンプリングする低サンプリングレートで動作することを前提とする。
図９に示した特許文献３に係るＤＰＤ１は、疑似内挿 兼 サブサンプルシフトフィルタ１０１ａ、１０１ｂを備えた多項式構造を用いることにより、例えば、係数量を削減した上記式（８）及び図５における２倍アップサンプリング後の信号xu(n－ls)に相当する信号を、アップサンプリングされていないＤＰＤ１の入力信号のサンプル信号列から生成することができる。
また、図９に示した特許文献３に係るＤＰＤ１は、多項式構造の後段に配置された、サブサンプル遅延フィルタ１１１を備えたＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、ＦＩＲフィルタ２ １０７ｃを用いることにより、例えば、図５における、２倍のサンプリング周波数で動作するＦＩＲフィルタ０ ４０５ａ、ＦＩＲフィルタ１ ４０５ｂ、ＦＩＲフィルタ２ ４０５ｃと等価なＦＩＲフィルタを実現することができる。
その為、図９に示した特許文献３に係るＤＰＤ１は、上記多項式構造及びＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、ＦＩＲフィルタ２ １０７ｃを用いることにより、サンプル点による歪を補償するだけでなく、ＤＰＤ１にとってのサンプル点とサンプル点との間のサブサンプル点による歪についても補償する構成となる。
従って、図９に示した特許文献３に係る歪補償装置は、ＤＰＤ１の前段でのＤＰＤ用アップサンプリング処理を行わず、低サンプリングレートで動作する歪補償装置でありながらも、関連技術のアップサンプリング型歪補償装置と比較して、係数演算量を削減し、且つ、ＤＰＤ１の動作周波数と、ＤＡ変換器２及びＡＤ変換器７のサンプリングレートと、を低減することが可能となる。更に、ＤＰＤ１のサンプル点とサンプル点の間のサブサンプルメモリタップによるキャリア帯域内のメモリ効果を補償することが可能となる為、目標の補償性能を達成することが可能となる。
以上、図９に示した特許文献３に係るＤＰＤ１について説明したが、特許文献３に係る技術には別の課題が存在する。
特許文献３では、特許文献３に係る多項式構造に関して、複素乗算器１０６ａ、１０６ｂ、及び１０６ｃによって、２倍内挿補間後のサンプリングで１サンプルずつ遅延させたことに相当する信号
Figure 0007364062000052
と、各ＬＵＴ出力
Figure 0007364062000053
と、を複素乗算する組み合わせを、固定的にメモリタップlsの値が異なる項同士とするクロスターム構成への応用例について言及している。
しかしながら、歪補償に最適な電力増幅器モデルの構築に際して、固定的なクロスタームで複素乗算する構成では自由度がなく、補償される増幅器毎に、その都度、複素乗算するクロスタームの組み合わせのメモリタップを変更したハードウェアが必要になるという課題がある。
一方で、任意のクロスタームの組み合わせに対応できるよう回路構成を汎用化すると、回路が複雑になり、係数量を削減しつつ、目標の補償性能を達成するという本来の目的が達成できなくなるという課題も残る。
本開示の目的は、上述した課題を鑑み、係数量を増やすことなく、少ない回路追加で、クロスタームで複素乗算する構成における組み合わせに自由度を持たせることが可能な歪補償装置及び歪補償方法を提供することにある。
上記課題を解決する為に、本開示に係る歪補償装置は、
電力増幅器の非線形歪を補償する歪補償装置であって、
前記電力増幅器の出力信号を帰還させてＡＤ（アナログ／デジタル）変換し、ＡＤ変換した信号をフィードバック信号として出力するＡＤ変換器と、
入力信号に対し、前記フィードバック信号を用いて、歪補償処理を行い、歪補償処理を行った信号を出力するデジタルプリディストータと、
前記デジタルプリディストータと前記電力増幅器との間に設けられ、前記デジタルプリディストータの出力信号をＤＡ（デジタル／アナログ）変換し、ＤＡ変換した信号を前記電力増幅器に出力するＤＡ変換器と、を備え、
前記デジタルプリディストータは、
前記デジタルプリディストータの前段でアップサンプリングされていない前記入力信号をサンプリングするサンプリングレートで動作し、
前記入力信号のサンプル点とサンプル点との間に疑似的にサンプル点を内挿し、疑似的に内挿したサンプル点をサブサンプル分シフトさせる疑似内挿 兼 サブサンプルシフト処理部を含むと共に、前記入力信号が前記疑似内挿 兼 サブサンプルシフト処理部で処理された信号自身と、前記入力信号が前記疑似内挿 兼 サブサンプルシフト処理部で処理された信号の振幅に相当する振幅アドレスに対応するルックアップテーブルの出力と、の複素乗算におけるサブサンプルシフト量の組み合わせを選択するマルチプレクサを含む多項式構造と、
前記多項式構造の後段に設けられ、前記入力信号のサンプル点をサブサンプル分遅延させるサブサンプル遅延フィルタを含むＦＩＲ（Finite Impulse Response）フィルタと、を備え、
前記多項式構造及び前記ＦＩＲフィルタを用いて、前記入力信号のサンプル点による歪を補償すると共に、前記デジタルプリディストータにとっての前記入力信号のサンプル点とサンプル点との間のサブサンプル点による歪を補償する。
上記課題を解決する為に、本開示に係る歪補償方法は、
電力増幅器の非線形歪を補償する歪補償装置による歪補償方法であって、
デジタルプリディストータにおいて、入力信号に対し、前記電力増幅器の出力信号を帰還させてＡＤ（アナログ／デジタル）変換したフィードバック信号を用いて、歪補償処理を行い、歪補償処理を行った信号を出力し、
前記デジタルプリディストータの出力信号をＤＡ（デジタル／アナログ）変換し、ＤＡ変換した信号を前記電力増幅器に出力し、
前記デジタルプリディストータは、
前記デジタルプリディストータの前段でアップサンプリングされていない前記入力信号をサンプリングするサンプリングレートで動作し、
前記入力信号のサンプル点とサンプル点との間に疑似的にサンプル点を内挿し、疑似的に内挿したサンプル点をサブサンプル分シフトさせる疑似内挿 兼 サブサンプルシフト処理部を含むと共に、前記入力信号が前記疑似内挿 兼 サブサンプルシフト処理部で処理された信号自身と、前記入力信号が前記疑似内挿 兼 サブサンプルシフト処理部で処理された信号の振幅に相当する振幅アドレスに対応するルックアップテーブルの出力と、の複素乗算におけるサブサンプルシフト量の組み合わせを選択するマルチプレクサを含む多項式構造と、
前記多項式構造の後段に設けられ、前記入力信号のサンプル点をサブサンプル分遅延させるサブサンプル遅延フィルタを含むＦＩＲ（Finite Impulse Response）フィルタと、を備え、
前記多項式構造及び前記ＦＩＲフィルタを用いて、前記入力信号のサンプル点による歪を補償すると共に、前記デジタルプリディストータにとっての前記入力信号のサンプル点とサンプル点との間のサブサンプル点による歪を補償する。
本開示によれば、係数量を増やすことなく、少ない回路追加で、クロスタームで複素乗算する構成における組み合わせに自由度を持たせることが可能な歪補償装置及び歪補償方法を提供することができるという効果が得られる。
本開示の実施の形態に係るＤＰＤの一構成例を示すブロック図である。 本開示の実施の形態に係るＤＰＤにおけるＦＩＲフィルタの一構成例を示すブロック図である。 関連技術に係る歪補償装置の構成例を示すブロック図である。 内挿補間型ＤＡ変換器の機能例を示すブロック図である。 図２に示した関連技術に係る歪補償装置におけるＤＰＤの構成例を示すブロック図である。 図４に示した関連技術に係るＤＰＤに対して、係数量を削減する施策を適用したＤＰＤの一構成例を示すブロック図である。 内挿補間回路を削除してＤＰＤ用アップサンプリングを行わない構成とした歪補償装置の構成例を示すブロック図である。 内挿前のサンプリング周波数９８３．０４ＭＨｚの８００ＭＨｚ帯域の信号の振幅変化と、この信号を２倍内挿補間処理によってサンプリング周波数１．９６６０８ＧＨｚへ２倍アップサンプリングした後の信号の振幅変化と、の比較の例を示す図である。 ２倍内挿補間処理によってサンプリング周波数１．９６６０８ＧＨｚへ２倍アップサンプリングされた信号の振幅変化と、この信号を更に２倍内挿補間処理によってサンプリング周波数３．９３２１６ＧＨｚへ４倍アップサンプリングされた信号の振幅変化と、の比較の例を示す図である。 特許文献３に開示されたＤＰＤの一構成例を示すブロック図である。 内挿補間型ＤＡ変換器に内蔵された、２倍内挿用ハーフバンドＦＩＲフィルタのタップ係数例を示す図である。 内挿補間型ＤＡ変換器における２倍内挿補間処理の例を図示化したタイミングチャート図である。 アップサンプリングされていないサンプリングレートで動作するＤＰＤにとってのサブサンプルメモリタップ＝±０．５を得る為の、疑似内挿フィルタのタップ係数を求める手順の例を示す図である。 遅延がサンプルに対して非整数の場合の、０．５サンプル遅延フィルタのインパルス応答例を示す図である。 ０．５サンプル遅延フィルタをＦＩＲフィルタで構成した場合の、タップ数に対するフィルタ減衰量の周波数特性の例を示す図である。
以下、本開示の実施の形態について図面を参照して説明する。
＜実施の形態の構成＞
図１Ａ及び図１Ｂに、本実施の形態に係るＤＰＤ１の一構成例のブロック図を示す。図１Ａは、本実施の形態に係るＤＰＤ１の構成例を示し、図１Ｂは、本実施の形態に係るＤＰＤ１におけるＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、及びＦＩＲフィルタ２ １０７ｃの構成例を示している。
図１Ａ及び図１Ｂに示す本実施の形態に係るＤＰＤ１は、図９に示した特許文献３に係るＤＰＤ１に対して、マルチプレクサ０ １０９ａ、マルチプレクサ１ １０９ｂ、及びマルチプレクサ２ １０９ｃを、追加している。
マルチプレクサ０ １０９ａは、メモリタップls＝０の経路、すなわち疑似内挿 兼 サブサンプルシフトフィルタ１０１ａ、振幅アドレス演算回路１０４ａ、及びＬＵＴ１０５ａが配置された経路において、複素乗算器１０６ａによってＬＵＴ１０５ａの出力と複素乗算される信号を、疑似内挿 兼 サブサンプルシフトフィルタ１０１ａの出力、i/2サンプル遅延器１０２の出力、及び疑似内挿 兼 サブサンプルシフトフィルタ１０１ｂの出力、のいずれかから選択可能なマルチプレクサである。
マルチプレクサ１ １０９ｂは、メモリタップls＝１の経路、すなわちi/2サンプル遅延器１０２、振幅アドレス演算回路１０４ｂ、及びＬＵＴ１０５ｂが配置された経路において、複素乗算器１０６ｂによってＬＵＴ１０５ｂの出力と複素乗算される信号を、疑似内挿 兼 サブサンプルシフトフィルタ１０１ａの出力、i/2サンプル遅延器１０２の出力、及び疑似内挿 兼 サブサンプルシフトフィルタ１０１ｂの出力、のいずれかから選択可能なマルチプレクサである。
マルチプレクサ２ １０９ｃは、メモリタップls＝２の経路、すなわち疑似内挿 兼 サブサンプルシフトフィルタ１０１ｂ、振幅アドレス演算回路１０４ｃ、及びＬＵＴ１０５ｃが配置された経路において、複素乗算器１０６ｃによってＬＵＴ１０５ｃの出力と複素乗算される信号を、疑似内挿 兼 サブサンプルシフトフィルタ１０１ａの出力、i/2サンプル遅延器１０２の出力、及び疑似内挿 兼 サブサンプルシフトフィルタ１０１ｂの出力、のいずれかから選択可能なマルチプレクサである。
マルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ）は、一般的に、２つ以上の入力を、それらを選択したりまとめたりして１つの信号として出力する回路機構である。本開示におけるマルチプレクサ０ １０９ａ、マルチプレクサ１ １０９ｂ、及びマルチプレクサ２ １０９ｃは、データセレクタとしてのマルチプレクサであり、例えば、３系統のデータ入力と１系統のデータ出力とを有する。マルチプレクサ０ １０９ａ、マルチプレクサ１ １０９ｂ、及びマルチプレクサ２ １０９ｃは、各々、選択制御信号ＳＥＬ０、ＳＥＬ１、及びＳＥＬ２に従って、３系統の入力信号の中から１系統を選択して出力信号とする。
メモリタップls（ls＝０、１、２）の経路において、各径路用のマルチプレクサで、疑似内挿 兼 サブサンプルシフトフィルタ１０１ａの出力、i/2サンプル遅延器１０２の出力、及び疑似内挿 兼 サブサンプルシフトフィルタ１０１ｂの出力のいずれかから選択される信号の、２倍内挿補間後のサンプリングにおけるメモリタップをｍlsと表現する。
すなわち、ls＝０の経路用のマルチプレクサ０ １０９ａで選択された信号出力の当該メモリタップはｍls＝ｍ０である。また、ls＝１の経路用のマルチプレクサ１ １０９ｂで選択された信号出力の当該メモリタップはｍls＝ｍ１である。また、ls＝２の経路用のマルチプレクサ２ １０９ｃで選択された信号出力の当該メモリタップはｍls＝ｍ２である。図１Ａ及び図１Ｂの例では、ｍls は０、１、２のいずれかが選択される。
＜実施の形態の動作＞
本実施の形態の構成によれば、２倍内挿補間後のサンプリングで１サンプルずつ遅延させたことに相当する各信号に対するＬＵＴ用振幅アドレスに基づいて、ＬＵＴ１０５ａ、１０５ｂ、１０５ｃが参照され、ＬＵＴ用振幅アドレスに対応する各ＬＵＴ１０５ａ、１０５ｂ、１０５ｃの出力信号が得られる。そして、各ＬＵＴの出力信号と、２倍内挿補間後のサンプリングで１サンプルずつ遅延させたことに相当する各信号とが、複素乗算器１０６ａ、１０６ｂ、１０６ｃによって複素乗算される。本実施の形態に係るＤＰＤ１の複素乗算器１０６ａ、１０６ｂ、１０６ｃによる複素乗算の結果、すなわち多項式構造のメモリタップlsの各項毎の出力は、
Figure 0007364062000054
である。メモリタップls（ls＝０、１、２）の経路おけるメモリタップｍls（ｍls＝０、１、２）を、ls＝０の経路用のマルチプレクサ０ １０９ａ、ls＝１の経路用のマルチプレクサ１ １０９ｂ、及びls＝２の経路用のマルチプレクサ２ １０９ｃで選択することが可能となる。
複素乗算器１０６ａ、１０６ｂ、１０６ｃによる複素乗算の結果は、２倍内挿補間後のサンプリングにおけるメモリタップls ＝０、１、２の各項毎の多項式
Figure 0007364062000055
として、各々ＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、ＦＩＲフィルタ２ １０７ｃに入力される。ＦＩＲフィルタ０ １０７ａは、２倍内挿補間後のサンプリングにおけるメモリタップls ＝０に対応する。ＦＩＲフィルタ１ １０７ｂは、２倍内挿補間後のサンプリングにおけるメモリタップls ＝１に対応する。ＦＩＲフィルタ２ １０７ｃは、２倍内挿補間後のサンプリングにおけるメモリタップls ＝２に対応する。
ＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、及びＦＩＲフィルタ２ １０７ｃでは、各々入力された
Figure 0007364062000056
に対して、２倍内挿補間後のサンプリングにおけるＦＩＲタップrs ＝０、１、２、３、４に各々対応するように、以下の信号を各々出力する。
ＦＩＲタップrs＝０においては、（j/2-1）サンプル遅延器１１２によって、２倍内挿補間後のサンプリングで（j－2）サンプル遅延した信号に相当する
Figure 0007364062000057
を出力する。
ＦＩＲタップrs＝１においては、jタップのＦＩＲフィルタで構成されるサブサンプル遅延フィルタ１１１によって、２倍内挿補間後のサンプリングで（j－1）サンプル遅延した信号に相当する
Figure 0007364062000058
を出力する。
ＦＩＲタップrs＝２においては、（j/2-1）サンプル遅延器１１２の後段の１サンプル遅延器１１３ａによって、２倍内挿補間後のサンプリングでjサンプル遅延した信号に相当する
Figure 0007364062000059
を出力する。
ＦＩＲタップrs＝３においては、サブサンプル遅延フィルタ１１１の後段の１サンプル遅延器１１３ｃによって、２倍内挿補間後のサンプリングで（j＋1）サンプル遅延した信号に相当する
Figure 0007364062000060
を出力する。
ＦＩＲタップrs＝４においては、１サンプル遅延器１１３ａの後段の１サンプル遅延器１１３ｂによって、２倍内挿補間後のサンプリングで（j＋2）サンプル遅延した信号に相当する
Figure 0007364062000061
を出力する。
以上、各メモリタップlsに対応するＦＩＲlsにおける、上記５タップ各々の出力を、メモリタップls（＝０、１、２）、及びＦＩＲタップrs（＝０、１、２、３、４）を変数として一般化して表すと、
Figure 0007364062000062
である。
即ち、上記２倍内挿補間後のサンプリングで１サンプルずつ遅延させたことに相当する各ＦＩＲタップrsの出力信号は、以下で表される。
Figure 0007364062000063
各ＦＩＲタップrsの出力信号は、各々複素乗算器１１４ａ、１１４ｄ、１１４ｂ、１１４ｅ、１１４ｃによって、各々ＦＩＲタップrs ＝０、１、２、３、４に対応したフィルタ（複素）係数Wls,0、Wls,1、Wls,2、Wls,3、Wls,4が各々複素乗算される。その後、複素乗算器１１４ａ、１１４ｄ、１１４ｂ、１１４ｅ、１１４ｃで各々複素乗算された信号は、加算器１１５で加算される。加算器１１５で加算された信号は、各メモリタップls に対する
Figure 0007364062000064
として、ＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、及びＦＩＲフィルタ２ １０７ｃから各々出力される。
このとき、メモリタップls＝０に対応するＦＩＲフィルタ０ １０７ａの出力信号は以下となる。
Figure 0007364062000065
また、メモリタップls＝１に対応するＦＩＲフィルタ１ １０７ｂの出力信号は以下となる。
Figure 0007364062000066
また、メモリタップls＝２に対応するＦＩＲフィルタ２ １０７ｃの出力信号は以下となる。
Figure 0007364062000067
ＦＩＲフィルタ０ １０７ａ、ＦＩＲフィルタ１ １０７ｂ、及びＦＩＲフィルタ２ １０７ｃの出力信号は、最終的に加算器１０８で加算される。加算器１０８による加算結果は、図９に示した特許文献３に係るＤＰＤ１における式（２０）に相当し、本実施の形態に係るＤＰＤ１における、次の式（２３）で表現される、係数量を削減した多項式として、ＤＰＤ１から出力される。
Figure 0007364062000068
以上で説明した通り、本実施の形態に係るＤＰＤ１は、サブサンプルシフト量の組み合わせを選択するマルチプレクサを含む多項式構造と、マルチプレクサへの選択制御によって、メモリタップls（ls＝０、１、２）の経路に対して、lsの値と同一か、または異なるメモリタップｍls（ｍls＝０、１、２）の値を自由に選択することが可能である。
従って、本実施の形態に係る歪補償装置は、ＤＰＤ１の前段でのＤＰＤ用アップサンプリング処理を行わず、低サンプリングレートで動作する歪補償装置でありながらも、関連技術のアップサンプリング型歪補償装置と比較して、係数演算量を削減し、且つ、ＤＰＤ１の動作周波数と、ＤＡ変換器２及びＡＤ変換器７のサンプリングレートと、を低減することが可能となる。更に、ＤＰＤ１のサンプル点とサンプル点の間のサブサンプルメモリタップによるキャリア帯域内のメモリ効果の補償において、サブサンプルシフト量の組み合わせを選択するマルチプレクサを含む多項式構造と、マルチプレクサへの選択制御により、係数量を増やすことなく、且つ少ない回路追加で、メモリタップ（＝サブサンプルシフト量）が異なるクロスタームで複素乗算する構成の組み合わせに自由度を持たせることが可能となる。その為、歪補償に最適な電力増幅器モデルを構築でき、目標の補償性能を達成することが可能となる。
以上、実施の形態を参照して本開示における様々な観点を説明したが、本開示は上記によって限定されるものではない。本開示の各観点における構成や詳細には、開示のスコープ内で当業者が理解し得る様々な変更をすることができる。
例えば、上記実施の形態で示したメモリタップls 及びｍls の個数、及びＦＩＲタップrs の個数は例示であって制限的なものではない。例えば、上記実施の形態では、７次メモリ多項式モデルを近似する例として、メモリタップls 及びｍls の個数を３個、ＦＩＲタップrs の個数を５個としたが、メモリタップls 及びｍls の個数を５個、ＦＩＲタップrs の個数を３個として、７次メモリ多項式モデルを近似してもよい。また、回路規模と係数演算量の増加を許容すれば、上記タップ数を増加させた構成としてもよい。
この出願は、２０２０年５月１２日に出願された日本出願特願２０２０－０８３９６０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１ ＤＰＤ（デジタルプリディストータ）
２ ＤＡ（デジタル／アナログ）変換器
３ 送信アップコンバータ
４ 電力増幅器
５ 方向性結合器
６ 帰還ダウンコンバータ
７ ＡＤ（アナログ／デジタル）変換器
１０１ａ、１０１ｂ 疑似内挿 兼 サブサンプルシフトフィルタ
１０２ i/2サンプル遅延器
１０３ １サンプル遅延器
１０４ａ、１０４ｂ、１０４ｃ 振幅アドレス演算回路
１０５ａ、１０５ｂ、１０５ｃ ＬＵＴ（ルックアップテーブル）
１０６ａ、１０６ｂ、１０６ｃ 複素乗算器
１０７ａ ＦＩＲフィルタ０
１０７ｂ ＦＩＲフィルタ１
１０７ｃ ＦＩＲフィルタ２
１０８ 加算器
１０９ａ マルチプレクサ０
１０９ｂ マルチプレクサ１
１０９ｃ マルチプレクサ２
１１１ サブサンプル遅延フィルタ
１１２ （j/2-1）サンプル遅延器
１１３ａ、１１３ｂ、１１３ｃ １サンプル遅延器
１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、１１４ｅ 複素乗算器
１１５ 加算器
２０１、２０２ ハーフバンドフィルタ１
２０３、２０４ ハーフバンドフィルタ２
２０５ ＮＣＯ（数値制御発振器）
２０６、２０７ 複素乗算器
２０８ 加算器
２０９ ＤＡ変換部

Claims (2)

  1. 電力増幅器の非線形歪を補償する歪補償装置であって、
    前記電力増幅器の出力信号を帰還させてＡＤ（アナログ／デジタル）変換し、ＡＤ変換した信号をフィードバック信号として出力するＡＤ変換器と、
    入力信号に対し、前記フィードバック信号を用いて、歪補償処理を行い、歪補償処理を行った信号を出力するデジタルプリディストータと、
    前記デジタルプリディストータと前記電力増幅器との間に設けられ、前記デジタルプリディストータの出力信号をＤＡ（デジタル／アナログ）変換し、ＤＡ変換した信号を前記電力増幅器に出力するＤＡ変換器と、を備え、
    前記デジタルプリディストータは、
    前記デジタルプリディストータの前段でアップサンプリングされていない前記入力信号をサンプリングするサンプリングレートで動作し、
    前記入力信号のサンプル点とサンプル点との間に疑似的にサンプル点を内挿し、疑似的に内挿したサンプル点をサブサンプル分シフトさせる疑似内挿 兼 サブサンプルシフト処理部を含むと共に、前記入力信号が前記疑似内挿 兼 サブサンプルシフト処理部で処理された信号自身と、前記入力信号が前記疑似内挿 兼 サブサンプルシフト処理部で処理された信号の振幅に相当する振幅アドレスに対応するルックアップテーブルの出力と、の複素乗算におけるサブサンプルシフト量の組み合わせを選択するマルチプレクサを含む多項式構造と、
    前記多項式構造の後段に設けられ、前記入力信号のサンプル点をサブサンプル分遅延させるサブサンプル遅延フィルタを含むＦＩＲ（Finite Impulse Response）フィルタと、を備え、
    前記フィードバック信号に応じて前記ルックアップテーブルを更新し、
    前記多項式構造及び前記ＦＩＲフィルタを用いて、前記入力信号のサンプル点による歪を補償すると共に、前記デジタルプリディストータにとっての前記入力信号のサンプル点とサンプル点との間のサブサンプル点による歪を補償し、
    前記デジタルプリディストータは、
    複数の前記ＦＩＲフィルタと、
    複数の前記ＦＩＲフィルタの各々の出力信号を加算して出力する第１加算器と、を備え、
    前記デジタルプリディストータの入力段から、前記多項式構造の複数の第１経路が並列に分岐され、複数の前記第１経路の各々の後段に複数の前記ＦＩＲフィルタが配置され、複数の前記ＦＩＲフィルタの後段に前記第１加算器が配置された構成であり、
    前記疑似内挿 兼 サブサンプルシフト処理部は、前記第１経路に配置され、
    複数の前記第１経路は、
    前記疑似内挿 兼 サブサンプルシフト処理部が配置された前記第１経路と、
    前記疑似内挿 兼 サブサンプルシフト処理部が配置されていない前記第１経路と、を含み、
    前記疑似内挿 兼 サブサンプルシフト処理部は、固定のタップ係数を持つフィルタであり、
    前記疑似内挿 兼 サブサンプルシフト処理部が配置されていない前記第１経路には、前記疑似内挿 兼 サブサンプルシフト処理部のタップ数によって決まる遅延量を持つ第１遅延器が配置され、
    前記マルチプレクサは、
    複数の前記第１経路における前記疑似内挿 兼 サブサンプルシフト処理部の出力及び前記第１遅延器の出力が入力され、
    前記ルックアップテーブルの出力と複素乗算される信号を、複数の前記第１経路における前記疑似内挿 兼 サブサンプルシフト処理部の出力及び前記第１遅延器の出力のいずれかから選択し、選択された信号を出力する、
    歪補償装置。
  2. 電力増幅器の非線形歪を補償する歪補償装置による歪補償方法であって、
    デジタルプリディストータにおいて、入力信号に対し、前記電力増幅器の出力信号を帰還させてＡＤ（アナログ／デジタル）変換したフィードバック信号を用いて、歪補償処理を行い、歪補償処理を行った信号を出力し、
    前記デジタルプリディストータの出力信号をＤＡ（デジタル／アナログ）変換し、ＤＡ変換した信号を前記電力増幅器に出力し、
    前記デジタルプリディストータは、
    前記デジタルプリディストータの前段でアップサンプリングされていない前記入力信号をサンプリングするサンプリングレートで動作し、
    前記入力信号のサンプル点とサンプル点との間に疑似的にサンプル点を内挿し、疑似的に内挿したサンプル点をサブサンプル分シフトさせる疑似内挿 兼 サブサンプルシフト処理部を含むと共に、前記入力信号が前記疑似内挿 兼 サブサンプルシフト処理部で処理された信号自身と、前記入力信号が前記疑似内挿 兼 サブサンプルシフト処理部で処理された信号の振幅に相当する振幅アドレスに対応するルックアップテーブルの出力と、の複素乗算におけるサブサンプルシフト量の組み合わせを選択するマルチプレクサを含む多項式構造と、
    前記多項式構造の後段に設けられ、前記入力信号のサンプル点をサブサンプル分遅延させるサブサンプル遅延フィルタを含むＦＩＲ（Finite Impulse Response）フィルタと、を備え、
    前記フィードバック信号に応じて前記ルックアップテーブルを更新し、
    前記多項式構造及び前記ＦＩＲフィルタを用いて、前記入力信号のサンプル点による歪を補償すると共に、前記デジタルプリディストータにとっての前記入力信号のサンプル点とサンプル点との間のサブサンプル点による歪を補償し、
    前記デジタルプリディストータは、
    複数の前記ＦＩＲフィルタと、
    複数の前記ＦＩＲフィルタの各々の出力信号を加算して出力する第１加算器と、を備え、
    前記デジタルプリディストータの入力段から、前記多項式構造の複数の第１経路が並列に分岐され、複数の前記第１経路の各々の後段に複数の前記ＦＩＲフィルタが配置され、複数の前記ＦＩＲフィルタの後段に前記第１加算器が配置された構成であり、
    前記疑似内挿 兼 サブサンプルシフト処理部は、前記第１経路に配置され、
    複数の前記第１経路は、
    前記疑似内挿 兼 サブサンプルシフト処理部が配置された前記第１経路と、
    前記疑似内挿 兼 サブサンプルシフト処理部が配置されていない前記第１経路と、を含み、
    前記疑似内挿 兼 サブサンプルシフト処理部は、固定のタップ係数を持つフィルタであり、
    前記疑似内挿 兼 サブサンプルシフト処理部が配置されていない前記第１経路には、前記疑似内挿 兼 サブサンプルシフト処理部のタップ数によって決まる遅延量を持つ第１遅延器が配置され、
    前記マルチプレクサは、
    複数の前記第１経路における前記疑似内挿 兼 サブサンプルシフト処理部の出力及び前記第１遅延器の出力が入力され、
    前記ルックアップテーブルの出力と複素乗算される信号を、複数の前記第１経路における前記疑似内挿 兼 サブサンプルシフト処理部の出力及び前記第１遅延器の出力のいずれかから選択し、選択された信号を出力する、
    歪補償方法。
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