JP7367743B2 - 接合型半導体ウェーハの製造方法 - Google Patents

接合型半導体ウェーハの製造方法 Download PDF

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Description

本発明は接合型半導体ウェーハの製造方法に関し、特にマイクロＬＥＤ用の接合型半導体ウェーハの製造方法に関する。
出発基板から化合物半導体機能層（エピタキシャル機能層）のみを分離し、別の基板へ移載する技術は、出発基板の物性に起因する制約を緩和し、デバイスシステムの設計自由度を上げるために重要な技術である。
マイクロＬＥＤデバイスにおいては、出発基板のままでは駆動回路に移載するのが難しく、移載技術が必須である。マイクロＬＥＤデバイスに適した駆動回路への移載を可能とするドナー基板を作製するためには、化合物半導体機能層を永久基板としての可視光透過性基板に接合後、出発基板を除去し、移載を実現する技術が必要である。
また、マイクロＬＥＤデバイスにおいては、ドナー基板作製の問題と同時に、マイクロＬＥＤサイズを小さくすることで輝度低下が発生する問題がある。
特許文献１では、半導体エピタキシャル基板と仮支持基板とを誘電体層を介して熱圧着接合する技術と、ウェットエッチングで仮支持基板とエピタキシャル機能層を分離する技術とが開示されている。
特許文献１では、エピタキシャルウェーハ表面に酸化物層を形成して仮支持処理を行った後、犠牲層エッチングを行って出発基板を剥離している。しかし、特許文献１の技術を用いて小サイズ化したマイクロＬＥＤは実現可能だが、輝度低下に対する改善策は示されていない。
特許文献２では、分離溝を形成して犠牲層露出後、接合を行い、犠牲層エッチングを実施して出発基板を分離する技術が開示されている。
このように、特許文献２では、分離溝を形成し、分離溝を介して犠牲層エッチングを行っている。しかし、特許文献２の技術を用いて小サイズ化したマイクロＬＥＤは実現可能だが、輝度低下に対する改善策は示されていない。
特開２０２１－２７３０１号公報 国際公開第ＷＯ２０１４／０２０９０６号パンフレット
マイクロＬＥＤディスプレイ実装用のＬＥＤダイスが搭載された移載準備ウェーハは、マイクロＬＥＤディスプレイを実現するために必要な構造体である。エキシマレーザーの照射によるレーザーリフトオフを実現するため、ＬＥＤダイスを、サファイア基板などの可視光透過性基板にレーザーで吸収される接合材で接合する必要がある。接合材は、可視光に対して透明で、スピンコートなどの簡便な方法で塗布でき、特に、塗布時には液体で、熱・光・時間等の処理により硬化する材料であることが好ましい。
従来は、特許文献１及び２のように、可視光透過性基板上に一様の接合膜を形成し、エピウェーハを接合後、出発基板の除去を行い、ＬＥＤ素子を形成していた。この場合、素子を形成する工程では、ドライエッチング処理を行っているが、通常はＩＣＰ工程を適用する。その際、エッチング処理部側面にダメージが入る。このダメージは、顕著な電流リークとしては認識できないが、ＥＬ発光時に輝度低下を発生させる。特にマイクロＬＥＤのような小サイズになるとその傾向が顕著であり、問題となる。
以上のような現状から、マイクロＬＥＤにおいてサイズを小さくするほど輝度が低下する（輝度ドゥループ）問題に対する解決策が必要であった。
本発明は上記課題を解決するためになされたもので、素子を基板上に作製した際、輝度低下の発生が抑制された素子とすることができる接合型半導体ウェーハの製造方法を提供することを目的とする。
上記課題を解決するために、本発明では、接合型半導体ウェーハの製造方法であって、
出発基板上にエッチストップ層をエピタキシャル成長する工程と、
エッチストップ層上に化合物半導体機能層をエピタキシャル成長する工程と、
ドライエッチング法にて、前記化合物半導体機能層に素子を形成するための分離溝を形成する工程と、
前記分離溝の表面に対してウェットエッチング法でエッチングを行う工程と、
前記化合物半導体機能層と異なる材料の可視光透過性基板を、可視光透過性熱硬化性接合材を介して、前記化合物半導体機能層と接合する工程と、
前記出発基板を、前記可視光透過性基板と接合した前記化合物半導体機能層から除去して、接合型半導体ウェーハを得る工程と
を有することを特徴とする接合型半導体ウェーハの製造方法を提供する。
このような接合型半導体ウェーハの製造方法であれば、ドライエッチングで形成される分離溝の表面のダメージ層がウェットエッチングによって除かれるので、マイクロＬＥＤ等の小さいサイズの発光素子の輝度低下を抑制することができる。
前記接合する工程と、前記出発基板を除去して接合型半導体ウェーハを得る工程と、前記分離溝を形成する工程と、前記ウェットエッチング法でエッチングを行う工程とを、この第１の順で行うか、又は
前記分離溝を形成する工程と、前記ウェットエッチング法でエッチングを行う工程と、前記接合する工程と、前記出発基板を除去して接合型半導体ウェーハを得る工程とをこの第２の順で行うことができる。
本発明の接合型半導体ウェーハの製造方法では、各工程を上記第１の順で行っても良いし、或いは上記第２の順で行っても良い。
前記分離溝を形成する工程において、前記化合物半導体機能層に前記分離溝を形成して、前記素子の一辺を１００μｍ以下とすることができる。
本発明の接合型半導体ウェーハの製造方法では、形成する素子を一辺が１００μｍ以下のものとする場合に、特に効果が顕著となる。
前記素子を発光層と窓層とを有するマイクロＬＥＤ構造体とすることができる。
本発明は、素子が発光層と窓層とを有するマイクロＬＥＤ構造体に対し、特に有効である。
また、前記ウェットエッチングのエッチング代を５０ｎｍ以上とすることが好ましい。
ウェットエッチングのエッチング代を５０ｎｍ以上とすることで、確実に分離溝の表面のダメージを除去でき、発光効率の低下を確実に抑制することができる。
前記可視光透過性基板として、例えば、サファイア、石英、ガラス、ＳｉＣ、ＬｉＴａＯ３、及びＬｉＮｂＯ３からなる群より選択されるもの用いることができる。
また、前記可視光透過性熱硬化性接合材として、例えば、ＢＣＢ、シリコーン樹脂、エポキシ樹脂、ＳＯＧ、ポリイミド、及びアモルファスフッ素系樹脂からなる群より選択されるものを用いることができる。
可視光透過性基板及び可視光透過性熱硬化性接合材の材料は、これらのものを用いることができるが、特に限定されない。
前記可視光透過性熱硬化性接合材として、厚さが０．０１～０．６μｍのものを用いることが好ましい。
可視光透過性熱硬化性接合材の厚さを０．０１～０．６μｍとすることで、接合材の厚さ分布を比較的小さくできるので、好ましい。
前記可視光透過性熱硬化性接合材を熱硬化させなくてもよい。
可視光透過性熱硬化性接合材を熱硬化させないようにすれば、可視光透過性基板を剥離する必要がある場合に容易に剥離できる。
以上のように、本発明の接合型半導体ウェーハの製造方法であれば、素子、特にはマイクロＬＥＤを基板上に作製した際、輝度低下の発生が抑制された素子とすることができる。
本発明の接合型半導体ウェーハの製造方法の第一の実施形態の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態で得られる接合型半導体ウェーハの一例の概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態で得られる接合型半導体ウェーハの一例の概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態で得られる接合型半導体ウェーハの一例の概略断面図である。 比較例の接合型半導体ウェーハの製造方法の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法で得られた接合型半導体ウェーハの概略断面図である。 実施例１～３、及び比較例についての、素子設計サイズと発光効率との関係を示したグラフである。 実施例２における、エッチング代と発光効率との関係を示したグラフである。
上述のように、素子を基板上に作製した際、輝度低下の発生が抑制された素子とすることができる接合型半導体ウェーハの製造方法の開発が求められていた。
本発明者らは、上記課題について鋭意検討を重ねた結果、ドライエッチングで形成される分離溝の表面のダメージ層をウェットエッチングによって除くことにより、素子の輝度低下を抑制することができることを見出し、本発明を完成させた。
即ち、本発明は、接合型半導体ウェーハの製造方法であって、
出発基板上にエッチストップ層をエピタキシャル成長する工程と、
エッチストップ層上に化合物半導体機能層をエピタキシャル成長する工程と、
ドライエッチング法にて、前記化合物半導体機能層に素子を形成するための分離溝を形成する工程と、
前記分離溝の表面に対してウェットエッチング法でエッチングを行う工程と、
前記化合物半導体機能層と異なる材料の可視光透過性基板を、可視光透過性熱硬化性接合材を介して、前記化合物半導体機能層と接合する工程と、
前記出発基板を、前記可視光透過性基板と接合した前記化合物半導体機能層から除去して、接合型半導体ウェーハを得る工程と
を有することを特徴とする接合型半導体ウェーハの製造方法である。
以下、本発明について図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。
（第一の実施形態）
以下、図１～図１０を参照しながら、本発明の接合型半導体ウェーハの製造方法の第一の実施形態を説明する。
まず、図１に示すように、第一導電型のＧａＡｓ出発基板１上に、第一導電型のＧａＡｓバッファ層（図示しない）積層後、エッチストップ層２をエピタキシャル成長する。図１に示すエッチストップ層２は、第一導電型のＧａＩｎＰ第一エッチストップ層及び第一導電型のＧａＡｓ第二エッチストップ層（それぞれ図示しない）を含む。
次に、図１に示すように、エッチストップ層２上に、第一導電型のＡｌＧａＩｎＰ第一クラッド層３１ａ、ノンドープのＡｌＧａＩｎＰ活性層３１ｂ、第二導電型のＡｌＧａＩｎＰ第二クラッド層３１ｃ、第二導電型のＧａＩｎＰ中間層、第二導電型のＧａＰ窓層３２を順次エピタキシャル成長する。なお、ＧａＩｎＰ中間層は図示していない。これにより、エッチストップ層２上にエピタキシャル成長した化合物半導体機能層（エピタキシャル機能層）３として発光素子構造を有するエピタキシャルウェーハ１０を準備する。ここで、第一クラッド層３１ａから第二クラッド層３１ｃまでをダブルヘテロ（ＤＨ）構造部３１と称する。
次に、図２に示すように、エピタキシャルウェーハ１０の化合物半導体機能層３上に、可視光透過性熱硬化性接合材として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし、可視光透過性熱硬化性接合材塗布膜（ＢＣＢ塗布膜）４を得る。
そして、図３に示すように、化合物半導体機能層３上に、被接合ウェーハとして可視光透過性基板５、例えばサファイアウェーハを、ＢＣＢ塗布膜４を間に挟んで対向させて重ね合わせ、熱圧着することで、エピタキシャルウェーハ１０の化合物半導体機能層３とサファイアウェーハ５とがＢＣＢ塗布膜４を介して接合した接合型半導体ウェーハ（エピタキシャルウェーハ接合基板）１１を作製する。
スピンコートにてＢＣＢ塗布膜４を塗布する際、厚さは例えば０．０１～０．６μｍ程度とすることができる。この範囲内の厚さは、接合材であるＢＣＢの塗布膜４の厚さ分布を比較的小さくできるので、好ましい。
ただし、接合後に９０％以上の面積歩留まりを保つためには０．０５μｍ以上のＢＣＢ層厚とすることが好適である。また、７０％以上の接合面積歩留まりを維持すればよいのであれば、０．０１μｍ以上のＢＣＢ層厚とすれば良い。
本実施形態においては、可視光透過性基板５をサファイアとして例示したが、可視光透過性基板５は、サファイアに限定されるものではなく、化合物半導体機能層３と異なる材料であって、平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であればどのような材料も選択可能である。サファイアの他、例えば、合成石英等の石英、ガラス、ＳｉＣ、ＬｉＴａＯ３又はＬｉＮｂＯ３を選択することができる。
また、可視光透過性熱硬化型接合材としてＢＣＢを例示したが、可視光透過性熱硬化型接合材は、ＢＣＢに限定されるものではなく、可視光透過性及び熱硬化性を有するものであれば、どのような材料でも選択可能である。ＢＣＢの他、例えば、シリコーン樹脂、エポキシ樹脂、ＳＯＧ（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ：スピン－オン－グラス）、ＰＩ（Ｐｏｌｙｉｍｉｄｅ：ポリイミド）、アモルファスフッ素系樹脂（例えばＣｙｔｏｐ（登録商標））などを用いてもよい。
次に、図４に示すように、ＧａＡｓ出発基板１をアンモニア過水などの選択エッチング液によりウェットエッチングで除去する。これにより、ＧａＡｓ出発基板１を、可視光透過性基板５と接合した化合物半導体機能層３から除去する。
エッチストップ層２の第一エッチストップ層が露出したら、エッチャントを塩酸系に切り替えてＧａＩｎＰ第一エッチストップ層を選択的に除去し、次いでエッチャントを硫酸過水系に切り替えて第二エッチストップ層を除去する。これにより、エッチストップ層２を除去し、図５に示すように第一クラッド層３１ａを露出させる。
次に、化合物半導体機能層３上に、フォトリソ法にて、レジストマスクまたはハードマスクを形成し、第一クラッド層３１ａからＧａＰ窓層３２までを塩素系プラズマを用いたドライエッチング法にてエッチングして、分離溝６を形成する。これにより、図６に示すように、化合物半導体機能層３に、分離溝６によって分離された島状パターンの素子（素子分離端）１００を形成する。素子１００がマイクロＬＥＤ用素子である場合、素子１００の一辺を１００μｍ以下とすることが好ましい。
図６では、分離溝６を形成する際に、接合層であるＢＣＢ塗布膜４もエッチングする状態を示しているが、ＢＣＢ塗布膜４を除去する工程に限定されるものではなく、ＢＣＢ塗布膜４を分離溝６の底部に残留させてもよい。ＢＣＢ塗布膜４を除去する場合、化合物半導体機能層３をエッチングした場合の材料ガスからフッ素系ガスに切り替えてエッチング処理を行う。
次に、ドライエッチング法による分離溝形成工程実施後、例えば硫酸過水（ＳＰＭ）溶液にて、図６に示す分離溝６の表面６ａのウェットエッチング処理を行う（分離溝６の表面６ａに対してウェットエッチング法でエッチングを行う工程）。これにより、図７に示すように、分離溝６の表面６ａ（化合物半導体機能層３の側面の一部）がウェットエッチングされた表面６ｂとなる。このようにウェットエッチングを行うことでドライエッチングにより生じた分離溝６の表面６ａ、すなわち化合物半導体機能層３の側面のダメージ層が除かれるので、素子１００、例えばマイクロＬＥＤの輝度低下を抑制することができる。
ウェットエッチング処理は、素子（素子分離端）１００の活性層３１ｂ部のダメージが十分に除去できるように５０ｎｍ以上のエッチング代とすることが好ましい。このようにウェットエッチングを５０ｎｍ以上行うことで分離溝６の表面６ａのダメージ層がより確実に除かれるので、素子１００、例えばマイクロＬＥＤの輝度低下を更に抑制することができる。
ウェットエッチング法で硫酸過水溶液を用いる場合、硫酸過水溶液における各成分の混合比として、例えば、硫酸：過水：水を１：１：２０の比率を採用することができるが、この比率に限定されない。硫酸と過水の比率によってもダメージエッチングの速度が変化するため、例えば硫酸：過水：水を２０：１：１など硫酸が過剰、またはその逆に過水が過剰の条件としても同様の効果が得られる。ウェットエッチング法は、硫酸過水溶液以外のエッチャントを用いることもできる。
次に、素子１００の表面上にフォトリソ法にてレジストパターン、またはハードマスクパターンを形成し、例えば塩素系プラズマを用いたドライエッチング法にて素子１００をエッチングし、図８に示すように、第二クラッド層３１ｃの一部を露出させる。
図８においては、第二クラッド層３１ｃの中間部分までエッチングされた状態を示しているが、この深さに限定されるものではなく、活性層３１ｂを通り過ぎてエッチングされていればどのような深さであっても同様の効果が得られる。例えば、活性層３１ｂの一部が深さ方向に完全になくなった状態、かつ、第二クラッド層３１ｃがほとんどエッチングされない状態、あるいは、第二クラッド層３１ｃの一部分が深さ方向に完全にエッチングされ、ＧａＰ窓層３２が露出した状態でも、同様な効果が得られる。
次に、素子１００の表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜７を形成し、次いで、図９に示すように、素子（素子分離端部）１００における露出した活性層３１ｂの側面を被覆し、第一クラッド層３１ａおよび第二クラッド層３１ｃのそれぞれの一部が露出するように加工したＰＳＶパターン膜７を作製する。
なお、ＰＳＶ膜７はＳｉＯ２膜に限定されるものではなく、絶縁性を有する材料であれば、どのような材料も選択可能である。
また、ＰＳＶ膜７は、例えば、ＴＥＯＳとＯ２とを用いたＰ－ＣＶＤ（プラズマＣＶＤ）法にて成膜することができる。しかし、ＰＳＶ膜７の形成方法は、この方法に限定されるものではなく、ＰＳＶ膜７を形成できれば、例えば、スパッタ法、ＰＬＤ法、ＡＬＤ法、ゾルゲル法などの方法で形成しても同様の効果が得られる。
次に、図１０に示すように、ＰＳＶパターン膜７の開口部から露出した第１クラッド層３１ａの一部及び第２クラッド層３１ｃの一部のそれぞれに電極８及び９を形成し、熱処理を施してオーミック接触を実現する。
ここで電極８及び９の材料はＡｕ系材料を採用することができる。そしてＰ型層の近傍に電極を設ける場合は化合物半導体機能層３の近傍（０．５μｍ以内）にＢｅ又はＺｎ含有Ａｕ金属層を設けることが好ましい。Ｎ型層の近傍に電極を設ける場合は化合物半導体機能層３の近傍（０．５μｍ以内）にＧｅ又はＳｉ含有Ａｕ金属層を設けることが好ましい。
また、図１０では、第二クラッド層３１ｃに接し、第一クラッド層３１ａの高さまで電極９を設けたリード層を有するデザインを例示しているが、リード構造を有するデザインに限定されず、リード構造を設けず、第二クラッド層３１ｃに接する電極９の厚さを第一クラッド層３１ａの電極８より厚く設計して段差を縮小する構造としても良い。
以上に説明した本発明の接合型半導体ウェーハの製造方法の第一の実施形態によれば、図１０に示すような、可視光透過性基板５に可視光透過性熱硬化性接合材塗布膜４を介して接合した複数の素子１００を含む接合型半導体ウェーハ１１を製造することができる。図１０において、複数の素子１００は、発光素子であり、より具体的には、発光層である活性層３１ｂと窓層３２とを有するマイクロＬＥＤ構造体である。
本実施形態では、図７を参照しながら説明したように、ドライエッチング法による分離溝形成工程の後、分離溝６の表面６ａ、具体的には化合物半導体機能層３の表面（側面）に対してウェットエッチング法でウェットエッチングを行うことにより、ドライエッチングで形成された化合物半導体機能層３の表面のダメージ層を除去できる。そのため、マイクロＬＥＤである素子１００の輝度低下を抑制することができる。
（第二の実施形態）
次に、図１１～図２０を参照しながら、本発明の接合型半導体ウェーハの製造方法の第二の実施形態を説明する。
第二の実施形態は、概して、分離溝６を形成した後、素子１００に対してドライエッチングを行い、そのあとで分離溝６の表面６ａに対してウェットエッチングを行う点で主に、第一の実施形態と異なる。
まず、図１１に示すように、第一の実施形態で説明したのと同様の手順で、第一導電型のＧａＡｓ出発基板１上にエッチストップ層２をエピタキシャル成長し、次いで、エッチストップ層２上に化合物半導体機能層３をエピタキシャル成長する。これにより、図１１に示す、エッチストップ層２上にエピタキシャル成長した化合物半導体機能層（エピタキシャル機能層）３として発光素子構造を有するエピタキシャルウェーハ１０を準備する。
次に、図１２に示すように、エピタキシャルウェーハ１０の化合物半導体機能層３上に可視光透過性熱硬化性接合材として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし、可視光透過性熱硬化性接合材塗布膜（ＢＣＢ塗布膜）４を得る。
そして、図１３に示すように、化合物半導体機能層３上に、被接合ウェーハとして可視光透過性基板５、例えばサファイアウェーハを、ＢＣＢ塗布膜４を間に挟んで対向させて重ね合わせ、熱圧着することで、エピタキシャルウェーハ１０の化合物半導体機能層３とサファイアウェーハ５とがＢＣＢ塗布膜４を介して接合した接合型半導体ウェーハ（エピタキシャルウェーハ接合基板）１１を作製する。
スピンコートにてＢＣＢを塗布する際、その厚さは、第一の実施形態と同様に、０．０１～０．６μｍ程度とすることができる。
ただし、接合後に９０％以上の面積歩留まりを保つためには０．０５μｍ以上のＢＣＢ層厚とすることが好適である。また、７０％以上の接合面積歩留まりを維持すればよいのであれば、０．０１μｍ以上のＢＣＢ層厚とすれば良い。
本実施形態においては、可視光透過性基板５をサファイアとして例示し、可視光透過性熱硬化型接合材としてＢＣＢを例示したが、これらに限定されるものではない。用いることができる他の例は、第一の実施形態で挙げたものと同様である。
次に、図１４に示すように、ＧａＡｓ出発基板１をアンモニア過水などの選択エッチング液によりウェットエッチングで除去する。これにより、ＧａＡｓ出発基板１を、可視光透過性基板５と接合した化合物半導体機能層３から除去する。
エッチストップ層２の第一エッチストップ層が露出したら、エッチャントを塩酸系に切り替えてＧａＩｎＰ第一エッチストップ層を選択的に除去し、次いでエッチャントを硫酸過水系に切り替えて第二エッチストップ層を除去する。これにより、図１５に示すように、エッチストップ層２を除去し、第一クラッド層３１ａを露出させる。
次に、化合物半導体機能層３上に、フォトリソ法にて、レジストマスクまたはハードマスクを形成し、第一クラッド層３１ａからＧａＰ窓層３２までを塩素系プラズマを用いたドライエッチング法にてエッチングして、分離溝６を形成する。これにより、図１６に示すように、化合物半導体機能層３に、分離溝６によって分離された島状パターンの素子（素子分離端）１００を形成する。素子１００がマイクロＬＥＤ用素子である場合、素子１００の一辺を１００μｍ以下とすることが好ましい。
次に、フォトリソ法にてレジストパターン、またはハードマスクパターンを形成し、例えば塩素系プラズマを用いたドライエッチング法にて素子１００をエッチングし、図１７に示すように第二クラッド層３１ｃの一部を露出させる。
図１７においては、第二クラッド層３１ｃの中間部分までエッチングされた状態を示しているが、この深さに限定されるものではなく、活性層３１ｂを通り過ぎてエッチングされていればどのような深さであっても同様の効果が得られる。例えば、活性層３１ｂの一部が深さ方向に完全になくなった状態、かつ、第二クラッド層３１ｃがほとんどエッチングされない状態、あるいは、第二クラッド層３１ｃの一部分が深さ方向に完全にエッチングされ、ＧａＰ窓層３２が露出した状態でも、同様な効果が得られる。
次に、素子１００に対するドライエッチング工程後、例えば硫酸過水（ＳＰＭ）溶液にて、図１７に示す分離溝６の表面６ａのウェットエッチング処理を行う（分離溝６の表面６ａに対するウェットエッチング法でエッチングを行う工程）。これにより、図１８に示すように、分離溝６の表面６ａ（化合物半導体機能層３の側面の一部）がウェットエッチングされた表面６ｂとなる。このようにウェットエッチングを行うことで、分離溝形成工程でのドライエッチング及び素子１００に対するドライエッチングにより生じた分離溝６の表面６ａ、すなわち化合物半導体機能層３の側面のダメージ層が除かれるので、素子１００、例えばマイクロＬＥＤの輝度低下を抑制することができる。
ウェットエッチング処理は、素子（素子分離端）１００の活性層３１ｂ部のダメージが十分に除去できるように５０ｎｍ以上のエッチング代とすることが好ましい。このようにウェットエッチングを５０ｎｍ以上行うことで分離溝６の表面６ａのダメージ層がより確実に除かれるので、素子１００、例えばマイクロＬＥＤの輝度低下を更に抑制することができる。
ウェットエッチング法で使用できるエッチャントについては、第一の実施形態での説明を参照されたい。
次に、素子１００の表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜７を形成し、次いで、図１９に示すように、素子（素子分離端部）１００における露出した活性層３１ｂの側面を被覆し、第一クラッド層３１ａおよび第二クラッド層３１ｃのそれぞれの一部が露出するように加工したＰＳＶパターン膜７を作製する。
なお、ＰＳＶ膜７はＳｉＯ２膜に限定されるものではなく、絶縁性を有する材料であれば、どのような材料も選択可能である。ＰＳＶ膜の形成方法については、第一の実施形態での説明を参照されたい。
次に、図２０に示すように、ＰＳＶパターン膜７の開口部から露出した第１クラッド層３１ａの一部及び第２クラッド層３１ｃの一部のそれぞれに電極８及び９を形成し、熱処理を施してオーミック接触を実現する。電極の材料については、第一の実施形態での説明を参照されたい。
また、図２０では、第二クラッド層３１ｃに接し、第一クラッド層３１ａの高さまで電極９を設けたリード層を有するデザインを例示しているが、リード構造を有するデザインに限定されず、リード構造を設けず、第二クラッド層３１ｃに接する電極９の厚さを第一クラッド層３１ａの電極８より厚く設計して段差を縮小する構造としても良い。
以上に説明した本発明の接合型半導体ウェーハの製造方法の第二の実施形態によれば、図２０に示すような、可視光透過性基板５に可視光透過性熱硬化性接合材塗布膜４を介して接合した複数の素子１００を含む接合型半導体ウェーハ１１を製造することができる。図２０において、複数の素子１００は、発光素子であり、より具体的には、発光層である活性層３１ｂと窓層３２とを有するマイクロＬＥＤ構造体である。
本実施形態では、図１８を参照しながら説明したように、ドライエッチング法による分離溝形成工程及び素子１００に対するドライエッチングの後、分離溝６の表面、具体的には化合物半導体機能層３の表面に対してウェットエッチング法でウェットエッチングを行うことにより、ドライエッチングで形成された化合物半導体機能層３の表面（側面）のダメージ層を除去できる。そのため、マイクロＬＥＤである素子１００の輝度低下を抑制することができる。
（第三の実施形態）
次に、図２１～図３２を参照しながら、本発明の接合型半導体ウェーハの製造方法の第三の実施形態を説明する。
第三の実施形態は、概して、分離溝６を形成した後、分離溝６の表面６ａに対してウェットエッチングを行い、そのあとで化合物半導体機能層３と可視光透過性基板５との接合を行う点で主に、第一の実施形態と異なる。
まず、図２１に示すように、第一の実施形態で説明したのと同様の手順で、第一導電型のＧａＡｓ出発基板１上にエッチストップ層２をエピタキシャル成長し、次いで、エッチストップ層２上に化合物半導体機能層３をエピタキシャル成長する。これにより、図２１に示す、エッチストップ層２上にエピタキシャル成長した化合物半導体機能層（エピタキシャル機能層）３として発光素子構造を有するエピタキシャルウェーハ１０を準備する。
次に、化合物半導体機能層３上に、フォトリソ法にて、レジストマスクまたはハードマスクを形成し、第一クラッド層３１ａからＧａＰ窓層３２までを塩素系プラズマを用いたドライエッチング法にてエッチングして、分離溝６を形成する。これにより、図２２に示すように、化合物半導体機能層３に、分離溝６により分離された島状パターンの素子（素子分離端）１００を形成する。素子１００がマイクロＬＥＤ用素子である場合、素子１００の一辺を１００μｍ以下とすることが好ましい。
次に、ドライエッチング法による分離溝形成工程実施後、例えば硫酸過水（ＳＰＭ）溶液にて、図２２に示す分離溝６の表面６ａのウェットエッチング処理（ウェットエッチング法でエッチングを行う工程）を行う。これにより、図２３に示すように、分離溝６の表面６ａ（化合物半導体機能層３の側面）がウェットエッチングされた表面６ｂとなる。このようにウェットエッチングを行うことでドライエッチングにより生じた分離溝６の表面６ａ、すなわち化合物半導体機能層３の側面のダメージ層が除かれるので、素子１００、例えばマイクロＬＥＤの輝度低下を抑制することができる。
ウェットエッチング処理は、素子（素子分離端）１００の活性層３１ｂ部のダメージが十分に除去できるように５０ｎｍ以上のエッチング代とすることが好ましい。このようにウェットエッチングを５０ｎｍ以上行うことで分離溝６の表面６ａのダメージ層がより確実に除かれるので、素子１００、例えばマイクロＬＥＤの輝度低下を更に抑制することができる。
次に、図２４に示すように、エピタキシャルウェーハ１０上に可視光透過性熱硬化性接合材として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし、可視光透過性熱硬化性接合材塗布膜（ＢＣＢ塗布膜）４を得る。図２４に示すように、ＢＣＢ塗布膜４の一部は、分離溝６の底部のエッチストップ層２上にも形成される。
次に、図２５に示すように、素子１００の化合物半導体機能層３上に、被接合ウェーハとして可視光透過性基板５、例えばサファイアウェーハを、ＢＣＢ塗布膜４を間に挟んで対向させて重ね合わせ、熱圧着することで、エピタキシャル１０の化合物半導体機能層３とサファイアウェーハ５とをＢＣＢ塗布膜４を介して接合した接合型半導体ウェーハ（エピタキシャルウェーハ接合基板）１１を作製する。ＢＣＢ塗布膜４の厚さは、第一の実施形態と同様に、０．０１～０．６μｍ程度とすることができる。
ただし、接合後に９０％以上の面積歩留まりを保つためには０．０５μｍ以上のＢＣＢ層厚とすることが好適である。また、７０％以上の接合面積歩留まりを維持すればよいのであれば、０．０１μｍ以上のＢＣＢ層厚とすれば良い。
本実施形態においては、可視光透過性基板５をサファイアとして例示し、可視光透過性熱硬化型接合材としてＢＣＢを例示したが、これらに限定されるものではない。用いることができる他の例は、第一の実施形態で挙げたものと同様である。
次に、図２６に示すように、ＧａＡｓ出発基板１をアンモニア過水などの選択エッチング液によりウェットエッチングで除去する。これにより、ＧａＡｓ出発基板１を、可視光透過性基板５と接合した化合物半導体機能層３から除去する。
エッチストップ層２の第一エッチストップ層が露出したら、エッチャントを塩酸系に切り替えてＧａＩｎＰ第一エッチストップ層を選択的に除去し、次いでエッチャントを硫酸過水系に切り替えて第二エッチストップ層を除去する。これにより、エッチストップ層２を除去し、図２７に示すように、第一クラッド層３１ａを露出させる。
次に、フォトリソ法とエッチングの組み合わせにより、図２７に示すストリート部（チップとして分離する際の分離線）６ｃに埋まっているＢＣＢの一部４ａを除去し、図２８に示すように新たな分離溝６ｄとする。
次に、フォトリソ法にて素子１００の表面にレジストパターン、またはハードマスクパターンを形成し、例えば塩素系プラズマを用いたドライエッチング法にて素子１００をエッチングし、図２９に示すように第二クラッド層３１ｃの一部を露出させる。
図２９においては、第二クラッド層３１ｃの中間部分までエッチングされた状態を示しているが、この深さに限定されるものではなく、活性層３１ｂを通り過ぎてエッチングされていればどのような深さであっても同様の効果が得られる。例えば、活性層３１ｂの一部が深さ方向に完全になくなった状態、かつ、第二クラッド層３１ｃがほとんどエッチングされない状態、あるいは、第二クラッド層３１ｃの一部分が深さ方向に完全にエッチングされ、ＧａＰ窓層３２が露出した状態でも、同様な効果が得られる。
次に、素子１００のドライエッチング工程後に、図２９に示すようにスパイク状に突起状態になって残ったＢＣＢの一部４ｂを除去して、図３０に示す状態にする。エッチング処理を行ってもよいが、ＢＣＢの一部４ｂは、機械強度が弱いため、高圧の液流処理を行うことで簡便に除去できる。あるいはアッシング処理を行っても簡便に除去ができる。
次に、素子１００の表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜７を形成し、次いで、図３１に示すように、素子（素子分離端部）１００における露出した活性層３１ｂの側面を被覆し、第一クラッド層３１ａおよび第二クラッド層３１ｃのそれぞれの一部が露出するように加工したＰＳＶパターン膜７を作製する。
なお、ＰＳＶ膜７はＳｉＯ２膜に限定されるものではなく、絶縁性を有する材料であれば、どのような材料も選択可能である。ＰＳＶ膜の形成方法については、第一の実施形態での説明を参照されたい。
次に、図３２に示すように、ＰＳＶパターン膜７の開口部から露出した第１クラッド層３１ａの一部及び第２クラッド層３１ｃの一部のそれぞれに電極８及び９を形成し、熱処理を施してオーミック接触を実現する。電極の材料については、第一の実施形態での説明を参照されたい。
また、図３２では、第二クラッド層３１ｃに接し、第一クラッド層３１ａの高さまで電極９を設けたリード層を有するデザインを例示しているが、リード構造を有するデザインに限定されず、リード構造を設けず、第二クラッド層３１ｃに接する電極９の厚さを第一クラッド層３１ａの電極８より厚く設計して段差を縮小する構造としても良い。
以上に説明した本発明の接合型半導体ウェーハの製造方法の第三の実施形態によれば、図３２に示すような、可視光透過性基板５に可視光透過性熱硬化性接合材塗布膜４を介して接合した複数の素子１００を含む接合型半導体ウェーハ１１を製造することができる。図３２において、複数の素子１００は、発光素子であり、より具体的には、発光層である活性層３１ｂと窓層３２とを有するマイクロＬＥＤ構造体である。
本実施形態では、図２３を参照しながら説明したように、ドライエッチング法による分離溝形成工程の後、分離溝６の表面６ａ、具体的には化合物半導体機能層３の表面に対してウェットエッチング法でウェットエッチングを行うことにより、ドライエッチングで形成された化合物半導体機能層３の表面のダメージ層を除去できる。そのため、マイクロＬＥＤである素子１００の輝度低下を抑制することができる。
先に説明した第一及び第二の実施形態では、化合物半導体機能層３と可視光透過性基板５とを接合する工程と、化合物半導体機能層３から出発基板１を除去して接合型半導体ウェーハ１１を得る工程と、化合物半導体機能層３に分離溝６を形成する工程と、分離溝６の表面６ａに対してウェットエッチング法でエッチングを行う工程とを、この第１の順で行っている。一方、第三の実施形態では、化合物半導体機能層３に分離溝６を形成する工程と、分離溝６の表面６ａに対しウェットエッチング法でエッチングを行う工程と、化合物半導体機能層３と可視光透過性基板５とを接合する工程と、化合物半導体機能層３から出発基板１を除去して接合型半導体ウェーハを得る工程とをこの第２の順で行っている。つまり、本発明の接合型半導体ウェーハの製造方法は、上記第１の順で行っても良いし、或いは上記第２の順で行っても良い。
なお、本発明の接合型半導体ウェーハの製造方法において、可視光透過性熱硬化性接合材を熱硬化させないようにすれば、可視光透過性基板を剥離する必要がある場合に容易に剥離できる。
以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
実施例１では、図１～図１０を参照しながら先に説明した本発明の接合型半導体ウェーハの製造方法の第一の実施形態に従って、接合型半導体ウェーハを製造した。具体的には、以下の手順に従った。
まず、図１に示すように、第一導電型のＧａＡｓ出発基板１上に、第一導電型のＧａＡｓバッファ層（図示しない）積層後、エッチストップ層２をエピタキシャル成長した。エッチストップ層２は、０．３μｍの厚さの第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層、及び０．３μｍの厚さの第一導電型のＧａＡｓ第二エッチストップ層を含んでいた。
次に、図１に示すように、エッチストップ層２上に、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６、０＜ｙ≦１）第一クラッド層３１ａ（厚さ１．０μｍ）、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６、０≦ｙ≦０．６）活性層３１ｂ（厚さ０．１μｍ）、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６、０＜ｙ≦１）第二クラッド層３１ｃ（厚さ１．０μｍ）、第二導電型のＧａＩｎＰ中間層（図示しない；厚さ０．１μｍ）、第二導電型のＧａＰ窓層３２（厚さ４μｍ）を順次エピタキシャル成長した。これにより、エッチストップ層２上にエピタキシャル成長した化合物半導体機能層（エピタキシャル機能層）３としての発光素子構造を有するエピタキシャルウェーハ１０を作製した。
次に、図２に示すように、エピタキシャルウェーハ１０の化合物半導体機能層３上に、熱硬化型接合部材としてベンゾシクロブテン（ＢＣＢ）をスピンコートし、ＢＣＢ塗布膜４を得た。
そして、図３に示すように、化合物半導体機能層３上に、被接合ウェーハであるサファイアウェーハ５を、ＢＣＢ塗布膜４を間に挟んで対向させて重ね合わせ、熱圧着することで、エピタキシャルウェーハ１０の化合物半導体機能層３とサファイアウェーハ５とをＢＣＢ塗布膜４を介して接合した接合型半導体ウェーハ（エピタキシャルウェーハ接合基板）１１を作製した。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした。
次に、図４に示すように、ＧａＡｓ出発基板１をアンモニア過水溶液によりウェットエッチング処理して除去し、ＧａＩｎＰ第一エッチストップ層を露出させた。次に、エッチャントを塩酸系に切り替えてＧａＩｎＰ第一エッチストップ層を選択的に除去し、ＧａＡｓ第二エッチストップ層を露出させた。次に、エッチャントを硫酸過水系に切り替えてＧａＡｓ第二エッチストップ層を選択的に除去し、図５に示すように第一クラッド層３１ａを露出させた。
次に、化合物半導体機能層３上に、フォトリソ法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層３１ａからＧａＰ窓層３２までをエッチングして、図６に示す分離溝６を形成した。これにより、図６に示すように、化合物半導体機能層３に、島状パターンの素子１００を形成した。
島状パターンの素子１００を形成後、硫酸過水系溶液にて、図６に示す分離溝６の表面６ａに対するウェットエッチング処理を行った。エッチング代は５０ｎｍとした。これにより、図７に示すように、分離溝６の表面６ａである化合物半導体機能層３の側面の一部が、ウェットエッチングされた表面６ｂとなった。
硫酸過水の混合比は硫酸：過水：水を１：１：２０の比率とした。
次に、素子１００の表面上にフォトリソ法にてレジストパターンを形成し、塩素系プラズマを用いたドライエッチング法にて素子１００をエッチングし、図８に示すように、第二クラッド層３１ｃの一部を露出させた。
次に、素子１００の表面にＳｉＯ２膜７を形成し、次いで、図９に示すように、素子１００における露出した活性層３１ｂの側面を被覆し、第一クラッド層３１ａおよび第二クラッド層３１ｃのそれぞれの一部が露出するように加工したＰＳＶパターン膜（ＳｉＯ２膜）７を作製した。ＳｉＯ２膜７はＴＥＯＳとＯ２とを用いたＰ－ＣＶＤ法にて成膜した。
次に、図１０に示すように、ＳｉＯ２膜７の開口部から露出した第１クラッド層３１ａの一部及び第２クラッド層３１ｃの一部のそれぞれに電極８及び９を形成し、熱処理を施してオーミック接触を実現した。電極８及び９はＡｕ系材料を採用した。
以上により、図１０に示す、サファイアウェーハ５にＢＣＢ塗布膜４を介して接合した複数の素子１００を含む接合型半導体ウェーハ１１を製造した。複数の素子１００は、発光層である活性層３１ｂと窓層３２とを有するマイクロＬＥＤ構造体である。
（実施例２）
実施例２では、図１１～図２０を参照しながら先に説明した本発明の接合型半導体ウェーハの製造方法の第二の実施形態に従って、接合型半導体ウェーハを製造した。具体的には、以下の手順に従った。
まず、実施例１と同様の手順で、図１１に示すエピタキシャルウェーハ１０を作製した。
次に、実施例１と同様の手順で、エピタキシャルウェーハ１０の化合物半導体機能層３上に、熱硬化型接合部材としてベンゾシクロブテン（ＢＣＢ）をスピンコートし、図１２に示すＢＣＢ塗布膜４を得、次いで、図１３に示す、エピタキシャルウェーハ１０の化合物半導体機能層３とサファイアウェーハ５とをＢＣＢ塗布膜４を介して接合した接合型半導体ウェーハ１１を作製した。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした。
次に、実施例１と同様の手順で、ＧａＡｓ出発基板１を図１４に示すように除去し、次いでエッチストップ層２を除去して、図１５に示すように、第一クラッド層３１ａを露出させた。
次に、実施例１と同様の手順で、ドライエッチング法にて、図１６に示す分離溝６を形成して、島状パターンの素子１００を形成した。
次に、素子１００の表面上にフォトリソ法にてレジストパターンを形成し、塩素系プラズマを用いたドライエッチング法にて素子１００をエッチングし、図１７に示すように、第二クラッド層３１ｃの一部を露出させた
この後、硫酸過水系溶液にて、図１７に示す分離溝６の表面６ａに対するウェットエッチング処理を行った。エッチング代は５０ｎｍとした。これにより、図１８に示すように、分離溝６の表面６ａである化合物半導体機能層３の側面の一部が、ウェットエッチングされた表面６ｂとなった。
硫酸過水の混合比は硫酸：過水：水を１：１：２０の比率とした。
次に、素子１００の表面にＳｉＯ２膜７を形成し、次いで、図１９に示すように、素子１００における露出した活性層３１ｂの側面を被覆し、第一クラッド層３１ａおよび第二クラッド層３１ｃのそれぞれの一部が露出するように加工したＰＳＶパターン膜（ＳｉＯ２膜）７を作製した。ＳｉＯ２膜７はＴＥＯＳとＯ２とを用いたＰ－ＣＶＤ法にて成膜した。
次に、図２０に示すように、ＳｉＯ２膜７の開口部から露出した第１クラッド層３１ａの一部及び第２クラッド層３１ｃの一部のそれぞれに電極８及び９を形成し、熱処理を施してオーミック接触を実現した。電極８及び９はＡｕ系材料を採用した。
以上により、図２０に示す、サファイアウェーハ５にＢＣＢ塗布膜４を介して接合した複数の素子１００を含む接合型半導体ウェーハ１１を製造した。複数の素子１００は、発光層である活性層３１ｂと窓層３２とを有するマイクロＬＥＤ構造体である。
（実施例３）
実施例３では、図２１～図３２を参照しながら先に説明した本発明の接合型半導体ウェーハの製造方法の第三の実施形態に従って、接合型半導体ウェーハを製造した。具体的には、以下の手順に従った。
まず、実施例１と同様の手順で、図２１に示すエピタキシャルウェーハ１０を作製した。
次に、化合物半導体機能層３上に、フォトリソ法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層３１ａからＧａＰ窓層３２までをエッチングして、図２２に示す分離溝６を形成した。これにより、図２２に示すように、化合物半導体機能層３に、島状パターンの素子１００を形成した。
島状パターンの素子１００を形成後、硫酸過水系溶液にて、図２２に示す分離溝６の表面６ａに対するウェットエッチング処理を行った。エッチング代は５０ｎｍとした。これにより、図２３に示すように、分離溝６の表面６ａである化合物半導体機能層３の側面の一部が、ウェットエッチングされた表面６ｂとなった。
硫酸過水の混合比は硫酸：過水：水を１：１：２０の比率とした。
次に、図２４に示すように、エピタキシャルウェーハ１０上に可視光透過性熱硬化性接合材としてベンゾシクロブテン（ＢＣＢ）をスピンコートして、ＢＣＢ塗布膜４を得た。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした。
次に、図２５に示すように、素子１００の化合物半導体機能層３上に、被接合ウェーハであるサファイアウェーハを、ＢＣＢ塗布膜４を間に挟んで対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ１０の化合物半導体機能層３とサファイアウェーハ５とをＢＣＢ塗布膜４を介して接合した接合型半導体ウェーハ１１を作製した。
次に、図２６に示すように、ＧａＡｓ出発基板１をアンモニア過水溶液によりウェットエッチング処理して除去し、ＧａＩｎＰ第一エッチストップ層を露出させた。次いで、エッチャントを塩酸系に切り替えてＧａＩｎＰ第一エッチストップ層を選択的に除去し、ＧａＡｓ第二エッチストップ層を露出させた。次いで、エッチャントを硫酸過水系に切り替えてＧａＡｓ第二エッチストップ層を選択的に除去し、図２７に示すように、第一クラッド層３１ａを露出させた。
次に、フォトリソ法にてレジストマスクを形成し、フッ素系プラズマを用いたドライエッチング法にて、ストリート部（チップとして分離する際の分離線）部６ｃに埋まっているＢＣＢの一部４ａを除去し、図２８に示すように新たな分離溝６ｄとした。なお、ドライエッチング法はＩＣＰ法を採用した。
次に、フォトリソ法にて素子１００の表面にレジストパターン、またはハードマスクパターンを形成し、塩素系プラズマを用いたドライエッチング法にて素子１００をエッチングし、図２９に示すように第二クラッド層３１ｃの一部を露出させた。
素子１００のドライエッチング工程後に、図２９に示すようにスパイク状に突起状態になって残ったＢＣＢの一部４ｂを除去して、図３０に示す状態にした。
次に、素子１００の表面にＳｉＯ２膜７を形成し、次いで、図３１に示すように、素子（素子分離端部）１００における露出した活性層３１ｂの側面を被覆し、第一クラッド層３１ａおよび第二クラッド層３１ｃのそれぞれの一部が露出するように加工したＰＳＶパターン膜（ＳｉＯ２膜）７を作製した。ＳｉＯ２膜７はＴＥＯＳとＯ２とを用いたＰ－ＣＶＤ法にて成膜した。
次に、図３２に示すように、ＳｉＯ２膜７の開口部から露出した第１クラッド層３１ａの一部及び第２クラッド層３１ｃの一部のそれぞれに電極８及び９を形成し、熱処理を施してオーミック接触を実現した。電極８及び９はＡｕ系材料を採用した。
以上により、図３２に示す、サファイアウェーハ５にＢＣＢ塗布膜４を介して接合した複数の素子１００を含む接合型半導体ウェーハ１１を製造した。複数の素子１００は、発光層である活性層３１ｂと窓層３２とを有するマイクロＬＥＤ構造体である。
（比較例）
比較例では、図３３～図４０を参照しながら以下に説明する手順で、図４０に示す接合型半導体ウェーハ１１を製造した。
まず、実施例１と同様の手順で、図３３に示すエピタキシャルウェーハ１０を作製した。
次に、実施例１と同様の手順で、エピタキシャルウェーハ１０の化合物半導体機能層３上に、熱硬化型接合部材としてベンゾシクロブテン（ＢＣＢ）をスピンコートし、図３４に示すＢＣＢ塗布膜４を得、次いで、図３５に示す、エピタキシャルウェーハ１０の化合物半導体機能層３とサファイアウェーハ５とをＢＣＢ塗布膜４を介して接合した接合型半導体ウェーハ１１を作製した。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした。
次に、実施例１と同様の手順で、ＧａＡｓ出発基板１を図３６に示すように除去し、次いで、エッチストップ層２を除去して、図３７に示すように、第一クラッド層３１ａを露出させた。
次に、化合物半導体機能層３上に、フォトリソ法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層３１ａからＧａＰ窓層３２までをエッチングし、島状パターンの素子を形成した。更に、島状パターンの素子の表面上にフォトリソ法にてレジストパターンを形成し、塩素系プラズマを用いたドライエッチング法にて素子をエッチングし、図３８に示すように、第二クラッド層３１ｃの一部が露出した素子１００を形成した。
次に、素子１００の表面にＳｉＯ２膜７を形成し、次いで、図３９に示すように、素子１００における露出した活性層の側面を被覆し、第一クラッド層３１ａおよび第二クラッド層３１ｃのそれぞれの一部が露出するように加工したＰＳＶパターン膜（ＳｉＯ２膜）７を作製した。ＳｉＯ２膜７はＴＥＯＳとＯ２とを用いたＰ－ＣＶＤ法にて成膜した。
次に、図４０に示すように、ＳｉＯ２膜７の開口部から露出した第１クラッド層３１ａの一部及び第２クラッド層３１ｃの一部のそれぞれに電極８及び９を形成し、熱処理を施してオーミック接触を実現した。電極８及び９はＡｕ系材料を採用した。
以上により、図４０に示す、サファイアウェーハ５にＢＣＢ塗布膜４を介して接合した、複数の素子１００を含む接合型半導体ウェーハ１１を製造した。複数の素子１００は、発光層である活性層３１ｂと窓層３２とを有するマイクロＬＥＤ構造体である。
以上説明したように、比較例は、ドライエッチング法による分離溝６形成工程後にウェットエッチングを行わない点で、実施例１～３と大きく異なっていた。
［評価］
更に、図４１に、実施例１～３、比較例について電流密度８［Ａ／ｃｍ２］におけるマイクロＬＥＤ１００の一辺のサイズを１５～２５０μｍの間で変化させたときのマイクロＬＥＤサイズと外部量子効率（発光効率）との関係を示す。
図４１から、比較例においては、マイクロＬＥＤサイズが小さくなるにつれて急速に発光効率が低下しているが、実施例１～３においては、低下の程度がおだやか、または変動しないことが分かる。すなわち、本発明によれば、マイクロＬＥＤなどの素子を基板上に作製した際、輝度低下の発生が抑制された素子とすることができる。
実施例１及び３においては、分離溝６をドライエッチングにより形成した後には分離溝６の表面６ａに対するウェットエッチング処理を行ったが、図８又は図２９に示すように第二クラッド層３１ｃの一部を露出するためのドライエッチング後にはウェットエッチング処理を行わなかった。そのため、実施例１及び３においては、活性層３１ｂ側面全てにはウェットエッチング処理が施されていないため、マイクロＬＥＤサイズの小サイズ化に伴い、発光効率の低下傾向が僅かながら生じているが、比較例より、その程度は緩和されていることが分かる。
一方、素子１００のドライエッチング後にウェットエッチング処理を行い、活性層３１ｂの側面全てにウェットエッチング処理が施された実施例２においては、マイクロＬＥＤの小サイズ化に伴う発光効率低下は極めて軽微であることが分かる。
また、実施例２（ウェットエッチング有り）と比較例（ウェットエッチングなし）とについての、一辺１００μｍサイズのダイスの窓層３２と活性層３１ｂとの表面粗さ（単位：ｎｍ）の比較を表１に示す。
Figure 0007367743000001
ウェットエッチングを行った実施例２のＧａＰ窓層３２部のラフネス（表面粗さ）は、ウェットエッチング処理を行っていない比較例のそれと大きな変化はないが、活性層３１ｂ部のラフネスは、ウェットエッチング処理の有無で大きく変化している。これはウェットエッチングにより、活性層３１ｂ部側面の表面がエッチングされたことを示している。
また、図４２に、実施例２の上記条件で、製造する素子１００の一辺１５μｍとして、ウェットエッチングにおけるエッチング代（設計エッチング幅）を変化させた場合の発光効率の変化を示す。
図４２から、エッチング代の増加により、発光効率低下度合いが改善していることが分かる。一方、５０ｎｍ以上のエッチング代では、改善効果は少なくなることが分かる。このことから、５０ｎｍ以上のエッチング代でウェットエッチングを行うことにより、ウェットエッチングによる効果を顕現化できることが判った。ただし、図４２から明らかなように、０ｎｍより大きいエッチング代でウェットエッチングを行えば、ウェットエッチングを行わない（エッチング代：０ｎｍ）の場合よりも、発光効率の低減を抑制できる。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…出発基板、 ２…エッチストップ層、 ３…化合物半導体機能層、 ４…可視光透過性熱硬化性接合材塗布膜（ＢＣＢ塗布膜、接合層）、 ４ａ及び４ｂ…ＢＣＢの一部、 ５…可視光透過性基板（サファイアウェーハ）、 ６及び６ｄ…分離溝、 ６ａ…分離溝の表面、 ６ｂ…分離溝のウェットエッチングされた表面、 ６ｃ…ストリート部、 ７…パッシベーション膜（ＰＳＶパターン膜）、 ８及び９…電極、 １０…エピタキシャルウェーハ、 １１…接合型半導体ウェーハ、 ３１…ダブルヘテロ構造部、 ３１ａ…第一クラッド層、 ３１ｂ…活性層、 ３１ｃ…第二クラッド層、 ３２…窓層、 １００…素子（素子分離端、マイクロＬＥＤ）。

Claims (8)

  1. 接合型半導体ウェーハの製造方法であって、
    出発基板上にエッチストップ層をエピタキシャル成長する工程と、
    エッチストップ層上に化合物半導体機能層をエピタキシャル成長する工程と、
    ドライエッチング法にて、前記化合物半導体機能層に素子を形成するための分離溝を形成する工程と、
    前記分離溝の表面に対してウェットエッチング法でエッチングを行う工程と、
    前記化合物半導体機能層と異なる材料の可視光透過性基板を、可視光透過性熱硬化性接合材を介して、前記化合物半導体機能層と接合する工程と、
    前記出発基板を、前記可視光透過性基板と接合した前記化合物半導体機能層から除去して、接合型半導体ウェーハを得る工程と
    を有し、
    前記ウェットエッチングのエッチング代を５０ｎｍ以上とすることを特徴とする接合型半導体ウェーハの製造方法。
  2. 前記接合する工程と、前記出発基板を除去して接合型半導体ウェーハを得る工程と、前記分離溝を形成する工程と、前記ウェットエッチング法でエッチングを行う工程とを、この第１の順で行うか、又は
    前記分離溝を形成する工程と、前記ウェットエッチング法でエッチングを行う工程と、前記接合する工程と、前記出発基板を除去して接合型半導体ウェーハを得る工程とをこの第２の順で行うことを特徴とする請求項１に記載の接合型半導体ウェーハの製造方法。
  3. 前記分離溝を形成する工程において、前記化合物半導体機能層に前記分離溝を形成して、前記素子の一辺を１００μｍ以下とすることを特徴とする請求項１又は２に記載の接合型半導体ウェーハの製造方法。
  4. 前記素子を発光層と窓層とを有するマイクロＬＥＤ構造体とすることを特徴とする請求項１～３のいずれか一項に記載の接合型半導体ウェーハの製造方法。
  5. 前記可視光透過性基板として、サファイア、石英、ガラス、ＳｉＣ、ＬｉＴａＯ３、及びＬｉＮｂＯ３からなる群より選択されるもの用いることを特徴とする請求項１～４のいずれか一項に記載の接合型半導体ウェーハの製造方法。
  6. 前記可視光透過性熱硬化性接合材として、ＢＣＢ、シリコーン樹脂、エポキシ樹脂、ＳＯＧ、ポリイミド、及びアモルファスフッ素系樹脂からなる群より選択されるものを用いることを特徴とする請求項１～５のいずれか一項に記載の接合型半導体ウェーハの製造方法。
  7. 前記可視光透過性熱硬化性接合材として、厚さが０．０１～０．６μｍのものを用いることを特徴とする請求項１～６のいずれか一項に記載の接合型半導体ウェーハの製造方法。
  8. 前記可視光透過性熱硬化性接合材を熱硬化させないことを特徴とする請求項１～７のいずれか一項に記載の接合型半導体ウェーハの製造方法。
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