JP7400536B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

半導体装置の高集積化及び高機能化が進むにつれ、多くの機能が１つの半導体装置内に内蔵されたＳｏＣ（System on Chip）やＦＰＧＡ（Field-Programmable Gate Array）等の多くの機能を備えた半導体装置が普及している。

このような多くの機能を備えた半導体装置では、機能に応じた信号を入出力するための多くの端子が必要となり、その結果、半導体装置が備える端子の数が増加している。このような半導体装置が備える端子の数の増加は、半導体装置の小型化の観点において弊害となるが故に、半導体装置が備える端子の数の増加に伴い、当該端子を狭ピッチで配置される。

特許文献１には、狭ピッチで配置される端子を備えた半導体装置であって、グラウンド電位などの共通の機能を有する端子を１つの端子群として、個別動作を必要とする端子の周囲に配置することで、狭ピッチで配置される端子を備えた半導体装置における製造上及び実装上の信頼性を向上させる技術が開示されている。

特開２０１８－１５７０９８号公報

しかしながら、特許文献１に記載の発明では、グラウンド電位などの共通の機能を有する端子を１つの端子群として、個別動作を必要とする端子の周囲に配置するが故に、端子群を構成するグラウンド電位などの共通の機能を有する端子の数に余裕を持たせた設計が必要となる。そのため、半導体装置に求められる機能がさらに増加した場合、半導体装置において必要となる端子数が増加し、その結果、半導体装置において端子が実装される面積が肥大化するおそれがある。すなわち、特許文献１に記載の半導体装置では、限られた端子実装面積、及び限られた端子数で多くの機能を実現することができる半導体装置を実現するといった観点において、改善の余地があった。

本発明に係る半導体装置の一態様は、
メモリーコントローラーと、
ＣＰＵと、
外部メモリー群と前記メモリーコントローラーとの間で伝搬する第１信号を入力するための複数のメモリー操作端子を含むメモリー操作端子群と、
前記ＣＰＵからの情報を取得しデバックを行うための複数の検査端子を含む検査端子群と、
一定の電圧値が保持される複数の定電圧端子を含む定電圧端子群と、
前記メモリー操作端子群、前記検査端子群、及び前記定電圧端子群のそれぞれに含まれる端子と異なる端子であって、前記ＣＰＵの動作に伴い電圧値が変化する複数の駆動端子を含む駆動端子群と、
前記メモリー操作端子群、前記検査端子群、前記定電圧端子群、及び前記駆動端子群が
設けられた端子実装面と、
を備え、
前記端子実装面において、
前記検査端子群及び前記定電圧端子群は、前記メモリー操作端子群と前記駆動端子群とを分離するように位置し、
前記メモリー操作端子群は、前記検査端子群及び前記定電圧端子群に含まれない端子と隣り合って位置しない。

半導体装置の機能構成を示す図である。 半導体装置の断面構造を示す図である。 端子実装面に設けられている複数の端子の配置の一例を示す図である。 半導体装置における複数の端子で伝搬する信号を各端子に割り当てた場合の一例を示す図である。 ＩＣチップにおける回路配置の一例を示す図である。 端子実装面に設けられる複数の端子の配置に基づいて実装領域、及び端子実装領域を定める場合について説明するための図である。 第２実施形態の半導体装置における複数の端子で伝搬する信号を各端子に割り当てた場合の一例を示す図である。 第３実施形態の半導体装置における複数の端子で伝搬する信号を各端子に割り当てた場合の一例を示す図である。

以下、本発明の好適な実施形態について図面を用いて説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．第１実施形態
１．１ 半導体装置の機能構成
図１は、半導体装置１の機能構成を示す図である。図１に示すように半導体装置１は、ＣＰＵ（Central Processing Unit）１０、メモリーコントローラー２０、及び通信コントローラー３０を備える。そして、ＣＰＵ１０と、メモリーコントローラー２０及び通信コントローラー３０とは、バス配線１１を介して通信可能に接続されている。また、半導体装置１には、電源電圧としての電圧ＶＤＤと、半導体装置１の基準電位であって例えばグラウンド電位の電圧ＶＳＳとが入力される。

ＣＰＵ１０は、半導体装置１の全体の制御を担う。具体的には、ＣＰＵ１０は、メモリーコントローラー２０を制御する制御信号を出力することで、外部メモリー群２への情報の書込み、及び外部メモリー群２の保持されている情報の読み出しを制御する。

メモリーコントローラー２０は、ＣＰＵ１０から入力される制御信号に基づいて、半導体装置１の外部に設けられた外部メモリー群２に保持されている情報の読み出し、及び外部メモリー群２への情報の書込みを制御するためのメモリー制御信号ＭＣを出力する。

具体的には、外部メモリー群２は、情報を保持する複数のメモリセル回路を備えたＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）を含む。そして、メモリーコントローラー２０にＣＰＵ１０から外部メモリー群２に保持されている情報を読み出すための制御信号が入力された場合、メモリーコントローラー２０は、入力される制御信号に応じて、当該情報が保持されているメモリセル回路にアクセス
するためのメモリー制御信号ＭＣを生成し、外部メモリー群２に出力する。すなわち、メモリーコントローラー２０は、メモリー制御信号ＭＣを用いて、外部メモリー群２に含まれる対応するメモリセル回路にアクセスするとともに、当該メモリセル回路に保持されている情報を読み出す。そして、メモリーコントローラー２０は、外部メモリー群２から読み出した情報を、ＣＰＵ１０に出力する。

また、メモリーコントローラー２０にＣＰＵ１０から外部メモリー群２に新たな情報を保持させるための制御信号が入力された場合、メモリーコントローラー２０は、入力される制御信号に応じて、当該情報を保持するためのメモリセル回路にアクセスするためのメモリー制御信号ＭＣを生成し、外部メモリー群２に出力する。すなわち、メモリーコントローラー２０は、メモリー制御信号ＭＣを用いて、外部メモリー群２に含まれる対応するメモリセル回路にアクセスするとともに、当該メモリセル回路にＣＰＵ１０から供給される情報を保持させる。

ここで、半導体装置１と外部メモリー群２との間で伝搬するメモリー制御信号ＭＣは、外部メモリー群２に含まれるメモリセル回路の数や外部メモリー群に保持される情報量等に応じた複数の信号を含んでいてもよい。すなわち、メモリー制御信号ＭＣは、半導体装置１と外部メモリー群２との間で通信可能に接続された複数の配線及び端子を介して伝搬し、半導体装置１は、メモリー制御信号ＭＣを入力又は出力するための複数の端子を備える。

また、ＣＰＵ１０は、メモリーコントローラー２０を介して外部メモリー群２から読み出された情報に基づく処理を実行し、実行した処理結果に応じた信号を、通信コントローラー３０を介して、半導体装置１の外部に設けられた外部回路３に出力する。

通信コントローラー３０は、高速通信コントローラー３１と低速通信コントローラー３２とを含む。

低速通信コントローラー３２は、数ｋＨｚ～数ＭＨｚの周波数の信号を用いて外部回路３との間でデータ転送が可能な通信方式に準拠した信号を生成するための回路を含む。そして、低速通信コントローラー３２は、ＣＰＵ１０から入力された信号を、当該通信方式に準拠した信号に変換し、変換した信号を低速通信信号ＬＣとして半導体装置１の外部に設けられた外部回路３に出力する。

このような低速通信コントローラー３２として、本実施形態における半導体装置１は、数１００Ｈｚ～数１００ｋＨＺの周波数でのデータ転送が可能なＵＡＲＴ（Universal Asynchronous Receiver / Transmitter）通信の規格に準拠して通信を制御するＵＡＲＴ通信コントローラー３２ａと、数１００ｋＨｚ～数ＭＨｚの周波数でのデータ転送が可能なＩ２Ｃ（Inter-Integrated Circuit）通信の規格に準拠して通信を制御するＩ２Ｃ通信コントローラー３２ｂとを含む。なお、半導体装置１が備える低速通信コントローラー３２は、数ｋＨｚ～数ＭＨｚの周波数でデータ転送が可能な通信方式であればよく、ＵＡＲＴ通信コントローラー３２ａ、及びＩ２Ｃ通信コントローラー３２ｂに限るものでない。さらに、半導体装置１が備える低速通信コントローラー３２は、２つ以上のＵＡＲＴ通信コントローラー３２ａを含んでもよく、２つ以上のＩ２Ｃ通信コントローラー３２ｂを含んでもよい。

ここで、半導体装置１と外部回路３との間で伝搬する低速通信信号ＬＣは、準拠する通信方式の仕様に応じた複数の信号を含んでもよい。すなわち、低速通信信号ＬＣは、半導体装置１と外部回路３との間で通信可能に接続された複数の配線及び端子を介して伝搬し、半導体装置１は、低速通信信号ＬＣを入力又は出力するための複数の端子を備える。

高速通信コントローラー３１は、低速通信コントローラー３２よりも高い周波数でのデータ転送が可能な通信を制御する。具体的には、高速通信コントローラー３１は、数ＭＨｚ以上の周波数の信号を用いて外部回路３との間でデータ転送が可能な通信方式に準拠した信号を生成するための回路を含む。そして、高速通信コントローラー３１は、ＣＰＵ１０から入力される信号を、当該通信方式に準拠した信号に変換し、変換した信号を高速通信信号ＨＣとして半導体装置１の外部に設けられた外部回路３に出力する。

このような高速通信コントローラー３１として、本実施形態における半導体装置１は、１２ＭＨｚ以上の周波数でのデータ転送が可能なＵＳＢ（Universal Serial Bus）通信の規格に準拠して通信を制御するＵＳＢ通信コントローラー３１ａと、数ＧＨｚ以上の周波数でのデータ転送が可能なＰＣＩｅ（Peripheral Component Interconnect Express）通信を制御するＰＣＩｅ通信コントローラー３１ｂとを含む。なお、半導体装置１が備える高速通信コントローラー３１は、数ＭＨｚ以上の周波数でデータ転送が可能な通信方式であればよく、ＵＳＢ通信コントローラー３１ａ、及びＰＣＩｅ通信コントローラー３１ｂに限るものではない。さらに、半導体装置１が備える高速通信コントローラー３１は、２つ以上のＵＳＢ通信コントローラー３１ａを含んでもよく、２つ以上のＰＣＩｅ通信コントローラー３１ｂを含んでもよい。

ここで、高速通信コントローラー３１は、数ＭＨｚ以上の周波数でデータ転送が可能な通信方式であればよいが、５ＧＨｚ以上の高い周波数でのデータ転送な可能な通信方式に準拠した通信方式を制御するコントローラーであることが好ましい。換言すれば、高速通信コントローラー３１は、５ＧＨｚ以上の周波数で通信を行ってもよい。このような高速通信コントローラー３１としては、５ＧＨｚ以上の周波数でのデータ転送が可能なＵＳＢ３．０の通信規格に準拠したＵＳＢ通信コントローラー３１ａや、上述したＰＣＩｅ通信コントローラー３１ｂ等が挙げられる。

高速通信コントローラー３１におけるデータ転送の周波数が高まることで、高速通信コントローラー３１から出力される信号、及び高速通信コントローラー３１に入力される信号に含まれる単位時間当たりの情報量が増加し、半導体装置１はより多くの機能を実現することが可能となる。しかしながら、高速通信コントローラー３１から出力される通信信号の周波数が高くなると、当該通信信号、及び高速通信コントローラー３１の動作に起因して生じるスイッチングノイズ等によるエレキクロストークが生じるおそれが高まる。このような問題に対して、詳細は後述するが、第１施形態における半導体装置１では、半導体装置１と外部機器とを接続するための複数の端子間における相互干渉を低減することが可能となる。すなわち、高速通信コントローラー３１が、５ＧＨｚ以上の高い周波数で通信を行う場合であっても、高速通信コントローラー３１の動作に伴い生じたノイズが、半導体装置１に影響を及ぼすおそれを低減することができる。

ここで、半導体装置１と外部回路３との間で伝搬する高速通信信号ＨＣは、準拠する通信方式の仕様に応じた複数の信号を含んでもよい。すなわち、高速通信信号ＨＣは、半導体装置１と外部回路３との間で通信可能に接続された複数の配線及び端子を介して伝搬し、半導体装置１は、高速通信信号ＨＣを入力又は出力するための複数の端子を備える。

以上のように半導体装置１の全体の制御を担うＣＰＵ１０は、複数のコアを有し、６４ビット以上の命令セットを実装するマイクロアーキテクチャを含み、１．６ＧＨｚ以上の周波数で駆動してもよい。ここで、上述した性能を満足するＣＰＵ１０には、例えば、ＡＲＭ社からリリースされているＡＲＭアーキテクチャの内、特にアプリケーション用途に用いられることが想定されているＡＲＭｖ７Ａアーキテクチャの機能を承継したプロセッサーであって、具体的には、ＡＲＭ Ｃｏｒｔｅｘ－Ａ１７以降のプロセッサー等が実装
されていてもよい。

ＡＲＭ Ｃｏｒｔｅｘ－Ａ１７は、浮動小数点演算処理部(ＦＰＵ：Floating Point Unit only)が内部に実装されていることで、浮動小数点演算処理部が外部に実装されていた従来のＣＰＵと比較して、処理を実行する際に経由する回路ブロック数が低減される。したがって、大きなデータを処理する場合における半導体装置１の消費電力を低減しつつ、高速に動作することが可能となる。そのため、ＡＲＭ Ｃｏｒｔｅｘ－Ａ１７以降のプロセッサーが実装されたＣＰＵ１０を備えた半導体装置１では、少ない電力でより多くの処理を行いつつ、実装面積を小さくすることができる。そして、詳細は後述するが、本実施形態における半導体装置１では、ＡＲＭ Ｃｏｒｔｅｘ－Ａ１７以降のプロセッサーが実装されたＣＰＵ１０を備えることで、多くの機能を実装することが可能になるとともに、多くの機能を有する半導体装置１と外部機器とを接続するための端子が増加した場合であっても、当該端子間における信号の相互干渉を低減することができる。

また、半導体装置１は、半導体装置１のデバックを行うためのデバック回路４０を備える。デバック回路４０には、外部に設けられたエミュレーター回路４からデータ信号Ｄｉが入力される。そして、デバック回路４０は、入力されるデータ信号Ｄｉに基づいて、半導体装置１及びＣＰＵ１０のデバックを実行するための信号を生成し、ＣＰＵ１０に出力する。

ＣＰＵ１０は、デバック回路４０から入力されるデータ信号Ｄｉに基づく信号に応じた処理を実行し、当該処理結果を示す情報を含む信号をデバック回路４０に出力する。その後、デバック回路４０は、ＣＰＵ１０から入力された情報に応じたデータ信号Ｄｏを生成し、エミュレーター回路４に出力する。そして、エミュレーター回路４は、デバック回路４０から入力されたデータ信号Ｄｏがデバック回路４０に出力したデータ信号Ｄｉに応じた信号であるか否かに基づいて、ＣＰＵ１０を含む半導体装置１が正常であるか否かを判定する。

このようなＣＰＵ１０を含む半導体装置１が正常であるか否かの判定方法は、ＪＴＡＧ（Joint Test Action Group）規格に準拠する方法であることが好ましい。これにより、半導体装置１及びＣＰＵ１０のデバックの信頼性を高めることができる。なお、本実施形態のおけるデバック回路４０は、エミュレーター回路４から入力されるデータ信号Ｄｉに基づいてＪＴＡＧ規格に準拠したテストを行うものとして説明を行う。

ここで、半導体装置１とエミュレーター回路４との間で伝搬するデータ信号Ｄｉ，Ｄｏは、実行される半導体装置１及びＣＰＵ１０のデバックの方法に応じた複数の信号を含んでもよい。例えば、実行される半導体装置１及びＣＰＵ１０のデバックが、上述したＪＴＡＧ規格に準拠した方法で実行される場合、データ信号Ｄｉには、エミュレーター回路４から入力される入力データ信号、検査モードを選択するモード選択信号、クロック信号、及びリセット信号を含む複数の信号が含まれ、データ信号Ｄｏには、デバック結果を示す出力データ信号を含む複数の信号が含まれる。すなわち、データ信号Ｄｉ、及びデータ信号Ｄｏは、半導体装置１とエミュレーター回路４との間で通信可能に接続された複数の配線及び端子を介して伝搬し、半導体装置１は、データ信号Ｄｉ、及びデータ信号Ｄｏを入力又は出力するための複数の端子を備える。

１．２ 半導体装置の構造
次に、半導体装置１の構造の一例について説明する。図２は、半導体装置１の断面構造を示す図である。なお、以下の説明では、図示するように互いに直交するＸ方向、Ｙ方向、及びＺ方向を用いて説明する。また、図示したＸ方向の先端側を＋Ｘ側、起点側を－Ｘ側と称し、Ｙ方向の先端側を＋Ｙ側、起点側を－Ｙ側と称し、Ｚ方向の先端側を＋Ｚ側、
起点側を－Ｚ側と称する場合がある。

図２に示すように、半導体装置１は、プリント配線基板１００、ＩＣチップ６０及び筐体５０を備える。

ＩＣチップ６０には、上述したＣＰＵ１０、メモリーコントローラー２０、通信コントローラー３０、及びデバック回路４０が実装されている。

ＩＣチップ６０の－Ｚ側には、プリント配線基板１００が位置している。そして、ＩＣチップ６０は、接着剤などの接合部材７０を介してプリント配線基板１００に取り付けられている。また、プリント配線基板１００とＩＣチップ６０とは、ボンディングワイヤー８０を介して電気的に接続される。

プリント配線基板１００には、不図示の複数の配線パターンと、不図示の複数の電極とが設けられている。ボンディングワイヤー８０は、プリント配線基板１００の＋Ｚ側の面に形成された不図示の電極と電気的に接続している。また、プリント配線基板１００の－Ｚ側の面に形成された不図示の複数の電極のそれぞれには、端子１１０が設けられている。この複数の端子１１０のそれぞれは、例えば、はんだボールを含む。そして、当該はんだボールにより半導体装置１と半導体装置１の外部に設けられた外部メモリー群２、及び外部回路３が電気的かつ物理的に接続される。すなわち、本実施形態における半導体装置１は、半導体装置１の外部と複数のはんだボールを介して電気的、且つ機械的に接続される所謂ＢＧＡ（Ball Grid Array）パッケージを含んで構成されている。ここで、以下の説明では、複数の端子１１０が設けられたプリント配線基板１００の－Ｚ側の面を端子実装面１０１と称する。

以上のように構成された半導体装置１では、端子実装面１０１に設けられた端子１１０を介して半導体装置１に入力された信号は、プリント配線基板１００に設けられた不図示の電極及び配線パターンと、ボンディングワイヤー８０とを介して伝搬し、ＩＣチップ６０に入力される。また、ＩＣチップ６０から出力された信号は、ボンディングワイヤー８０と、プリント配線基板１００に設けられた不図示の電極及び配線パターンと、端子１１０とを介して、半導体装置１の外部に出力される。すなわち、プリント配線基板１００は、インターポーザ基板として機能する。

筐体５０は、ＩＣチップ６０の＋Ｚ側に位置し、ＩＣチップ６０を覆うようにプリント配線基板１００に接合される。この筐体５０は、エポキシ樹脂などを含み、ＩＣチップ６０を保護する。

１．３ 半導体装置における端子配置
次に、端子実装面１０１に設けられている複数の端子１１０の配置の一例について図３を用いて説明する。図３は、端子実装面１０１に設けられている複数の端子１１０の配置の一例を示す図である。

図３に示すように、端子実装面１０１は、Ｘ方向に沿った方向に延在しＹ方向に沿った方向で向かい合って位置する辺１０２，１０３と、Ｙ方向に沿った方向に延在しＸ方向に沿った方向で向かい合って位置する辺１０４，１０５とを含む。そして、辺１０４は、辺１０２，１０３の双方と交差し、辺１０５は、辺１０２，１０３の双方と交差している。すなわち、端子実装面１０１は、辺１０２～１０５を外周として構成された略矩形状である。ここで、端子実装面１０１に含まれる辺１０５が第１辺の一例であり、辺１０５と交差する辺１０３が第２辺の一例である。

図３には、端子１１０が実装される実装領域１１２を図示している。実装領域１１２は、格子状に設けられた複数の端子実装領域１１４を含む。端子実装領域１１４は、実装領域１１２において、辺１０２に沿った方向に並んで設けられたｍ個の端子実装領域１１４が、辺１０４に沿った方向にｎ組設けられている。すなわち、端子実装面１０１の実装領域１１２には、合計ｎ×ｍ個の端子実装領域１１４が設けられている。なお、図３に示す例では、辺１０２に沿った方向に並んで設けられた１８個の端子実装領域１１４が、辺１０４に沿った方向に１８組設けられているとして図示している。すなわち、図３には、合計３２４個の端子実装領域１１４が図示されている。

ここで、以下の説明において、辺１０２に沿って辺１０４から辺１０５に向かう方向を行方向、辺１０４に沿って辺１０２から辺１０３に向かう方向を列方向と称する場合がある。そして、以下の説明では、複数の端子実装領域１１４の内、行方向に沿ってｉ番目に位置し、且つ列方向に沿ってｊ番目に位置する端子実装領域１１４を端子実装領域１１４－ｉｊと称する場合がある。具体的には、図３にＡとして示す端子実装領域１１４を、端子実装領域１１４－６Ｅと称し、Ｂとして示す端子実装領域１１４を、端子実装領域１１４－１４Ｓと称する場合がある。

端子実装面１０１に設けられる複数の端子１１０のそれぞれは、格子状に設けられた端子実装領域１１４のそれぞれに対応して位置している。ここで、以下の説明では、端子実装領域１１４－ｉｊに位置する端子１１０を端子１１０－ｉｊと称する場合がある。すなわち、図３にＡとして示す端子実装領域１１４－６Ｅに位置する端子１１０を端子１１０－６Ｅと称し、Ｂとして示す端子実装領域１１４－１４Ｓに位置する端子１１０を端子１１０－１４Ｓと称する場合がある。なお、図３に示す端子１１０の配置の一例では、実装領域１１２に含まれる全ての端子実装領域１１４に端子１１０が位置している場合を例示しているが、後述する第３実施形態に示すように、実装領域１１２は、端子１１０が位置しない端子実装領域１１４を含んでもよい。

半導体装置１と外部メモリー群２、外部回路３、及びエミュレーター回路４との間で伝搬するメモリー制御信号ＭＣ、低速通信信号ＬＣ、高速通信信号ＨＣ、データ信号Ｄｉ、及びデータ信号Ｄｏを含む複数の信号と、半導体装置１に入力される電圧ＶＤＤ，ＶＳＳとは、端子実装面１０１に設けられた複数の端子１１０のそれぞれを介して伝搬する。そこで、半導体装置１と外部メモリー群２、外部回路３、及びエミュレーター回路４との間で伝搬する各種信号、及び電圧ＶＤＤ，ＶＳＳが割り当てられる端子１１０の配置の具体例について、図４を用いて説明する。図４は、半導体装置１における複数の端子１１０で伝搬する信号を各端子１１０に割り当てた場合の一例を示す図である。

図４に示すように、端子実装面１０１には、外部メモリー群２とメモリーコントローラー２０との間で伝搬するメモリー制御信号ＭＣを入力するための複数の端子１１０を含むメモリー操作端子群１２１と、高速通信コントローラー３１に含まれるＵＳＢ通信コントローラー３１ａに高速通信信号ＨＣを入力するための複数の端子１１０を含む第１高速通信端子群１２２と、高速通信コントローラー３１に含まれるＰＣＩｅ通信コントローラー３１ｂに高速通信信号ＨＣを入力するための複数の端子１１０を含む第２高速通信端子群１２３と、低速通信コントローラー３２に含まれるＵＡＲＴ通信コントローラー３２ａに低速通信信号ＬＣを入力するための複数の端子１１０を含む第１低速通信端子群１２４と、低速通信コントローラー３２に含まれるＩ２Ｃ通信コントローラー３２ｂに低速通信信号ＬＣを入力するための複数の端子１１０を含む第２低速通信端子群１２５と、ＣＰＵ１０からの情報を取得しデバックを行うための複数の端子１１０を含む検査端子群１２６と、が設けられている。さらに、端子実装面１０１には、外部から入力される信号をＣＰＵ１０に伝搬するためのＣＰＵ入出力端子群１３１と、半導体装置１に電圧ＶＤＤ，ＶＳＳを供給するための複数の端子１１０を含む電源端子群１３２と、一定の電圧値が保持され
ている複数の端子１１０を含む定電圧端子群１３３と、が設けられている。ここで、本実施形態における定電圧端子群１３３に保持される一定の電圧値とは、例えば、グラウンド電位の電圧ＶＳＳである。なお、説明は省略するが、端子実装面１０１には上述した各種信号を入出力するための複数の端子１１０に加えて、クロック信号、その他のアナログ信号及びその他のデジタル信号が入力される複数の端子１１０が設けられていてもよい。

ここで、前述の通り、高速通信コントローラー３１は、ＣＰＵ１０の動作に応じた情報を含む高速通信信号ＨＣを出力し、低速通信コントローラー３２は、ＣＰＵ１０の動作に応じた情報を含む低速通信信号ＬＣを出力する。すなわち、高速通信信号ＨＣ、及び低速通信信号ＬＣは、ＣＰＵ１０の動作に応じて電圧値が変化する。したがって、高速通信コントローラー３１が出力する高速通信信号ＨＣが伝搬する第１高速通信端子群１２２、及び第２高速通信端子群１２３と、低速通信コントローラー３２が出力する低速通信信号ＬＣが伝搬する第１低速通信端子群１２４、及び第２低速通信端子群１２５とは、ＣＰＵ１０の動作に応じて電圧値が変化する。換言すれば、第１高速通信端子群１２２、及び第２高速通信端子群１２３と、第１低速通信端子群１２４、及び第２低速通信端子群１２５とは、メモリー操作端子群１２１、検査端子群１２６、及び定電圧端子群１３３のそれぞれに含まれる端子と異なり、ＣＰＵ１０の動作に伴い電圧値が変化する複数の端子１１０を含む。

メモリー操作端子群１２１は、端子実装面１０１の辺１０３側の領域に位置する複数の端子１１０を含む。具体的には、メモリー操作端子群１２１は、実装領域１１２に含まれる複数の端子実装領域１１４の内、実装領域１１２の最も辺１０３側に位置する端子実装領域１１４－１Ｔ～１１４－１８Ｔに配置された端子１１０－１Ｔ～１１０－１８Ｔと、端子実装領域１１４－１Ｔ～１１４－１８Ｔのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｓ～１１４－１８Ｓに位置する端子１１０－１Ｓ～１１０－１８Ｓと、端子実装領域１１４－１Ｓ～１１４－１８Ｓのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｒ～１１４－１８Ｒに位置する端子１１０－１Ｒ～１１０－１８Ｒと、端子実装領域１１４－１Ｒ～１１４－１８Ｒのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｑ～１１４－１８Ｑに位置する端子１１０－１Ｑ～１１０－１８Ｑと、端子実装領域１１４－１Ｑ～１１４－１８Ｑのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｐ～１１４－１８Ｐに位置する端子１１０－１Ｐ～１１０－１８Ｐと、端子実装領域１１４－１Ｐ～１１４－１８Ｐのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｎ～１１４－１８Ｎに位置する端子１１０－１Ｎ～１１０－１８Ｎと、を含む。

以上のように、メモリー操作端子群１２１に含まれる複数の端子１１０の内、端子１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔは、端子実装面１０１の外周の１つである辺１０４と隣り合って位置し、端子１１０－１Ｔ～１１０－１８Ｔは、端子実装面１０１の外周の１つである辺１０３と隣り合って位置し、端子１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔは、端子実装面１０１の外周の１つである辺１０５と隣り合って位置している。すなわち、メモリー操作端子群１２１に含まれる複数の端子１１０の内の少なくとも１つの端子１１０は、端子実装面１０１の外周と隣り合って位置し、より具体的には、メモリー操作端子群１２１に含まれる複数の端子１１０の内の端子１１０－１Ｔ～１１０－１８Ｔは、端子実装面１０１の辺１０３と隣り合って位置している。

ここで、端子１１０－１Ｔ～１１０－１８Ｔのそれぞれと、端子実装面１０１の辺１０３とが隣り合って位置しているとは、端子１１０－１Ｔ～１１０－１８Ｔが実装される端子実装領域１１４－１Ｔ～１１４－１８Ｔと端子実装面１０１の辺１０３との間に、端子１１０が設けられ得る端子実装領域１１４が位置しないことを意味し、具体的には、端子
１１０－１Ｔ～１１０－１８Ｔの少なくともいずれかは、端子実装面１０１に設けられた複数の端子１１０の内、最も辺１０３の近傍に位置していることを意味し、端子１１０－１Ｔ～１１０－１８Ｔの少なくともいずれかが位置する端子実装領域１１４が、端子実装面１０１に設けられた複数の端子実装領域１１４の内、最も辺１０３の近傍に位置していることを意味する。

そして、メモリー操作端子群１２１に含まれる複数の端子１１０のそれぞれには、外部メモリー群２に含まれる対応するメモリセル回路とメモリーコントローラー２０との間で伝搬するメモリー制御信号ＭＣが伝搬する。なお、メモリー操作端子群１２１は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。

ここで、メモリー操作端子群１２１に含まれる複数の端子１１０である端子１１０－１Ｎ～１１０－１８Ｎ，１１０－１Ｐ～１１０－１８Ｐ，１１０－１Ｑ～１１０－１８Ｑ，１１０－１Ｒ～１１０－１８Ｒ，１１０－１Ｓ～１１０－１８Ｓ，１１０－１Ｔ～１１０－１８Ｔが複数のメモリー操作端子の一例であり、端子１１０－１Ｔ～１１０－１８Ｔの少なくともいずれかが第１メモリー操作端子の一例である。

定電圧端子群１３３は、メモリー操作端子群１２１の辺１０２側の領域に位置する複数の端子１１０を含む。具体的には、定電圧端子群１３３は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１Ｍ～１１４－１３Ｍに位置する端子１１０－１Ｍ～１１０－１３Ｍを含む。そして、定電圧端子群１３３に含まれる複数の端子１１０のそれぞれには、電圧値がグラウンド電位で一定の電圧ＶＳＳが保持されている。ここで、定電圧端子群１３３に含まれる複数の端子１１０である端子１１０－１Ｍ～１１０－１３Ｍが複数の定電圧端子の一例である。

検査端子群１２６は、メモリー操作端子群１２１の辺１０２側の領域であって、定電圧端子群１３３の辺１０５側の領域に位置する複数の端子１１０を含む。具体的には、検査端子群１２６は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１４Ｍ～１１４－１８Ｍに位置する端子１１０－１４Ｍ～１１０－１８Ｍを含む。すなわち、端子１１０－１４Ｍ～１１０－１８Ｍは、端子実装面１０１において、行方向に並んで位置している。

そして、検査端子群１２６に含まれる複数の端子１１０のそれぞれには、データ信号Ｄｉ，Ｄｏとして、デバック回路４０とエミュレーター回路４との間で伝搬するＪＴＡＧの規格に準拠した信号が伝搬する。すなわち、端子１１０－１４Ｍ～１１０－１８Ｍには、ＪＴＡＧ規格に準拠したデバックを実行するための信号が入力される。この場合において、検査端子群１２６に含まれる複数の端子１１０の内、端子１１０－１８Ｍは、端子実装面１０１の辺１０５と隣り合って位置している。

ここで、端子１１０－１８Ｍと、端子実装面１０１の辺１０５とが隣り合って位置しているとは、端子１１０－１８Ｍが実装される端子実装領域１１４－１８Ｍと端子実装面１０１の辺１０５との間に、端子１１０が設けられ得る端子実装領域１１４が位置しないことを意味し、具体的には、端子１１０－１８Ｍは、端子実装面１０１に設けられた複数の端子１１０の内、最も辺１０５の近傍に位置していることを意味し、端子１１０－１８Ｍが位置する端子実装領域１１４が、端子実装面１０１に設けられた複数の端子実装領域１１４の内、最も辺１０５の近傍に位置していることを意味する。

また、行方向に並んで位置している検査端子群１２６に含まれる複数の端子１１０の内、端子１１０－１４Ｍは、定電圧端子群１３３に含まれる複数の端子１１０の内の端子１
１０－１３Ｍと隣り合って位置している。したがって、定電圧端子群１３３に含まれる端子１１０－１Ｍ～１１０－１３Ｍと検査端子群１２６に含まれる端子１１０－１４Ｍ～１１０－１８Ｍとは、端子実装面１０１において、辺１０４から辺１０５に向かう行方向に沿って並んで位置している。この場合において、定電圧端子群１３３に含まれる端子１１０－１Ｍ～１１０－１３Ｍ、及び検査端子群１２６に含まれる端子１１０－１４Ｍ～１１０－１８Ｍは、メモリー操作端子群１２１に含まれる複数の端子１１０の内の、端子１１０－１Ｎ～１１０－１８Ｎと隣り合って位置している。すなわち、検査端子群１２６に含まれる複数の端子１１０の内の端子１１０－１４Ｍは、定電圧端子群１３３に含まれる複数の端子１１０の内の端子１１０－１３Ｍ、及びメモリー操作端子群１２１に含まれる複数の端子１１０の内の端子１１０－１４Ｎと隣り合って位置している。換言すれば、検査端子群１２６に含まれる複数の端子１１０の内の端子１１０－１４Ｍは、定電圧端子群１３３に含まれる複数の端子１１０の内の端子１１０－１３Ｍ、及びメモリー操作端子群１２１に含まれる複数の端子１１０の内の端子１１０－１４Ｎと隣り合って位置している。

ここで、検査端子群１２６に含まれる複数の端子１１０である端子１１０－１４Ｍ～１１０－１８Ｍが複数の検査端子の一例であり、端子１１０－１８Ｍが第１検査端子の一例であり、端子１１０－１４Ｍが第２検査端子の一例である。そして、検査端子群１２６に含まれる端子１１０－１４Ｍと隣り合って位置する定電圧端子群１３３に含まれる端子１１０－１３Ｍが第１定電圧端子の一例であり、メモリー操作端子群１２１に含まれる端子１１０－１４Ｎが第２メモリー操作端子の一例である。なお、検査端子群１２６は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。

第１高速通信端子群１２２は、行方向に沿って並んで位置している定電圧端子群１３３、及び検査端子群１２６の辺１０２側の領域であって、端子実装面１０１の辺１０５側の領域に位置する複数の端子１１０を含む。そして、端子実装面１０１において、Ｙ方向に沿った方向において第１高速通信端子群１２２に含まれる複数の端子１１０の少なくとも一部と、メモリー操作端子群１２１に含まれる複数の端子１１０の少なくとも一部との間に、検査端子群１２６に含まれる複数の端子１１０の少なくとも一部が位置する。

具体的には、第１高速通信端子群１２２は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１３Ｌ～１１４－１８Ｌに位置する端子１１０－１３Ｌ～１１０－１８Ｌと、端子実装領域１１４－１３Ｋ～１１４－１８Ｋに位置する端子１１０－１３Ｋ～１１０－１８Ｋと、を含む。そして、端子実装面１０１において、検査端子群１２６に含まれる端子１１０－１４Ｍ～１１０－１８Ｍが、Ｙ方向に沿った方向においてメモリー操作端子群１２１に含まれる端子１１０－１４Ｎ～１１０－１８Ｎと
第１高速通信端子群１２２に含まれる端子１１０－１４Ｌ～１１０－１８Ｌとの間に位置するように第１高速通信端子群１２２に位置している。

また、第１高速通信端子群１２２に含まれる複数の端子１１０の内、端子１１０－１８Ｋ，１１０－１８Ｌは、端子実装面１０１の外周の１つである辺１０５と隣り合って位置している。すなわち、第１高速通信端子群１２２に含まれる複数の端子１１０の内の端子１１０－１８Ｋ，１１０－１８Ｌは、端子実装面１０１の外周と隣り合って位置し、詳細には、第１高速通信端子群１２２に含まれる端子１１０－１８Ｋ，１１０－１８Ｌは、端子実装面１０１の辺１０５と隣り合って位置している。

ここで、端子１１０－１８Ｋ，１１０－１８Ｌのそれぞれと、端子実装面１０１の辺１０５とが隣り合って位置しているとは、端子１１０－１８Ｋ，１１０－１８Ｌのそれぞれが実装される端子実装領域１１４－１８Ｋ～１１４－１８Ｌと端子実装面１０１の辺１０５との間に、端子１１０が設けられ得る端子実装領域１１４が位置していないことを意味
する。

ここで、端子１１０－１８Ｋ，１１０－１８Ｌと、端子実装面１０１の辺１０５とが隣り合って位置しているとは、端子１１０－１８Ｋ，１１０－１８Ｌが実装される端子実装領域１１４－１８Ｋ，１１４－１８Ｌと端子実装面１０１の辺１０５との間に、端子１１０が設けられ得る端子実装領域１１４が位置しないことを意味し、具体的には、端子１１０－１８Ｋ，１１０－１８Ｌは、端子実装面１０１に設けられた複数の端子１１０の内、最も辺１０５の近傍に位置していることを意味し、端子１１０－１８Ｋ，１１０－１８Ｌが位置する端子実装領域１１４が、端子実装面１０１に設けられた複数の端子実装領域１１４の内、最も辺１０５の近傍に位置していることを意味する。

そして、第１高速通信端子群１２２に含まれる複数の端子１１０のそれぞれには、高速通信コントローラー３１に含まれるＵＳＢ通信コントローラー３１ａと外部回路３との間で伝搬するＵＳＢ通信の規格に準拠した複数の信号が高速通信信号ＨＣとして入力される。なお、第１高速通信端子群１２２は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。

ここで、検査端子群１２６に含まれる複数の端子１１０の内の端子１１０－１４Ｍ～１１０－１８Ｍのいずれかが第３検査端子の一例であり、メモリー操作端子群１２１に含まれる複数の端子１１０の内の端子１１０－１４Ｎ～１１０－１８Ｎのいずれかが第３メモリー操作端子の一例である。そして、メモリーコントローラー２０と外部メモリー群２との間で伝搬するメモリー制御信号ＭＣが第１信号の一例である。

ＣＰＵ入出力端子群１３１は、第１高速通信端子群１２２の辺１０２側の領域に位置する複数の端子１１０を含む。具体的には、ＣＰＵ入出力端子群１３１は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１３Ｇ～１１４－１８Ｇ，１１４－１３Ｈ～１１４－１８Ｈ，１１４－１３Ｊ～１１４－１８Ｊのそれぞれに位置する端子１１０－１３Ｇ～１１０－１８Ｇ，１１０－１３Ｈ～１１０－１８Ｈ，１１０－１３Ｊ～１１０－１８Ｊを含む。そして、ＣＰＵ入出力端子群１３１に含まれる複数の端子１１０のそれぞれには、ＣＰＵ１０に入力される制御信号、及びＣＰＵ１０から半導体装置１の外部に出力される信号が伝搬する。なお、ＣＰＵ入出力端子群１３１は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。

電源端子群１３２は、第１高速通信端子群１２２及びＣＰＵ入出力端子群１３１の辺１０４側の領域に位置する複数の端子１１０を含む。具体的には、電源端子群１３２は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－７Ｇ～１１４－１２Ｇ，１１４－７Ｈ～１１４－１２Ｈ，１１４－７Ｊ～１１４－１２Ｊ、１１４－７Ｋ～１１４－１２Ｋ，１１４－７Ｌ～１１４－１２Ｌ，１１４－７Ｍ～１１４－１２Ｍのそれぞれに位置する端子１１０－７Ｇ～１１０－１２Ｇ，１１０－７Ｈ～１１０－１２Ｈ，１１０－７Ｊ～１１０－１２Ｊ、１１０－７Ｋ～１１０－１２Ｋ，１１０－７Ｌ～１１０－１２Ｌ，１１０－７Ｍ～１１０－１２Ｍを含む。そして、電源端子群１３２に含まれる複数の端子１１０のそれぞれには、半導体装置１の電源電圧としての電圧ＶＤＤ、及び半導体装置１の基準電位としての電圧ＶＳＳとが入力される。

第１低速通信端子群１２４は、ＣＰＵ入出力端子群１３１の辺１０２側の領域であって、端子実装面１０１の辺１０５側の領域に位置する複数の端子１１０を含む。具体的には、第１低速通信端子群１２４は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１７Ａ，１１４－１８Ａ，１１４－１７Ｂ，１１４－１８Ｂ，１１４－１７Ｃ，１１４－１８Ｃ，１１４－１７Ｄ，１１４－１８Ｄ，１１４－１７Ｅ，
１１４－１８Ｅ，１１４－１７Ｆ，１１４－１８Ｆのそれぞれに位置する端子１１０－１７Ａ，１１０－１８Ａ，１１０－１７Ｂ，１１０－１８Ｂ，１１０－１７Ｃ，１１０－１８Ｃ，１１０－１７Ｄ，１１０－１８Ｄ，１１０－１７Ｅ，１１０－１８Ｅ，１１０－１７Ｆ，１１０－１８Ｆを含む。そして、第１低速通信端子群１２４に含まれる複数の端子１１０のそれぞれには、低速通信コントローラー３２に含まれるＵＡＲＴ通信コントローラー３２ａと外部回路３との間で伝搬するＵＡＲＴ通信の規格に準拠した複数の信号が低速通信信号ＬＣとして入力される。なお、第１低速通信端子群１２４は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。

第２高速通信端子群１２３は、電源端子群１３２及びＣＰＵ入出力端子群１３１の辺１０２側の領域であって、第１低速通信端子群１２４の辺１０４側の領域に位置する複数の端子１１０を含む。具体的には、第２高速通信端子群１２３は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１１Ａ～１１４－１６Ａ，１１４－１１Ｂ～１１４－１６Ｂ，１１４－１１Ｃ～１１４－１６Ｃ，１１４－１１Ｄ～１１４－１６Ｄ，１１４－１１Ｅ～１１４－１６Ｅ，１１４－１１Ｆ～１１４－１６Ｆのそれぞれに位置する端子１１０－１１Ａ～１１０－１６Ａ，１１０－１１Ｂ～１１０－１６Ｂ，１１０－１１Ｃ～１１０－１６Ｃ，１１０－１１Ｄ～１１０－１６Ｄ，１１０－１１Ｅ～１１０－１６Ｅ，１１０－１１Ｆ～１１０－１６Ｆを含む。

そして、第２高速通信端子群１２３に含まれる複数の端子１１０のそれぞれには、高速通信コントローラー３１に含まれるＰＣＩｅ通信コントローラー３１ｂと外部回路３との間で伝搬するＰＣＩｅ通信の規格に準拠した複数の信号が高速通信信号ＨＣとして入力される。なお、第２高速通信端子群１２３は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。

ここで、図４に示すように、端子実装面１０１において、検査端子群１２６に含まれる端子１１０－１４Ｍ～１１０－１６Ｍは、Ｙ方向に沿ってメモリー操作端子群１２１に含まれる端子１１０－１４Ｎ～１１０－１６Ｎと第２高速通信端子群１２３に含まれる端子１１０－１４Ｆ～１１０－１６Ｆとの間に位置している。

第２低速通信端子群１２５は、電源端子群１３２の辺１０２側の領域であって、第２高速通信端子群１２３の辺１０４側の領域に位置する複数の端子１１０を含む。具体的には、第２低速通信端子群１２５は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－７Ａ～１１４－１０Ａ，１１４－７Ｂ～１１４－１０Ｂ，１１４－７Ｃ～１１４－１０Ｃ，１１４－７Ｄ～１１４－１０Ｄ，１１４－７Ｅ～１１４－１０Ｅ，１１４－７Ｆ～１１４－１０Ｆのそれぞれに位置する端子１１０－７Ａ～１１０－１０Ａ，１１０－７Ｂ～１１０－１０Ｂ，１１０－７Ｃ～１１０－１０Ｃ，１１０－７Ｄ～１１０－１０Ｄ，１１０－７Ｅ～１１０－１０Ｅ，１１０－７Ｆ～１１０－１０Ｆを含む。

そして、第２低速通信端子群１２５に含まれる複数の端子１１０のそれぞれには、低速通信コントローラー３２に含まれるＩ２Ｃ通信コントローラー３２ｂと外部回路３との間で伝搬するＩ２Ｃ通信の規格に準拠した複数の信号が低速通信信号ＬＣとして入力される。なお、第２低速通信端子群１２５には、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０が含まれてもよい。

以上のように複数の端子１１０が設けられた端子実装面１０１において、メモリー操作
端子群１２１に含まれる複数の端子１１０の内、メモリー操作端子群１２１の－Ｘ側に位置する端子１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔは、端子実装面１０１の辺１０４と隣り合って位置し、メモリー操作端子群１２１の＋Ｘ側に位置する端子１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔは、端子実装面１０１の辺１０５と隣り合って位置し、メモリー操作端子群１２１の＋Ｙ側に位置する端子１１０－１Ｔ～１１０－１８Ｔは、端子実装面１０１の辺１０３と隣り合って位置している。そして、メモリー操作端子群１２１の－Ｙ側に位置する端子１１０－１Ｎ～１１０－１８Ｎの内、端子１１０－１Ｎ～１１０－１３Ｎは、定電圧端子群１３３に含まれる端子１１０－１Ｍ～１１０－１３Ｍと隣り合って位置し、メモリー操作端子群１２１の－Ｙ側に位置する端子１１０－１Ｎ～１１０－１８Ｎの内、端子１１０－１４Ｎ～１１０－１８Ｎは、検査端子群１２６に含まれる端子１１０－１４Ｍ～１１０－１８Ｍと隣り合って位置している。

すなわち、メモリー操作端子群１２１に含まれる複数の端子１１０は、検査端子群１２６及び定電圧端子群１３３のそれぞれに含まれない端子１１０とは隣り合って位置していない。換言すれば、メモリー操作端子群１２１は、検査端子群１２６及び定電圧端子群１３３のそれぞれに含まれない端子１１０とは隣り合って位置していない。

また、端子実装面１０１において、メモリー操作端子群１２１は、検査端子群１２６及び定電圧端子群１３３の＋Ｙ側に位置し、ＣＰＵ１０の動作に応じて電圧値が変化する信号が伝搬する複数の端子１１０を有する第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５は、検査端子群１２６及び定電圧端子群１３３の＋Ｙ側に位置している。すなわち、検査端子群１２６及び定電圧端子群１３３は、メモリー操作端子群１２１と第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５とを分離するように位置している。

ここで、ＣＰＵ１０の動作に応じて電圧値が変化する信号が伝搬する複数の端子１１０を有する第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５が駆動端子群の一例であり、第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５に含まれる複数の端子１１０が複数の駆動端子の一例である。

そして、第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５に含まれる複数の端子１１０の内、高速通信コントローラー３１に含まれるＵＳＢ通信コントローラー３１ａに入力される高速通信信号ＨＣが伝搬する第１高速通信端子群１２２に含まれる複数の端子１１０、及びＰＣＩｅ通信コントローラー３１ｂに入力される高速通信信号ＨＣが伝搬する第２高速通信端子群１２３に含まれる複数の端子１１０の内の少なくともいずれかが第２駆動端子の一例であり、高速通信信号ＨＣが第２信号の一例である。

さらに、第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５に含まれる複数の端子１１０の内、端子１１０－１４Ａ～１１０－１８Ａ，１１０－１４Ｂ～１１０－１８Ｂ，１１０－１４Ｃ～１１０－１８Ｃ，１１０－１４Ｄ～１１０－１８Ｄ，１１０－１４Ｅ～１１０－１８Ｅ，１１０－１４Ｆ～１１０－１８Ｆ，１１０－１４Ｇ～１１０－１８Ｇ，１１０－１４Ｈ～１１０－１８Ｈ，１１０－１４Ｊ～１１０－１８Ｊ，１１０－１４Ｋ～１１０－１８Ｋ，１１０－１４Ｌ～１１０－１８Ｌの少なくともいずれかが第１駆動端子の一例である。

１．４ 半導体装置における端子配置と回路配置との関係
次に、端子実装面１０１における複数の端子１１０の配置と、ＩＣチップ６０に設けられた回路の配置との関係について説明する。図５は、ＩＣチップ６０における回路配置の一例を示す図である。なお、図５では、半導体装置１を端子実装面１０１側から見た場合におけるＩＣチップ６０の回路配置を示している。また、図５には、端子実装面１０１及び端子実装面１０１に設けられた端子１１０を破線で示している。

図５に示すように、ＩＣチップ６０は、Ｘ方向に沿った方向に延在しＹ方向に沿った方向で向かい合って位置する辺６２，６３と、Ｙ方向に沿った方向に延在しＸ方向に沿った方向で向かい合って位置する辺６４，６５とを含む。そして、辺６４は、辺６２，６３の双方と交差し、辺６５は、辺６２，６３の双方と交差している。すなわち、ＩＣチップ６０は、辺６２～６５を外周として構成された略矩形状である。そして、ＩＣチップ６０は、辺６２が端子実装面１０１の辺１０２側、辺６３が端子実装面１０１の辺１０３側、辺６４が端子実装面１０１の辺１０４側、辺６５が端子実装面１０１の辺１０５側となるように、端子実装面１０１を含むプリント配線基板１００に取り付けられている。

ＩＣチップ６０には、前述したＣＰＵ１０、メモリーコントローラー２０、ＵＳＢ通信コントローラー３１ａ、ＰＣＩｅ通信コントローラー３１ｂ、ＵＡＲＴ通信コントローラー３２ａ、Ｉ２Ｃ通信コントローラー３２ｂ、及びデバック回路４０を含む複数の回路が設けられている。なお、ＩＣチップ６０には、上述した回路以外の回路が設けられていてもよい。

メモリーコントローラー２０は、ＩＣチップ６０の辺６３側の領域に位置し、辺６３に沿った方向に延在している。すなわち、ＩＣチップ６０において、メモリーコントローラー２０は、ＩＣチップ６０の辺６２よりも辺６３の近傍であって、辺６３に沿うように位置している。また、前述のとおりＩＣチップ６０は、辺６３が端子実装面１０１の辺１０３側に位置するようにプリント配線基板１００に取り付けられている。したがって、メモリーコントローラー２０は、ＩＣチップ６０において、端子実装面１０１の辺１０３の近傍の領域に位置しているともいえる。換言すれば、半導体装置１において、メモリーコントローラー２０は、メモリーコントローラー２０と辺１０３との最短距離が、メモリーコントローラー２０と辺１０２との最短距離よりも短い位置に設けられている。

ここで、前述の通り外部メモリー群２に含まれるメモリセル回路とメモリーコントローラー２０との間で伝搬するメモリー制御信号ＭＣが入力される複数の端子１１０を含むメモリー操作端子群１２１も、端子実装面１０１の辺１０３の近傍の領域に位置している。よって、メモリー制御信号ＭＣが入力されメモリー操作端子群１２１とメモリーコントローラー２０とを電気的に接続する配線の配線長を短くすることが可能となる。その結果、メモリーコントローラー２０と外部メモリー群２との間で伝搬するメモリー制御信号ＭＣに対して配線インピーダンスが寄与するおそれが低減し、伝搬されるメモリー制御信号ＭＣの信号精度が向上する。

デバック回路４０は、ＩＣチップ６０においてメモリーコントローラー２０の辺６２の領域であって、ＩＣチップ６０の辺６５側の領域に位置している。すなわち、ＩＣチップ６０において、デバック回路４０は、ＩＣチップ６０の辺６４よりも辺６５の近傍に位置している。また、前述のとおりＩＣチップ６０は、辺６５が端子実装面１０１の辺１０５側に位置するようにプリント配線基板１００に取り付けられている。したがって、デバック回路４０は、ＩＣチップ６０において、端子実装面１０１の辺１０５の近傍の領域に位置しているともいえる。換言すれば、半導体装置１において、デバック回路４０は、デバック回路４０と辺１０５との最短距離が、デバック回路４０と辺１０４との最短距離よりも短い位置に設けられている。

ここで、前述の通りエミュレーター回路４とデバック回路４０との間で伝搬するデータ信号Ｄｉ，Ｄｏが伝搬する複数の端子１１０を含む検査端子群１２６も、端子実装面１０１の辺１０５の近傍の領域に位置している。よって、データ信号Ｄｉ，Ｄｏが伝搬し、検査端子群１２６とデバック回路４０とを電気的に接続する配線の配線長を短くすることが可能となる。その結果、デバック回路４０とエミュレーター回路４との間で伝搬するデータ信号Ｄｉ，Ｄｏに対して配線インピーダンスが寄与するおそれが低減し、伝搬されるデータ信号Ｄｉ，Ｄｏの信号精度が向上する。

ＵＳＢ通信コントローラー３１ａは、ＩＣチップ６０においてデバック回路４０の辺６２の領域であって、ＩＣチップ６０の辺６５側の領域に位置している。すなわち、ＩＣチップ６０において、ＵＳＢ通信コントローラー３１ａは、メモリーコントローラー２０の辺６２側の領域であって、ＩＣチップ６０の辺６４よりも辺６５の近傍に位置している。また、前述のとおりＩＣチップ６０は、辺６２が端子実装面１０１の辺１０２側に位置し、辺６３が端子実装面１０１の辺１０３側に位置し、辺６５が端子実装面１０１の辺１０５側に位置するようにプリント配線基板１００に取り付けられている。したがって、ＵＳＢ通信コントローラー３１ａは、ＩＣチップ６０において、メモリーコントローラー２０の辺１０２側の領域であって、端子実装面１０１の辺１０５の近傍の領域に位置しているともいえる。換言すれば、半導体装置１において、ＵＳＢ通信コントローラー３１ａは、辺１０２と向かい合って位置する辺１０３とメモリーコントローラー２０との最短距離が、辺１０３とＵＳＢ通信コントローラー３１ａとの最短距離よりも短く、且つＵＳＢ通信コントローラー３１ａと辺１０５との最短距離が、ＵＳＢ通信コントローラー３１ａと辺１０４との最短距離よりも短い位置に設けられている。

ここで、前述の通り外部回路３とＵＳＢ通信コントローラー３１ａとの間で伝搬する高速通信信号Ｈが入力する複数の端子１１０を含む第１高速通信端子群１２２も、端子実装面１０１の辺１０５の近傍の領域に位置している。よって、高速通信信号Ｈが伝搬し、第１高速通信端子群１２２とＵＳＢ通信コントローラー３１ａとを電気的に接続する配線の配線長を短くすることが可能となる。その結果、ＵＳＢ通信コントローラー３１ａと外部回路３との間で伝搬する高速通信信号Ｈに対して配線インピーダンスが寄与するおそれが低減し、伝搬される高速通信信号Ｈの信号精度が向上する。

ＣＰＵ１０は、ＩＣチップ６０においてＵＳＢ通信コントローラー３１ａの辺６２の領域であって、ＩＣチップ６０の辺６５側の領域に位置している。すなわち、ＩＣチップ６０において、ＣＰＵ１０は、ＩＣチップ６０の辺６４よりも辺６５の近傍に位置している。また、前述のとおりＩＣチップ６０は、辺６５が端子実装面１０１の辺１０５側に位置するようにプリント配線基板１００に取り付けられている。したがって、ＣＰＵ１０は、ＩＣチップ６０において、端子実装面１０１の辺１０５の近傍の領域に位置しているともいえる。換言すれば、半導体装置１において、ＣＰＵ１０は、ＣＰＵ１０と辺１０５との最短距離が、ＣＰＵ１０と辺１０４との最短距離よりも短い位置に設けられている。

ここで、前述の通りＣＰＵ１０に入力される信号、又はＣＰＵ１０から出力される信号が入力する複数の端子１１０を含むＣＰＵ入出力端子群１３１も、端子実装面１０１の辺１０５の近傍の領域に位置している。よって、前述の通りＣＰＵ１０に入力される信号、又はＣＰＵ１０から出力される信号が伝搬し、ＣＰＵ入出力端子群１３１とＣＰＵ１０とを電気的に接続する配線の配線長を短くすることが可能となる。その結果、ＣＰＵ１０に入力される信号、又はＣＰＵ１０から出力される信号に対して配線インピーダンスが寄与するおそれが低減し、伝搬されるＣＰＵ１０に入力される信号、又はＣＰＵ１０から出力される信号の信号精度が向上する。

ＵＡＲＴ通信コントローラー３２ａは、ＩＣチップ６０においてＣＰＵ１０の辺６２の
領域であって、ＩＣチップ６０の辺６５側の領域、且つＩＣチップ６０の辺６２側の領域に位置している。すなわち、ＩＣチップ６０において、ＵＡＲＴ通信コントローラー３２ａは、ＩＣチップ６０の辺６４よりも辺６５の近傍であって、辺６３よりも辺６２の近傍に位置している。また、前述のとおりＩＣチップ６０は、辺６５が端子実装面１０１の辺１０５側に位置し、辺６２が端子実装面１０１の辺１０２側に位置するようにプリント配線基板１００に取り付けられている。したがって、ＵＡＲＴ通信コントローラー３２ａは、ＩＣチップ６０において、端子実装面１０１の辺１０５の近傍の領域であって、端子実装面１０１の辺１０２の近傍の領域に位置しているともいえる。換言すれば、半導体装置１において、ＵＡＲＴ通信コントローラー３２ａは、ＵＡＲＴ通信コントローラー３２ａと辺１０５との最短距離が、ＵＡＲＴ通信コントローラー３２ａと辺１０４との最短距離よりも短い位置であって、ＵＡＲＴ通信コントローラー３２ａと辺１０２との最短距離が、ＵＡＲＴ通信コントローラー３２ａと辺１０３との最短距離よりも短い位置に設けられている。

ここで、前述の通り外部回路３とＵＡＲＴ通信コントローラー３２ａとの間で伝搬する低速通信信号ＬＣが入力する複数の端子１１０を含む第１低速通信端子群１２４も、端子実装面１０１の辺１０５の近傍であって、端子実装面１０１の辺１０２の近傍の領域に位置している。よって、低速通信信号ＬＣが伝搬し、第１低速通信端子群１２４とＵＡＲＴ通信コントローラー３２ａとを電気的に接続する配線の配線長を短くすることが可能となる。その結果、ＵＡＲＴ通信コントローラー３２ａと外部回路３との間で伝搬する低速通信信号ＬＣに対して配線インピーダンスが寄与するおそれが低減し、伝搬される低速通信信号ＬＣの信号精度が向上する。

ＰＣＩｅ通信コントローラー３１ｂは、ＩＣチップ６０の辺６２側の領域であって、ＩＣチップ６０においてＣＰＵの辺６２側の領域、且つＵＡＲＴ通信コントローラー３２ａの辺６４側の領域に位置している。すなわち、ＩＣチップ６０において、ＰＣＩｅ通信コントローラー３１ｂは、ＩＣチップ６０の辺６３よりも辺６２の近傍に位置している。また、前述のとおりＩＣチップ６０は、辺６２が端子実装面１０１の辺１０２側に位置するようにプリント配線基板１００に取り付けられている。したがって、ＰＣＩｅ通信コントローラー３１ｂは、ＩＣチップ６０において、端子実装面１０１の辺１０２の近傍の領域に位置しているともいえる。換言すれば、半導体装置１において、ＰＣＩｅ通信コントローラー３１ｂは、ＰＣＩｅ通信コントローラー３１ｂと辺１０２との最短距離が、ＰＣＩｅ通信コントローラー３１ｂと辺１０３との最短距離よりも短い位置に設けられている。

ここで、前述の通り外部回路３とＰＣＩｅ通信コントローラー３１ｂとの間で伝搬する高速通信信号ＨＣが入力する複数の端子１１０を含む第２高速通信端子群１２３も、端子実装面１０１の辺１０２の近傍の領域に位置している。よって、高速通信信号ＨＣが伝搬し、第２高速通信端子群１２３とＰＣＩｅ通信コントローラー３１ｂとを電気的に接続する配線の配線長を短くすることが可能となる。その結果、ＰＣＩｅ通信コントローラー３１ｂと外部回路３との間で伝搬する高速通信信号ＨＣに対して配線インピーダンスが寄与するおそれが低減し、伝搬される高速通信信号ＨＣの信号精度が向上する。

Ｉ２Ｃ通信コントローラー３２ｂは、ＩＣチップ６０の辺６２側の領域であって、ＩＣチップ６０においてＰＣＩｅ通信コントローラー３１ｂの辺６４側の領域に位置している。すなわち、ＩＣチップ６０において、Ｉ２Ｃ通信コントローラー３２ｂは、ＩＣチップ６０の辺６３よりも辺６２の近傍に位置している。また、前述のとおりＩＣチップ６０は、辺６２が端子実装面１０１の辺１０２側に位置するようにプリント配線基板１００に取り付けられている。したがって、Ｉ２Ｃ通信コントローラー３２ｂは、ＩＣチップ６０において、端子実装面１０１の辺１０２の近傍の領域に位置しているともいえる。換言すれば、半導体装置１において、Ｉ２Ｃ通信コントローラー３２ｂは、Ｉ２Ｃ通信コントロー
ラー３２ｂと辺１０２との最短距離が、Ｉ２Ｃ通信コントローラー３２ｂと辺１０３との最短距離よりも短い位置に設けられている。

ここで、前述の通り外部回路３とＩ２Ｃ通信コントローラー３２ｂとの間で伝搬する低速通信信号ＬＣが入力する複数の端子１１０を含む第２低速通信端子群１２５も、端子実装面１０１の辺１０２の近傍の領域に位置している。よって、低速通信信号ＬＣが伝搬し、第２低速通信端子群１２５とＩ２Ｃ通信コントローラー３２ｂとを電気的に接続する配線の配線長を短くすることが可能となる。その結果、Ｉ２Ｃ通信コントローラー３２ｂと外部回路３との間で伝搬する低速通信信号ＬＣに対して配線インピーダンスが寄与するおそれが低減し、伝搬される低速通信信号ＬＣの信号精度が向上する。

１．５ 作用効果
以上に説明した本実施形態における半導体装置１では、外部メモリー群２とメモリーコントローラー２０との間で伝搬するメモリー制御信号ＭＣが伝搬する複数の端子１１０を含むメモリー操作端子群１２１は、デバックを行うための複数の端子を有する検査端子群１２６、及び電圧ＶＳＳで一定の電圧値に保持されている定電圧端子群１３３に含まれない端子とは隣り合って位置せず、メモリー操作端子群１２１と、ＣＰＵの動作に伴い電圧値が変化する第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５とは、検査端子群１２６、及び定電圧端子群１３３により分離さている。

検査端子群１２６は、半導体装置１のデバックを行うための複数の端子１１０を含む。すなわち検査端子群１２６に含まれる複数の端子１１０には、半導体装置１のデバックを実行する場合、電圧値が変動する信号が伝搬する。一方で、半導体装置１のデバックを実行していない場合であって、外部メモリー群２とメモリーコントローラー２０との間で伝搬するメモリー制御信号ＭＣがメモリー操作端子群１２１に伝搬している場合や、高速通信コントローラー３１に含まれるＵＳＢ通信コントローラー３１ａに入力又は出力する高速通信信号ＨＣが第１高速通信端子群１２２に伝搬している場合、検査端子群１２６に含まれる複数の端子１１０は、電圧ＶＳＳ、又は電圧ＶＤＤで一定の電圧値に保持される。

すなわち、検査端子群１２６に含まれる複数の端子１１０は、半導体装置１のデバックを実行する場合においては、当該デバックを実行するための信号が入力される端子１１０として機能し、メモリー操作端子群１２１、第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５に各種信号が伝搬している場合、メモリー操作端子群１２１と、ＣＰＵの動作に伴い電圧値が変化する第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５と、を分離するためのシールド端子として機能する。

以上のように本実施形態における半導体装置１では、半導体装置１のデバックを行うための複数の端子１１０を含む検査端子群１２６が、メモリー操作端子群１２１と、ＣＰＵの動作に伴い電圧値が変化する第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５と、を分離するためのシールド部材としても機能するが故に、電圧値が変化する第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５により生じたノイズが、ＣＰＵ１０を含む半導体装置１の制御における各種処理を実行させるための情報の読出し、又は情報の書き込みを行うためのメモリー制御信号ＭＣが伝搬する複数の端子１１０に重畳するおそれが低減し、半導体装置１の信頼性を向上することができるとともに、半導体装置１に求められる機能がさらに増加した場合であっても、半導体装置１において必要となる端子数が増加するおそれを低減することができる。その結果、半導体装置１において端子１１０が実装される端子実装面１０１の面積が肥大化するおそれを
低減することが可能となる。

特に、本実施形態における半導体装置１では、半導体装置１の信頼性を向上させるための特徴的な位置に端子１１０が設けられている。半導体装置１の信頼性を向上させるための１つの方法として、半導体装置１の内部回路を特徴的な位置に配置することも考えられる。しかしながら、半導体装置１の信頼性を向上させるために内部回路を特徴的な位置に設けた場合であっても、半導体装置１に入力される各種信号が端子１１０の近傍において相互に干渉した場合、半導体装置１の信頼性を十分に高めることが困難となる。これに対して、本実施形態における半導体装置１では、特徴的な位置に端子１１０が設けられていることから半導体装置１に入力又は出力されるに対して端子１１０の近傍における相互干渉を低減できる。そのため、半導体装置１に入力される信号の信頼性を高めることが可能となり、その結果、半導体装置１における信号の信頼性を高めることが可能となる。すなわち、本実施形態における半導体装置１では、半導体装置１の信頼性を向上させるための特徴的な位置に端子１１０の設けることで、半導体装置１における信号の信頼性を高めることを実現している。

１．６ 端子実装領域の考え方
上記第１実施形態の半導体装置１では、実装領域１１２に含まれる格子状に配置された端子実装領域１１４に対応して複数の端子１１０が位置しているとして説明を行ったが、実装領域１１２、及び端子実装領域１１４は、端子実装面１０１に設けられる複数の端子１１０の配置を基準として定めることもできる。

図６は、端子実装面１０１に設けられる複数の端子１１０の配置に基づいて実装領域１１２、及び端子実装領域１１４を定める場合について説明するための図である。なお、図６に示す例では、端子実装面１０１に設けられる複数の端子１１０の配置に基づいて実装領域１１２、及び端子実装領域１１４を定める場合の具体例を示す関係上、一部の端子実装領域１１４に端子１１０が位置していない場合を例示している。また、図６では、第１実施形態の半導体装置１と区別するために、端子実装面１０１を端子実装面１０１ａと称し、辺１０２，１０３，１０４，１０５のそれぞれを辺１０２ａ，１０３ａ，１０４ａ，１０５ａと称する。さらに、図６では、図示するように互いに直交するｘ方向、ｙ方向、及びｚ方向を用いて説明する。

図６に示すように、端子実装面１０１ａには、複数の端子１１０が位置している。そして、辺１０２ａに沿って辺１０４ａから辺１０５ａに向かう行方向において少なくとも１つの端子１１０を通過する仮想線と、辺１０４ａに沿って辺１０２ａから辺１０３ａに向かう列方向において少なくとも１つの端子１１０を通過する仮想線とが交差する交差点が端子実装領域１１４に相当する。

具体的には、図６に示す端子１１０の配置の一例では、辺１０２ａに沿った方向における１８本の仮想線と、辺１０４ａに沿った方向における１８本の仮想線とを得ることができる。したがって、図６に示す端子１１０の配置の一例の場合、端子実装面１０１ａには、合計３２４個の交差点が生じる。すなわち、図６に示す端子１１０の配置の一例の場合、端子実装面１０１ａは、格子状に配置された合計３２４個の端子実装領域１１４を含む。

そして、合計３２４個の仮想線が交差する交差点の内、辺１０２ａと辺１０４ａとが交差する点に最も近い交差点と、辺１０４ａと辺１０３ａとが交差する点に最も近い交差点と、辺１０３ａと辺１０５ａとが交差する点に最も近い交差点と、辺１０５ａと辺１０２ａとが交差する点に最も近い交差点とで囲まれた領域が、実装領域１１２に相当する。

以上のように、端子実装面１０１に設けられる複数の端子１１０の配置に基づいて定められ実装領域１１２、及び端子実装領域１１４であっても、図３～図５に示す実装領域１１２、及び端子実装領域１１４に複数の端子１１０が配置されている場合と同様の作用効果を奏する。

２．第２実施形態
次に第２実施形態における半導体装置１の構成について図７を用いて説明する。図７は、第２実施形態の半導体装置１における複数の端子１１０で伝搬する信号を各端子１１０に割り当てた場合の一例を示す図である。

図７に示すように第２実施形態における半導体装置１では、メモリー操作端子群１２１と、ＣＰＵの動作に伴い電圧値が変化する第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５と、を分離するために配置される検査端子群１２６が、端子実装面１０１において分割して配置されている。

具体的には、検査端子群１２６が、端子実装面１０１における端子実装領域１１４－１Ｍ～１１４－３Ｍと、端子実装領域１１４－１６Ｍ～１１４－１８Ｍとに設けられる端子１１０－１Ｍ～１１０－３Ｍと端子１１０－１６Ｍ～１１０－１８Ｍとを含み、定電圧端子群１３３が、端子実装面１０１における端子実装領域１１４－４Ｍ～１１４－１５Ｍに設けられる端子１１０－４Ｍ～１１０－１５Ｍを含むことで、端子実装面１０１において、検査端子群１２６、及び定電圧端子群１３３が、メモリー操作端子群１２１と、ＣＰＵの動作に伴い電圧値が変化する第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５とは、検査端子群１２６、及び定電圧端子群１３３とを分離している。

以上のように検査端子群１２６が、端子実装面１０１において分割して配置されている場合であっても、検査端子群１２６、及び定電圧端子群１３３が、メモリー操作端子群１２１と、ＣＰＵの動作に伴い電圧値が変化する第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５とを、分離することで、第１実施形態における半導体装置１と同様の作用効果を奏することができる。

なお、図７では、分割して設けられた検査端子群１２６と、定電圧端子群１３３とが行方向に１列で並んで設けられている場合を例示しているが、検査端子群１２６と、分割して設けられた定電圧端子群１３３とが行方向に１列で並んで設けられていてもよい。さらに、検査端子群１２６、及び定電圧端子群１３３が、メモリー操作端子群１２１と、ＣＰＵの動作に伴い電圧値が変化する第１高速通信端子群１２２、第２高速通信端子群１２３、第１低速通信端子群１２４、及び第２低速通信端子群１２５とを、分離する位置に設けられていればよく、検査端子群１２６と、定電圧端子群１３３とが行方向に２列以上で並んで配置されていてもよく、さらに、検査端子群１２６と定電圧端子群１３３とが端子実装面１０１において斜めに並んで配置されていてもよい。

３．第３実施形態
次に第３実施形態における半導体装置１の構成について図８を用いて説明する。図８は、第３実施形態の半導体装置１における複数の端子１１０で伝搬する信号を各端子１１０に割り当てた場合の一例を示す図である。

図８に示すように、第３実施形態における半導体装置１では、端子実装面１０１に位置する実装領域１１２の内のいくつかの端子実装領域１１４には、端子１１０が実装されていない。具体的には、メモリー操作端子群１２１に含まれる複数の端子１１０の内、端子
１１０－１Ｎ～１１０－６Ｎは、定電圧端子群１３３に含まれる複数の端子１１０の内、端子１１０－１Ｍ～１１０－６Ｍと隣り合って位置し、メモリー操作端子群１２１に含まれる複数の端子１１０の内、端子１１０－７Ｎ～１１０－１２Ｎは、端子１１０が位置しない端子実装領域１１４－７Ｍ～１１４－７Ｍと隣り合って位置し、メモリー操作端子群１２１に含まれる複数の端子１１０の内、端子１１０－１３Ｎ～１１０－１８Ｎは、検査端子群１２６に含まれる複数の端子１１０の内、端子１１０－１３Ｍ～１１０－１８Ｍ
と隣り合って位置している。

このような第３実施形態の半導体装置１であっても、第１実施形態における半導体装置１と同様の作用効果を奏することができる。すなわち、メモリー操作端子群１２１は、検査端子群１２６及び定電圧端子群１３３に含まれない端子と隣り合って位置しないとは、メモリー操作端子群１２１に隣り合って位置する端子実装領域１１４に端子１１０が位置しない場合を含む。

以上、実施形態及び変形例について説明したが、本発明はこれらの実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態を適宜組み合わせることも可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

上述した実施形態及び変形例から以下の内容が導き出される。

半導体装置の一態様は、
メモリーコントローラーと、
ＣＰＵと、
外部メモリー群と前記メモリーコントローラーとの間で伝搬する第１信号を入力するための複数のメモリー操作端子を含むメモリー操作端子群と、
前記ＣＰＵからの情報を取得しデバックを行うための複数の検査端子を含む検査端子群と、
一定の電圧値が保持される複数の定電圧端子を含む定電圧端子群と、
前記メモリー操作端子群、前記検査端子群、及び前記定電圧端子群のそれぞれに含まれる端子と異なる端子であって、前記ＣＰＵの動作に伴い電圧値が変化する複数の駆動端子を含む駆動端子群と、
前記メモリー操作端子群、前記検査端子群、前記定電圧端子群、及び前記駆動端子群が設けられた端子実装面と、
を備え、
前記端子実装面において、
前記検査端子群及び前記定電圧端子群は、前記メモリー操作端子群と前記駆動端子群とを分離するように位置し、
前記メモリー操作端子群は、前記検査端子群及び前記定電圧端子群に含まれない端子と隣り合って位置しない。

この半導体装置によれば、外部メモリー群とメモリーコントローラーとの間で伝搬するメモリー制御信号が伝搬する複数のメモリー操作端子を含むメモリー操作端子群は、デバックを行うための複数の検査端子を有する検査端子群、及び電圧値が一定に保持されてい
る定電圧端子群に含まれない端子とは隣り合って位置せず、且つメモリー操作端子群と、ＣＰＵの動作に伴い電圧値が変化する駆動端子群とは、検査端子群、及び定電圧端子群により分離さている。

検査端子群には、デバックが実行されている場合、当該デバックを実行するための信号が伝搬し、デバックが実行されていない場合、信号が伝搬しない。したがって、デバックが実行されていない場合、検査端子群は、一定の電圧値に保持される。そのた、検査端子群はシールド端子として機能する。すなわち、メモリー操作端子群が、検査端子群、定電圧端子群に含まれない端子とは隣り合って位置せず、且つメモリー操作端子群と、駆動端子群とが、検査端子群、及び定電圧端子群により分離さていることで、検査端子群及び定電圧端子群がシールド端子として機能し、その結果、メモリー操作端子群で伝搬する信号と、駆動端子群で伝搬する信号とが相互に干渉するおそれが低減される。よって、半導体装置の信頼性を向上することができる。

さらに、シールド端子として機能する検査端子群がデバックを実行するための信号が伝搬する端子としても機能するが故に、半導体装置において必要となる端子数が増加するおそれを低減することができ、端子実装面積が肥大化するおそれを低減できる。

すなわち、この半導体装置によれば、半導体装置の信頼性を向上させつつ、限られた端子実装面積、及び限られた端子数で多くの機能を実現することができる。

前記半導体装置の一態様において、
前記端子実装面は、第１辺と、前記第１辺と交差する第２辺とを含み、
前記複数のメモリー操作端子の内の第１メモリー操作端子は、前記端子実装面の前記第２辺と隣り合って位置し、
前記複数の検査端子の内の第１検査端子は、前記端子実装面の前記第１辺と隣り合って位置していてもよい。

前記半導体装置の一態様において、
前記複数の検査端子の内の第２検査端子は、前記複数の定電圧端子の内の第１定電圧端子、及び前記複数のメモリー操作端子の内の第２メモリー操作端子と隣り合って位置していてもよい。

前記半導体装置の一態様において、
前記複数の検査端子の内の第３検査端子は、前記複数のメモリー操作端子の内の第３メモリー操作端子と前記複数の駆動端子の内の第１駆動端子との間に位置していてもよい。

前記半導体装置の一態様において、
高速通信コントローラーを備え、
前記複数の駆動端子の内の第２駆動端子は、前記高速通信コントローラーに入力される第２信号が入力される端子であってもよい。

前記半導体装置の一態様において、
前記高速通信コントローラーは、５ＧＨｚ以上の周波数で通信を行ってもよい。

前記半導体装置の一態様において、
前記高速通信コントローラーは、ＵＳＢ通信を制御するＵＳＢ通信コントローラーを含んでもよい。

前記半導体装置の一態様において、
前記高速通信コントローラーは、ＰＣＩｅ通信を制御するＰＣＩｅ通信コントローラーを含んでもよい。

前記半導体装置の一態様において、
前記複数の検査端子は、前記デバックとしてＪＴＡＧを実行するための信号が入力されるための端子であってもよい。

前記半導体装置の一態様において、
前記ＣＰＵは、
複数のコアを有し、
６４ビット以上の命令セットを実装するマイクロアーキテクチャを含み、
１．６ＧＨｚ以上の周波数で駆動してもよい。

前記半導体装置の一態様において、
前記ＣＰＵは、浮動小数点演算処理部を内部に有してもよい。

この半導体装置によれば、ＣＰＵが内部に浮動小数点演算処理部を有する故に、当該浮動小数点演算処理部が外部に設けられている場合と比較して、経由する回路ブロック数を低減することが可能となる。その結果、ＣＰＵが大きなデータを処理する場合の消費電力を低減しつつ、高速に動作することが可能となる。したがって、半導体装置の消費電力を低減しつつ、動作の高速化が可能となる。

１…半導体装置、２…外部メモリー群、３…外部回路、４…エミュレーター回路、１０…ＣＰＵ、１１…バス配線、２０…メモリーコントローラー、３０…通信コントローラー、３１…高速通信コントローラー、３１ａ…ＵＳＢ通信コントローラー、３１ｂ…ＰＣＩｅ通信コントローラー、３２…低速通信コントローラー、３２ａ…ＵＡＲＴ通信コントローラー、３２ｂ…Ｉ２Ｃ通信コントローラー、４０…デバック回路、５０…筐体、６０…ＩＣチップ、６２，６３，６４，６５…辺、７０…接合部材、８０…ボンディングワイヤー、１００…プリント配線基板、１０１，１０１ａ…端子実装面、１０２，１０２ａ，１０３，１０３ａ，１０４，１０４ａ，１０５，１０５ａ…辺、１１０…端子、１１２…実装領域、１１４…端子実装領域、１２１…メモリー操作端子群、１２２…第１高速通信端子群、１２３…第２高速通信端子群、１２４…第１低速通信端子群、１２５…第２低速通信端子群、１２６…検査端子群、１３１…ＣＰＵ入出力端子群、１３２…電源端子群、１３３…定電圧端子群

Claims (11)

1. メモリーコントローラーと、
   ＣＰＵと、
   外部メモリー群と前記メモリーコントローラーとの間で伝搬する第１信号を入力するための複数のメモリー操作端子を含むメモリー操作端子群と、
   前記ＣＰＵからの情報を取得しデバックを行うための複数の検査端子を含む検査端子群と、
   一定の電圧値が保持される複数の定電圧端子を含む定電圧端子群と、
   前記メモリー操作端子群、前記検査端子群、及び前記定電圧端子群のそれぞれに含まれる端子と異なる端子であって、前記ＣＰＵの動作に伴い電圧値が変化する複数の駆動端子を含む駆動端子群と、
   前記メモリー操作端子群、前記検査端子群、前記定電圧端子群、及び前記駆動端子群が設けられた端子実装面と、
   を備え、
   前記端子実装面において、
   前記検査端子群及び前記定電圧端子群は、前記メモリー操作端子群と前記駆動端子群とを分離するように位置し、
   前記メモリー操作端子群は、前記検査端子群及び前記定電圧端子群に含まれない端子と隣り合って位置しない、
   ことを特徴とする半導体装置。
2. 前記端子実装面は、第１辺と、前記第１辺と交差する第２辺とを含み、
   前記複数のメモリー操作端子の内の第１メモリー操作端子は、前記端子実装面の前記第２辺と隣り合って位置し、
   前記複数の検査端子の内の第１検査端子は、前記端子実装面の前記第１辺と隣り合って位置している、
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記複数の検査端子の内の第２検査端子は、前記複数の定電圧端子の内の第１定電圧端子、及び前記複数のメモリー操作端子の内の第２メモリー操作端子と隣り合って位置している、
   ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記複数の検査端子の内の第３検査端子は、前記複数のメモリー操作端子の内の第３メモリー操作端子と前記複数の駆動端子の内の第１駆動端子との間に位置している、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 高速通信コントローラーを備え、
   前記複数の駆動端子の内の第２駆動端子は、前記高速通信コントローラーに入力される第２信号が入力される端子である、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記高速通信コントローラーは、５ＧＨｚ以上の周波数で通信を行う、
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記高速通信コントローラーは、ＵＳＢ通信を制御するＵＳＢ通信コントローラーを含む、
   ことを特徴とする請求項５又は６に記載の半導体装置。
8. 前記高速通信コントローラーは、ＰＣＩｅ通信を制御するＰＣＩｅ通信コントローラーを含む、
   ことを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置。
9. 前記複数の検査端子は、前記デバックとしてＪＴＡＧを実行するための信号が入力されるための端子である、
   ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
10. 前記ＣＰＵは、
    複数のコアを有し、
    ６４ビット以上の命令セットを実装するマイクロアーキテクチャを含み、
    １．６ＧＨｚ以上の周波数で駆動する、
    ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
11. 前記ＣＰＵは、内部に浮動小数点演算処理部を有する、
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
    

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