JP7414563B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7414563B2
JP7414563B2 JP2020017210A JP2020017210A JP7414563B2 JP 7414563 B2 JP7414563 B2 JP 7414563B2 JP 2020017210 A JP2020017210 A JP 2020017210A JP 2020017210 A JP2020017210 A JP 2020017210A JP 7414563 B2 JP7414563 B2 JP 7414563B2
Authority
JP
Japan
Prior art keywords
nickel layer
semiconductor device
terminal
columnar body
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020017210A
Other languages
English (en)
Other versions
JP2021125527A (ja
Inventor
正典 進藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2020017210A priority Critical patent/JP7414563B2/ja
Priority to US17/163,610 priority patent/US11600589B2/en
Priority to CN202110154347.1A priority patent/CN113224024B/zh
Publication of JP2021125527A publication Critical patent/JP2021125527A/ja
Application granted granted Critical
Publication of JP7414563B2 publication Critical patent/JP7414563B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/654—Top-view layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/221—Structures or relative sizes
    • H10W72/222—Multilayered bumps, e.g. a coating on top and side surfaces of a bump core
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/221—Structures or relative sizes
    • H10W72/224—Bumps having multiple side-by-side cores
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/231—Shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/231—Shapes
    • H10W72/232—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/231—Shapes
    • H10W72/235—Shapes of outermost layers of multilayered bumps, e.g. bump coating not being conformal on a bump core
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H10W72/242—Dispositions, e.g. layouts relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H10W72/247—Dispositions of multiple bumps
    • H10W72/248—Top-view layouts, e.g. mirror arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H10W72/255—Materials of outermost layers of multilayered bumps, e.g. material of a coating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/29—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/922—Bond pads being integral with underlying chip-level interconnections
    • H10W72/9223—Bond pads being integral with underlying chip-level interconnections with redistribution layers [RDL]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/942—Dispositions of bond pads relative to underlying supporting features, e.g. bond pads, RDLs or vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W95/00—Packaging processes not covered by the other groups of this subclass

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)

Description

本発明は、半導体装置、特に配線上に形成された端子の接続信頼性と導電性とを両立させることが可能な半導体装置に関する。
従来、端子の信頼性に関連した文献として、例えば特許文献１に開示された半導体ペレットが知られている。特許文献１に開示された半導体ペレットは、該半導体ペレットに形成されたはんだバンプの下に拡散防止層と接合層とからなるバリアメタル層が敷設されており、接合層が複数に分割されている。特許文献１では、接合層が複数に分割されているため、接合層の熱膨張が低減され、その結果、バリアメタル層とパッシベーション膜との熱膨張係数差に基づいてパッシベーション膜に発生する応力を低減でき、パッシベーション膜に剥離やクラックが発生するのを防止できるとしている。
一方、特定の材料による端子と、特定の材料によるはんだとの溶着時の接続信頼性を問題とした従来技術として、特許文献２に開示されたはんだ材が知られている。特許文献２に開示されたはんだ材は、カーケンダルボイドの発生を抑制するために、ＳｎとＣｕ６Ｓｎ５金属間化合物とＣｕとを含むはんだ材であって、ＳｎとＣｕ６Ｓｎ５金属間化合物とＣｕが分散して存在する構造を有し、溶着時にＣｕの実質的に全てがＳｎその他の物質と化合物を形成することを特徴としている。カーケンダルボイドとは、金属と金属の溶着において、相互拡散の不均衡により発生した原子空孔（格子欠陥）が消滅することなく集積したことにより発生したボイドをいう。ＳｎとＣｕとの界面の場合、Ｃｕの拡散に対してＳｎの拡散が少ないため、金属間化合物とＣｕ界面に空孔が集積すると考えられている。
特開平９－１２９６８０号公報 特開２０１９－１４１９０８号公報
ここで、図５を参照して、柱状形状の端子（以下、「端子」）上にはんだバンプを形成する場合の接続信頼性、および導電性について説明する。図５では、端子の材料を銅（以下、「Ｃｕ」）、はんだバンプの材料を銀錫（以下、「Ｓｎ－Ａｇ」）とした場合の例を示している。以下、端子と該端子上に形成されたはんだバンプとを含む構成を、「柱状体」という。図５（ａ）は、バリアメタルを配することなく端子１９上に直接はんだバンプ１２を形成した場合の柱状体の構造を示し、図５（ｂ）は、端子１９とはんだバンプ１２との間にバリアメタルとしてニッケル（以下、「Ｎｉ」）層２０を配置した場合の柱状体の構造を示している。
図５（ａ）に示す柱状体の場合、カーケンダルボイドによるボイド２５が発生する可能性がある。カーケンダルボイドが発生すると、端子１９とはんだバンプ１２との界面が脆くなり、接続信頼性が低下する怖れがある。一方、図５（ｂ）は、ボイド２５の発生を抑制するために、バリアメタルとしてのＮｉを介して端子１９とはんだバンプ１２とを接続した場合の柱状体を示している。図５（ｂ）に示す柱状体の場合、半導体装置に形成された回路素子（デバイス）の性能を低下させる怖れがある。これは、ニッケルの介在により、端子１９の導電性が低下するためである。
すなわち、半導体装置において柱状体を形成する場合、導電性の向上のためにはニッケルレス化が必要であり、一方接続信頼性向上のためにはバリアメタルの介在が必要となる。両目的を同時に解決することは一般に困難であるが、接続信頼性と導電性の両立が図られた柱状体が実現できれば至便である。
本発明は、上記の事情を踏まえ、銅による端子と、銀錫によるはんだバンプとを含む電極を配線上に形成する場合において、端子とはんだバンプとの間の接続信頼性と導電性とを両立させることが可能な半導体装置を提供することを目的とする。
上記課題を解決するため、本発明に係る半導体装置は、回路素子に電気的に接続され、かつニッケル層を介して銀錫によるはんだバンプが形成される形成面を備えるとともに銅を用いて形成された端子を含む半導体装置において、前記ニッケル層が前記形成面上の一部の領域に形成され、前記はんだバンプが前記形成面に露出する前記端子および前記ニッケル層の上部に形成され、かつ、前記形成面の平面視での形状が円形形状であり、前記ニッケル層が前記形成面と同心の円形形状の領域に形成されたものである。
上記課題を解決するため、本発明の他の態様に係る半導体装置は、回路素子に電気的に接続され、かつニッケル層を介して銀錫によるはんだバンプが形成される形成面を備えるとともに銅を用いて形成された端子を含む半導体装置において、前記ニッケル層が前記形成面上の一部の領域に形成され、前記はんだバンプが前記形成面に露出する前記端子および前記ニッケル層の上部に形成され、かつ、前記形成面の平面視での形状で十字をなすように、前記ニッケル層が形成されていない領域が前記形成面上に形成されたものである。
上記課題を解決するため、本発明の他の態様に係る半導体装置は、回路素子に電気的に接続されるとともに銅を用いて形成され、上面の平面視での形状が円形形状である端子と、前記端子の上面の一部の領域であり、かつ同心の円形形状の領域に形成されたニッケル層と、前記上面に露出する銅および前記ニッケル層の上部に形成された、銀錫によるはんだバンプと、を含むものである。
本発明によれば、銅による端子と、銀錫によるはんだバンプとを含む電極を配線上に形成する場合において、端子とはんだバンプとの間の接続信頼性と導電性とを両立させることが可能な半導体装置、および半導体装置の製造方法を提供することが可能となる、という効果を奏する。
実施の形態に係る半導体装置の構成の一例を示す裏面平面図である。 実施の形態に係る半導体装置の、（ａ）は再配線がない場合の柱状体の構成の一例を示す断面図、（ｂ）は再配線がある場合の柱状体の構成の一例を示す断面図である。 （ａ）は第１の実施の形態に係る柱状体の構成の一例を示す断面図、（ｂ）は第１の実施の形態の変形例に係る柱状体の構成の一例を示す断面図である。 第２の実施の形態に係る柱状体の構成の一例を示す断面図である。 （ａ）、（ｂ）は、比較例に係る柱状体の構成を示す断面図である。
以下、図面を参照し、本発明の実施の形態について詳細に説明する。以下の説明では、本発明に係る半導体装置をＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）に適用し、該ＣＳＰの回路面に端子を形成する場合を例示して説明する。
［第１の実施の形態］
図１は、本実施の形態に係るＣＳＰとしての半導体装置１０の裏面の平面図を示している。図１に示すように、半導体装置１０は、回路素子領域１１、はんだバンプ１２、パッド１３、および配線１４を含んで構成されている。
回路素子領域１１は、半導体装置１０の目的とする機能を実現するためのトランジスタ、ダイオード等の能動デバイスや、抵抗、コンデンサ等の受動デバイスが配置された領域である。
パッド１３は、導電体で形成された外部との接続領域であり、導電体で形成された図示を省略する配線によって回路素子領域１１に接続されている。配線１４は、導電体で形成されたいわゆる再配線であり、パッド１３と図示を省略する外部との接続用の端子に接続されている。はんだバンプ１２は該端子上に設けられた、半導体装置１０をプリント板等に実装する場合の溶着部材である。なお、本実施の形態では、はんだバンプ１２を備えた形態の半導体装置１０を例示して説明するが、これに限られず、はんだバンプ１２を備えず、後述の端子が露出した形態の半導体装置１０であってもよい。
ここで、プロセス処理を終えたウエハの半導体回路表面のパッド（パッド１３に相当）は、パッシベーション層の開口部を通して開放されている。通常のパッケージでは、ウエハをダイシングして取得したベアチップを、プリント板等の搭載面にボンディング等によって接続する。一方、ＣＳＰではダイシング前に接続構造がチップの上に構築される。すなわち、半導体回路表面のパッドに導電体の再配線層（配線１４に相当）を形成し、再配線層上の接続部（後述の端子）を残して封止樹脂で表面を封止する。必要に応じ、接続部に半球状のはんだバンプ（はんだバンプ１２に相当）等を形成する。
次に、図２を参照して、半導体装置１０における接続構造について説明する。半導体装置１０では、回路面の所定の個所に柱状体（端子と半田バンプの複合体）を形成するが、該柱状体の形成方法には２種類ある。すなわち、図２（ａ）に示すパッド１３の直上部に柱状体を形成する第１の形成方法と、図２（ｂ）に示すパッド１３から引き出された再配線としての配線２３の上部に形成する第２の形成方法の２種類である。換言すると、第１の形成方法は再配線を用いない形成方法であり、第２の形成方法は再配線を用いる形成方法である。
図２（ａ）を参照して、第１の形成方法について説明する。図２（ａ）に示すように、第１の形成方法では、半導体基板１５の回路面に形成されパッド１３、絶縁膜１７、およびパッド１３の上部に形成された柱状体３０を含んで構成されている。半導体基板１５の材料は特に限定されないが、本実施の形態ではシリコン（Ｓｉ）基板を用いている。絶縁膜１７は、例えばシリコン窒化膜（ＳｉＮ膜）、あるいはシリコン酸化膜（ＳｉＯ２膜）を用いて形成する。パッド１３は例えばアルミニウム（Ａｌ）で形成され、パッド１３の領域の一部には、絶縁膜１７の開口が設けられている。パッド１３と柱状体３０との間にシード層１８を形成する場合もある。シード層１８は後工程のメッキ処理における導体であり、例えばチタン（Ｔｉ）と銅（Ｃｕ）の積層構造とされている。
柱状体３０は、端子１９、はんだバンプ１２、および端子１９の上面とはんだバンプ１２との間に形成されたニッケル層２０を備えている。本実施の形態では、端子１９をＣｕで形成し、はんだバンプ１２をＳｎ－Ａｇで形成している。半導体装置１０では、端子１９の上面の一部にニッケル層２０を形成しているが、その具体的な形成方法については後述する。
図２（ｂ）を参照して、第２の形成方法いついて説明する。図２（ｂ）に示すように、半導体基板１５、パッド１３、絶縁膜１７までの構造は上記第１の形成方法と同様なので、第１の形成方法と同様の方法で形成される。第２の形成方法では、さらに絶縁膜１７の上部に下層絶縁膜２１が形成され、下層絶縁膜２１の上部に再配線としての配線２３が形成され、配線２３の上部に表層絶縁膜２４が形成されている。配線２３と下層絶縁膜２１との間にはシード層２２が配置される場合もある。柱状体３０の構成は上記第１の形成方法と同様なので説明を省略する。
次に、本実施の形態に係る柱状体３０の構成について詳細に説明する。上記のように、本実施の形態に係る柱状体３０では、端子１９の材料としてＣｕを用い、はんだバンプ１２の材料としてＳｎ－Ａｇを用いている。上述したように、このような材料の組み合わせにおいては、カーケンダルボイドの抑制とニッケルレス化に伴う、端子１９とはんだバンプ１２との間の接続信頼性と導電性との両立性が問題となる。そのため、本実施の形態では、端子１９の上面の全面ではなく、一部の領域に限定してニッケル層２０を形成するようにしている。
図３を参照して、本実施の形態に係る半導体装置１０が備える柱状体３０ａについて、ニッケル層２０の形成方法を含め、より具体的に説明する。図３（ａ）は、本実施の形態に係る柱状体３０ａの形成方法の一例を示している。図３（ａ）＜１＞は柱状体３０ａの平面図を、＜２＞は断面図を各々示している。ただし、図３（ａ）＜１＞でははんだバンプ１２の図示を省略している。図３（ａ）＜１＞に示すように端子１９の上面Ｓは円形形状となっている。なお、上面Ｓの形状は円形形状に限られず、例えば矩形形状であってもよい。図３（ａ）＜１＞に示すように、本実施の形態では、ニッケル層２０の形状を、上面Ｓと同心で直径が上面より小さい円形形状としている。つまり、上面Ｓの中央を含む一定の領域においては、はんだバンプ１２と端子１９とがニッケル層２０を介して接続され、上面Ｓの周囲を含む一定の領域においては、はんだバンプ１２と端子１９とが直接接続されている。
図３（ａ）＜２＞に示す黒丸はボイド２５を模式的に示している。上面Ｓの周辺を含む一定の領域でははんだバンプ１２と端子１９とが直接接続されているので、カーケンダルボイドが発生する可能性がある。なお、ボイド２５は、このカーケンダルボイドが発生する可能性のある位置を概念的に示したものであり、必ず発生することを意味するものではない。図３（ａ）に示すように、本実施の形態では、はんだバンプ１２と端子１９とが直接接続された領域を限定しているので、発生したとしても接続性に影響を与えるほどではない。
上記上面Ｓの周縁部分に対し、中央部分では、図３（ａ）＜２＞に示すように、はんだバンプ１２がニッケル層２０を介して端子１９と接続されている。従って、原理的にボイド２５は発生しにくい。一方、ニッケル層２０の導電性が問題となることが想定されるが、ニッケル層２０の上面Ｓに占める割合が制限されているので、上記比較例に係る技術に比較して導電性の問題は限定的である。
さらに、柱状体３０ａを通過する信号が交流信号の場合、該信号の電流ｉｓは、表皮効果によって図３（ａ）＜３＞に示すように柱状体の側面に沿って流れ、ニッケル層２０を介することなく流れる電流が多くなるので、導電性の問題が緩和される。しかも、電流ｉｓは、周波数が高くなるほど柱状体３０の側面に集中するので、端子１９の側面からニッケル層２０までの距離ｄを小さくすることができる。換言すれば、柱状体３０ａに流れる交流信号の周波数に応じて、距離ｄを決めるようにしてもよい。
次に、本実施の形態に係る半導体装置１０の製造方法について説明する。なお、以下の説明においては、半導体基板１５の回路面において、パッド１３、絶縁膜１７の形成まで完了している、すなわち、ウエハに対するプロセス処理が完了し、再配線工程前の段階にあるものとする。
まず、下層絶縁膜２１を形成する。すなわち、絶縁膜となる、例えば熱硬化性の材料を回路面に形成し、フォトリソグラフィによってパターニングする。その後熱硬化を実行する。
次に、下層絶縁膜２１の上部に、再配線である配線２３を形成する。すなわち、シード層２２となる導体を回路面に形成し、フォトリソグラフィによってパターニングする。その後、回路面にレジストを塗布してマスクを形成し、Ｃｕによるメッキを行って配線２３を形成する。その後、用いたレジスト、およびシード層を除去する。
次に、表層絶縁膜２４を形成する。すなわち、絶縁膜となる、例えば熱硬化性の材料を回路面に形成し、フォトリソグラフィによってパターニングする。その後熱硬化を実行する。
次に、端子１９を形成する。すなわち、シード層１８を形成した後、第１のフォトリソグラフィによりＣｕメッキを施して、シード層１８上に端子１９を形成する。その後、第２のフォトリソグラフィによりＮｉメッキを施して、端子１９上にニッケル層２０を形成する。本実施の形態では、上述したように、端子１９の上面Ｓの一部に限定してニッケル層２０を形成する。その後、マスクに用いたレジストを除去する。
次に、はんだバンプ１２を形成する。すなわち、回路面にはんだ（本実施の形態ではＳｎ－Ａｇ）を印刷してリフローし、本工程で用いたレジスト、シード層を除去する。なお、はんだバンプ１２を用いず端子１９を直接開放する形態の半導体装置１０では、本工程を省略する。
ここで、従来技術に係る半導体装置の製造方法と、本実施の形態に係る半導体装置１０の製造方法の違いは、本実施の形態に係る半導体装置１０の製造方法においては、従来技術に係る半導体装置の製造方法にはない第２のフォトリソグラフィを含む点である。これは、ニッケル層２０を端子１９の上面の一部に限定的に形成するために、ニッケル層２０を上面Ｓとは異なる形状にパターニングする必要があるからである。
なお、上記の半導体装置１０の製造方法は、再配線としての配線２３がある場合の製造方法であったが、配線２３がない場合の製造方法は、上記製造方法のうち下層絶縁膜２１の形成、配線２３の形成、表層絶縁膜２４の形成を省略し、端子１９の形成以降を行えばよい。
＜第１の実施の形態の変形例＞
図３（ｂ）を参照して、本実施の形態に係る半導体装置１０が備える柱状体３０ｂについて説明する。図３（ｂ）は、本実施の形態に係る柱状体３０ｂの形成方法の一例を示している。図３（ｂ）＜１＞は柱状体３０ｂの平面図を、＜２＞は断面図を各々示している。ただし、図３（ｂ）＜１＞でははんだバンプ１２の図示を省略している。図３（ｂ）＜１＞に示すように、本実施の形態では、ニッケル層２０を、上面Ｓと同心の円環形状（ドーナツ形状）をなすように形成している。この際、円環形状の周囲が端子１９の周囲に沿うように配置させる。そして、該円環形状の穴の部分ではんだバンプ１２と端子１９とが直接接続されている。
従って、上面Ｓの中央を含む一定の領域では、上記第１の実施の形態と同様の理由で、導電性の問題が緩和される。一方、上面Ｓの周辺部を含む一定の領域では、上記第１の実施の形態と同様の理由で、接続信頼性の問題が緩和される。ここで、実験、シミュレーション等により検討した結果、柱状体３０の接続信頼性は、図３（ｂ）＜３＞に示す端部Ｅで特に問題となる場合が多いことが判明した。すなわち、柱状体を介して半導体装置を実装したプリント板等に対して温度サイクルを実行すると、特に端部Ｅの近傍の状態に起因して接続不良が発生する割合が多いということがわかった。これは、端部Ｅの近傍に応力が集中するためと考えられる。この点、本実施の形態では端部Ｅ近傍においてボイド２５が発生しにくい構造となっているので、ボイド２５による柱状体の強度劣化を効果的に抑制することができる。
［第２の実施の形態］
図４を参照して、本実施の形態に係る半導体装置１０が備える柱状体３０ｃについて説明する。図４（ａ）は柱状体３０ｃの断面図を示し、図４（ｂ）は平面図を示している。
図４（ａ）に示す断面図は、図４（ｂ）に示すＡ－Ａ’線に沿って切断した断面図である。
図４（ｂ）に示すように、柱状体３０ｃでは、平面視で十字をなすようにニッケル層２０の無い領域を形成し、その結果１／４円の形状をなしたニッケル層２０が４方向に配置された形態となっている。このような構造によっても、上記実施の形態と同様、端子とはんだバンプとの間の接続信頼性と導電性とを両立させることが可能である。
すなわち、上記各実施の形態では、ニッケル層２０が連続した一定の領域を占めるように配置させたが、本実施の形態に係る柱状体３０ｃのように、ニッケル層２０を島状に分散して配置させてもよい。ニッケル層２０の上面Ｓに占める割合が問題となるが、当該割合は、例えば接続信頼性と導電性のどちらを重要視するかに基づいて決めてもよい。一例として、接続信頼性を重視する場合について、実験、シミュレーション等により検討した結果、当該割合は１／３以上（当然１未満）あれば十分であることがわかっている。
なお、上記各実施の形態では、柱状形状をなす端子を例示して説明したが、これに限られず、例えばＣｕによる配線の一部に形成された電極パッドにはんだバンプ１２を形成する場合についても適用可能である。すなわち、配線の一部に形成されたＣｕの電極パッドに、ニッケル層２０を介してＳｎ－Ａｇのはんだバンプ１２を形成する場合も、ニッケル層を電極パッドの一部に限定して形成するようにする。このことによって、電極パッドの場合についても、電極パッドとはんだバンプとの間の接続信頼性と導電性とを両立させることが可能となる。
１０ 半導体装置
１１ 回路素子領域
１２ はんだバンプ
１３ パッド
１４ 配線
１５ 半導体基板
１７ 絶縁膜
１８ シード層
１９ 端子
２０ ニッケル層
２１ 下層絶縁膜
２２ シード層
２３ 配線
２４ 表層絶縁膜
２５ ボイド
３０、３０ａ、３０ｂ、３０ｃ 柱状体
ｄ 距離
Ｓ 上面
Ｅ 端部

Claims (6)

  1. 回路素子に電気的に接続され、かつニッケル層を介して銀錫によるはんだバンプが形成される形成面を備えるとともに銅を用いて形成された端子を含む半導体装置において、
    前記ニッケル層が前記形成面上の一部の領域に形成され、
    前記はんだバンプが前記形成面に露出する前記端子および前記ニッケル層の上部に形成され、
    かつ、前記形成面の平面視での形状が円形形状であり、
    前記ニッケル層が前記形成面と同心の円形形状の領域に形成された
    半導体装置。
  2. 回路素子に電気的に接続され、かつニッケル層を介して銀錫によるはんだバンプが形成される形成面を備えるとともに銅を用いて形成された端子を含む半導体装置において、
    前記ニッケル層が前記形成面上の一部の領域に形成され、
    前記はんだバンプが前記形成面に露出する前記端子および前記ニッケル層の上部に形成され、
    かつ、前記形成面の平面視での形状で十字をなすように、前記ニッケル層が形成されていない領域が前記形成面上に形成された
    半導体装置。
  3. 前記ニッケル層が形成された領域の面積が、前記形成面の面積の１／３以上の面積である
    請求項１または請求項２に記載の半導体装置。
  4. 半導体基板上に形成された回路素子と、
    前記回路素子に第１の配線によって接続されたパッドと、をさらに含み、
    前記端子が前記パッド上に形成された
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 半導体基板上に形成された回路素子と、
    前記回路素子に第１の配線によって接続されたパッドと、
    前記パッドに接続された第２の配線と、をさらに含み、
    前記端子が前記第２の配線上に形成された
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  6. 回路素子に電気的に接続されるとともに銅を用いて形成され、上面の平面視での形状が円形形状である端子と、
    前記端子の上面の一部の領域であり、かつ同心の円形形状の領域に形成されたニッケル層と、
    前記上面に露出する銅および前記ニッケル層の上部に形成された、銀錫によるはんだバンプと、を含む
    半導体装置。
JP2020017210A 2020-02-04 2020-02-04 半導体装置 Active JP7414563B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2020017210A JP7414563B2 (ja) 2020-02-04 2020-02-04 半導体装置
US17/163,610 US11600589B2 (en) 2020-02-04 2021-02-01 Semiconductor device and semiconductor device manufacturing method
CN202110154347.1A CN113224024B (zh) 2020-02-04 2021-02-04 半导体装置以及半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020017210A JP7414563B2 (ja) 2020-02-04 2020-02-04 半導体装置

Publications (2)

Publication Number Publication Date
JP2021125527A JP2021125527A (ja) 2021-08-30
JP7414563B2 true JP7414563B2 (ja) 2024-01-16

Family

ID=77062178

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020017210A Active JP7414563B2 (ja) 2020-02-04 2020-02-04 半導体装置

Country Status (3)

Country Link
US (1) US11600589B2 (ja)
JP (1) JP7414563B2 (ja)
CN (1) CN113224024B (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014116367A (ja) 2012-12-06 2014-06-26 Fujitsu Ltd 電子部品、電子装置の製造方法及び電子装置
JP2016213238A (ja) 2015-04-30 2016-12-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2018006391A (ja) 2016-06-28 2018-01-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129680A (ja) 1995-10-26 1997-05-16 Hitachi Ltd 半導体ペレットおよびそれを使用した半導体装置
JP2002261111A (ja) * 2001-03-06 2002-09-13 Texas Instr Japan Ltd 半導体装置及びバンプ形成方法
US6806570B1 (en) * 2002-10-24 2004-10-19 Megic Corporation Thermal compliant semiconductor chip wiring structure for chip scale packaging
JP2004356138A (ja) * 2003-05-27 2004-12-16 Sharp Corp 配線基板の積層構造
TW200532837A (en) * 2004-03-26 2005-10-01 Renesas Tech Corp Method for manufacturing semiconductor integrated circuit device
US8409979B2 (en) * 2011-05-31 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure with conductive pads having expanded interconnect surface area for enhanced interconnection properties
US8587120B2 (en) * 2011-06-23 2013-11-19 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure over seed layer on contact pad of semiconductor die without undercutting seed layer beneath interconnect structure
CN102664174A (zh) * 2012-04-19 2012-09-12 日月光半导体制造股份有限公司 半导体封装构造
JP6593208B2 (ja) * 2016-02-03 2019-10-23 富士通株式会社 半導体装置及び半導体装置の製造方法
US11063009B2 (en) * 2017-04-10 2021-07-13 Renesas Electronics Corporation Semiconductor device
JP2019141908A (ja) 2018-02-19 2019-08-29 有限会社 ナプラ はんだ材、金属粒子、ペースト、金属材、複合材、半導体装置、電子部品、電気機器、光学機器および照明器具
US10763231B2 (en) * 2018-07-27 2020-09-01 Texas Instruments Incorporated Bump bond structure for enhanced electromigration performance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014116367A (ja) 2012-12-06 2014-06-26 Fujitsu Ltd 電子部品、電子装置の製造方法及び電子装置
JP2016213238A (ja) 2015-04-30 2016-12-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2018006391A (ja) 2016-06-28 2018-01-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2021125527A (ja) 2021-08-30
CN113224024A (zh) 2021-08-06
CN113224024B (zh) 2026-01-06
US20210242155A1 (en) 2021-08-05
US11600589B2 (en) 2023-03-07

Similar Documents

Publication Publication Date Title
US8753971B2 (en) Dummy metal design for packaging structures
US7977783B1 (en) Wafer level chip size package having redistribution layers
JP3640876B2 (ja) 半導体装置及び半導体装置の実装構造体
TWI582930B (zh) 積體電路裝置及封裝組件
TWI567900B (zh) 半導體裝置及封裝組件
JP4698125B2 (ja) バンプおよびポリマー層を有しない、基板アセンブリのためのフリップチップ
JP5387407B2 (ja) 半導体装置
US11798885B2 (en) Method of fabricating copper pillar bump structure with solder supporting barrier
CN100593232C (zh) 制造倒装芯片器件的结构和方法
CN102956590A (zh) 用于减少应力的伪倒装芯片凸块
CN207800597U (zh) 半导体装置
WO2012035688A1 (ja) 半導体装置、半導体装置ユニット、および半導体装置の製造方法
JP2006041401A (ja) 半導体装置及びその製造方法
JP2000183090A (ja) チップサイズパッケージ及びその製造方法
CN100382291C (zh) 半导体装置及其制法
US20250218994A1 (en) Copper pillar bump structure and method of manufacturing the same
US6956293B2 (en) Semiconductor device
JP7414563B2 (ja) 半導体装置
JP2000164617A (ja) チップサイズパッケージおよびその製造方法
CN101221913A (zh) 具导电凸块的半导体装置及其制法
JP4015660B2 (ja) 半導体装置の実装構造体
JP2011018832A (ja) 半導体装置及びその製造方法
US20190273054A1 (en) Substrate structure and method for fabricating the same
JP2010192938A (ja) 半導体装置
US20070145604A1 (en) Chip structure and chip manufacturing process

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230904

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231228

R150 Certificate of patent or registration of utility model

Ref document number: 7414563

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150