JP7434005B2 - 半導体基板及び表示装置 - Google Patents

Description

本発明の実施形態は、半導体基板及び表示装置に関する。

表示装置としては、例えば本実施形態にて説明する液晶表示装置や電気泳動装置、ＯＬＥＤ表示装置やマイクロＬＥＤ表示装置などがある。

半導体基板としては、例えば上述の表示装置の半導体を有する基板や、光学センサ基板など半導体を用いた基板などがある。

半導体基板及び表示装置については薄膜トランジスタを備えたアクティブマトリクス方式のものが知られている。

特開２０１９－００３１２７号公報

本実施形態は、表示品質が向上可能な半導体基板及び表示装置を提供する。

一実施形態に係る半導体基板は、第１基材と、前記第１基材上に設けられた第１絶縁層と、前記第１絶縁層上に設けられた走査線と、前記第１絶縁層及び前記走査線上に設けられた第２絶縁層と、少なくとも前記第２絶縁層に設けられた第１凹状溝部と、前記第１凹状溝部に重畳する第１領域及び前記第１凹状溝部に重畳しない第２領域を有する信号線と、を備え、前記信号線の前記第２領域は、前記第２絶縁層上に設けられ、前記信号線は、第１層及び前記第１層に積層された第２層を有する積層体であり、前記第１領域の前記第１層の第１端部は、前記第１基材の平面に平行な方向に、前記第２層の側面から突出しており、前記第１領域の前記第１層は、前記第２層の前記側面と前記第１端部との間に第１部分を有し、前記第１部分は前記第１凹状溝部の側面に接し、前記第２層の前記側面は前記第１凹状溝部において前記第１部分によって覆われている。

また、一実施形態に係る半導体基板は、第１基材と、前記第１基材上に設けられた第１絶縁層と、前記第１絶縁層上に設けられた走査線と、前記第１絶縁層及び前記走査線上に設けられた第２絶縁層と、少なくとも前記第２絶縁層に設けられた凹状溝部と、前記第１凹状溝部に重畳する第１領域及び前記第１凹状溝部に重畳しない第２領域を有する信号線と、前記信号線を覆う有機絶縁層と、を備え、前記信号線の前記第２領域は、前記第２絶縁層上に設けられ、前記信号線は、第２層及び前記第２層に積層された第３層を有する積層体であり、前記第１領域の前記第３層は、前記第１基材の平面に平行な方向において、前記第２層の側面から突出する第２端部を有し、前記第１領域の前記第３層は、前記第２層の前記側面と前記第２端部との間に第２部分を有し、前記第１領域の前記第２層の前記側面及び前記凹状溝部の側面との間、並びに前記第１基材及び前記第２部分との間には、前記有機絶縁層が充填されている。

また、一実施形態に係る半導体基板は、第１基材と、前記第１基材上に設けられた第１絶縁層と、前記第１絶縁層上に設けられた走査線と、前記第１絶縁層及び前記走査線上に設けられた第２絶縁層と、少なくとも前記第２絶縁層に設けられた第１凹状溝部と、前記第１凹状溝部に重畳する第１領域及び前記第１凹状溝部に重畳しない第２領域を有する信号線と、を備え、前記信号線の前記第２領域は、前記第２絶縁層上に設けられ、前記信号線は、第１層及び前記第１層に積層された第２層を有する積層体であり、前記第１領域の前記第１層の第１端部は、前記第１基材の平面に平行な方向に、前記第２層の側面から突出しており、前記第１領域の前記第１層は、前記第２層の前記側面と前記第１端部との間に第１部分を有し、前記第１端部は前記第１凹状溝部の側面よりも内側に位置する。

図１は、本実施形態の表示装置ＤＳＰを示す回路図である。 図２は、画素ＰＸの構成を模式的に示す平面図である。 図３は、図２の線Ａ－Ａに沿った第１基板ＳＵＢ１の断面図である。 図４は、図２の線Ｂ－Ｂに沿った第１基板ＳＵＢ１の拡大断面図である。 図５は、実施形態１の半導体基板の他の構成例を示す断面図である。 図６は、本実施形態における表示装置の回路図である。 図７は、表示装置ＤＳＰを示す断面図である。 図８は、表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。 図９は、図８の線Ｃ－Ｃに沿った第１基板ＳＵＢ１を示す拡大断面図である。 図１０は、図８の線Ｄ-Ｄに沿った第１基板ＳＵＢ１の拡大断面図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
以下、図面を参照しながら一実施形態に係る半導体基板及び表示装置について詳細に説明する。

本実施形態においては、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第３方向Ｚの矢印の先端に向かう方向を上又は上方と定義し、第３方向Ｚの矢印の先端に向かう方向とは反対側の方向を下又は下方と定義する。
また、第３方向Ｚの矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視という。第１方向Ｘ及び第３方向Ｚによって規定されるＸ－Ｚ平面、あるいは第２方向Ｙ及び第３方向Ｚによって規定されるＹ－Ｚ平面における表示装置ＤＳＰの断面を見ることを断面視という。また、Ｘ－Ｙ平面は後述する第１基材ＢＡ１の平面に平行な面であり、第１方向Ｘは第１基材ＢＡ１の平面に平行な方向であり、第２方向Ｙも第１基材ＢＡ１の平面に平行な方向である。

また、「第１部材の上方の第２部材」及び「第１部材の下方の第２部材」とした場合、第２部材は、第１部材に接していてもよく、又は第１部材から離れて位置していてもよい。後者の場合、第１部材と第２部材との間に、第３の部材が介在していてもよい。一方、「第１部材の上の第２部材」及び「第１部材の下の第２部材」とした場合、第２部材は第１部材に接している。

図１は、本実施形態の表示装置ＤＳＰを示す回路図である。表示装置ＤＳＰは、画像を表示する表示領域ＤＡと、表示領域ＤＡ以外の非表示領域ＮＤＡと、を備えている。本実施形態において、非表示領域ＮＤＡは、額縁状に形成されている。
図１に示すように、表示装置ＤＳＰは、第１基材ＢＡ１、表示領域ＤＡにて第１基材ＢＡ１の上方にマトリクス状に配列された複数個の画素ＰＸ、複数の走査線Ｇと、複数の信号線Ｓを備えている。また表示装置ＤＳＰは、第３方向Ｚにおいて第１基材ＢＡ１に対向する第２基材ＢＡ２（図示せず）、第１基材ＢＡ１及び第２基材ＢＡ２との間に挟持された表示機能層、例えば液晶層ＬＣを有している。

第２方向Ｙに並んだ複数本の走査線Ｇは、走査線駆動回路ＧＤに接続されている。第１方向Ｘに並んだ複数本の信号線Ｓは、信号線駆動回路ＳＤに接続されている。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくてもよく、それらの一部が屈曲していてもよい。例えば、信号線Ｓは、その一部が屈曲していたとしても、第２方向Ｙに延出しているものとする。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷのゲート電極ＧＥと電気的に接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷのソース電極ＳＥと電気的に接続されている。画素電極ＰＥは、スイッチング素子ＳＷのドレイン電極ＤＥと電気的に接続されている。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。

画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。液晶層ＬＣは、表示装置ＤＳＰの下側に設けられた照明装置（図示せず）からの照明光を変調する。これにより表示装置ＤＳＰは画像表示を行う。

図１に示す表示装置ＤＳＰは、横電界型の液晶表示装置を示しているが、この態様に限られず、縦電界型の液晶表示装置であってもよい。この場合、共通電極ＣＥは、第１基材ＢＡ１に第３方向Ｚで対向する第２基材に設けられる。縦電界型の表示装置では、画素電極ＰＥと共通電極ＣＥとの間に発生するいわゆる縦電界により液晶層ＬＣが駆動される。

なお本実施形態は液晶表装置に限定されず、他の表示装置に援用可能である。他の表示装置として、例えば電気泳動表示装置が挙げられる。

図２は、画素ＰＸの構成を模式的に示す平面図である。なお、図２では、１つの画素ＰＸの構成について示している。また、図２では、図面を見やすくするために共通電極ＣＥ及び一部の画素については画素電極ＰＥを省略して示している。

図２に示すように、スイッチング素子ＳＷである薄膜トランジスタは、走査線Ｇ、信号線Ｓとの交差部付近に設けられる。スイッチング素子ＳＷは、走査線Ｇ（ゲート電極）、半導体層ＳＣ、信号線Ｓ（ソース電極）、ドレイン電極ＤＥ、画素電極ＰＥを有する。

当該薄膜トランジスタ（以降トランジスタＴｒとする）の半導体層ＳＣは、コンタクトホールＣＨ１を介して信号線Ｓに電気的に接続されている。半導体層ＳＣは、コンタクトホールＣＨ２を介してドレイン電極ＤＥに電気的に接続されている。
画素電極ＰＥは、複数の帯状電極ＢＲと、複数のスリットＳＬＴを有する。画素電極ＰＥは、コンタクトホールＣＨ３を介してドレイン電極ＤＥに電気的に接続されている。

図２に示す信号線Ｓは、凹状溝部ＣＳＬに重畳する第１領域ＳＬＡと、凹状溝部ＣＳＬとは重畳しない第２領域ＳＬＢを有している。また詳細は後述するが、信号線Ｓは、第３方向Ｚにおいて、第１層ＳＬ１、第２層ＳＬ２、及び第３層ＳＬ３が積層された積層体で形成されている。すなわち、第２層ＳＬ２は第１層ＳＬ１に積層され、第３層ＳＬ３は第２層ＳＬ２に積層されている。なお信号線Ｓは、少なくとも第１層ＳＬ１及び第２層ＳＬ２の積層体であってもよい。あるいは４つの以上の導電層の積層体であってもよい。凹状溝部ＣＳＬ、第１領域ＳＬＡ、第２領域ＳＬＢ、第１層ＳＬ１、第２層ＳＬ２、及び第３層ＳＬ３の詳細については後述する。

図３は、図２の線Ａ－Ａに沿った第１基板ＳＵＢ１の断面図である。図３に示すように、走査線Ｇ、半導体層ＳＣ、信号線Ｓは、第１基材ＢＡ１上にこの順に設けられている。具体的には、第１基材ＢＡ１を覆って下地層ＵＣが設けられる。走査線Ｇは、下地層ＵＣ上に設けられる。走査線Ｇ及び下地層ＵＣ上に、走査線Ｇを覆ってゲート絶縁層ＧＩが設けられる。

半導体層ＳＣは、ゲート絶縁層ＧＩを挟んで走査線Ｇ上に設けられる。半導体層ＳＣのソース領域及びドレイン領域に重畳して、それぞれ信号線Ｓ及びドレイン電極ＤＥが設けられている。半導体層ＳＣ、信号線Ｓ、ドレイン電極ＤＥを覆って、層間絶縁層ＩＬＩが設けられている。信号線Ｓは、層間絶縁層ＩＬＩに設けられたコンタクトホールＣＨ１を介して、トランジスタＴｒの半導体層ＳＣに電気的に接続されている。ドレイン電極ＥＤは、層間絶縁層ＩＬＩに設けられたコンタクトホールＣＨ２を介して、トランジスタＴｒの半導体層ＳＣに電気的に接続されている。

なお本実施形態のトランジスタＴｒは、いわゆるボトムゲート型トランジスタだが、これに限定されない。トランジスタＴｒは、トップゲート型トランジスタであってもよい。トップゲート型トランジスタは、下地層ＵＣ上に半導体層ＳＣ、半導体層ＳＣ上にゲート絶縁層ＧＩを介して走査線Ｇ（ゲート電極）、走査線Ｇ及びゲート絶縁層ＧＩ上に層間絶縁層ＩＬＩ、半導体層ＳＣに電気的に接続し層間絶縁層ＩＬＩ上に設けられる信号線Ｓ（ソース電極）及びドレイン電極ＤＥを有する。

層間絶縁層ＩＬＩを覆って平坦化絶縁層ＨＲＣが設けられている。画素電極ＰＥは、平坦化絶縁層ＨＲＣ上に設けられている。画素電極ＰＥは、平坦化絶縁層ＨＲＣに設けられたコンタクトホールＣＨ３を介してドレイン電極ＤＥに電気的に接続されている。

下地層ＵＣ、ゲート絶縁層ＧＩ、層間絶縁層ＩＬＩは、酸化シリコン（ＳｉＯ_２）等の酸化物や、窒化シリコン（ＳｉＮ）等の窒化物が用いられた無機絶縁層である。下地層ＵＣ、ゲート絶縁層ＧＩ、層間絶縁層ＩＬＩは、それぞれ単層に限定されず、複数の絶縁層が積層されていてもよい。例えば、下地層ＵＣに酸化シリコンと窒化シリコンの積層膜、ゲート絶縁層ＧＩに酸化ケイ素膜、層間絶縁層ＩＬＩに酸化シリコンと窒化シリコンの積層膜を用いてもよい。
また平坦化絶縁層ＨＲＣは、有機絶縁層であり、具体的にはアクリルやポリイミド等の有機樹脂材料を用いてもよい。
なお本明細書では、下地層ＵＣ、ゲート絶縁層ＧＩ、層間絶縁層ＩＬＩを、単純に絶縁層もしくは無機絶縁層ともいい、平坦化絶縁層ＨＲＣを、単純に絶縁層もしくは有機絶縁層ともいう。さらには、第１絶縁層、第２絶縁層、第３絶縁層、第４絶縁層などと番号を付した絶縁層として表記し異なる絶縁層として区別するものであってもよい。

走査線Ｇは、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ａｇ（銀）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｃｕ（銅）、Ｃｒ（クロム）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成される。走査線Ｇは、これら金属材料及び合金の単層構造であってもよいし、多層構造であってもよい。

半導体層ＳＣに用いられる材料は、例えば低温ポリシリコン、又は酸化物半導体である。
画素電極ＰＥ及び共通電極ＣＥは、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料で形成されている。
信号線Ｓ及びドレイン電極ＤＥは、上述のように第１層ＳＬ１乃至第３層ＳＬ３という３層の導電材料で形成されている。下記に詳細を説明する。

図４は、図２の線Ｂ－Ｂに沿った第１基板ＳＵＢ１の拡大断面図である。
下地層ＵＣ，ゲート絶縁層ＧＩ、及び層間絶縁層ＩＬＩには、凹状溝部ＣＳＬが形成されている。図２に示す信号線Ｓの第１領域ＳＬＡは凹状溝部ＣＳＬに設けられており、信号線Ｓの第２領域ＳＬＢは、層間絶縁層ＩＬＩ上に設けられている。なお図３では凹状溝部ＣＳＬは、下地層ＵＣにも形成されているが、これに限定されない。凹状溝部ＣＳＬは、少なくともゲート絶縁層ＧＩ、及び層間絶縁層ＩＬＩに形成されていればよく、凹状溝部ＣＳＬが下地層ＵＣに達していなくてもよい。

凹状溝部ＣＳＬは、下地層ＵＣ、ゲート絶縁層ＧＩ、及び層間絶縁層ＩＬＩをフォトリソグラフィ及びエッチングして形成する。凹状溝部ＣＳＬを形成後、凹状溝部ＣＳＬ及び層間絶縁層ＩＬＩを覆って、信号線Ｓの第１層ＳＬ１、第２層ＳＬ２、第３層ＳＬ３となる導電層をそれぞれ第３方向Ｚに対してこの順に成膜する。次いで成膜した積層体にフォトリソグラフィ及びエッチングを行う。これにより信号線Ｓの第１層ＳＬ１、第２層ＳＬ２、第３層ＳＬ３が形成される。なお信号線Ｓが第１層ＳＬ１及び第２層ＳＬ２の積層体、あるいは４層以上の積層体の場合でも、材料となる導電層を積層後、エッチングを行いそれぞれの層を形成すればよい。

本実施形態において、第１層ＳＬ１及び第３層ＳＬ３は同じ材料、第２層ＳＬ２は第１層ＳＬ１及び第３層ＳＬ３とは反射率が異なる材料で構成されている。より具体的には、第１層ＳＬ１及び第３層ＳＬ３はチタン、第２層ＳＬ２はアルミニウムで構成されている。一例として、それぞれの反射率は、アルミニウムが９５％、チタンが５０％である。

上述のように第２層ＳＬ２のアルミニウムは、第１層ＳＬ１及び第３層ＳＬ３のチタンよりも反射率が高い。そのため照明装置からの照明光が第２層ＳＬ２の側面で反射し、反射光が上方の表示面側に出射されてしまう。これにより表示画像の黒輝度が下がり、コントラストが悪化する恐れが生じる。
また第２層ＳＬ２で照明光を反射した際に、偏向状態が変わる消偏が生じることがある。消偏が生じると、画像表示の際に本来見えないはずの信号線Ｓ（第２層ＳＬ２）の側面が線状のムラとして見えてしまう。これにより表示画像の品質が悪化する恐れがある。

本実施形態では、信号線Ｓを、ゲート絶縁層ＧＩ及び層間絶縁層ＩＬＩに設けられた凹状溝部ＣＳＬに設けることにより、信号線Ｓの第２層ＳＬ２での反射を抑制する。
図４に示すように、第１層ＳＬ１の第１部分ＳＬ１ｓは、凹状溝部ＣＳＬの側面ＣＳＬｓに沿って配置される。一方第２層ＳＬ２の側面ＳＬ２ｓは、凹状溝部ＣＳＬの側面ＣＳＬｓから離隔して形成される。換言すると、第２層ＳＬ２の側面ＳＬ２ｓは、第１層ＳＬ１の第１部分ＳＬ１ｓより、凹状溝部ＣＳＬの側面ＣＳＬｓから遠い。

これは第１層ＳＬ１（及び第３層ＳＬ３）のチタンのエッチングレートが、第２層ＳＬ２のアルミニウムより低いためである。すなわち、アルミニウムはチタンより速くエッチングされるため、第２層ＳＬ２の方が第１層ＳＬ１よりも抉れてしまう。これにより第２層ＳＬ２の側面ＳＬ２ｓが、凹状溝部ＣＳＬの側面ＣＳＬｓから離隔する。

第２層ＳＬ２の側面ＳＬ２ｓから突出した第１層ＳＬ１の第１部分ＳＬ１ｓは、凹状溝部ＣＳＬの側面ＣＳＬｓに沿って形成され、凹状溝部ＣＳＬの側面ＣＳＬｓに接している。一方第２層ＳＬ２の側面ＳＬ２ｓは凹状溝部ＣＳＬの側面ＣＳＬｓには接しておらず、上述のように離隔している。第２層ＳＬ２の側面ＳＬ２ｓは凹状溝部ＣＳＬの側面ＣＳＬｓに沿って形成された第１層ＳＬ１の面である第１部分ＳＬ１ｓによって覆われている、と言える。これにより下方からの照射光が信号線Ｓに入射した場合でも、照射光は第２層ＳＬ２ではなく、より反射率の低い第１層ＳＬ１で反射される。よって表示画像の黒輝度の低下が抑制される。
また凹状溝部ＣＳＬの側面ＣＳＬｓに反射率の低い第１層ＳＬ１が配置されているので、消偏が抑制され、線状のムラが発生するのを防ぐことができる。

また第３層ＳＬ３も第１層ＳＬ１と同様チタンで構成されている。上述のようにチタンのエッチングレートは、第２層ＳＬ２のアルミニウムより低い。エッチングレートの差に起因して、第３層ＳＬ３の第２部分ＳＬ３ｓは、第２層ＳＬ２の側面ＳＬ２ｓより凹状溝部ＣＳＬの側面ＣＳＬｓに近接する。換言すると、第２層ＳＬ２の側面ＳＬ２ｓは、第３層ＳＬ３の第２部分ＳＬ３ｓからより離隔している。

ただし第３層ＳＬ３の第２部分ＳＬ３ｓは、凹状溝部ＣＳＬの側面ＣＳＬｓに接しておらず、凹状溝部ＣＳＬの側面ＣＳＬｓから離間している。第３層ＳＬ３の第２部分ＳＬ３ｓと第１層ＳＬ１の第１部分ＳＬ１ｓは、断面視において平行ではなく、交差する方向に延在している。これはエッチングレートが高い第２層ＳＬ２が、上層である第３層ＳＬ３よりも先にエッチングされるため、第３層ＳＬ３の形状が変形するためである。
このように第３層ＳＬ３の第２部分ＳＬ３ｓが変形することにより、第１層ＳＬ１の第１部分ＳＬ１ｓの端部ＳＬ１ｅと第３層ＳＬ３の第２部分ＳＬ３ｓの端部ＳＬ３ｅは、第３方向Ｚにおいてほぼ一致する。第２層ＳＬ２の側面ＳＬ２ｓの端部ＳＬ２ｅは、端部ＳＬ１ｅ及び端部ＳＬ３ｅの間に位置する。これにより、信号線Ｓの第１層ＳＬ１、第２層ＳＬ２、第３層ＳＬ３が製造誤差により凹状溝部ＣＳＬに位置しなかった場合においても、側面ＳＬ２ｓは第１部分ＳＬ１ｓ及び第２部分ＳＬ３ｓによって挟持されるので、不要な反射を防ぐことができる。

なお本実施形態では、第１層ＳＬ１及び第３層ＳＬ３、並びに第２層ＳＬ２の材料として、チタン並びにアルミニウムについて説明したが、これに限定されない。第１層ＳＬ１及び第３層ＳＬ３、並びに第２層ＳＬ２の材料として、反射率が第１層及び第３の方が第２層より低く、エッチングレートが第１層及び第３の方が第２層より小さい材料であればよい。走査線Ｇの材料として挙げた材料のうち、反射率とエッチングレートが上記の条件を満たす材料であれば、信号線Ｓの第１層ＳＬ１乃至第３層ＳＬ３の材料として用いることが可能である。具体的には、第１層ＳＬ１及び第３層ＳＬ３、並びに第２層ＳＬ２の材料として、モリブデン並びにアルミニウムを用いてもよい。

また、第１層ＳＬ１の端部ＳＬ１ｅは、第１基材ＢＡ１の平面に平行な方向（図４においては第１方向Ｘ）において、第２層ＳＬ２の側面ＳＬ２ｓまたは第２層ＳＬ２の端部ＳＬ２ｅから突出した位置にある第１端部ＳＬ１ｅである。第１層の第１部分ＳＬ１ｓは、第２層ＳＬ２の側面ＳＬ２ｓまたは端部ＳＬ２ｅと第１層ＳＬ１の端部ＳＬ２ｅとの間の部分ＳＬ１ｓである。

また、第３層ＳＬ３の端部ＳＬ３ｅは、第１基材ＢＡ１の平面に平行な方向（図４においては第１方向Ｘ）において、第２層ＳＬ２の側面ＳＬ２ｓまたは端部ＳＬ２ｅから突出した位置にある第２端部ＳＬ３ｅである。第３層ＳＬ３の第２部分ＳＬ３ｓは、第２層ＳＬ２の側面ＳＬ２ｓまたは端部ＳＬ２ｅと第３層ＳＬ３の端部ＳＬ３ｅとの間の部分ＳＬ３ｓである。

図４の凹状溝部ＣＳＬにおいて、角度θは、側面ＣＳＬｓを定義する主要な層間絶縁層ＩＬＩの側面と、下地層ＵＣと第１層ＳＬ１が平面上に接する面との角度である。角度θは４５度以上８０度以下であり、５５度以上７５度以下に形成することが望ましい。

また、図４の凹状溝部ＣＳＬにおいて、深さＩｄｐは凹状溝部ＣＳＬの深さであり、一例として深さＩｄｐは０．６から０．８μｍである。

また、図４の凹状溝部ＣＳＬにおいて、膜厚Ｓｄｐは第１層ＳＬ１から第３層ＳＬ３までの信号線Ｓの膜厚であり、一例として０．７０μｍである。また信号線Ｓは上述の３層の積層構造に限らず、第１層ＳＬ１と第２層ＳＬ２との２層積層構造や第２層ＳＬ２と第３層ＳＬ３との２層積層構造であってもよく、さらには３層積層構造に１層を追加した４層の積層構造であってもよい。

なお図４に示すように、凹状溝部ＣＳＬの内部で第１層ＳＬ１、第２層ＳＬ２、第３層ＳＬ３が形成されない部分は平坦化絶縁層ＨＲＣで充填される。第１層ＳＬ１の第１部分ＳＬ１ｓ、第３層ＳＬ３の第２部分ＳＬ３ｓ、第２層ＳＬ２の側面ＳＬ２ｓ、凹状溝部ＣＳＬの側面ＣＳＬｓには、平坦化絶縁層ＨＲＣが充填されている。この構造により凹状溝部ＣＳＬの内面に対して凹凸となりアンカー効果が生じる。これにより平坦化絶縁層ＨＲＣが層間絶縁層ＩＬＩもしくは信号線Ｓから剥がれることを抑制できる。

本実施形態により、表示画像の黒輝度の低減を抑制し、コントラストが向上した表示装置を得ることが可能である。また本実施形態により、線状のムラの発生を抑制し、表示画像の品質が向上した表示装置を得ることが可能である。

＜構成例＞
図５は、実施形態１の半導体基板の他の構成例を示す断面図である。図５に示す構成例では、図４に示す構成例と比較して、信号線Ｓの第１領域ＳＬＡが凹状溝部ＣＳＬの側面ＣＳＬｓよりも内側に位置する点で相違する。なお図５において、図４と共通する個所については説明を省略する。

より具体的には、信号線Ｓの第１層ＳＬ１の第１端部ＳＬ１ｅは、凹状溝部ＣＳＬの側面ＣＳＬｓに接せず、側面ＣＳＬｓの内側に位置する。換言すると、信号線Ｓの第１層ＳＬ１の第１端部ＳＬ１ｅは、凹状溝部ＣＳＬの側面ＣＳＬｓから離れている。つまり、第１方向Ｘにおける凹状溝部ＣＳＬの幅は、信号線Ｓの幅よりも広い。図５において、第１端部ＳＬ１ｅと側面ＣＳＬｓとの間には、平坦化絶縁層ＨＲＣが充填されている。
本構成例においても、実施形態１と同様の効果を得ることが可能である。

＜実施形態２＞
図６は、本実施形態における表示装置の回路図である。本実施形態は、実施形態１と比較して、電気泳動装置であるという点及び走査線の一部を信号線層で置き換えるという点で異なる。

図６に示すように、表示装置ＤＳＰは、第１基材ＢＡ１、表示領域ＤＡにて第１基材ＢＡ１の上方にマトリクス状に配列された複数個の画素ＰＸ、複数本の走査線Ｇと、複数本の信号線Ｓと、複数本の容量配線ＣＷを備えている。

本実施形態では、走査線Ｇの数をＮとし、それぞれ走査線Ｇ＿１乃至Ｇ＿Ｎとする。ただし走査線において個々の区別が必要ない場合は、単に走査線Ｇと呼ぶ。また信号線Ｓの数をＭとし、それぞれ信号線Ｓ＿１乃至Ｓ＿Ｍとする。ただし信号線において個々の区別が必要ない場合は、単に信号線Ｓと呼ぶ。すなわち表示装置ＤＳＰは、Ｎ行Ｍ列の画素ＰＸを有している。

表示装置ＤＳＰは、走査線駆動回路ＧＤ１及びＧＤ２、及び信号線駆動回路ＳＤを備えている。走査線駆動回路ＧＤ１及びＧＤ２は後述する走査線を駆動するように構成され、走査線駆動回路ＧＤ１、走査線駆動回路ＧＤ２は非表示領域ＮＤＡに配置されている。信号線駆動回路ＳＤは、後述する信号線を駆動するように構成され、非表示領域ＮＤＡに配置されている。

走査線Ｇは、走査線駆動回路ＧＤに接続され、第１方向Ｘに延出し、第２方向Ｙに並んで配置される。走査線Ｇは、第１方向Ｘに並んだ複数の画素ＰＸに電気的に接続されている。信号線Ｓは、信号線駆動回路ＳＤに接続され、第２方向Ｙに延出し、第１方向Ｘに並んで配置される。信号線Ｓは、第２方向Ｙに並んだ複数の画素ＰＸに電気的に接続されている。容量配線ＣＷは、第１方向Ｘ又は第２方向Ｙに延出している。本実施形態において、容量配線ＣＷは、第２方向Ｙに延出し、第２方向Ｙに並んだ複数の画素ＰＸに電気的に接続されている。複数本の容量配線ＣＷは、非表示領域ＮＤＡにて束ねられ、ＩＣチップＩ１に接続されている。

走査線駆動回路ＧＤは、走査線Ｇに制御信号ＳＧを与え、走査線Ｇを駆動するように構成されている。信号線駆動回路ＳＤは、信号線Ｓに画像信号（例えば、映像信号）Ｖｓｉｇを与え、信号線Ｓを駆動するように構成されている。ＩＣチップＩ１は容量配線ＣＷに定電圧Ｖｐｃを与え、容量配線ＣＷは定電位に固定される。また、ＩＣチップＩ１は、共通電極ＣＥにコモン電圧Ｖｃｏｍを与え、共通電極ＣＥは定電位（コモン電位）に固定される。本実施形態において、共通電極ＣＥは、全ての画素ＰＸで共用されるため共通電極と称され得る。本実施形態において、容量配線ＣＷは、共通電極ＣＥと同電位に設定されているが、共通電極ＣＥと異なる電位に設定されていてもよい。走査線駆動回路ＧＤ、信号線駆動回路ＳＤ、及びＩＣチップＩ１は、複数の画素ＰＸを駆動するための駆動部を構成している。

各々の画素ＰＸは、第１トランジスタＴｒ１と、第２トランジスタＴｒ２と、第１容量Ｃ１と、第２容量Ｃ２と、を備えている。第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、同一導電型、例えばＮチャネル型の薄膜トランジスタ（ＴＦＴ）により構成されている。第１トランジスタＴｒ１及び第２トランジスタＴｒ２のそれぞれの半導体層は、酸化物半導体で形成されている。なお、上記半導体層は、低温多結晶シリコンなどの多結晶シリコン、非晶質シリコンなど、酸化物半導体以外の半導体を利用してもよい。そして、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の各々は、Ｐチャネル型のＴＦＴにより構成されていてもよい。また、以降の説明は酸化物半導体を用いたトランジスタＴｒにて説明する。

第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、それぞれ、第１端子ｔ１、第２端子ｔ２、及び制御端子ｔ３を有している。本実施形態では、制御端子ｔ３はゲート電極として機能し、第１端子ｔ１及び第２端子ｔ２の一方がソース電極として機能し、第１端子ｔ１及び第２端子ｔ２の他方がドレイン電極として機能している。第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、電気的に信号線Ｓと画素電極ＰＥとの間にて並列に接続されている。

第１トランジスタＴｒ１及び第２トランジスタＴｒ２の各々において、第１端子ｔ１は信号線Ｓに接続され、第２端子ｔ２は画素電極ＰＥに接続され、制御端子ｔ３は走査線Ｇに接続されている。これにより、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の各々は、走査線Ｇに与えられる制御信号ＳＧにより、導通状態又は非導通状態に切替えられる。画像信号Ｖｓｉｇは、信号線Ｓ及び導通状態の第１トランジスタＴｒ１及び第２トランジスタＴｒ２を介して画素電極ＰＥに印加される。

第１容量Ｃ１及び第２容量Ｃ２は、キャパシタである。第１容量Ｃ１は、画素電極ＰＥと容量配線ＣＷとの間に接続されている。第２容量Ｃ２は、画素電極ＰＥと共通電極ＣＥとの間に接続されている。

図７は、表示装置ＤＳＰを示す断面図である。ここでは、１つの画素ＰＸに注目している。
図７に示すように、第１基板ＳＵＢ１は、第１基材ＢＡ１と、第１基材ＢＡ１の上に設けられた下地層ＵＣと、下地層ＵＣの上に設けられた画素電極ＰＥと、を備えている。第２基板ＳＵＢ２は、画素電極ＰＥと対向した第２基材ＢＡ２と、第２基材ＢＡ２と画素電極ＰＥとの間に位置し画素電極ＰＥと対向した共通電極ＣＥと、を備えている。共通電極ＣＥは、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料で形成されている。

本実施形態において、第１基板ＳＵＢ１は半導体基板であり、第２基板ＳＵＢ２は対向基板である。第１基材ＢＡ１及び第２基材ＢＡ２は、樹脂、ガラス等の絶縁性の材料で形成されている。本実施形態において、第２基材ＢＡ２は、画面側（観察側）に位置し、光透過性を有している。第１基材ＢＡ１は、画面の反対側に位置しているため、不透明であってもよいし、透明であってもよい。

表示装置ＤＳＰの表示機能層ＤＬは、画素電極ＰＥと共通電極ＣＥとの間に位置している。表示機能層ＤＬには、画素電極ＰＥと共通電極ＣＥとの間に印加される電圧がかかる。本実施形態において、表示装置ＤＳＰは電気泳動表示装置であり、表示機能層ＤＬは電気泳動層である。表示機能層ＤＬは、Ｘ－Ｙ平面内においてほとんど隙間なく配列された複数のマイクロカプセル３０によって形成されている。
表示装置ＤＳＰの粘着層ＡＬは、画素電極ＰＥと表示機能層ＤＬとの間に位置している。

マイクロカプセル３０は、例えば２０μｍ～７０μｍ程度の粒径を有する球状体である。図示した例では、スケールの関係上、１つの画素電極ＰＥと共通電極ＣＥとの間に、多くのマイクロカプセル３０が配置されているが、１辺の長さが百～数百μｍ程度の矩形状、又は多角形状の画素ＰＸにおいては、１個～１０個程度のマイクロカプセル３０が配置されている。

マイクロカプセル３０は、分散媒３１と、複数の黒色粒子３２と、複数の白色粒子３３とを備えている。黒色粒子３２及び白色粒子３３は、電気泳動粒子と称される場合もある。マイクロカプセル３０の外殻部（壁膜）３４は、例えば、アクリル樹脂等の透明な樹脂を用いて形成されている。分散媒３１は、マイクロカプセル３０内において、黒色粒子３２と、白色粒子３３とを分散させる液体である。黒色粒子３２は、例えば、アニリンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。白色粒子３３は、例えば、二酸化チタン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。これらの顔料には、必要に応じて各種添加剤を添加することができる。また、黒色粒子３２及び白色粒子３３の代わりに、例えば赤色、緑色、青色、イエロー、シアン、マゼンタなどの顔料を用いてもよい。

上記構成の表示機能層ＤＬにおいて、画素ＰＸを黒表示させる場合、画素電極ＰＥが共通電極ＣＥよりも相対的に高電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが正極性に保持される。これにより、正に帯電した黒色粒子３２が共通電極ＣＥに引き寄せられる一方、負に帯電した白色粒子３３が画素電極ＰＥに引き寄せられる。その結果、共通電極ＣＥ側からこの画素ＰＸを観察すると黒色が視認される。一方、画素ＰＸを白表示させる場合には、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが負極性に保持される。これにより、負に帯電した白色粒子３３が共通電極ＣＥ側へ引き寄せられる一方、正に帯電した黒色粒子３２が画素電極ＰＥに引き寄せられる。その結果、この画素ＰＸを観察すると白色が視認される。

なお、本実施形態において、画素電極ＰＥは、粘着層ＡＬに接している。但し、画素電極ＰＥと粘着層ＡＬとの間に絶縁性の保護層が介在し、保護層で画素電極ＰＥが保護されていてもよい。

図８は、表示装置ＤＳＰの第１基板ＳＵＢ１の一部を示す拡大平面図である。
図８に示すように、走査線Ｇは、第１方向Ｘに延在している。信号線Ｓは、第２方向Ｙに延在し、走査線Ｇと交差している。画素電極ＰＥは、互いに電気的に接続された第１画素電極ＰＥ１及び第２画素電極ＰＥ２を有している。走査線Ｇ及び信号線Ｓは、第１画素電極ＰＥ１と交差している。第２画素電極ＰＥ２は、第２方向Ｙにおいて走査線Ｇに間隔を置いて位置している。

第１トランジスタＴｒ１の第１半導体層ＳＣ１及び第２トランジスタＴｒ２の第２半導体層ＳＣ２全体は、同一の走査線Ｇに重畳している。
第１接続電極ＥＬ１は、走査線Ｇに重畳し、第１方向Ｘに信号線Ｓに間隔を置いて位置している。
第２接続電極ＥＬ２は、第２方向Ｙに延在している。第２接続電極ＥＬ２の一端部は、走査線Ｇに重なる領域において、信号線Ｓと第１接続電極ＥＬ１との間に位置し、各々の半導体層ＳＣに重畳する。第２接続電極ＥＬ２の他端部は、第２画素電極ＰＥ２に重畳する。

容量電極ＯＥは、半導体層ＳＣ、信号線Ｓ、第１接続電極ＥＬ１、及び第２接続電極ＥＬ２に間隔を置いて位置し、第１画素電極ＰＥ１及び第２画素電極ＰＥ２にそれぞれ重畳する。本実施形態において、容量電極ＯＥの全体は、平面視にて、第１画素電極ＰＥ１の内側に位置し、かつ、第２画素電極ＰＥ２の内側に位置している。
接続補助配線ＴＭＷは、第２方向Ｙに延在し、走査線Ｇを挟んで第２方向Ｙに隣り合う２個の接続配線ＮＷを接続している。

接続配線ＮＷは、第２方向Ｙに延在し、信号線Ｓと交差しない。接続配線ＮＷは、接続補助配線ＴＭＷを介して、走査線Ｇを挟んで第２方向Ｙに隣り合う２個の容量電極ＯＥを接続している。複数の接続配線ＮＷ及び複数の容量電極ＯＥは、一体形成されている。
本実施形態において、第２方向Ｙに並ぶ複数の接続配線ＮＷ、複数の接続補助配線ＴＭＷ、及び複数の容量電極ＯＥは、容量配線ＣＷを形成している。

補助ゲート電極ＡＥは、各々の半導体層ＳＣと第１接続電極ＥＬ１に重畳している。平面視にて、補助ゲート電極ＡＥは、少なくとも、第１半導体層ＳＣ１及び第２半導体層ＳＣ２の両方のチャネル領域に重畳していればよい。本実施形態において、補助ゲート電極ＡＥは、第１半導体層ＳＣ１の全体及び第２半導体層ＳＣ２の全体に重畳している。
第３接続電極ＥＬ３は、補助ゲート電極ＡＥに間隔を置いて位置し、第２接続電極ＥＬ２及び第１画素電極ＰＥ１に重畳している。

走査線Ｇ及び第２画素電極ＰＥ２は、同一の材料で形成されている。信号線Ｓ、第１接続電極ＥＬ１、第２接続電極ＥＬ２、容量電極ＯＥ、接続配線ＮＷは、同一の材料で形成されている。接続補助配線ＴＭＷ、補助ゲート電極ＡＥ、及び第３接続電極ＥＬ３は、同一の材料で形成されている。走査線Ｇ、第２画素電極ＰＥ２、接続配線ＮＷ、補助ゲート電極ＡＥ、及び第３接続電極ＥＬ３は、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ａｇ（銀）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｃｕ（銅）、Ｃｒ（クロム）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。

信号線Ｓは、実施形態１と同様に、３層の導電材料の積層体である。すなわち、第３方向Ｚに対して第１層、第２層、第３層の積層体である。第１層乃至第３層は、反射率が第１層及び第３の方が第２層より低く、エッチングレートが第１層及び第３の方が第２層より小さい材料であればよい。例えば第１層及び第３層の材料としてチタン、第２層の材料としてアルミニウムを用いればよい。ただし上述の通り、信号線Ｓは第１層及び第２層の積層体であってもよい。
本実施形態の信号線Ｓは、実施形態１と同様、その一部が絶縁層の積層体に設けられた凹状溝部に設けられる。下記に信号線Ｓを含む断面構造について説明する。

図９は、図８の線Ｃ－Ｃに沿った第１基板ＳＵＢ１を示す拡大断面図である。
図９に示すように、第１基材ＢＡ１の上に下地層ＵＣが形成されている。下地層ＵＣの上に、走査線Ｇが形成されている。下地層ＵＣ及び走査線Ｇの上に、ゲート絶縁層ＧＩが形成されている。

第１半導体層ＳＣ１などの半導体層ＳＣは、ゲート絶縁層ＧＩの上に設けられている。信号線Ｓ、第１接続電極ＥＬ１、第２接続電極ＥＬ２は、ゲート絶縁層ＧＩの上に設けられている。信号線Ｓは、第１半導体層ＳＣ１などの半導体層ＳＣの一部に重畳している。第２接続電極ＥＬ２は、第１半導体層ＳＣ１などの半導体層ＳＣの他の一部に重畳している。第１接続電極ＥＬ１は、ゲート絶縁層ＧＩに形成されたコンタクトホールを介して走査線Ｇに接続されている。

ゲート絶縁層ＧＩ、半導体層ＳＣ、信号線Ｓ、第１接続電極ＥＬ１、第２接続電極ＥＬ２上に、層間絶縁層ＩＬＩが形成されている。補助ゲート電極ＡＥは、層間絶縁層ＩＬＩの上に設けられ、層間絶縁層ＩＬＩに形成されたコンタクトホールを介して第１接続電極ＥＬ１に接続されている。すなわち補助ゲート電極ＡＥは、第１接続電極ＥＬ１を介して走査線Ｇに電気的に接続される。

補助ゲート電極ＡＥは、少なくとも半導体層ＳＣのチャネル領域に対向している。補助ゲート電極ＡＥは、走査線Ｇとともに第１半導体層ＳＣ１や第２半導体層ＳＣ２を挟んでいる。例えば、第１トランジスタＴｒ１において、走査線Ｇ及び補助ゲート電極ＡＥは、それぞれゲート電極として機能している。第１トランジスタＴｒ１は、デュアルゲート構造の薄膜トランジスタである。走査線Ｇの一部、第１半導体層ＳＣ１、補助ゲート電極ＡＥなどは、第１トランジスタＴｒ１を構成している。なお第２トランジスタＴｒ２は、第１トランジスタＴｒ１と同様の断面構造を有している。走査線Ｇ、信号線Ｓ、及び補助ゲート電極ＡＥは、第１基材ＢＡ１の上方に位置している。第１トランジスタＴｒ１や第２トランジスタＴｒ２も、第１基材ＢＡ１の上方に位置している。

なお本実施形態の第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、信号線Ｓ及び第２接続電極ＥＬ２（ドレイン電極）が半導体層ＳＣに直接重畳しているが、これに限定されない。実施形態１と同様、半導体層ＳＣ並びに信号線Ｓ及び第２接続電極ＥＬ２（ドレイン電極）との間に層間絶縁層を設けてもよい。

また本実施形態の第１トランジスタＴｒ１及び第２トランジスタＴｒ２はボトムゲート型であるが、これに限定されず、トップゲート型であってもよい。

層間絶縁層ＩＬＩ及び補助ゲート電極ＡＥの上に、平坦化絶縁層ＨＲＣが形成されている。
下地層ＵＣ、ゲート絶縁層ＧＩ、層間絶縁層ＩＬＩ、平坦化絶縁層ＨＲＣの材料は、実施形態１と同様のものを用いればよい。例えば下地層ＵＣ、ゲート絶縁層ＧＩ、層間絶縁層ＩＬＩとして無機絶縁材料、平坦化絶縁層ＨＲＣとして有機樹脂材料を用いればよい。

第１画素電極ＰＥ１は、第１基材ＢＡ１、走査線Ｇ、及び信号線Ｓの上方に位置している。本実施形態において、第１画素電極ＰＥ１は、平坦化絶縁層ＨＲＣの上に設けられている。第１画素電極ＰＥ１は、光反射層ＦＬと透明導電層ＴＬとの積層体で構成されている。光反射層ＦＬは、平坦化絶縁層ＨＲＣの上に設けられている。光反射層ＦＬは、Ａｌ、Ｔｉ、Ａｇ、Ｍｏ、Ｗ、Ｃｕ、Ｃｒなどの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。本実施形態の光反射層ＦＬは、光反射導電層である。

透明導電層ＴＬは、平坦化絶縁層ＨＲＣ及び光反射層ＦＬの上に設けられ、光反射層ＦＬに接している。本実施形態において、透明導電層ＴＬのサイズは光反射層ＦＬのサイズより大きく、透明導電層ＴＬは、光反射層ＦＬの上面及び側面を完全に覆っている。透明導電層ＴＬは、光反射層ＦＬの外側において平坦化絶縁層ＨＲＣに接している。但し、光反射層ＦＬ及び透明導電層ＴＬのサイズについては、本実施形態に限定されるものではなく、種々変形可能である。例えば、透明導電層ＴＬのサイズは光反射層ＦＬのサイズと同一であり、透明導電層ＴＬは光反射層ＦＬに完全に重なって形成されていてもよい。本実施形態において、上記第２容量Ｃ２は、第１画素電極ＰＥ１と共通電極ＣＥとの間に形成される容量に相当している。
なお第１画素電極ＰＥ１は、透明導電層ＴＬ及び光反射層ＦＬの積層体ではなく、光反射層ＦＬ又は透明導電層ＴＬのいずれかで構成されていてもよい。

図８及び図９に示すように、下地層ＵＣ及びゲート絶縁層ＧＩには、凹状溝部ＣＳＬ１及びＣＳＬ２が形成されている。なお凹状溝部ＣＳＬ１及びＣＳＬ２は、下地層ＵＣにも形成されているが、これに限定されない。凹状溝部ＣＳＬ１及びＣＳＬ２は、少なくともゲート絶縁層ＧＩに形成されていればよく、凹状溝部ＣＳＬ１及びＣＳＬ２が下地層ＵＣに達していなくてもよい。
なお本実施形態１のトランジスタＴｒ１及びＴｒ２が、実施形態１と同様、半導体層ＳＣ並びに信号線Ｓ及び第２接続電極ＥＬ２（ドレイン電極）との間に層間絶縁層を設けられている場合は、凹状溝部ＣＳＬ１及びＣＳＬ２は、少なくともゲート絶縁層ＧＩ及び層間絶縁層に設けられていればよい。

信号線Ｓは、凹状溝部ＣＳＬ１に重畳する第１領域ＳＬＡと、凹状溝部ＣＳＬ１に重畳しない第２領域ＳＬＢを有している。第１領域ＳＬＡは凹状溝部ＣＳＬ１の内部に位置し、第２領域ＳＬＢは層間絶縁層ＩＬＩ上に位置している。

第１領域ＳＬＡのＸ－Ｚ平面における断面構造は、図４と同様の構造である。すなわち第１領域ＳＬＡは、第１層ＳＬ１、第２層ＳＬ２、及び第３層ＳＬ３を有し、第２層ＳＬ２の側面は、第１層ＳＬ１の第１部分及び第３層ＳＬ３の第２部分より、凹状溝部ＣＳＬ１の側面から離隔している。本実施形態の第１領域ＳＬＡの説明は、図４及びその説明を援用し、詳細は省略する。

信号線Ｓの第１領域ＳＬＡを凹状溝部ＣＳＬに設けることにより、実施形態１と同様の効果が生じる。また第３方向Ｚにおける信号線Ｓと第１画素電極ＰＥ１の距離が長くなることにより、信号線Ｓの寄生容量を低減することが可能である。

また、本実施形態の第１基板ＳＵＢ１は、走査線Ｇの一部を信号線Ｓの材料層に置き換える構成を有している。
図８に示すように、走査線Ｇに接続される第１接続電極ＥＬ１は、第２方向Ｙに延伸し、第２方向Ｙで隣接する画素の走査線Ｇに接続されている。第１接続電極ＥＬ１は上述のように信号線Ｓと同一の材料で形成されている。走査線Ｇに入力される信号は、第１接続電極ＥＬ１を介して隣接する画素の走査線Ｇに伝送する。よって、第１接続電極ＥＬ１は走査線Ｇの一部であると言える。

図１０は、図８の線Ｄ-Ｄに沿った第１基板ＳＵＢ１の拡大断面図である。図８に示すように第１接続電極ＥＬ１は、凹状溝部ＣＳＬ２と重畳する第１領域ＥＬ１Ａ、及び、凹状溝部ＣＳＬ２と重畳しない第２領域ＥＬ１Ｂを有している。凹状溝部ＣＳＬ２は、上述のように下地層ＵＣ及びゲート絶縁層ＧＩに設けられている。第１領域ＥＬ１Ａは凹状溝部ＣＳＬ２の内部に設けられ、第２領域ＥＬ１Ｂはゲート絶縁層ＧＩ上に設けられている。

上述のように第１接続電極ＥＬ１は走査線Ｇの一部であると言える。よって第１領域ＥＬ１Ａは、走査線Ｇのうち凹状溝部ＣＳＬ２と重畳する領域であると言える。

信号線Ｓ及び第１接続電極ＥＬ１の材料が走査線Ｇの材料より低抵抗の場合、走査線Ｇの一部を第１接続電極ＥＬ１に置き換えることにより、走査線全体の低抵抗化が可能である。
しかし第１接続電極ＥＬ１は、信号線Ｓと同様にゲート絶縁層ＧＩの上に形成されている。信号線Ｓと同層である第１接続電極ＥＬ１は、第３方向Ｚにおいて、走査線Ｇよりも第１画素電極ＰＥ１までの距離が近い。そのため走査線Ｇの一部を第１接続電極ＥＬ１に置き換えると、走査線の寄生容量が増大し、駆動に負荷がかかる恐れが生じる。

しかしながら本実施の形態では、第１接続電極ＥＬ１は、絶縁層に設けられた凹状溝部の内部に設けられる。これにより第１接続電極ＥＬ１と第１画素電極ＰＥ１との距離が遠くなり、寄生容量が低減される。よって走査線に対する駆動の負荷も低減される。

また第１接続電極ＥＬ１は低抵抗であるため、配線幅を小さくすることができる。このように、一部が低抵抗の第１接続電極ＥＬ１に置き換えられた走査線は、配線幅が小さくなり、さらに寄生容量を低減することが可能である。

電気泳動装置は、いわゆる反射型の表示装置でありバックライトを有さず、外光及びフロントライトが用いられる。この場合であっても第１基材ＢＡ１に向かって入り込んだ光が第２層ＳＬ２の側面ＳＬ２ｓにより反射され、その反射光が表示品位を損ねる恐れがある。しかしながら本実施形態によれば第１層ＳＬ１の第１部分ＳＬ１ｓや第３層ＳＬ３の第２部分ＳＬ３ｓにより第２層ＳＬ２の側面ＳＬ２ｓの反射を防止することができ、結果として表示品位を損ねることがない。

本実施形態により、コントラストが向上し、表示画像の品質が向上した表示装置を得ることが可能である。また本実施形態により、寄生容量が低減し、駆動への負荷が低減された表示装置を得ることが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＢＡ１…第１基材、ＢＡ２…第２基材、ＣＳＬ…凹状溝部、ＣＳＬ１…凹状溝部、ＣＳＬ２…凹状溝部、ＣＳＬｓ…側面、ＣＷ…容量配線、ＤＡ…表示領域、ＤＬ…表示機能層、ＤＳＰ…表示装置、ＥＬ１…第１接続電極、ＥＬ１Ａ…第１領域、ＥＬ１Ｂ…第２領域、ＥＬ２…第２接続電極、ＥＬ３…第３接続電極、Ｇ…走査線、ＧＩ…ゲート絶縁層、ＨＲＣ…平坦化絶縁層、ＩＬＩ…層間絶縁層、ＬＣ…液晶層、ＮＤＡ…非表示領域、ＮＷ…接続配線、ＰＸ…画素、Ｓ…信号線、ＳＬ１…第１層、ＳＬ１ｅ…端部、ＳＬ１ｓ…第１部分、ＳＬ２…第２層、ＳＬ２ｅ…端部、ＳＬ２ｓ…側面、ＳＬ３…第３層、ＳＬ３ｅ…端部、ＳＬ３ｓ…第２部分、ＳＬＡ…第１領域、ＳＬＢ…第２領域、ＴＭＷ…接続補助配線、Ｔｒ…トランジスタ、Ｔｒ１…第１トランジスタ、Ｔｒ２…第２トランジスタ、ＵＣ…下地層。

Claims (11)

1. 第１基材と、
   前記第１基材上に設けられた下地層と、
   前記下地層上に設けられた走査線と、
   前記下地層及び前記走査線上に設けられたゲート絶縁層と、
   前記ゲート絶縁層上に設けられ前記走査線と対向する半導体層と、
   少なくとも前記ゲート絶縁層に設けられた第１凹状溝部と、
   前記第１凹状溝部に重畳する第１領域及び前記第１凹状溝部に重畳しない第２領域を有する信号線と、
   を備え、
   前記信号線の前記第２領域は、前記ゲート絶縁層上に設けられ、
   前記信号線は、第１層及び前記第１層に積層された第２層を有する積層体であり、
   前記第１領域の前記第１層の第１突出部は、前記第１基材の平面に平行な方向に、前記第２層の側面から突出しており、
   前記第１突出部は前記第１凹状溝部の側面に接し、前記第２層の前記側面を遮光する、半導体基板。
2. 前記信号線は、前記第２層に積層された第３層をさらに有する積層体であり、
   前記第１領域の前記第３層は、前記第１基材の前記平面に平行な前記方向に、前記第２層の前記側面から突出する第２突出部を有し、
   前記第１層の前記第１突出部及び前記第３層の前記第２突出部は断面視で平行ではない、請求項１に記載の半導体基板。
3. 前記第１層及び前記第３層の反射率は、前記第２層の反射率より低い、請求項２に記載の半導体基板。
4. さらに、層間絶縁層を備え、
   前記ゲート絶縁層と前記層間絶縁層との間に、前記信号線の前記第２領域が配置される、請求項１乃至３のいずれか１項に記載の半導体基板。
5. 第１基材と、
   前記第１基材上に設けられた第１絶縁層と、
   前記第１絶縁層上に設けられた走査線と、
   前記第１絶縁層及び前記走査線上に設けられた第２絶縁層と、
   少なくとも前記第２絶縁層に設けられた第１凹状溝部と、
   前記第１凹状溝部に重畳する第１領域及び前記第１凹状溝部に重畳しない第２領域を有する信号線と、
   少なくとも前記第２絶縁層に設けられた第２凹状溝部と、
   前記走査線に接続され、前記第２凹状溝部と重畳する電極と、
   を備え、
   前記信号線の前記第２領域は、前記第２絶縁層上に設けられ、
   前記信号線は、第１層及び前記第１層に積層された第２層を有する積層体であり、
   前記第１領域の前記第１層の第１突出部は、前記第１基材の平面に平行な方向に、前記第２層の側面から突出しており、
   前記第１突出部は前記第１凹状溝部の側面に接し、前記第２層の前記側面を遮光し、
   前記第２凹状溝部と重畳する前記電極は、前記信号線と同層である、半導体基板。
6. さらに、第２基材と、
   前記第１基材及び前記第２基材との間に設けられた表示機能層と、
   を備える、請求項１乃至５のいずれか１項に記載に表示装置。
7. 前記表示機能層は、液晶層である、請求項６に記載の表示装置。
8. 第１基材と、
   前記第１基材上に設けられた下地層と、
   前記下地層上に設けられた走査線と、
   前記下地層及び前記走査線上に設けられたゲート絶縁層と、
   前記ゲート絶縁層上に設けられ前記走査線と対向する半導体層と、
   少なくとも前記ゲート絶縁層に設けられた第１凹状溝部と、
   前記第１凹状溝部に重畳する第１領域及び前記第１凹状溝部に重畳しない第２領域を有する信号線と、
   前記信号線を覆う有機絶縁層と、
   を備え、
   前記信号線の前記第２領域は、前記ゲート絶縁層上に設けられ、
   前記信号線は、第２層及び前記第２層に積層された第３層を有する積層体であり、
   前記第１領域の前記第３層は、前記第１基材の平面に平行な方向において、前記第２層の側面から突出する第２端部を有し、
   前記第１領域の前記第３層は、前記第２層の前記側面と前記第２端部との間に第２部分を有し、
   前記第１領域の前記第２層の前記側面及び前記第１凹状溝部の側面との間、並びに前記第１基材及び前記第２部分との間には、前記有機絶縁層が充填されている、半導体基板。
9. 前記信号線は、前記第２層が第１層に積層された積層体であり、
   前記第２層は、前記第１層と前記第３層との間に配置され、
   前記第１領域の前記第１層は、前記第１基材の前記平面に平行な前記方向において、前記第２層の前記側面から突出した第１端部を有し、
   前記第１領域の前記第１層は、前記第２層の前記側面と前記第１端部との間に第１部分を有し、
   前記第１領域の前記第１層の第１部分及び前記第３層の前記第２部分は断面視で平行ではない、請求項８に記載の半導体基板。
10. 前記第１領域の前記第１層の前記第１部分は、前記第１凹状溝部に接し、
    前記第１凹状溝部において、前記第１部分と前記第２部分との間には、前記有機絶縁層が充填されている、請求項９に記載の半導体基板。
11. 第１基材と、
    前記第１基材上に設けられた下地層と、
    前記下地層上に設けられた走査線と、
    前記下地層及び前記走査線上に設けられたゲート絶縁層と、
    前記ゲート絶縁層上に設けられ前記走査線と対向する半導体層と、
    少なくとも前記ゲート絶縁層に設けられた第１凹状溝部と、
    前記第１凹状溝部に重畳する第１領域及び前記第１凹状溝部に重畳しない第２領域を有する信号線と、
    を備え、
    前記信号線の前記第２領域は、前記ゲート絶縁層上に設けられ、
    前記信号線は、第１層及び前記第１層に積層された第２層を有する積層体であり、
    前記第１領域の前記第１層の第１端部は、前記第１基材の平面に平行な方向に、前記第２層の側面から突出しており、
    前記第１領域の前記第１層は、前記第２層の前記側面と前記第１端部との間に第１部分を有し、前記第１端部は前記第１凹状溝部の側面よりも内側に位置する、半導体基板。
    

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