JP7519992B2 - 半導体の垂直ショットキーダイオード及びその製造方法 - Google Patents

半導体の垂直ショットキーダイオード及びその製造方法 Download PDF

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Description

本解決策は、半導体の垂直ショットキーダイオード、及び対応する製造プロセスに関し、具体的には以下の開示は、相補型金属酸化膜半導体（ＣＭＯＳ）技術で製造される半導体の垂直ショットキーダイオードに言及するものである。
公知であるように、ショットキーダイオードは主としてスイッチング素子又は整流素子として使用され、この場合、一般的なＰＮ接合ダイオードと比較して優れた高速スイッチング特性を有する、金属－半導体接合が用いられている。その理由としては、ｐ－ｎ接合ダイオードとは異なり、ショットキーダイオードに順方向電圧が印加された場合は少数キャリア注入が発生しないからであり、これはすなわち、ショットキーダイオードでは、電流は多数キャリアのみによって流れることを意味する。
半導体のショットキーダイオードは当技術分野で広く見出されている。
例えば図１は、概して１００で表す、横方向ドリフト領域を有する典型的な集積高電圧ショットキーダイオードを示す（このタイプのダイオードについては、例えば米国特許出願公開２０１２／０６８２９７（Ａ１）号明細書に開示されている）。ショットキーダイオード１００は、半導体材料、具体的にはシリコン製の基板１０１内に形成されており、基板１０１は表側面１０１ａ及び裏側面１０１ｂを有し、これらは主として水平面ｘｙに延在し、同水平面ｘｙに直交する垂直方向ｚに沿って分離されている。第１の導電型、例えばｎ型の低濃度にドープされたウェル１０２が基板１０１の表面部分に形成され、表側面１０１ａに当接しており（又は対向しており）、基板１０１は、第２の導電型のドーピング、当該例ではｐ型ドーピングを有する。基板１０１の表側面１０１ａに形成されている、誘電体材料製のシャロー・トレンチ・アイソレーション領域１０４が、ショットキーダイオード１００のアノード電極、カソード電極、及び本体電極間の空間的分離をもたらしている。
具体的には、第１の電極、例えば低濃度にドープされたウェル１０２に形成されている金属シリサイド接点によって構成されるショットキーダイオード１００のアノード電極１１１ａ（半導体のｎ型の導電性の場合）が、同低濃度にドープされたウェル１０２とのショットキー接点を確立している。シリサイド形成は、基板１０１の表側面１０１ａに形成されているシリサイドブロック層１１０によって横方向にブロックされ、また、このシリサイドブロック層１１０内に開口部１１２が画定され、この開口部１１２を通して、金属シリサイド及び対応するショットキー接点領域が画定されている。
ショットキー接点領域のエッジ部では通常、リークが増大しやすくなるため、第２の導電型（当該例では、ｐ型）のドープ領域であるガードリング１０８が、低濃度にドープされたウェル１０２におけるショットキー接点領域の周辺領域に形成される。低濃度にドープされたウェル１０２にオーミック金属接点を形成することにより、第２の電極、例えばショットキーダイオード１００のカソード電極１１１ｃが確立される（この場合、ｎ型導電性を有する）。これは、低濃度にドープされたウェル１０２における基板１０１の表側面１０１ａに形成されている、高濃度にドープされた領域１０９に金属シリサイド接点を形成することによって達成される。高濃度にドープされた領域１０９は第１の導電型（ｎ型）を有し、例えばイオン注入によって形成されている。図１には、２つのカソード電極１１１ｃを示しており、これらの電極はそれぞれのシャロー・トレンチ・アイソレーション領域１０４によって、横方向に画定されている。
なお、当該半導体がｎ型である場合、金属／半導体接合のダイオードであるショットキーダイオードではいずれの場合も、金属側がアノードと呼ばれ、半導体側がカソードと呼ばれる。反対に、当該半導体がｐ型である場合（すなわち、低濃度にドープされたウェル１０２がｐ型導電性を有する場合）、ショットキーダイオードにおいて金属側がカソードを形成し、半導体側がアノードを形成する。
さらに、第２の導電型（ｐ型）を有し、基板１０１の表側面１０１ａにおいて、低濃度にドープされたウェル１０２の外側に形成されたさらに別の高濃度にドープされた領域１０７に、さらに別の金属シリサイド接点を形成することにより、基板（又は本体）電極１１１ｂが設けられている。高濃度にドープされた領域１０７、１０９は、シャロー・トレンチ・アイソレーション領域１０４によって分離されている。
多くの適用例において、ショットキーダイオード１００が、例えば約３０Ｖの降伏電圧など、逆方向バイアスの高電圧を維持できるようにすることが必要となる。そのような高い降伏電圧を得るために、アノード電極１１１ａ及びカソード電極１１１ｃが低濃度にドープされたウェル１０２において空間的に分離される必要があり、その分離長さを図１においてＬｄで表しており、ここで、Ｌａはアノード電極１１１ａの長さを表し、Ｌｃはカソード電極１１１ｃの長さを表し、Ｌは、基板電極１１１ｂをさらに含む、ショットキーダイオード１００の横方向（図１で、ｘｙ平面のｘ軸に沿った）の全長を表している。
集積ショットキーダイオードの重要な特性は、特定の順方向電流を供給するために必要な面積消費にある。特定のショットキーダイオード設計では、順方向電流はショットキー接点のサイズに依存する。ショットキーダイオードの面積効率は、ショットキーダイオードの総面積に対するショットキー接点領域の比率として定義され得る。図１から明らかなように、ショットキーダイオード１００の面積効率は最適ではなく、これはダイオードが横方向の構成になっていることと、当該設計で指定された長さＬａ及びＬｃに対し、最適な設定値が存在することとに起因している。長さＬａを、その最適値を超えて長くすると、ショットキーダイオードで不要な高直列抵抗が発生する結果となる。したがって、大きな順方向電流を供給するには、ショットキーダイオードの幅を（水平面ｘｙのｙ軸に沿って）広くする必要があり、そうでない場合は、占有面積を多くとる必要があるいずれの場合も、マルチストライプ構造を使用する必要がある。
ショットキーダイオード１００には、さらに不利な点がある。ガードリング１０８、低濃度にドープされたウェル１０２、及び基板１０１は、寄生バイポーラトランジスタを形成する。この寄生バイポーラトランジスタの電流利得によって、ショットキーダイオード１００のショットキー特性が、所望の特性から著しく逸脱する恐れがある。また、ガードリング１０８は寄生容量を生じさせ、スイッチング性能を低下させる少数キャリア注入を引き起こす。ショットキー接点の長さＬａには最適値があるため、ショットキーダイオード１００の寄生容量を容易に低減することはできない。その上、図１に示すショットキーダイオード１００は絶縁されていないので、電流が基板１０１に向かって流れる可能性もある。
図２は、２００で表す別の典型的なショットキーダイオード構成を示しており、ショットキーダイオードはこの場合、垂直ドリフト領域を有する（このタイプのダイオードについては、例えば米国特許出願公開第２００８／２９６７２２（Ａ１）号明細書に開示されている）。
ショットキーダイオード２００は図１のショットキーダイオード１００とほぼ同様であるが（そのため、対応する要素を同じ参照符号で示しており、これについて再度述べることはしない）、第１の導電型（ｎ型）を有し、低濃度にドープされたウェル１０２の直下に形成され、かつこれと接触している高濃度にドープされた埋込層２０２を備える。
この場合、ショットキーダイオード２００のカソード電極１１１ｃにおける高濃度にドープされた領域１０９は、第１の導電型（ｎ型）を有し、垂直方向ｚに沿って延在する高濃度にドープされた接続領域２０３を介して、埋込層２０２に結合されている。高濃度にドープされた接続領域２０３は、様々な注入エネルギーで一連の高線量注入を行うことによって形成されてもよい。高濃度にドープされた接続領域２０３は、通常「シンカー」と呼ばれている。この場合、低濃度にドープされたウェル１０２は、２つのカソード電極１１１ｃに対応する２つの高濃度にドープされた接続領域２０３によって、横方向に画定されている。
ショットキーダイオード２００では、垂直構成になっていることより、ショットキー接点領域の長さＬａを非常に長くすることができる。
順方向バイアスでは、電流は低濃度にドープされたウェル１０２を通って垂直方向に流れ、高濃度にドープされた埋込領域２０２に到達する。高濃度にドープされた埋込領域２０２は電流を収集し、これらの電流は、次いで同高濃度にドープされた埋込層２０２を通って横方向に流れ、高濃度にドープされた接続領域２０３に到達し、そこからカソード接点１１１ｃに到達する。逆方向バイアスでは、印加電圧は、低濃度にドープされたウェル１０２の空乏化領域を横切って、垂直方向に降下する。
ショットキーダイオード２００を垂直ドリフト構成にすることにより、図１のショットキーダイオード１００の面積効率と比較して、より高い面積効率が得られる。ただし、埋込層２０２と高濃度にドープされた接続領域２０３とは、ショットキーダイオード２００の直列抵抗を増大させる。ショットキー接点長さＬａが長いほど、高濃度にドープされた埋込層２０２に関連して生じる直列抵抗が大きくなる。結果として、ここでも長さＬａの最適値が存在しており、ショットキーダイオード２００の面積効率を制限している。
半導体のショットキーダイオードに関するさらに別の公知の解決策が米国特許第７００２１８７（Ｂ１）号明細書に開示されており、ここでは、エピタキシャル（エピ）層に形成されたショットキーダイオードを開示している。このエピ層が成長する基板内に、Ｎ＋埋込チャネルが形成されている。このＮ＋埋込チャネルは、ショットキーダイオードのカソードを形成しているエピ層に配置された、金属電極に結合されている垂直酸化金属スロットによってアクセスされている。同じくエピ層に配置されたさらに別の金属電極が、ショットキーダイオードのアノードを形成している。接合部の曲率が高いことに起因してエッジ部のリークが増大するという課題を解決するために、エピ層内に横方向にＰ＋ガードリングが形成されている。
また、この公知の解決策では、Ｎ＋埋込層が寄生直列抵抗を生じさせ、その値はショットキー接点領域の横方向寸法が増加するにつれて大きくなっている。
本発明の目的は、半導体のショットキーダイオードに関する改良された解決策を提供することであり、これによって、例えば面積効率、製造コスト、及び電気的性能の点で、公知の解決策の制限を克服することができるようになる。
本解決策によれば、添付の特許請求の範囲で定義しているように、結果として半導体ＣＭＯＳベースの垂直ショットキーダイオードデバイス及び対応する製造プロセスが提供される。
本発明がより良好に理解されるように、その好ましい実施形態を、ここで単に非限定的な例として、添付の図面を参照しながら説明する。
公知の半導体のショットキーダイオードの断面図である。 別の公知の半導体のショットキーダイオードを示す断面図である。 本解決策の第１の実施形態による、半導体の垂直ショットキーダイオードの断面図である。 本解決策による半導体の垂直ショットキーダイオードのさらに別の実施形態を示す断面図である。 本解決策による半導体の垂直ショットキーダイオードのさらに別の実施形態を示す断面図である。 本解決策による半導体の垂直ショットキーダイオードのさらに別の実施形態を示す断面図である。 本解決策による半導体の垂直ショットキーダイオードのさらに別の実施形態を示す断面図である。 対応する製造プロセスの後続のステップにおける、図３の半導体の垂直ショットキーダイオードの断面図である。 対応する製造プロセスの後続のステップにおける、図３の半導体の垂直ショットキーダイオードの断面図である。 対応する製造プロセスの後続のステップにおける、図３の半導体の垂直ショットキーダイオードの断面図である。 対応する製造プロセスの後続のステップにおける、図３の半導体の垂直ショットキーダイオードの断面図である。 対応する製造プロセスの後続のステップにおける、図３の半導体の垂直ショットキーダイオードの断面図である。 対応する製造プロセスの後続のステップにおける、図３の半導体の垂直ショットキーダイオードの断面図である。 対応する製造プロセスの後続のステップにおける、図３の半導体の垂直ショットキーダイオードの断面図である。 対応する製造プロセスの後続のステップにおける、図３の半導体の垂直ショットキーダイオードの断面図である。 対応する製造プロセスの後続のステップにおける、図３の半導体の垂直ショットキーダイオードの断面図である。 対応する製造プロセスの後続のステップにおける、図３の半導体の垂直ショットキーダイオードの断面図である。 対応する製造プロセスの後続のステップにおける、図３の半導体の垂直ショットキーダイオードの断面図である。
以下で詳述しているように、本解決策の一態様は、基板の薄肉化された裏側面に本ショットキーダイオードのオーミック金属（カソード）接点を形成することを想定しており、この接点は、同基板の表側面に確立されたショットキー（アノード）接点とは対向している。ショットキー接点とオーミック接点とは水平面でほぼ同じサイズであり、これらはその間にある低濃度にドープされた基板によって、垂直方向に分離されている。表側面のショットキー接点は、標準のＣＭＯＳプロセスによって形成されている。薄肉化された裏側面の電気接点は、シリコン貫通ビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）構造によって、表側面の配線（導電性相互接続体）でも利用できるようになり、このシリコン貫通ビア構造は、本ショットキーダイオードを横方向に包囲しており、その結果、完全な誘電体分離をさらにもたらしている。
図３は、標準のＣＭＯＳ技術で製造された、本解決策の第１の実施形態による、集積高電圧垂直ショットキーダイオード３００を示す。
ショットキーダイオード３００は、表側面を１０１ａとする半導体基板に形成され、ここでもこれを１０１で表している（図３及び以降の図では、対応する要素を再度同じ参照符号で表している）。基板１０１は、好ましくはシリコンウェーハ、又はエピタキシャルシリコン層である。基板１０１の表面部分に、表側面１０１ａに対向し、かつ第１の導電型（例えば、ｎ型）を有する、低濃度にドープされた領域（いわゆるウェル）１０２が形成され、これに対して基板１０１は、当該例ではｐ型である第２の導電型を有する（ただし、ｎ型ドーピングを使用することもでき、また他の半導体材料を使用することもできる）。
低濃度にドープされたウェル１０２における基板１０１の表側面１０１ａに金属領域１１１が形成されて、低濃度にドープされたウェル１０２とのショットキー接点を画定している。
好ましい実施形態では、金属領域１１１は金属シリサイド層、好ましくはコバルトシリサイド層であり、公知であるように、多くのＣＭＯＳプロセスでは、ソース及びドレインの接触抵抗を低減するためにコバルトシリサイドを使用しているため、本材料をショットキーダイオード３００の形成に容易に利用することができる（いずれの場合でも、他の金属又は金属シリサイドを同様に使用することができる）。
多くのＣＭＯＳプロセスでは、シリコン又はポリシリコンのシリサイド化は、不要となる位置でブロックされ得る。これは、表側面１０１ａにシリサイドブロック層１１０を堆積させることによって達成され、このシリサイドブロック層１１０に対し、フォトマスキング・エッチング・ステップによって開口部１１２が貫通形成されて、低濃度にドープされたウェル１０２でシリサイド化が起こる表面領域を画定している。シリサイドブロック層１１０は通常、酸化シリコン層、又は酸化シリコン層と窒化シリコン層とから構成された積層である。
金属領域１１１のエッジ部において、基板１０１の表面部分にガードリング１０８が形成されている。ガードリング１０８は、低濃度にドープされたウェル１０２とは反対の導電型を有するドープされた領域であり、当該例では第２の導電型（ｐ型）を有する。ガードリング１０８は、注入ステップ及び後続のアニーリングステップによって形成されてもよい。図３の実施形態では、ガードリング１０８は金属領域１１１とオーバーラップしている。
コバルトシリサイド領域のエッジ部には、多くの場合、多数の表面準位及び表面トラップが存在し、これによってリークレベルの上昇が起こり得、また、逆方向バイアスが印加されると、周囲領域におけるコバルトシリサイドの曲率に起因して、この位置で高電場も発生し得ることが知られている。ガードリング１０８により、コバルトシリサイド領域のエッジ部から生じるショットキーダイオード３００のリークが効果的に低減される。ガードリング１０８が第２の導電型のドーピングを有するので、低濃度にドープされたウェル１０２との間にｐ－ｎ接合が形成される。
標準のＣＭＯＳプロセスと同様に、基板１０１の表側面１０１ａに、いくつかの誘電体層及び導電体相互接続層を含むＣＭＯＳ層スタックが配置される。簡潔さを期すために、図３では、金属間誘電体層１２０と、金属間誘電体層１２０内に配置された単一の金属相互接続層１２１（第１の金属相互接続層）とを示している（ただし、当業者には明らかとなるように、誘電体層によって分離されるさらに別の金属層が、通常は想定される）。第１の金属相互接続層１２１は、タングステン、アルミニウム、又は銅などの導電性材料から作製されており、金属間誘電体層１２０は酸化シリコン又は他の誘電体材料、好ましくは比誘電率の低い誘電体材料から作製されている。
金属間誘電体層１２０内に形成され、垂直方向ｚに延在する電気接点１１５は、金属領域１１１と、第１の金属相互接続層１２１内に形成された第１の相互接続パッド１２１ａとの間の結合を確立している。図３に示すように、接点１１５は、ガードリング８がコバルトシリサイド領域とオーバーラップしている位置にさらに形成されてもよい。
具体的には、金属領域１１１は、ショットキーダイオード３００の第１の電極、当該例ではアノード電極を構成しており、また、接点１１５及び第１の相互接続パッド１２１ａは、例えば同基板１０１内に集積回路を形成することにより（ここでは図示せず）、適切な電気接続経路を介して、ショットキーダイオード３００の表側面からこのアノード電極にアクセスできるようにしている。
前述したように、図３には、１つの相互接続層（第１の金属相互接続層１２１）のみを示しているが、複数の金属相互接続層と対応するビアとを使用することもでき、一般的である。
本解決策の一態様によれば、標準のＣＭＯＳソリューションとは異なり、最終金属相互接続レベルにはボンディングパッド又はバンピングパッドが形成されず、代わりに金属間誘電体層１２０の上面１２０ａが、キャリアウェーハ１３０に結合されている。キャリアウェーハ１３０はさらに別のシリコンウェーハ、又は標準のＣＭＯＳ処理に対応できる、異なるタイプの材料で作製されたウェーハであってもよい。具体的には、金属間誘電体層１２０とキャリアウェーハ１３０との間に永久結合が形成されている（任意の公知の方法で行われるもので、ここでは詳述しない）。
以下でもさらに詳述しているように、キャリアウェーハ１３０を設けることにより、基板１０１は裏側面から薄肉化され（すなわち、表側面１０１ａの反対側の裏側面から開始して）、その結果、１０１ｂ’で表す薄肉化された裏側面でウェル１０２が露出するようになる（すなわち、ウェル１０２の厚さは、薄肉化された基板１０１の厚さに相当する）。
低濃度にドープされたウェル１０２の領域内のこの裏側面１０１ｂ’に浅く、高濃度にドープされた領域１４０が形成される。高濃度にドープされた領域１４０は、第１の導電型、当該例ではｎ型を有する。
例えば酸化シリコンから形成されている誘電体層１５０が裏側面１０１ｂ’に配置され、その際、高濃度にドープされた領域１４０の領域内に裏側接点開口部が形成される。この裏側接点開口部は、例えばタングステン、アルミニウム又は銅から形成された導電性領域で充填され、これによってショットキーダイオード３００の第２の電極、当該例ではカソード電極１６０ａを形成して、高濃度にドープされた領域１４０とのオーミック接点を画定している。
ショットキーダイオード３００のカソード電極１６０ａを、基板１０１の表側面１０１ａ及びその上に形成された電気的相互接続体が（例えば、同基板１０１内に形成された集積回路が）利用できるようにするために、シリコン貫通ビア（ＴＳＶ）構造１６２が形成されている。
シリコン貫通ビア構造１６２は誘電体層１５０の底面から、基板１０１の全厚を通って第２の相互接続パッド１２１ｂまで延在し、この第２の相互接続パッド１２１ｂは、第１の相互接続パッド１２１ａと同じ第１の金属相互接続層１２１内に形成されている。
シリコン貫通ビア構造１６２は、タングステン、アルミニウム又は銅（カソード電極１６０ａと同じ材料であってもよいし、異なる材料であってもよい）のような導電性材料から形成された導電性充填部１６１ａを含み、また、例えば酸化シリコンから形成された誘電体ライナ１６１ｂがこの導電性充填部１６１ａを包囲し、かつ導電性ビアを基板１０１から電気的に分離している。こうして、シリコン貫通ビア構造１６２の導電性充填部１６１ａと第２の相互接続パッド１２１ｂとの間の電気的接触が確立される。
さらに、裏側面１０１ｂ’の上方に（具体的には、誘電体層１５０に）配置された、第１の相互接続層１７０内に形成されている第１の相互接続領域１７０ａが、カソード電極１６０ａとシリコン貫通ビア構造１６２の導電性充填部１６１ａとの間の電気的結合を確立している。このようにして、裏側面１０１ｂ’に形成されたショットキーダイオード３００のカソード電極１６０ａを、基板１０１の表側面１０１ａに形成された配線が利用できるようにしている。
図３では、裏側面に１つの相互接続層のみを示しており、この相互接続層に第１の相互接続領域１７０ａが形成されている。ただし、通常、それぞれの金属間誘電体層１８０内により多くの相互接続層が対応するビアと共に形成され得、又は必要とさえされ、これらは酸化シリコン又は異なる誘電体材料から作製され得る。
図３に示す実施形態では、ショットキーダイオード３００はシリコン貫通ビア構造１６２によって横方向に包囲され（低濃度にドープされたウェル１０２は、同シリコン貫通ビア構造１６２まで横方向に延在し、かつ同構造によって包囲されている）、その結果、シリコン貫通ビア構造１６２によって包囲されている基板領域全体が、同基板１０１の外部領域から電気的に絶縁される。ガードリング１０８は、金属領域１１１からシリコン貫通ビア構造１６２まで横方向に延在している。また、高濃度にドープされた領域１４０はシリコン貫通ビア構造１４２まで横方向に延在し、これにより、シリコン貫通ビア１６２によって画定されているエンクロージャ内部で、裏側面１０１ｂ’全体に高濃度にドープされた領域１４０が配置されるようになっている。
したがって、図３に示す実施形態では、シリコン貫通ビア構造１６２は、ショットキーダイオード３００のカソード接点を基板１０１の表側面１０１ａに導くだけでなく、本ショットキーダイオードに誘電体分離（例えば、同基板１０１内に形成されたさらに別の集積回路から）をもたらすように動作している。
シリコン貫通ビア構造１６２がショットキーダイオード３００を包囲しているので、第２の相互接続パッド１２１ｂも第１の相互接続パッド１２１ａを包囲しており、このために、少なくとも第２の相互接続レベル（図３には図示せず）が設けられ、これにより、ショットキーダイオード３００のアノード及びカソードを集積回路が利用できる状態になってもよい。
動作中、カソード電極１６０ａに対してアノード電極１１１に正電圧が印加されると、同アノード電極１１１とカソード電極１６０ａとの間で、低濃度にドープされたウェル１０２を通って電流が流れる。この電流フローは実質的に垂直方向フローである。順方向電流の量は、ショットキーダイオード３００の直列抵抗にも依存する。このショットキーダイオード３００の直列抵抗は、低濃度にドープされたウェル１０２の直列抵抗、裏側面のオーミック接点の直列抵抗、及び関係するすべての金属相互接続体の直列抵抗によって得られる。カソード電極１６０ａに対してアノード電極１１１に負電圧が印加されると、この印加電圧がショットキーダイオード３００の降伏電圧よりも低いならば、リーク電流のみが流れることになる。そのような逆方向バイアス状態では、低濃度にドープされたウェル１０２は部分的に、又は完全に空乏化して、印加された静電ポテンシャルは空乏化領域全体で低下する。アノード電極１１１及びカソード電極１６０ａは薄肉化された基板１０１を挟んで対向する位置に配置されるので、等電位面分布はほぼ平坦になり、シリコン表面に平行となる。ショットキーダイオード３００の降伏電圧は、低濃度にドープされたウェル１０２のドーピング濃度及びドーピング厚さに依存し、このドーピング厚さは、薄肉化された後の基板１０１の厚さに等しい。
なお、図３では、Ｌａはアノード電極１１１の長さを表し、Ｌｃはカソード電極１６０ａの長さを表し、Ｌｄは垂直ドリフト領域の長さを表している。
図４は、本解決策の代替実施形態を示す。
ここでは４００で表す本ショットキーダイオードは、ガードリング１０８が金属領域１１１と（すなわち、アノード電極と）全くオーバーラップしていないという点でのみ、図３のショットキーダイオード３００と異なっている。ガードリング１０８は、ショットキーダイオード３００のアノードへの電気的結合を有することなく、フローティング状態でシリサイドブロック層１１０の下に配置されている。本実施形態では、ガードリング１０８と金属領域１１１との間の間隔が広すぎない場合は、ガードリング１０８は依然として、逆方向バイアス状態でのコバルトシリサイド領域のエッジ部の電場を低減する助けとなっている。ただし、ショットキーダイオード４００のフローティングガードリング１０８は、コバルトシリサイド層のエッジ部に多数の表面準位又は表面トラップが存在していることから生じるリーク電流を低減する手段をもたらしていない。フローティングガードリング１０８を設ける利点は、一方で図３の実施形態では形成されている並列ｐ－ｎ接合ダイオードが、ショットキーダイオード４００の周辺領域に全く形成されないことである。したがって、本ショットキーダイオードの特性が、寄生ｐ－ｎ接合ダイオードの存在によって損なわれることがなくなる。ショットキーダイオード４００では、ショットキーダイオード３００と比較して少数キャリア注入が減少し、また寄生容量も減少する。
図５は、本解決策のさらに別の実施形態を示す。ここでは５００で表す本ショットキーダイオードは、低濃度にドープされたウェル１０２における基板１０１の表側面１０１ａに、第２の導電型（ｐ型）を有するドープされた領域１０９のグリッド１８８が形成されているという点でのみ、図３に示す実施形態と異なっている。このドープされた領域１０９のグリッド１８８は、ガードリング１０８と共に形成されてもよい（例えば、同じ注入ステップで）。これらのドープされた領域１０９の幅は同じであり、水平面ｘｙにおいて等距離にある。別のグリッドレイアウトを検討することもでき、例えば、コバルトシリサイド領域が円形状である場合、ドープされた領域１０９は、同コバルトシリサイド領域の中心に沿って同心円状のリングを形成することができる。
カソード電極１６０ａに対してアノード電極１１１に負電圧が印加されると、グリッド１８８のドープされた領域１０９は、低濃度にドープされたウェル１０２の空乏化を助長する。その結果、逆方向リーク電流が減少する。
ドープされた領域１０９のグリッド１８８は、ショットキーダイオード５００に並列のｐ－ｎ接合ダイオードを構成している。カソードに対してアノードに正電圧が印加され、その正電圧がショットキーダイオード５００のターンオン電圧よりも高く、このｐ－ｎ接合ダイオードの作りつけ電圧よりも低い場合、その順方向電流は、ショットキーダイオード５００の特性によって大部分が決まるようになる。ただし、ショットキーダイオード５００がショットキーダイオード３００と同じサイズである場合、その順方向電流は、図３のショットキーダイオード３００の順方向電流と比較して少なくなる。印加された正電圧が上記のｐ－ｎ接合ダイオードの作りつけ電圧よりも高い場合、並列ｐ－ｎ接合ダイオードが順方向電流に寄与することになる。その場合、この順方向特性は、純粋なショットキーダイオードの順方向特性から逸脱する。低バイアス状態の場合、ショットキーダイオード５００のＩｏｎ／Ｉｏｆｆ比は改善するが、面積消費が増大し、スイッチング性能が低下する可能性がある。
図６は、本解決策のさらに別の代替実施形態を示す。
ここでは６００で表す本ショットキーダイオードは、ショットキーダイオード６００のアノード電極１１１及びカソード電極１６０ａを、基板１０１の薄肉化された裏側面１０１ｂ’に形成された配線（電気接続体）が利用できるようになっているという点で、図３に示すショットキーダイオード３００とは異なっている。
したがって、本実施形態ではシリコン貫通ビア構造１６２は、アノード電極１１１を基板１０１の裏側面に導くために使用されている。第１の相互接続パッド１２１ａは、ここではアノード電極１１１のコバルトシリサイド層に形成された接点１１５と、シリコン貫通ビア構造１６２の導電性充填部１６１ａとの間の電気的結合を実現している。第１の相互接続領域１７０ａが、ここでもカソード電極１６０ａと接触した状態で、裏側面１０１ｂ’に配置され、さらに、シリコン貫通ビア構造１６２の導電性充填部１６１ａと接触した状態で、同裏側相互接続層１７０内に第２の相互接続領域１７０ｂが形成されている。
なお、ショットキーダイオード６００のアノード及びカソードを基板１０１の裏側面の配線が利用できるようにするために、少なくとも第２の金属相互接続層が裏側面に設けられてもよい（その方法については示していないが、当業者には明らかであろう）。
ＣＭＯＳ製造プロセスでは、基板１０１の表側面１０１ａだけでなく、同基板１０１の裏側面１０１ｂ’にも配線を形成できるため、いくつかの例では、アノード電極１１１及びカソード電極１６０ａの両方を、同裏側面１０１ｂ’に形成された配線が利用できるようにすると、実際有用であり得る。また、本ショットキーダイオードのアノード電極１１１を基板１０１の表側面の配線が利用できるようにし、また、カソード電極１６０ａを、同基板１０１の裏側面に形成された配線が利用できるようにすることを検討してもよい。この構成（ここでは図示せず）では、シリコン貫通ビア構造１６２の機能は、本ショットキーダイオードを横方向に誘電体分離することのみであってもよく、その場合、同シリコン貫通ビア構造１６２は、基準電圧（接地）に電気的に設定されるか、又はフローティングのままにされ得る。
図７は、本解決策のさらに別の代替実施形態を示す。
ここでは７００で表す本ショットキーダイオードは、ディープ・トレンチ・アイソレーション１０６によって包囲されているという点で、図３に示すショットキーダイオード３００とは異なっている。
ディープ・トレンチ・アイソレーション１０６は、基板１０１の裏側面１０１ｂ’から表側面１０１ａに向かって延在するトレンチをエッチングし、かつこのトレンチを誘電体材料、例えば酸化シリコンで充填することによって形成される。ディープ・トレンチ・アイソレーション１０６は、基板１０１の裏側面１０１ｂ’から、基板１０１の表側面１０１ａに形成されたシャロー・トレンチ・アイソレーション１０４まで（同図７に示すように）延在してもよい。シャロー・トレンチ・アイソレーションは、標準のＣＭＯＳプロセスでは一般的である。
低濃度にドープされたウェル１０２はディープ・トレンチ・アイソレーション１０６まで延在し、その結果、ディープ・トレンチ・アイソレーション１０６によって包囲された基板領域全体が低濃度にドープされたウェルのドーピングを有するようになっている。ガードリング１０８は、アノード電極１１１からシャロー・トレンチ・アイソレーション１０４まで横方向に延在している。さらに、高濃度にドープされた領域１４０はディープ・トレンチ・アイソレーション１０６まで横方向に延在し、その結果、ディープ・トレンチ・アイソレーション・エンクロージャ内部の裏側面１０１ｂ’全体にわたり、高濃度にドープされた領域１４０が配置されている。
この場合、ショットキーダイオード７００は、誘電体分離を通じ、ディープ・トレンチ・アイソレーション・エンクロージャによって基板１０１に形成された他のデバイスから横方向に分離される。本代替実施形態では、シリコン貫通ビア構造１６２の機能は、ショットキーダイオード７００のカソード電極１６０ａを、基板１０１の表側面１０１ａに配置された配線が利用できるようにすることのみであり、すなわち本代替実施形態では、シリコン貫通ビア構造１６２によって、ショットキーダイオード７００が横方向に誘電体分離されてはいない。
ここで、図３のショットキーダイオード３００の製造プロセスについてさらに詳述する（なお、当業者には明らかであるように、前述した代替実施形態のそれぞれの製造プロセスは、これから述べるものと実質的に異なってはいない）。
なお、本製造プロセスはまた、本出願人の名の下に、欧州特許第 ２９１３８４７（Ｂ１）号明細書に開示されたプロセスステップ（本明細書で参照している）に一部基づいている。
図８Ａに示すように、本製造プロセスの第１のステップは、表側面１０１ａ及び裏側面１０１ｂを含む基板１０１を有する、半導体材料製のウェーハを設けることを想定している。基板１０１の厚さＴ１は、例えば数百ミクロンであってもよい。基板１０１は、半導体材料、一例として第２の導電型、例えばｐ型を有するシリコンなどの半導体材料から作製されており、また、基板１０１は、シリコンウェーハ上で成長したエピタキシャル層であってもよく、例えば基板１０１は、高濃度にドープされたシリコンウェーハ上で成長した、ｐ型導電性を有する低濃度にドープされたシリコンエピタキシャル層であってもよい。
次に、低濃度にドープされたウェル１０２が基板１０１の表面部分に、その表側面１０１ａに対向した状態で形成される。低濃度にドープされたウェル１０２は、マスク注入及び後続のアニーリングによって形成され、第１の導電型（ｎ型）を有する。ただし、ウェル１０２のｐ型ドーピング（第２の導電型のドーピング）も同様に想定されてもよく、低濃度にドープされたウェル１０２のドーピングと基板１０１のドーピングとは反対の導電型のものであってもよいし、又は同じ導電型のものであってもよい。低濃度にドープされたウェル１０２の表側面１０１ａでのドーピング濃度は、例えば１ｅ１５／ｃｍ３～１ｅ１７／ｃｍ３であり、より好ましくは、表側面１０１ａでのドーピング濃度は、５ｅ１５／ｃｍ３～５ｅ１６／ｃｍ３である。低濃度にドープされたウェル１０２の深さをＴ２で表し、このＴ２は、同じ垂直方向ｚにおける基板１０１の深さよりも浅い。
通常、ドーピング型とドーピングレベルとが適切である場合、ショットキー接点を同じ基板１０１上に確立することもできる。より高いリチャードソン係数を得ることができるため、ｎ型ドーピングが好ましい。通常、所望のショットキー特性を得るためには、光ドーピングが必要になる。
続いて、図８Ｂに示すように、低濃度にドープされたウェル１０２における表側面１０１ａにガードリング１０８が形成される。ガードリング１０８は、図８Ｂに示すように、低濃度にドープされたウェル１０２の周辺エッジ部に位置合わせされてもよい。ガードリング１０８は、低濃度にドープされたウェル１０２とは反対の導電型を有する。低濃度にドープされたウェル１０２が第１の導電型を有する好ましい実施形態では、ガードリング１０８は第２の導電型を有する。ガードリング１０８の深さは、低濃度にドープされたウェル１０２の深さよりもはるかに浅い。ガードリング１０８は、標準のＣＭＯＳプロセスで利用可能なソース／ドレイン注入と共に形成され得る。その後、図８Ｃに示すように、基板１０１の表側面１０１ａにシリサイドブロック層１１０が堆積される。シリサイドブロック層１１０は酸化シリコン、又は酸化シリコン層と、酸化シリコン層上に配置された窒化シリコン層とで構成されたスタックから作製されてもよい。次に、ショットキー接点が形成される領域のシリサイドブロック層１１０に、開口部１１２が貫通形成される。シリサイドブロック層１１０を貫通する開口部１１２にコバルトシリサイド層が形成され、これによってショットキーダイオード３００のアノード電極１１１が形成される。シリサイド形成のプロセスは当技術分野では周知であり、したがって本明細書には記載していないが、具体的には、コバルトシリサイドプロセスのシーケンスは多くのＣＭＯＳプロセスで利用できる。
ｎ型若しくはｐ型ウェル上の金属又は金属シリサイドから形成されるショットキー障壁高さが適切である場合、低濃度にドープされたウェル１０２に配置される他の金属又は金属シリサイドでもショットキーダイオードが形成され得る。
図示している実施形態では、同図８Ｃに示すように、アノード電極１１１はガードリング１０８上にオーバーラップしている。
ここで図８Ｄを参照すると、ＣＭＯＳ層スタック（適切な数の誘電体層及び導電体相互接続層を含む）を形成するように、基板１０１の表側面１０１ａでさらなる処理ステップが実行される。
具体的には、アノード電極１１１のコバルトシリサイド層から第１の金属相互接続層１２１内に形成された第１の相互接続パッド１２１ａ間を延在する接点１１５が、金属間誘電体層１２０内に形成される。
第２の相互接続パッド１２１ｂも同様に、後続形成されるシリコン貫通ビア構造１６２用のランディングパッドとして、同第１の金属相互接続層１２１内に形成される（以下に述べているように）。考察中の実施形態では、シリコン貫通ビア構造１６２がショットキーダイオード３００を包囲しているため、第２の相互接続パッド１２１ｂも同様に、第１の相互接続パッド１２１ａを横方向に包囲して取り囲み、例えば同第１の相互接続パッド１２１ａに沿ってリングを形成している。第２の相互接続パッド１２１ｂの幅は、後続形成されるシリコン貫通ビア構造１６２の幅よりも広くなっている。標準のＣＭＯＳプロセスの場合と同様に、いくつかの金属相互接続層とビアとが金属間誘電体１２０内に形成されてもよい。
標準のＣＭＯＳプロセスとは異なり、表側面のプロセスステップ終了後、金属間誘電体層１２０の上面１２０ａに、最終金属相互接続層でボンディングパッドを形成する作業を行っていない。上面１２０ａは酸化シリコンから作製されており、また実質的に平面状であり、これは化学機械研磨によって達成されている。
次に、図８Ｅに示すように、基板１０１が反転し（すなわち、裏側面１０１ｂが上になり、表側面１０１ａが下になる）、そして金属間誘電体層１２０の上面１２０ａはキャリアウェーハ１３０に結合される。
キャリアウェーハ１３０は、半導体ウェーハ、又はＣＭＯＳ製造要件に対応できる、異なる材料製のウェーハであってもよい。上面１２０ａとキャリアウェーハ１３０との間で永久結合が達成されている（永久結合を達成する実行可能な方法については、例えば欧州特許第 ２９１３８４７（Ｂ１）号明細書に記載されているが、そのような結合を達成する任意の公知の方法が同様に用いられてもよい）。
次に、図８Ｆに示すように、裏側面から材料を除去することにより、基板１０１が裏側面１０１ｂから薄肉化される。この薄肉化ステップにより、基板１０１の厚さは厚さＴ１から厚さＴ３まで薄くなる。この薄肉化プロセスは、バックグラインド、エッチング、及び化学機械研磨を組み合わせて実行され得る（この場合も、薄肉化作業を実行できる方法については、欧州特許第 ２９１３８４７（Ｂ１）号明細書に記載されている）。薄く均一な厚さＴ３が達成され得る。結果として得られる薄肉化された裏側面１０１ｂ’（結果として得られる薄肉化された基板１０１の実際の裏側面を画定する）は、実質的に平面状である。この厚さＴ３は、例えば１．５μｍ～１５μｍである。この厚さＴ３を、低濃度にドープされたウェル１０２の厚さＴ２よりも薄くする必要がある。このようにして、低濃度にドープされたウェル１０２が、薄肉化された裏側面１０１ｂ’で露出するようになる（ショットキーダイオード３００が適切なドーピングでエピタキシャル層内に形成される場合、本要件は適用されない）。
ここで図８Ｇを参照すると、低濃度にドープされたウェル１０２の薄肉化された裏側面１０１ｂ’に浅く、高濃度にドープされた領域１４０が形成されている。この浅く、高濃度にドープされた領域１４０は、レジストマスクの注入と、それに続くレーザ熱アニーリングによって形成される（処理の詳細については、この場合も欧州特許第 ２９１３８４７（Ｂ１）号明細書で確認できる）。
同図８Ｇに示すように、高濃度にドープされた領域１４０は低濃度にドープされたウェル１０２に位置合わせされてもよい。高濃度にドープされた領域１４０の薄肉化された裏側面１０１ｂ’でのドーピングレベルにより、低濃度にドープされたウェル１０２へのオーミック接触が金属堆積で得られるようにしている。
その後、図８Ｈに示すように、酸化シリコン又は他の誘電体材料で作製された誘電体層１５０が、基板１０１の薄肉化された裏側面１０１ｂ’上に堆積される。次に、薄肉化された裏側面１０１ｂ’の誘電体層１５０の上部からシリコン貫通ビア（ＴＳＶ）開口部１５１がエッチングされ、シリサイドブロック層１１０まで延在する。次に、エッチングされたＴＳＶ開口部１５１内に誘電体ライナ１６１ｂが堆積され、その後、同ＴＳＶ開口部１５１の底部で、第２の相互接続パッド１２１ｂが露出するようになるまでエッチングが続行される。
図８Ｉに示すように、誘電体層１５０内に裏側接点開口部１５２がエッチングされ、その結果、高濃度にドープされた領域１４０が露出する。この裏側接点開口部１５２は、その全体が高濃度にドープされた領域１４０内にある。結果として得られる表面１４０ａにオーミック金属接点が形成されるのに十分高いドーピング濃度が同表面１４０ａで得られるように、オーバーエッチングの実施を非常に低程度に抑える必要がある。
ここで図８Ｊを参照すると、シリコン貫通ビア開口部１５１、及び裏側接点開口部１５２は導電性材料、例えばアルミニウム、タングステン又は銅（これらの導電性材料には、それ自体が公知の接着層及びバリア層が含まれ得る）で充填され、これにより、シリコン貫通ビア構造１６２の導電性充填部１６１ａ（これによって形成される）と、同時にショットキーダイオード３００のカソード電極１６０ａとの両方が形成される。好ましくは、金属形成の後には化学機械研磨が続く。既に述べているように、裏側接点開口部１５２内に金属を堆積させることにより、裏側面から、低濃度にドープされたウェル１０２上にオーミック金属接点が形成される。
図８Ｋに示すように、例えばアルミニウム又は銅から作製された第１の相互接続層１７０が裏側面１０１ｂ’、具体的には誘電体層１５０に形成されている。次に、第１の相互接続層１７０は、第１の相互接続領域１７０ａを形成するようにパターン化され、これによってシリコン貫通ビア構造１６２とカソード電極１６０ａとの間に電気的結合が確立される。より多くの金属相互接続層とビアとを同裏側面１０１ｂ’に付加することで、同裏側面１０１ｂ’に適切な接続パターンが形成され得る。第１の相互接続層１７０は、金属間誘電体１８０内に配置されている。金属間誘電体１８０は酸化シリコン、又はポリイミド、若しくはベンゾシクロブテンなどのようなスピンオン誘電体であってもよい。
続いて、裏側最終金属相互接続層でボンディングパッド又はバンピングパッド（ここでは図示せず）が形成され、ショットキーダイオード３００のアノード電極１１１及び／又はカソード電極１６０ａに（並びに／又は基板１０１内に形成されたさらに別の集積回路に）好適に結合され、これにより、これらの電気信号を外部が利用できるようにしている（これらのパッド１９０の形成はそれ自体が公知であるため、本明細書では詳述していない）。
提案している解決策によって達成が可能となる利点は、前述の開示から明らかである。
具体的には、同じ薄肉化された基板１０１の両側に本ショットキーダイオードのアノード電極１１１及びカソード電極１６０ａを形成することにより、高い面積効率が達成され得る。裏側金属配線と、シリコン貫通ビアが必要となることとによって付加される直列抵抗は、例えば埋込層やシンカーなどによって生じる寄生直列抵抗と比較して小さくなる。提案している本ショットキーダイオードでは、同アノード電極１１１及びカソード電極１６０ａのサイズに何ら基本的な限界がない。シリコン貫通ビア構造１６２の面積消費は、典型的にはシンカー構造の面積消費よりも少ない。
面積消費が少なく、直列抵抗が小さいという利点に加えて、提案している本高電圧ショットキーダイオードには次の付加的利点があり、これらの利点はすなわち、
－寄生バイポーラトランジスタが存在せず（本ショットキーダイオードの電気的特性が、寄生バイポーラトランジスタの動作によって損なわれることはない）、
－基板電流が極めて小さく（完全な誘電体分離による）、
－逆方向バイアスでのエッジ部のリークが低減する（逆方向バイアスでの等電位面分布がほぼ平坦になり、このことが、ショットキー領域のエッジ部の電場を低減する助けとなっていることに起因して）、ということである。
さらに、提案している本ショットキーダイオードを適切にレイアウトすることにより、少数キャリア注入と寄生容量とを最小限に抑えることができる。ガードリング１０８は、当該デバイスに寄生容量を生じさせ、少数キャリア注入を引き起こす可能性がある。少数キャリア注入が増大すると、スイッチング用途でのダイオードの逆方向回復時間が長くなる。提案している本ショットキーダイオードのレイアウトは、面積対外周比が大きくなるように選択され得る。例えば、このレイアウトは円形状、正方形状、又はほぼ正方形状となるように選択され得る。このようにして、特定のショットキー領域におけるガードリングの総面積を最小限に抑えることができる。その結果、提案している本ショットキーダイオードのスイッチング損失は低減されている。
本製造プロセスは、ＣＭＯＳ処理の標準のステップを想定しているため、複雑性やコストが削減されている。提案している本集積ショットキーダイオードにおいて面積効率が高まり、なおかつ直列抵抗が減少していることは、さらなるコスト上の利点につながっていく。
最後に、添付の特許請求の範囲で定義しているように、本明細書に記載し、かつ図示したものに対する修正及び変形を、これらによって本発明の範囲から逸脱せずになすことができることは明らかである。

Claims (10)

  1. 集積垂直ショットキーダイオードを備える半導体デバイス（３００、４００、５００、６００、７００）であって、前記半導体デバイスが、
    半導体材料製の基板（１０１）であって、表側面（１０１ａ）及び裏側面（１０１ｂ’）、並びに前記基板内に形成された集積回路を有する、半導体材料製の基板（１０１）と、
    前記基板（１０１）の表面部分に形成され、前記表側面（１０１ａ）に対向し、かつ第１の導電型を有する低濃度にドープされた領域（１０２）と、
    前記低濃度にドープされた領域（１０２）における前記基板（１０１）の前記表側面（１０１ａ）に形成され、ショットキー接点を確立している第１の電極（１１１）と、
    前記基板（１０１）の前記裏側面（１０１ｂ’）にあり、前記低濃度にドープされた領域（１０２）と接触しており、かつ第１の導電型を有する高濃度にドープされた領域（１４０）と、
    前記高濃度にドープされた領域（１４０）における前記基板（１０１）の前記裏側面（１０１ｂ’）と電気的に接触して、オーミック接点を確立している第２の電極（１６０ａ）と、を備え、
    前記基板（１０１）の前記表側面（１０１ａ）にある金属間誘電体層（１２０）、及び前記金属間誘電体層（１２０）内で、前記表側面（１０１ａ）の上方に配置された少なくとも１つの第１の表側金属相互接続層（１２１）と、
    前記第１の表側金属相互接続層（１２１）内に画定され、前記表側面（１０１ａ）で利用できる第１の電気接点をもたらし、前記金属間誘電体層（１２０）を貫通して延在している接点（１１５）を介して、前記第１の電極（１１１）と電気的に接触している第１の相互接続パッド（１２１ａ）と、
    前記第１の表側金属相互接続層（１２１）内に画定され、前記表側面（１０１ａ）で利用できる第２の電気接点をもたらす、第２の相互接続パッド（１２１ｂ）と、
    前記基板（１０１）の前記裏側面（１０１ｂ’）の上方にあるさらに別の金属間誘電体層（１８０）、および前記さらに別の金属間誘電体層（１８０）内に配置された少なくとも１つの第１の相互接続領域（１７０ａ、１７０ｂ）を画定する第１の裏側金属相互接続層と、
    誘電体ライナ（１６１ｂ）及び導電性充填部（１６１ａ）を含み、かつ前記低濃度にドープされた領域（１０２）及び前記高濃度にドープされた領域（１４０）を横方向に包囲して、電気的分離をもたらしている、シリコン貫通ビア構造（１６２）と、をさらに備え、
    前記シリコン貫通ビア構造（１６２）が、
    前記第２の相互接続パッド（１２１ｂ）から、前記第２の電極（１６０ａ）と電気的接触している前記少なくとも１つの第１の相互接続領域（１７０ａ）まで延在し、前記シリコン貫通ビア構造（１６２）の前記導電性充填部（１６１ａ）が、前記第２の電極（１６０ａ）と前記第２の相互接続パッド（１２１ｂ）との間の電気的接触を確立している、
    または、前記第１の相互接続パッド（１２１ａ）から第２の相互接続領域（１７０ｂ）まで延在し、前記シリコン貫通ビア構造（１６２）の前記導電性充填部（１６１ａ）が、前記第１の電極（１１１）と前記第２の相互接続領域（１７０ｂ）との間の電気的接触を確立しており、これによって前記裏側面（１０１ｂ’）で利用できる第１の電気接点がもたらされている、
    半導体デバイス（３００、４００、５００、６００、７００）。
  2. 前記金属間誘電体層（１２０）の上面（１２０ａ）に結合されたキャリアウェーハ（１３０）をさらに備える、請求項１に記載の半導体デバイス。
  3. 前記第１の電極（１１１）が金属シリサイド層から形成されている、請求項１または２に記載の半導体デバイス。
  4. 第１の導電型とは反対の第２の導電型によって構成され、前記低濃度にドープされた領域（１０２）の周辺領域における前記基板（１０１）の前記表側面（１０１ａ）に配置されたガードリング（１０８）をさらに備える、請求項１から３のいずれか一項に記載の半導体デバイス。
  5. 前記ガードリング（１０８）が前記第１の電極（１１１）とオーバーラップし、かつ接触しているか、又は前記第１の電極（１１１）と接触しておらず、フローティングしている、請求項４に記載の半導体デバイス。
  6. 前記低濃度にドープされた領域（１０２）における前記基板（１０１）の前記表側面（１０１ａ）に配置され、幅が同じであり、かつ等距離にある、前記第１の導電型とは反対の第２の導電型を有するドープされた領域（１０９）のグリッド（１８８）をさらに備える、請求項１から５のいずれか一項に記載の半導体デバイス。
  7. 前記基板（１０１）の前記裏側面（１０１ｂ’）から、前記低濃度にドープされた領域（１０２）における前記基板（１０１）の前記表側面（１０１ａ）に形成されたシャロー・トレンチ・アイソレーション（１０４）まで延在している、誘電体材料から形成されたディープ・トレンチ・アイソレーション領域（１０６）をさらに備え、前記シャロー・トレンチ・アイソレーション（１０４）と前記ディープ・トレンチ・アイソレーション領域（１０６）とが、前記低濃度にドープされた領域（１０２）及び前記高濃度にドープされた領域（１４０）を共に横方向に包囲して、誘電体分離をもたらしている、請求項１から６のいずれか一項に記載の半導体デバイス。
  8. 集積垂直ショットキーダイオードを備える半導体デバイス（３００、４００、５００、６００、７００）を製造するための方法であって、前記方法が、
    半導体材料製の基板（１０１）であって、上になる表側面（１０１ａ）、及び前記表側面（１０１ａ）に対向している裏側面（１０１ｂ）、並びに前記基板内に形成された集積回路を有する、半導体材料製の基板（１０１）を設け、前記基板（１０１）の表面部分に、前記表側面（１０１ａ）に対向し、かつ第１の導電型を有する、低濃度にドープされた領域（１０２）を形成するステップと、
    ショットキー接点を確立するように、前記低濃度にドープされた領域（１０２）における前記基板（１０１）の前記表側面（１０１ａ）に第１の電極（１１１）を形成するステップと、
    前記基板（１０１）の前記表側面（１０１ａ）に金属間誘電体層（１２０）を形成し、かつ前記金属間誘電体層（１２０）内で、前記表側面（１０１ａ）の上方に少なくとも１つの第１の表側金属相互接続層（１２１）を配置形成するステップと、
    前記第１の表側金属相互接続層（１２１）内に、前記金属間誘電体層（１２０）を貫通して延在している接点（１１５）を介して、前記第１の電極（１１１）と電気的に接触している第１の相互接続パッド（１２１ａ）を画定するステップと、
    前記基板（１０１）を反転させ、その結果、前記表側面（１０１ａ）に対向している前記基板（１０１）の前記裏側面（１０１ｂ）が上になるようにするステップと、
    前記基板（１０１）を前記裏側面（１０１ｂ）から薄肉化するステップと、
    前記基板（１０１）の前記薄肉化された裏側面（１０１ｂ’）に、前記低濃度にドープされた領域（１０２）と接触し、かつ第１の導電型を有する高濃度にドープされた領域（１４０）を形成するステップと、
    前記高濃度にドープされた領域（１４０）における前記基板（１０１）の前記薄肉化された裏側面（１０１ｂ’）と電気的に接触して、オーミック接点を確立するように、第２の電極（１６０ａ）を形成するステップと、を含み、
    前記基板（１０１）の前記薄肉化された裏側面（１０１ｂ’）から前記第１の表側金属相互接続層（１２１）まで、前記基板（１０１）を貫通して延在しているシリコン貫通ビア構造（１６２）を形成するステップであって、前記シリコン貫通ビア構造（１６２）が、前記低濃度にドープされた領域（１０２）及び前記高濃度にドープされた領域（１４０）を横方向に包囲して、電気的分離をもたらしている、ステップと、をさらに含む、
    垂直ショットキーダイオードを備える半導体デバイス（３００、４００、５００、６００、７００）を製造するための方法。
  9. 前記基板（１０１）を前記裏側面（１０１ｂ）から薄肉化する前記ステップが、前記基板（１０１）の前記表側面（１０１ａ）にキャリアウェーハ（１３０）を結合するステップと、
    前記基板（１０１）において、自身の前記裏側面（１０１ｂ）を処理するステップと、
    前記低濃度にドープされた領域（１０２）を露出させ、かつ前記裏側面（１０１ｂ’）を画定するように、前記薄肉化するステップを実行するステップと、をさらに含む、
    請求項８に記載の方法。
  10. 前記第２の電極（１６０ａ）を形成する前記ステップが、
    前記裏側面（１０１ｂ’）に誘電体層（１５０）を形成するステップと、
    前記高濃度にドープされた領域（１４０）の当該領域で、前記誘電体層（１５０）に接点開口部（１５２）を貫通エッチングするステップと、
    導電性領域で前記接点開口部（１５２）を充填することにより、前記第２の電極（１６０ａ）を構成するステップと、を含む、
    請求項９に記載の方法。
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