JP7524663B2

JP7524663B2 - 回路装置

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Publication number: JP7524663B2
Application number: JP2020132949A
Authority: JP
Inventors: 佳史坂本; 元章西村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2020-08-05
Filing date: 2020-08-05
Publication date: 2024-07-30
Anticipated expiration: 2040-08-05
Also published as: JP2022029594A; CN114070268B; US11482996B2; CN114070268A; US20220045678A1

Description

本発明は、回路装置等に関する。

特許文献１には、矩形パルスを成形するパルス成形用構成ユニットが開示されている。このパルス成形用構成ユニットは、矩形パルスが供給される信号エッジ生成器と、信号エッジ生成器の出力信号が入力される演算増幅器及び出力増幅段と、を含む。出力増幅段の出力信号は出力端子に出力され、その出力信号は演算増幅器に帰還されている。信号エッジ生成器は、緩慢化された上昇と下降と丸みのある状態遷移部とを有するパルスを、矩形パルスから生成する。信号エッジ生成器は、一定の電流で内部コンデンサを充電し、下降エッジを得るために放電し、電流ソース及びシンクの能率を制限することで信号波形を丸み付けする。

特開平６－９７７８４号公報

上記のように、特許文献１には、信号波形を丸み付けする信号エッジ生成器の構成が簡単に記載されるのみであり、どのような条件等によって波形を変化させるのかといった具体的な構成は開示されていない。

本開示の一態様は、出力端子と、第１電源電圧が供給される第１電源ノードと、前記出力端子との間に設けられる出力トランジスターと、入力信号と、前記出力トランジスターのゲート電圧と、第１判定電圧と、前記第１判定電圧より高い第２判定電圧とに基づいて前記ゲート電圧を制御するゲート電圧制御回路と、を含み、前記ゲート電圧制御回路は、前記入力信号が第１論理レベルから第２論理レベルに遷移した後、前記ゲート電圧を第１時間電圧変化率で変化させ、前記ゲート電圧が前記第１判定電圧に達した後、前記ゲート電圧を、前記第１時間電圧変化率より小さい第２時間電圧変化率で変化させ、前記ゲート電圧が前記第２判定電圧に達した後、前記ゲート電圧を、前記第２時間電圧変化率より大きい第３時間電圧変化率で変化させる回路装置に関係する。

回路装置の構成例。回路装置の動作を説明する波形図。ゲート電圧制御回路の詳細構成例。ゲート電圧制御回路の動作を説明する波形図。電圧生成回路の詳細構成例。スイッチ制御回路の詳細構成例。出力回路の詳細構成例。

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．回路装置
図１は、回路装置１００の構成例である。回路装置１００は、出力トランジスター１１０と出力抵抗１１５とゲート電圧制御回路１２０とダイオードＤＤ１、ＤＤ２と出力端子ＴＱとを含む。回路装置１００は、例えば半導体装置により構成される。半導体装置は、半導体基板に回路素子が集積された集積回路装置である。このとき、出力端子ＴＱは、半導体基板に形成されたパッド、又は半導体装置のパッケージに設けられた端子である。

ゲート電圧制御回路１２０は、矩形波のデジタル信号である入力信号ＴＸを波形成形することで、ゲート電圧Ｖｇａｔｅを生成する。このとき、ゲート電圧Ｖｇａｔｅをモニターすることで波形成形を制御する。出力トランジスター１１０及び出力抵抗１１５は、出力回路を構成しており、その出力回路は、ゲート電圧Ｖｇａｔｅに基づいて出力信号ＳＱを出力端子ＴＱに出力する。ダイオードＤＤ１、ＤＤ２は、保護素子として設けられており、具体的には逆流防止のために設けられている。この出力回路は、例えば車載ネットワーク規格であるＬＩＮ規格の出力回路であるが、出力回路の用途はＬＩＮに限定されない。ＬＩＮは、Local Interconnect Networkの略である。

出力トランジスター１１０は、第１電源電圧ＶＳＳが供給される第１電源ノードＮＶＳＳと、出力端子ＴＱとの間に設けられる。具体的には、出力トランジスター１１０はＮ型トランジスターである。出力トランジスター１１０のソースは第１電源ノードＮＶＳＳに接続され、ドレインはダイオードＤＤ２のカソードに接続される。ダイオードＤＤ２のアノードは出力端子ＴＱに接続される。第１電源電圧ＶＳＳは、第２電源ノードＮＶｓｕｐに供給される第２電源電圧Ｖｓｕｐより低い電圧である。第１電源電圧ＶＳＳは、例えばグランド電圧である。第１電源電圧ＶＳＳと第２電源電圧Ｖｓｕｐは、例えば回路装置１００の外部から回路装置１００に供給されるが、回路装置１００に内蔵された電源回路から供給されてもよい。

出力抵抗１１５は、第２電源ノードＮＶｓｕｐと出力端子ＴＱとの間に設けられる。具体的には、出力抵抗１１５の一端は第２電源ノードＮＶｓｕｐに接続され、他端はダイオードＤＤ１のアノードに接続される。ダイオードＤＤ１のカソードは出力端子ＴＱに接続される。

図２は、回路装置１００の動作を説明する波形図である。ゲート電圧制御回路１２０は、入力信号ＴＸが入力され、出力トランジスター１１０のゲート電圧Ｖｇａｔｅを制御する。具体的には、ゲート電圧制御回路１２０は、ゲート電圧Ｖｇａｔｅと判定電圧とを比較し、その比較結果と入力信号ＴＸとに基づいてゲート電圧Ｖｇａｔｅを制御することで、入力信号ＴＸに対応した出力信号ＳＱを出力端子ＴＱに出力する。より具体的には、ゲート電圧制御回路１２０は、入力信号ＴＸがハイレベルからローレベルに遷移した後、ゲート電圧Ｖｇａｔｅを第１時間電圧変化率で変化させる。ゲート電圧制御回路１２０は、ゲート電圧Ｖｇａｔｅが第１判定電圧Ｖａに達した後、ゲート電圧Ｖｇａｔｅを、第１時間電圧変化率より小さい第２時間電圧変化率で変化させる。ゲート電圧制御回路１２０は、ゲート電圧Ｖｇａｔｅが、第１判定電圧Ｖａより高い第２判定電圧Ｖｂに達した後、ゲート電圧Ｖｇａｔｅを、第２時間電圧変化率より大きい第３時間電圧変化率で変化させる。

入力信号ＴＸがハイレベルからローレベルに遷移したタイミングをｔ１とし、ゲート電圧Ｖｇａｔｅが第１判定電圧Ｖａに達するタイミングをｔ２とする。ゲート電圧制御回路１２０は、タイミングｔ１からタイミングｔ２までの期間において、ゲート電圧Ｖｇａｔｅを第１時間電圧変化率で変化させる。ゲート電圧Ｖｇａｔｅが第２判定電圧Ｖｂに達するタイミングをｔ３とすると、ゲート電圧制御回路１２０は、タイミングｔ２からタイミングｔ３までの期間において、ゲート電圧Ｖｇａｔｅを第２時間電圧変化率で変化させる。ゲート電圧制御回路１２０は、タイミングｔ３から、後述するタイミングｔ４までの期間において、ゲート電圧Ｖｇａｔｅを第３時間電圧変化率で変化させる。

なお、時間電圧変化率は、時間変化に対する電圧の変化である。即ち、時間電圧変化率は、図２におけるゲート電圧Ｖｇａｔｅの波形の傾き、或いはゲート電圧Ｖｇａｔｅの時間微分に相当する。第１時間電圧変化率～第３時間電圧変化率は、正の変化率である。また図２の入力信号ＴＸにおいて、タイミングｔ１以前の論理レベルを第１論理レベルとし、タイミングｔ１からタイミングｔ５までの論理レベルを第２論理レベルとする。図２では第１論理レベルがハイレベルであり、第２論理レベルがローレベルであるが、第１論理レベルがローレベルであり、第２論理レベルがハイレベルであってもよい。

本実施形態によれば、ゲート電圧Ｖｇａｔｅが第１判定電圧Ｖａに達したタイミングｔ２から第２判定電圧Ｖｂに達したタイミングｔ３までの期間において、ゲート電圧制御回路１２０は、ゲート電圧Ｖｇａｔｅを、第１時間電圧変化率及び第３時間電圧変化率より小さい第２時間電圧変化率で変化させる。これにより、出力信号ＳＱの立ち下がり開始の角を丸めることが可能となる。

具体的には、第１判定電圧Ｖａ及び第２判定電圧Ｖｂは、図５等で後述するように出力トランジスター１１０のしきい値電圧付近に設定されている。ゲート電圧Ｖｇａｔｅがしきい値電圧付近であるとき、出力信号ＳＱが立ち下がり始めるが、このとき、ゲート電圧Ｖｇａｔｅが、緩やかな第２時間電圧変化率で変化することになる。これにより、出力信号ＳＱの立ち下がり開始において出力信号ＳＱの時間電圧変化率が小さくなり、立ち下がり開始の角が丸くなる。

このように、本実施形態ではゲート電圧制御回路１２０がゲート電圧Ｖｇａｔｅをモニターすることで、出力トランジスター１１０のしきい値電圧付近におけるゲート電圧Ｖｇａｔｅの波形を制御することが可能となっており、それによって効果的な波形成形が可能となっている。出力信号ＳＱの角が丸くなることで、例えば出力信号ＳＱを伝送する信号線から放射されるノイズが低減する。

次に、出力信号ＳＱの立ち下がり終了の角を丸める手法を説明する。ゲート電圧制御回路１２０は、ゲート電圧Ｖｇａｔｅが、第２判定電圧Ｖｂより高い第３判定電圧Ｖｃに達した後、ゲート電圧Ｖｇａｔｅを、第３時間電圧変化率より小さい第４時間電圧変化率で変化させる。第４時間電圧変化率は、正の変化率である。

ゲート電圧Ｖｇａｔｅが第３判定電圧Ｖｃに達するタイミングをｔ４とすると、ゲート電圧制御回路１２０は、タイミングｔ４以後において、ゲート電圧Ｖｇａｔｅを第４時間電圧変化率で変化させる。ゲート電圧Ｖｇａｔｅが所定電圧に達した後、入力信号ＴＸがローレベルからハイレベルに変化するタイミングｔ５まで、ゲート電圧Ｖｇａｔｅが所定電圧に維持される。所定電圧は、図５等で後述するように、第３判定電圧Ｖｃより高い第４ゲート駆動電圧Ｖ４である。

本実施形態によれば、ゲート電圧Ｖｇａｔｅが第３判定電圧Ｖｃに達したタイミングｔ４以後において、ゲート電圧制御回路１２０は、ゲート電圧Ｖｇａｔｅを、第３時間電圧変化率より小さい第４時間電圧変化率で変化させる。出力信号ＳＱが第１電源電圧ＶＳＳに達したとき出力信号ＳＱの立ち下がりが終了するが、本実施形態によれば、出力信号ＳＱが第１電源電圧ＶＳＳに近づいたタイミングｔ４で、ゲート電圧Ｖｇａｔｅの時間電圧変化率が、緩やかな第４時間電圧変化率となる。これにより、出力信号ＳＱが第１電源電圧ＶＳＳに近づくときに、出力信号ＳＱの時間電圧変化率が小さくなり、立ち下がり終了の角が丸くなる。

出力信号ＳＱの立ち下がり開始及び終了の角についても、ゲート電圧制御回路１２０は上記と同様な手法によって角を丸める。

具体的には、ゲート電圧制御回路１２０は、入力信号ＴＸがローレベルからハイレベルに遷移した後、ゲート電圧Ｖｇａｔｅを第５時間電圧変化率で変化させる。ゲート電圧制御回路１２０は、ゲート電圧Ｖｇａｔｅが第３判定電圧Ｖｃに達した後、ゲート電圧Ｖｇａｔｅを第６時間電圧変化率で変化させる。ゲート電圧制御回路１２０は、ゲート電圧Ｖｇａｔｅが第２判定電圧Ｖｂに達した後、ゲート電圧Ｖｇａｔｅを第７時間電圧変化率で変化させる。ゲート電圧制御回路１２０は、ゲート電圧Ｖｇａｔｅが第１判定電圧Ｖａに達した後、ゲート電圧Ｖｇａｔｅを第８時間電圧変化率で変化させる。第７時間電圧変化率は、第８時間電圧変化率よりも小さい。第６時間電圧変化率は、第７時間電圧変化率よりも大きい。第５時間電圧変化率は、第６時間電圧変化率よりも小さい。なお、第５～第８時間電圧変化率は、負の変化率であるが、上記の大小関係は絶対値における大小関係を意味する。

本実施形態によれば、タイミングｔ５において出力信号ＳＱが立ち上がり始めるが、ゲート電圧Ｖｇａｔｅの時間電圧変化率が、緩やかな第５時間電圧変化率となっている。これにより、出力信号ＳＱの時間電圧変化率が小さくなり、立ち上がり開始の角が丸くなる。また、ゲート電圧Ｖｇａｔｅがしきい値電圧付近であるとき、出力信号ＳＱの立ち上がりが終了していくが、このとき、ゲート電圧Ｖｇａｔｅが、緩やかな第７時間電圧変化率で変化する。これにより、出力信号ＳＱの立ち下がり終了において出力信号ＳＱの時間電圧変化率が小さくなり、立ち下がり終了の角が丸くなる。

２．詳細構成例
図３に、ゲート電圧制御回路１２０の詳細構成例を示す。ゲート電圧制御回路１２０は、電圧生成回路１３０と、スイッチ制御回路１４０と、第１スイッチＳＷ１～第７スイッチＳＷ７と、第１電源用スイッチＳＷ８と、第１抵抗ＲＡ１～第７抵抗ＲＡ７と、第１電源用抵抗ＲＡ８と、キャパシターＣＡとを含む。なお以下では、スイッチＳＷ１～ＳＷ８、抵抗ＲＡ１～ＲＡ８と省略して呼ぶ。

電圧生成回路１３０は、第１判定電圧Ｖａ、第２判定電圧Ｖｂ及び第３判定電圧Ｖｃを生成し、それらをスイッチ制御回路１４０に出力する。また電圧生成回路１３０は、第１ゲート駆動電圧Ｖ１～第７ゲート駆動電圧Ｖ７を生成し、その第１ゲート駆動電圧Ｖ１～第７ゲート駆動電圧Ｖ７を第１ノードＮ１～第７ノードＮ７に出力する。

スイッチＳＷ１と抵抗ＲＡ１は、第１ノードＮ１と出力トランジスター１１０のゲートとの間に直列接続される。具体的には、スイッチＳＷ１の一端が第１ノードＮ１に接続され、他端が抵抗ＲＡ１の一端に接続される。抵抗ＲＡ１の他端は出力トランジスター１１０のゲートに接続される。同様に、スイッチＳＷ２～ＳＷ７と抵抗ＲＡ２～ＲＡ７は、第２～第７ノードＮ２～Ｎ７と出力トランジスター１１０のゲートとの間に直列接続される。スイッチＳＷ８と抵抗ＲＡ８は、第１電源ノードＮＶＳＳと出力トランジスター１１０のゲートとの間に接続される。スイッチＳＷ１～ＳＷ８は、トランジスターにより構成される。スイッチＳＷ１～ＳＷ８は、例えばＰ型トランジスター又はＮ型トランジスターであってもよいし、或いはＰ型トランジスターとＮ型トランジスターが並列接続されたトランスファーゲートであってもよい。

キャパシターＣＡの一端は、出力トランジスター１１０のゲートに接続され、他端は第１電源ノードＮＶＳＳに接続される。

スイッチ制御回路１４０は、入力信号ＴＸと、出力トランジスター１１０のゲート電圧Ｖｇａｔｅと、第１判定電圧Ｖａと、第２判定電圧Ｖｂと、第３判定電圧Ｖｃとに基づいて、スイッチＳＷ１～ＳＷ８をオン又はオフに制御する。具体的には、スイッチ制御回路１４０は、ゲート電圧Ｖｇａｔｅと、第１判定電圧Ｖａ、第２判定電圧Ｖｂ及び第３判定電圧Ｖｃとを比較することで、ゲート電圧Ｖｇａｔｅが第１判定電圧Ｖａ、第２判定電圧Ｖｂ及び第３判定電圧Ｖｃに達したか否かを判定する。そして、スイッチ制御回路１４０は、その判定結果と入力信号ＴＸの論理レベルとに基づいて制御信号ＣＳＷ１～ＣＳＷ８を出力することで、スイッチＳＷ１～ＳＷ８をオン又はオフに切り替える。スイッチ制御回路１４０は、スイッチＳＷ１～ＳＷ８のうち、いずれか１つのスイッチをオンにし、それ以外のスイッチをオフにする。

例えばスイッチ制御回路１４０がスイッチＳＷ１をオンにすると、第１ゲート駆動電圧Ｖ１が抵抗ＲＡ１を介して出力トランジスター１１０のゲートに出力され、キャパシターＣＡが充電される。このとき、第１ゲート駆動電圧Ｖ１と抵抗ＲＡ１の抵抗値とによって、キャパシターＣＡの充電スピード、即ちゲート電圧Ｖｇａｔｅの時間電圧変化率が決まる。スイッチ制御回路１４０がスイッチＳＷ１～ＳＷ８のいずれをオンするかによって、ゲート電圧Ｖｇａｔｅの時間電圧変化率を制御することが可能となり、図２のような波形成形が可能となる。

図４は、ゲート電圧制御回路１２０の動作を説明する波形図である。ここでは、制御信号ＣＳＷ１～ＣＳＷ８がハイレベルのときスイッチＳＷ１～ＳＷ８がオンになるものとする。ＶＡＣＰは、第１判定電圧Ｖａとゲート電圧Ｖｇａｔｅを比較するコンパレーター１４１の判定信号であり、ＶＢＣＰは、第２判定電圧Ｖｂとゲート電圧Ｖｇａｔｅを比較するコンパレーター１４２の判定信号であり、ＶＣＣＰは、第３判定電圧Ｖｃとゲート電圧Ｖｇａｔｅを比較するコンパレーター１４３の判定信号である。コンパレーター１４１～１４３については、図６で後述する。コンパレーター１４１～１４３は、ゲート電圧ＶｇａｔｅがＶａ～Ｖｃより高いときハイレベルを出力するものとする。

スイッチ制御回路１４０は、入力信号ＴＸがハイレベルからローレベルに遷移したタイミングｔ１から、判定信号ＶＡＣＰがローレベルからハイレベルに遷移したタイミングｔ２までの期間において、制御信号ＣＳＷ１をハイレベルにし、スイッチＳＷ１をオンさせる。このとき、第１ゲート駆動電圧Ｖ１と抵抗ＲＡ１の抵抗値で決まる第１時間電圧変化率でゲート電圧Ｖｇａｔｅが変化する。

次に、スイッチ制御回路１４０は、タイミングｔ２から、判定信号ＶＢＣＰがローレベルからハイレベルに遷移したタイミングｔ３までの期間において、制御信号ＣＳＷ２をハイレベルにし、スイッチＳＷ２をオンさせる。このとき、第２ゲート駆動電圧Ｖ２と抵抗ＲＡ２の抵抗値で決まる第２時間電圧変化率でゲート電圧Ｖｇａｔｅが変化する。

次に、スイッチ制御回路１４０は、タイミングｔ３から、判定信号ＶＣＣＰがローレベルからハイレベルに遷移したタイミングｔ４までの期間において、制御信号ＣＳＷ３をハイレベルにし、スイッチＳＷ３をオンさせる。このとき、第３ゲート駆動電圧Ｖ３と抵抗ＲＡ３の抵抗値で決まる第３時間電圧変化率でゲート電圧Ｖｇａｔｅが変化する。

次に、スイッチ制御回路１４０は、タイミングｔ４から、入力信号ＴＸがローレベルからハイレベルに遷移したタイミングｔ５までの期間において、制御信号ＣＳＷ４をハイレベルにし、スイッチＳＷ４をオンさせる。このとき、第４ゲート駆動電圧Ｖ４と抵抗ＲＡ４の抵抗値で決まる第４時間電圧変化率でゲート電圧Ｖｇａｔｅが変化する。

抵抗ＲＡ１～ＲＡ４の抵抗値は、次の大小関係となっている。抵抗ＲＡ２の抵抗値は、抵抗ＲＡ１の抵抗値より大きく、抵抗ＲＡ３の抵抗値は、抵抗ＲＡ２の抵抗値より小さく、抵抗ＲＡ４の抵抗値は、抵抗ＲＡ３の抵抗値より大きい。これにより、第２時間電圧変化率が第１時間電圧変化率より小さくなり、第３時間電圧変化率が第２時間電圧変化率より大きくなり、第４時間電圧変化率が第３時間電圧変化率より小さくなる。図２で説明したように、第２時間電圧変化率と第４時間電圧変化率が小さいことで、出力信号ＳＱの立ち下がり開始及び終了の角が丸くなる。また、第３時間電圧変化率が大きいことで、出力信号ＳＱの立ち下がりが急峻になる。

次に、スイッチ制御回路１４０は、入力信号ＴＸがローレベルからハイレベルに遷移したタイミングｔ５から、判定信号ＶＣＣＰがハイレベルからローレベルに遷移したタイミングｔ６までの期間において、制御信号ＣＳＷ５をハイレベルにし、スイッチＳＷ５をオンさせる。このとき、第５ゲート駆動電圧Ｖ５と抵抗ＲＡ５の抵抗値で決まる第５時間電圧変化率でゲート電圧Ｖｇａｔｅが変化する。

次に、スイッチ制御回路１４０は、タイミングｔ６から、判定信号ＶＢＣＰがハイレベルからローレベルに遷移したタイミングｔ７までの期間において、制御信号ＣＳＷ６をハイレベルにし、スイッチＳＷ６をオンさせる。このとき、第６ゲート駆動電圧Ｖ６と抵抗ＲＡ６の抵抗値で決まる第６時間電圧変化率でゲート電圧Ｖｇａｔｅが変化する。

次に、スイッチ制御回路１４０は、タイミングｔ６から、判定信号ＶＡＣＰがハイレベルからローレベルに遷移したタイミングｔ７までの期間において、制御信号ＣＳＷ７をハイレベルにし、スイッチＳＷ７をオンさせる。このとき、第７ゲート駆動電圧Ｖ７と抵抗ＲＡ７の抵抗値で決まる第７時間電圧変化率でゲート電圧Ｖｇａｔｅが変化する。

次に、スイッチ制御回路１４０は、タイミングｔ７から、入力信号ＴＸがハイレベルからローレベルに遷移したタイミングまでの期間において、制御信号ＣＳＷ８をハイレベルにし、スイッチＳＷ８をオンさせる。このとき、第１電源電圧ＶＳＳと抵抗ＲＡ８の抵抗値で決まる第８時間電圧変化率でゲート電圧Ｖｇａｔｅが変化する。

抵抗ＲＡ５～ＲＡ８の抵抗値は、次の大小関係となっている。抵抗ＲＡ７の抵抗値は、抵抗ＲＡ８の抵抗値より大きく、抵抗ＲＡ６の抵抗値は、抵抗ＲＡ７の抵抗値より小さく、抵抗ＲＡ５の抵抗値は、抵抗ＲＡ６の抵抗値より大きい。これにより、第７時間電圧変化率が第８時間電圧変化率より小さくなり、第６時間電圧変化率が第７時間電圧変化率より大きくなり、第５時間電圧変化率が第６時間電圧変化率より小さくなる。図２で説明したように、第５時間電圧変化率と第７時間電圧変化率が小さいことで、出力信号ＳＱの立ち上がり開始及び終了の角が丸くなる。また、第６時間電圧変化率が大きいことで、出力信号ＳＱの立ち上がりが急峻になる。

図５は、電圧生成回路１３０の詳細構成例である。電圧生成回路１３０は、第１分圧回路１３１と第２分圧回路１３２とＮ型トランジスター１３３と電流源回路１３４を含む。なお、出力トランジスター１１０を第１Ｎ型トランジスターとし、Ｎ型トランジスター１３３を第２Ｎ型トランジスターとする。

Ｎ型トランジスター１３３はダイオード接続される。即ち、Ｎ型トランジスター１３３のゲートとドレインは接続され、ソースは第１電源ノードＮＶＳＳに接続される。これにより、Ｎ型トランジスター１３３のドレインは、Ｎ型トランジスター１３３のしきい値電圧付近となる。Ｎ型トランジスター１３３は、出力トランジスター１１０と同じプロセスで形成されているため、Ｎ型トランジスター１３３のドレインは、出力トランジスター１１０のしきい値電圧付近となる。

第１分圧回路１３１は、Ｎ型トランジスター１３３のドレインと第１電源ノードＮＶＳＳの間に設けられ、Ｎ型トランジスター１３３のドレイン電圧と第１電源電圧ＶＳＳの間を分圧することで第１判定電圧Ｖａと第２判定電圧Ｖｂと第１ゲート駆動電圧Ｖ１と第６ゲート駆動電圧Ｖ６と第７ゲート駆動電圧Ｖ７とを生成する。具体的には、第１分圧回路１３１は、直列接続された抵抗ＲＣ１～ＲＣ５を含む。直列接続された抵抗ＲＣ１～ＲＣ５の一端は、Ｎ型トランジスター１３３のドレインに接続され、他端は、第１電源ノードＮＶＳＳに接続される。抵抗ＲＣ１と抵抗ＲＣ２の間のノードから第２判定電圧Ｖｂが出力され、抵抗ＲＣ２と抵抗ＲＣ３の間のノードから第１ゲート駆動電圧Ｖ１が出力され、抵抗ＲＣ３と抵抗ＲＣ４の間のノードから第１判定電圧Ｖａが出力され、抵抗ＲＣ４と抵抗ＲＣ５の間のノードから第６ゲート駆動電圧Ｖ６が出力される。直列接続された抵抗ＲＣ１～ＲＣ５の他端から第７ゲート駆動電圧Ｖ７が出力される。即ち、第７ゲート駆動電圧Ｖ７は第１電源電圧ＶＳＳである。電圧の大小関係は、Ｖｂ＞Ｖ１＞Ｖａ＞Ｖ６＞Ｖ７となっている。

Ｎ型トランジスター１３３のドレインは、出力トランジスター１１０のしきい値電圧付近なので、そのしきい値電圧を基準として第１判定電圧Ｖａと第２判定電圧Ｖｂが生成されることになる。これにより、第１判定電圧Ｖａと第２判定電圧Ｖｂを出力トランジスター１１０のしきい値電圧付近に設定することが可能となり、図２で説明したように、それらの判定電圧を用いることで、しきい値電圧付近におけるゲート電圧Ｖｇａｔｅの時間電圧変化率を制御できる。第１判定電圧Ｖａ及び第２判定電圧Ｖｂと出力トランジスター１１０のしきい値電圧との関係は、種々考えられるが、一例としては、第２判定電圧Ｖｂが出力トランジスター１１０のしきい値電圧と同一に設定される。なお、第２判定電圧Ｖｂが出力トランジスター１１０のしきい値電圧と略同一であればよい。但し、これに限定されず、例えば第２判定電圧Ｖｂと第１判定電圧Ｖａの間に出力トランジスター１１０のしきい値電圧がくるように、第２判定電圧Ｖｂと第１判定電圧Ｖａを設定してもよい。

Ｎ型トランジスター１３３と出力トランジスター１１０は同じプロセスで形成されるので、プロセス変動に対して出力トランジスター１１０のしきい値電圧とＮ型トランジスター１３３のしきい値電圧が同じ傾向でばらつく。これにより、第１判定電圧Ｖａ及び第２判定電圧Ｖｂと出力トランジスター１１０のしきい値電圧との関係が、プロセス変動の影響を受けにくくなり、プロセス変動の影響を受けにくい波形成形が可能となる。

第２分圧回路１３２は、Ｎ型トランジスター１３３のドレインと第２電源ノードＮＶｓｕｐの間に設けられ、Ｎ型トランジスター１３３のドレイン電圧と第２電源電圧Ｖｓｕｐの間を分圧することで第３判定電圧Ｖｃと第２ゲート駆動電圧Ｖ２と第３ゲート駆動電圧Ｖ３と第４ゲート駆動電圧Ｖ４と第５ゲート駆動電圧Ｖ５とを生成する。具体的には、第２分圧回路１３２は、直列接続された抵抗ＲＢ１～ＲＢ５を含む。電流源回路１３４の一端は第２電源ノードＮＶｓｕｐに接続され、他端は、直列接続された抵抗ＲＢ１～ＲＢ５の一端に接続される。直列接続された抵抗ＲＢ１～ＲＢ５の他端は、Ｎ型トランジスター１３３のドレインに接続される。直列接続された抵抗ＲＢ１～ＲＢ５の一端から第２ゲート駆動電圧Ｖ２が出力される。抵抗ＲＢ１と抵抗ＲＢ２の間のノードから第３ゲート駆動電圧Ｖ３が出力され、抵抗ＲＢ２と抵抗ＲＢ３の間のノードから第４ゲート駆動電圧Ｖ４が出力され、抵抗ＲＢ３と抵抗ＲＢ４の間のノードから第３判定電圧Ｖｃが出力され、抵抗ＲＢ４と抵抗ＲＢ５の間のノードから第５ゲート駆動電圧Ｖ５が出力される。電圧の大小関係は、Ｖ２＞Ｖ３＞Ｖ４＞Ｖｃ＞Ｖ５＞Ｖｂとなっている。

第３判定電圧Ｖｃも同様に、しきい値電圧を基準として生成されるので、第３判定電圧Ｖｃと出力トランジスター１１０のしきい値電圧との関係が、プロセス変動の影響を受けにくくなり、プロセス変動の影響を受けにくい波形成形が可能となる。

出力信号ＳＱの立ち下がりに関係する電圧について、Ｖ２＞Ｖ３＞Ｖ４＞Ｖｃ＞Ｖｂ＞Ｖ１＞Ｖａとなっている。Ｖ１＞Ｖａなので、スイッチＳＷ１がオンになりＶ１が選択されることで、ゲート電圧ＶｇａｔｅがＶａに達する。また、Ｖ２＞Ｖｂなので、スイッチＳＷ２がオンになりＶ２が選択されることで、ゲート電圧ＶｇａｔｅがＶｂに達する。また、Ｖ３＞Ｖｃなので、スイッチＳＷ３がオンになりＶ３が選択されることで、ゲート電圧ＶｇａｔｅがＶｃに達する。また、スイッチＳＷ４がオンになりＶ４が選択されることで、ゲート電圧ＶｇａｔｅがＶｃからＶ４まで上昇し、その後はＶ４に維持される。

出力信号ＳＱの立ち上がりに関係する電圧について、Ｖｃ＞Ｖ５＞Ｖｂ＞Ｖａ＞Ｖ６＞Ｖ７＝ＶＳＳとなっている。Ｖｃ＞Ｖ５なので、スイッチＳＷ５がオンになりＶ５が選択されることで、ゲート電圧ＶｇａｔｅがＶｃに達する。また、Ｖｂ＞Ｖ６なので、スイッチＳＷ６がオンになりＶ６が選択されることで、ゲート電圧ＶｇａｔｅがＶｂに達する。また、Ｖａ＞Ｖ７なので、スイッチＳＷ７がオンになりＶ７が選択されることで、ゲート電圧ＶｇａｔｅがＶａに達する。また、スイッチＳＷ８がオンになりＶＳＳが選択されることで、ゲート電圧ＶｇａｔｅがＶａからＶＳＳまで下降し、その後はＶＳＳに維持される。

図６は、スイッチ制御回路１４０の詳細構成例である。スイッチ制御回路１４０は、コンパレーター１４１～１４３と出力回路１４４とインバーターＩＶＣ１～ＩＶＣ５とを含む。

コンパレーター１４１は、ゲート電圧Ｖｇａｔｅが第１判定電圧Ｖａより高いか否かを判定し、その結果である判定信号ＶＡＣＰを出力する。コンパレーター１４２は、ゲート電圧Ｖｇａｔｅが第２判定電圧Ｖｂより高いか否かを判定し、その結果である判定信号ＶＢＣＰを出力する。コンパレーター１４３は、ゲート電圧Ｖｇａｔｅが第３判定電圧Ｖｃより高いか否かを判定し、その結果である判定信号ＶＣＣＰを出力する。

インバーターＩＶＣ１は、入力信号ＴＸを論理反転し、その結果である信号ＸＴＸを出力する。インバーターＩＶＣ２は、信号ＸＴＸを論理反転し、その結果である信号ＴＸＩを出力する。インバーターＩＶＣ３は、判定信号ＶＡＣＰを論理反転し、その結果である信号ＸＶＡＣＰを出力する。インバーターＩＶＣ４は、判定信号ＶＢＣＰを論理反転し、その結果である信号ＸＶＢＣＰを出力する。インバーターＩＶＣ５は、判定信号ＶＣＣＰを論理反転し、その結果である信号ＸＶＣＣＰを出力する。

出力回路１４４は、信号ＸＴＸ、信号ＸＴＩ、信号ＸＶＡＣＰ、判定信号ＶＡＣＰ、信号ＸＶＢＣＰ、判定信号ＶＢＣＰ、信号ＸＶＣＣＰ、判定信号ＶＣＣＰに基づいて、制御信号ＣＳＷ１～ＣＳＷ８を出力する。

図７は、出力回路１４４の詳細構成例である。出力回路１４４は、アンド回路ＡＮＥ１～ＡＮＥ８とインバーターＩＶＥ１とオア回路ＯＲＥ２、ＯＲＥ３とインバーターＩＶＥ４、ＩＶＥ５とオア回路ＯＲＥ６、ＯＲＥ７とインバーターＩＶＥ８とを含む。

信号ＸＴＸ及び信号ＸＶＡＣＰがハイレベルのとき、インバーターＩＶＥ１は、ハイレベルの制御信号ＣＳＷ１を出力する。即ち、入力信号ＴＸ及び判定信号ＶＡＣＰがローレベルのとき、スイッチＳＷ１がオンである。信号ＶＡＣＰ及び信号ＸＶＢＣＰがハイレベル且つ信号ＴＸＩがローレベルのとき、オア回路ＯＲＥ２は、ハイレベルの制御信号ＣＳＷ２を出力する。即ち、入力信号ＴＸがローレベル、判定信号ＶＡＣＰがハイレベル、且つ判定信号ＶＢＣＰがローレベルのとき、スイッチＳＷ２がオンである。信号ＶＢＣＰ及び信号ＸＶＣＣＰがハイレベル且つ信号ＴＸＩがローレベルのとき、オア回路ＯＲＥ３は、ハイレベルの制御信号ＣＳＷ３を出力する。即ち、入力信号ＴＸがローレベル、判定信号ＶＢＣＰがハイレベル、且つ判定信号ＶＣＣＰがローレベルのとき、スイッチＳＷ３がオンである。信号ＸＴＸ及び信号ＶＣＣＰがハイレベルのとき、インバーターＩＶＥ４は、ハイレベルの制御信号ＣＳＷ４を出力する。即ち、入力信号ＴＸがローレベル且つ判定信号ＶＣＣＰがハイレベルのとき、スイッチＳＷ４がオンである。

同様に、入力信号ＴＸ及び判定信号ＶＣＣＰがハイレベルのとき、スイッチＳＷ５がオンである。入力信号ＴＸがハイレベル、判定信号ＶＣＣＰがローレベル、且つ判定信号ＶＢＣＰがハイレベルのとき、スイッチＳＷ６がオンである。入力信号ＴＸがハイレベル、判定信号ＶＢＣＰがローレベル、且つ判定信号ＶＡＣＰがハイレベルのとき、スイッチＳＷ７がオンである。入力信号ＴＸがハイレベル且つ判定信号ＶＡＣＰがローレベルのとき、スイッチＳＷ８がオンである。以上のようにして、出力回路１４４は図４の信号波形を出力する。

以上に説明した本実施形態の回路装置は、出力端子と出力トランジスターとゲート電圧制御回路とを含む。出力トランジスターは、第１電源電圧が供給される第１電源ノードと、出力端子との間に設けられる。ゲート電圧制御回路は、入力信号が入力され、出力トランジスターのゲート電圧を制御する。ゲート電圧制御回路は、入力信号が第１論理レベルから第２論理レベルに遷移した後、ゲート電圧を第１時間電圧変化率で変化させる。ゲート電圧制御回路は、ゲート電圧が第１判定電圧に達した後、ゲート電圧を、第１時間電圧変化率より小さい第２時間電圧変化率で変化させる。ゲート電圧制御回路は、ゲート電圧が、第１判定電圧より高い第２判定電圧に達した後、ゲート電圧を、第２時間電圧変化率より大きい第３時間電圧変化率で変化させる。

本実施形態によれば、ゲート電圧が第１判定電圧に達した後、第２判定電圧に達するまで、ゲート電圧制御回路は、ゲート電圧を、第１時間電圧変化率及び第３時間電圧変化率より小さい第２時間電圧変化率で変化させる。これにより、出力トランジスターが出力端子に出力する出力信号の変化が緩やかになる。具体的には、出力信号の立ち下がり開始の角を、丸めることが可能となる。

また本実施形態では、ゲート電圧制御回路は、ゲート電圧が、第２判定電圧より高い第３判定電圧に達した後、ゲート電圧を、第３時間電圧変化率より小さい第４時間電圧変化率で変化させてもよい。

出力信号が第１電源電圧に達したとき出力信号の立ち下がりが終了する。本実施形態によれば、ゲート電圧が第３判定電圧に達した後、ゲート電圧の時間電圧変化率が、緩やかな第４時間電圧変化率となる。これにより、出力信号が第１電源電圧に近づくときに、出力信号の時間電圧変化率が小さくなり、立ち下がり終了の角が丸くなる。

また本実施形態では、ゲート電圧制御回路は、電圧生成回路と第１スイッチ及び第１抵抗と第２スイッチ及び第２抵抗と第３スイッチ及び第３抵抗と第１電源用スイッチ及び第１電源用抵抗とキャパシターとスイッチ制御回路とを含んでもよい。電圧生成回路は、第１判定電圧と、第２判定電圧と、第１判定電圧と第２判定電圧の間の第１ゲート駆動電圧と、第２判定電圧より高い第２ゲート駆動電圧及び第３ゲート駆動電圧とを生成してもよい。第１スイッチ及び第１抵抗は、第１ゲート駆動電圧が出力される第１ノードと、出力トランジスターのゲートとの間に直列接続されてもよい。第２スイッチ及び第２抵抗は、第２ゲート駆動電圧が出力される第２ノードと、ゲートとの間に直列接続されてもよい。第３スイッチ及び第３抵抗は、第３ゲート駆動電圧が出力される第３ノードと、ゲートとの間に直列接続されてもよい。第１電源用スイッチ及び第１電源用抵抗は、第１電源ノードと、ゲートとの間に直列接続されてもよい。キャパシターの一端はゲートに接続されてもよい。スイッチ制御回路は、入力信号とゲート電圧と第１判定電圧と第２判定電圧とに基づいて第１スイッチ～第３スイッチ及び第１電源用スイッチをオン又はオフに制御してもよい。

本実施形態によれば、スイッチ制御回路が第１スイッチをオンにすると、第１ゲート駆動電圧が第１抵抗を介して出力トランジスターのゲートに出力され、キャパシターが充電される。このとき、第１ゲート駆動電圧と第１抵抗の抵抗値とによって、キャパシターの充電スピードが決まる。即ち、ゲート電圧が第１時間電圧変化率で変化する。同様に、スイッチ制御回路が第２スイッチをオンにしたとき、ゲート電圧が第２時間電圧変化率で変化し、スイッチ制御回路が第３スイッチをオンにしたとき、ゲート電圧が第３時間電圧変化率で変化する。このように、いずれのスイッチをオンするかによって、ゲート電圧の時間電圧変化率が制御される。

また本実施形態では、第２抵抗の抵抗値は、第１抵抗の抵抗値より大きくてもよい。第３抵抗の抵抗値は、第２抵抗の抵抗値より小さくてもよい。

本実施形態によれば、第２時間電圧変化率が第１時間電圧変化率より小さくなり、第３時間電圧変化率が第２時間電圧変化率より大きくなる。

また本実施形態では、スイッチ制御回路は、入力信号が第１論理レベルから第２論理レベルに遷移したとき、第１電源用スイッチをオンからオフにし、第１スイッチをオフからオンにしてもよい。スイッチ制御回路は、ゲート電圧が第１判定電圧に達したとき、第１スイッチをオンからオフにし、第２スイッチをオフからオンにしてもよい。スイッチ制御回路は、ゲート電圧が第２判定電圧に達したとき、第２スイッチをオンからオフにし、第３スイッチをオフからオンにしてもよい。

本実施形態によれば、入力信号が第１論理レベルから第２論理レベルに遷移したとき第１スイッチがオンになるので、第１ゲート駆動電圧が第１抵抗を介して出力トランジスターのゲートに出力され、ゲート電圧が第１時間電圧変化率で変化する。ゲート電圧が第１判定電圧に達したとき第２スイッチがオンになるので、第２ゲート駆動電圧が第２抵抗を介して出力トランジスターのゲートに出力され、ゲート電圧が第２時間電圧変化率で変化する。ゲート電圧が第２判定電圧に達したとき第３スイッチがオンになるので、第３ゲート駆動電圧が第３抵抗を介して出力トランジスターのゲートに出力され、ゲート電圧が第３時間電圧変化率で変化する。

また本実施形態では、電圧生成回路は、第２判定電圧より高い第３判定電圧より高い第４ゲート駆動電圧を生成してもよい。ゲート電圧制御回路は、第４ゲート駆動電圧が出力される第４ノードと、ゲートとの間に直列接続される第４スイッチ及び第４抵抗を含んでもよい。

本実施形態によれば、スイッチ制御回路が第４スイッチをオンにすると、第４ゲート駆動電圧が第４抵抗を介して出力トランジスターのゲートに出力され、ゲート電圧が第４時間電圧変化率で変化する。

また本実施形態では、第４抵抗の抵抗値は、第３抵抗の抵抗値より大きくてもよい。

本実施形態によれば、第４時間電圧変化率は第３時間電圧変化率より小さくなる。これにより、出力信号の立ち下がり終了において出力トランジスターのゲート電圧が、緩やかな時間電圧変化率で変化するので、出力信号の立ち下がり終了の角が丸くなる。

またスイッチ制御回路は、ゲート電圧が第３判定電圧に達したとき、第３スイッチをオンからオフにし、第４スイッチをオフからオンにしてもよい。

本実施形態によれば、ゲート電圧が第３判定電圧に達したとき第４スイッチがオンになるので、第４ゲート駆動電圧が第４抵抗を介して出力トランジスターのゲートに出力され、ゲート電圧が第４時間電圧変化率で変化する。

また本実施形態の回路装置は、第１電源電圧より高い第２電源電圧が供給される第２電源ノードと出力端子との間に設けられる出力抵抗を含んでもよい。

本実施形態によれば、第２電源ノードと出力端子との間に設けられる出力抵抗と、出力端子と第１電源ノードとの間に設けられる出力トランジスターとによって出力回路が構成され、出力トランジスターのゲート電圧に応じた出力信号が出力端子に出力される。

また本実施形態では、出力トランジスターは、第１Ｎ型トランジスターであってもよい。第１判定電圧及び第２判定電圧は、第２Ｎ型トランジスターのしきい値電圧に基づいて設定されてもよい。

本実施形態によれば、プロセス変動に対して、出力トランジスターと第２Ｎ型トランジスターのしきい値電圧がほぼ同様な傾向でばらつく。そして、第２Ｎ型トランジスターのしきい値電圧に基づいて第１判定電圧及び第２判定電圧が設定されるので、出力トランジスターのしきい値電圧と第１判定電圧及び第２判定電圧の関係が、プロセス変動の影響を受けにくくなる。これにより、プロセス変動の影響を受けにくい波形成形が可能となる。

また本実施形態では、第１判定電圧及び第２判定電圧は、ダイオード接続された第２Ｎ型トランジスターのドレイン電圧に基づき設定されてもよい。

ダイオード接続された第２Ｎ型トランジスターのドレイン電圧は、第２Ｎ型トランジスターのしきい値電圧付近となる。これにより、第１判定電圧及び第２判定電圧が、第２Ｎ型トランジスターのしきい値電圧に基づいて設定される。

また本実施形態では、出力トランジスターは、第１Ｎ型トランジスターであってもよい。電圧生成回路は、ダイオード接続された第２Ｎ型トランジスターと、第１分圧回路と、第２分圧回路と、を含んでもよい。第１分圧回路は、第２Ｎ型トランジスターのドレインと第１電源ノードの間に設けられ、第２Ｎ型トランジスターのドレイン電圧と第１電源電圧の間を分圧することで第１判定電圧と第２判定電圧と第１ゲート駆動電圧を生成してもよい。第２分圧回路は、第１電源電圧より高い第２電源電圧が供給される第２電源ノードと第２Ｎ型トランジスターのドレインとの間に設けられ、第２電源電圧と第２Ｎ型トランジスターのドレイン電圧の間を分圧することで第２ゲート駆動電圧及び第３ゲート駆動電圧を生成してもよい。

本実施形態によれば、しきい値電圧付近である第２Ｎ型トランジスターのドレイン電圧を基準として、第１判定電圧、第２判定電圧、第１ゲート駆動電圧、第２ゲート駆動電圧及び第３ゲート駆動電圧を生成できる。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１００…回路装置、１１０…出力トランジスター、１１５…出力抵抗、１２０…ゲート電圧制御回路、１３０…電圧生成回路、１３１…第１分圧回路、１３２…第２分圧回路、１３３…Ｎ型トランジスター、１３４…電流源回路、１４０…スイッチ制御回路、１４１～１４３…コンパレーター、１４４…出力回路、ＣＡ…キャパシター、ＮＶＳＳ…第１電源ノード、ＮＶｓｕｐ…第２電源ノード、ＲＡ１～ＲＡ７…第１～第７抵抗、ＲＡ８…第１電源用抵抗、ＳＱ…出力信号、ＳＷ１～ＳＷ７…第１～第７スイッチ、ＳＷ８…第１電源用スイッチ、ＴＱ…出力端子、ＴＸ…入力信号、Ｖ１～Ｖ７…第１～第７ゲート駆動電圧、ＶＳＳ…第１電源電圧、Ｖａ…第１判定電圧、Ｖｂ…第２判定電圧、Ｖｃ…第３判定電圧、Ｖｇａｔｅ…ゲート電圧、Ｖｓｕｐ…第２電源電圧

Claims

出力端子と、
第１電源電圧が供給される第１電源ノードと、前記出力端子との間に設けられる出力トランジスターと、
入力信号が入力され、前記出力トランジスターのゲート電圧を制御するゲート電圧制御回路と、
を含み、
前記ゲート電圧制御回路は、
前記入力信号が第１論理レベルから第２論理レベルに遷移した後、前記ゲート電圧を第１時間電圧変化率で変化させ、
前記ゲート電圧が第１判定電圧に達した後、前記ゲート電圧を、前記第１時間電圧変化率より小さい第２時間電圧変化率で変化させ、
前記ゲート電圧が、前記第１判定電圧より高い第２判定電圧に達した後、前記ゲート電圧を、前記第２時間電圧変化率より大きい第３時間電圧変化率で変化させ、
前記ゲート電圧制御回路は、
前記第１判定電圧と、前記第２判定電圧と、前記第１判定電圧と前記第２判定電圧の間の第１ゲート駆動電圧と、前記第２判定電圧より高い第２ゲート駆動電圧及び第３ゲート駆動電圧とを生成する電圧生成回路と、
前記第１ゲート駆動電圧が出力される第１ノードと、前記出力トランジスターのゲートとの間に直列接続される第１スイッチ及び第１抵抗と、
前記第２ゲート駆動電圧が出力される第２ノードと、前記ゲートとの間に直列接続される第２スイッチ及び第２抵抗と、
前記第３ゲート駆動電圧が出力される第３ノードと、前記ゲートとの間に直列接続される第３スイッチ及び第３抵抗と、
前記第１電源ノードと、前記ゲートとの間に直列接続される第１電源用スイッチ及び第１電源用抵抗と、
前記入力信号と前記ゲート電圧と前記第１判定電圧と前記第２判定電圧とに基づいて前記第１スイッチ～前記第３スイッチ及び前記第１電源用スイッチをオン又はオフに制御するスイッチ制御回路と、
を含むことを特徴とする回路装置。
請求項１に記載の回路装置において、
前記ゲート電圧制御回路は、
一端が前記ゲートに接続されるキャパシターを含むことを特徴とする回路装置。
請求項１又は２に記載の回路装置において、
前記第２抵抗の抵抗値は、前記第１抵抗の抵抗値より大きく、
前記第３抵抗の抵抗値は、前記第２抵抗の抵抗値より小さいことを特徴とする回路装置。
請求項１乃至３のいずれか一項に記載の回路装置において、
前記スイッチ制御回路は、
前記入力信号が前記第１論理レベルから前記第２論理レベルに遷移したとき、前記第１
電源用スイッチをオンからオフにし、前記第１スイッチをオフからオンにし、
前記ゲート電圧が前記第１判定電圧に達したとき、前記第１スイッチをオンからオフにし、前記第２スイッチをオフからオンにし、
前記ゲート電圧が前記第２判定電圧に達したとき、前記第２スイッチをオンからオフにし、前記第３スイッチをオフからオンにすることを特徴とする回路装置。
請求項１乃至４のいずれか一項に記載の回路装置において、
前記ゲート電圧制御回路は、
前記ゲート電圧が、前記第２判定電圧より高い第３判定電圧に達した後、前記ゲート電圧を、前記第３時間電圧変化率より小さい第４時間電圧変化率で変化させることを特徴とする回路装置。
請求項１乃至４のいずれか一項に記載の回路装置において、
前記電圧生成回路は、
前記第２判定電圧より高い第３判定電圧より高い第４ゲート駆動電圧を生成し、
前記ゲート電圧制御回路は、
前記第４ゲート駆動電圧が出力される第４ノードと、前記ゲートとの間に直列接続される第４スイッチ及び第４抵抗を含むことを特徴とする回路装置。
請求項６に記載の回路装置において、
前記第４抵抗の抵抗値は、前記第３抵抗の抵抗値より大きいことを特徴とする回路装置。
請求項６又は７に記載の回路装置において、
前記スイッチ制御回路は、
前記ゲート電圧が前記第３判定電圧に達したとき、前記第３スイッチをオンからオフにし、前記第４スイッチをオフからオンにすることを特徴とする回路装置。
請求項１乃至８のいずれか一項に記載の回路装置において、
前記第１電源電圧より高い第２電源電圧が供給される第２電源ノードと前記出力端子との間に設けられる出力抵抗を含むことを特徴とする回路装置。
請求項１乃至９のいずれか一項に記載の回路装置において、
前記出力トランジスターは、第１のＮ型ＭＯＳトランジスターであり、
前記第１判定電圧及び前記第２判定電圧は、第２のＮ型ＭＯＳトランジスターのしきい値電圧に基づいて設定されることを特徴とする回路装置。
請求項１０に記載の回路装置において、
前記第１判定電圧及び前記第２判定電圧は、ダイオード接続された前記第２のＮ型ＭＯＳトランジスターのドレイン電圧に基づき設定されることを特徴とする回路装置。
請求項１乃至８のいずれか一項に記載の回路装置において、
前記出力トランジスターは、第１のＮ型ＭＯＳトランジスターであり、
前記電圧生成回路は、
ダイオード接続された第２のＮ型ＭＯＳトランジスターと、
前記第２のＮ型ＭＯＳトランジスターのドレインと前記第１電源ノードの間に設けられ、前記第２のＮ型ＭＯＳトランジスターのドレイン電圧と前記第１電源電圧の間を分圧することで前記第１判定電圧と前記第２判定電圧と前記第１ゲート駆動電圧を生成する第１分圧回路と、
前記第１電源電圧より高い第２電源電圧が供給される第２電源ノードと前記第２のＮ型ＭＯＳトランジスターの前記ドレインとの間に設けられ、前記第２電源電圧と前記第２のＮ型ＭＯＳトランジスターの前記ドレイン電圧の間を分圧することで前記第２ゲート駆動電圧及び前記第３ゲート駆動電圧を生成する第２分圧回路と、
を含むことを特徴とする回路装置。