JP7525525B2 - 表示基板及びその駆動方法、表示装置 - Google Patents

表示基板及びその駆動方法、表示装置 Download PDF

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Description

本開示の実施例は表示基板及びその駆動方法、表示装置に関する。
ＯＬＥＤ（有機発光ダイオード：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示技術の発展と伴い、人々は高輝度で長寿命のディスプレイをますます求め、この分野では、ＯＬＥＤディスプレイの寿命をどのように延長させるかは注目される問題である。
本開示の少なくとも一実施例は表示基板を提供し、ベース基板と、前記ベース基板に位置し且つアレイで配列される複数のサブ画素と、を含む。前記複数のサブ画素のそれぞれは画素回路を含み、前記画素回路は前記複数のサブ画素のそれぞれに対応する発光素子が発光するように駆動することに用いられる。前記複数の画素回路のそれぞれは駆動サブ回路、データ書き込みサブ回路、補償サブ回路、記憶サブ回路及び第１リセットサブ回路を含む。前記駆動サブ回路は制御端子、第１端子及び第２端子を含み、且つ前記発光素子に接続され且つ前記発光素子を流れる駆動電流を制御するように構成される。前記データ書き込みサブ回路は前記駆動サブ回路の第１端子に接続され、且つ第１走査信号に応答してデータ信号を前記駆動サブ回路の第１端子に書き込むように構成される。前記補償サブ回路は制御端子、第１端子及び第２端子を含み、前記補償サブ回路の制御端子は第２走査信号を受信するように構成され、前記補償サブ回路の第１端子及び第２端子はそれぞれ前記駆動サブ回路の制御端子及び第２端子に電気的に接続され、前記補償サブ回路は前記第２走査信号に応答して前記駆動サブ回路に対して閾値補償を行うように構成される。前記記憶サブ回路は第１端子及び第２端子を含み、前記記憶サブ回路の第１端子は第１電源電圧を受信するように構成され、前記記憶サブ回路の第２端子は前記駆動サブ回路の制御端子に電気的に接続される。前記第１リセットサブ回路は制御端子、第１端子及び第２端子を含み、前記第１リセットサブ回路の制御端子は第１リセット制御電圧を受信するように構成され、前記第１リセットサブ回路の第１端子は第１リセット電圧を受信するように構成され、前記第１リセットサブ回路の第２端子は前記発光素子に接続されるように構成され、前記第１リセットサブ回路は前記発光素子を逆バイアスするように前記第１リセット制御電圧に応答して前記第１リセット電圧を前記発光素子に印加するように構成される。前記複数のサブ画素は第１サブ画素を含み、前記表示基板は更に第１リセット電圧端子を含み、前記第１リセット電圧端子は前記第１サブ画素に前記第１リセット電圧を提供するために、前記第１サブ画素の第１リセットサブ回路の第１端子に接続されるように構成される。
いくつかの例において、前記複数の画素回路のそれぞれは更に第２リセットサブ回路を含み、前記第２リセットサブ回路は前記駆動サブ回路の制御端子に接続され、且つ前記駆動サブ回路の制御端子をリセットするように、第２リセット制御電圧に応答して第２リセット電圧を前記駆動サブ回路の制御端子に印加するように構成される。
いくつかの例において、前記表示基板は更に第２リセット電圧端子を含み、前記第２リセット電圧端子は前記第２リセット電圧を提供するように前記第２リセットサブ回路に接続されるように構成され、前記第２リセット電圧端子が出力した前記第２リセット電圧は第１リセット電圧端子が出力した前記第１リセット電圧より大きい。
いくつかの例において、前記複数のサブ画素は第１方向及び第２方向に沿って複数の画素行及び複数の画素列として分布され、前記表示基板は更に前記第１方向に沿って延伸する第１リセット電圧線を含み、前記第１リセット電圧線は前記サブ画素に前記第１リセット電圧を提供するようにそれぞれ前記第１リセット電圧端子及び前記第１リセットサブ回路の第１端子に電気的に接続される。
いくつかの例において、前記表示基板は更に前記第１方向に沿って延伸する第１リセット信号線を含み、前記第１リセット信号線は前記第２リセット電圧を提供するように前記第２リセットサブ回路の制御端子に接続され、前記第１リセット信号線は前記第１リセット電圧線の前記ベース基板に近い側に位置し、前記第１リセット信号線はドーピング半導体材料を含む。
いくつかの例において、前記表示基板は更に前記第２方向に沿って延伸する第２リセット信号線を含み、前記第２リセット信号線は前記第１リセット電圧線の前記ベース基板から離れる側に位置し、且つ前記第１リセット信号線に電気的に接続される。
いくつかの例において、前記複数の画素回路のそれぞれは更に第１接続電極を含み、前記第１接続電極は前記第１リセット電圧線の前記ベース基板から離れる側に位置し、前記第１接続電極はそれぞれ前記第１リセットサブ回路の第１端子及び第１リセット電圧線に電気的に接続される。
いくつかの例において、前記記憶サブ回路は、第１コンデンサ電極及び第２コンデンサ電極を含む記憶コンデンサを含み、前記第１コンデンサ電極は前記第１リセット電圧線と同じ層に絶縁設置され、前記第２コンデンサ電極は前記第１コンデンサ電極が前記ベース基板に近い側に位置する。
いくつかの例において、前記複数の画素回路のそれぞれは更に第２接続電極を含み、前記第２接続電極は前記第１接続電極と同じ層に絶縁設置され、前記第２接続電極はそれぞれ前記第２コンデンサ電極及び前記補償サブ回路の第１端子に電気的に接続される。
いくつかの例において、前記第１コンデンサ電極は開口を含み、前記第２接続電極は前記第１コンデンサ電極から絶縁され、且つ前記開口によって前記第２コンデンサ電極に電気的に接続される。
いくつかの例において、前記複数の画素回路のそれぞれは更に第３接続電極を含み、前記第３接続電極は前記第１接続電極と同じ層に絶縁設置され、前記第３接続電極は第１接続端子及び第２接続端子を含み、前記第１接続端子は前記第１リセットサブ回路の第２端子に電気的に接続され、前記第２接続端子は前記発光素子に接続されることに用いられる。
いくつかの例において、前記複数の画素回路のそれぞれは更に発光制御サブ回路を含み、前記発光制御サブ回路は制御端子、第１端子及び第２端子を含み、前記発光制御サブ回路の第１端子は前記駆動サブ回路の第２端子に接続され、前記発光制御サブ回路の第２端子は前記発光素子に接続されることに用いられる。
いくつかの例において、前記第３接続電極は更に第３接続端子を含み、前記第３接続端子は前記発光制御サブ回路の第２端子に電気的に接続されることで、前記発光制御サブ回路の第２端子を前記発光素子に接続する。
いくつかの例において、前記第３接続電極はＵ型構造であり、前記第１接続端子及び前記第２接続端子はそれぞれ前記Ｕ型構造の２つの端点に位置し、前記第３接続端子は前記Ｕ型構造の前記第２接続端子に近い曲がり角に位置する。
いくつかの例において、前記複数のサブ画素は更に第２サブ画素を含み、前記第１サブ画素及び前記第２サブ画素は異なる色を発する発光素子に対応し、前記表示基板は更に第３リセット電圧端子を含み、前記第３リセット電圧端子は前記第２サブ画素に前記第１リセット電圧を提供するように前記第２サブ画素の第１リセットサブ回路の第１端子に接続されるように構成され、前記第１リセット電圧端子が出力した第１リセット電圧と前記第３リセット電圧端子が出力した第１リセット電圧とは異なる。
いくつかの例において、前記第１リセット電圧端子が出力した第１リセット電圧は前記第３リセット電圧端子が出力した第１リセット電圧より小さい。
いくつかの例において、前記複数のサブ画素は更に第３サブ画素を含み、前記第１サブ画素、前記第２サブ画素及び前記第３サブ画素はそれぞれ青色発光素子、赤色発光素子及び緑色発光素子に対応し、前記第３リセット電圧端子は前記第３サブ画素に前記第１リセット電圧を提供するように更に前記第３サブ画素の第１リセットサブ回路の第１端子に接続される。
いくつかの例において、前記表示基板は更に前記第１方向に沿って延伸する第２リセット電圧線を含み、前記第１サブ画素、前記第２サブ画素及び前記第３サブ画素は同じ画素行にあり、前記第１リセット電圧線は前記第１サブ画素の第１リセットサブ回路の第１端子と前記第１リセット電圧端子とを電気的に接続し、前記第２リセット電圧線は前記第２サブ画素の第１リセットサブ回路の第１端子及び前記第３サブ画素の第１リセットサブ回路の第１端子と前記第３リセット電圧端子とを電気的に接続する。
本開示の少なくとも一実施例は更に、上記のいずれか一項に記載の表示基板に用いられる駆動方法を提供し、リセット段階及び発光段階を含む。前記リセット段階は、前記第１リセットサブ回路をオンにするように、前記第１リセット制御電圧及び前記第１リセット電圧を入力し、前記発光素子を逆バイアスするように、前記第１リセット電圧を前記発光素子に印加することを含む。前記発光段階は、前記駆動回路をオンにして、前記駆動電流を前記発光素子に印加することで、前記発光素子を発光させることを含む。
いくつかの例において、前記駆動方法は更にデータ書き込み及び補償段階を含み、前記データ書き込み及び補償段階は、前記データ書き込みサブ回路、前記駆動回路及び前記補償サブ回路をオンにするように、前記第１走査信号、前記第２走査信号及び前記データ信号を入力し、それにより、前記データ信号が前記駆動サブ回路に書き込まれ、前記補償サブ回路が前記データ信号を記憶し、且つ前記補償回路が前記駆動サブ回路を補償することを含む。
本開示の少なくとも一実施例は更に表示装置を提供し、上記表示基板及び複数の発光素子を含み、前記複数の発光素子は前記複数のサブ画素と１対１で対応し、前記複数の発光素子のそれぞれは第１電極及び第２電極を含み、前記各発光素子の第１電極は対応するサブ画素の第１リセットサブ回路の第２端子に接続される。
本開示の実施例の技術構成をより明確に説明するために、以下では実施例の図面を簡単に説明し、明らかなように、以下の説明における図面は本開示のいくつかの実施例のみに関し、本開示を限定するものではない
図１Ａは本開示の少なくとも一実施例に係る表示基板の模式図１である。 図１Ｂは本開示の少なくとも一実施例に係る表示基板の画素回路図１である。 図２Ａは逆バイアスの発光素子に対する作用メカニズム模式図を示す。 図２Ｂは本開示の少なくとも一実施例に係る表示基板の時間－輝度曲線図である。 図３Ａは本開示の少なくとも一実施例に係る表示基板の画素回路図２である。 図３Ｂは本開示の少なくとも一実施例に係る画素回路のタイミング信号図である。 図３Ｃはディスプレイパネルの輝度均一性及び第２リセット電圧の曲線図である。 図４Ａは本開示の実施例に係る駆動方法を用いる発光素子の逆方向バイアス電圧－耐用年数曲線図である。 図４Ｂは本開示の少なくとも一実施例に係る表示基板の画素回路図３である。 図５Ａは本開示の少なくとも一実施例に係る表示基板の模式図２である。 図５Ｂは図５Ａの断面線Ｉ－Ｉ’に沿う断面図である。 図５Ｃは図５Ａの断面線ＩＩ－ＩＩ’に沿う断面図である。 図６は本開示の少なくとも一実施例に係る表示基板の模式図３である。 図７Ａは本開示の少なくとも一実施例に係る表示基板の模式図４である。 図７Ｂは本開示の少なくとも一実施例に係る表示基板の模式図５である。 図８Ａは本開示の少なくとも一実施例に係る表示基板の模式図６である。 図８Ｂは本開示の少なくとも一実施例に係る表示基板の模式図７である。 図９Ａは本開示の少なくとも一実施例に係る表示基板の模式図８である。 図９Ｂは本開示の少なくとも一実施例に係る表示基板の模式図９である。 図１０は本開示の少なくとも一実施例に係る表示基板の模式図１０である。 図１１は本開示の少なくとも一実施例に係るディスプレイパネルの模式図である。 図１２は本開示の少なくとも一実施例に係る表示装置の模式図である。
本開示の実施例の目的、技術構成及び利点をより明確にするために、以下では本開示の実施例の図面を参照しながら、本開示の実施例の技術構成を明確かつ完全に説明する。無論、説明される実施例は本開示の一部の実施例に過ぎず、すべての実施例ではない。説明される本開示の実施例に基づき、当業者が進歩性のある労働を必要とせずに得るすべての他の実施例はいずれも、本開示の保護範囲に属する。
特に定義されていない限り、本開示に使用される専門用語又は科学用語は、当業者によって理解される通常の意味を有するものとする。本開示に使用される「第１」、「第２」及び類似する単語は順序、数、または重要性を示すものではなく、異なる構成要素を区別するためにのみ使用される。同様に、「１つ」、「一」又は「該」などの類似する単語は、数量を制限するものではなく、少なくとも１つであることを意味する。「含む」又は「備える」などの類似する単語は該単語の前に示される要素またはアイテムが、該単語の後にリストされる要素またはアイテム及びその同等物をカバーするが、他の要素またはアイテムを除外しないことを意味する。「接続」又は「連結」などの類似する単語は物理的または機械的な接続に限定されず、直接または間接的な電気的接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためにのみ用いられ、説明される対象の絶対位置が変化すると、該相対位置関係もそれに応じて変化する場合がある。
ＯＬＥＤ表示分野では、高輝度で長寿命のＯＬＥＤ表示を実現する上でいくつかの課題がある。例えば、従来のＯＬＥＤディスプレイスクリーンの平均耐用年数は３～４年であるが、車載ディスプレイが求める平均耐用年数は８～１０年であるから、車載表示分野のニーズを満たすために、ＯＬＥＤディスプレイスクリーン耐用年数を延ばす必要がある。
図１Ａは本開示の少なくとも一実施例に係る表示基板の模式図である。図１Ａに示されるように、該表示基板２０は表示領域１１０及び表示領域１１０以外の非表示領域１０３を含む。例えば、非表示領域１０３は表示領域１１０の外周領域に位置する。該表示基板２０は表示領域１１０に位置する複数のサブ画素１００を含む。例えば、該複数のサブ画素はアレイで配列され、例えば、該複数のサブ画素は第１方向Ｄ１及び第２方向Ｄ２に沿って複数の画素行及び複数の画素列として配列され、例えば、該画素行及び画素列は必ずしもなく直線に沿って厳密に延伸するわけではなく、曲線（例えば折れ線）に沿って延伸してもよく、該曲線は大体それぞれ第１方向Ｄ１又は第２方向Ｄ２に沿って延伸する。該第１方向Ｄ１と第２方向Ｄ２は異なり、例えば両者が直交する。例えば、サブ画素は従来のＲＧＢの方式又はサブ画素共有の方式（例えばｐｅｎｔｉｌｅ）で画素ユニットを構成してフルカラーディスプレイを実現することができ、本開示はサブ画素のアレイ態様及びフルカラーディスプレイを実現する方式を制限しない。
例えば、図１Ａに示されるように、該表示基板２０は更に表示領域１１０に位置する複数の導線１１及び複数の導線１２を含み、該複数の導線１１及び複数の導線１２は表示領域１１０に相互交差することで、複数の画素領域が定義され、各画素領域に１つのサブ画素１００が対応して設置される。例えば、該導線１１は第１方向Ｄ１に沿って延伸し、該導線１２は第２方向Ｄ２に沿って延伸する。図１Ａには、導線１１、導線１２及びサブ画素１００の表示基板における大体の位置関係のみが示され、具体的に実際の必要に応じて設計してもよい。
各サブ画素１００は、該サブ画素に対応する発光素子が発光するように駆動するための画素回路を含む。該画素回路は例えば通常の画素回路であり、例えば２Ｔ１Ｃ（すなわち２つのトランジスタ及び１つのコンデンサ）画素回路、４Ｔ２Ｃ、５Ｔ１Ｃ、７Ｔ１ＣなどのｎＴｍＣ（ｎ、ｍは正整数である）画素回路であり、且つ異なる実施例において、該画素回路は更に補償サブ回路を含んでもよく、該補償サブ回路は内部補償サブ回路又は外部補償サブ回路を含み、補償サブ回路はトランジスタ、コンデンサなどを含んでもよい。また、例えば、必要に応じて、該画素回路は更にリセット回路、発光制御サブ回路、検出回路などを含んでもよい。
例えば、該表示基板２０は更に非表示領域１０３に位置するゲート駆動回路１３及びデータ駆動回路１４を含んでもよい。例えば、該ゲート駆動回路１３はサブ画素に様々な走査信号又は制御信号を提供するように、一部の導線１１によって画素回路に接続でき、該一部の導線１１はゲート線とも呼ばれ、該データ駆動回路１４はデータ信号を提供するように、導線１２によって画素回路に接続できる。
例えば、該非表示領域１０３にボンディング領域１３０が設置され、該ボンディング領域に複数のボンディング電極１３１が設置され、該ボンディング電極１３１は配線によって表示基板２０における回路（例えばゲート駆動回路１３）又は一部の導線１１、１３に接続され、且つ外部回路（例えばＩＣチップ）とボンディングされることに用いられ、それにより表示基板における回路又は信号線に電気信号（例えばクロック信号、リセット電圧信号など）を提供する。例えば、一部の導線１１は非表示領域１０３に位置する配線１３２によって該ボンディング電極１３１に電気的に接続される。例えば、該配線１３２は環状であり、該表示領域１１０の周りに設置される。例えば、該ボンディング電極１３１はいくつかの信号を提供する信号端子、例えばリセット電圧端子などとすることができる。
例えば、表示基板２０は更に制御回路（図示せず）を含んでもよい。例えば、該制御回路は、該データ信号を印加するようにデータ駆動回路１４を制御し、及び該走査信号又は制御信号を印加するようにゲート駆動回路１３を制御するように構成される。該制御回路の１つの例はタイミング制御回路（Ｔ－ｃｏｎ）である。制御回路は様々な形式であってもよく、例えばプロセッサ及びメモリを含み、メモリは実行可能なコードを含み、プロセッサは上記検出方法を実行するように、該実行可能なコードを実行する。
例えば、プロセッサは中央処理ユニット（ＣＰＵ）又はデータ処理能力及び／又は命令実行能力を有する他の形式の処理装置であってもよく、例えばマイクロプロセッサー、プログラマブルロジックコントローラ（ＰＬＣ）などを含んでもよい。
例えば、記憶装置は１つ又は複数のコンピュータプログラム製品を含んでもよく、前記コンピュータプログラム製品は様々な形式のコンピュータ可読記憶媒体、例えば揮発性メモリ及び／又は不揮発性メモリを含んでもよい。揮発性メモリは、例えば、ランダムアクセスメモリ（ＲＡＭ）及び／又はキャッシュメモリ（ｃａｃｈｅ）などを含んでもよい。不揮発性メモリは、例えば、読み出し専用メモリ（ＲＯＭ）、ハードディスク、フラッシュメモリなどを含んでもよい。コンピュータ可読記憶媒体に１つ又は複数のコンピュータプログラム命令を記憶でき、プロセッサは該プログラム命令が所望する機能を実行できる。コンピュータ可読記憶媒体に様々なアプリケーションプログラム及び様々なデータも記憶できる。
図１Ｂは本開示の実施例に係る画素回路の模式図を示す。図１Ｂに示されるように、該画素回路は駆動サブ回路１２２、データ書き込みサブ回路１２６、補償サブ回路１２８、記憶サブ回路１２７及び第１リセットサブ回路１２５を含む。
該駆動サブ回路１２２は制御端子１２２ａ、第１端子１２２ｂ及び第２端子１２２ｃを含み、且つ発光素子１２０に接続され且つ発光素子１２０を流れる駆動電流を制御するように構成される。駆動サブ回路１２２の制御端子１２２ａは第１ノードＮ１に接続され、駆動サブ回路１２２の第１端子１２２ｂは第２ノードＮ２に接続され、駆動サブ回路１２２の第２端子１２２ｃは第３ノードＮ３に接続される。
データ書き込みサブ回路１２６は制御端子１２６ａ、第１端子１２６ｂ及び第２端子１２６ｃを含み、該制御端子１２６ａは第１走査信号Ｇａ１を受信するように構成され、第１端子１２６ｂはデータ信号Ｖｄを受信するように構成され、第２端子１２６ｃは駆動サブ回路１２２の第１端子１２２ａ（すなわち第２ノードＮ２）に接続される。該データ書き込みサブ回路１２６は該第１走査信号Ｇａ１に応答して該データ信号Ｖｄを駆動サブ回路１２２の第１端子１２２ｂに書き込むように構成される。例えば、データ書き込みサブ回路１２６の第１端子１２６ｂは、該データ信号Ｖｄを受信するように、データ線としての導線１２に接続され、制御端子１２６ａは、該第１走査信号Ｇａ１を受信するように、例えば１つの導線１１に接続される。例えば、データ書き込み及び補償段階において、データ書き込みサブ回路１２６は第１走査信号Ｇａ１に応答してオンになることができ、それによりデータ信号を駆動サブ回路１２２の第１端子１２２ｂ（第２ノードＮ２）に書き込み、且つデータ信号を記憶サブ回路１２７に記憶することができ、それにより、例えば発光段階の場合、該データ信号に基づいて発光素子１２０が発光するように駆動する駆動電流を生成できる。
補償サブ回路１２８は制御端子１２８ａ、第１端子１２８ｂ及び第２端子１２８ｃを含み、補償サブ回路１２８の制御端子１２８ａは第２走査信号Ｇａ２を受信するように構成され、補償サブ回路１２８の第１端子１２８ｂ及び第２端子１２８ｃはそれぞれ駆動サブ回路１２２の制御端子１２２ａ及び第２端子１２２ｃに電気的に接続され、補償サブ回路１２８は該第２走査信号Ｇａ２に応答して該駆動サブ回路１２２に対して閾値補償を行うように構成される。
記憶サブ回路１２７は第１端子１２７ａ及び第２端子１２７ｂを含み、該記憶サブ回路の第１端子１２７ａは第１電源電圧ＶＤＤを受信するように構成され、記憶サブ回路の第２端子１２７ｂは駆動サブ回路の制御端子１２２ａに電気的に接続される。例えば、データ書き込み及び補償段階において、補償サブ回路１２８は該第２走査信号Ｇａ２に応答してオンになることができ、それによりデータ書き込みサブ回路１２６によって書き込まれたデータ信号を該記憶サブ回路１２７記憶でき、同時に、補償サブ回路１２８は駆動サブ回路１２２の制御端子１２２ａと第２端子１２２ｃとを電気的に接続でき、それにより駆動サブ回路１２２の閾値電圧の相関する情報も該記憶サブ回路に対応に記憶でき、それにより、例えば発光段階において、記憶されたデータ信号及び閾値電圧を利用して駆動サブ回路１２２を制御でき、その結果、駆動サブ回路１２２の出力が補償される。
第１リセットサブ回路１２５は制御端子１２５ａ、第１端子１２５ｂ及び第２端子１２５ｃを含み、該第１リセットサブ回路の制御端子１２５ａは第１リセット制御電圧Ｖｒｓｔ１を受信するように構成され、該第１リセットサブ回路の第１端子１２５ｂは第１リセット電圧Ｖｉｎｔ１を受信するように構成され、該第１リセットサブ回路の第２端子１２５ｃは発光素子１２０に接続されるように構成される。該第１リセットサブ回路１２５は、発光素子１２０を逆バイアスするように、該第１リセット制御電圧Ｖｒｓｔ１に応答して該第１リセット電圧Ｖｉｎｔ１を発光素子１２０に印加するように構成される。
例えば、第１リセットサブ回路１２５は第１リセット電圧端子ＩＮＴ１及び発光素子１２２の第１端子１２２ｂ（第４ノードＮ４）に接続され、且つ第１リセット制御電圧Ｖｒｓｔ１に応答して第１リセット電圧Ｖｉｎｔ１を発光素子１２０の第１端子に印加するように構成される。例えば、リセット段階において、第１リセットサブ回路１２５はリセット信号に応答してオンになることができ、それにより第１リセット電圧Ｖｉｎｔ１を発光素子１２０の第１端子及び第１ノードＮ１に印加でき、それにより発光素子１２０に対して該発光素子１２０の逆バイアスに対するリセット操作を行うことができ、それによりその前の発光段階による影響を削除することに寄与する。
例えば、発光素子１２０は第１端子（第１電極とも呼ばれる）１３４及び第２端子（第２電極とも呼ばれる）１３５を含み、発光素子１２０の第１端子１３４は駆動サブ回路１２２の第２端子１２２ｃに接続されるように構成され、発光素子１２０の第２端子１３５は第２電圧端子ＶＳＳに接続されるように構成される。例えば、１つの例において、図１Ｂに示されるように、発光素子１２０の第１端子１３４は第２発光制御サブ回路１２４によって第３ノードＮ３に接続できる。本開示の実施例はその状況を含むがそれに制限されない。
例えば、発光素子１２０は具体的に発光ダイオード（ＬＥＤ）として実現され、例えば有機発光ダイオード（ＯＬＥＤ）、量子ドット発光ダイオード（ＱＬＥＤ）又は無機発光ダイオードであってもよく、例えばマイクロ発光ダイオード（Ｍｉｃｒｏ ＬＥＤ）又はマイクロＯＬＥＤであってもよい。例えば、発光素子１２０は上部発射構造、下部発射構造又は両面発射構造であってもよい。該発光素子１２０は赤色光、緑色光、青色光又は白色光などを発することができる。本開示の実施例は発光素子の具体的な構造を制限しない。該発光素子１２０を逆バイアスすることは、該発光素子１２０の陰極電圧が陽極電圧より大きいことを意味し、該発光素子１２０は逆バイアスされた時に発光しない。
例えば、図１Ｂに示されるように、該発光素子１２０の第１端子１３４は該発光素子１２０の陽極であり、第２端子１３５は該発光素子１２０の陰極であり、例えば該第２端子１２０は第２電源電圧ＶＳＳを受信し、例えば、該画素回路は共通陰極構造である。この場合、該第１リセット電圧Ｖｉｎｔ１を発光素子１２０に印加して発光素子１２０を逆バイアスすることは、該第１リセット電圧Ｖｉｎｔ１が該第２電源電圧ＶＳＳより小さいことを意味する。別のいくつかの例において、回路構造の変化によって、該画素回路は共通陽極構造であってもよく、本開示の実施例はこれを制限しない。
発明者は、該発光素子１２０を逆バイアスすると、経時的な発光素子の輝度の減衰を遅くし及び発光素子の耐用年数を延長させることに寄与することを発見した。図２Ａは該逆バイアスの該発光素子に対する作用メカニズム模式図を示す。例えば、製造したばかりの発光素子にランダムで無秩序に分布した不純物イオン及び永久双極子が存在し、該不純物イオンと双極子によって生じた無秩序な内蔵電界は順バイアスの場合の発光素子の発光効率に悪影響を与え、該発光素子に逆方向バイアス電圧を印加して逆バイアスした後、該不純物イオン及び双極子は該逆方向バイアス電圧の作用で方向性を持って分布され、且つ内蔵電界Ｅ’が形成され、次に該発光素子に順方向バイアス電圧を印加し、該順方向バイアス電圧によって生じた電界はＥ０であり、最終的に形成される有効電界はＥｅｆｆ＝Ｅ０＋Ｅ’＞Ｅ０であり、それにより同一のバイアス電圧でより高い電流密度及び発光強度を取得し、それによりバイアス電圧の大きさを低減させ且つバイアス電圧の発光材料に対する影響を緩和することができ、更に発光素子輝度の減衰を遅くし及び発光素子の耐用年数を延長させる。
また、例えば、発光素子は発光段階において順バイアスにあり、これは、リセット段階において該発光素子を逆バイアスすることにより、該該発光素子内に順バイアスによって生じた不利な残留電界を削除できる。それにより、該発光素子は順バイアス及び逆バイアスの電界作用で交互に位置され、単一方向のバイアス電圧の発光材料に対する悪影響を削除することに寄与し、それにより発光素子の耐用年数を延長させる。
通常、ＬＴ９７及びＬＴ９５は、ＯＬＥＤ耐用年数を測定するためのパラメータとして使用される。ＯＬＥＤは初期輝度（１００％）から９７％まで低下する時間がＬＴ９７と呼ばれ、９５％まで低下するのがＬＴ９５と呼ばれる。
図２Ｂはそれぞれ赤色ＯＬＥＤ、緑色ＯＬＥＤ及び青色ＯＬＥＤに対して本開示の実施例に係る画素回路で駆動（曲線Ａ１に対応する）及び定電流（ＣＣ）駆動（曲線Ａ２に対応する）を行う時間－輝度の曲線対照図を示し、実線はテスト値を示し、破線はテスト値に基づいて取得された推定値を示す。
図２Ｂに示されるように、赤色ＯＬＥＤ（Ｒ）については、本開示の実施例に係る画素回路で駆動するＬＴ９７は４９９時間であり、ＬＴ９５は９８２時間であり、直流駆動で駆動するＬＴ９７は３６９時間であり、ＬＴ９５は６６６時間である。本開示の実施例に係る画素回路で該赤色ＯＬＥＤを駆動することにより、該赤色ＯＬＥＤのＬＴ９７及びＬＴ９５をそれぞれ３５％及び４７％向上させる。
図２Ｂに示されるように、緑色ＯＬＥＤ（Ｇ）については、本開示の実施例に係る画素回路で駆動するＬＴ９７は７８５時間であり、直流駆動で駆動するＬＴ９７は６０１時間である。本開示の実施例に係る画素回路で該緑色ＯＬＥＤを駆動することにより、該緑色ＯＬＥＤのＬＴ９７を３０．６％向上させる。
図２Ｂに示されるように、青色ＯＬＥＤ（Ｂ）については、本開示の実施例に係る画素回路で駆動するＬＴ９７は８３時間であり、直流駆動で駆動するＬＴ９７は４１時間である。本開示の実施例に係る画素回路で該青色ＯＬＥＤを駆動することにより、該青色ＯＬＥＤのＬＴ９７を約１倍（１００％）向上させる。
例えば、図１Ｂに示されるように、該画素回路は更に第２リセットサブ回路１２９を含んでもよく、該第２リセットサブ回路１２９は制御端子１２９ａ、第１端子１２９ｂ及び第２端子１２９ｃを含む。該第２リセットサブ回路１２９の制御端子１２９ａは第２リセット制御電圧Ｖｒｓｔ２を受信するように構成され、第１端子１２９ｂは第２リセット電圧Ｖｉｎｔ２を受信するように構成され、第２端子１２９ｃは駆動サブ回路１２２の制御端子１２２ａに接続される。該第２リセットサブ回路１２９は、駆動サブ回路の制御端子１２２ａをリセットするように、第２リセット制御電圧Ｖｒｓｔ２に応答して第２リセット電圧Ｖｉｎｔ２を駆動サブ回路１２２の制御端子１２２ａに印加するように構成される。
例えば、図１Ｂに示されるように、該画素回路は更に第１発光制御サブ回路１２３を含んでもよい。該第１発光制御サブ回路１２３は駆動サブ回路１２２の第１端子１２２ｂ（第２ノードＮ２）及び第１電圧端子ＶＤＤに接続され、且つ第１発光制御信号ＥＭ １に応答して第１電圧端子ＶＤＤの第１電源電圧ＶＤＤを駆動サブ回路１２２の第１端子１２２ｂに印加するように構成される。
例えば、図１Ｂに示されるように、該画素回路は更に第２発光制御サブ回路１２４を含んでもよく、第２発光制御サブ回路１２４は第２発光制御端子ＥＭ２、発光素子１２０の第１端子１３４及び駆動サブ回路１２２の第２端子１２２ｃに接続され、且つ第２発光制御信号ＥＭ ２に応答して駆動電流を発光素子１２０に印加できるように構成される。
例えば、発光段階において、第２発光制御サブ回路１２３は第２発光制御端子ＥＭ２が提供した第２発光制御信号ＥＭ ２に応答してオンになり、それにより駆動サブ回路１２２は第２発光制御サブ回路１２３によって発光素子１２０に電気的に接続でき、それにより駆動発光素子１２０は駆動電流に制御されて発光し、非発光段階において、第２発光制御サブ回路１２３は第２発光制御信号ＥＭ２に応答してオフになり、それにより電流が発光素子１２０を流れることによって発光素子１２０が発光することを回避し、対応する表示装置のコントラストを向上させることができる。
また、例えば、リセット段階において、第２発光制御サブ回路１２４は第２発光制御信号ＥＭ２に応答してオンになることもでき、それにより第１リセットサブ回路１２５及び第２リセットサブ回路１２９と組み合わせて駆動サブ回路１２２及び発光素子１２０に対してリセット操作を行うことができる。
例えば、第２発光制御信号ＥＭ２は第１発光制御信号ＥＭ１と同じであっても異なっていてもよく、例えば両者は同じ又は異なる信号出力端子に接続でき、例えば同じ又は異なる発光制御線によって伝送できる。
ただし、本開示の実施例の説明において、第１ノードＮ１、第２ノードＮ２、第３ノードＮ３及び第４ノードＮ４は必ずしも実際の部材を示すものではなく、回路図の関連する回路接続の合流点を示す。
なお、本開示の実施例の説明において、符号Ｖｄはデータ信号端子を示してもよく、データ信号のレベルを示してもよく、同様に、符号Ｇａ１、Ｇａ２は第１走査信号及び第２走査信号を示してもよく、更に第１走査信号端子及び第２走査信号端子を示してもよく、Ｖｒｓｔ１は第１リセット制御端子を示してもよく、第１リセット制御電圧を示してもよく、符号ＶＤＤは第１電圧端子を示してもよく、第１電源電圧を示してもよく、符号ＶＳＳは第２電圧端子を示してもよく、第２電源電圧を示してもよい。以下の各実施例はこれと同じであり、詳細な説明を省略する。
図３Ａは図１Ｂに示される画素回路の具体的な実現例の回路図である。図３Ａに示されるように、該画素回路は第１～第７トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７及び記憶コンデンサＣｓｔを含む。例えば、第１トランジスタＴ１は駆動トランジスタとして用いられ、他の第２～第７トランジスタはスイッチトランジスタとして用いられる。
例えば、図３Ａに示されるように、駆動サブ回路１２２は第１トランジスタＴ１として実現可能である。第１トランジスタＴ１のゲートは駆動サブ回路１２２の制御端子１２２ａとし且つ第１ノードＮ１に接続され、第１トランジスタＴ１の第１極は駆動サブ回路１２２の第１端子１２２ｂとして、第２ノードＮ２に接続され、第１トランジスタＴ１の第２極は駆動サブ回路１２２の第２端子１２２ｃとして、第３ノードＮ３に接続される。
例えば、図３Ａに示されるように、データ書き込みサブ回路１２６は第２トランジスタＴ２として実現可能であり，該第２トランジスタＴ２のゲート、第１極及び第２極はそれぞれ該データ書き込みサブ回路１２６の第１端子１２６ａ、第２端子１２６ｂ及び第３端１２６ｃとする。第２トランジスタＴ２のゲートは、第１走査信号を受信するように、第１走査線（第１走査信号端子Ｇａ１）に接続され、第２トランジスタＴ２の第１極は、データ信号を受信するように、データ線（データ信号端子Ｖｄ）に接続され、第２トランジスタＴ２の第２極は駆動サブ回路１２２の第１端子１２２ｂ（第２ノードＮ２）に接続される。
例えば、図３Ａに示されるように、補償サブ回路１２８は第３トランジスタＴ３として実現可能であり、該第３トランジスタＴ３のゲート、第１極及び第２極はそれぞれ該補償サブ回路１２８の第１端子１２８ａ、第２端子１２８ｂ及び第３端１２８ｃとする。第３トランジスタＴ３のゲートは、第２走査信号Ｇａ２を受信するように、第２走査線（第２走査信号端子Ｇａ２）に接続され、第３トランジスタＴ３の第１極は駆動サブ回路１２２の制御端子１２２ａ（第１ノードＮ１）に接続され、第３トランジスタＴ３の第２極は駆動サブ回路１２２の第２端子１２２ｃ（第３ノードＮ３）に接続される。
例えば、図３Ａに示されるように、記憶サブ回路１２７は記憶コンデンサＣｓｔとして実現可能であり、該記憶コンデンサＣｓｔは第１コンデンサ電極Ｃａ及び第２コンデンサ電極Ｃｂをそれぞれ該記憶サブ回路１２７の第１端子１２７ａ及び第２端子１２７ｂとして含む。該第１コンデンサ電極Ｃａは第１電圧端子ＶＤＤにカップリングされ、例えば電気的に接続され、該第２コンデンサ電極Ｃｂは駆動サブ回路１２２の制御端子１２２ａにカップリングされ、例えば電気的に接続される。
例えば、図１Ｃに示されるように、第１発光制御サブ回路１２３は第４トランジスタＴ４として実現可能である。第４トランジスタＴ４のゲートは、第１発光制御信号ＥＭ１を受信するように、第１発光制御線（第１発光制御端子ＥＭ１）に接続され、第４トランジスタＴ４の第１極は、第１電源電圧ＶＤＤを受信するように、第１電圧端子ＶＤＤに接続され、第４トランジスタＴ４の第２極は駆動サブ回路１２２の第１端子１２２ｂ（第２ノードＮ２）に接続される。
例えば、発光素子１２０は具体的にＯＬＥＤとして実現可能であり、該ＯＬＥＤの第１電極及び第２電極はそれぞれ該発光素子１２０の第１端子１３４及び第２端子１３５とする。該第１電極（例えば陽極）は第４ノードＮ４に接続され、第２発光制御サブ回路１２４によって駆動サブ回路１２２の第２端子１２２ｃから駆動電流を受信するように構成され、第２電極（例えば陰極）は、第２電源電圧を受信するように、第２電圧端子ＶＳＳに接続されるように構成される。
例えば、第２発光制御サブ回路１２４は第５トランジスタＴ５として実現可能である。第５トランジスタＴ５のゲートは、第２発光制御信号ＥＭ２を受信するように、第２発光制御線（第２発光制御端子ＥＭ２）に接続され、第５トランジスタＴ５の第１極は駆動サブ回路１２２の第２端子１２２ｃ（第３ノードＮ３）に接続され、第５トランジスタＴ５の第２極は発光素子１２０の第１端子１３４（第４ノードＮ４）に接続される。
例えば、第１リセットサブ回路１２５は第６トランジスタＴ６として実現可能であり、該第６トランジスタＴ６のゲート、第１極及び第２極はそれぞれ第１リセットサブ回路１２５の第１端子１２５ａ、第２端子１２５ｂ及び第３端１２５ｃとする。第６トランジスタＴ６のゲートは、第１リセット制御電圧Ｖｒｓｔ１を受信するように第１リセット制御端子Ｖｒｓｔ１に接続されるように構成され、第６トランジスタＴ６の第１極は、第１リセット電圧Ｖｉｎｔ１を受信するように、第１リセット電圧端子ＩＮＴ１に接続され、第６トランジスタＴ６の第２極は第４ノードＮ４に接続されるように構成される。
例えば、該第２リセットサブ回路１２９は第７トランジスタＴ７として実現可能である。該第７トランジスタＴ７のゲート、第１極及び第２極はそれぞれ該第２リセットサブ回路１２９の制御端子、第１端子及び第２端子とする。第７トランジスタＴ７のゲートは、第２リセット制御電圧Ｖｒｓｔ２を受信するように第２リセット制御端子Ｖｒｓｔ２に接続されるように構成され、第７トランジスタＴ７の第１極は、第２リセット電圧Ｖｉｎｔ２を受信するように、第２リセット電圧端子ＩＮＴ２に接続され、第７トランジスタＴ７の第２極は第１ノードＮ１に接続されるように構成される。
なお、本開示の実施例に用いられるトランジスタのすべては、薄膜トランジスタ、又は電界効果トランジスタ、又は同じ特性を有するスイッチデバイスであってもよく、本開示の実施例において薄膜トランジスタを例として説明する。ここに用いられるトランジスタのソース、ドレイン電極は構造が対称的である可能性があるため、そのソース、ドレイン電極は構造的に区別しなくてもよい。本開示の実施例において、トランジスタのゲート以外の２つの極を区別するために、直接的に、一方の極を第１極として説明し、他方の極を第２極として説明する。また、トランジスタの特性によって区別すれば、トランジスタをＮ型とＰ型トランジスタと分けることができる。トランジスタはＰ型トランジスタである場合、オン電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）であり、オフ電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、トランジスタはＮ型トランジスタである場合、オン電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、オフ電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）である。例えば、図３に示されるように、該第１～第７トランジスタＴ１－Ｔ７はいずれもＰ型トランジスタであり、例えば低温多結晶シリコン薄膜トランジスタである。しかし、本開示の実施例はトランジスタのタイプを制限せず、トランジスタのタイプは変化する場合、それに対応して回路での接続関係を調整すればよい。
以下に図３Ｂに示される信号タイミング図を参照しながら、図３Ａに示される画素回路の作動原理を説明する。図３Ｂに示されるように、各フレームの画像の表示過程は第１リセット段階１、第２リセット段階２、データ書き込み及び補償段階３、リセット電圧保持段階４及び発光段階５の３つの段階を含み、図３Ｂには各段階における各信号のタイミング波形、各信号の振幅及び時間の長さが示される。例えば、該ディスプレイパネルは７２０行（７２０Ｈ）の画素を含み、すなわち、１フレームの時間の長さは各信号が７２０行の画素を走査するのに必要な時間の長さであり、図３Ｂは、各信号が１フレーム内において有効レベル（例えば低レベル）にある時間の長さを示し、例えば第１リセット制御電圧Ｖｒｓｔ１及び第２リセット制御電圧Ｖｒｓｔ１の有効レベルの時間の長さは１行の画素（１Ｈ）を走査するのに必要な時間である。例えば、１フレームの表示画像の時間の長さ（すなわち周期）は１／６０秒であり、すなわち、各信号の周波数は６０Ｈｚであり、この場合、１行の画素（１Ｈ）を走査するのに必要な時間は１／（６０＊７２０）秒である。
図３Ｂに示されるように、本実施例において、第１走査信号Ｇａ１及び第２走査信号Ｇａ２は同じ信号を用い、第１発光制御信号ＥＭ１及び第２発光制御信号ＥＭ２は同じ信号を用いる。しかし、これは本開示を制限するものではなく、他の実施例において、異なる信号をそれぞれ第１走査信号Ｇａ１及び第２走査信号Ｇａ２として用い、異なる信号をそれぞれ第１発光制御信号ＥＭ１及び第２発光制御信号ＥＭ２として用いることができる。
第１リセット段階１において、第７トランジスタＴ７をオンにするように、第２リセット制御電圧Ｖｒｓｔ２を入力し、第２リセット電圧Ｖｉｎｔ２を第１トランジスタＴ１のゲートに印加することで、該第１ノードＮ１をリセットする。例えば、Ｖｉｎｔ２は－３．５Ｖ～－３Ｖであってもよい。
第２リセット段階２において、第６トランジスタＴ６をオンにするように、第１リセット制御電圧Ｖｒｓｔ１を入力し、第１リセット電圧Ｖｉｎｔ１をＯＬＥＤの第１電極に印加することで、該第４ノードＮ４をリセットする。該第１リセット電圧Ｖｉｎｔ１は該第２電源電圧ＶＳＳより小さいため、ＯＬＥＤを逆バイアスする。例えば、Ｖｉｎｔ１は－７Ｖ～－５Ｖであってもよく、例えば－７Ｖ～－６．５Ｖ又は－５．５Ｖ～－５Ｖであり、例えば、ＶＳＳは－５Ｖ～－４．５Ｖであってもよい。該第２リセット段階２から発光段階５まで、該第１電極の電圧が該第１リセット電圧Ｖｉｎｔ１に保持され、該ＯＬＥＤを逆バイアスし続ける。
本実施例において、第１リセット制御電圧Ｖｒｓｔ１と第２リセット制御電圧Ｖｒｓｔ２は同期せず且つ振幅が異なる２つの信号であり、別のいくつかの実施例において、第１リセット制御電圧Ｖｒｓｔ１と第２リセット制御電圧Ｖｒｓｔ２は同じリセット信号であってもよく、すなわち、該第１リセット段階１と第２リセット段階２は同時に行い、本開示の実施例はこれを制限しない。
データ書き込み及び補償段階３において、第１走査信号Ｇａ１、第２走査信号Ｇａ２及びデータ信号Ｖｄを入力し、第２トランジスタＴ２及び第３トランジスタＴ３はオンになり、データ信号Ｖｄは第２トランジスタＴ２によって第２ノードＮ２に書き込まれ、且つ第１トランジスタＴ１及び第３トランジスタＴ３によって第１ノードＮ１を充電し、第１ノードＮ１の電位はＶｄ＋Ｖｔｈに変化したと第１トランジスタＴ１はオフになり、Ｖｔｈは第１トランジスタＴ１の閾値電圧である。該第１ノードＮ１の電位は記憶コンデンサＣｓｔに記憶されて保持され、つまり、その後の発光段階において、グレースケール表示データを提供し及び第１トランジスタＴ１自体の閾値電圧を補償するように、データ信号及び閾値電圧Ｖｔｈを持っている電圧情報を記憶コンデンサＣｓｔに記憶する。
リセット電圧保持段階４において、第４トランジスタＴ４及び第５トランジスタＴ５をオフにするように第１発光制御信号ＥＭ１及び第２発光制御信号ＥＭ２を入力することで、ＯＬＥＤの第１電極上の第１リセット電圧Ｖｉｎｔ１を保持する。例えば、第６トランジスタＴ６は高レベルの第１リセット制御電圧Ｖｒｓｔ２によってオフにされたが、第５トランジスタＴ５がオフになったため、ＯＬＥＤの第１電極上の電位が保持される。リセット電圧保持段階４を設定することにより、第１リセット電圧Ｖｉｎｔ１の保持時間を調整でき、すなわち、該発光素子が該逆バイアス状態にある時間の長さを調整する。例えば、該リセット電圧保持段階４を延長させることにより、該発光素子が逆バイアス状態にある時間、すなわち該発光素子のデューティサイクルを延長させることができる。
例えば、該発光素子のデューティサイクルは７５％であり、すなわち、１周期において該発光素子の発光時間（発光段階に対応する）は周期全体（例えば１フレーム）の７５％を占める。発光段階において、該発光素子は順バイアスにあり且つ発光する。該発光素子の非発光段階において、該発光素子は逆バイアス状態にあり、発光せず、すなわち、該発光素子の逆バイアスにある時間は周期全体の２５％を占める。
発光段階５において、第４トランジスタＴ４、第５トランジスタＴ５及び第１トランジスタＴ１をオンにするように第１発光制御信号ＥＭ１及び第２発光制御信号ＥＭ２を入力し、第５トランジスタＴ５は駆動電流をＯＬＥＤに印加して該ＯＬＥＤを発光させる。ＯＬＥＤを流れる駆動電流Ｉの値は次の式で求めることができる。
Ｉ＝Ｋ（ＶＧＳ－Ｖｔｈ）２＝Ｋ［（Ｖｄａｔａ＋Ｖｔｈ－ＶＤＤ）－Ｖｔｈ］２＝Ｋ（Ｖｄａｔａ－ＶＤＤ）２、Ｋは第１トランジスタの導電係数である。
上記式において、Ｖｔｈは第１トランジスタＴ１の閾値電圧を示し、ＶＧＳは第１トランジスタＴ１のゲートとソース（ここで第１極）との間の電圧を示し、Ｋは第１トランジスタＴ１自体に関連する定数値である。上記Ｉの計算式から分かるように、ＯＬＥＤを流れる駆動電流Ｉは第１トランジスタＴ１の閾値電圧Ｖｔｈと関係がなくなるため、該画素回路への補償を実現でき、駆動トランジスタ（本開示の実施例では第１トランジスタＴ１）の製造プロセス及び長時間の操作による閾値電圧ドリフトの問題が解決され、駆動電流Ｉへの影響が削除され、それによりそれを用いる表示装置の表示効果を改善できる。
例えば、表示基板２０は該第１リセット電圧端子ＩＮＴ１を含んでもよく、該第１リセット電圧端子ＩＮＴ１は、該サブ画素に該第１リセット電圧Ｖｉｎｔ１を提供するように第１リセットサブ回路１２５の第１端子１２５ａと接続されるように構成される。
図１Ａを参照し、例えば、該第１リセット電圧端子ＩＮＴ１はボンディング領域１３０に位置するボンディング電極１３１であってもよい。例えば、該第１リセット電圧端子ＩＮＴ１はそれにボンディングされる外部回路（例えばフレキシブル回路基板ＦＰＣ）から該第１リセット電圧Ｖｉｎｔ１を受信し、且つ配線１３２によってサブ画素１００に伝送する。
例えば、該第１リセット電圧端子ＩＮＴ１はパルス電圧を該第１リセット電圧Ｖｉｎｔ１として出力するように構成される。
例えば、表示基板２０は更に該第２リセット電圧端子ＩＮＴ２を含んでもよく、該第２リセット電圧端子ＩＮＴ２は、該第２リセット電圧Ｖｉｎｔ２を提供するように第２リセットサブ回路１２９の第１端子１２９ａに接続されるように構成される。図１Ａを参照し、例えば、該第１リセット電圧端子ＩＮＴ１はボンディング領域１３０に位置する別のボンディング電極１３１であってもよい。
例えば、該第１リセット電圧端子ＩＮＴ１は該第２リセット電圧端子ＩＮＴ２と異なり、すなわち、両者は異なるボンディング電極１３１に対応し、例えば、該第１リセット電圧Ｖｉｎｔ１は該第２リセット電圧Ｖｉｎｔ２と異なる。
該発光素子を逆バイアスするために第１リセット電圧Ｖｉｎｔ１を第２電源電圧ＶＳＳより小さくする必要があり、また、第２リセット電圧Ｖｉｎｔ２が駆動トランジスタ、すなわち第１トランジスタＴ１のゲートをリセットすることに用いられるため、第２リセット電圧Ｖｉｎｔ２が小さく過ぎると、第１トランジスタＴ１のゲートがデータ書き込み及び補償段階において補償値Ｖｄ＋Ｖｔｈに達することができず、すなわち第１トランジスタＴ１の閾値電圧が完全に補償されないため、発光段階にある駆動電流は依然として第１トランジスタＴ１の閾値電圧Ｖｔｈに関連し、パネル輝度の均一性が低下することをもたらす。
図３Ｃは２つのディスプレイパネルサンプル（サンプル１及びサンプル２）の輝度均一性の第２リセット電圧Ｖｉｎｔ２に従う変化曲線図を示し、該２つのディスプレイパネルはいずれも図３Ａに示される画素回路を発光素子の駆動回路として用い、且つ第２電源電圧ＶＳＳは－２．４Ｖである。図から分かるように、２つのサンプルのテスト曲線の変化方向は基本的に一致し、すなわち、第２リセット電圧Ｖｉｎｔ２の低減に伴い、ディスプレイパネルの輝度均一性が低減する。
第１リセット電圧Ｖｉｎｔ１及び第２リセット電圧Ｖｉｎｔ２の要件は異なるため、該第１リセットサブ回路１２５の第１端子１２５ａ及び第２リセットサブ回路１２９の第１端子１２９ａを、異なるリセット電圧端子（第１リセット電圧端子及び第２リセット電圧端子）に接続されて、異なるリセット電圧を受信することで、該第１リセット電圧Ｖｉｎｔ１及び第２リセット電圧Ｖｉｎｔ２の値はそれぞれの要件を満たすことができ、発光素子が効果的に逆バイアスされることを確保すると共に駆動トランジスタの不十分な補償を回避し、それによりディスプレイパネルの輝度均一性を向上させる。例えば、Ｖｉｎｔ２は－３．５Ｖ～－３Ｖであってもよく、Ｖｉｎｔ１は－５．５Ｖ～－５Ｖであってもよく、ＶＳＳは－５Ｖ～－４．５Ｖであってもよい。
例えば、第２リセット電圧端子ＩＮＴ２が出力した該第２リセット電圧Ｖｉｎｔ２は第１リセット電圧端子ＩＮＴ１が出力した第１リセット電圧Ｖｉｎｔ１より大きい。例えば、第６トランジスタＴ６と第７リセットトランジスタＴ７のサイズは同じであり、同じな導通条件を有するため、それに対応して、第２リセット制御電圧Ｖｒｓｔ２は第１リセット制御電圧Ｖｒｓｔ１より大きい。
例えば、複数のサブ画素は、それぞれ異なる色の発光素子に対する第１サブ画素及び第２サブ画素を含む。第１サブ画素の画素回路の第１リセットサブ回路１２５の第１端子１２５ｂは、第１リセット電圧Ｖｉｎｔ１を提供するように第１リセット電圧端子ＩＮＴ１に接続されるように構成される。例えば、該ディスプレイパネル２０は更に第３リセット電圧端子ＩＮＴ３を含み、該第３リセット電圧端子ＩＮＴ３は、該第２サブ画素に第１リセット電圧Ｖｉｎｔ１を提供するように該第２サブ画素の第１リセットサブ回路１２５の第１端子１２５ｂに接続されるように構成される。図１Ａを参照し、例えば、該第３リセット電圧端子ＩＮＴ３はボンディング領域１３０に位置する更に別のボンディング電極１３１であってもよい。例えば、該第１サブ画素は青色発光素子に対応し、第２サブ画素は緑色又は赤色発光素子に対応する。
例えば、該第１リセット電圧端子Ｖｉｎｔ１が出力した第１リセット電圧Ｖｉｎｔ１は該第３リセット電圧端子ＩＮＴ３が出力した第１リセット電圧Ｖｉｎｔ１と同じであってもよく、異なってもよい。
例えば、異なる色の発光素子の発光材料の性質は異なり、発光材料内部の不純物イオン／双極子で形成された電界も異なるため、発光素子の逆バイアス電圧の値も異なる可能性がある。異なる色の発光素子に対応するサブ画素に対して異なるリセット電圧端子を設置することにより、発光色の異なるサブ画素の第１リセット電圧Ｖｉｎｔ１を個別に調整できる。例えば、実験テストを予め行うことにより異なる色の発光素子に対応する好ましい第１リセット電圧Ｖｉｎｔ１の値を取得でき、次に、それに対応して、各リセット電圧端子の出力電圧の範囲を設定する。例えば、該第１リセット電圧端子Ｖｉｎｔ１が出力した第１リセット電圧Ｖｉｎｔ１は該第３リセット電圧端子ＩＮＴ３が出力した第１リセット電圧Ｖｉｎｔ１より小さい。
例えば、該複数のサブ画素は更に第３サブ画素を含み、該第１サブ画素、第２サブ画素及び第３サブ画素はそれぞれ青色発光素子、赤色発光素子及び緑色発光素子に対応する。例えば、異なる色の発光素子の発光材料の性質又は発光メカニズムは異なるため、異なる色の発光素子の逆方向バイアス電圧（Ｖｉｎｔ１－ＶＳＳ）の好ましい値は異なる。例えば、先ず、実験により異なる色の発光素子の逆方向バイアス電圧－耐用年数（例えばＬＴ９５）の曲線を取得し、次に、該実験結果に基づいて好ましい逆方向バイアス電圧の値を取得して表示基板の第１リセット電圧Ｖｉｎｔ１を設定するようにすることができる。
図４Ａは本開示の実施例に係る３つの異なる色（ＲＧＢ）の発光素子の逆方向バイアス電圧－耐用年数の曲線図を示し、図４Ａに示されるように、横軸はリセット段階において各発光素子に印加される逆方向バイアス電圧、すなわち第１リセット電圧Ｖｉｎｔ１と第２電源電圧Ｖｓｓとの差値を示し、縦軸は各発光素子が本開示の実施例に係る駆動方法を用いるＬＴ９５と定電流（ＣＣ）駆動を用いるＬＴ９５の百分率（Ｌ（Ｔ９５）／Ｌ０％）を示し、発光素子Ｒの定電流駆動電圧は３．８２Ｖであり、発光素子Ｇの定電流駆動電圧は３．６２Ｖであり、発光素子Ｂの定電流駆動電圧は３．８５Ｖである。
図４Ａに示されるように、３つの色の発光素子については、逆方向バイアス電圧が合理的な値を取ることで、定電流駆動の場合よりも長い耐用年数を取得でき、すなわちＬ（Ｔ９５）／Ｌ０％は１００％より大きい。例えば、図４Ａから分かるように、赤色発光素子（Ｒ）及び緑色発光素子（Ｇ）に対応する逆方向バイアス電圧の好ましい値は近く、且つ青色発光素子（Ｂ）に対応する逆方向バイアス電圧の好ましい値より大きい。例えば、赤色発光素子（Ｒ）及び緑色発光素子（Ｇ）はいずれもリン光発光素子であり、青色発光素子（Ｂ）は蛍光発光素子である。
例えば、赤色発光素子（Ｒ）及び緑色発光素子（Ｇ）の逆方向バイアス電圧の値の範囲は－２．３Ｖ～－１．８Ｖであってもよく、例えば－２Ｖであり、青色発光素子（Ｂ）の逆方向バイアス電圧の値の範囲は－１Ｖ～－０．４Ｖであってもよく、例えば－０．５Ｖである。
例えば、実験により分かるように、赤色発光素子及び緑色発光素子に対応する第１リセット電圧Ｖｉｎｔ１の好ましい値は近いため、該表示基板における赤色発光素子及び緑色発光素子に対応する第２サブ画素（Ｒ）及び第３サブ画素（Ｇ）の第１リセットサブ回路１２５の第１端子１２５ｂを同じリセット電圧端子に接続し、青色発光素子に対応する第１サブ画素（Ｂ）の第１リセットサブ回路１２５の第１端子１２５ｂを異なるリセット電圧端子に接続することができる。しかし、これは本開示の１つの例に過ぎず、他の例において、異なるデバイスを選択して実験を行って異なる結果を取得してもよく、それに応じて、表示基板を設置し、本開示の実施例はこれを制限しない。
図４Ｂは本開示の別の実施例に係る表示基板の画素回路の模式図である。図に示されるように、該第３リセット電圧端子ＩＮＴ３は第２サブ画素（Ｒ）の第１リセットサブ回路の第１端子及び第３サブ画素（Ｇ）の第１リセットサブ回路の第１端子に接続されて、該第２サブ画素及び第３サブ画素に第１リセット電圧Ｖｉｎｔ１を提供し、第１リセット電圧端子ＩＮＴ１は該第１サブ画素（Ｇ）の第１リセットサブ回路の第１端子に接続されて、該第１サブ画素（Ｇ）に第１リセット電圧Ｖｉｎｔ１を提供する。例えば、第１リセット電圧端子ＩＮＴ１が出力した第１リセット電圧Ｖｉｎｔ１の範囲は－７Ｖ～－６．５Ｖであり、第３リセット電圧端子ＩＮＴ３が出力した第１リセット電圧Ｖｉｎｔ１の範囲は－５．５Ｖ～－５Ｖである。例えば、第２電源電圧ＶＳＳの範囲は－４．５Ｖ～－４Ｖである。
例えば、該第２サブ画素及び第３サブ画素は同じ画素行に位置する場合、該第２サブ画素の第１リセットサブ回路及び第３サブ画素の第１リセットサブ回路は同じ第１リセット電圧線によって第３リセット電圧端子ＩＮＴ３に接続され、該第２サブ画素及び第３サブ画素は異なる画素行に位置する場合、該第２サブ画素の第１リセットサブ回路及び第３サブ画素の第１リセットサブ回路は異なる第１リセット電圧線によって第３リセット電圧端子ＩＮＴ３に接続される。
別のいくつかの例において、該表示基板は更に第４リセット電圧端子を含んでもよく、該第４リセット電圧端子は、該第３サブ画素に該第１リセット電圧Ｖｉｎｔ１を提供するように該第３サブ画素の第１リセットサブ回路１２５の第１端子１２５ｂに接続されるように構成される。例えば、該第４リセット電圧端子ＩＮＴ３はボンディング領域１３０に位置する更に別のボンディング電極１３１であってもよい。それにより、それぞれ、赤、緑、青の３つの色の発光素子に対応する画素回路に該第１リセット電圧Ｖｉｎｔ１を提供できる。
以下に図４Ｂに示される画素回路を例として、且つ図５Ａ－５Ｃ、図６、図７Ａ－図７Ｂ、図８Ａ－図８Ｂ、図９Ａ－図９Ｂ及び図１０を参照しながら本開示の少なくとも一実施例に係る表示基板の構造を例示的に説明する。図に示される実施例の場合、赤色発光素子及び緑色発光素子に対応するサブ画素の第１リセットサブ回路の第１端子は同じリセット電圧端子（第３リセット電圧端子ＩＮＴ３）に接続され、青色発光素子に対応するサブ画素の第１リセットサブ回路の第１端子は別のリセット電圧端子（第１リセット電圧端子ＩＮＴ１）に接続されるが、これは開示を制限するものではない。
図５Ａは本開示の少なくとも一実施例に係る表示基板２０の模式図であり、図５Ｂは図５Ａの断面線Ｉ－Ｉ’に沿う断面図であり、図５Ｃは図５Ａの断面線ＩＩ－ＩＩ’に沿う断面図である。なお、明確にするために、図５Ｂ及び５Ｃには、断面線箇所に直接的な電気的接続関係のない構造が省略される。
図５Ａに示されるように、該表示基板２０はベース基板１０１を含み、複数のサブ画素１００は該ベース基板１０１に位置する。いくつかの実施例において、各サブ画素の画素回路は、完全に同じ構造を有し、且つ発光素子との異なる接続構造を有してもよく、すなわち、画素回路は行方向及び列方向に繰り返し配列され、異なる画素回路と発光素子との接続構造は各サブ画素に対応する発光素子の電極の設置形状及び位置によって異なってもよい。いくつかの実施例において、異なる色のサブ画素の画素回路の大まかなフレーム、例えば各信号線の形状及び位置は基本的に同じであり、各トランジスタの相対な位置関係も基本的に同一であり、しかし、いくつかの信号線又は接続線の幅、形状、又はいくつかのトランジスタのチャネルサイズ、形状など、又は異なるサブ画素の発光素子に接続するための接続線又はビア位置などは異なってもよく、各レイアウト構造及びサブ画素配列に基づいて調整できる。図５Ａには、１行サブ画素において直接隣接する３つのサブ画素（すなわち第１サブ画素１００ａ、第２サブ画素１００ｂ及び第３サブ画素１００ｃ）が模式的に示され、本開示の実施例はこのレイアウトに制限されない。
図５Ｂ－５Ｃを参照して分かるように、半導体層１０２、第１絶縁層３０１、第１導電層２０１、第２絶縁層３０２、第２導電層２０２、第３絶縁層３０３、第３導電層２０３、第４絶縁層３０４、第４導電層２０４、第５絶縁層３０５及び第５導電層２０５がベース基板１０１に順に設置されることで、図５Ａに示される表示基板の構造が形成される。
図６は図５Ａに対応して、該３つのサブ画素１００におけるトランジスタＴ１－Ｔ７の半導体層１０２及び第１導電層２０１を示し、図７Ａは第２導電層２０２の模式図を示し、図７Ｂは図６を基礎として該第２導電層２０２を示し、図８Ａは第３導電層２０３の模式図を示し、図８Ｂは図７Ｂを基礎として該第３導電層２０３を示し、図９Ａは第４導電層２０４の模式図を示し、図９Ｂは図８Ｂを基礎として該第４導電層２０４を示し、図１０は第５導電層２０５の模式図を示す。なお、図には、１行のサブ画素において隣接する３つのサブ画素の対応構造のみが模式的に示されるが、これは本開示を制限するものではない。明確にするために、図６、図７Ｂ、図８Ｂ及び図９Ｂには、それぞれ対応する位置に、図３Ａにおける断面線Ｉ－Ｉ’及びＩＩ－ＩＩ’が対応して示される。
説明の便宜上、以下の説明において、Ｔｎｇ、Ｔｎｓ、Ｔｎｄ、Ｔｎａでそれぞれ第ｎトランジスタＴｎのゲート、第１極、第２極及び活性層を示し、ｎは１～７である。
なお、本開示で言及される「同じ層に設置される」とは、２種（又は２種以上）の構造が同じ堆積プロセスによって形成され且つ同じパターニングプロセスによってパターニングして形成される構造であり、それらの材料は同じであってもよく、異なってもよい。本開示における「一体的な構造」とは、２種（又は２種以上）の構造が同じ堆積プロセスによって形成され且つ同じパターニングプロセスによってパターニングして形成された、相互に接続される構造であり、それらの材料は同じであってもよく、異なってもよい。
図６に示されるように、該半導体層１０２は第１～第７トランジスタＴ１－Ｔ７の活性層Ｔ１ａ－Ｔ７ａを含む。各サブ画素１００に対応する半導体層のパターンは同じである。例えば、該第１導電層２０１は第１～第７トランジスタＴ１－Ｔ７のゲートＴ１ｇ－Ｔ７ｇを含む。
例えば、図６に示されるように、該表示基板２０はセルフアライン技術を用い、第１導電層２０１をマスクとして利用して該半導体層１０２に対して導体化処理（例えばドーピング処理）を行うことにより、該半導体層１０２の該第１導電層２０１にカバーされていない部分を導体化し、それにより各トランジスタの活性層のゲートによって遮蔽される部分は該トランジスタのチャネル領域に形成され、チャネル領域の両側に位置する部分は導体化されてそれぞれ該トランジスタの第１極及び第２極に形成される。
例えば、図６に示されるように、該半導体層１０２は更に複数の第１リセット信号線１２１を含み、該第１リセット信号線１２１は第２リセットサブ回路の第１端子、すなわち第７トランジスタＴ７の第１極Ｔ７ｓに電気的に接続されて該第２リセット電圧Ｖｉｎｔ２を提供する。該第１リセット信号線２５０の材料はドーピング半導体材料を含み、例えばドーピング多結晶シリコン材料を含む。
例えば、図１Ａを参照し、該第１リセット信号線１２１は、１つの導線１１として、更に配線１３２に電気的に接続できることで、ボンディング領域１３０に位置するボンディング電極１３１（すなわち第２リセット電圧端子ＩＮＴ２）に電気的に接続される。
例えば、図６に示されるように、トランジスタのゲート制御能力を向上させ、漏れ電流を低減させるために、第３トランジスタＴ３及び第７トランジスタＴ７はダブルゲート構造を用いる。
例えば、該第１導電層２０１は更に第１方向Ｄ１に沿って延伸する複数のゲート線を含み、該ゲート線はトランジスタのゲートに電気的に接続されてゲート制御信号を提供する。図６に示されるように、該ゲート線は、例えば複数の走査線２１１、複数の第１リセット制御線２１２、複数の第２リセット制御線２１３及び複数の発光制御線２１４を含む。例えば、各画素行はそれぞれ１つの走査線２１１、１つの第１リセット制御線２１２、１つの第２リセット制御線２１３及び１つの発光制御線２１４に対応して接続される。
図６に示されるように、該走査線２１１は対応する１つの画素行における第２トランジスタＴ２のゲートに電気的に接続されて（又は一体的な構造になって）第１走査信号Ｇａ１を提供する。例えば、該走査線２１１は更に第３トランジスタＴ３のゲートに電気的に接続されて第２走査信号Ｇａ２を提供し、すなわち、第１走査信号Ｇａ１と第２走査信号Ｇａ２は同じ信号であってもよい。
図６に示されるように、第１リセット制御線２１２は対応する１つの画素行における第６トランジスタＴ６のゲートに電気的に接続されて該第１リセット制御電圧Ｖｒｓｔ１を提供し、第２リセット制御線２１３は第７トランジスタＴ７のゲートに電気的に接続されて第２リセット制御電圧Ｖｒｓｔ２を提供する。
図６に示されるように、発光制御線２１４は対応する１行のサブ画素における第４トランジスタＴ４のゲートに電気的に接続されて第１発光制御信号ＥＭ１を提供する。該発光制御線２１４は更に第５トランジスタＴ５のゲートに電気的に接続されて第２発光制御信号ＥＭ２を提供し、すなわち該第１発光制御信号ＥＭ１と第２発光制御信号ＥＭ２は同じ信号である。
図１Ａを参照し、該走査線２１１、第１リセット制御線２１２、第２リセット制御線２１３及び発光制御線２１４は、一部の導線１１として、更にゲート駆動回路１３に接続されてゲート駆動回路１３が出力した第１走査信号Ｇａ１、第２走査信号Ｇａ２、第１リセット制御電圧Ｖｒｓｔ１、第２リセット制御電圧該Ｖｒｓｔ２、第１発光制御信号ＥＭ１及び第２発光制御信号ＥＭ２を受信する。
例えば、図６から分かるように、列方向（第２方向Ｄ２）に画素領域を分割する導線１１は該第１リセット信号線１２１又は該第１リセット制御線２１２であってもよい。
図７Ａは第２導電層２０２の模式図を示し、図７Ｂは図６を基礎として該第２導電層２０２を示す。
図７Ａ、図７Ｂ及び図５Ｂを参照し、該第２導電層２０２は第１コンデンサ電極Ｃａを含む。該第１コンデンサ電極Ｃａはベース基板１０１と垂直である方向において第１トランジスタＴ１のゲートＴ１ｇと重なって記憶コンデンサＣｓｔが形成され、すなわち、該第１トランジスタＴ１のゲートＴ１ｇは該記憶コンデンサＣｓｔの第２コンデンサ電極Ｃｂとする。例えば、該第１コンデンサ電極Ｃａは開口２２０を含み、該開口２２０は該第１トランジスタＴ１のゲートＴ１ｇの少なくとも一部を露出させ、それによって該ゲートＴ１ｇは該開口２２０によって他の構造に電気的に接続される。例えば、同じ画素行に位置するサブ画素の第１コンデンサ電極Ｃａは相互に接続されて一体的な構造になる。
例えば、該第２導電層２０２は更に第１方向Ｄ１に沿って延伸する複数の第１リセット電圧線２２１及び複数の第２リセット電圧線２２２を含んでもよく、該複数の第１リセット電圧線２２１及び複数の第２リセット電圧線２２２は、例えばそれぞれ複数の画素行と１対１で対応し設置される。該第１リセット電圧線２２１は対応する１つの画素行における第１サブ画素１００ａ（すなわち青色サブ画素）の第１リセットサブ回路の第１端子（すなわち第６トランジスタＴ６の第１極Ｔ６ｓ）に電気的に接続されて第１リセット電圧Ｖｉｎｔ１を提供し、該第２リセット電圧線２２２は対応する１つの画素行における第２サブ画素１００ｂ（すなわち赤色サブ画素）の第１リセットサブ回路の第１端子（すなわち第６トランジスタＴ６の第１極Ｔ６ｓ）及び第３サブ画素１００ｃ（すなわち緑色サブ画素）の第１リセットサブ回路の第１端子（すなわち第６トランジスタＴ６の第１極Ｔ６ｓ）に電気的に接続されて該第２サブ画素及び第３サブ画素に第１リセット電圧Ｖｉｎｔ１を提供する。
図８Ａは第３導電層２０３の模式図を示し、図８Ｂは図７Ｂを基礎として該第３導電層２０３を示す。
図８Ａ及び図８Ｂを参照し、該第３導電層２０３は第２方向Ｄ２に沿って延伸する複数のデータ線２３１、複数の第２リセット信号線２３２及び複数の第１電源線２３３を含む。例えば、該複数のデータ線２３１、複数の第２リセット信号線２３２及び複数の第１電源線２３３はそれぞれ複数の画素列と１対１で対応し設置される。
例えば、該データ線２３１はビア３３１によって対応する１つの画素列におけるサブ画素のデータ書き込みサブ回路の第１端子（すなわち第２トランジスタの第１極Ｔ２ｓ）に電気的に接続されて該サブ画素にデータ信号Ｖｄを提供する。例えば、該ビア３３１は第１絶縁層３０１、第２絶縁層３０２及び第３絶縁層３０３を貫通する。
例えば、該第２リセット信号線２３２はビア３３２によって第１リセット信号線１２１に電気的に接続されることで、複数の第１リセット信号線１２１が電気的に接続され、縦横に交差する網状の構造が形成される。このような構造は信号線の抵抗を低減させることに寄与し、それにより信号線における電圧降下を低減させ、第２リセット電圧Ｖｉｎｔ２を表示基板における各サブ画素に均一に提供することに寄与する。例えば、該ビア３３２は第１絶縁層３０１、第２絶縁層３０２及び第３絶縁層３０３を貫通する。
例えば、図１Ａを参照し、該第２リセット信号線２３２は更に配線１３２に電気的に接続されることで、ボンディング領域１３０に位置するボンディング電極１３１（すなわち第２リセット電圧端子ＩＮＴ２）に電気的に接続される。
例えば、該電源線２３３はビア３３３によって対応する１つの画素列におけるサブ画素の第１発光制御サブ回路の第１端子（すなわち第４トランジスタＴ４の第１極Ｔ４ｓ）に電気的に接続されて第１電源電圧ＶＤＤを提供する。例えば、該ビア３３３は第１絶縁層３０１、第２絶縁層３０２及び第３絶縁層３０３を貫通する。
例えば、図８Ｂに示されるように、該第１電源線２３３は更にビア３３４によって対応する１つの画素列におけるサブ画素の第１コンデンサ電極Ｃａに電気的に接続されることで、該第１コンデンサ電極Ｃａに第１電源電圧ＶＤＤを提供する。例えば、該ビア３３４は第３絶縁層３０３を貫通する。例えば、該ビア３３４の数は少なくとも２つであり、それにより該第１電源線２３３と該第１コンデンサ電極Ｃａは並列接続構造として形成され、接触抵抗を低減させることに寄与する。
例えば、図８Ａ及び図８Ｂに示されるように、該第３導電層２０３は更に各サブ画素に位置する第１接続電極２３５を含む。該第１接続電極２３５の一端はビア３３５によって第１リセットサブ回路の第１端子（すなわち第６トランジスタＴ６の第１極Ｔ６ｓ）に電気的に接続され、他端は第１リセット電圧線２２１に電気的に接続される。図８Ｂに示されるように、第１サブ画素１００ａに位置する第１接続電極２３５はビア３３６ａによって第１リセット電圧線２２１に電気的に接続され、第２サブ画素１００ｂ及び第３サブ画素１００ｃに位置する第１接続電極２３５はそれぞれビア３３６ｂ、３３６ｃによって第２リセット電圧線２２２に電気的に接続される。例えば、該ビア３３５は第１絶縁層３０１、第２絶縁層３０２及び第３絶縁層３０３を貫通し、該ビア３３６ａ、３３６ｂ、３３６ｃはいずれも第３絶縁層３０３を貫通する。
図１Ａを参照し、該第１リセット電圧線２２１及び第２リセット電圧線２２２は、一部の導線１１として、更にそれぞれ１つの配線１３２に電気的に接続できることで、ボンディング領域１３０に位置してリセット電圧端子とするボンディング電極１３１にそれぞれ電気的に接続され、それによりそれぞれ第１リセット電圧端子ＩＮＴ１及び第３リセット電圧端子ＩＮＴ３に電気的に接続される。
例えば、複数の第１リセット電圧線２２１はそれぞれ同じ配線１３２に接続され且つ同じ第１リセット電圧端子ＩＮＴ１に接続され、すなわち、該表示基板における第１サブ画素はいずれも同じ第１リセット電圧端子ＩＮＴ１に対応して電気的に接続される。
例えば、複数の第２リセット電圧線２２２はそれぞれ同じ配線１３２に接続され且つ同じ第３リセット電圧端子ＩＮＴ３に接続され、すなわち、該表示基板における第２サブ画素及び第３サブ画素はいずれも同じ第３リセット電圧端子ＩＮＴ３に対応して電気的に接続される。
例えば、図８Ａ、図８Ｂ及び図５Ｂに示されるように、該第３導電層２０３は更に各サブ画素に位置する第２接続電極２３６を含み、該第２接続電極２３６の一端は第１コンデンサ電極Ｃａにおける開口２２０と、第２絶縁層３０２及び第３絶縁層３０３を貫通するビア３３７とを介して第２コンデンサ電極Ｃｂ、すなわち第１トランジスタＴ１のゲートＴ１ｇに電気的に接続される。該第２接続電極２３６の他端は第１絶縁層３０１、第２絶縁層３０２及び第３絶縁層３０３を貫通するビア３３８によって補償サブ回路の第１端子（すなわち第３トランジスタの第１極Ｔ３ｓ）に電気的に接続されることで、該第３トランジスタの第１極Ｔ３ｓを第１トランジスタＴ１のゲートＴ１ｇ及び第２記憶コンデンサ電極Ｃｂに電気的に接続する。
図５Ｂを参照し、第１コンデンサ電極Ｃａに開口２２０を形成し、且つ第２接続電極２３６を該開口によって第２コンデンサ電極Ｃｂに電気的に接続することにより、第１コンデンサ電極Ｃａと第２接続電極２３６との間の三次元空間に三次元コンデンサを形成し、該三次元コンデンサと該第１コンデンサ電極Ｃａ及び第２コンデンサ電極Ｃｂとの間の平面コンデンサは相互に並列接続され、記憶コンデンサＣｓｔの容量値を効果的に増大させる。
例えば、図８Ａ、図８Ｂに示されるように、該第３導電層２０３は更に各サブ画素に位置する第３接続電極２３７を含む。例えば、該第３接続電極２３７は第１接続端子２３７ａ及び第２接続端子２３７ｂを含み、該第１接続端子２３７ａはビア３３９ａによって第１リセットサブ回路の第２端子（すなわち第６トランジスタＴ６の第２極Ｔ６ｄ）に電気的に接続され、該第２接続端子２３７ｂはビア３３９ｂによって発光素子の第１端子に接続されることに用いられる。
例えば、図８Ｂに示されるように、該第３接続電極２３７は更に第３接続端子２３７ｃを含み、該第３接続端子２３７ｃは第１発光制御サブ回路の第２端子（すなわち第５トランジスタＴ５の第２極Ｔ２ｄ）に電気的に接続されることで、該第５トランジスタＴ５の第２極Ｔ５ｄを第６トランジスタＴ６の第２極Ｔ６ｄと電気的に接続し、且つ発光素子に接続する。
例えば、図８Ａに示されるように、該第３接続電極２３７はＵ型構造であり、該第１接続端子２３７ａ及び第２接続端子２３７ｂはそれぞれ該Ｕ型構造の２つの端点に位置し、該第３接続端子２３７ｃは該Ｕ型構造の該第２接続端子２３７ｂに近い曲がり角に位置する。例えば、該Ｕ型構造の２つの分岐の長さは異なり、すなわち該Ｕ型構造は非対称構造である。
本開示の実施例において、該第５トランジスタＴ５の第２極Ｔ２ｄと第６トランジスタＴ６の第２極Ｔ６ｄは半導体層１０２において直接接続されることはなく、第３接続電極２３７によって電気的に接続されるため、第４ノードＮ４（例えば陽極ノード）における接触抵抗を効果的に低減させ、それにより発光素子の画素電極（例えば陽極）の電圧は接触抵抗が大きすぎることによってグレースケール損失が発生することを回避し、表示品質を向上させる。
図９Ａは第４導電層２０４の模式図を示し、図９Ｂは図８Ｂを基礎として該第４導電層２０４を示す。
図９Ａ及び図９Ｂを参照し、該第４導電層２０４は第１方向Ｄ１に沿って延伸する複数の電源線２４１及び第２方向Ｄ２に沿って延伸する複数の電源線２４３を含み、該複数の電源線２４１と該複数の電源線２４３とは相互に交差して且つ接続されて一体的な網状の電源線構造になる。
例えば、複数の電源線２４１と複数の第１電源線２３３は１対１で対応し設置され、各電源線２４１は対応する第１電源線２３３とベース基板１０１に垂直な方向において相互に重なり、且つビア３４１によって電気的に接続される。該ビア３４１は、例えば第４絶縁層３０４を貫通する。
例えば、各電源線２４１は少なくとも２つのビア３４１によって対応する第１電源線２３３に電気的に接続されることで、並列接続構造が形成され、それにより第１電源線２３３の抵抗を効果的に低減させ、電源線２４１と電源線２４１で網状の電源線構造を形成することは、第１電源線の抵抗を更に低減させる。このような構造は第１電源線における電圧降下を低減させることに寄与し、且つ第１電源電圧ＶＤＤを表示基板の各サブ画素に均一に伝送することに寄与し、それにより表示基板の表示均一性を向上させる。
例えば、図９Ａ、図９Ｂ及び図５Ｃに示されるように、該第４導電層２０４は更に各サブ画素に位置する第４接続電極２４４を含み、該第４接続電極２４４はビア３３９ｂによって第３接続電極２３７の第２接続端子２３７ｂに電気的に接続されることで、該第２接続端子２３７ｂを発光素子と接続する。該ビア３３９ｂは第４絶縁層３０４を貫通する。
例えば、該非表示領域１０３に位置する配線１３２は第３導電層２０３に位置してもよく、積層される２層導線構造を含んでもよく、該２層導線構造はそれぞれ第３導電層２０３及び第４導電層２０４に位置する。
例えば、該非表示領域１０３に位置するボンディング電極１３１（例えば該第１リセット電圧端子ＩＮＴ１、第２リセット電圧端子ＩＮＴ２及び第３リセット電圧端子ＩＮＴ３）は積層される２層電極構造を含んでもよく、該２層電極構造は相互に積層され且つ直接接触し、該２層電極構造は、例えばそれぞれ第３導電層２０３及び第４導電層２０４に位置してもよい。別のいくつかの例において、該ボンディング電極１３１は積層される３層電極構造を含んでもよく、該３層電極構造は相互に積層され且つ直接接触し、該３層電極構造は、例えばそれぞれ第１導電層２０１、第３導電層２０３及び第４導電層２０４に位置してもよい。
図１０は第５導電層２０５の模式図を示し、図１０、図５Ａ及び図５Ｃに示されるように、該第５導電層２０５は各発光素子の第１電極１３４を含み、第１サブ画素１００ａの画素回路に接続される第１電極１３４ａ、第２サブ画素１００ｂの画素回路に接続される第１電極１３４ｂ及び第３サブ画素１００ｃの画素回路に接続される第１電極１３４ｃを含む。各第１電極はビア３５０によって対応する画素回路の第４接続電極２４４に電気的に接続されることで、第３接続電極２３７によって第５トランジスタＴ５の第２極Ｔ５ｄ及び第６トランジスタＴ６の第２極Ｔ６ｄに電気的に接続される。該ビア３５０は第５絶縁層３０５を貫通する。
図１０、図５Ａ及び図５Ｃに示されるように、該第１電極１３４は、主に発光層が発光するように駆動するための本体部１４１と、主に対応する画素回路と接続するための接続部１４２とを含む。例えば、本体部１４１は長方形であり、接続部１４２は該本体部１４１に対して突出し、且つビア３５０によって対応する画素回路の第４接続電極２４４に電気的に接続される。例えば、第２サブ画素１００ｂ及び第３サブ画素１００ｃに対応して接続する第１電極１３４ｂ、１３４ｃは第１方向に沿って並べて配列され、且つ第１サブ画素１００ａに対応して接続する第１電極１３４ａと品字型で配列される。例えば、第１電極１３４ａ、１３４ｂ、１３４ｃの面積は順に減少する。
例えば、図５Ｃに示されるように、該表示基板２０は更に発光素子の第１電極に位置する画素画定層３０６を含んでもよい。画素画定層３０６には、第１電極１３４の本体部１４１の少なくとも一部を露出させるために開口が形成されることで、表示基板の開口領域（すなわち有効発光エリア）６００が画定される。発光素子１２０の発光層１３６が少なくとも該開口内に形成され（発光層１３６は一部の画素画定層をカバーすることもできる）、第２電極１３５が発光層１３６に形成されることで、該発光素子１２０が形成される。例えば、該第２電極１３５は共通電極であり、全面が該表示基板２０に配置される。例えば第１電極１３４は発光素子の陽極であり、第２電極１３５は発光素子の陰極である。
例えば、第１電極の本体部１４１のベース基板１０１での正投影は該第１電極が属するサブ画素の開口領域６００の前記ベース基板での正投影をカバーし、接続部１４２のベース基板１０１での正投影は該ビア３５０のベース基板での正投影をカバーし、すなわち、第１電極の本体部１４１とビア３５０とはベース基板に垂直な方向に重ならず、その結果、該ビア３５０は開口領域内の発光層の平坦度に影響を与え、それにより発光品質に影響を与える。
例えば、ビア３３９ｃとビア３５０とはベース基板１０１に垂直な方向に重ならないため、基板と垂直である方向においてビアが積み重なることでビアの位置に接続不良、切断又は不平坦が発生しやすいことを回避する。
例えば、サブ画素１００に対応する複数の開口領域の形状及び大きさは異なる色の光を発する発光材料の発光効率、耐用年数などに応じて変化してもよく、例えば、発光の安定性を向上させるために、発光耐用年数が比較的短い発光材料に対応する開口領域を大きく設置してもよい。例えば、青色サブ画素、赤色サブ画素、緑色サブ画素の開口領域の大きさを順に減少させてもよい。開口領域は第１電極１３４に設置されるため、それに対応して、図１０に示されるように、第１サブ画素１００ａ、第２サブ画素１００ｂ、第３サブ画素１００ｃの第１電極１３４ａ、１３４ｂ、１３４ｃの面積は順に減少する。
例えば、ベース基板１０１は剛性基板、例えばガラス基板、シリコン基板などであってもよく、優れた耐熱性及び耐久性を有するフレキシブル材料、例えばポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレン、ポリアクリレート、ポリアリレート、ポリエーテルイミド、ポリエーテルスルホン、ポリエチレングリコールテレフタレート（ＰＥＴ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ポリスルホン（ＰＳＦ）、ポリメチルメタクリレート（ＰＭＭＡ）、三酢酸セルロース（ＴＡＣ）、シクロオレフィンポリマー（ＣＯＰ）及びシクロオレフィンコポリマー（ＣＯＣ）などで形成されてもよい。
例えば、該半導体層１０２の材料はシリコン基材料（アモルファスシリコンａ－Ｓｉ、多結晶シリコンｐ－Ｓｉなど）、金属酸化物半導体（ＩＧＺＯ、ＺｎＯ、ＡＺＯ、ＩＺＴＯなど）及び有機物材料（ヘキサチオフェン、ポリチオフェンなど）を含むがそれらに制限されない。
例えば、該第１～第４導電層の材料は金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）及び以上の金属からなる合金材料、又は導電金属酸化物材料、例えば酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡＺＯ）などを含んでもよい。
例えば、該発光素子１２０は上部発射構造であり、第１電極１３４（すなわち第５導電層２０５）は反射性を有するが、第２電極１３５は透過性又は半透過性を有する。例えば、第１電極１３４は、陽極とするように、高仕事関数の材料であり、例えばＩＴＯ／Ａｇ／ＩＴＯ積層構造であり、第２電極１３５は、陰極とするように、低仕事関数の材料であり、例えば半透過性の金属又は金属合金材料であり、例えばＡｇ／Ｍｇ合金材料である。
例えば、第１絶縁層３０１、第２絶縁層３０２、第３絶縁層３０３は、例えば、無機絶縁層を含み、例えば酸化ケイ素、窒化ケイ素、酸窒化ケイ素などのケイ素の酸化物、ケイ素の窒化物又はケイ素の窒素酸化物、又は酸化アルミニウム、窒化チタンなどの金属窒素酸化物を含む絶縁材料である。例えば、第４絶縁層３０４、第５絶縁層３０５及び画素画定層３０６はそれぞれ有機絶縁材料であり、例えばポリイミド（ＰＩ）、アクリレート、エポキシ樹脂、ポリメタクリル酸メチル（ＰＭＭＡ）などの有機絶縁材料である。例えば、第４絶縁層３０４及び第５絶縁層３０５は平坦化層である。別のいくつかの例において、該第４絶縁層３０４は更に無機絶縁層及び有機絶縁層の積層構造を含んでもよく、該無機絶縁層は保護層であり、該有機絶縁層は平坦化層であり、該有機絶縁層は該無機絶縁層よりもベース基板１０１から離れる。
本開示の少なくとも一実施例は更にディスプレイパネルを提供し、以上のいずれかの表示基板２０を含む。なお、本開示の少なくとも一実施例に係る上記表示基板２０は発光素子１２０を含んでもよく、発光素子１２０を含まなくてもよく、すなわち、該発光素子１２０は表示基板２０が完成した後にパネル工場で形成できる。該表示基板２０自体は発光素子１２０を含まない場合、本開示の実施例に係るディスプレイパネルは表示基板２０に加えて、発光素子１２０も含む。
例えば、該ディスプレイパネルはＯＬＥＤディスプレイパネルであり、それに対応して、それが含む表示基板２０はＯＬＥＤ表示基板である。図１１に示されるように、例えば、該ディスプレイパネル３０は更に表示基板２０に設置されるパッケージ層８０１及びカバープレート８０２を含み、該パッケージ層８０１は、該発光素子及び駆動サブ回路への外部の湿気及び酸素の侵入によるデバイスの損傷を防止するように、表示基板２０上の発光素子を密封するように構成される。例えば、パッケージ層８０１は有機フィルムを含み、又は有機フィルム及び無機フィルムが交互に積層された構造を含む。例えば、該パッケージ層８０１と表示基板２０との間に、初期段階の製造プロセスに発光素子に残った水蒸気やゾルを吸収するように構成される吸水層（図示せず）が更に設置されてもよい。カバープレート８０２は、例えばガラスカバープレートである。例えば、カバープレート８０２とパッケージ層８０１は一体的な構造であってもよい。
本開示の少なくとも一実施例は更に表示装置４０を提供し、図１２に示されるように、該表示装置４０は上記いずれかの表示基板２０又はディスプレイパネル３０を含み、本実施例における表示装置は、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー、携帯電話、タブレットＰＣ、ノートパソコン、デジタルフォトフレーム、ナビゲーター、車載ディスプレイスクリーンなど、表示機能を有する任意の製品又は部材であってもよい。
本開示の実施例は更に、本開示の実施例に係る表示基板２０を駆動することに用いることができる駆動方法を提供する。
例えば、図３Ａ－３Ｂに示される例において、該駆動方法はリセット段階及び発光段階を含む。該リセット段階は、第１リセットサブ回路をオンにするように、第１リセット制御電圧及び第１リセット電圧Ｖｉｎｔ１を入力し、発光素子を逆バイアスするように、該第１リセット電圧Ｖｉｎｔ１を発光素子に印加することを含む。該発光段階は、駆動回路をオンにして、駆動電流を発光素子に印加することで、発光素子を発光させることを含む。
例えば、該駆動方法は更にデータ書き込み及び補償段階を含んでもよく、該データ書き込み及び補償段階は、データ書き込みサブ回路、駆動回路及び補償サブ回路をオンにするように第１走査信号、第２走査信号及びデータ信号を入力し、それにより、前記データ信号を前記駆動サブ回路に書き込み、補償サブ回路が前記データ信号を記憶し、且つ補償回路が前記駆動サブ回路を補償することを含む。
例えば、該駆動方法は更にリセット電圧保持段階を含んでもよく、該リセット電圧保持段階は、第１リセット制御回路及び第２リセット制御回路をオフにするように第１発光制御信号ＥＭ１及び第２発光制御信号ＥＭ２を入力し、それにより、ＯＬＥＤの第１電極における第１リセット電圧Ｖｉｎｔ１を保持する。該リセット電圧保持段階を設定することにより、第１リセット電圧Ｖｉｎｔ１の保持時間を調整でき、すなわち、該発光素子が該逆バイアス状態にある時間の長さを調整する。
該駆動方法についての詳細な説明は上記した図３Ａ－３Ｂに示される実施例についての説明を参照でき、ここで詳細な説明を省略する。
以上の説明は、本開示の具体的な実施形態に過ぎず、本開示の保護範囲を限定するものではなく、本開示の保護範囲は前記特許請求の範囲に準じるべきである。
１１ 導線
１２ 導線
１３ ゲート駆動回路
１４ データ駆動回路
２０ 基板
１００ サブ画素
１０３ 非表示領域
１１０ 表示領域
１３０ ボンディング領域
１３１ ボンディング電極
１３２ 配線

Claims (18)

  1. 表示基板であって、
    ベース基板と、
    前記ベース基板に位置し且つアレイで配列される複数のサブ画素と、を含み、
    前記複数のサブ画素のそれぞれは画素回路を含み、前記画素回路は前記複数のサブ画素のそれぞれに対応する発光素子が発光するように駆動することに用いられ、
    前記複数の画素回路のそれぞれは駆動サブ回路、データ書き込みサブ回路、補償サブ回路、記憶サブ回路及び第１リセットサブ回路を含み、
    前記駆動サブ回路は制御端子、第１端子及び第２端子を含み、且つ前記発光素子に接続され且つ前記発光素子を流れる駆動電流を制御するように構成され、
    前記データ書き込みサブ回路は前記駆動サブ回路の第１端子に接続され、且つ第１走査信号に応答してデータ信号を前記駆動サブ回路の第１端子に書き込むように構成され、
    前記補償サブ回路は制御端子、第１端子及び第２端子を含み、前記補償サブ回路の制御端子は第２走査信号を受信するように構成され、前記補償サブ回路の第１端子及び第２端子はそれぞれ前記駆動サブ回路の制御端子及び第２端子に電気的に接続され、前記補償サブ回路は前記第２走査信号に応答して前記駆動サブ回路に対して閾値補償を行うように構成され、
    前記記憶サブ回路は第１端子及び第２端子を含み、前記記憶サブ回路の第１端子は第１電源電圧を受信するように構成され、前記記憶サブ回路の第２端子は前記駆動サブ回路の制御端子に電気的に接続され、
    前記第１リセットサブ回路は制御端子、第１端子及び第２端子を含み、前記第１リセットサブ回路の制御端子は第１リセット制御電圧を受信するように構成され、前記第１リセットサブ回路の第１端子は第１リセット電圧を受信するように構成され、前記第１リセットサブ回路の第２端子は前記発光素子に接続されるように構成され、
    前記第１リセットサブ回路は前記発光素子を逆バイアスするように前記第１リセット制御電圧に応答して前記第１リセット電圧を前記発光素子に印加するように構成され、
    前記複数のサブ画素は第１サブ画素を含み、前記表示基板は更に第１リセット電圧端子を含み、前記第１リセット電圧端子は前記第１サブ画素に前記第１リセット電圧を提供するために、前記第１サブ画素の第１リセットサブ回路の第１端子に接続されるように構成され、
    前記複数の画素回路のそれぞれは更に第２リセットサブ回路を含み、
    前記第２リセットサブ回路は前記駆動サブ回路の制御端子に接続され、且つ前記駆動サブ回路の制御端子をリセットするように、第２リセット制御電圧に応答して第２リセット電圧を前記駆動サブ回路の制御端子に印加するように構成され、
    前記複数のサブ画素は第１方向及び第２方向に沿って複数の画素行及び複数の画素列として配列され、
    前記表示基板は更に前記第１方向に沿って延伸する第１リセット電圧線を含み、前記第１リセット電圧線は前記サブ画素に前記第１リセット電圧を提供するようにそれぞれ前記第１リセット電圧端子及び前記第１リセットサブ回路の第１端子に電気的に接続され、
    前記表示基板は更に前記第１方向に沿って延伸する第１リセット信号線を含み、
    前記第１リセット信号線は前記第２リセット電圧を提供するように前記第２リセットサブ回路の制御端子に接続され、
    前記第１リセット信号線は前記第１リセット電圧線の前記ベース基板に近い側に位置し、前記第１リセット信号線はドーピング半導体材料を含む、表示基板。
  2. 更に第２リセット電圧端子を含み、
    前記第２リセット電圧端子は前記第２リセット電圧を提供するように前記第２リセットサブ回路に接続されるように構成され、
    前記第２リセット電圧端子が出力した前記第２リセット電圧は前記第１リセット電圧端子が出力した前記第１リセット電圧より大きい、請求項１に記載の表示基板。
  3. 更に前記第２方向に沿って延伸する第２リセット信号線を含み、
    前記第２リセット信号線は前記第１リセット電圧線の前記ベース基板から離れる側に位置し、且つ前記第１リセット信号線に電気的に接続される、請求項１に記載の表示基板。
  4. 前記複数の画素回路のそれぞれは更に第１接続電極を含み、
    前記第１接続電極は前記第１リセット電圧線の前記ベース基板から離れる側に位置し、前記第１接続電極はそれぞれ前記第１リセットサブ回路の第１端子及び第１リセット電圧線に電気的に接続される、請求項１～３のいずれか一項に記載の表示基板。
  5. 前記記憶サブ回路は、第１コンデンサ電極及び第２コンデンサ電極を含む記憶コンデンサを含み、
    前記第１コンデンサ電極は前記第１リセット電圧線と同じ層に絶縁設置され、前記第２コンデンサ電極は前記第１コンデンサ電極が前記ベース基板に近い側に位置する、請求項４に記載の表示基板。
  6. 前記複数の画素回路のそれぞれは更に第２接続電極を含み、
    前記第２接続電極は前記第１接続電極と同じ層に絶縁設置され、前記第２接続電極はそれぞれ前記第２コンデンサ電極及び前記補償サブ回路の第１端子に電気的に接続される、請求項５に記載の表示基板。
  7. 前記第１コンデンサ電極は開口を含み、前記第２接続電極は前記第１コンデンサ電極から絶縁され、且つ前記開口によって前記第２コンデンサ電極に電気的に接続される、請求項６に記載の表示基板。
  8. 前記複数の画素回路のそれぞれは更に第３接続電極を含み、
    前記第３接続電極は前記第１接続電極と同じ層に絶縁設置され、前記第３接続電極は第１接続端子及び第２接続端子を含み、前記第１接続端子は前記第１リセットサブ回路の第２端子に電気的に接続され、前記第２接続端子は前記発光素子に接続されることに用いられる、請求項４～７のいずれか一項に記載の表示基板。
  9. 前記複数の画素回路のそれぞれは更に発光制御サブ回路を含み、
    前記発光制御サブ回路は制御端子、第１端子及び第２端子を含み、前記発光制御サブ回路の第１端子は前記駆動サブ回路の第２端子に接続され、前記発光制御サブ回路の第２端子は前記発光素子に接続されることに用いられる、請求項８に記載の表示基板。
  10. 前記第３接続電極は更に第３接続端子を含み、前記第３接続端子は前記発光制御サブ回路の第２端子に電気的に接続されることで、前記発光制御サブ回路の第２端子を前記発光素子に接続する、請求項９に記載の表示基板。
  11. 前記第３接続電極はＵ型構造であり、
    前記第１接続端子及び前記第２接続端子はそれぞれ前記Ｕ型構造の２つの端点に位置し、前記第３接続端子は前記Ｕ型構造の前記第２接続端子に近い曲がり角に位置する、請求項１０に記載の表示基板。
  12. 前記複数のサブ画素は更に第２サブ画素を含み、前記第１サブ画素及び前記第２サブ画素は異なる色を発する発光素子に対応し、
    前記表示基板は更に第３リセット電圧端子を含み、前記第３リセット電圧端子は前記第２サブ画素に前記第１リセット電圧を提供するように前記第２サブ画素の第１リセットサブ回路の第１端子に接続されるように構成され、
    前記第１リセット電圧端子が出力した第１リセット電圧と前記第３リセット電圧端子が出力した第１リセット電圧とは異なる、請求項１～１１のいずれか一項に記載の表示基板。
  13. 前記第１リセット電圧端子が出力した第１リセット電圧は前記第３リセット電圧端子が出力した第１リセット電圧より小さい、請求項１２に記載の表示基板。
  14. 前記複数のサブ画素は更に第３サブ画素を含み、前記第１サブ画素、前記第２サブ画素及び前記第３サブ画素はそれぞれ青色発光素子、赤色発光素子及び緑色発光素子に対応し、
    前記第３リセット電圧端子は前記第３サブ画素に前記第１リセット電圧を提供するように更に前記第３サブ画素の第１リセットサブ回路の第１端子に接続される、請求項１２又は１３に記載の表示基板。
  15. 更に前記第１方向に沿って延伸する第２リセット電圧線を含み、
    前記第１サブ画素、前記第２サブ画素及び前記第３サブ画素は同じ画素行にあり、
    前記第１リセット電圧線は前記第１サブ画素の第１リセットサブ回路の第１端子と前記第１リセット電圧端子とを電気的に接続し、前記第２リセット電圧線は前記第２サブ画素の第１リセットサブ回路の第１端子及び前記第３サブ画素の第１リセットサブ回路の第１端子と前記第３リセット電圧端子とを電気的に接続する、請求項１４に記載の表示基板。
  16. 駆動方法であって、請求項１～１５のいずれか一項に記載の表示基板に用いられ、リセット段階と、発光段階とを含み、
    前記リセット段階は、前記第１リセットサブ回路をオンにするように、前記第１リセット制御電圧及び前記第１リセット電圧を入力し、前記発光素子を逆バイアスするように、前記第１リセット電圧を前記発光素子に印加することを含み、
    前記発光段階は、前記駆動サブ回路をオンにして、前記駆動電流を前記発光素子に印加することで、前記発光素子に発光させることを含む駆動方法。
  17. 更にデータ書き込み及び補償段階を含み、
    前記データ書き込み及び補償段階は、前記データ書き込みサブ回路、前記駆動サブ回路及び前記補償サブ回路をオンにするように、前記第１走査信号、前記第２走査信号及び前記データ信号を入力し、それにより、前記データ信号が前記駆動サブ回路に書き込まれ、前記補償サブ回路が前記データ信号を記憶し、且つ前記補償サブ回路が前記駆動サブ回路を補償することを含む、請求項１６に記載の駆動方法。
  18. 表示装置であって、
    請求項１～１５のいずれか一項に記載の表示基板及び複数の発光素子を含み、
    前記複数の発光素子は前記複数のサブ画素と１対１で対応し、前記複数の発光素子のそれぞれは第１電極及び第２電極を含み、前記各発光素子の第１電極は対応するサブ画素の第１リセットサブ回路の第２端子に接続される、表示装置。
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