JP7532028B2 - 電子部品及びその製造方法 - Google Patents

Description

本発明は電子部品及びその製造方法に関し、特に、キャパシタを有する電子部品及びその製造方法に関する。

特許文献１及び２には、基板上にキャパシタとインダクタが形成された電子部品が開示されている。特許文献１及び２に記載されたキャパシタは、下部電極と、下部電極を覆う誘電体膜と、誘電体膜を介して下部電極と対向する上部電極によって構成される。この種の電子部品においては、下部電極や上部電極の材料として銅などの良導体が用いられ、誘電体膜の材料として窒化シリコンなどの無機絶縁材料が用いられる。

特開２００７－１４２１０９号公報 特開２００８－３４６２６号公報

しかしながら、窒化シリコンなどの無機絶縁材料は応力が強いため、基板の全面に形成すると、応力によって剥離が生じることがあった。このような剥離は、下部電極の上面と側面の終端部である角部おいて最も顕著となり、角部を起点として発生した剥離が伝搬することがあった。誘電体膜の剥離は、製品の信頼性を低下させるだけでなく、場合によってはキャパシタンスが設計値から変化するおそれがあった。このような問題は、誘電体膜の材料として無機絶縁材料を用いた場合のみならず、応力の強い材料を用いた場合において共通に生じる問題である。

したがって、本発明は、キャパシタを有する電子部品において、誘電体膜の応力を緩和することによって、下部電極と誘電体膜の界面における剥離を防止することを目的とする。

本発明による電子部品は、基板の主面上に設けられた下部電極と、少なくとも下部電極の上面及び側面を覆う誘電体膜と、誘電体膜を介して下部電極の上面に積層された上部電極とを備え、誘電体膜は、基板の主面と平行な部分の少なくとも一部が除去されていることを特徴とする。

本発明によれば、誘電体膜のうち基板の主面と平行な部分の少なくとも一部が除去されていることから、除去された部分によって応力が緩和される。これにより、下部電極と誘電体膜の界面における剥離を防止することが可能となる。

本発明において、誘電体膜は、下部電極の上面と側面の終端部である角部を覆う部分の少なくとも一部が除去されていても構わない。これによれば、応力が集中しやすい角部における剥離を防止することが可能となる。

本発明において、誘電体膜は、上部電極を介することなく下部電極の上面を覆う第１の部分を含み、第１の部分の少なくとも一部が除去されていても構わない。これによれば、下部電極の上面と誘電体膜の界面における剥離を効果的に防止することが可能となる。

本発明において、誘電体膜は、下部電極を介することなく基板の主面を覆う第２の部分をさらに含み、第２の部分の少なくとも一部が除去されていても構わない。誘電体膜の第２の部分は面積が大きいため、その少なくとも一部を除去することにより、効果的に応力を緩和することが可能となる。

本発明による電子部品は、上部電極が設けられている領域においては上部電極を覆い、上部電極が設けられていない領域においては誘電体膜を覆うパッシベーション膜をさらに備え、誘電体膜とパッシベーション膜からなる積層膜は、基板の主面と平行な部分の少なくとも一部が除去されていても構わない。誘電体膜とパッシベーション膜からなる積層膜は、さらに強い応力が発生するため、積層膜のうち基板の主面と平行な部分の少なくとも一部を除去することにより、応力を緩和することが可能となる。この場合、誘電体膜とパッシベーション膜は、いずれも無機絶縁材料からなるものであっても構わない。誘電体膜とパッシベーション膜の両方が無機絶縁材料からなる場合、積層膜にはさらに強い応力が発生するが、この場合であっても、応力緩和により剥離を防止することが可能となる。

本発明による電子部品は、下部電極と同じ導体層に位置するインダクタパターンをさらに備え、インダクタパターンの上面に位置する誘電体膜の少なくとも一部が除去されていても構わない。これによれば、信頼性の高いＬＣフィルタを提供することが可能となる。

本発明による電子部品の製造方法は、基板の主面上に下部電極を形成する工程と、基板の主面上、並びに、下部電極の上面及び側面に誘電体膜を形成する工程と、誘電体膜を介して下部電極の上面と対向する上部電極を形成する工程と、基板の主面上又は下部電極の上面に位置する誘電体膜の少なくとも一部を除去する工程とを備えることを特徴とする。

本発明によれば、基板の主面上又は下部電極の上面に位置する誘電体膜の少なくとも一部を除去していることから、誘電体膜の応力が緩和される。これにより、下部電極と誘電体膜の界面における剥離を防止することが可能となる。

本発明による電子部品の製造方法は、上部電極及び誘電体膜を覆うパッシベーション膜を形成する工程をさらに備え、除去する工程は、基板の主面上又は下部電極の上面に位置する誘電体膜とパッシベーション膜からなる積層膜の少なくとも一部を除去することにより行っても構わない。これによれば、より強い応力が発生する積層膜の応力を緩和することが可能となる。

このように、本発明によれば、キャパシタを有する電子部品において、誘電体膜の応力が緩和されることから、下部電極と誘電体膜の界面における剥離を防止することが可能となる。

図１は、本発明の一実施形態による電子部品１の構造を説明するための略平面図である。 図２は、図１のＡ－Ａ線に沿った略断面図である。 図３は、導体層Ｍ１，ＭＭのパターン形状を説明するための略平面図である。 図４は、導体層Ｍ２のパターン形状を説明するための略平面図である。 図５は、電子部品１の等価回路図である。 図６は、キャパシタＣの拡大平面図である。 図７（ａ）は、第１の変形例によるキャパシタＣの拡大平面図であり、図７（ｂ）はＢ－Ｂ線に沿った略断面図である。 図８（ａ）は、第２の変形例によるキャパシタＣの拡大平面図であり、図８（ｂ）はＣ－Ｃ線に沿った略断面図である。 図９は、第３の変形例によるキャパシタＣの拡大平面図である。 図１０は、電子部品１の製造方法を説明するための工程図である。 図１１は、電子部品１の製造方法を説明するための工程図である。 図１２は、電子部品１の製造方法を説明するための工程図である。 図１３は、電子部品１の製造方法を説明するための工程図である。 図１４は、電子部品１の製造方法を説明するための工程図である。 図１５は、電子部品１の製造方法を説明するための工程図である。 図１６は、電子部品１の製造方法を説明するための工程図である。 図１７は、電子部品１の製造方法を説明するための工程図である。 図１８は、電子部品１の製造方法を説明するための工程図である。 図１９は、電子部品１の製造方法を説明するための工程図である。 図２０は、電子部品１の製造方法を説明するための工程図である。 図２１は、電子部品１の製造方法を説明するための工程図である。 図２２は、電子部品１の製造方法を説明するための工程図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の一実施形態による電子部品１の構造を説明するための略平面図である。また、図２は、図１のＡ－Ａ線に沿った略断面図である。

本実施形態による電子部品１はＬＣフィルタであり、図１及び図２に示すように、基板２と、基板２の主面上に形成された導体層Ｍ１，ＭＭ，Ｍ２及び絶縁層６を備えている。導体層Ｍ１，ＭＭのパターン形状については図３に示されており、導体層Ｍ２のパターン形状については図４に示されている。基板２の材料としては、化学的・熱的に安定で応力発生が少なく、表面の平滑性を保つことができる材料であればよく、特に限定されるものではないが、シリコン単結晶、アルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ₃単結晶、表面酸化シリコン、ガラス、石英、フェライトなどを用いることができる。基板２の表面は平坦化層３で覆われている。平坦化層３としては、アルミナや酸化シリコンなどを用いることができる。

導体層Ｍ１は最下層に位置する導体層であり、図３に示すように、導体パターン１１～１７を含んでいる。このうち、導体パターン１１～１４は端子電極パターンであり、導体パターン１５はキャパシタの下部電極であり、導体パターン１６はインダクタパターンである。下部電極を構成する導体パターン１５及びインダクタパターンを構成する導体パターン１６の一端は、導体パターン１７を介して導体パターン１１に接続されている。これら導体パターン１１～１７はいずれも平坦化層３と接する薄いシード層Ｓと、シード層Ｓ上に設けられ、シード層Ｓよりも膜厚の大きいメッキ層Ｐによって構成されている。他の導体層ＭＭ，Ｍ２に位置する導体パターンについても同様であり、シード層Ｓとメッキ層Ｐの積層体によって構成されている。

導体パターン１１～１７のうち、少なくともキャパシタの下部電極を構成する導体パターン１５については、その上面１５ｔ及び側面１５ｓが誘電体膜（容量絶縁膜）４で覆われている。但し、導体パターン１５の上面１５ｔは全体が誘電体膜４で覆われているのではなく、一部が誘電体膜４から露出している。一方、導体パターン１５の側面１５ｓについては、角部１５ｃの近傍を除くほぼ全面が誘電体膜４で覆われている。導体パターン１６については、上面１６ｔの全面が誘電体膜４から露出しており、側面１６ｓは角部１６ｃの近傍を除くほぼ全面が誘電体膜４で覆われている。

導体パターン１５の上面には、誘電体膜４を介して導体パターン１８が形成されている。導体パターン１８は、導体層Ｍ１と導体層Ｍ２の間に位置する導体層ＭＭに属し、キャパシタの上部電極を構成する。これにより、導体パターン１５を下部電極とし、導体パターン１８を上部電極とするキャパシタが形成される。導体層Ｍ１及び導体層ＭＭは、パッシベーション膜５を介して絶縁層６で覆われる。誘電体膜４とパッシベーション膜５は、積層膜７を構成する。本実施形態においては、誘電体膜４とパッシベーション膜５がいずれも無機絶縁材料からなる。誘電体膜４を構成する無機絶縁材料とパッシベーション膜５を構成する無機絶縁材料は、同じ材料であっても構わないし、異なる材料であっても構わない。

導体層Ｍ２は、絶縁層６の表面に設けられた２層目の導体層であり、図４に示すように、導体パターン２１～２７を含んでいる。このうち、導体パターン２１～２４は端子電極パターンであり、導体パターン２５はキャパシタの引き出し電極であり、導体パターン２６はインダクタパターンである。導体パターン２５は、絶縁層６に設けられたビア２５ａを介して上部電極である導体パターン１８に接続されるとともに、導体パターン２２に接続される。また、インダクタパターンを構成する導体パターン２６の一端は、絶縁層６に設けられたビア２６ａを介して導体パターン１６の他端に接続され、導体パターン２６の他端は、導体パターン２７を介して導体パターン２３，２４に接続されている。さらに、導体パターン２１～２４は、絶縁層６に設けられたビア２１ａ～２４ａを介してそれぞれ導体パターン１１～１４に接続されている。

図５は、本実施形態による電子部品１の等価回路図である。

図５に示すように、本実施形態による電子部品１は、導体パターン２１と導体パターン２２の間にキャパシタＣが接続され、導体パターン２１と導体パターン２３，２４の間にインダクタＬが接続された回路構成を有する。キャパシタＣは、下部電極である導体パターン１５と、上部電極である導体パターン１８と、導体パターン１５，１８間に位置する誘電体膜４によって構成される。

図６は、キャパシタＣの拡大平面図である。

図６に示すように、平面視で、下部電極である導体パターン１５の幅をＷ１、誘電体膜４及びパッシベーション膜５の幅をＷ２、上部電極である導体パターン１８の幅をＷ３とした場合、本実施形態においてはＷ１＞Ｗ２＞Ｗ３を満たす。これにより、導体パターン１５の上面１５ｔのうち、導体パターン１８と重なる部分については誘電体膜４で覆われる一方、導体パターン１８と重ならない部分の一部は、誘電体膜４及びパッシベーション膜５の積層膜７で覆われることなく露出する。特に、図６に示す例では、導体パターン１５の上面１５ｔと側面１５ｓの終端部である角部１５ｃが全て、誘電体膜４及びパッシベーション膜５の積層膜７で覆われることなく露出している。

これにより、積層膜７が除去された部分によって応力が緩和されるため、導体パターン１５と誘電体膜４の界面における剥離が生じにくくなる。特に、積層膜７のうち、導体パターン１５の角部１５ｃを覆う部分には応力が集中するため、この部分を起点として剥離が発生しやすいが、図６に示す例では、導体パターン１５の角部１５ｃが全て露出していることから、角部を起点とする剥離を防止することができる。

また、図２に示すように、基板２の主面と平行な他の部分、つまり、平坦化層３の表面や、インダクタパターンを構成する導体パターン１６の上面１６ｔに形成された積層膜７も除去されており、これによって、誘電体膜４の剥離に起因する信頼性の低下が防止されている。これに対し、基板２の主面に対して垂直な部分、つまり、導体層Ｍ１を構成する導体パターン１１～１７の側面については積層膜７で覆われているため、導体パターン１１～１７の側面については積層膜７によって保護される。

但し、誘電体膜４及びパッシベーション膜５の積層膜７を削除する位置についてはこれに限定されない。以下、いくつかの変形例について説明する。

図７（ａ）は、第１の変形例によるキャパシタＣの拡大平面図であり、図７（ｂ）はＢ－Ｂ線に沿った略断面図である。

図７に示す例では、誘電体膜４及びパッシベーション膜５の積層膜７のうち、導体パターン１５の上面１５ｔを覆う部分にスリットＳＬ１が設けられており、この部分において導体パターン１５の上面１５ｔが積層膜７から露出している。スリットＳＬ１は、平面視で上部電極である導体パターン１８を囲むように環状に形成されている。このような構成であっても、スリットＳＬ１によって応力を緩和することができる。特に、スリットＳＬ１は上部電極である導体パターン１８の近傍に設けられていることから、例えば導体パターン１５の角部１５ｃを覆う部分に剥離が発生した場合であっても、これがキャパシタＣとして機能する部分に伝搬することがない。また、導体層Ｍ１の多くの部分が誘電体膜４及びパッシベーション膜５の積層膜７で覆われることから、導体層Ｍ１の保護がより確実となる。

図８（ａ）は、第２の変形例によるキャパシタＣの拡大平面図であり、図８（ｂ）はＣ－Ｃ線に沿った略断面図である。

図８に示す例では、誘電体膜４及びパッシベーション膜５の積層膜７のうち、導体パターン１５を囲む部分、つまり、平坦化層３を介して基板２の主面上に形成された部分にスリットＳＬ２が設けられている点において、図７に示した第１の変形例と相違している。このようなスリットＳＬ２を設ければ、基板２上に形成された大面積の積層膜７に発生する応力を緩和することができる。

図９は、第３の変形例によるキャパシタＣの拡大平面図である。

図９に示す例では、スリットＳＬ１が不連続である点において、図７に示した第１の変形例と相違している。第３の変形例が例示するように、スリットＳＬ１は必ずしも連続的である必要はなく、不連続なものであっても構わない。

次に、本実施形態による電子部品１の製造方法について説明する。

図１０～図２２は、本実施形態による電子部品１の製造方法を説明するための工程図である。電子部品１の製造プロセスにおいては、集合基板を用いて複数の電子部品１が多数個取りされるが、以下に説明する製造プロセスは、１個の電子部品１の製造プロセスに着目して説明する。

まず、図１０に示すように、基板（集合基板）２上にスパッタリング法などを用いて平坦化層３を形成し、その表面を研削或いはＣＭＰなどの鏡面化処理を行なって平滑化する。その後、平坦化層３の表面にスパッタリング法などを用いてシード層Ｓを形成する。次に、図１１に示すように、シード層Ｓ上にレジスト層Ｒ１をスピンコートした後、導体層Ｍ１を形成すべき領域のシード層Ｓが露出するよう、レジスト層Ｒ１をパターニングする。この状態で、シード層Ｓを給電体とする電解メッキを行うことにより、図１２に示すように、シード層Ｓ上にメッキ層Ｐを形成する。シード層Ｓとメッキ層Ｐの積層体は、導体層Ｍ１を構成する。図１２に示す断面においては、導体層Ｍ１に導体パターン１５，１６が含まれている。

次に、図１３に示すようにレジスト層Ｒ１を除去した後、酸などを用いたウェットエッチングを行うことにより、図１４に示すように、レジスト層Ｒ１で覆われていたシード層Ｓを除去する。次に、図１５に示すように、導体層Ｍ１の上面及び側面を含む全面に誘電体膜４を成膜する。誘電体膜４としては、例えば、窒化シリコン（ＳｉＮｘ）や酸化シリコン（ＳｉＯｘ）などの常誘電体材料の他、公知の強誘電体材料などを利用することができる。誘電体膜４の成膜方法としては、スパッタリング法、プラズマＣＶＤ法、ＭＯＣＶＤ法、ゾルゲル法、電子ビーム蒸着法などを用いることができる。これにより、導体パターン１５の上面１５ｔ、側面１５ｓ及び角部１５ｃは、誘電体膜４で全て覆われる。導体パターン１６の上面１６ｔ、側面１６ｓ及び角部１６ｃも誘電体膜４で全て覆われる。

次に、図１６に示すように、導体層Ｍ１の形成方法と同様の方法を用いることによって、導体パターン１５の上面に誘電体膜４を介して導体パターン１８を形成する。導体パターン１８も、シード層Ｓとメッキ層Ｐの積層体からなる。これにより、導体層ＭＭが完成し、導体パターン１５を下部電極とし、導体パターン１８を上部電極とするキャパシタが形成される。特に限定されるものではないが、導体層ＭＭの膜厚を導体層Ｍ１の膜厚よりも薄くすることにより導体層ＭＭの加工精度を高め、これによって加工精度に起因するキャパシタンスのばらつきを低減することが好ましい。

次に、図１７に示すように導体層Ｍ１，ＭＭを覆うパッシベーション膜５を全面に形成する。これにより、上部電極である導体パターン１８についてはパッシベーション膜５で直接覆われるとともに、導体パターン１８が存在しない領域については、誘電体膜４とパッシベーション膜５の積層膜７で覆われる。次に、図１８に示すように、導体パターン１８を覆うレジスト層Ｒ２を形成し、この状態で積層膜７のエッチングを行う。この時、導体パターン１８で覆われていない導体パターン１５の上面１５ｔの一部をレジスト層Ｒ２から露出させておくことにより、導体パターン１５の上面１５ｔを覆う積層膜７の一部が除去され、この部分において導体パターン１５の上面１５ｔが露出する。また、導体パターン１５の角部１５ｃについてもレジスト層Ｒ２から露出させておくことにより、導体パターン１５の角部１５ｃが露出する。これに対し、導体パターン１５の側面１５ｓについては、角部１５ｃの近傍を除き、大部分が積層膜７で覆われた状態が保たれる。インダクタパターンを構成する導体パターン１６についても、上面１６ｔ及び角部１６ｃの積層膜７が除去され、側面１６ｓが積層膜７で覆われた状態となる。さらに、導体層Ｍ１が形成されていない平坦化層３の表面についても、積層膜７が除去される。

次に、レジスト層Ｒ２を除去した後、図１９に示すように全面に絶縁層６を形成する。次に、絶縁層６をパターニングすることによって、図２０に示すように、絶縁層６にビア２５ａ，２６ａを形成する。ビア２５ａ底部には導体パターン１８を覆うパッシベーション膜５が露出し、ビア２６ａの底部には導体パターン１６が露出する。

次に、図２１に示すように、絶縁層６上にレジスト層Ｒ３を形成した後、レジスト層Ｒ３にビア２５ａと重なる開口部３１を形成する。これにより、導体パターン１８の上面を覆うパッシベーション膜５は、開口部３１を介して露出する。この状態で、イオンミリングなどを行うことにより、図２２に示すように、開口部３１に露出するパッシベーション膜５を除去し、導体パターン１８の上面を露出させる。

そして、レジスト層Ｒ３を除去した後、導体層Ｍ１の形成方法と同様の方法によって、絶縁層６上に導体層Ｍ２を構成すれば、図２に示す断面を有する電子部品１が完成する。

以上説明したように、本実施形態による電子部品１は、誘電体膜４とパッシベーション膜５の積層膜７のうち、基板２の主面と平行な部分の少なくとも一部を除去していることから、積層膜７の応力が緩和される。これにより、導体層Ｍ１と誘電体膜４の界面における剥離、特に、下部電極である導体パターン１５と誘電体膜４の界面における剥離を防止することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、本発明をＬＣフィルタに応用した場合を例に説明したが、本発明の対象となる電子部品がＬＣフィルタに限定されるものではなく、他の種類の電子部品に応用しても構わない。

１ 電子部品
２ 基板
３ 平坦化層
４ 誘電体膜
５ パッシベーション膜
６ 絶縁層
７ 積層膜
１１～１８，２１～２７ 導体パターン
２１ａ～２６ａ ビア
１５ｃ，１６ｃ 角部
１５ｓ，１６ｓ 側面
１５ｔ，１６ｔ 上面
３１ 開口部
Ｃ キャパシタ
Ｌ インダクタ
Ｍ１，ＭＭ，Ｍ２ 導体層
Ｐ メッキ層
Ｒ１～Ｒ３ レジスト層
Ｓ シード層
ＳＬ１，ＳＬ２ スリット

Claims (9)

1. 基板の主面上に設けられた下部電極と、
   少なくとも前記下部電極の上面及び側面を覆う誘電体膜と、
   前記誘電体膜を介して前記下部電極の前記上面に積層された上部電極と、を備え、
   前記誘電体膜のうち、前記下部電極の前記上面を覆う部分は、前記上部電極で覆われない第１の部分と、前記上部電極で覆われる第２の部分とを含み、
   前記第１の部分の少なくとも一部が除去されていることを特徴とする電子部品。
2. 前記誘電体膜は、前記下部電極の前記上面と前記側面の終端部である角部を覆う部分の少なくとも一部が除去されていることを特徴とする請求項１に記載の電子部品。
3. 前記誘電体膜のうち、前記下部電極の前記上面を覆う部分の幅は、前記下部電極の幅よりも狭く、且つ、前記上部電極の幅よりも広いことを特徴とする請求項２に記載の電子部品。
4. 前記誘電体膜は、前記下部電極を介することなく前記基板の前記主面を覆う第３の部分をさらに含み、
   前記第３の部分の少なくとも一部が除去されていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品。
5. 前記上部電極が設けられている領域においては前記上部電極を覆い、前記上部電極が設けられていない領域においては前記誘電体膜を覆うパッシベーション膜をさらに備え、
   前記誘電体膜と前記パッシベーション膜からなる積層膜は、前記基板の主面と平行な部分の少なくとも一部が除去されていることを特徴とする請求項１乃至４のいずれか一項に記載の電子部品。
6. 前記誘電体膜と前記パッシベーション膜は、いずれも無機絶縁材料からなることを特徴とする請求項５に記載の電子部品。
7. 前記下部電極と同じ導体層に位置するインダクタパターンをさらに備え、
   前記インダクタパターンの上面に位置する前記誘電体膜の少なくとも一部が除去されていることを特徴とする請求項１乃至６のいずれか一項に記載の電子部品。
8. 基板の主面上に下部電極を形成する工程と、
   前記基板の前記主面上、並びに、前記下部電極の上面及び側面に誘電体膜を形成する工程と、
   前記誘電体膜を介して前記下部電極の前記上面と対向する上部電極を形成する工程と、
   前記誘電体膜のうち、前記下部電極の前記上面に位置し、且つ、前記上部電極で覆われない部分の少なくとも一部を除去する工程と、を備えることを特徴とする電子部品の製造方法。
9. 前記上部電極及び前記誘電体膜を覆うパッシベーション膜を形成する工程をさらに備え、
   前記除去する工程は、前記基板の前記主面上又は前記下部電極の前記上面に位置する前記誘電体膜と前記パッシベーション膜からなる積層膜の少なくとも一部を除去することにより行うことを特徴とする請求項８に記載の電子部品の製造方法。

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