JP7533034B2

JP7533034B2 - 電圧増幅回路

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Publication number: JP7533034B2
Application number: JP2020147175A
Authority: JP
Inventors: 恭英高▲瀬▼
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2020-09-01
Filing date: 2020-09-01
Publication date: 2024-08-14
Anticipated expiration: 2040-09-01
Also published as: JP2022041766A

Description

本発明は、反転入力端子、非反転入力端子および出力端子を備える演算増幅回路を用いて構成される電圧増幅回路に関するものである。

従来、この種の電圧増幅回路としては、例えば、特許文献１に開示された電荷検出回路に用いられているものがある。電荷検出回路は、同文献の図３に示されるように、疑似抵抗回路と、第３の演算増幅器と、コンデンサとを備えて構成される。この電荷検出回路は、電荷出力センサからの検出信号が第３の演算増幅器の反転入力端子に入力されることで、その出力端子に電圧増幅した検出信号を出力する。この際、疑似抵抗回路は、第３の演算増幅器の反転入力端子と出力端子との間に接続された第１の電界効果トランジスタのゲート電圧を制御して、そのドレイン・ソース間に擬似的に高抵抗を生成する。ゲート電圧は、第３の演算増幅器の出力端子電圧が考慮されて、疑似抵抗回路内の歪補償バイアス源によって生成される。このゲート電圧により、第１の電界効果トランジスタへの印加電圧変化による疑似抵抗値の非線形性が改善される。

また、従来、非特許文献１に開示された電圧増幅回路もある。この電圧増幅回路は、ＤＣサーボ回路を構成し、演算増幅回路の出力端子に現れる出力電圧のうち、信号帯域よりも低い周波数成分を積分回路中のローパスフィルタによって取り出し、積分して演算増幅回路のいずれかの入力端子に負帰還することで、演算増幅回路のオフセットと低周波雑音とを低減する。

国際公開第２０１５／１７８２７１号

ELECTRONICS LETTERS 20th November 2014 Vol. 50 No. 24 pp. 1808-1809

しかしながら、上記従来の特許文献１に開示された電圧増幅回路を構成する第３の演算増幅器では、その入力端子に生じる直流オフセット電圧が、第３の演算増幅器を含む増幅回路全体の直流での利得によって増幅され、その出力端子に現れる出力電圧を飽和させてしまう問題があった。

また、上記従来の特許文献２に開示された電圧増幅回路では、ＤＣサーボループにおけるローパスフィルタが出力電圧のうちの信号帯域の成分を遮断しなければならない。したがって、信号周波数が直流に近い場合には、積分回路中でローパスフィルタを構成する抵抗として、特許文献１に開示された疑似抵抗回路が生成する疑似抵抗と同レベルの高抵抗が必要とされる。このため、上記従来の特許文献２に開示された電圧増幅回路では、回路基板においてその高抵抗を形成しようとすると、回路面積が大きくなってしまう問題があった。

本発明はこのような課題を解決するためになされたもので、
反転入力端子、非反転入力端子および出力端子を備える演算増幅回路と、
一方の端子が演算増幅回路の反転入力端子に接続され、他方の端子が演算増幅回路の出力端子に接続された帰還容量と、
一方の端子が演算増幅回路の反転入力端子に接続され、他方の端子が信号入力端子に接続された入力容量と、
第１の電界効果トランジスタにおけるドレイン・ソース端子間の抵抗成分を疑似抵抗とし、一方の端子が演算増幅回路の反転入力端子に接続され、他方の端子が演算増幅回路の出力端子に接続された第１疑似抵抗回路と、
第２の電界効果トランジスタにおけるドレイン・ソース端子間の抵抗成分を疑似抵抗とする第２疑似抵抗回路を備えて構成され、演算増幅回路の出力端子に現れる出力電圧のうちの信号帯域または信号帯域より高い周波数成分を減衰させた信号を出力する積分回路と、
第１の電界効果トランジスタおよび第２の電界効果トランジスタの各ゲート端子に印加する同一のゲート電圧を第１疑似抵抗回路の端子間電圧を基に制御することで、第１疑似抵抗回路および第２疑似抵抗回路によって生成される各疑似抵抗の印加電圧変化による疑似抵抗値変動を抑制して、第１疑似抵抗回路および第２疑似抵抗回路の各電圧依存性を補償する１つの制御回路と、
積分回路の出力を演算増幅回路の非反転入力端子、または非反転入力端子が基準電位に接続された状態における演算増幅回路の反転入力端子の電位に加算する加算回路と
を備え、電圧増幅回路を構成した。

本構成によれば、演算増幅回路の入力端子に現れる直流オフセット電圧は、その出力端子に現れる出力電圧の信号帯域およびそれより高い周波数成分が積分回路によって積分されて、出力端子に現れる出力電圧の信号帯域より低い周波数成分が取り出され、その積分回路の出力が、演算増幅回路の反転入力端子または非反転入力端子の電位に加算回路によって加算されて負帰還されることで、低減される。このため、演算増幅回路の入力端子に現れる直流オフセット電圧によって、出力端子に現れる出力電圧を飽和させてしまう問題は解消される。

この際、積分回路中のローパスフィルタに用いられる抵抗には、第２疑似抵抗回路によって生成される高抵抗の疑似抵抗が用いられるため、大きな回路面積を使って高抵抗の抵抗を形成することなく、出力端子に現れる出力電圧のうちの信号帯域より低い周波数成分を積分回路において効果的に取り出すことができる。

また、第１疑似抵抗回路の他端と、第２疑似抵抗回路の一端とは相互に接続されるため、同電位になる。また、第１疑似抵抗回路の一端が接続される演算増幅回路の反転入力端子と、第２疑似抵抗回路の他端が積分回路を介して接続される演算増幅回路の非反転入力端子とは、演算増幅回路の反転入力端子および非反転入力端子間のイマジナリーショートによって同電位となる。また、第２疑似抵抗回路の他端と演算増幅回路の非反転入力端子との間には積分回路が存在するが、この積分回路によって、出力電圧のうちの信号帯域より低い周波数成分が演算増幅回路の非反転入力端子に負帰還される電圧は、負帰還ループにおけるループゲインによってごく小さな値に低減される。したがって、第２疑似抵抗回路の他端と演算増幅回路の非反転入力端子との間における電圧降下はごく僅かなため、第２疑似抵抗回路の他端と演算増幅回路の非反転入力端子とはほぼ同電位と考えられる。この結果、第１疑似抵抗回路の端子間電圧と、第２疑似抵抗回路の端子間電圧とは略等しく、第１疑似抵抗回路および第２疑似抵抗回路によって略同じ値の疑似抵抗が生成されるものと、考えることができる。

よって、第１疑似抵抗回路および第２疑似抵抗回路によって生成される各疑似抵抗の印加電圧変化による変動は、１つの制御回路の制御によって抑制して、第１疑似抵抗回路および第２疑似抵抗回路の各電圧依存性を補償することができる。このため、第１疑似抵抗回路および第２疑似抵抗回路のそれぞれに別個に制御回路を設ける必要がないので、回路面積を大きくすることなく、直流オフセット電圧によって出力電圧を飽和させることのない電圧増幅回路を構成することができる。

本発明によれば、回路面積を大きくすることなく、直流オフセット電圧によって出力電圧を飽和させることのない電圧増幅回路を提供することが出来る。

本発明の第１の実施形態による電圧増幅回路の概略構成を示す回路図である。本発明の第２の実施形態による電圧増幅回路の概略構成を示す回路図である。本発明の第３の実施形態による電圧増幅回路の概略構成を示す回路図である。

次に、本発明の電圧増幅回路を実施するための形態について、説明する。

図１は、本発明の第１の実施形態による電圧増幅回路１Ａの概略構成を示す回路図である。

電圧増幅回路１Ａは、演算増幅回路２、帰還容量３、入力容量４、第１疑似抵抗回路５、第２疑似抵抗回路６を備えて構成される積分回路７Ａ、制御回路１０および加算回路１１を備えて構成される。

演算増幅回路２は、反転入力端子２ａ、非反転入力端子２ｂおよび出力端子２ｃを備える。帰還容量３は、一方の端子が演算増幅回路２の反転入力端子２ａに接続され、他方の端子が演算増幅回路２の出力端子２ｃに接続されている。出力端子２ｃは、電圧増幅回路１Ａの信号出力端子Ｖoutに接続されている。入力容量４は、一方の端子が演算増幅回路２の反転入力端子２ａに接続され、他方の端子が信号入力端子Ｖinに接続されている。第１疑似抵抗回路５は、一方の端子５ａが演算増幅回路２の反転入力端子２ａに接続され、他方の端子５ｂが演算増幅回路２の出力端子２ｃに接続されている。

積分回路７Ａは、第２疑似抵抗回路６とコンデンサ８から構成されるローパスフィルタと、演算増幅回路９とから構成される。演算増幅回路９は、反転入力端子９ａ、非反転入力端子９ｂおよび出力端子９ｃを備える。第２疑似抵抗回路６は、一方の端子６ａが演算増幅回路２の出力端子２ｃに接続され、他方の端子６ｂが演算増幅回路９の反転入力端子９ａに接続されている。コンデンサ８は、一方の端子が演算増幅回路９の反転入力端子９ａに接続され、他方の端子６ｂが演算増幅回路９の出力端子９ｃに接続されている。演算増幅回路９の非反転入力端子９ｂは基準電位に接続されている。積分回路７Ａは、演算増幅回路２の出力端子２ｃに現れる出力電圧のうちの信号帯域または信号帯域より高い周波数成分を減衰させた信号を出力する。つまり、積分回路７Ａは、演算増幅回路２の出力端子２ｃに現れる出力電圧のうちの信号帯域より低い周波数成分を出力する。

制御回路１０は、１つ設けられ、第１疑似抵抗回路５および第２疑似抵抗回路６によって生成される各疑似抵抗の端子間への印加電圧変化による疑似抵抗値変動を抑制して、第１疑似抵抗回路５および第２疑似抵抗回路６の各電圧依存性を補償する。加算回路１１は、積分回路７Ａの出力を演算増幅回路２の反転入力端子２ａまたは非反転入力端子２ｂの電位に加算する。本実施形態では、加算回路１１は、演算増幅回路９の出力端子９ｃと演算増幅回路２の非反転入力端子２ｂとを接続する配線および演算増幅回路２の非反転入力端子２ｂによって構成され、積分回路７Ａの出力を演算増幅回路２の非反転入力端子２ｂの電位に加算する。

第１疑似抵抗回路５および第２疑似抵抗回路６は、本実施形態では、電界効果トランジスタにおけるドレイン・ソース間の抵抗成分を疑似抵抗とし、特許文献１に開示された電圧増幅回路におけるものと同様な構成をしている。すなわち、第１疑似抵抗回路５および第２疑似抵抗回路６は、それぞれ、図示しない第１の電界効果トランジスタおよび第２の電界効果トランジスタを備えて構成される。第１の電界効果トランジスタおよび第２の電界効果トランジスタは、典型的には、同じ型のＭＯＳＦＥＴである。第１の電界効果トランジスタおよび第２の電界効果トランジスタは、それぞれ、弱反転領域で動作させることによって高抵抗の擬似抵抗素子として機能する。第１疑似抵抗回路５を構成する第１の電界効果トランジスタのドレイン端子Ｄは、第１疑似抵抗回路５の他方の端子５ｂに接続され、ソース端子Ｓは、第１疑似抵抗回路５の一方の端子５ａに接続される。また、ゲート端子Ｇは、制御回路１０に接続される。また、第２疑似抵抗回路６を構成する第２の電界効果トランジスタのドレイン端子Ｄは、第２疑似抵抗回路６の他方の端子６ｂに接続され、ソース端子Ｓは、第２疑似抵抗回路６の一方の端子６ａに接続される。また、ゲート端子Ｇは、制御回路１０に接続される。

制御回路１０は、一方の端子１０ａが第１疑似抵抗回路５の一方の端子５ａに、他方の端子１０ｂが第１疑似抵抗回路５の他方の端子５ｂに接続され、特許文献１に開示された電圧増幅回路における歪補償バイアス源と同様な動作をする。すなわち、制御回路１０は、第１の電界効果トランジスタの特性を基に、一方の端子１０aと他方の端子１０ｂの各電圧から第１の電界効果トランジスタおよび第２の電界効果トランジスタの各ゲート電圧を生成し、第１の電界効果トランジスタおよび第２の電界効果トランジスタに印加することで、第１の電界効果トランジスタおよび第２の電界効果トランジスタの各擬似抵抗値を所定値に安定的に維持させる。

第１疑似抵抗回路５および第２疑似抵抗回路６は、それらを構成する第１の電界効果トランジスタおよび第２の電界効果トランジスタに印加するゲート電圧が制御回路１０によって制御されることで、ドレイン・ソース間に形成されるチャネルの抵抗値、つまり、疑似抵抗値が制御される。制御回路１０によって第１の電界効果トランジスタおよび第２の電界効果トランジスタに印加するゲート電圧が低く設定されると、それぞれのゲート電極下のチャネル領域の反転状態がより深い弱反転状態となって、それぞれのドレイン・ソース間に疑似抵抗として現れるチャネル抵抗成分は高抵抗となる。このチャネル抵抗成分は、第１の電界効果トランジスタおよび第２の電界効果トランジスタの各ゲート電圧に応じて変化するため、第１の電界効果トランジスタのドレイン・ソース間に印加される電圧変化に応じて、制御回路１０によって第１の電界効果トランジスタおよび第２の電界効果トランジスタの各ゲート電圧を制御することで、一定に保つことが可能となる。

このような本実施形態による電圧増幅回路１Ａによれば、演算増幅回路２の反転入力端子２ａおよび非反転入力端子２ｂに現れる直流オフセット電圧は、その出力端子２ｃに現れる出力電圧の信号帯域より低い周波数成分が積分回路７Ａによって取り出され、その積分回路７Ａの出力が、演算増幅回路２の反転入力端子２ａまたは非反転入力端子２ｂの電位に加算回路１１によって加算されて負帰還されることで、低減される。このため、演算増幅回路２の反転入力端子２ａおよび非反転入力端子２ｂに現れる直流オフセット電圧によって、出力端子２ｃに現れる出力電圧を飽和させてしまう従来の問題は解消される。

この際、演算増幅回路２の反転入力端子２ａおよび出力端子２ｃ間に並列に第１疑似抵抗回路５が接続されるため、信号入力端子Ｖinに接続される入力容量４に入力される信号周波数が低い場合にも、第１疑似抵抗回路５によって生成される高抵抗の疑似抵抗と帰還容量３とによって演算増幅回路２のカットオフ周波数を下げることができるので、低周波数の入力信号を電圧増幅することができる。また、積分回路７Ａ中のローパスフィルタに用いられる抵抗には、第２疑似抵抗回路６によって生成される高抵抗の疑似抵抗が用いられるため、大きな回路面積を使って高抵抗の抵抗を形成することなく、出力端子２ｃに現れる出力電圧のうちの信号帯域より低い周波数成分を積分回路７Ａにおいて効果的に取り出すことができる。

また、第１疑似抵抗回路５の他方の端子５ｂと、第２疑似抵抗回路６の一方の端子６ａとは相互に接続されるため、同電位になる。また、第１疑似抵抗回路５の一方の端子５ａが接続される演算増幅回路２の反転入力端子２ａと、第２疑似抵抗回路６の他方の端子６ｂが積分回路７Ａを介して接続される演算増幅回路２の非反転入力端子２ｂとは、演算増幅回路２の反転入力端子２ａおよび非反転入力端子２ｂ間のイマジナリーショートによって同電位となる。また、第２疑似抵抗回路６の他方の端子６ｂと演算増幅回路２の非反転入力端子２ｂとの間には積分回路７Ａが存在するが、この積分回路７Ａによって、出力電圧のうちの信号帯域より低い周波数成分が演算増幅回路２の非反転入力端子２ｂに負帰還される電圧は、負帰還ループにおけるループゲインによってごく小さな値に低減される。したがって、第２疑似抵抗回路６の他方の端子６ｂと演算増幅回路２の非反転入力端子２ｂとの間における電圧降下はごく僅かなため、第２疑似抵抗回路６の他方の端子６ｂと演算増幅回路２の非反転入力端子２ｂとはほぼ同電位と考えられる。この結果、第１疑似抵抗回路５の端子間電圧Ｖａと、第２疑似抵抗回路６の端子間電圧Ｖｂとは略等しく、第１疑似抵抗回路５および第２疑似抵抗回路６によって略同じ値の疑似抵抗が生成されるものと、考えることができる。

よって、第１疑似抵抗回路５および第２疑似抵抗回路６によって生成される各疑似抵抗の端子間への印加電圧変化による疑似抵抗値変動は、１つの制御回路１０の制御によって抑制して、第１疑似抵抗回路５および第２疑似抵抗回路６の各電圧依存性を補償することができる。このため、第１疑似抵抗回路５および第２疑似抵抗回路６のそれぞれに別個に制御回路１０を設ける必要がないので、回路面積を大きくすることなく、直流オフセット電圧によって出力電圧を飽和させることのない電圧増幅回路１Ａを構成することができる。

次に、本発明の第２の実施形態による電圧増幅回路について説明する。

図２は、本発明の第２の実施形態による電圧増幅回路１Ｂの概略構成を示す回路図である。なお、図２において図１と同一または相当する部分には同一符号を付してその説明は省略する。

第２の実施形態による電圧増幅回路１Ｂは、積分回路７Ｂの構成が第１の実施形態による電圧増幅回路１Ａの積分回路７Ａの構成と異なる。また、ＤＣサーボループによる負帰還が、第１の実施形態による電圧増幅回路１Ａでは、演算増幅回路２の出力を演算増幅回路９で反転して、加算回路１１によって演算増幅回路２の非反転入力端子２ｂに帰還させることで行われたが、第２の実施形態による電圧増幅回路１Ｂでは、演算増幅回路２の出力を演算増幅回路９で反転せずに、加算回路１１によって演算増幅回路２の反転入力端子２ａに帰還させることで行われる。第２の実施形態による電圧増幅回路１Ｂは、これら以外の構成は、第１の実施形態による電圧増幅回路１Ａと同様である。

積分回路７Ｂは、第２疑似抵抗回路６によって生成される疑似抵抗を抵抗分とする一次ＣＲフィルタ１２を、演算増幅回路２の出力端子２ｃとの間に備える。一次ＣＲフィルタ１２は、第２疑似抵抗回路６とコンデンサ１３とから構成される。一次ＣＲフィルタ１２の出力は、演算増幅回路９の非反転入力端子９ｂに与えられる。演算増幅回路９の出力端子９ｃと反転入力端子９ａとの間にはコンデンサ１４が接続され、演算増幅回路９の反転入力端子９ａと基準電位との間には抵抗１５が接続されている。また、演算増幅回路９の出力端子９ｃに出力される電圧は直列接続された抵抗１６，１７で分圧されて、演算増幅回路２の反転入力端子２ａに与えられる。

このような第２の実施形態による電圧増幅回路１Ｂにおいても、演算増幅回路２の反転入力端子２ａおよび非反転入力端子２ｂに現れる直流オフセット電圧は、その出力端子２ｃに現れる出力電圧の信号帯域より低い周波数成分が積分回路７Ｂによって取り出され、その積分回路７Ｂの出力が、演算増幅回路２の反転入力端子２ａの電位に加算回路１１によって加算されて負帰還されることで、低減される。このため、演算増幅回路２の反転入力端子２ａおよび非反転入力端子２ｂに現れる直流オフセット電圧によって、出力端子２ｃに現れる出力電圧を飽和させてしまう従来の問題は解消される。

また、積分回路７Ｂ中でローパスフィルタとして用いられる一次ＣＲフィルタ１２の抵抗には、第２疑似抵抗回路６によって生成される高抵抗の疑似抵抗が用いられるため、大きな回路面積を使って高抵抗の抵抗を形成することなく、出力端子２ｃに現れる出力電圧のうちの信号帯域より低い周波数成分を積分回路７Ｂにおいて効果的に取り出すことができる。

また、第１疑似抵抗回路５および第２疑似抵抗回路６によって生成される各疑似抵抗の端子間への印加電圧変化による疑似抵抗値変動は、１つの制御回路１０の制御によって抑制して、第１疑似抵抗回路５および第２疑似抵抗回路６の各電圧依存性を補償することができる。このため、第１疑似抵抗回路５および第２疑似抵抗回路６のそれぞれに別個に制御回路１０を設ける必要がないので、回路面積を大きくすることなく、直流オフセット電圧によって出力電圧を飽和させることのない電圧増幅回路１Ｂを構成することができる。

さらに、第２の実施形態による電圧増幅回路１Ｂよれば、演算増幅回路２の出力端子２ｃに現れる出力電圧のうちの交流成分は、高抵抗の抵抗分を持つ一次ＣＲフィルタ１２によって減衰させられる。このため、積分回路７Ｂに入力される交流信号成分の振幅が小さくなるので、積分回路７Ｂの構成を簡素にして回路面積を小さくすることができ、さらに、消費電力を低減することができる。

次に、本発明の第３の実施形態による電圧増幅回路について説明する。

図３は、本発明の第３の実施形態による電圧増幅回路１Ｃの概略構成を示す回路図である。なお、図３において図１と同一または相当する部分には同一符号を付してその説明は省略する。

第３の実施形態による電圧増幅回路１Ｃは、入力容量４に代えて圧電素子１８が演算増幅回路２の反転入力端子２ａに接続されている点が、第１の実施形態による電圧増幅回路１Ａと異なる。その他の構成は第１の実施形態による電圧増幅回路１Ａと同様である。

第３の実施形態による電圧増幅回路１Ｃでは、入力容量４が圧電素子１８の有する容量によって構成される。このような第３の実施形態による電圧増幅回路１Ｃによっても、第１の実施形態による電圧増幅回路１Ａと同様な作用効果が奏される。

さらに、第３の実施形態による電圧増幅回路１Ｃによれば、圧電素子１８によって検出される電荷検出信号が、圧電素子１８の有する容量を入力容量として演算増幅回路２によって電圧増幅される。したがって、電圧増幅回路１Ｃが電荷検出回路を同時に構成するため、少ない回路素子で電荷検出回路を実現することが可能になる。また、入力容量に絶縁抵抗の低い圧電素子１８を用いた場合には、演算増幅回路２の信号増幅率は、第１疑似抵抗回路５が生成する高抵抗と圧電素子１８の絶縁抵抗の低い抵抗分とによって大きな値となる。したがって、直流オフセット電圧がこの大きな増幅率で増幅されて演算増幅回路２の出力端子２ｃに現れることとなるが、その直流オフセット電圧がＤＣサーボループにおける積分回路７Ａで取り出されて、演算増幅回路２の非反転入力端子２ｂに負帰還されることで、直流オフセット電圧の出力への影響は低減される。このため、入力容量に絶縁抵抗の低い圧電素子１８を用いても、演算増幅回路２の出力端子２ｃに現れる出力電圧が飽和することなく、信号増幅を行うことが可能となる。

１Ａ，１Ｂ，１Ｃ…電圧増幅回路
２，９…演算増幅回路
２ａ，９ａ…反転入力端子
２ｂ，９ｂ…非反転入力端子
３ｃ，９ｃ…出力端子
３…コンデンサ（帰還容量）
４…コンデンサ（入力容量）
５…第１疑似抵抗回路
６…第２疑似抵抗回路
７Ａ，７Ｂ…積分回路
８，１３，１４…コンデンサ
１０…制御回路
１１…加算回路
１２…一次ＣＲフィルタ
１５，１６，１７…抵抗
１８…圧電素子

Claims

反転入力端子、非反転入力端子および出力端子を備える演算増幅回路と、
一方の端子が前記演算増幅回路の反転入力端子に接続され、他方の端子が前記演算増幅回路の出力端子に接続された帰還容量と、
一方の端子が前記演算増幅回路の反転入力端子に接続され、他方の端子が信号入力端子に接続された入力容量と、
第１の電界効果トランジスタにおけるドレイン・ソース端子間の抵抗成分を疑似抵抗とし、一方の端子が前記演算増幅回路の反転入力端子に接続され、他方の端子が前記演算増幅回路の出力端子に接続された第１疑似抵抗回路と、
第２の電界効果トランジスタにおけるドレイン・ソース端子間の抵抗成分を疑似抵抗とする第２疑似抵抗回路を備えて構成され、前記演算増幅回路の出力端子に現れる出力電圧のうちの信号帯域または信号帯域より高い周波数成分を減衰させた信号を出力する積分回路と、
前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタの各ゲート端子に印加する同一のゲート電圧を前記第１疑似抵抗回路の端子間電圧を基に制御することで、前記第１疑似抵抗回路および前記第２疑似抵抗回路によって生成される各疑似抵抗の印加電圧変化による疑似抵抗値変動を抑制して、前記第１疑似抵抗回路および前記第２疑似抵抗回路の各電圧依存性を補償する１つの制御回路と、
前記積分回路の出力を前記演算増幅回路の非反転入力端子、または非反転入力端子が基準電位に接続された状態における前記演算増幅回路の反転入力端子の電位に加算する加算回路と
を備える電圧増幅回路。
前記積分回路は、前記第２疑似抵抗回路によって生成される疑似抵抗を抵抗分とするＣＲフィルタを前記演算増幅回路の出力端子との間に備えることを特徴とする請求項１に記載の電圧増幅回路。
前記入力容量は圧電素子の有する容量によって構成されることを特徴とする請求項１または請求項２に記載の電圧増幅回路。