JP7536620B2 - セラミック電子部品、実装基板およびセラミック電子部品の製造方法 - Google Patents

セラミック電子部品、実装基板およびセラミック電子部品の製造方法 Download PDF

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Description

本発明は、セラミック電子部品、実装基板およびセラミック電子部品の製造方法に関する。
電子機器の小型化および高機能化に伴って、実装基板に実装される電子部品の実装密度が高密度化している。このとき、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップなどの実装面側の実装面積を減少させるため、積層セラミックコンデンサを低背化し、ＩＣチップの実装面側と反対側に実装する方法（ＬＳＣ（ｌａｎｄ－ｓｉｄｅ ｃａｐａｃｉｔｏｒ））が提案されている。この方法は、ＩＣチップの実装面側の実装面積の減少だけではなく、積層セラミックコンデンサとの配線長も短くなるため、ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ ｓｅｒｉｅｓ ｒｅｓｉｓｔａｎｃｅ）を低下させる効果も期待できる。
特許文献１には、抗折強度を確保可能な低背型の積層セラミック電子部品を提供するため、外部電極がスパッタ膜を含み、セラミック素体の厚さをＴ１とし、セラミック素体の主面に延出する外部電極の延出部の厚さをＴ２とすると、Ｔ１＋Ｔ２が５０μｍ以下であり、かつＴ２／（Ｔ１＋Ｔ２）が０．３２以下である構成が開示されている。
特開２０２０－１３８４６号公報
セラミック電子部品の外部電極に用いられるめっき層の下地となる下地層を、素体に塗布された塗布膜の焼成によって形成することがある。このとき、下地層の形成に用いられる塗布膜が素体の上面側にも塗布されると、セラミック電子部品の高さが増大し、積層セラミックコンデンサを低背化の妨げになる。
そこで、本発明は、素体に塗布された塗布膜の焼成によって外部電極の下地層を形成可能としつつ、低背化を図ることが可能なセラミック電子部品、実装基板およびセラミック電子部品の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係るセラミック電子部品は、内部電極層と誘電体層が積層された積層体と、前記積層体の１つの面に設けられた第１カバー層と、前記積層体の反対側の面に設けられた第２カバー層と、からなる素体であって、前記第１カバー層の表面により規定される第１面と、前記第２カバー層の表面により規定される第２面と、前記第２面上の端部側に離れて設けられた２つの端部領域と、前記端部領域の間に位置し前記端部領域よりも表面粗さが小さい中間領域とを有する素体と、前記第２面から離れた位置に形成され、前記内部電極と接続し金属を含む下地層と、前記下地層上に形成されためっき層とを有する外部電極とを備える。また、前記第１カバー層の角部には曲面が形成されており、前記第１カバー層の厚みと前記第２カバー層の厚みは、それぞれ、前記曲面の曲率半径より大きい。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記素体の第２面側を除く複数の面に形成される。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体上に形成される前記下地層の位置は、前記めっき層が前記素体の第２面から前記第２面の法線方向に突出しないように設定される。
また、本発明の一態様に係るセラミック電子部品によれば、前記中間領域の位置で切断した前記素体の厚みは、前記端部領域の位置で切断した前記素体の厚みよりも小さい。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記素体の第１面側から前記第１面に垂直に接続する第３面にかけて連続的に形成され、前記第１面側の角部の位置における前記下地層の厚みは、前記素体の第１面上および第３面上の前記下地層の厚みより小さい。
また、本発明の一態様に係るセラミック電子部品によれば、前記端部領域の表面粗さは、前記中間領域の表面粗さの２倍以上５倍以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記端部領域の表面粗さＳａは、０．２５μｍ以上０．８μｍ以下、前記中間領域の表面粗さＳａは、０．０５μｍ以上０．３μｍ以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記中間領域の表面粗さは、前記素体の第１面側の表面粗さよりも大きい。
また、本発明の一態様に係るセラミック電子部品によれば、前記中間領域の表面粗さは、前記素体の第１面側の表面粗さの２倍以上である。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記金属と混在する共材を含み、
前記下地層に含まれる前記共材と、前記誘電体は、同一の主成分である。
また、本発明の一態様に係るセラミック電子部品によれば、前記共材は、前記誘電体を含む酸化物セラミックである。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、誘電体材料を含む塗布膜の焼成体である。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体の第２面から前記外部電極の下面までの厚みは、１５０μｍ以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層の厚みは、３μｍ以上６μｍ以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、前記誘電体を含み前記内部電極を覆うカバー層を備え、前記カバー層の厚みは、５μｍ以上３０μｍ以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、第１内部電極層と第２内部電極層が前記誘電体を介して交互に積層された積層体を備え、前記外部電極は、前記第１面および前記第２面の双方に垂直な互いに対向する側面に分離して設けられた第１外部電極および第２外部電極とを備え、前記第１内部電極層は、前記第１外部電極に接続され、前記第２内部電極層は、前記第２外部電極に接続されている。
また、本発明の一態様に係る実装基板によれば、上述したいずれか１つのセラミック電子部品がはんだ層を介して実装された実装基板であって、前記はんだ層は、前記素体の第２面から離れた状態で前記外部電極の側面へ濡れ上がっていることを特徴とする。
また、本発明の一態様に係る実装基板によれば、前記実装基板上で前記セラミック電子部品を封止する樹脂と、前記実装基板上に形成されたはんだボールを備え、前記セラミック電子部品は、前記はんだボールの形成面側に実装される。
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、誘電体と内部電極が設けられた素体を形成する工程と、前記素体の角部を面取りした曲面を形成する工程と、前記素体の側面および前記側面から前記曲面を介して垂直に接続する４つの面に外部電極の下地材料を塗布する工程と、前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、前記４つの面のうちの１つの面上の下地層を選択的に除去し、前記下地層が除去された領域の素体の表面粗さを、前記下地材料が塗布されていない領域の素体の表面粗さより大きくする工程と、前記下地層上にめっき層を形成する工程とを備える。
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、前記４つの面のうちの１つの面上の下地層へのイオン衝撃に基づいて、前記下地層を選択的に除去する。
本発明によれば、素体に塗布された塗布膜の焼成によって外部電極の下地層を形成可能としつつ、低背化を図ることができる。
第１実施形態に係る積層セラミックコンデンサの構成例を示す斜視図である。 図１の積層セラミックコンデンサを長さ方向に切断した断面図である。 図２Ａの積層セラミックコンデンサの一部を拡大して示す断面図である。 図１の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャートである。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第３実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。 第４実施形態に係るセラミック電子部品の構成例を示す斜視図である。 実施例に係る素体の上面のイオンミリング前の下地層の表面粗さの評価領域の一例を示す平面図である。 実施例に係る素体の上面の下地層のイオンミリング後の表面粗さの評価領域の一例を示す平面図である。 実施例に係る素体の上面のイオンミリング前の下地層の表面粗さの評価領域のその他の例を示す平面図である。 実施例に係る素体の上面の下地層のイオンミリング後の表面粗さの評価領域のその他の例を示す平面図である。 実施例に係る積層セラミックコンデンサの素体の端部領域の表面粗さの観察例を示す平面図である。 実施例に係る積層セラミックコンデンサの素体の中間領域の表面粗さの観察例を示す平面図である。
以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件（使用条件、使用環境等）によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。
（第１実施形態）
図１は、第１実施形態に係る積層セラミックコンデンサの構成例を示す斜視図、図２Ａは、図１の積層セラミックコンデンサを長さ方向に切断した断面図、図２Ｂは、図２Ａの積層セラミックコンデンサの一部を拡大して示す断面図、図２Ｃは、図１の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図である。なお、本実施形態では、セラミック電子部品として積層セラミックコンデンサを例にとった。
図１および図２Ａから図２Ｃにおいて、積層セラミックコンデンサ１Ａは、素体２および外部電極６Ａ、６Ｂを備える。素体２は、積層体２Ａ、下カバー層５Ａおよび上カバー層５Ｂを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。
積層体２Ａの下層には下カバー層５Ａが設けられ、積層体２Ａの上層には上カバー層５Ｂが設けられている。内部電極層３Ａ、３Ｂは、誘電体層４を介して交互に積層されている。なお、図１および図２Ａから図２Ｃでは、内部電極層３Ａ、３Ｂが合計で６層分だけ積層された例を示したが、内部電極層３Ａ、３Ｂの積層数は、特に限定されない。このとき、素体２および積層体２Ａの形状は、略直方体形状とすることができる。なお、以下の説明では、素体２の側面が互いに対向する方向を長さ方向ＤＬ、素体２の前後面が互いに対向する方向を幅方向ＤＷ、素体２の上下面が互いに対向する方向を積層方向（高さ方向）ＤＳと言うことがある。このとき、素体２の側面（第３面）には、素体２の４つの面（下面（第１面）、上面（第２面）、前面（第４面）および後面（第５面））が垂直に接続する。この場合、第１面と第２面は対向し、第４面と第５面は対向する。
素体２は、素体２の稜線に沿って面取りされる。このとき、素体２の下面側と側面側の間の角部が面取された面取り位置には、曲面ＲＤ（第１曲面）が設けられる。また、素体２の下面側と対向する上面側と側面側の間の角部が面取された面取り位置には、曲面ＲＵ（第２曲面）が設けられる。ここで、素体２の下面側の角部の曲面ＲＤの形状と、素体２の上面側の角部の曲面ＲＵの形状は、互いに異なる。このとき、素体２の上面側の角部の曲面ＲＵの曲率半径ＣＵは、素体２の下面側の角部の曲面ＲＤの曲率半径ＣＤと異なってもよい。素体２の上面側の角部の曲面ＲＵの曲率半径ＣＵは、１０μｍ以上であるのが好ましい。なお、ここで言う曲率半径ＣＤ、ＣＵは、長さ方向ＤＬに沿って素体２を垂直の切断したときの素体２の断面の角部の曲面ＲＤ、ＲＵの曲率半径を指す。
外部電極６Ａ、６Ｂは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。ここで、各外部電極６Ａ、６Ｂは、素体２の上面から離れた位置に形成される。この場合、各外部電極６Ａ、６Ｂは、素体２の上面側より低い位置に形成される。このとき、各外部電極６Ａ、６Ｂは、素体２の下面側から曲面ＲＤを介して下面に垂直に接続する側面にかけて連続的に形成され、素体２の上面側には形成されない。また、各外部電極６Ａ、６Ｂは、素体２の下面および側面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。また、素体２の上面側において、各外部電極６Ａ、６Ｂの境界は、素体２の曲面ＲＵ上に位置する。素体２の下面側において、素体２の曲面ＲＤは各外部電極６Ａ、６Ｂで覆われる。なお、各外部電極６Ａ、６Ｂの厚みは、例えば、１０～４０μｍである。
ここで、素体２の上面側より低い位置に各外部電極６Ａ、６Ｂを形成することにより、内部電極層３Ａ、３Ｂの積層数を減少させることなく、積層セラミックコンデンサ１Ａを低背化することができ、積層セラミックコンデンサ１Ａの容量を低下させることなく、ＬＳＣ実装を実現することができる。
長さ方向ＤＬにおいて、内部電極層３Ａ、３Ｂは、積層体２Ａ内で異なる位置に交互に配置されている。このとき、内部電極層３Ａは、内部電極層３Ｂに対して素体２の一方の側面側に配置し、内部電極層３Ｂは、内部電極層３Ａに対して素体２の他方の側面側に配置することができる。そして、内部電極層３Ａの端部は、素体２の長さ方向ＤＬの一方の側面側で誘電体層４の端部に引き出され、外部電極６Ａに接続される。内部電極層３Ｂの端部は、素体２の長さ方向ＤＬの他方の側面側で誘電体層４の端部に引き出され、外部電極６Ｂに接続される。
一方、素体２の幅方向ＤＷにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。
なお、内部電極層３Ａ、３Ｂおよび誘電体層４の積層方向ＤＳの厚みはそれぞれ、０．０５μｍ～５μｍの範囲内とすることができ、例えば、０．３μｍである。内部電極層３Ａ、３Ｂの材料は、例えば、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）およびＷ（タングステン）などの金属から選択することができ、これらの金属を含む合金であってもよい。
誘電体層４の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、５０ａｔ％以上の割合で含まれていればよい。誘電体層４のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。
下カバー層５Ａおよび上カバー層５Ｂの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層５Ａおよび上カバー層５Ｂのセラミック材料の主成分は、誘電体層４のセラミック材料の主成分と同一であってもよい。
下カバー層５Ａおよび上カバー層５Ｂの厚みＴＡ、ＴＢはそれぞれ、５μｍ以上３０μｍ以下であるのが好ましい。下カバー層５Ａおよび上カバー層５Ｂの厚みＴＡ、ＴＢをそれぞれ５μｍ以上とすることにより、積層セラミックコンデンサ１Ａの製造時および実装時に加わる衝撃から内部電極層３Ａ、３Ｂおよび誘電体層４を保護することができる。下カバー層５Ａおよび上カバー層５Ｂの厚みＴＡ、ＴＢをそれぞれ３０μｍ以下とすることにより、内部電極層３Ａ、３Ｂおよび誘電体層４の積層数の低下を抑制しつつ、積層セラミックコンデンサ１Ａの低背化を図ることができ、積層セラミックコンデンサ１Ａの容量の低下を抑制しつつ、積層セラミックコンデンサ１ＡのＬＳＣ実装を可能とすることができる。
また、下カバー層５Ａおよび上カバー層５Ｂの厚みＴＡ、ＴＢはそれぞれ、素体２の下面側の角部の曲面ＲＤの曲率半径ＣＤより大きくすることができる。これにより、素体２の角部に曲面を形成するために、素体２の面取りを実施した場合においても、内部電極層３Ａ、３Ｂにダメージが及ぶのを防止することができ、内部電極層３Ａ、３Ｂと誘電体層４との間の剥離を防止することができる。
素体２の上面は、端部領域Ｓ１Ａ、Ｓ１Ｂおよび中間領域Ｓ２を備える。端部領域Ｓ１Ａ、Ｓ１Ｂは、素体２の長さ方向ＤＬにおける素体２の上面の２つの端部側に離れて位置する領域である。端部領域Ｓ１Ａ、Ｓ１Ｂは、素体２の下面側の下地層７と対向する位置に設けることができる。端部領域Ｓ１Ａ、Ｓ１Ｂは、素体２の上面側の下地層７を除去することで形成される。中間領域Ｓ２は、素体２の上面側において端部領域Ｓ１Ａ、Ｓ１Ｂの間に位置する領域である。中間領域Ｓ２は、素体２の上面側の下地層７が形成されない領域である。
端部領域Ｓ１Ａ、Ｓ１Ｂの素体２の表面粗さは、中間領域Ｓ２の素体２の表面粗さより大きい。素体２の表面粗さは、例えば、算術平均粗さＳａで定義することができる。端部領域Ｓ１Ａ、Ｓ１Ｂの表面粗さは、中間領域Ｓ２の表面粗さの２倍以上５倍以下であるのが好ましい。また、端部領域Ｓ１Ａ、Ｓ１Ｂの表面粗さＳａは、０．２５μｍ以上０．８μｍ以下、中間領域Ｓ２の表面粗さＳａは、０．０５μｍ以上０．３μｍ以下であるのが好ましい。
また、中間領域Ｓ２の表面粗さは、素体２の下面側の下面領域Ｓ３の表面粗さよりも大きい。下面領域Ｓ３は、素体２の下面上の下地層７の間の領域である。中間領域Ｓ２は、素体２の上面側の下地層７を除去するときにイオン衝撃を受ける。下面領域Ｓ３は、素体２の上面側の下地層７を除去するときにイオン衝撃を受けない。ここで、中間領域Ｓ２の表面粗さは、下面領域Ｓ３の表面粗さの２倍以上であるのが好ましい。
このとき、端部領域Ｓ１Ａ、Ｓ１Ｂおよび中間領域Ｓ２の表面粗さは、下面領域Ｓ３の表面粗さより大きくすることができる。これにより、積層セラミックコンデンサ１Ａを樹脂封止したときの素体２の上面と樹脂との密着性を向上させることができる。このため、積層セラミックコンデンサ１Ａの上面と樹脂との間に水分が侵入可能な隙間ができるのを防止することができ、樹脂封止された積層セラミックコンデンサ１Ａの信頼性を向上させることができる。
なお、中間領域Ｓ２の素体２の厚みＴ２は、端部領域Ｓ１Ａ、Ｓ１Ｂの素体２の厚みＴ１よりも小さくてもよい。このとき、端部領域Ｓ１Ａ、Ｓ１Ｂの素体２の厚みＴ１と中間領域Ｓ２の素体２の厚みＴ２との差は、２．２μｍ以上５．３μｍ以下であるのが好ましい。
各外部電極６Ａ、６Ｂは、素体２上に形成された下地層７と、下地層７上に形成されためっき層９を備える。下地層７は、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、下地層７は、素体２の下面側から曲面ＲＤを介して側面にかけて連続的に形成され、素体２の上面側には形成されない。素体２上に形成される下地層７の位置は、下地層７を覆うめっき層９が素体２の上面から突出しないように設定される。例えば、素体２の側面上における下地層７の境界の位置は、素体２の上面からめっき層９の厚みＴＭと同等以上だけ低くすることができる。また、素体２の側面上における下地層７の端部には、曲面７Ｒが設けられる。なお、下地層７は、素体２の下面側から前面側および後面側にかけて連続的に形成されてもよい。
下地層７の厚みＤ１は、３μｍ以上６μｍ以下であるのが好ましい。下地層７の厚みＤ１を３μｍ以上とすることにより、素体２の曲面ＲＤが覆われるように素体２の下面側から側面にかけて下地層７を連続的に安定して形成することができる。下地層７の厚みＤ１を６μｍ以下とすることにより、素体２の上面側の下地層７の除去の効率化を図ることができる。
下地層７の導電性材料として用いられる金属は、例えば、Ｃｕ、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎ（錫）から選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層７は、金属が混在された共材を含んでもよい。共材は、下地層７中に島状に混在することで素体２と下地層７との間の熱膨張率の差を低減し、下地層７にかかる応力を緩和することができる。共材は、例えば、誘電体層４の主成分であるセラミック成分である。下地層７は、ガラス成分を含んでいてもよい。ガラス成分は、下地層７に混在することで下地層７を緻密化することができる。このガラス成分は、例えば、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｚｎ、Ａｌ、Ｓｉ（ケイ素）またはＢ（ホウ素）などの酸化物である。
下地層７は、素体２に含まれる金属成分を含んでいてもよい。この金属成分は、例えば、Ｍｇ（Ｎｉ、Ｃｒ、Ｓｒ、Ａｌ、Ｎａ、Ｆｅが微量含まれていてもよい）である。このとき、下地層７は、下地層７の導電性材料として用いられる金属と素体２に含まれる金属と酸素との化合物として、例えば、Ｍｇ、ＮｉおよびＯを含む化合物を含むことができる。
ここで、下地層７は、誘電体材料を含む塗布膜の焼成体で構成するのが好ましい。これにより、素体２と下地層７との密着性を確保しつつ、下地層７の厚膜化を図ることが可能となり、各外部電極６Ａ、６Ｂの強度を確保しつつ、内部電極層３Ａ、３Ｂとの導通性を確保することができる。
めっき層９は、下地層７を覆うように外部電極６Ａ、６Ｂごとに連続的に形成され、素体２の上面側には形成されない。このとき、素体２の上面側において、めっき層９の境界は、素体２の曲面ＲＵ上に位置することができる。また、素体２の下面側において、めっき層９の境界は、素体２の下面上に位置することができる。
めっき層９の材料は、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｚｎ、Ｓｎなどの金属またはこれらの２以上の合金を主成分とする。めっき層９は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層９は、例えば、下地層７上に形成されたＣｕめっき層と、Ｃｕめっき層上に形成されたＮｉめっき層と、Ｎｉめっき層上に形成されたＳｎめっき層の３層構造とすることができる。Ｃｕめっき層は、下地層７へのめっき層９の密着性を向上させることができる。Ｎｉめっき層は、はんだ付け時の各外部電極６Ａ、６Ｂの耐熱性を向上させることができる。Ｓｎめっき層は、めっき層９に対するはんだの濡れ性を向上させることができる。
めっき層９は、下地層７を介して内部電極層３Ａ、３Ｂと導通する。また、めっき層９は、はんだを介して実装基板の端子と導通する。各外部電極６Ａ、６Ｂの強度を確保し、下地層７および実装基板の端子との導通の確実性を確保するために、めっき層９の厚みＴＭは、１０μｍ以上であるのが好ましい。また、めっき層９が素体２の上面から突出するのを防止するために、めっき層９の厚みＴＭは、ＣＵ－ＴＭ＞０という関係を満たすのが好ましい。
なお、積層セラミックコンデンサ１Ａの外形サイズは、一例として、長さ＞幅＞高さであってもよく、または長さ＞幅＝高さであってもよい。このとき、積層セラミックコンデンサ１Ａの低背化を図るため、積層セラミックコンデンサ１Ａの高さは、１５０μｍ以下であることが好ましい。積層セラミックコンデンサ１Ａの高さは、外部電極６Ａ、６Ｂの下面から素体２の上面までの積層セラミックコンデンサ１Ａの厚みに等しい。
積層セラミックコンデンサ１Ａの高さを１５０μｍ以下とすることにより、積層セラミックコンデンサ１Ａの高さを、はんだボールの径よりも小さくすることができる。このため、実装基板のはんだボールの形成面側に積層セラミックコンデンサ１Ａを実装しつつ、そのはんだボールを介してマザーボート上に実装基板を搭載することができる。この結果、実装基板上に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができ、半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となるとともに、半導体チップの実装面側の実装面積を増大させることができる。これにより、半導体チップの実装密度を向上させつつ、半導体チップに加わるノイズを効果的に除去することが可能となる。
なお、図１および図２Ａでは、下地層７が最上層の内部電極３Ａを覆っている例を示したが、はんだ層９のみが最上層の内部電極３Ａを覆っていてもよい。
図３は、第１実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャート、図４Ａから図４Ｋは、第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。なお、図４Ｃから図４Ｋでは、誘電体層４を介して内部電極層３Ａ、３Ｂが交互に３層分だけ積層される場合を例にとった。
図３のＳ１において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合して泥状のスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、Ｙ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫまたはＳｉの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤、例えば、エタノールまたはトルエンである。
次に、図３のＳ２および図４Ａに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート２４を作製する。キャリアフィルムは、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。
次に、図３のＳ３および図４Ｂに示すように、複数枚のグリーンシートのうち内部電極層３Ａ、３Ｂを形成する層のグリーンシート２４に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン２３を形成する。このとき、１枚のグリーンシート２４には、グリーンシート２４の長手方向に分離された複数の内部電極パターン２３を形成することができる。内部電極用導電ペーストは、内部電極層３Ａ、３Ｂの材料として用いられる金属の粉末を含む。例えば、内部電極層３Ａ、３Ｂの材料として用いられる金属がＮｉの場合、内部電極用導電ペーストは、Ｎｉの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層４の主成分であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。
次に、図３のＳ４および図４Ｃに示すように、内部電極パターン２３が形成されたグリーンシート２４と、内部電極パターン２３が形成されていない外層用のグリーンシート２５Ａ、２５Ｂを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。外層用のグリーンシート２５Ａ、２５Ｂの厚みは、内部電極パターン２３が形成されたグリーンシート２４の厚みより大きい。このとき、積層方向に隣接するグリーンシート２４の内部電極パターン２３Ａ、２３Ｂが、グリーンシート２４の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ａ、２３Ｂが積層方向に交互に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分とができるようにする。
次に、図３のＳ５および図４Ｄに示すように、図３のＳ４の成型工程で得られた積層ブロックをプレスし、グリーンシート２４、２５Ａ、２５Ｂを圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを樹脂フィルムで挟み、静水圧プレスする方法などを用いることができる。
次に、図３のＳ６および図４Ｅに示すように、プレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。
このとき、図４Ｆに示すように、個片化された素体２´´には、誘電体層４を介して交互に積層された内部電極層３Ａ、３Ｂが形成されるとともに、最下層および最上層にカバー層５Ａ、５Ｂが形成される。内部電極層３Ａは、素体２´´の一方の側面で誘電体層４の表面から引き出され、内部電極層３Ｂは、素体２´´の他方の側面で誘電体層４の表面から引き出される。なお、図４Ｆでは、図４Ｅの個片化された１つの素体を長さ方向に拡大して示した。
次に、図３のＳ７に示すように、図３のＳ６で個片化された素体２´´に含まれるバインダを除去する。バインダの除去では、例えば、約３５０℃のＮ２雰囲気中で素体２´´を加熱する。
次に、図３のＳ８および図４Ｇに示すように、素体２´´の面取りを行うことにより、素体２´´の下面側および上面側の角部に曲面ＲＤが設けられた素体２´を形成する。素体２´´の面取りは、例えば、バレル研磨を用いることができる。このとき、素体２´の下面側および上面側の角部の曲面ＲＤの曲率半径ＣＤは互いに等しくなる。
次に、図３のＳ９に示すように、図３のＳ８で面取りされた素体２´の両側面と、各側面の周面の４つの面（上面、下面、前面および後面）に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストの塗布には、例えば、ディッピング法を用いることができる。下地層用導電ペーストは、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＮｉの場合、下地層用導電ペーストは、Ｎｉの粉末またはフィラーを含む。また、下地層用導電ペーストは、共材として、例えば、誘電体層４の主成分であるセラミック成分を含む。例えば、下地層用導電ペーストには、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子（例えば、Ｄ５０粒子径で０．８μｍ～４μｍ）が混入される。また、下地層用導電ペーストは、バインダと、溶剤とを含む。このとき、素体２´に塗布された下地層用導電ペーストの厚みは、下地層用導電ペーストの端部を除いて均一化することができる。なお、積層セラミックコンデンサ１Ａの実装時のはんだ等の導電材料との密着性を改善するための電極面積拡大を目的として、下地層用導電ペーストをディッピング法で塗布した後、下地層用導電ペーストに重ねて、スパッタ等の手法で第２下地層用導電膜を形成してもよい。第２下地層用導電膜の材料は、例えば、ＣｕまたはＮｉなどである。
次に、図３のＳ１０および図４Ｈに示すように、図３のＳ９で下地層用導電ペーストが塗布された素体２´を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化するとともに、素体２´に一体化された下地層７を形成する。素体２´および下地層用導電ペーストの焼成は、例えば、焼成炉にて１０００～１４００℃で１０分～２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。
次に、図３のＳ１１および図４Ｉに示すように、素体２´の上面側の下地層７へのイオン衝撃に基づいて、素体２´の上面側の下地層７を選択的に除去するとともに、素体２´の上面側の角部の曲面ＲＤ上の下地層７を後退させる。ここで、素体２´の曲面ＲＤの曲率半径ＣＤと同等以上だけ素体２´の上面から下地層７の境界の位置を低くしてもよい。例えば、素体２´の上面側の下地層７が除去されるまでのイオンミリング時間を調整することにより、素体２´の曲面ＲＤの曲率半径ＣＤと同等分だけ下地層７の境界の位置を低くすることができる。このとき、素体２´の上面側の角部の曲面ＲＤにもイオン衝撃が加わることで、素体２´の上面側の角部の曲面ＲＤの形状が変化した曲面ＲＵを有する素体２が形成される。
ここで、素体２´の上面側の角部に曲面ＲＤを形成することにより、素体２´の上面側の下地層７にイオン衝撃を与える際に、曲面ＲＤ上の下地層７にも効果的にイオン衝撃を及ぼすことができ、下地層７の境界の位置を効率よく低くすることができる。
下地層７へイオン衝撃を与える方法は、イオンミリングであってもよいし、異方性ドライエッチングであってもよい。なお、素体２の上面側の下地層７の間の領域にイオン衝撃が加わるのを防止するため、素体２の上面側の下地層７の間の領域をマスクで覆った状態でイオン衝撃を与えるようにしてもよい。このマスクは、素体２の上面側の下地層７の間の上方に離間して設置されたハードマスクであってもよいし、素体２の上面側の下地層７の間に塗布されたレジスト膜であってもよい。また、素体２の上面側の下地層７の除去は、下地層用導電ペーストが塗布された素体２の焼成後に実施してもよいが、下地層用導電ペーストが塗布された素体２の焼成前に実施してもよい。
なお、図４Ｊに示すように、素体２´の上面側の下地層７を選択的に除去する際に、素体２の上面側の下地層７の間の領域が厚みＴ３だけ除去された素体２Ｂを形成するようにしてもよい。誘電体層４にチタン酸バリウム、下地層７に共材を含むＮｉなどを用いた場合、厚みＴ３は、焼成前に下地層７を除去すれば１／１．１２×Ｄ１、焼成後に下地層７を除去すれば１／１．３２×Ｄ１程度である。このため、焼成後の下地層７を除去する方が素体２´の削れる量が小さく、積層セラミックコンデンサ１Ａの強度に与える影響が小さい。下地層７の厚みＤ１が３μｍ以上６μｍ以下の場合、厚みＴ３は、２．２μｍ以上５．３μｍ以下であり、小さいほど積層体２Ａと内部電極層３Ａ、３Ｂの積層体２Ａの厚みが確保され、積層セラミックコンデンサ１Ａの強度に与える影響が小さくなる。
次に、図３のＳ１２および図４Ｋに示すように、下地層７上にめっき層９を形成する。めっき層９の形成では、例えば、Ｃｕめっき、ＮｉめっきおよびＳｎめっきを順次行うことができる。このとき、下地層７が形成された素体２を、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層９を形成することができる。このとき、めっき層９は、素体２の上面から突出しないようにして下地層７を覆うことができる。
（第２実施形態）
図５Ａから図５Ｃは、第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。なお、本実施形態では、図５Ｃの素体２Ｃの厚みは、図４Ｋの素体２の厚みより小さい。このとき、図５Ｃの素体２Ｃの厚みは、５０μｍ以下に設定することができる。
本実施形態においても、図３のＳ１～Ｓ９と同様に処理する。このとき、図３のＳ９において、素体２Ｃ´の両側面と、各側面の周面の４つの面（上面、下面、前面および後面）に下地層用導電ペーストを塗布すると、下地層用導電ペーストは、その表面張力によって、素体２Ｃ´の平坦面の形状に追従するが、素体２Ｃ´の曲面ＲＤの形状には追従できず、曲面ＲＤの位置での厚みが薄くなる。
次に、図３のＳ１０および図５Ａに示すように、図３のＳ９で下地層用導電ペーストが塗布された素体２Ｃ´を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化するとともに、素体２Ｃ´に一体化された下地層７Ｃを形成する。このとき、図３のＳ９で塗布された下地層用導電ペーストの形状が反映されることで、素体２Ｃ´の曲面ＲＤ上の下地層７Ｃの厚みＤ１´は、素体２Ｃ´の平坦面上の下地層７Ｃの厚みＤ１より小さくなる。
次に、図３のＳ１１および図５Ｂに示すように、素体２Ｃ´の上面側の下地層７Ｃへのイオン衝撃に基づいて、素体２Ｃ´の上面側の下地層７Ｃを選択的に除去するとともに、素体２Ｃ´の上面側の角部の曲面ＲＤ上の下地層７Ｃを後退させる。ここで、素体２Ｃ´の曲面ＲＤの曲率半径ＣＤと同等以上だけ素体２Ｃ´の上面から下地層７Ｃの境界の位置を低くしてもよい。
このとき、素体２Ｃ´の上面側の角部の曲面ＲＤにもイオン衝撃が加わることで、素体２Ｃ´の上面側の角部の曲面ＲＤの形状が変化した素体２Ｃが形成される。この素体２Ｃの上面側の角部の曲面ＲＥの形状は、素体２Ｃの下面側の角部の曲面ＲＤの形状と異なる。この場合、素体２Ｃの上面側の角部の曲面ＲＥの曲率半径ＣＥは、素体２Ｃの下面側の角部の曲面ＲＤの曲率半径ＣＤと異なっていてもよい。このとき、素体２Ｃの上面からの下地層７Ｃの境界の位置は、素体２Ｃの上面からＣＥ＋Ｄ１－Ｄ１´だけ低くてもよい。また、素体２Ｃの上面側の角部の曲面ＲＥは変曲点を有してもよい。曲面ＲＥの変曲点は、素体２Ｃ´の上面の下地層７Ｃを除去する前の下地層７Ｃの厚みがＤ１´の位置に形成されてもよい。
ここで、素体２Ｃ´の曲面ＲＤ上の下地層７Ｃの厚みＤ１´を素体２Ｃ´の平坦面上の下地層７Ｃの厚みＤ１より小さくすることにより、素体２Ｃ´の上面側の下地層７Ｃを除去する際に、曲面ＲＤ上の下地層７Ｃを効率よく除去することができる。
次に、図３のＳ１２および図５Ｃに示すように、下地層７Ｃ上にめっき層９Ｃを形成する。これにより、素体２Ｃの側面に外部電極６Ａ´、６Ｂ´が設けられた積層セラミックコンデンサ１Ｃが形成される。めっき層９Ｃの形成では、例えば、Ｃｕめっき、ＮｉめっきおよびＳｎめっきを順次行うことができる。このとき、下地層７Ｃが形成された素体２Ｃを、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層９Ｃを形成することができる。このとき、めっき層９Ｃは、素体２Ｃの上面から突出しないようにして下地層７Ｃを覆うことができる。ここで、めっき層９Ｃの厚みＴＭは、ＣＥ＋Ｄ１－Ｄ１´－ＴＭ＞０という条件を満たすことが好ましい。これにより、外部電極６Ａ´、６Ｂ´が素体２Ｃの上面側に突出しないようにすることができ、積層セラミックコンデンサ１Ｃの低背化を図ることができる。
（第３実施形態）
図６は、第３実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図６において、実装基板４１の裏面側には、ランド電極４２Ａ、４２Ｂ、４４Ａ、４４Ｂが形成されている。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂのめっき層９にそれぞれ付着されたはんだ層４３Ａ、４３Ｂを介してランド電極４２Ａ、４２Ｂに接続される。このとき、各はんだ層４３Ａ、４３Ｂは、素体２の上面から離れた状態で各外部電極６Ａ、６Ｂの側面へ濡れ上がる。このとき、各はんだ層４３Ａ、４３Ｂは、素体２の上面よりも低い位置に保たれる。実装基板４１の裏面側のランド電極４４Ａ、４４Ｂ上には、はんだボール４７Ａ、４７Ｂが形成される。
一方、実装基板４１の表面側には、不図示の半導体チップが実装される。この半導体チップは、マイクロプロセッサであってもよいし、半導体メモリであってもよいし、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）であってもよいし、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））であってもよい。
実装基板４５の裏面側には、ランド電極４６Ａ、４６Ｂが形成されている。実装基板４１、４５は、はんだボール４７Ａ、４７Ｂを介して互いに接続される。実装基板４５は、実装基板４１が実装されるマザーボードとして用いることができる。
実装基板４１、４５の間は、はんだボール４７Ａ、４７Ｂを介して一定の間隔に維持される。このとき、実装基板４１、４５の間には、積層セラミックコンデンサ１Ａを封止する樹脂４８が設けられる。この樹脂４８は、例えば、エポキシ樹脂である。この樹脂４８は、はんだボール４７Ａ、４７Ｂを介して実装基板４１、４５が互いに接続された後、実装基板４１、４５の間に注入し、硬化させてもよい。このとき、樹脂４８は、積層セラミックコンデンサ１Ａ、はんだ層４３Ａ、４３Ｂおよびはんだボール４７Ａ、４７Ｂを覆い、素体２の上面に密着する。
ここで、素体２の上面の表面粗さを素体２の下面の表面粗さより大きくすることにより、素体２の上面と樹脂４８との密着性を向上させることができる。このため、素体２の上面と樹脂４８との間に水分が侵入可能な隙間ができるのを防止することができ、樹脂４８で封止された積層セラミックコンデンサ１Ａの信頼性を向上させることができる。
また、実装基板４１の裏面側に積層セラミックコンデンサ１Ａを実装することにより、実装基板４１の表面側に実装される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。このため、実装基板４１の表面側に実装される半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となり、半導体チップに加わるノイズを効果的に除去することが可能となる。
また、積層セラミックコンデンサ１Ａの高さを１５０μｍ以下とすることにより、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ａを収容することができ、実装基板４１の表面側に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。
また、素体２の上面の下地層７を除去するとともに、めっき層９の厚みと同等以上だけ素体２の側面の下地層７を後退させることにより、素体２の上面にめっき層９が形成されるのを防止することができる。このため、はんだ層４３Ａ、４３Ｂがめっき層９を介して積層セラミックコンデンサ１Ａの上面に這い上がるのを抑制することが可能となり、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ａを実装することが可能となる。
（第４実施形態）
図７は、第４実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図７では、セラミック電子部品としてチップインダクタを例にとった。
図７において、チップインダクタ６１は、素体６２および外部電極６６Ａ、６６Ｂを備える。素体６２は、コイルパターン６３、内部電極層６３Ａ、６３Ｂおよび磁性体材料６４を備える。磁性体材料６４は、内部電極層６３Ａ、６３Ｂを絶縁する誘電体としても用いられる。素体６２の形状は、略直方体形状とすることができる。外部電極６６Ａ、６６Ｂは、素体６２上に形成された下地層と、下地層上に形成されためっき層を備える。下地層は、金属が混在された共材を含んでもよい。共材は、例えば、磁性体材料６４の主成分であるフェライト成分である。
素体６２は、素体６２の稜線に沿って面取りされる。このとき、素体６２の下面側と側面側の間の角部には、曲面ＲＤＩが設けられる。また、素体６２の下面側と対向する上面側と側面側の間の角部には、曲面ＲＵＩが設けられる。ここで、素体６２の下面側の角部の曲面ＲＤＩの形状と、素体６２の上面側の角部の曲面ＲＵＩの形状は、互いに異なる。このとき、素体６２の上面側の角部の曲面ＲＵＩの曲率半径は、素体６２の下面側の角部の曲面ＲＤＩの曲率半径と異なってもよい。
また、素体６２の上面は、端部領域Ｓ４Ａ、Ｓ４Ｂおよび中間領域Ｓ５を備える。端部領域Ｓ５Ａ、Ｓ５Ｂは、素体６２の長さ方向ＤＬにおける素体６２の上面の端部に位置する領域である。端部領域Ｓ４Ａ、Ｓ４Ｂは、素体６２の下面側の外部電極６６Ａ、６６Ｂの下地層と対向する位置に設けることができる。端部領域Ｓ４Ａ、Ｓ４Ｂは、素体６２の上面側の外部電極６６Ａ、６６Ｂの下地層を除去することで形成される。中間領域Ｓ５は、端部領域Ｓ４Ａ、Ｓ４Ｂの間に位置する領域である。
端部領域Ｓ４Ａ、Ｓ４Ｂの素体６２の表面粗さは、中間領域Ｓ５の素体６２の表面粗さより大きい。中間領域Ｓ５の表面粗さは、素体６２の下面側の下面領域Ｓ６の表面粗さよりも大きい。下面領域Ｓ６は、素体６２の下面上の外部電極６６Ａ、６６Ｂの下地層の間の領域である。中間領域Ｓ５は、素体６２の上面側の下地層を除去するときにイオン衝撃を受ける。下面領域Ｓ６は、素体６２の上面側の下地層を除去するときにイオン衝撃を受けない。
コイルパターン６３および内部電極層６３Ａ、６３Ｂは、磁性体材料６４にて覆われている。ただし、内部電極層６３Ａの端部は、素体６２の一方の側面側で磁性体材料６４から引き出され、外部電極６６Ａに接続される。内部電極層６３Ｂの端部は、素体６２の他方の側面側で磁性体材料６４から引き出され、外部電極６６Ｂに接続される。
コイルパターン６３および内部電極層６３Ａ、６３Ｂの材料は、例えば、Ｃｕ、Ｎｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、ＴａおよびＷなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料６４は、例えば、フェライトである。
外部電極６６Ａ、６６Ｂは、素体６２の長さ方向ＤＬに互いに分離された状態で素体６２の互いに対向する側面に位置する。各外部電極６６Ａ、６６Ｂは、素体６２の各側面から前後面および下面にかけて形成されている。ここで、各外部電極６６Ａ、６６Ｂは、素体６２の上面から離れた位置に形成される。この場合、各外部電極６６Ａ、６６Ｂは、素体６２の上面側より低い位置に形成される。このとき、各外部電極６６Ａ、６６Ｂは、素体６２の下面側から曲面ＲＤＩを介して下面に垂直に接続する側面にかけて連続的に形成され、素体６２の上面側には形成されない。各外部電極６６Ａ、６６Ｂは、素体６２の下面および側面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。また、素体６２の上面側において、各外部電極６６Ａ、６６Ｂの境界は、素体６２の曲面ＲＵＩ上に位置する。素体６２の下面側において、素体６２の曲面ＲＤＩは各外部電極６６Ａ、６６Ｂで覆われる。各外部電極６６Ａ、６６Ｂの厚みは、例えば、１０～４０μｍである。
なお、チップインダクタ６１の外形サイズは、一例として、長さ＞幅＞高さであってもよく、または長さ＞幅＝高さであってもよい。このとき、チップインダクタ６１の低背化を図るため、チップインダクタ６１の高さは、１５０μｍ以下であることが好ましい。
（実施例）
実施例として、図５Ｃの素体２Ｃの厚みＴ１が５０μｍである背積層セラミックコンデンサ１Ｃを作製した。このとき、下カバー層５Ａおよび上カバー層５Ｂの厚みはそれぞれ１０μｍとした。ここで、図５Ａの素体２Ｃ´には、バレル研磨によって曲率半径ＣＤが４μｍの曲面ＲＤを形成した。そして、ディッピング法によって素体２Ｃ´の両側面と、各側面の周面の４つの面（上面、下面、前面および後面）に下地層用導電ペーストを塗布し焼成することで、素体２Ｃ´に一体化された下地層７Ｃを形成した。
下地層７Ｃの厚みＤ１は、素体２Ｃ´の両側面と、各側面の周面の４つの面に下地層用導電ペーストが十分濡れ広がり、かつイオン衝撃によって下地層７Ｃが効率よく除去できるように３μｍとした。
素体２Ｃの厚みが５０μｍ以下の場合、表面張力によって下地層用導電ペーストは素体２Ｃ´の両側面と、各側面の周面の４つの面に優先して濡れ広がり、素体２Ｃ´の曲面ＲＤ上の厚みが薄くなる。本実施例では、素体２Ｃ´の両側面と、各側面の周面の４つの面上の厚みｄ１は３μｍ、素体２Ｃ´の曲面ＲＤ上の厚みｄ１´は２μｍだった。このとき、素体２Ｃ´の曲面ＲＤ上では、イオンミリングにより下地層７Ｃを効率よく除去することができる。
次に、Ａｒ（アルゴン）などを用いたイオンミリングによって素体２Ｃ´の上面の下地層７Ｃを選択的に除去した。このとき、素体２Ｃ´の上面の下地層７Ｃが厚みＤ１分だけ除去されるようにイオンミリングの処理時間を調整することで、下地層７Ｃの高さは、素体２Ｃの上面に対してＣＥ＋Ｄ１－Ｄ１’だけ低くすることができる。本実施例では、ＲＥ＝４μｍ、Ｄ１＝３μｍ、Ｄ１’＝２μｍとなり、下地層７Ｃの高さは、素体２Ｃの上面に対して５μｍだけ低くなった。なお、素体２Ｃの上面側の下地層７Ｃが除去されている場合、Ｄ１’は、素体２Ｃの下面側の下地層７Ｃで判断することができる。
素体２Ｃ´の曲面ＲＤ上の下地層７Ｃの厚みＤ１’は、素体２Ｃ´の上面の下地層７Ｃの厚みＤ１と比べて小さいため、下地層７Ｃが厚みＤ１分だけ除去されるようにイオンミリングを行うと、素体２Ｃ´の曲面ＲＤもイオンミリングされ、カバー層５Ｂの一部が除去される。このため、素体２Ｃ´の曲面ＲＤの形状が変化した曲面ＲＥが素体２Ｃの角部に形成される。
次に、めっき工程によって、下地層７Ｃ上にめっき層９Ｃを形成し、外部電極６Ａ´、６Ｂ´を形成した。このとき、外部電極６Ａ´、６Ｂ´の高さは、素体２Ｃの上面からＣＥ＋Ｄ１－Ｄ１’－ＴＭだけ低くなる。めっき層９Ｃの厚みＴＭは、外部電極６Ａ´、６Ｂ´が素体２Ｃの上面側に突出しないように、ＣＥ＋Ｄ１－Ｄ１’－ＴＭ＞０という条件を満たすのが好ましく、本実施例では、めっき層９Ｃの厚みＴＭは１μｍとした。
本実施例では、ＣＥ＝４μｍ、Ｄ１＝３μｍ、Ｄ１’＝２μｍ、ＴＭ＝１μｍなので、外部電極６Ａ´、６Ｂ´の高さは、素体２Ｃの上面から４μｍだけ低くなる。このため、外部電極６Ａ´、６Ｂ´が素体２Ｃの上面側に突出することはなく、低背化された積層セラミックコンデンサ１Ｃを製造できた。
この積層セラミックコンデンサ１Ｃについて、素体２Ｃの上面の表面粗さを評価した。
図８Ａは、実施例に係る素体の上面のイオンミリング前の下地層の表面粗さの評価領域の一例を示す平面図、図９Ａは、実施例に係る素体の上面のイオンミリング前の下地層の表面粗さの評価領域のその他の例を示す平面図、図８Ｂは、実施例に係る素体の上面の下地層のイオンミリング後の表面粗さの評価領域の一例を示す平面図、図９Ｂは、実施例に係る素体の上面の下地層のイオンミリング後の表面粗さの評価領域のその他の例を示す平面図である。なお、図８Ａおよび図８Ｂでは、評価領域のサイズは、５０μｍ×５０μｍとした。図９Ａおよび図９Ｂでは、評価領域のサイズは、素体上で可能な限り大きくした。
図８Ａにおいて、素体２Ｃ´の上面の下地層７Ｃのイオンミリング前に、下地層７Ｃ上に評価領域ＥＡ１を設定し、素体２Ｃ´の上面に評価領域ＥＡ２を設定した。このとき、評価領域ＥＡ１の表面粗さＳａは０．２８０μｍ、評価領域ＥＡ２の表面粗さＳａは０．０３８μｍだった。
また、図９Ａにおいて、素体２Ｃ´の上面の下地層７Ｃのイオンミリング前に、下地層７Ｃ上に評価領域ＥＣ１を設定し、素体２Ｃ´の上面に評価領域ＥＣ２を設定した。このとき、評価領域ＥＣ１の表面粗さＳａは０．２９３μｍ、評価領域ＥＣ２の表面粗さＳａは０．０６２μｍだった。
なお、素体２Ｃの上面のイオンミリング前の表面粗さは、素体２Ｃの上面の下地層７Ｃのイオンミリング後の素体２Ｃの下面の表面粗さとほぼ等しい。このため、実際には、素体２Ｃの上面のイオンミリング前の表面粗さは、素体２Ｃの上面の下地層７Ｃのイオンミリング後の素体２Ｃの下面の表面粗さで評価した。
次に、図８Ｂにおいて、イオンミリングにより素体２Ｃ´の上面の下地層７Ｃを除去した。このとき、下地層７Ｃが除去された素体２Ｃ上には、下地跡２Ｅが形成される。そして、素体２Ｃの下地跡２Ｅ上に評価領域ＥＢ１を設定し、下地跡２Ｅの間の素体２Ｃ上に評価領域ＥＢ２を設定した。このとき、評価領域ＥＢ１の表面粗さＳａは０．３８５μｍ、評価領域ＥＢ２の表面粗さＳａは０．０８６μｍだった。
また、図９Ｂにおいて、素体２Ｃの下地跡２Ｅ上に評価領域ＥＤ１を設定し、下地跡２Ｅの間の素体２Ｃ上に評価領域ＥＤ２を設定した。このとき、評価領域ＥＤ１の表面粗さＳａは０．３８２μｍ、評価領域ＥＤ２の表面粗さＳａは０．１０２μｍだった。
以上の結果より、評価領域のサイズによって表面粗さＳａにバラツキがあるが、下地跡２Ｅ上の表面粗さＳａは、下地跡２Ｅの間の素体２Ｃ上の表面粗さＳａの２倍以上であることが確認できた。また、素体２Ｃの上面側と下面側で表面粗さＳａに０．０４μｍ以上０．０５μｍ以下の差があることが確認できた。
なお、素体２Ｃの上面のイオンミリング前の下地層７Ｃの表面粗さは、素体２Ｃの上面の下地層７Ｃのイオンミリング後の素体２Ｃの下面の下地層７Ｃの表面粗さで評価してもよいし、素体２Ｃの上面のイオンミリング前の表面粗さは、素体２Ｃの上面の下地層７Ｃのイオンミリング後の素体２Ｃの下面の表面粗さで評価してもよい。
図１０Ａは、実施例に係る積層セラミックコンデンサの素体の端部領域の表面粗さの観察例を示す平面図、図１０Ｂは、実施例に係る積層セラミックコンデンサの素体の中間領域の表面粗さの観察例を示す平面図である。なお、素体の表面粗さの観察には、例えば、レーザ顕微鏡を用いることができる。
図１０Ａにおいて、積層セラミックコンデンサ１Ｃの素体２Ｃの上面側では、端部領域Ｚ１の表面粗さは、中間領域Ｚ２の表面粗さより粗いことが確認できた。なお、端部領域Ｚ１は、例えば、図８Ｂの評価領域ＥＢ１、中間領域Ｚ２は、例えば、図８Ｂの評価領域ＥＢ２である。
素体の表面粗さの評価には、例えば、レーザ顕微鏡による素体表面の画像を用いるようにしてもよい。素体表面の画像を用いて表面粗さを定量的に評価する場合、例えば、学習段階において、予め測定した表面粗さＳａと画像とのデータセットをニューラルネットワークに学習させた学習済モデルを生成してもよい。そして、推論段階において、その学習済モデルに画像を入力した時の表面粗さＳａを出力とすることで、素体表面の画像を用いて表面粗さを定量的に評価することができる。
１ 積層セラミックコンデンサ
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
９ めっき層

Claims (20)

  1. 内部電極層と誘電体層が積層された積層体と、前記積層体の１つの面に設けられた第１カバー層と、前記積層体の反対側の面に設けられた第２カバー層と、からなる素体であって、前記第１カバー層の表面により規定される第１面と、前記第２カバー層の表面により規定される第２面と、前記第２面上の端部側に離れて設けられた２つの端部領域と、前記端部領域の間に位置し前記端部領域よりも表面粗さが小さい中間領域とを有する素体と、
    前記第２面から離れた位置に形成され、前記内部電極と接続し金属を含む下地層と、前記下地層上に形成されためっき層とを有する外部電極とを備えるセラミック電子部品であって、
    前記第１カバー層の角部には曲面が形成されており、前記第１カバー層の厚みと前記第２カバー層の厚みは、それぞれ、前記曲面の曲率半径より大きいことを特徴とするセラミック電子部品。
  2. 前記下地層は、前記素体の第２面側を除く複数の面に形成されることを特徴とする請求項１に記載のセラミック電子部品。
  3. 前記素体上に形成される前記下地層の位置は、前記めっき層が前記素体の第２面から前記第２面の法線方向に突出しないように設定されることを特徴とする請求項１または２に記載のセラミック電子部品。
  4. 前記中間領域の位置で切断した前記素体の厚みは、前記端部領域の位置で切断した前記素体の厚みよりも小さいことを特徴とする請求項１から３のいずれか１項に記載のセラミック電子部品。
  5. 前記下地層は、前記素体の第１面側から前記第１面に垂直に接続する第３面にかけて連続的に形成され、前記第１面側の角部の位置における前記下地層の厚みは、前記素体の第１面上および第３面上の前記下地層の厚みより小さいことを特徴とする請求項１から４のいずれか１項に記載のセラミック電子部品。
  6. 前記端部領域の表面粗さは、前記中間領域の表面粗さの２倍以上５倍以下であることを特徴とする請求項１から５のいずれか１項に記載のセラミック電子部品。
  7. 前記端部領域の表面粗さＳａは、０．２５μｍ以上０．８μｍ以下、前記中間領域の表面粗さＳａは、０．０５μｍ以上０．３μｍ以下であることを特徴とする請求項１から６のいずれか１項に記載のセラミック電子部品。
  8. 前記中間領域の表面粗さは、前記素体の第１面側の表面粗さよりも大きいことを特徴とする請求項１から７のいずれか１項に記載のセラミック電子部品。
  9. 前記中間領域の表面粗さは、前記素体の第１面側の表面粗さの２倍以上であることを特徴とする請求項８に記載のセラミック電子部品。
  10. 前記下地層は、前記金属と混在する共材を含み、
    前記下地層に含まれる前記共材と、前記誘電体層の誘電体は、同一の主成分であることを特徴とする請求項１から９のいずれか１項に記載のセラミック電子部品。
  11. 前記共材は、前記誘電体を含む酸化物セラミックであることを特徴とする請求項１０に記載のセラミック電子部品。
  12. 前記下地層は、誘電体材料を含む塗布膜の焼成体であることを特徴とする請求項１から１１のいずれか１項に記載のセラミック電子部品。
  13. 前記素体の第２面から前記外部電極の下面までの厚みは、１５０μｍ以下であることを特徴とする請求項１から１２のいずれか１項に記載のセラミック電子部品。
  14. 前記下地層の厚みは、３μｍ以上６μｍ以下であることを特徴とする請求項１から１３のいずれか１項に記載のセラミック電子部品。
  15. 前記内部電極層は第１内部電極層と第２内部電極層とからなり、
    前記積層体は、前記第１内部電極層と前記第２内部電極層が前記誘電体層を介して交互に積層された積層体であり、
    前記外部電極は、前記第１面および前記第２面の双方に垂直な互いに対向する側面に分離して設けられた第１外部電極および第２外部電極とを備え、
    前記第１内部電極層は、前記第１外部電極に接続され、
    前記第２内部電極層は、前記第２外部電極に接続されていることを特徴とする請求項１から１４のいずれか１項に記載のセラミック電子部品。
  16. 前記第１カバー層は前記第１内部電極層を覆い、前記第２カバー層は前記第２内部電極層を覆い、
    前記第１カバー層の厚みと前記第２カバー層の厚みは、それぞれ、５μｍ以上３０μｍ以下であることを特徴とする請求項１５に記載のセラミック電子部品。
  17. 請求項１から１６のいずれか１項に記載のセラミック電子部品がはんだ層を介して実装された実装基板であって、
    前記はんだ層は、前記素体の第２面から離れた状態で前記外部電極の側面へ濡れ上がっていることを特徴とする実装基板。
  18. 前記実装基板上で前記セラミック電子部品を封止する樹脂と、
    前記実装基板上に形成されたはんだボールを備え、
    前記セラミック電子部品は、前記はんだボールの形成面側に実装されることを特徴とする請求項１７に記載の実装基板。
  19. 誘電体層と内部電極層が積層された積層体と、前記積層体の１つの面に設けられた第１カバー層と、前記積層体の反対側の面に設けられた第２カバー層とを備える素体を形成する工程と、
    前記素体の角部を面取りした曲面を形成する工程と、
    前記素体の側面および前記側面から前記曲面を介して垂直に接続する４つの面に外部電極の下地材料を塗布する工程と、
    前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、
    前記４つの面のうちの前記第２カバー層の表面により規定される面上の下地層を選択的に除去し、前記下地層が除去された領域の素体の表面粗さを、前記下地材料が塗布されていない領域の素体の表面粗さより大きくする工程と、
    前記下地層上にめっき層を形成する工程とを備えるセラミック電子部品の製造方法であって、
    前記第１カバー層の厚みと前記第２カバー層の厚みは、それぞれ、前記曲面を形成する工程により形成された前記第１カバー層の角部の曲面の曲率半径より大きいことを特徴とするセラミック電子部品の製造方法。
  20. 前記第２カバー層の表面により規定される面上の下地層へのイオン衝撃に基づいて、前記下地層を選択的に除去することを特徴とする請求項１９に記載のセラミック電子部品の製造方法。
    法。
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