JP7547514B2 - 半導体デバイス用パッド構造 - Google Patents

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Description

本願は、一般的に半導体メモリデバイスに関する実施形態について説明する。
一般に、半導体デバイス（例えば、半導体チップ）は、様々な入／出力（Ｉ／Ｏ）パッド構造、例えば、シグナリングパッド構造やパワー／グランド（Ｐ／Ｇ）パッド構造等、を介して外界と通信する。いくつかの例では、半導体チップは、基板上方の回路上に形成された複数の金属層を含むことができる。１つまたは複数の金属層は、基板上方の回路と導電結合されるパッド構造を形成するために使用される。パッド構造は、パッド構造を外部コンポーネント、例えば、電源、グランド、他の半導体チップ、プリント回路基板（ＰＣＢ）上の金属線等と導電結合できる、ボンディングワイヤの取り付けを容易にするために形成することができる。
本開示の態様は、半導体デバイスを提供する。半導体デバイスは、対面接合された第１のダイと第２のダイとを含む。第１のダイは、半導体部内で第１のダイの表側に形成された第１のトランジスタと、少なくとも、半導体部の外側の絶縁部内に配置されたコンタクト構造とを含む。第２のダイは、基板と、第２のダイの表側に形成された第２のトランジスタとを含む。さらに、半導体デバイスは、第１のダイの裏側に配置された第１のパッド構造を含み、第１のパッド構造は、コンタクト構造と導電結合されている。コンタクト構造の端部は、絶縁部から第１のパッド構造中に突出している。さらに、いくつかの実施形態では、半導体デバイスは、第１のダイの裏側に配置されて、半導体部と導電接続されている、接続構造を含む。
一実施形態では、接続構造と半導体部との間の界面は、半導体部の上で実質的に平坦である。いくつかの例では、半導体部上の接続構造の下端面と上端面は、ほぼ同じサイズである。
いくつかの実施形態では、コンタクト構造は、少なくとも、第１のパッド構造内の第２の金属材料と異なる、第１の金属材料を含む。一例では、第１の金属材料はタングステンを含み、第２の金属材料はアルミニウムを含む。
いくつかの例では、コンタクト構造の端部の突出に起因して、絶縁部と界面を形成する第１のパッド構造の下端面は、コンタクト構造の端部に対応する凹部を有する。
いくつかの実施形態では、第１のダイは、少なくとも、半導体部に形成されたメモリセルアレイを含み、第２のダイは、メモリセルアレイのための周辺回路を含む。第１のダイ上のコンタクト構造は、ボンディング構造を介して第２のダイ上の入／出力回路に電気結合されている。
いくつかの実施形態では、第１のダイは、コンタクト構造に電気結合されている入／出力回路を含む。
本開示の態様は、半導体デバイスを製造する方法を提供する。この方法は、第１のダイと第２のダイを対面接合するステップを含む。第１のダイは、第１の基板、第１のダイの表側の半導体部内に形成された第１のトランジスタ、および半導体部の外側の絶縁部内に配置されたコンタクト構造を含む。第２のダイは、第２の基板の表側に形成された第２のトランジスタを有する、第２の基板を含む。さらに、この方法は、第１のダイの裏側から第１の基板を除去するステップを含む。第１の基板の除去によって、第１のダイの裏側のコンタクト構造の端部が露出される。次いで、この方法は、第１のダイの裏側に、コンタクト構造と導電接続された、第１のパッド構造を形成するステップを含む。コンタクト構造の端部は、絶縁部から第１のパッド構造の内側に突出している。
いくつかの実施形態では、この方法は、第１のダイの裏側に、半導体部と導電接続されている接続構造を形成するステップをさらに含む。一実施形態では、第１の基板の除去により、第１のダイの裏側から半導体部を露出させ、また、この方法は、接続構造を形成するための層を堆積させるステップを含む。半導体部に対するこの層の界面は、半導体部にわたって、実質的に平坦である。いくつかの例では、この方法は、接続構造を形成するための層のパターン形成を含む。半導体部上の接続構造の下端面および上端面は、ほぼ同じサイズである。
いくつかの実施形態では、この方法は、少なくとも第１の金属材料を含むコンタクト構造上に、第１の金属材料と異なる第２の金属材料を堆積させるステップを含む。第１のパッド構造は、少なくとも、第２の金属材料を含む。第１の金属材料はタングステンとすることが可能であり、第２の金属材料は、一例では、アルミニウムとすることができる。
本開示の態様は、添付の図と共に読まれたときに、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従って、様々な特徴が縮尺どおりに描かれていないことに留意されたい。実際、考察を分かりやすくするために、様々な特徴の寸法が、任意に増大、または低減されることがある。
本開示のいくつかの実施形態による、半導体デバイスの断面図である。 半導体デバイスを形成するためのプロセスを概説する、フローチャートである。 いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。 いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。 いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。 いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態または実施例を提供する。構成要素および配設の具体例は、本開示を簡略化するために以下に記載される。もちろん、これらは単なる例であり、限定を意図したものではない。例えば、以下の説明における、第２の特徴の上方、またはその上、での第１の特徴の形成は、第１および第２の特徴が直接接触して形成される実施形態を含んでもよく、また、第１および第２の特徴が直接接触しないように、第１および第２の特徴の間に追加の特徴が形成される実施形態も含み得る。加えて、本開示は、種々の実施例において参照符号および／または文字を繰り返すことがある。この繰り返しは、簡略さおよび明瞭さを目的とするものであり、それ自体では、様々な実施形態間、および／または考察された構成間、の関係を指示するものではない。
さらに、空間的に相対的な用語、例えば、「下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上（ｕｐｐｅｒ）」等は、図に示されるように、ある要素または特徴と別の要素または特徴との関係を説明するための記述を容易にするために本明細書において使用されることがある。空間的に相対的な用語は、図に描かれている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図している。装置は、別の方法で配向されてもよく（９０度回転または他の方位で）、本明細書で使用される空間的に相対的な記述子も同様にそれに応じて解釈される。
本開示の態様は、対面接合された２つのダイ（例えば、第１のダイおよび第２のダイ）を備える、半導体デバイスのためのパッド構造を形成するための技術を提供する。パッド構造は、２つのダイの内の一方、例えば第１のダイ、の裏側に形成される。パッド構造を形成する技術は、第１のダイの裏側からシリコン貫通コンタクト（ＴＳＣ）を形成する必要がなく、パッド構造を形成するプロセスを簡略化する。いくつかの実施形態では、回路構成要素が、２つのダイの表側に形成される。さらに、少なくともコンタクト構造が第１ダイの表側から第１のダイの絶縁部内に形成され、このコンタクト構造は、入／出力（Ｉ／Ｏ）回路に接続される。第１のパッド構造などの、第１のダイの裏側のパッド構造の１つは、コンタクト構造と導電結合されており、コンタクト構造は、絶縁部から第１のパッド構造の内側に突出する端部を含む。いくつかの例では、第１のダイは、半導体部内に形成されたトランジスタを備える、半導体部を含む。いくつかの実施形態では、接続構造は、パッド構造で形成され、半導体部と導電結合される。一例では、接続構造は、第１のダイの裏側からのコンタクトホールベースの接点を形成することなく、半導体部と導電結合される。パッド構造および接続構造は、いくつかの例では、同じ金属層を使用して形成することができる。
本開示のいくつかの態様によれば、半導体デバイスは、２つのダイの内の一方が表側に形成されたメモリセルアレイを含み、アレイダイと呼ばれ、２つのダイの内の他方は、表側に形成された周辺回路を含み、ペリフェリダイ（ｐｅｒｉｐｈｅｒｙ ｄｉｅ）と呼ばれる、半導体メモリデバイスとすることが可能である。いくつかの例では、周辺回路は相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用して形成され、ペリフェリダイはＣＭＯＳダイとも呼ばれる。パッド構造および接続構造は、アレイダイの裏に形成することも、ペリフェリダイの裏に形成することもできる。
いくつかの実施形態では、パッド構造および接続構造は、アレイダイの裏側に形成される。アレイダイは、半導体部に形成されたメモリセルアレイを含む。次いで、一例では、半導体部と導電結合される接続構造は、メモリセルアレイのアレイ共通ソース（ＡＣＳ）に対する接続を提供するように構成することができる。
本開示のいくつかの態様によれば、２つのダイ（例えば、アレイダイおよびペリフェリダイ）は、２つのウェーハ上に別々に形成される。いくつかの実施形態では、アレイダイを含む第１のウェーハと、ペリフェリダイを含む第２のウェーハとが別々に形成される。例えば、第１のウェーハは、周辺回路による製造上の制限に妥協することなく、メモリセルアレイの密度および性能を最適化するように製造することができる。また、第２のウェーハは、メモリセルアレイによる製造上の制限に妥協することなく、周辺回路の性能を最適化するように製造することができる。いくつかの実施形態では、第１のウェーハおよび第２のウェーハは、ウェーハ間ボンディング技術を用いて対面接合することができ、したがって、第１のウェーハ上のアレイダイは、それぞれ、第２のウェーハ上のペリフェリダイと接合される。次いで、本開示で提供される技術は、２つのウェーハの内の一方の裏側にパッド構造を製造するために使用することができる。
図１は、本開示のいくつかの実施形態による、半導体メモリデバイス１００のような、半導体デバイスの断面図を示す。半導体メモリデバイス１００は、対面接合された、２つのダイを含む。パッド構造および接続構造は、本開示において提供される技法を用いて、２つのダイの内の一方の裏側に形成される。
具体的には、図１例では、半導体メモリデバイス１００は、対面接合された、アレイダイ１０２とＣＭＯＳダイ１０１とを含む。いくつかの実施形態では、半導体メモリデバイスは、複数のアレイダイと、ＣＭＯＳダイとを含むことができることに留意されたい。複数のアレイダイと、ＣＭＯＳダイとは、互いに積層して接合することができる。ＣＭＯＳダイは、それぞれ、複数のアレイダイに結合されて、それぞれのアレイダイを同様の方法で駆動することができる。
半導体デバイス１００は、任意好適なデバイスとすることができる。いくつかの例では、半導体デバイス１００は、少なくとも、対面接合された、第１のウェーハと第２のウェーハとを含む。アレイダイ１０２は、第１のウェーハ上のその他のアレイダイと共に配置され、ＣＭＯＳダイ１０１は、第２のウェーハ上にその他のＣＭＯＳダイと共に配置されている。第１のウェーハと第２のウェーハは互いに接合される、すなわち第１のウェーハ上のアレイダイは、第２のウェーハ上の対応するＣＭＯＳダイと接合される。いくつかの例では、半導体デバイス１００は、少なくとも、互いに接合されたアレイダイ１０２とＣＭＯＳダイ１０１とを有する、半導体チップである。一例では、半導体チップは、互いに接合されたウェーハから切断される。別の例では、半導体デバイス１００は、パッケージ基板上で組み立てられた、１つまたは複数の半導体チップを含む、半導体パッケージである。
アレイダイ１０２は、１つまたは複数の半導体部１０５と、半導体部１０５間の絶縁部１０６とを含む。メモリセルアレイは、半導体部１０５内に形成することができ、絶縁部は、半導体部１０５を隔離し、コンタクト構造１７０のための空間を提供することができる。ＣＭＯＳダイ１０１は、基板１０４と、基板１０４上に形成された周辺回路とを含む。簡潔にするために、（ダイまたはウェーハの）主表面をＸ－Ｙ平面と呼び、主表面に垂直な方向をＺ方向と呼ぶ。
また、図１例では、アレイダイ１０２のような２つのダイの内の一方の裏側に接続構造１２１およびパッド構造１２２～１２３が形成されている。具体的には、図１例では、パッド構造１２２～１２３は絶縁部１０６の上方にあり、パッド構造１２２～１２３の各々は、１つまたは複数のコンタクト構造１７０と導電接続させることができる。図１例では、接続構造１２１は半導体部１０５の上方にあり、半導体部１０５に導電接続されている。いくつかの例では、半導体部１０５は、メモリセルアレイ用のアレイ共通ソース（ＡＣＳ）に結合され、接続構造１２１は、メモリセルアレイのブロック用の半導体部１０５の上に配置される。いくつかの例では、接続構造１２１は、比較的低い抵抗率の金属層で形成され、接続構造１２１が半導体部１０５の比較的大きな部分をカバーする場合、接続構造１２１は、メモリセルアレイのブロックのＡＣＳを非常に小さな寄生抵抗で接続することができる。接続構造１２１は、ＡＣＳが外部ソースからＡＣＳ信号を受信するためのパッド構造として構成された部分を含むことができる。パッド構造１２２～１２３および接続構造１２１は、適切な金属材料、例えば、ボンディングワイヤの取り付けを容易にすることができる、アルミニウム等で製作される。いくつかの例では、パッド構造１２２～１２３は、チタン層１２６およびアルミニウム層１２８を含み、接続構造１２１は、ケイ化チタン層１２７およびアルミニウム層１２８を含む。
なお、図示を容易にするために、半導体メモリデバイス１００の一部の構成要素、例えばパシベーション構造等は図示されていないことに留意されたい。
なお、アレイダイ１０２は、最初に基板と半導体部１０５とを含み、基板上に絶縁部１０６が形成される。基板は、パッド構造１２２～１２３および接続構造１２１の形成前に除去される。
図２は、半導体メモリデバイス、例えば、本開示のいくつかの実施形態による半導体メモリデバイス１００等、を形成するためのプロセス２００の概要を示すフローチャートであり、図３～図６は、いくつかの実施形態によるプロセス中の半導体デバイス１００の断面図を示す。プロセス２００はＳ２０１から始まり、Ｓ２１０に進む。
Ｓ２１０において、第１のダイと第２のダイとは、対面接合される。第１のダイは、第１の基板と、第１の基板の表側に配置された半導体部と絶縁部とを含む。絶縁部は、半導体部を絶縁することができる。第１のダイは、第１のダイの表側から半導体部内に形成された第１のトランジスタも含む。さらに、第１のダイは、半導体部の外側にある絶縁部内に配置されたコンタクト構造を含む。絶縁部は、コンタクト構造を互いに絶縁するとともに、半導体部からも絶縁することができる。第２のダイは、第２のダイの表側に形成された第２のトランジスタを有する、第２の基板を含む。
いくつかの実施形態では、第１のダイは、アレイダイ１０２のようなアレイダイであり、第２のダイは、ＣＭＯＳダイ１０１のようなＣＭＯＳダイである。いくつかの例では、第１のダイをＣＭＯＳダイとし、第２のダイをアレイダイとすることができる。
図３は、２つのダイの接合プロセス後の半導体メモリデバイス１００の断面図を示す。半導体メモリデバイス１００は、対面接合された、アレイダイ１０２とＣＭＯＳダイ１０１とを含む。
いくつかの実施形態では、アレイダイ１０２は、第１のウェーハ上の他のアレイダイと共に製造され、ＣＭＯＳダイ１０１は、第２のウェーハ上の他のＣＭＯＳダイと共に製造される。いくつかの例では、第１のウェーハおよび第２のウェーハは別々に製造される。例えば、メモリセルアレイおよびＩ／Ｏコンタクト構造は、第１のウェーハの表側で動作するプロセスを使用して、第１のウェーハ上に形成される。また、第１のボンディング構造は、第１のウェーハの表側に形成される。同様に、第２のウェーハの表側で動作するプロセスを使用して第２のウェーハ上に周辺回路を形成し、第２のウェーハの表側に第２のボンディング構造を形成する。
いくつかの実施形態では、第１のウェーハと第２のウェーハとを、ウェーハ間ボンディング技術を使用して対面接合することができる。第１のウェーハ上の第１のボンディング構造は、第２のウェーハ上の対応する第２のボンディング構造と接合され、したがって、第１のウェーハ上のアレイダイは、第２のウェーハ上のＣＭＯＳダイと、それぞれ接合される。
アレイダイ１０２は、基板１０３を含む。基板１０３上には、１つまたは複数の半導体部１０５および絶縁部１０６が形成されている。絶縁部１０６は、半導体部１０５を絶縁できる絶縁材料、例えば、酸化シリコン等で形成されている。さらに、半導体部１０５にメモリセルアレイを形成し、絶縁部１０６にコンタクト構造を形成することができる。ＣＭＯＳダイ１０１は、基板１０４を含むとともに、基板１０４上に形成された周辺回路を含む。
基板１０３および基板１０４は、それぞれ、任意の適切な基板、例えばシリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、シリコン－ゲルマニウム（ＳｉＧｅ）基板、および／またはシリコン・オン・インシュレータ（ＳＯＩ）基板とすることができる。基板１０３および基板１０４には、それぞれ、半導体材料、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族酸化物半導体を含むことができる。ＩＶ族半導体は、Ｓｉ、Ｇｅ、またはＳｉＧｅを含むことができる。基板１０３および基板１０４は、それぞれ、バルクウェーハまたはエピタキシャル層であってもよい。いくつかの例では、基板は複数の層で形成される。例えば、基板１０３は、図３に示すように、複数の層、例えばバルク部１１１、酸化シリコン層１１２、および窒化シリコン層１１３を含む。
図３例では、アレイダイ１０２の基板１０３上にメモリセルアレイが形成され、ＣＭＯＳダイ１０１の基板１０４上に周辺回路が形成されている。アレイダイ１０２とＣＭＯＳダイ１０１とが対面配置されて（回路が配置された表面を表と呼び、反対側の表面を裏と呼ぶ）、互いに接合される。
いくつかの例では、半導体部１０５が基板１０３上に形成され、半導体部１０５内に３次元（３Ｄ）ＮＡＮＤメモリセルストリングのブロックを形成することができる。半導体部１０５は、メモリセルストリングのアレイ共通ソースと導電結合される。いくつかの例では、メモリセルアレイは、垂直メモリセルストリングのアレイとして、コア領域１１５内に形成される。コア領域１１５の他に、アレイダイ１０２は、階段領域１１６および絶縁領域１１７を含む。階段領域１１６は、例えば、垂直メモリセルストリングにおけるメモリセルのゲート、選択トランジスタのゲート等への接続を容易にするために使用される。垂直メモリセルストリング内のメモリセルのゲートは、ＮＡＮＤメモリアーキテクチャのためのワード線に対応する。絶縁領域１１７は、絶縁部１０６を形成するために使用される。
図３例では、垂直メモリセルストリング１８０は、コア領域１１５に形成された垂直メモリセルストリングのアレイの表現として示されている。垂直メモリセルストリング１８０は、層１９０のスタック内に形成されている。層１９０のスタックは、交互に積層されたゲート層１９５および絶縁層１９４を含む。ゲート層１９５および絶縁層１９４は、垂直に積層されたトランジスタを形成するように構成されている。いくつかの例では、トランジスタのスタックは、メモリセルおよび選択トランジスタ、例えば１つまたは複数のボトム選択トランジスタ、１つまたは複数のトップ選択トランジスタ等を含む。いくつかの例では、トランジスタのスタックは、１つまたは複数のダミー選択トランジスタを含むことができる。ゲート層１９５は、トランジスタのゲートに相当する。ゲート層１９５は、ゲート積層材料、例えば、高誘電率（ｈｉｇｈ－ｋ）ゲート絶縁体層、メタルゲート（ＭＧ）電極等で製作される。絶縁層１９４は、絶縁材料、例えば、窒化シリコン、二酸化シリコン等で製作される。
本開示のいくつかの態様によれば、垂直メモリセルストリングは、層１９０のスタック内に垂直方向（Ｚ方向）に延びる、チャネル構造１８１で形成される。チャネル構造１８１は、Ｘ－Ｙ平面内で互いに分離して配置することができる。いくつかの実施形態では、チャネル構造１８１は、ゲートラインカット構造（ｇａｔｅ ｌｉｎｅ ｃｕｔ ｓｔｒｕｃｔｕｒｅ）（図示せず）間のアレイの形態で配置される。ゲートラインカット構造は、ゲートラストプロセス（ｇａｔｅ－ｌａｓｔ ｐｒｏｃｅｓｓ）における、ゲート層１９５による犠牲層の置換を容易にするために使用される。チャネル構造１８１のアレイは、任意の適切なアレイ形状、例えば、Ｘ方向およびＹ方向に沿ったマトリックスアレイ形状、Ｘ方向またはＹ方向に沿ったジグザグアレイ形状、蜂の巣（例えば、六方晶）アレイ形状等を有することができる。いくつかの実施形態では、チャネル構造の各々は、Ｘ－Ｙ平面において円形状を有し、Ｘ－Ｚ平面およびＹ－Ｚ平面においてピラー形状を有する。いくつかの実施形態では、ゲートラインカット構造間のチャネル構造の量および配設は限定されない。
いくつかの実施形態では、チャネル構造１８１は、基板１０３の主表面の方向に垂直であるＺ方向に延びるピラー形状を有する。実施形態では、チャネル構造１８１は、Ｘ－Ｙ平面内で円形状の材料によって形成され、Ｚ方向に延びている。例えば、チャネル構造１８１は、機能層、例えば、ブロッキング絶縁層１８２（例えば、酸化シリコン）、電荷蓄積層１８３（例えば、窒化シリコン）、トンネル絶縁層１８４（例えば、酸化シリコン）、半導体層１８５、およびＸ－Ｙ平面において円形状を有し、Ｚ方向に延びる絶縁層１８６を含む。一例では、ブロック絶縁層１８２（例えば、酸化シリコン）が、チャネル構造１８１のためのホールの側壁上に（層１９０のスタック中に）形成され、次いで、電荷蓄積層１８３（例えば、窒化シリコン）、トンネル絶縁層１８４、半導体層１８５、および絶縁層１８６が側壁から順次積層される。半導体層１８５は、任意の適切な半導体材料、例えばポリシリコンまたは単結晶シリコンとすることができ、半導体材料は、非ドープであってもよく、またはｐ型またはｎ型ドーパントを含んでもよい。いくつかの例では、半導体材料は、ドープされていない真性シリコン材料である。しかしながら欠陥のために、真性シリコン材料は、いくつかの例では、１０１０ｃｍ－３のオーダーのキャリア密度を有することができる。絶縁層１８６は、酸化シリコンおよび／または窒化シリコンなどの絶縁材料で形成され、かつ／または空隙として形成されてもよい。
本開示のいくつかの態様によれば、チャネル構造１８１と、層１９０のスタックとは、一緒になってメモリセルストリング１８０を形成する。例えば、半導体層１８５はメモリセルストリング１８０内のトランジスタのチャネル部分に対応し、ゲート層１９５はメモリセルストリング１８０内のトランジスタのゲートに対応する。一般に、トランジスタにはチャネルを制御するゲートがあり、チャネルの両側にはドレインとソースがある。簡潔にするために、図３例では、図３のトランジスタ用チャネルの底側をドレインと呼び、図３のトランジスタ用チャネルの上側をソースと呼ぶ。ドレインとソースは、特定の駆動構成下で切り替えることができることに留意されたい。図３例では、半導体層１８５はトランジスタの接続されたチャネルに対応する。特定トランジスタに対して、特定トランジスタのドレインは、特定トランジスタの下方の下トランジスタのソースに接続され、特定トランジスタのソースは、図３例の特定トランジスタの上方の上トランジスタのドレインに接続される。これにより、メモリセルストリング１８０内のトランジスタは直列に接続される。なお、「上」および「下」は、アレイダイ１０２が上下逆に配置される、図３に特有に使用される。
メモリセルストリング１８０は、メモリセルトランジスタ（またはメモリセルと呼ばれる）を含む。メモリセルトランジスタは、メモリセルトランジスタのためのフローティングゲートに対応する、電荷蓄積層１８３の部分におけるキャリアトラッピングに基づいて、異なる閾値電圧を有することができる。例えば、メモリセルトランジスタのフローティングゲートにかなりの量の正孔がトラップ（蓄積）されている場合、メモリセルトランジスタの閾値電圧は所定の値よりも低く、メモリセルトランジスタは、ロジック「１」に対応する、プログラムされていない状態（消去状態とも呼ばれる）にある。正孔がフローティングゲートから排出されると、メモリセルトランジスタの閾値電圧は所定の値を超え、したがってメモリセルトランジスタは、いくつかの例では、ロジック「０」に対応する、プログラム状態にある。
メモリセルストリング１８０は、メモリセルストリング１８０内のメモリセルをビット線に結合／遮断するように構成された１つまたは複数のトップ選択トランジスタを含み、メモリセルストリング１８０内のメモリセルをＡＣＳに結合／遮断するように構成された１つまたは複数のボトム選択トランジスタを含む。
トップ選択トランジスタは、トップ選択ゲート（ＴＳＧ）によって制御される。例えば、ＴＳＧ電圧（ＴＳＧに印加される電圧）がトップ選択トランジスタの閾値電圧よりも大きい場合、メモリセルストリング１８０内のトップ選択トランジスタがオンにされ、メモリセルストリング１８０内のメモリセルがビット線に結合され（例えば、メモリセルのストリングのドレインがビット線に結合される）、ＴＳＧ電圧（ＴＳＧに印加される電圧）がトップ選択トランジスタの閾値電圧よりも小さい場合、トップ選択トランジスタがオフにされ、メモリセルストリング１８０内のメモリセルがビット線から遮断される（例えば、メモリセルのストリングのドレインがビット線から遮断される）。
同様に、ボトム選択トランジスタはボトム選択ゲート（ＢＳＧ）によって制御される。例えば、ＢＳＧ電圧（ＢＳＧに印加される電圧）がメモリセルストリング１８０内のボトム選択トランジスタの閾値電圧よりも大きい場合、ボトム選択トランジスタがオンにされ、メモリセルストリング１８０内のメモリセルがＡＣＳに結合され（例えば、メモリセルストリング１８０内のメモリセルのストリングのソースがＡＣＳに結合され）、ＢＳＧ電圧（ＢＳＧに印加される電圧）がボトム選択トランジスタの閾値電圧よりも小さい場合、ボトム選択トランジスタはオフにされ、メモリセルはＡＣＳから遮断される（例えば、メモリセルストリング１８０内のメモリセルのストリングのソースがＡＣＳから遮断される）。
図３に示すように、チャネルホール内の半導体層１８５の上部は、垂直メモリセルストリング１８０のソース側に対応し、上部は１８５（Ｓ）とラベル付けされている。図３例では、垂直メモリセルストリング１８０のソースと導電接続して、共通ソース層１８９が形成されている。共通ソース層１８９は、１つまたは複数の層を含むことができる。いくつかの例では、共通ソース層１８９は、シリコン材料、例えば、真性ポリシリコン、ドープされたポリシリコン（例えば、Ｎ型ドープシリコン、Ｐ型ドープシリコン等）、その他を含む。いくつかの例では、共通ソース層１８９には、導電性を改善するために金属ケイ化物を含めてもよい。共通ソース層１８９は、同様に、半導体部１０５内の他の垂直メモリセルストリング（図示せず）のソースと導電接続されており、したがってアレイ共通ソース（ＡＣＳ）を形成している。
本開示のいくつかの態様によれば、半導体部１０５と共通ソース層１８９は、いくつかの例では、導電結合され、したがって半導体部１０５は、半導体部１０５に形成された垂直メモリセルストリング用のアレイ共通ソースとして構成することができる。
図３例では、チャネル構造１８１において、半導体層１８５は、チャネル構造１８１のソース側から下に垂直に延びており、垂直メモリセルストリング１８０のドレイン側に相当する底部を形成している。半導体層１８５の底部には、１８５（Ｄ）とラベルが付けられている。なお、ドレイン側とソース側は、説明を容易にするために名づけられている。ドレイン側とソース側は、名前とは異なる機能を果たすことがある。
図３例では、ビア１６２、金属ワイヤ１６３、ボンディング構造１６４、その他などの相互接続構造を形成して、半導体層１８５（Ｄ）の底部をビット線（ＢＬ）に電気結合することができる。
さらに図３例では、階段領域１１６は、トランジスタ（例えば、メモリセル、トップ選択トランジスタ、ボトム選択トランジスタ等）のゲートへのワード線接続を容易にするために形成された階段領域１１６を含む。例えば、ワード線接続構造１５０は、互いに導電結合されたワード線コンタクトプラグ１５１と、ビア構造１５２と、金属ワイヤ１５３とを含む。ワード線接続構造１５０は、メモリセルストリング１８０内のトランジスタのゲート端子にＷＬを電気結合することができる。
図３例では、絶縁領域１１７にコンタクト構造１７０が形成されている。いくつかの実施形態では、コンタクト構造１７０は、アレイダイ１０２の表側で処理することによって、ワード線接続構造１５０と同時に形成することができる。したがって、いくつかの例では、コンタクト構造１７０は、ワード線接続構造１５０と同様の構造を有する。具体的には、コンタクト構造１７０は、互いに導電結合された、コンタクトプラグ１７１、ビア構造１７２、および金属ワイヤ１７３を含むことができる。
いくつかの例では、コンタクトプラグ１７１およびワード線コンタクトプラグ１５１のためのパターンを含むマスクを使用することができる。このマスクは、コンタクトプラグ１７１およびワード線コンタクトプラグ１５１のためのコンタクトホールを形成するために使用される。エッチングプロセスを使用して、コンタクトホールを形成することができる。一例では、ワード線コンタクトプラグ１５１用のコンタクトホールのエッチングはゲート層１９５上で停止でき、コンタクトプラグ１７１用のコンタクトホールのエッチングは酸化物層１１２内で停止することができる。さらに、コンタクトホールは、コンタクトプラグ１７１およびワード線コンタクトプラグ１５１などのコンタクトプラグを形成するために、適切なライナー層（例えば、チタン／窒化チタン）および金属層（例えば、タングステン）で埋めることができる。さらに、ビア構造、金属ワイヤ、ボンディング構造などの様々な接続構造を形成するために、バックエンドオフライン（ＢＥＯＬ）プロセスが使用される。
また、図３例では、アレイダイ１０２およびＣＭＯＳダイ１０１の表側に、それぞれボンディング構造が形成されている。例えば、アレイダイ１０２の表側にボンディング構造１７４、１６４が形成され、ＣＭＯＳダイ１０１の表側にボンディング構造１３１、１３４が形成されている。
図３例では、アレイダイ１０２とＣＭＯＳダイ１０１とが対面配置され（回路側が表、基板側が裏）、互いに接合されている。アレイダイ１０２およびＣＭＯＳダイ１０１上の対応するボンディング構造は、互いに位置合わせされて、接合され、２つのダイ上の適切な構成要素を導電結合する接合界面を形成する。例えば、ボンディング構造１６４とボンディング構造１３１とが互いに結合されて、メモリセルストリング１８０のドレイン側をビット線（ＢＬ）で結合する。別の例では、ボンディング構造１７４およびボンディング構造１３４は、アレイダイ１０２上のコンタクト構造１７０をＣＭＯＳダイ１０１上のＩ／Ｏ回路と結合するために互いに接合される。
Ｓ２２０に戻って参照すると、第１のダイの第１の基板は、第１のダイの裏側から除去される。第１の基板の除去により、第１のダイの裏側に半導体部とコンタクト構造１７０とが露出する。
図４は、アレイダイ１０２から第１の基板１０３を除去した後の半導体メモリデバイス１００の断面図を示す。図４例では、バルク部１１１、酸化シリコン層１１２および窒化シリコン層１１３は、アレイダイ１０２の裏側から除去されている。いくつかの例では、ウェーハ間ボンディングプロセスの後、アレイダイを備えた第１のウェーハが、ＣＭＯＳダイを備えた第２のウェーハと接合される。次いで、第１のウェーハの裏側から第１の基板が薄くされる。一例では、化学機械研磨（ＣＭＰ）プロセスまたはグラインドプロセスを使用して、第１のウェーハのバルク部１１１の大部分を除去する。また、適切なエッチングプロセスを用いて、残りのバルク部１１１、酸化シリコン層１１２および窒化シリコン層１１３を第１のウェーハの裏側から除去することができる。バルク部１１１、酸化シリコン層１１２および窒化シリコン層１１３の除去により、絶縁部１０６から突出するコンタクト構造１７０の端部（１７５によって示されるように）を現わせることができる。バルク部１１１、酸化シリコン層１１２および窒化シリコン層１１３の除去により、半導体部分１０５を現わせることもできる。
図２に戻って参照すると、Ｓ２３０にて、第１のダイの裏側において、パッド構造および接続構造体が形成されている。いくつかの実施形態では、パッド構造は、コンタクト構造１７０と導電接続されている、第１のパッド構造を含む。接続構造は、半導体部１５０と導電接続されている。
いくつかの実施形態では、パッド構造および接続構造は、主としてアルミニウム（Ａｌ）で形成される。いくつかの実施形態では、界面形成層を、アルミニウムと半導体部１０５との間に形成することができる。いくつかの例では、金属ケイ化物薄膜を界面形成層として使用することができる。一例では、金属ケイ化物薄膜を使用して、アルミニウムと半導体部１０５との間のオーム接触を可能にすることができる。別の例では、金属ケイ化物薄膜は、半導体部１０５への局所相互接続を形成するために使用される。別の例では、金属ケイ化物薄膜は、半導体部１０５へのアルミニウム拡散を防止するための拡散障壁として使用される。
いくつかの例では、チタンは、第２のウェーハと対面接合されている第１のウェーハの裏側に全体的に堆積され、次いで窒素雰囲気中で加熱される。チタンは、露出したシリコン表面（半導体部１０５など）と反応してケイ化チタンを形成することができる。反応しなかったチタンの部分（例えば、絶縁部の上方、コンタクト構造１７０の端部の上方等）が、ケイ化物を形成する。
次に、第１のウェーハの裏側の表面に金属膜を形成することができる。図５は、金属膜の堆積後の半導体メモリデバイス１００の断面図を示す。図５例では、第１のウェーハの裏側に金属膜１２０が堆積されている。金属膜１２０は、コンタクト構造１７０の端部による突出に起因する、凹凸表面を有していてもよい。いくつかの実施形態では、金属膜１２０は、チタン層１２６およびアルミニウム層１２８を含む。実施形態では、半導体部１０５上のチタン層１２６は、シリコン表面と反応してケイ化チタン１２７を形成することができる。例えば、チタン層１２６が堆積され、窒素雰囲気中で加熱される。次いで、アルミニウム層１２８が堆積される。
金属膜１２０は、パターン形成して、パッド構造および接続構造を形成することができる。図６は、金属膜１２０をパッド構造１２２～１２３および接続構造１２１にパターン形成した後の、半導体メモリデバイス１００の断面図を示す。図６例では、パッド構造１２２～１２３は、それぞれ、コンタクト構造１７０に接続されて、絶縁部１０６の上方に配置されており、接続構造１２１は、半導体部１０５に接続されている。いくつかの実施形態では、フォトリソグラフィプロセスを使用して、パッド構造１２２～１２３および接続構造１２１のパターンを、マスクに従ってフォトレジスト層中に画定し、次いで、エッチングプロセスを使用して、パターンを金属膜１２０に転写し、パッド構造１２２～１２３および接続構造１２１を形成する。
本開示の態様によれば、接続構造１２１の膜は、半導体部１０５上に直接堆積され、したがって、接続構造１２１と半導体部１０５との間の界面は、半導体部１０５上にわたり実質的に平坦である。関連する例では、半導体部１０５を絶縁層で覆うことが可能であり、コンタクトホールが絶縁層内に形成され、次いで適切な金属層が（ホール内および絶縁層の上に）堆積されて、接点および接続を形成する。関連例と比較すると、接続構造１２１は、コンタクトホールを使用せずに絶縁層内に形成されており、接続構造１２１と半導体部１０５との界面は比較的平坦であり、半導体部１０５上の接続構造１２１の下端面と上端面は、エッチプロファイルに関する相違が無視される場合に、ほぼ同じである。
本開示の別の態様によれば、コンタクト構造１７０の端部の突出に起因して、金属膜１２０は、凹凸表面を有することがある。例えば、絶縁部１０６と界面を形成する金属膜１２０の下端面は、コンタクト構造１７０の端部に対応する凹部を有していてもよく、したがって、パッド構造１２２～１２３の下端面は、コンタクト構造１７０の端部に対応する凹部を有していてもよい。
ウェーハ製造プロセスは、さらなるプロセス、例えば、パシベーション、試験、ダイシング等を継続することができる。
上記は、当業者が本開示の態様をよりよく理解し得るように、いくつかの実施形態の特徴を概説する。当業者は、同じ目的を実施するための、および／または本明細書で紹介する実施形態の同じ利点を達成するための、他のプロセスおよび構造を設計または修正するための基礎として本開示を容易に使用し得ることを理解すべきである。当業者はまた、そのような等価な構造が本開示の趣旨および範囲から逸脱しないこと、および本開示の趣旨および範囲から逸脱することなく、本明細書において様々な変更、置換、および改変を行い得ること、を認識すべきである。
１００ 半導体メモリデバイス
１０１ ＣＭＯＳダイ
１０２ アレイダイ
１０３ 基板
１０４ 基板
１０５ 半導体部
１０６ 絶縁部
１１１ バルク部
１１２ 酸化シリコン層
１１３ 窒化シリコン層
１１５ コア領域
１１６ 階段領域
１１７ 絶縁領域
１２０ 金属膜
１２１ 接続構造
１２２ パッド構造
１２３ パッド構造
１２６ チタン層
１２７ ケイ化チタン層
１２８ アルミニウム層
１３１ ボンディング構造
１３４ ボンディング構造
１５０ ワード線接続構造
１５１ ワード線コンタクトプラグ
１５２ ビア構造
１５３ 金属ワイヤ
１６２ ビア
１６３ 金属ワイヤ
１６４ ボンディング構造
１７０ コンタクト構造
１７１ コンタクトプラグ
１７２ ビア構造
１７３ 金属ワイヤ
１７４ ボンディング構造
１７５ 端部
１８０ メモリセルストリング
１８１ チャネル構造
１８２ ブロッキング絶縁層
１８３ 電荷蓄積層
１８４ トンネル絶縁層
１８５ 半導体層
１８６ 絶縁層
１８９ 共通ソース層
１９０ 層
１９４ 絶縁層
１９５ ゲート層

Claims (18)

  1. 対面接合された第１のダイと第２のダイであって、前記第１のダイは、半導体部内で前記第１のダイの表側に形成された第１のトランジスタと、少なくとも、前記半導体部の外側の絶縁部に配置されたコンタクト構造とを含み、前記第２のダイは、基板と、前記第２のダイの表側に形成された第２のトランジスタとを含む、第１のダイと第２のダイ；
    前記第１のダイの裏側に配置されて、前記コンタクト構造と導電結合されている、第１のパッド構造であって、前記コンタクト構造の端部が絶縁部から第１のパッド構造中に突出している、第１のパッド構造；および
    前記第１のダイの裏側に配置されて、前記半導体部と導電接続されている、接続構造
    を備え、
    前記半導体部と前記絶縁部とは、前記第１のダイの主表面に垂直な方向に重なり合っておらず、
    前記第１のパッド構造は前記絶縁部の上方にあり、前記接続構造は前記半導体部の上方にある、半導体デバイス。
  2. 前記接続構造と前記半導体部の間の界面が、前記半導体部の上で実質的に平坦である、請求項１に記載の半導体デバイス。
  3. 前記半導体部上の前記接続構造の下端面と上端面が、ほぼ同じサイズである、請求項１に記載の半導体デバイス。
  4. 前記コンタクト構造は、少なくとも、前記第１のパッド構造内の第２の金属材料と異なる第１の金属材料を含む、請求項１に記載の半導体デバイス。
  5. 前記第１の金属材料はタングステンを含み、前記第２の金属材料はアルミニウムを含む、請求項４に記載の半導体デバイス。
  6. 前記絶縁部との界面を形成する、前記第１のパッド構造の下端面が、前記コンタクト構造の端部に対応する、凹部を有する、請求項１に記載の半導体デバイス。
  7. 前記第１のダイは、少なくとも、前記半導体部内に形成されたメモリセルアレイを備え、前記第２のダイは、前記メモリセルアレイのための周辺回路を備える、請求項１に記載の半導体デバイス。
  8. 前記第１のダイ上の前記コンタクト構造は、ボンディング構造を介して前記第２のダイ上の入／出力回路に電気結合されている、請求項７に記載の半導体デバイス。
  9. 前記第１のダイは、前記コンタクト構造に電気結合された入／出力回路を備える、請求項１に記載の半導体デバイス。
  10. 半導体デバイスを製造する方法であって、
    第１のダイと第２のダイを対面接合するステップであって、前記第１のダイは、第１の基板、前記第１の基板の表側の半導体部内に形成された第１のトランジスタ、および前記半導体部の外側の絶縁部内に配置されたコンタクト構造を備え、前記第２のダイは、第２の基板の表側に形成された第２のトランジスタを有する、前記第２の基板を備える、ステップと、
    前記第１のダイの裏側から前記第１の基板を除去するステップであって、前記第１の基板の除去によって、前記第１のダイの裏側の前記コンタクト構造の端部を露出させる、ステップと、
    前記第１のダイの裏側に、前記コンタクト構造と導電接続された第１のパッド構造を形成するステップであって、前記コンタクト構造の端部は、前記絶縁部から前記第１のパッド構造の内側に突出している、ステップと
    前記第１のダイの裏側に、前記半導体部と導電接続されている接続構造を形成するステップと、
    を含み、
    前記半導体部と前記絶縁部とは、前記第１のダイの主表面に垂直な方向に重なり合っておらず、
    前記第１のパッド構造は前記絶縁部の上方にあり、前記接続構造は前記半導体部の上方にある、方法。
  11. 前記第１の基板の除去は、前記第１のダイの裏側から前記半導体部を露出させ、前記方法は、
    前記接続構造を形成するための層を堆積させるステップであって、前記半導体部に対する前記層の界面が、前記半導体部の上で実質的に平坦である、ステップを含む、請求項１０に記載の方法。
  12. 前記接続構造を形成するための前記層をパターン形成するステップであって、前記半導体部上の前記接続構造の下端面と上端面がほぼ同じサイズである、ステップをさらに含む、請求項１１に記載の方法。
  13. 少なくとも第１の金属材料を含む前記コンタクト構造上に、前記第１の金属材料と異なる第２の金属材料を堆積させるステップであって、前記第１のパッド構造は少なくとも前記第２の金属材料を含む、ステップをさらに含む、請求項１０に記載の方法。
  14. 前記第１の金属材料はタングステンを含み、前記第２の金属材料はアルミニウムを含む、請求項１３に記載の方法。
  15. 前記第１のパッド構造を形成するステップが、
    前記絶縁部上に前記第１のパッド構造を形成するための１つまたは複数の層を堆積させるステップであって、前記コンタクト構造の端部は前記絶縁部から突出しており、前記絶縁部と界面を形成する１つまたは複数の層の下端面は、前記コンタクト構造の端部に対応する凹部を有する、ステップをさらに含む、請求項１０に記載の方法。
  16. 前記第１のダイは、少なくとも、前記半導体部内に形成されたメモリセルアレイを備え、前記第２のダイは、前記メモリセルアレイのための周辺回路を備える、請求項１０に記載の方法。
  17. 前記第１のダイと前記第２のダイを対面接合するステップが、
    前記第１のダイ上の第１のボンディング構造を、前記第２のダイ上の第２のボンディング構造と接合するステップであって、前記第１のボンディング構造は前記第１のダイ上の前記コンタクト構造と導電結合されており、前記第２のボンディング構造は、前記第２のダイ上の入／出力回路と導電結合されている、ステップをさらに含む、請求項１６に記載の方法。
  18. 前記第１のダイは、前記コンタクト構造に電気結合された入／出力回路を備える、請求項１０に記載の方法。
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