JP7550730B2 - 半導体装置、半導体モジュール、及び、電力変換装置 - Google Patents

半導体装置、半導体モジュール、及び、電力変換装置 Download PDF

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Description

本開示は、半導体装置、半導体モジュール、及び、電力変換装置に関する。
近年、３レベルインバータのエネルギー効率化（電力効率化）のために、例えば、特許文献１の回路、及び、Ｉ－ｔｙｐｅ ＡＮＰＣ（Active Neutral-Point-Clamped）回路などが提案されている。
国際公開第２０１５／０４９７４３号
しかしながら、３レベルインバータでは、エネルギー損失をさらに低減するために電力効率をさらに高めることが求められている。
そこで、本開示は、上記のような問題点に鑑みてなされたものであり、電力効率を高めることが可能な技術を提供することを目的とする。
本開示に係る半導体装置は、それぞれが半導体スイッチング素子と前記半導体スイッチング素子に逆並列に接続されたダイオードとを含む、第１並列接続体、第２並列接続体、第３並列接続体、第４並列接続体、第５並列接続体、及び、第６並列接続体を備え、前記第１並列接続体、前記第２並列接続体、前記第３並列接続体、前記第４並列接続体はこの順に、第１電位の第１端子から、前記第１電位よりも低い第２電位の第２端子までの間に直列に接続され、前記第２並列接続体と前記第３並列接続体との接続部分は交流端子に接続され、前記第５並列接続体及び前記第６並列接続体はこの順に、前記第１並列接続体と前記第２並列接続体との接続部分から、前記第３並列接続体と前記第４並列接続体との接続部分までの間に直列に接続され、前記第５並列接続体と前記第６並列接続体との接続部分は、前記第１電位より小さく前記第２電位より大きい第３電位の第３端子に接続され、前記第２並列接続体、及び、前記第３並列接続体の電圧降下の少なくともいずれか１つが、前記第１並列接続体、前記第４並列接続体、前記第５並列接続体、及び、前記第６並列接続体の電圧降下の少なくともいずれか１つよりも小さい。前記第２並列接続体及び前記第３並列接続体の少なくともいずれか１つに含まれる前記半導体スイッチング素子及び前記ダイオードに関して、前記ダイオードの予め定められた電流が流れたときのオン電圧が、前記半導体スイッチング素子の前記予め定められた電流が流れたときのオン電圧よりも小さい。

本開示によれば、第２並列接続体、及び、第３並列接続体の電圧降下の少なくともいずれか１つは、第１並列接続体、第４並列接続体、第５並列接続体、及び、第６並列接続体の電圧降下の少なくともいずれか１つよりも小さい。これにより、半導体装置の電力効率を高めることができる。
実施の形態１に係る半導体装置の構成を示す回路図である。 実施の形態２に係る半導体装置の構成を示す平面図である。 実施の形態４に係る半導体装置の構成を示す平面図である。
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。
＜実施の形態１＞
図１は、本実施の形態１に係る半導体装置の構成を示す回路図である。図１の半導体装置は、３ｌｅｖｅｌ ＡＮＰＣ（Active Neutral-Point-Clamped）回路であり、第１並列接続体１、第２並列接続体２、第３並列接続体３、第４並列接続体４、第５並列接続体５、及び、第６並列接続体６を備える。
第１並列接続体１は、半導体スイッチング素子Ｔｒ１とダイオードＤｉ１とを含む。図１の半導体スイッチング素子Ｔｒ１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であるが、これに限ったものではなく、ＭＯＳＦＥＴなどの他の半導体スイッチングであってもよい。図１のダイオードＤｉ１は、ＰＮ接合型ダイオードであるが、これに限ったものではなく、ツェナーダイオード、ショットキーバリアダイオードなどの他のダイオードであってもよい。本実施の形態１では、半導体スイッチング素子Ｔｒ１及びダイオードＤｉ１の材料は珪素（Ｓｉ）を含む。
ダイオードＤｉ１は、半導体スイッチング素子Ｔｒ１と逆並列に接続されている。つまり、図１のように、半導体スイッチング素子Ｔｒ１がＰチャネル型半導体スイッチング素子である場合、ダイオードＤｉ１のカソード及びアノードは、半導体スイッチング素子Ｔｒ１のコレクタ及びエミッタにそれぞれ接続される。
第２並列接続体２～第６並列接続体６は、第１並列接続体１と同様に、半導体スイッチング素子Ｔｒ２～Ｔｒ６とダイオードＤｉ２～Ｄｉ６とを含む。
第１並列接続体１、第２並列接続体２、第３並列接続体３、第４並列接続体４はこの順に、高電位端子Ｐから低電位端子Ｎまでの間に直列に接続されている。高電位端子Ｐは、第１電位を有する第１端子であり、低電位端子Ｎは、第１電位よりも低い第２電位を有する第２端子である。第２並列接続体２と第３並列接続体３との接続部分は交流端子ＡＣに接続されている。
第５並列接続体５及び第６並列接続体６はこの順に、第１並列接続体１と第２並列接続体２との接続部分から、第３並列接続体３と第４並列接続体４との接続部分までの間に直列に接続されている。第５並列接続体５と第６並列接続体６との接続部分は、中間端子Ｃに接続されている。中間端子Ｃは、高電位端子Ｐの第１電位より小さく低電位端子Ｎの第２電位より大きい第３電位の第３端子である。
次に、本実施の形態１に係る半導体装置のうち、第１並列接続体１、第２並列接続体２、及び、第５並列接続体５の通電経路について説明する。
高電位端子Ｐから交流端子ＡＣに電流が流れる場合、電流は半導体スイッチング素子Ｔｒ１及び半導体スイッチング素子Ｔｒ２を流れる。交流端子ＡＣから高電位端子Ｐに電流が流れる場合、電流はダイオードＤｉ２及びダイオードＤｉ１を流れる。
中間端子Ｃから交流端子ＡＣに電流が流れる場合、電流はダイオードＤｉ５及び半導体スイッチング素子Ｔｒ２を流れる。交流端子ＡＣから中間端子Ｃに電流が流れる場合、電流はダイオードＤｉ２及び半導体スイッチング素子Ｔｒ５を流れる。
以上のように、交流端子ＡＣに接続された第２並列接続体２の通電頻度（通電比率に対応）は、第１並列接続体１及び第５並列接続体５の通電頻度のいずれよりも高い。このことに鑑みて、本実施の形態１では、第２並列接続体２の電圧降下は、第１並列接続体１及び第５並列接続体５の電圧降下のいずれよりも小さくなるように構成されている。
ここで、Ｖｃｅｓａｔは、予め定められた電流が流れたときの半導体スイッチング素子のオン電圧（コレクタ－エミッタ間飽和電圧）であり、ＶＦは、予め定められた電流が流れたときのダイオードのオン電圧（つまり順方向電圧）であるとする。なお、半導体スイッチング素子の電圧降下は、半導体スイッチング素子のＶｃｅｓａｔに対応し、ダイオードの電圧降下は、ダイオードのＶＦに対応する。
上述した第２並列接続体２の電圧降下が、第１並列接続体１及び第５並列接続体５の電圧降下のいずれよりも小さいという関係が成り立つことは、Ｖｃｅｓａｔ及びＶＦにおいて次の（１）及び（２）の関係が成り立つことを意味する。（１）半導体スイッチング素子Ｔｒ２のＶｃｅｓａｔは、半導体スイッチング素子Ｔｒ１のＶｃｅｓａｔ及びダイオードＤｉ５のＶＦよりも小さい。（２）ダイオードＤｉ２のＶＦは、ダイオードＤｉ１のＶＦ及び半導体スイッチング素子Ｔｒ５のＶｃｅｓａｔよりも小さい。
電圧降下が上記の関係を満たす本実施の形態１に係る半導体装置によれば、第１並列接続体１、第２並列接続体２、及び、第５並列接続体５の通電経路における導通損失を低減することができるので、電力効率を高めることができる。
同様に、交流端子ＡＣに接続された第３並列接続体３の通電頻度は、第４並列接続体４及び第６並列接続体６の通電頻度のいずれよりも高い。このことに鑑みて、本実施の形態１では、第３並列接続体３の電圧降下は、第４並列接続体４及び第６並列接続体６の電圧降下のいずれよりも小さくなるように構成されている。このような本実施の形態１に係る半導体装置によれば、第３並列接続体３、第４並列接続体４、及び、第６並列接続体６の通電経路における導通損失を低減することができるので、電力効率を高めることができる。
なお、第１並列接続体１、第２並列接続体２、及び、第５並列接続体５の動作パターンと、第４並列接続体４、第３並列接続体３、及び、第６並列接続体６の動作パターンとはそれぞれ対応している。このため、例えば、第２並列接続体２の通電頻度が、第１並列接続体１及び第５並列接続体５の通電頻度よりも高いことは、第２並列接続体２の通電頻度が、第４並列接続体４及び第６並列接続体６の通電頻度よりも高いことに相当する。このため、第２並列接続体２の電圧降下は、第４並列接続体４及び第６並列接続体６の電圧降下のいずれよりも小さくなるように構成される。
以上をまとめると本実施の形態１では、第２並列接続体２及び第３並列接続体３の電圧降下のいずれも、第１並列接続体１、第４並列接続体４、第５並列接続体５、及び、第６並列接続体６の電圧降下のいずれよりも小さい。このような構成によれば、導通損失を低減することができ、半導体装置の電力効率を高めることができる。
以上を拡張して、第２並列接続体２及び第３並列接続体３の電圧降下の少なくともいずれか１つが、第１並列接続体１、第４並列接続体４、第５並列接続体５、及び、第６並列接続体６の電圧降下の少なくともいずれか１つよりも小さくなるように構成されてもよい。このような構成でも、上記構成と同様の効果をある程度得ることができる。
＜実施の形態２＞
図２は、本実施の形態２に係る半導体装置の構成を示す平面図である。なお、図２では、図が複雑にならないようにゲート配線などの図示を省略している。以下、本実施の形態２のうち、実施の形態１と異なる部分について主に説明する。
図２では、半導体スイッチング素子Ｔｒ１と半導体スイッチング素子Ｔｒ５とは実質的に互いに同じであり、半導体スイッチング素子Ｔｒ２は、並列に接続された２つの半導体スイッチング素子Ｔｒ２ａ，Ｔｒ２ｂ（２つの半導体スイッチング素子Ｔｒ１に対応）を含む。同様に、ダイオードＤｉ１とダイオードＤｉ５とは実質的に互いに同じであり、ダイオードＤｉ２は、並列に接続された２つのダイオードＤｉ２ａ，Ｄｉ２ｂ（２つのダイオードＤｉ１に対応）を含む。
つまり図２では、第２並列接続体２のチップ面積は、概ね第１並列接続体１及び第５並列接続体５のチップ面積の２倍であり、第１並列接続体１及び第５並列接続体５のチップ面積のいずれよりも大きくなっている。このような構成によれば、実施の形態１で説明した構成、つまり第２並列接続体２の電圧降下を、第１並列接続体１及び第５並列接続体５の電圧降下のいずれよりも小さくする構成を実現することができる。また、第２並列接続体２のチップ面積を比較的大きくすることで、第２並列接続体２の放熱面積を大きくすることができる。また、第１並列接続体１及び第５並列接続体５のチップ面積を比較的小さくすることで、半導体装置全体の大型化を抑制することができる。
なお、第２並列接続体２、及び、第３並列接続体３のチップ面積の少なくともいずれか１つが、第１並列接続体１、第４並列接続体４、第５並列接続体５、及び、第６並列接続体６のチップ面積の少なくともいずれか１つよりも大きくてもよい。このような構成でも上記と同様の効果をある程度得ることができる。例えば、第２並列接続体２及び第３並列接続体３の電圧降下の少なくともいずれか１つを、第１並列接続体１、第４並列接続体４、第５並列接続体５、及び、第６並列接続体６の電圧降下の少なくともいずれか１つよりも小さくする構成を実現することができる。
なお、第１並列接続体１～第６並列接続体６のチップ面積によってではなく、例えば第１並列接続体１～第６並列接続体６の不純物濃度などによって、第１並列接続体１～第６並列接続体６の電圧降下が上記関係を満たすように構成されてもよい。
＜実施の形態３＞
本実施の形態３のうち、実施の形態１，２と異なる部分について主に説明する。本実施の形態３では、第２並列接続体２及び第３並列接続体３のそれぞれの、半導体スイッチング素子Ｔｒ２，Ｔｒ３及びダイオードＤｉ２，Ｄｉ３の電圧降下のそれぞれは、１．８Ｖ以下である。
ここで、第２並列接続体２及び第３並列接続体３のスイッチング周波数が６０Ｈｚなどの低周波数である場合、スイッチング損失に対して導通損失の比率が支配的になる。これに対して本実施の形態３の構成によれば、電圧降下が比較的低い素子を用いるので、導通損失を低減することが期待できる。
＜実施の形態４＞
図３は、本実施の形態４に係る半導体装置の構成を示す平面図である。以下、本実施の形態４のうち、実施の形態２と異なる部分について主に説明する。
図３では、第２並列接続体２が、半導体スイッチング素子Ｔｒ２及びダイオードＤｉ２として、図３のＲＣ－ＩＧＢＴ（Reverse Conducting IGBT）２ａ，２ｂを含んでいる。ＲＣ－ＩＧＢＴ２ａは、図２の半導体スイッチング素子Ｔｒ２ａ及びダイオードＤｉ２ａに対応し、ＲＣ－ＩＧＢＴ２ｂは、図２の半導体スイッチング素子Ｔｒ２ｂ及びダイオードＤｉ２ｂに対応する。
このような構成によれば、素子数が比較的多い３ｌｅｖｅｌ ＡＮＰＣ回路の出力段である第２並列接続体２にＲＣ－ＩＧＢＴを適用することにより、チップ枚数削減及び回路パターン縮小など、半導体装置の面積効率を高めることができる。また、第２並列接続体２と交流端子ＡＣの回路パターンとを接続する配線（例えばアルミニウムのワイヤなど）を集約できる。また、配線の双方向の通電を可能にするＲＣ－ＩＧＢＴ２ａ，２ｂを用いることで、配線の温度スイングを小さくすることができるので、パワーサイクルの高寿命化が期待できる。
なお以上を拡張して、第２並列接続体２及び第３並列接続体３の少なくともいずれか１つは、半導体スイッチング素子及びダイオードとしてＲＣ－ＩＧＢＴを含んでもよい。このような構成でも、上記と同様の効果をある程度得ることができる。
＜実施の形態５＞
本実施の形態５のうち、実施の形態１～４と異なる部分について主に説明する。本実施の形態５では、第１並列接続体１、第４並列接続体４、第５並列接続体５、及び、第６並列接続体６の少なくともいずれか１つの、半導体スイッチング素子及びダイオードの少なくともいずれか１つの材料は、ワイドバンドギャップ半導体を含む。ワイドバンドギャップ半導体は、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどを含む。
このようにワイドバンドギャップ半導体を用いた本実施の形態５によれば、スイッチング損失などの損失を低減することができる。
＜実施の形態６＞
本実施の形態６のうち、実施の形態１～５と異なる部分について主に説明する。本実施の形態６では、第２並列接続体２及び第３並列接続体３の少なくともいずれか１つに含まれるダイオード及び半導体スイッチング素子に関して、ダイオードの予め定められた電流が流れたときのオン電圧が、半導体スイッチング素子の予め定められた電流が流れたときのオン電圧よりも小さい。つまり、第２並列接続体２及び第３並列接続体３の少なくともいずれか１つに含まれるダイオード及び半導体スイッチング素子に関して、ダイオードの電圧降下に対応するＶＦが、当該ダイオードが接続された半導体スイッチング素子のＶｃｅｓａｔよりも小さい。なお、ダイオードのＶＦを半導体スイッチング素子のＶｃｅｓａｔよりも小さくするためには、例えば、ダイオードの有効面積を半導体スイッチング素子の有効面積よりも大きくすればよい。
このような本実施の形態６によれば、ダイオードのＶＦが半導体スイッチング素子のＶｃｅｓａｔよりも小さいので、回生動作のようなダイオード特性が支配的な動作での電力効率を高めることができる。
＜実施の形態７＞
本実施の形態７のうち、実施の形態１～６と異なる部分について主に説明する。本実施の形態７に係る半導体モジュールは、実施の形態１～６に係る半導体装置と、一の筐体とを備える。一の筐体は、例えば樹脂パッケージであり、第１並列接続体１、第２並列接続体２、及び、第５並列接続体５の組、または、第３並列接続体３、第４並列接続体４、及び、第６並列接続体６の組を覆う。
このような本実施の形態７によれば、回路において電流及び電流の時間変化（ｄＩ／ｄｔ）が発生する電流経路を一の筐体で覆うことで、パッケージの抵抗及びインダクタンスを抑制することができる。
なお、半導体モジュールは、第１並列接続体１、第２並列接続体２、及び、第５並列接続体５の組を覆う第１筐体と、第３並列接続体３、第４並列接続体４、及び、第６並列接続体６の組を覆う第２筐体とを備えてもよい。また、実施の形態４のように、第２並列接続体２及び第３並列接続体３の少なくともいずれか１つにＲＣ－ＩＧＢＴを用いた構成では、上述したように面積効率を高めることができるため、一の筐体で覆うことが容易になる。
＜実施の形態８＞
本実施の形態８のうち、実施の形態１～７と異なる部分について主に説明する。本実施の形態８に係る電力変換装置は、例えばインバータ及びコンバータなどであり、実施の形態１～７に係る半導体装置を備える。このような構成によれば、電力効率が高められた電力変換装置を実現することができる。
なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
１ 第１並列接続体、２ 第２並列接続体、３ 第３並列接続体、４ 第４並列接続体、５ 第５並列接続体、６ 第６並列接続体、ＡＣ 交流端子、Ｃ 中間端子、Ｄｉ１～Ｄｉ６ ダイオード、Ｎ 低電位端子、Ｐ 高電位端子、Ｔｒ１～Ｔｒ６ 半導体スイッチング素子。

Claims (7)

  1. それぞれが半導体スイッチング素子と前記半導体スイッチング素子に逆並列に接続されたダイオードとを含む、第１並列接続体、第２並列接続体、第３並列接続体、第４並列接続体、第５並列接続体、及び、第６並列接続体を備え、
    前記第１並列接続体、前記第２並列接続体、前記第３並列接続体、前記第４並列接続体はこの順に、第１電位の第１端子から、前記第１電位よりも低い第２電位の第２端子までの間に直列に接続され、
    前記第２並列接続体と前記第３並列接続体との接続部分は交流端子に接続され、
    前記第５並列接続体及び前記第６並列接続体はこの順に、前記第１並列接続体と前記第２並列接続体との接続部分から、前記第３並列接続体と前記第４並列接続体との接続部分までの間に直列に接続され、
    前記第５並列接続体と前記第６並列接続体との接続部分は、前記第１電位より小さく前記第２電位より大きい第３電位の第３端子に接続され、
    前記第２並列接続体、及び、前記第３並列接続体の電圧降下の少なくともいずれか１つが、前記第１並列接続体、前記第４並列接続体、前記第５並列接続体、及び、前記第６並列接続体の電圧降下の少なくともいずれか１つよりも小さく、
    前記第２並列接続体及び前記第３並列接続体の少なくともいずれか１つに含まれる前記半導体スイッチング素子及び前記ダイオードに関して、前記ダイオードの予め定められた電流が流れたときのオン電圧が、前記半導体スイッチング素子の前記予め定められた電流が流れたときのオン電圧よりも小さい、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第２並列接続体、及び、前記第３並列接続体のチップ面積の少なくともいずれか１つが、前記第１並列接続体、前記第４並列接続体、前記第５並列接続体、及び、前記第６並列接続体のチップ面積の少なくともいずれか１つよりも大きい、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    前記第２並列接続体及び前記第３並列接続体のそれぞれの、前記半導体スイッチング素子及び前記ダイオードの電圧降下のそれぞれは、１．８Ｖ以下である、半導体装置。
  4. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    前記第２並列接続体及び前記第３並列接続体の少なくともいずれか１つは、前記半導体スイッチング素子及び前記ダイオードとしてＲＣ－ＩＧＢＴを含む、半導体装置。
  5. 請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
    前記第１並列接続体、前記第４並列接続体、前記第５並列接続体、及び、前記第６並列接続体の少なくともいずれか１つの、前記半導体スイッチング素子及び前記ダイオードの少なくともいずれか１つの材料は、ワイドバンドギャップ半導体を含む、半導体装置。
  6. 請求項１から請求項５のうちのいずれか１項に記載の半導体装置と、
    前記第１並列接続体、前記第２並列接続体、及び、前記第５並列接続体の組、または、前記第３並列接続体、前記第４並列接続体、及び、前記第６並列接続体の組を覆う一の筐体と
    を備える、半導体モジュール。
  7. 請求項１から請求項５のうちのいずれか１項に記載の半導体装置を備える、電力変換装置。
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