JP7559450B2 - 埋め込みダイアーキテクチャ及びその形成方法 - Google Patents

Description

マイクロ電子は、通常、中央処理装置（ＣＰＵ）を含む。性能を増大するために、ＣＰＵ製品は、ますます、マルチダイをサイドバイサイド又は他のマルチチップモジュール（ＭＣＭ）の形でＣＰＵパッケージに統合している。埋め込みマルチダイ相互接続ブリッジ（ＥＭＩＢ）は、マイクロ電子パッケージ内で複数のダイを電気的に接続する方法である。

図面は、概して、限定としてではなく例として、本発明の様々な例を示す。

様々な例に従った、半導体パッケージアセンブリの断面図である。

様々な例に従った半導体パッケージアセンブリを含むことができるシステムのシステムレベルダイヤグラムである。

ここで、開示された主題の特定の例を詳細に参照し、それらの例は、添付図面に部分的に示されている。開示された主題は、列挙された特許請求の範囲と併せて記載されるであろうが、例示された主題は、特許請求の範囲を開示された主題に限定することを意図しないことが理解されるであろう。

この文書全体を通して、範囲形式で表現された値は、各数値及び一部範囲が明示的に記載されるかのように、範囲の限定として明示的に記載された数値を含むだけでなく、その範囲内に包含されるすべての個々の数値又は一部範囲も含むフレキシブルな態様で解釈されるべきである。例えば、「約０．１％から約５％」又は「約０．１％から５％」の範囲は、単に約０．１％から約５％だけでなく、個々の値（例えば、１％、２％、３％、及び４％）及び示された範囲内の一部範囲（例えば、０．１％から０．５％、１．１％から２．２％、３．３％から４．４％）も含むものと解釈されるべきである。表現「約ＸからＹ」は、別段の指示がない限り、「約Ｘから約Ｙ」と同じ意味を有する。同様に、表現「約Ｘ、Ｙ、又はＺ」は、別段の指示がない限り、「約Ｘ、約Ｙ、又は約Ｚ」と同じ意味を有する。

この文書では、用語「ａ」、「ａｎ」、または「ｔｈｅ」は、文脈で明確に指示されていない限り、１又は複数を含むものとして使用される。用語「又は」は、別段の指定がない限り、非排他的な「又は」を指すために使用される。表現「Ａ及びＢの少なくとも１つ」又は「Ａ又はＢの少なくとも１つ」は、「Ａ、Ｂ、又はＡ及びＢ」と同じ意味である。加えて、本明細書で使用され、他に定義されていない表現又は用語は、説明のみを目的としており、限定を目的としていないことを理解されるべきである。節の見出しの任意の使用は、文書の読み取りを援助することを意図とし、制限として解釈されるものではない。節の見出しに関連する情報は、その特定の節の内又は外で発生し得る。

本明細書に記載される方法では、時間的又は動作可能なシーケンスが明示的に記載される場合を除いて、本発明の原理から逸脱することなく、動作を任意の順序で実行することができる。さらに、特定の動作は、明示的に主張する文言がそれらが別個に実行されることを述べていない限り、同時に実行されることができる。例えば、Ｘを実行する主張された動作とＹを実行する主張された動作は、単一の工程内で同時に実行されることができ、結果として生じる処理は、主張された処理の文字範囲内に含まれるであろう。

本明細書において用いられるように用語「約」は、値又は範囲、例えば、記載された値又は記載された範囲の限定の１０％以内、５％以内、又は１％以内のばらつきの程度を許容することができ、また正確に記載された値又は範囲を含む。本明細書において用いられるように用語「実質的に」は、大部分、又は少なくとも約５０％、６０％、７０％、８０％、９０％、９５％、９６％、９７％、９８％、９９％、９９．５％、９９．９％、９９．９９％に示すようにほとんど、又は少なくとも約９９．９９９％又はそれより多い、又は１００％を参照する。本明細書において用いられるように用語「実質的に含まない」は、何もない、又は存在する材料の量が、材料を含む組成物の材料特性に影響を与えないように、組成物の約０ｗｔ％から約５ｗｔ％が材料であるように、又は約０ｗｔ％から約１ｗｔ％、又は約５ｗｔ％又はそれより小さい、又は約４．５ｗｔ％より小さい、等しい、又はより大きい、４、３．５、３、２．５、２、１．５、１、０．９、０．８、０．７、０．６、０．５、０．４、０．３、０．２、０．１、０．０１、又は約０．００１ｗｔ％又はそれより小さい、又は約０ｗｔ％であるように、取るに足らない量を有することを意味することができる。

図１は、埋め込みマルチダイ相互接続ブリッジ（ＥＭＩＢ（登録商標））アーキテクチャを使用する半導体デバイスの断面図である。一例では、デバイス又はパッケージ１０は、機能的表面ダイ１４及び１６の通信経路として機能する埋め込みパターニング又はブリッジダイ２８に接続された基板１２から形成される。いくつかの例では、ブリッジダイ２８は、ダイ１４及び１６の底面に完全に接触するインターポーザを用いて置き換えられることができる。不図示であるが、カバーは、基板１２並びにダイ１４及び１６を包むことができる。冷却フィンのような冷却ソリューションが、カバーの上部に取り付けられることができる。具体的な例に応じて示されるように、導電性プレート、一体型ヒートスプレッダ、液体冷却、ヒートパイプ、又は放射フィンのような様々な異なる冷却ソリューションが使用されてよい。代替的に、デバイスは、冷却ソリューションを用いないで、さらにはカバーを用いないで製造されてよい。

デバイス基板１２は、表面ダイ１４及び１６の間の通信をルーティングする内部低密度相互接続を含むことができる。基板１２は、半導体材料（例えば、シリコン、ガリウム、インジウム、ゲルマニウム、又はそれらの変形又は組み合わせ）の埋め込みコンポーネント、及び有機系ビルドアップフィルム、ＦＲ－４のようなガラス強化エポキシ、ポリテトラフルオロエチレン（テフロン（登録商標））、コットン紙強化エポキシ（ＣＥＭ－３）、フェノールガラス（Ｇ３）、紙フェノール（ＦＲ－１又はＦＲ－２）、ポリエステルガラス（ＣＥＭ－５）、又はプリント回路基板（ＰＣＢ）において使用されることができる任意の他の誘電体層のような１又は複数の絶縁層を含む。基板１２は、バンプレスビルドアップ層処理（ＢＢＵＬ）又は他の技術を使用して作製されることができる。ＢＢＵＬ処理は、高密度相互接続要素又はブリッジ２８又はダイ１４、１６のような要素の周囲に形成される１又は複数のビルドアップ層を含む。レーザードリルのようなマイクロビア形成処理は、ビルドアップ層及びダイボンドパッドの間に接続を形成することができる。ビルドアップ層は、高密度統合パターニング技術を使用して形成されてよい。

デバイス１０は、さらに、コア７２を含むことができる。コア７２は、デバイス１０の様々なコンポーネントの熱膨張係数の不一致を低減するように機能することができる。コア７２は、さらに、デバイス１０を強化するのに役立つことができる。コア７２は、多くの適当な材料又は材料の混合物を含むことができる。例えば、コア７２は、有機系ビルドアップフィルム、ポリテトラフルオロエチレン（テフロン（登録商標））、コットン紙強化エポキシ（ＣＥＭ－３）、紙フェノール（ＦＲ－１又はＦＲ－２）、又はエポキシのような誘電体有機材料を含むことができる。コア７２は、ソーダ石灰ガラス、ホウケイ酸ガラス、アルミノケイ酸ガラス、アルカリホウケイ酸ガラス、アルミノホウケイ酸ガラス、アルカリアルミノケイ酸ガラス、又はそれらの混合物のようなガラスを含むこともできる。

ダイ又は電子コンポーネント１４及び１６は、多くの種類のダイ又は電子コンポーネントであることができる。一例では、ダイ又は電子コンポーネント１４及び１６は、マルチダイコンポーネントパッケージ、シリコンダイ、抵抗、キャパシタ、又はインダクタであることができる。いくつかの例では、ダイ１４又は１６は、中央処理装置、フラッシュメモリ、無線充電器、電源管理用集積回路（ＰＭＩＣ）、Ｗｉ－Ｆｉトランスミッタ、全地球測位システム、特定用途向け集積回路、送受信機、広帯域幅メモリ、ＩＯ回路、又はＮＡＮＤメモリスタックであることができる。さらなる例では、ダイ１４又は１６は、メモリダイであることができ、ダイ１６は、中央処理装置（ＣＰＵ）ダイであることができる。他の例では、ダイ１４及び１６の両方は、メモリダイ又はＣＰＵダイであることができる。ダイ１４及び１６は、Ｃ４バンプ２４及びビア２６を通じて電源又はバス６０に連結される。単一のビア２６に連結された各ダイ１４、１６に対して１つのＣ４バンプ２４のみが示されるが、ダイをデバイス及び外部回路に接続するために多くのビア２６を通じて連結された各ダイ１４、１６に多くの接続ポイントがあってよい。パッケージ１０全体は、プリント回路基板（ＰＣＢ）に直接接続される、又は別の（ＰＣＢ）のようないくつかの他のデバイスに取り付けられるソケットに連結されてよい。

ダイ１４及び１６は、電力、接地、又は他の電気結合に使用されることができるような低密度相互接続パッドを含むことができる。低密度相互接続パッドは、電力、接地、又はデータバスのようなバス６０に電気的に連結されることができる。低密度相互接続パッドは、導電接着剤（不図示）などを通じて電気的導電性パッドに電気的に連結されることもできる。導電接着剤は、半田（例えば、半田ペースト）、電気めっき、又はフリップデバイス相互接続（例えば、制御された崩壊デバイス接続（Ｃ４）相互接続）用に構成されたマイクロボールのようなマイクロボールであることができる。

示されるように、ブリッジダイ２８は、基板１２の上部に配置される。ブリッジダイ２８は、相互接続ブリッジのように知られることもできる。ブリッジダイ２８は、シリコンで作られ、シリカ表面を有する。ブリッジダイ２８は、バンプ３０及び３２を通じてＣＰＵダイ１６及びメモリダイ１４に接続する。

一例では、図１に示されるように、ＣＰＵダイ１６は、埋め込みブリッジダイ２８を通じてメモリ１４に接続するためのメモリ１４に最も近い第１相互接続エリアを有する。ＣＰＵ１６は、電力並びに外部データ入力及び出力のための外部ビア２６と接続するための第２相互接続エリアを有する。第２相互接続エリアは、電力相互接続エリア及びデータ相互接続エリアに分割されてよい。いくつかのさらなる例では、ブリッジダイ２８は、複数のブリッジダイ２８のうちの１つであることができる。これらの例のいくつかでは、ブリッジダイ２８は、ダイ１４又は１６のうちの１つに直接連結されるだけでよい。

ブリッジダイ２８は、少なくとも部分的にブリッジダイ２８の上面上又は上面内にバンプ３０を含む。電気的導電性パッドは、銅、金、銀、アルミニウム、亜鉛、ニッケル、真鍮、青銅、鉄などのような導電性金属を含むことができる。

基板１２及びブリッジダイ２８は、シリコン貫通ビア７０を含む。シリコン貫通ビア７０は、バス６０からＺ方向に、基板１２及びブリッジダイ２８を通じて延伸する。シリコン貫通ビア７０は、ブリッジダイ２８の対向する主面の間に完全に延伸して、バンプ３０に接続することができる。シリコン貫通ビアは、銅のような任意の電気的導電性材料を含むことができる。シリコン貫通ビア７０は、実質的に円形又は多角形プロファイルを有するように成形されることができる。実質的に円形プロファイルの例は、円形又は楕円プロファイルを含むことができる。多角形プロファイルの例は、実質的に四辺形、五角形、六角形、七角形プロファイル、又は任意の他のより高次の多角形プロファイルを含むことができる。シリコン貫通ビア７０は、実質的に一定の断面形状を有することができ、又はシリコン貫通ビア７０がテーパ又は湾曲プロファイルを有するように変化することができる。テーパプロファイルは、砂時計形状に適合することができる。

基板１２を通じて延びた結果として、シリコン貫通ビア７０は、非１：１のアスペクト比を有する。例えば、アスペクト比は、約１．５：１から約１０：１、約２：１から約５：１、約１．５：１、２：１、２．５：１、３：１、３．５：１、４：１、４．５：１、５：１、５．５：１、６：１、６．５：１、７：１、７．５：１、８：１、８．５：１、９：１、９．５：１、又は約１０：１より小さい、等しい、又はより大きい範囲内にあることができる。Ｚ方向に測定されたシリコン貫通ビア７０の全長は、約１０μｍから約５０μｍ、から約３０μｍ、から約４０μｍ、約１０μｍ、１５、２０、２５、３０、３５、４０、４５、又は約５０μｍより小さい、等しい、又はより大きい範囲内にあることができる。

シリコン貫通ビア７０を含むことは、電力がバス６０からブリッジダイ２８を通じて直接、ダイ１４及び１６に供給されることが可能にする。電力は、さらに、シリコンビア２６を通じてダイ１４及び１６に直接ルーティングされることができる。しかし、シリコン貫通ビア７０によるブリッジダイ２８への電力の直接ルーティングは、ブリッジダイ２８に電力を供給するためにビア２６を湾曲又は撓める必要がないという追加の利点を有することができる。これは、パッケージ１０のＺ方向の全体高さを低減することができる。さらに、ブリッジダイ２８を基板１２上に直接配置することは、基板１２にキャビティを形成する必要をなくし、故にパッケージ１０を組み立てるために必要とされる製造プロトコルを簡略化する。

一例では、誘電体層５０は、ブリッジダイ２８及び基板１２の上に形成されることができる。誘電体層５０は、ブリッジの配置及び埋め込みにおける寸法変形を可能にし、相互接続エリアのすべてを電気的に分離する。誘電体層５０は、ビスフェノールＡ、エポキシ樹脂、ビスフェノールＦエポキシ樹脂、ノボラックエポキシ樹脂、脂肪族エポキシ樹脂、グリシジルアミンエポキシ樹脂、及びグリシジルアミンエポキシ樹脂のようなエポキシ系樹脂、又は１又は複数の末端エポキシ基を含む任意の他の樹脂から形成されることができる。いくつかの例では、誘電体層５０は、約５ミクロンから約５０ミクロン、又は約１５ミクロンから４５ミクロン、又は２０ミクロンから３５ミクロン又は約３０ミクロン、又は約１５ミクロン、２０ミクロン、２５ミクロン、３０ミクロン、３５ミクロン、４０ミクロン、又は４５ミクロンより小さい、等しい、又はより大きい範囲の厚さを有する１つの層を含む。

誘電体層５０の表面及びブリッジダイ２８の表面は、界面５２で接合される。誘電体層５０は、エポキシ系樹脂から形成されることができ、ブリッジダイ２８は、シリコンから形成されることができ、シリカ表面を有する。故に、界面５２は、２つの異なる材料から形成されることができる。誘電体層５０及びブリッジダイ２８を付着するために、接着促進層が、界面５２に適用されることができる。界面は、有機基及び３つのヒドロキシル基に接合されたシリコン原子を含む複数のシラン系接着促進分子から形成されることができる接着促進層を含むことができる。

本発明のいくつかの例では、誘電体層５０は、複数の材料層から形成されることができる。例えば、誘電体層５０は、上述のようにエポキシ樹脂のベース層又は他の誘電体層から形成されることができ、ベース層に接合されるエポキシ系樹脂の第２層をさらに含むことができる。エポキシ系樹脂の第２層は、約１ミクロンから約５ミクロン、又は約２ミクロンから約４ミクロン、又は約１．２ミクロン、１．４ミクロン、１．６ミクロン、１．８ミクロン、２．０ミクロン、２．２ミクロン、２．４ミクロン、２．６ミクロン、２．８ミクロン、３．０ミクロン、３．２ミクロン、３．４ミクロン、３．６ミクロン、３．８ミクロン、４ミクロン、４．２ミクロン、４．４ミクロン、４．６ミクロン、又は４．８ミクロンより小さい、等しい、又はより大きい範囲の厚さを有することができる。いくつかの例では、接着促進分子は、誘電体層５０をブリッジダイ２８上に積層する前に、エポキシ系樹脂の第２層に接合されることができる。この態様では、エポキシ系樹脂の第２層は、誘電体層５０及びブリッジダイ２８の間の接着のためのプライマ層として機能する。

半導体パッケージ１０は、任意の適切な方法に従って形成されることができる。適切な方法の例として、複数の穴は、レーザエッチングにより基板１２に形成されることができる。シリコン貫通ビア７０は、穴を通じてバス６０から所望の長さに鉛直に成長されることができる。基板１２から延びるシリコン貫通ビア７０の一部は、誘電材料内に封止され、平坦化されてシリコン貫通ビア７０の上部を露出することができ、半田ボール３２がそこに成長されることができる。誘電材料の一部は、エッチング除去されることができ、ブリッジダイ２８は、そこを貫通して延びるシリコン貫通ビア７０を用いてエッチング部分に配置されることができる。そして、ダイ１４及び１６は、半田ボール３２に取り付けられることができる。そして、アセンブリは、少なくとも部分的にオーバーモールド材料内に封止されることができ、ヒートスプレッダのような任意選択の要素をモールドに取り付けられることができる。

半導体デバイス１０は、多くの異なる電子デバイスに組み込まれることができる。ＥＭＩＢ（登録商標）は、デバイス１０を組み込んだそのような技術の１つであり、超高密度相互接続を通じて異なるコンポーネントを１つのパッケージに統合する。図２は、本発明の例に係るシステムレベルダイヤグラムを示す。例えば、図２は、ＩＣパッケージアセンブリ２００を含む電子デバイス（例えば、システム）の例を示す。図２は、本発明の主題のためのより高いレベルのデバイスアプリケーションの例を示すために含まれる。一例では、システム２００は、これに限定されないが、デスクトップコンピュータ、ラップトップコンピュータ、ネットブック、タブレット、ノートブックコンピュータ、携帯情報端末（ＰＤＡ）、サーバ、ワークステーション、携帯電話、モバイルコンピューティングデバイス、スマートフォン、インターネット家電機器、又は任意の他のタイプのコンピューティングデバイスを含む。いくつかの例では、システム２００は、システムオンチップ（ＳＯＣ）システムである。

一例では、プロセッサ２１０は、１又は複数の処理コア２１２及び２１２Ｎを有し、２１２Ｎは、プロセッサ２１０内のＮ番目のプロセッサコアを表し、Ｎは正の整数である。一例では、システム２００は、２１０及び２０５を含む複数のプロセッサを含み、プロセッサ２０５は、プロセッサ２１０のロジックと同様又は同一のロジックを有する。いくつかの例では、処理コア２１２は、これに限定されないが、命令をフェッチするプリフェッチロジック、命令をデコードするデコードロジック、命令を実行する実行ロジックなどを含む。いくつかの例では、プロセッサ２１０は、システム２００に対する命令及び／又はデータをキャッシュするキャッシュメモリ２１６を有する。キャッシュメモリ２１６は、１又は複数のレベルのキャッシュメモリを含む階層構造に構成されてよい。

いくつかの例では、プロセッサ２１０は、プロセッサ２１０が揮発性メモリ２３２及び／又は不揮発性メモリ２３４を含むメモリ２３０にアクセスして通信することを可能にする機能を実行するように動作可能なメモリコントローラ２１４を含む。いくつかの例では、プロセッサ２１０は、メモリ２３０及びチップセット２２０に連結される。プロセッサ２１０は、無線信号を送信及び／又は受信するように構成された任意のデバイスと通信するために無線アンテナ２７８に連結されてもよい。一例では、無線アンテナ２７８は、これに限定されないが、ＩＥＥＥ８０２．１１規格及びその関連ファミリ、ＨｏｍｅＰｌｕｇ ＡＶ（ＨＰＡＶ）、超広帯域無線システム（ＵＷＢ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＷｉＭＡＸ（登録商標）、又は任意の形態の無線通信プロトコルに従って動作する。

いくつかの例では、揮発性メモリ２３２は、これに限定されないが、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ラムバスダイナミックランダムアクセスメモリ（ＲＤＲＡＭ）、及び／又は任意の他のタイプのランダムアクセスメモリデバイスを含む。不揮発性メモリ２３４は、これに限定されないが、フラッシュメモリ、相変化メモリ（ＰＣＭ）、リードオンリメモリ（ＲＯＭ）、電気的消去可能なプログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、又は任意の他のタイプの不揮発性メモリデバイスを含む。

メモリ２３０は、情報及びプロセッサ２１０により実行される命令を格納する。一例では、プロセッサ２１０が命令を実行している間に、メモリ２３０は、一時的変数又は他の中間情報を格納してもよい。示された例では、チップセット２２０は、ポイントツーポイント（ＰｔＰ又はＰ－Ｐ）インタフェース２１７及び２２２を介してプロセッサ２１０と接続する。チップセット２２０は、プロセッサ２１０がシステム２００内の他の要素に接続することを可能にする。本発明のいくつかの例では、インタフェース２１７及び２２２は、Ｉｎｔｅｌ（登録商標）ＱｕｉｃｋＰａｔｈ相互接続（ＱＰＩ）などのようなＰｔＰ通信プロトコルに従って動作する。他の例では、異なる相互接続が使用されてよい。

いくつかの例では、チップセット２２０は、プロセッサ２１０、２０５Ｎ、ディスプレイデバイス２４０、及び他のデバイス２７２、２７６、２７４、２６０、２６２、２６４、２６６、２７７などと通信するよう動作可能である。チップセット２２０は、無線信号を送信及び／又は受信するように構成された任意のデバイスと通信するために無線アンテナ２７８に連結されてもよい。

チップセット２２０は、インタフェース２２６を介してディスプレイデバイス２４０に接続される。ディスプレイデバイス２４０は、例えば、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、ブラウン管（ＣＲＴ）ディスプレイ、又は任意の他の形態の視覚ディスプレイデバイスであってよい。本発明のいくつかの例では、プロセッサ２１０及びチップセット２２０は、単一のＳＯＣに一体化される。加えて、チップセット２２０は、様々な要素２７４、２６０、２６２、２６４、及び２６６を相互接続する１又は複数のバス２５０及び２５５に接続する。バス２５０及び２５５は、バスブリッジ２７２を介して一緒に相互接続されてよい。一例では、チップセット２２０は、インタフェース２２４及び／又は２２６、スマートテレビ２７６、家庭用電気機械器具２７７などを介して、不揮発性メモリ２６０、大容量記憶デバイス（複数可）２６２、キーボード／マウス２６４、及びネットワークインタフェース２６６と結合する。

一例では、大容量記憶デバイス２６２は、これに限定されないが、ソリッドステートドライブ、ハードディスクドライブ、ユニバーサルシリアルバスフラッシュメモリドライブ、又は任意の他の形態のコンピュータデータストレージ媒体を含む。一例では、ネットワークインタフェース２６６は、限定されるものではないが、Ｅｔｈｅｒｎｅｔ（登録商標）インタフェース、ユニバーサルシリアルバス（ＵＳＢ）インタフェース、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）エクスプレスインタフェース、無線インタフェース、及び／又は任意の他の好適な種類のインタフェースを含む任意の種類の十分知られたネットワークインタフェース規格によって実装される。一例では、無線インタフェースは、これに限定されないが、ＩＥＥＥ８０２．１１規格及びその関連ファミリ、ＨｏｍｅＰｌｕｇ ＡＶ（ＨＰＡＶ）、超広帯域無線システム（ＵＷＢ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＷｉＭＡＸ（登録商標）、又は任意の形態の無線通信プロトコルに従って動作する。

図２に示されるモジュールは、システム２００内に別個のブロックとして図示されるが、これらのブロックのいくつかにより実行される機能は、単一の半導体回路内に集積されてよく、２又はそれより多い別個の集積回路を使用して実装されてよい。例えば、キャッシュメモリ２１６がプロセッサ２１０内に別個のブロックとして図示されるが、キャッシュメモリ２１６（又はキャッシュメモリ２１６の選択された態様）は、処理コア２１２に組み込まれてよい。 ［例示的な例］

以下の例示的な例が提供され、その符号は、重要レベルを指定するものとして解釈されるべきではない。

例１は、ＸＹ方向に延びる第１及び第２の対向する実質的に平面状の主面を有する基板と、前記ＸＹ方向に延びる第３及び第４の対向する実質的に平面状の主面を有するブリッジダイであり、前記ブリッジダイの前記第３の実質的に平面状の主面は、前記基板の前記第２の実質的に平面状の主面に直接接触する、前記ブリッジダイと、前記基板の前記第１の実質的に平面状の主面及び前記ブリッジダイの前記第４の実質的に平面状の主面を通ってＺ方向に延びるシリコン貫通ビアと、前記シリコン貫通ビアに連結される電源と、少なくとも１つは前記ブリッジダイに電気的に連結される第１の電子コンポーネント及び第２の電子コンポーネントと、前記第１の電子コンポーネント、第２の電子コンポーネント、及び前記ブリッジダイを少なくとも部分的に包むオーバーモールドと、を備える半導体パッケージを提供する。

例２は、前記基板は、シリコン内に拡散された導電層を含む、例１に記載の半導体パッケージを提供する。

例３は、前記シリコン貫通ビアは、導電性材料を含む、例１又は２のいずれか１つに記載の半導体パッケージを提供する。

例４は、前記導電性材料は銅である、例３に記載の半導体パッケージを提供する。

例５は、前記シリコン貫通ビアは、多角形プロファイルを含む、例１から４のいずれか１つの半導体パッケージを提供する。

例６は、前記多角形プロファイルは、実質的に円形、実質的に楕円、実質的に正方形、又は実質的に長方形である、例５の半導体パッケージを提供する。

例７は、前記第１及び第２の電子コンポーネントは、独立に、マルチダイコンポーネントパッケージ、シリコンダイ、抵抗、キャパシタ、又はインダクタを含む、例１から６のいずれか１つの半導体パッケージを提供する。

例８は、前記マルチダイコンポーネントパッケージは、ＮＡＮＤメモリスタックである、例７の半導体パッケージを提供する。

例９は、前記シリコンダイは、中央処理装置、フラッシュメモリ、無線充電器、電源管理用集積回路（ＰＭＩＣ）、Ｗｉ－Ｆｉトランスミッタ、全地球測位システム、特定用途向け集積回路、又はＮＡＮＤメモリスタックを含む、例７又は８のいずれか１つの半導体パッケージを提供する。

例１０は、前記基板の前記第４の主面並びに前記第１及び第２の電子コンポーネントに取り付けられる複数の半田ボールをさらに備える、例１から９のいずれか１つの半導体パッケージを提供する。

例１１は、前記半田ボールの平均ピッチは、約５μｍから約５０μｍの範囲内である、例１０の半導体パッケージを提供する。

例１２は、前記半田ボールの平均ピッチは、約２０μｍから約４０μｍの範囲内である、例１０の半導体パッケージを提供する。

例１３は、前記シリコン貫通ビアの高さは、約１０μｍから約５０μｍの範囲内である、例１から１２のいずれか１つの半導体パッケージを提供する。

例１４は、前記シリコン貫通ビアの高さは、約３０μｍから約４０μｍの範囲内である、例１から１３のいずれか１つの半導体パッケージを提供する。

例１５は、前記シリコン貫通ビアは、シリコン貫通ビアであり、前記埋め込みダイの前記第４の主面に隣接する半田ボールに連結される、例１から１４のいずれか１つの半導体パッケージを提供する。

例１６は、前記シリコン貫通ビアは、前記Ｚ方向に高アスペクト比を有する、例１から１５のいずれか１つの半導体パッケージを提供する。

例１７は、前記アスペクト比は、約１．５：１から約１０：１の範囲内である、例１６の半導体パッケージを提供する。

例１８は、前記アスペクト比は、約２：１から約５：１の範囲内である、例１６又は１７のいずれか１つの半導体パッケージを提供する。

例１９は、前記基板の厚さは、前記ＸＹ方向において実質的に一定である、例１から１８のいずれか１つの半導体パッケージを提供する。

例２０は、前記基板は、キャビティを含まない、例１から１９のいずれか１つの半導体パッケージを提供する。

例２１は、さらに、有機材料、ガラス材料、又はそれらの両方を含む前記基板に取り付けられたコアを備える、例１から２０のいずれか１つの半導体パッケージを提供する。

例２２は、ＸＹ方向に延びる第１及び第２の対向する実質的に平面状の主面を有する基板と、前記ＸＹ方向に延びる第３及び第４の対向する実質的に平面状の主面を有するブリッジダイであり、前記ブリッジダイの前記第３の実質的に平面状の主面は、前記基板の前記第２の実質的に平面状の主面に直接接触する、前記ブリッジダイと、前記基板の前記第１の実質的に平面状の主面及び前記ブリッジダイの前記第４の実質的に平面状の主面を通ってＺ方向に延びるシリコン貫通ビアであり、約１．５：１から約１０：１の範囲のアスペクト比を有し、前記埋め込みダイの前記第４の主面に隣接する半田ボールに連結される、前記シリコン貫通ビアと、前記シリコン貫通ビアに連結される電源と、前記ブリッジダイに電気的に連結される第１の電子コンポーネントと、前記ブリッジダイに電気的に連結される第２の電子コンポーネントと、前記第１の電子コンポーネント、第２の電子コンポーネント、及び前記ブリッジダイを少なくとも部分的に包むオーバーモールドと、を備える半導体パッケージを提供する。

例２３は、前記基板は、シリコン内に拡散された導電層を含む、例２２に記載の半導体パッケージを提供する。

例２４は、前記シリコン貫通ビアは、導電性材料を含む、例２２又は２３のいずれか１つの半導体パッケージを提供する。

例２５は、前記導電性材料は銅である、例２４の半導体パッケージを提供する。

例２６は、前記シリコン貫通ビアは、多角形プロファイルを含む、例２２から２５のいずれか１つの半導体パッケージを提供する。

例２７は、前記多角形プロファイルは、実質的に円形、実質的に楕円、実質的に正方形、又は実質的に長方形である、例２６の半導体パッケージを提供する。

例２８は、前記第１及び第２の電子コンポーネントは、独立に、マルチダイコンポーネントパッケージ、シリコンダイ、抵抗、キャパシタ、及びインダクタを含む、例２２から２７のいずれか１つの半導体パッケージを提供する。

例２９は、前記マルチダイコンポーネントパッケージは、ＮＡＮＤメモリスタックである、例２８の半導体パッケージを提供する。

例３０は、前記シリコンダイは、中央処理装置、フラッシュメモリ、無線充電器、電源管理用集積回路（ＰＭＩＣ）、Ｗｉ－Ｆｉトランスミッタ、全地球測位システム、特定用途向け集積回路、又はＮＡＮＤメモリスタックを含む、例２８又は２９のいずれか１つの半導体パッケージを提供する。

例３１は、前記基板の前記第４の主面及び前記第１及び第２の電子コンポーネントに取り付けられる複数の半田ボールをさらに備える、例２２から３０のいずれか１つの半導体パッケージを提供する。

例３２は、前記半田ボールの平均ピッチは、約５μｍから約５０μｍの範囲内である、例３１の半導体パッケージを提供する。

例３３は、前記半田ボールの平均ピッチは、約２０μｍから約４０μｍの範囲内である、例３１の半導体パッケージを提供する。

例３４は、前記シリコン貫通ビアの高さは、約１０μｍから約５０μｍの範囲内である、例２２から３３のいずれか１つの半導体パッケージを提供する。

例３５は、前記シリコン貫通ビアの高さは、約３０μｍから約４０μｍの範囲内である、例２２から３４のいずれか１つの半導体パッケージを提供する。

例３６は、前記シリコン貫通ビアは、シリコン貫通ビアであり、前記埋め込みダイの前記第４の主面に隣接する半田ボールに連結される、例２２から３５のいずれか１つの半導体パッケージを提供する。

例３７は、前記シリコン貫通ビアは、前記Ｚ方向に高アスペクト比を有する、例２２から３６のいずれか１つの半導体パッケージを提供する。

例３８は、前記アスペクト比は、約１．５：１から約１０：１の範囲内である、例３７の半導体パッケージを提供する。

例３９は、前記アスペクト比は、約２：１から約５：１の範囲内である、例３７の半導体パッケージを提供する。

例４０は、前記基板の厚さは、前記ＸＹ方向において実質的に一定である、例２２から３９のいずれか１つの半導体パッケージを提供する。

例４１は、前記埋め込みダイの厚さは、前記ＸＹ方向において実質的に一定である、例２２から４０のいずれか１つの半導体パッケージを提供する。

例４２は、前記基板は、キャビティを含まない、例２２から４１のいずれか１つの半導体パッケージを提供する。

例４３は、ＸＹ方向に延びる第１及び第２の対向する実質的に平面状の主面を有する基板からＺ方向に延びる複数のシリコン貫通ビアを成長させる段階と、前記ＸＹ方向に延びる第３及び第４の対向する実質的に平面状の主面を有するブリッジダイを、前記基板の前記第２の実質的に平面状の主面に接触させ、それにより、前記複数のシリコン貫通ビアは、前記基板の前記第１の実質的に平面状の主面及び前記ブリッジダイの前記第４の実質的に平面状の主面を通ってＺ方向に延びる、段階と、前記複数のシリコン貫通ビア上に複数の半田ボールを成長させる段階と、第１の電子コンポーネント及び第２の電子コンポーネントを前記半田ボールに取り付ける段階と、電源を前記複数のシリコン貫通ビアに結合する段階と、前記半導体パッケージをオーバーモールドを用いて少なくとも部分的に封止する段階と、を備える、例１から４２のいずれか１つの半導体パッケージの形成方法を提供する。

例４４は、前記基板は、シリコン内に拡散された導電層を含む、例４３に記載の方法を提供する。

例４５は、前記シリコン貫通ビアは、導電性材料を含む、例４３又は４４のいずれか１つの方法を提供する。

例４６は、前記導電性材料は銅である、例４５の方法を提供する。

例４７は、前記シリコン貫通ビアは、多角形プロファイルを含む、例４３から４６のいずれか１つの方法を提供する。

例４８は、前記多角形プロファイルは、実質的に円形、実質的に楕円、実質的に正方形、又は実質的に長方形である、例４７の方法を提供する。

例４９は、前記第１及び第２の電子コンポーネントは、独立に、マルチダイコンポーネントパッケージ、シリコンダイ、抵抗、キャパシタ、及びインダクタを含む、例４３から４８のいずれか１つの方法を提供する。

例５０は、前記マルチダイコンポーネントパッケージは、ＮＡＮＤメモリスタックである、例４９の方法を提供する。

例５１は、前記シリコンダイは、中央処理装置、フラッシュメモリ、無線充電器、電源管理用集積回路（ＰＭＩＣ）、Ｗｉ－Ｆｉトランスミッタ、全地球測位システム、特定用途向け集積回路、又はＮＡＮＤメモリスタックを含む、例４９又は５０のいずれか１つの方法を提供する。

例５２は、前記基板の前記第４の主面及び前記第１及び第２の電子コンポーネントに取り付けられる複数の半田ボールをさらに備える、例４３から５１のいずれか１つの方法を提供する。

例５３は、前記半田ボールの平均ピッチは、約５μｍから約５０μｍの範囲内である、例５２の方法を提供する。

例５４は、前記半田ボールの平均ピッチは、約２０μｍから約４０μｍの範囲内である、例５２の方法を提供する。

例５５は、前記シリコン貫通ビアの高さは、約１０μｍから約５０μｍの範囲内である、例４３から５４のいずれか１つの方法を提供する。

例５６は、前記シリコン貫通ビアの高さは、約３０μｍから約４０μｍの範囲内である、例４３から５５のいずれか１つの方法を提供する。

例５７は、前記シリコン貫通ビアは、シリコン貫通ビアであり、前記埋め込みダイの前記第４の主面に隣接する半田ボールに連結される、例４３から５６のいずれか１つの方法を提供する。

例５８は、前記シリコン貫通ビアは、前記Ｚ方向に高アスペクト比を有する、例４３から５７のいずれか１つの方法を提供する。

例５９は、前記アスペクト比は、約１．５：１から約１０：１の範囲内である、例５８の方法を提供する。

例６０は、前記アスペクト比は、約２：１から約５：１の範囲内である、例５８の方法を提供する。

例６１は、前記基板の厚さは、前記ＸＹ方向において実質的に一定である、例４３から６０のいずれか１つの方法を提供する。

例６２は、前記埋め込みダイの厚さは、前記ＸＹ方向において実質的に一定である、例４３から６１のいずれか１つの方法を提供する。

例６３は、前記基板は、キャビティを含まない、例４３から６２のいずれか１つの方法を提供する。

例６４は、さらに、前記基板を平坦化する段階を備える、例４３から６３のいずれか１つの方法を提供する。

本明細書によれば、以下の各項目に記載の構成もまた開示される。 ［項目１］ ＸＹ方向に延びる第１及び第２の対向する実質的に平面状の主面を有する基板と、前記ＸＹ方向に延びる第３及び第４の対向する実質的に平面状の主面を有するブリッジダイであり、前記ブリッジダイの前記第３の実質的に平面状の主面は、前記基板の前記第２の実質的に平面状の主面に直接接触する、前記ブリッジダイと、前記基板の前記第１の実質的に平面状の主面及び前記ブリッジダイの前記第４の実質的に平面状の主面を通ってＺ方向に延びるシリコン貫通ビアと、前記シリコン貫通ビアに連結される電源と、少なくとも１つは前記ブリッジダイに電気的に連結される第１の電子コンポーネント及び第２の電子コンポーネントと、前記第１の電子コンポーネント、第２の電子コンポーネント、及び前記ブリッジダイを少なくとも部分的に包むオーバーモールドと、を備える半導体パッケージ。
［項目２］
前記基板は、シリコン内に拡散された導電層を含む、項目１に記載の半導体パッケージ。
［項目３］
前記シリコン貫通ビアは、導電性材料を含む、項目１に記載の半導体パッケージ。
［項目４］
前記第１及び第２の電子コンポーネントは、独立に、マルチダイコンポーネントパッケージ、シリコンダイ、抵抗、キャパシタ、及びインダクタを含む、項目１に記載の半導体パッケージ。
［項目５］
前記基板の前記第４の主面及び前記第１及び第２の電子コンポーネントに取り付けられる複数の半田ボールをさらに備える、項目１に記載の半導体パッケージ。
［項目６］
前記半田ボールの平均ピッチは、約５μｍから約５０μｍの範囲内である、項目５に記載の半導体パッケージ。
［項目７］
前記シリコン貫通ビアの高さは、約１０μｍから約５０μｍの範囲内である、項目１に記載の半導体パッケージ。
［項目８］
ＸＹ方向に延びる第１及び第２の対向する実質的に平面状の主面を有する基板と、前記ＸＹ方向に延びる第３及び第４の対向する実質的に平面状の主面を有するブリッジダイであり、前記ブリッジダイの前記第３の実質的に平面状の主面は、前記基板の前記第２の実質的に平面状の主面に直接接触する、前記ブリッジダイと、前記基板の前記第１の実質的に平面状の主面及び前記ブリッジダイの前記第４の実質的に平面状の主面を通ってＺ方向に延びるシリコン貫通ビアであり、約１．５：１から約１０：１の範囲のアスペクト比を有し、前記埋め込みダイの前記第４の主面に隣接する半田ボールに連結される、前記シリコン貫通ビアと、前記シリコン貫通ビアに連結される電源と、前記ブリッジダイに電気的に連結される第１の電子コンポーネントと、前記ブリッジダイに電気的に連結される第２の電子コンポーネントと、前記第１の電子コンポーネント、第２の電子コンポーネント、及び前記ブリッジダイを少なくとも部分的に包むオーバーモールドと、を備える半導体パッケージ。
［項目９］
前記基板は、シリコン内に拡散された導電層を含む、項目８に記載の半導体パッケージ。
［項目１０］
前記シリコン貫通ビアは、導電性材料を含む、項目８に記載の半導体パッケージ。
［項目１１］
前記第１及び第２の電子コンポーネントは、独立に、マルチダイコンポーネントパッケージ、シリコンダイ、抵抗、キャパシタ、及びインダクタを含む、項目８に記載の半導体パッケージ。
［項目１２］
前記半田ボールの平均ピッチは、約５μｍから約５０μｍの範囲内である、項目１１に記載の半導体パッケージ。
［項目１３］
前記シリコン貫通ビアは、前記Ｚ方向に高アスペクト比を有する、項目８に記載の半導体パッケージ。
［項目１４］
前記アスペクト比は、約１．５：１から約１０：１の範囲内である、項目１３に記載の半導体パッケージ。
［項目１５］
前記基板は、キャビティを含まない、項目８に記載の半導体パッケージ。
［項目１６］
半導体パッケージを形成するための方法であって、ＸＹ方向に延びる第１及び第２の対向する実質的に平面状の主面を有する基板からＺ方向に延びる複数のシリコン貫通ビアを成長させる段階と、前記ＸＹ方向に延びる第３及び第４の対向する実質的に平面状の主面を有するブリッジダイを、前記基板の前記第２の実質的に平面状の主面に接触させ、それにより、前記複数のシリコン貫通ビアは、前記基板の前記第１の実質的に平面状の主面及び前記ブリッジダイの前記第４の実質的に平面状の主面を通ってＺ方向に延びる、段階と、前記複数のシリコン貫通ビア上に複数の半田ボールを成長させる段階と、第１の電子コンポーネント及び第２の電子コンポーネントを前記半田ボールに取り付ける段階と、電源を前記複数のシリコン貫通ビアに結合する段階と、前記半導体パッケージをオーバーモールドを用いて少なくとも部分的に封止する段階と、を備える方法。
［項目１７］
前記シリコン貫通ビアは、前記Ｚ方向に高アスペクト比を有する、項目１６に記載の方法。
［項目１８］
前記半田ボールの平均ピッチは、約５μｍから約５０μｍの範囲内である、項目１７に記載の方法。
［項目１９］
前記基板は、キャビティを含まない、項目１６に記載の方法。
［項目２０］
前記基板を平坦化する段階をさらに備える、項目１６に記載の方法。

Claims (20)

1. ＸＹ方向に延び且つ対向する第１の実質的に平面状の主面及び第２の実質的に平面状の主面を有する基板と、
   前記ＸＹ方向に延び且つ対向する第３の実質的に平面状の主面及び第４の実質的に平面状の主面を有するブリッジダイであり、前記ブリッジダイの前記第３の実質的に平面状の主面は、前記基板の前記第２の実質的に平面状の主面に直接接触する、前記ブリッジダイと、
   前記基板の前記第１の実質的に平面状の主面及び前記ブリッジダイの前記第４の実質的に平面状の主面を通ってＺ方向に延びるシリコン貫通ビアと、
   前記シリコン貫通ビアに連結される電源と、
   少なくとも１つは前記ブリッジダイに電気的に連結される第１の電子コンポーネント及び第２の電子コンポーネントと、
   前記第１の電子コンポーネント、第２の電子コンポーネント、及び前記ブリッジダイを少なくとも部分的に包むオーバーモールドと、
   を備える半導体パッケージ。
2. 前記基板は、シリコン内に拡散された導電層を含む、請求項１に記載の半導体パッケージ。
3. 前記シリコン貫通ビアは、導電性材料を含む、請求項１又は２に記載の半導体パッケージ。
4. 前記第１の電子コンポーネント及び前記第２の電子コンポーネントは、独立に、マルチダイコンポーネントパッケージ、シリコンダイ、抵抗、キャパシタ、又はインダクタを含む、請求項１から３のいずれか一項に記載の半導体パッケージ。
5. 前記基板の前記第４の実質的に平面状の主面並びに前記第１の電子コンポーネント及び前記第２の電子コンポーネントに取り付けられる複数の半田ボールをさらに備える、請求項１から４のいずれか一項に記載の半導体パッケージ。
6. 前記複数の半田ボールの平均ピッチは、約５μｍから約５０μｍの範囲内である、請求項５に記載の半導体パッケージ。
7. 前記シリコン貫通ビアの高さは、約１０μｍから約５０μｍの範囲内である、請求項１から６のいずれか一項に記載の半導体パッケージ。
8. ＸＹ方向に延び且つ対向する第１の実質的に平面状の主面及び第２の実質的に平面状の主面を有する基板と、
   前記ＸＹ方向に延び且つ対向する第３の実質的に平面状の主面及び第４の実質的に平面状の主面を有するブリッジダイであり、前記ブリッジダイの前記第３の実質的に平面状の主面は、前記基板の前記第２の実質的に平面状の主面に直接接触する、前記ブリッジダイと、
   前記基板の前記第１の実質的に平面状の主面及び前記ブリッジダイの前記第４の実質的に平面状の主面を通ってＺ方向に延びるシリコン貫通ビアであり、約１．５：１から約１０：１の範囲のアスペクト比を有し、前記ブリッジダイの前記第４の実質的に平面状の主面に隣接する半田ボールに連結される、前記シリコン貫通ビアと、
   前記シリコン貫通ビアに連結される電源と、
   前記ブリッジダイに電気的に連結される第１の電子コンポーネントと、
   前記ブリッジダイに電気的に連結される第２の電子コンポーネントと、
   前記第１の電子コンポーネント、第２の電子コンポーネント、及び前記ブリッジダイを少なくとも部分的に包むオーバーモールドと、
   を備える半導体パッケージ。
9. 前記基板は、シリコン内に拡散された導電層を含む、請求項８に記載の半導体パッケージ。
10. 前記シリコン貫通ビアは、導電性材料を含む、請求項８又は９に記載の半導体パッケージ。
11. 前記第１の電子コンポーネント及び前記第２の電子コンポーネントは、独立に、マルチダイコンポーネントパッケージ、シリコンダイ、抵抗、キャパシタ、又はインダクタを含む、請求項８から１０のいずれか一項に記載の半導体パッケージ。
12. 前記半田ボールの平均ピッチは、約５μｍから約５０μｍの範囲内である、請求項１１に記載の半導体パッケージ。
13. 前記シリコン貫通ビアは、前記Ｚ方向に高アスペクト比を有する、請求項８から１２のいずれか一項に記載の半導体パッケージ。
14. 前記アスペクト比は、約１．５：１から約１０：１の範囲内である、請求項１３に記載の半導体パッケージ。
15. 前記基板は、キャビティを含まない、請求項８から１４のいずれか一項に記載の半導体パッケージ。
16. 半導体パッケージを形成するための方法であって、
    ＸＹ方向に延び且つ対向する第１の実質的に平面状の主面及び第２の実質的に平面状の主面を有する基板からＺ方向に延びる複数のシリコン貫通ビアを成長させる段階と、
    前記ＸＹ方向に延び且つ対向する第３の実質的に平面状の主面及び第４の実質的に平面状の主面を有するブリッジダイを、前記基板の前記第２の実質的に平面状の主面に接触させ、それにより、前記複数のシリコン貫通ビアは、前記基板の前記第１の実質的に平面状の主面及び前記ブリッジダイの前記第４の実質的に平面状の主面を通ってＺ方向に延びる、段階と、
    前記複数のシリコン貫通ビア上に複数の半田ボールを成長させる段階と、
    第１の電子コンポーネント及び第２の電子コンポーネントを前記複数の半田ボールに取り付ける段階と、
    電源を前記複数のシリコン貫通ビアに結合する段階と、
    前記半導体パッケージをオーバーモールドを用いて少なくとも部分的に封止する段階と、
    を備える方法。
17. 前記複数のシリコン貫通ビアは、前記Ｚ方向に高アスペクト比を有する、請求項１６に記載の方法。
18. 前記複数の半田ボールの平均ピッチは、約５μｍから約５０μｍの範囲内である、請求項１７に記載の方法。
19. 前記基板は、キャビティを含まない、請求項１６から１８のいずれか一項に記載の方法。
20. 前記基板を平坦化する段階をさらに備える、請求項１６から１９のいずれか一項に記載の方法。