JP7579687B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関するものである。

絶縁性の炭化珪素（ＳｉＣ）基板にイオン注入法により不純物領域を形成したプレーナ構造のトランジスタが提案されている。トランジスタの反転層（チャネル）を形成するベース領域の不純物濃度は、ある程度低くする必要がある。例えば、ｐ型のベース領域の不純物濃度を１Ｅ１８ｃｍ^-3以下にする。

Ogyun Soek etc. "High-voltage lateral double-implanted MOSFETs implemented on high-purity semi-insulating 4H-SiC substrates with gate field plates" Japanese Journal of Applied Physics, Volume 57, Number 6S1 June 2018

ベース領域の不純物濃度を高くできないために、トランジスタのボディダイオードの動作時のベース領域の電気抵抗が大きい。このため、トランジスタの損失が大きい。また、ＳｉＣ材料はホールの移動度が低く、かつ不純物の活性化率が低い。このため、炭化珪素基板を用いた半導体装置では、シリコン（Ｓｉ）基板を用いた半導体装置に比べて、ｐｎ接合ダイオードのオン抵抗が高い。

本発明は、損失の増大を抑制する半導体装置及び半導体装置の製造方法を提供することを目的とする。

本発明の一態様に係る半導体装置は、ドリフト領域と、第１ウェル領域と、第１ウェル領域を介してドリフト領域とそれぞれ対向する第１領域および第２ウェル領域と、ドリフト領域と接続する第２領域を備えることを要旨とする。第１領域と第２ウェル領域の接続面から第１領域の接続面に対向する対向面までの距離は、第１領域から第２領域までの距離の１０分の１以下である。

本発明によれば、損失の増大を抑制する半導体装置及び半導体装置の製造方法を提供することができる。

本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。 シミュレーションモデルの構成を示す模式図である（その１）。 シミュレーションモデルの構成を示す模式図である（その２）。 シミュレーションモデルの構成を示す模式図である（その３）。 図２のシミュレーションモデルを用いたシミュレーションの結果を示すグラフである。 図３のシミュレーションモデルを用いたシミュレーションの結果を示すグラフである。 図４のシミュレーションモデルを用いたシミュレーションの結果を示すグラフである。 シミュレーションの結果を表示する範囲を示す模式図である。 第１距離が０．１μｍでの電流分布のシミュレーションの結果である。 第１距離が０．８μｍでの電流分布のシミュレーションの結果である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その２）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その３）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その４）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その５）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その６）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その７）。 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の第２の実施形態に係る半導体装置についての電流分布のシミュレーションの結果である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である。 本発明の第３の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である。 本発明の第４の実施形態に係る半導体装置の構成を示す模式的な斜視図である。 図２３のＡ－Ａ方向に沿った模式的な断面図である。 本発明の第４の実施形態に係る半導体装置の製造方法を説明するための模式的な斜視図である（その１）。 本発明の第４の実施形態に係る半導体装置の製造方法を説明するための模式的な斜視図である（その２）。 本発明の第５の実施形態に係る半導体装置の構成を示す模式的な断面図である。

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１の構成を図１に示す。半導体装置１は、第１導電型のドリフト領域２１、第２導電型の第１ウェル領域２２、第１ウェル領域２２を介してドリフト領域２１とそれぞれ対向する第１導電型の第１領域２４と第２導電型の第２ウェル領域２３を備える。

ドリフト領域２１と第１ウェル領域２２は隣接して基板１０に形成されている。第１領域２４と第２ウェル領域２３は隣接して基板１０に形成されている。具体的には、第１領域２４は第２ウェル領域２３の上面に配置されている。なお、第２ウェル領域２３は、第１ウェル領域２２よりも不純物濃度が高い。

更に、半導体装置１は、第１ウェル領域２２から離間した位置でドリフト領域２１に接続する第１導電型の第２領域２５と、第２ウェル領域２３の上面に配置され、第１領域２４と隣接する第２導電型のコンタクト領域２６を備える。

第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型をｎ型、第２導電型をｐ型とする場合について説明する。

基板１０は、半導体基板であってもよいし、半絶縁性基板や絶縁性基板であってもよい。ここで、絶縁性基板は、抵抗率が数kΩ/cm以上の半導体基板のことをいう。例えば、基板１０は絶縁性炭化珪素基板である。

また、半導体装置１は、第１領域２４および第２ウェル領域２３と電気的に接続する第１主電極４１と、第２領域２５と電気的に接続する第２主電極４２を備える。第１主電極４１は、第１領域２４とコンタクト領域２６の上面に配置されている。第２ウェル領域２３は、コンタクト領域２６を介して第１主電極４１と電気的に接続する。第２主電極４２は、第２領域２５の上面に配置されている。第１主電極４１と第２主電極４２との間に、ドリフト領域２１と第１ウェル領域２２の表面を覆う層間絶縁膜５０が配置されている。層間絶縁膜５０に形成された開口部において、第１主電極４１が第１領域２４とコンタクト領域２６に接続し、第２主電極４２が第２領域２５に接続する。

ここで、図１に示すように、第１領域２４と第２ウェル領域２３の接続面２４１から、第１領域２４の接続面２４１に対向する対向面２４２までの距離を、第１距離ｄとする。また、第１領域２４から第２領域２５までの距離を、第２距離ｈとする。半導体装置１において、第１距離ｄは、第２距離ｈの１０分の１以下である。

図１に示した半導体装置１は、第１領域２４をアノード、第２領域２５をカソードとする、ｐｎ接合ダイオードとして機能する。すなわち、第１主電極４１の電位を基準として、第２主電極４２に所定の電位（例えば－３Ｖ程度）を印加する。これにより、半導体装置１の第１ウェル領域２２とドリフト領域２１の間に形成されるｐｎ接合ダイオードが導通し、第１主電極４１から第２主電極４２に電流が流れる。

半導体装置１では、第１距離ｄが第２距離ｈの１０分の１以下であることにより、損失が低減する。その理由を、図２～図４に示したシミュレーションモデルを用いたシミュレーションにより、以下に説明する。

このシミュレーションでは、第２距離ｈを固定し、第１距離ｄを変化させて、第１主電極４１から第２主電極４２に流れる電流Ｉｄを計算した。なお、シミュレーションを容易にするために、図２～図４に示すように、第１ウェル領域２２の上部の一部に第２ウェル領域２３と第１領域２４の積層構造を配置し、第２ウェル領域２３の側面に第１主電極４１を配置したシミュレーションモデルを用いた。図２～図４に示したシミュレーションモデルによって、図１に示した構造の半導体装置１を流れる電流を算出できる。

図２に示したシミュレーションモデルでは、第２距離ｈが４．５μｍである。図３に示したシミュレーションモデルでは、第２距離ｈが８．５μｍである。図４に示したシミュレーションモデルでは、第２距離ｈが１０．５μｍである。シミュレーションは、第１主電極４１の電位を４Ｖ、第２主電極４２の電位を０Ｖとして行った。

図２に示したシミュレーションモデルを用いた電流Ｉｄのシミュレーション結果を、図５に示す。図５に示すように、第１距離ｄが長くなるにしたがって、電流Ｉｄが小さくなる。そして、第１距離ｄが０．４μｍ以上で電流Ｉｄはほぼ一定になる。

図３に示したシミュレーションモデルを用いた電流Ｉｄのシミュレーション結果を、図６に示す。図６に示すように、第１距離ｄが長くなるにしたがって、電流Ｉｄが小さくなる。そして、第１距離ｄが０．８μｍ以上で電流Ｉｄはほぼ一定になる。

図４に示したシミュレーションモデルを用いた電流Ｉｄのシミュレーション結果を、図７に示す。図７に示すように、第１距離ｄが長くなるにしたがって、電流Ｉｄが小さくなる。そして、第１距離ｄが１．１μｍ以上で電流Ｉｄはほぼ一定になる。

図５～図７に示すように、第２距離ｈが４．５μｍ～１０．５μｍの場合において、第１距離ｄが長くなるにしたがって電流Ｉｄが小さくなる。そして、第１距離ｄがある程度の長さを超えると、電流Ｉｄは一定である。電流Ｉｄが一定であるのは、第１距離ｄが第２距離ｈのほぼ１０分の１よりも大きい場合である。つまり、第１距離ｄが第２距離ｈの１０分の１より大きい場合には、電流Ｉｄは制限され、損失が発生する。したがって、損失を抑制する条件は、第１距離ｄが第２距離ｈの１０分の１以下である。第１距離ｄが第２距離ｈの１０分の１より大きいと電流Ｉｄが一定になる理由を、以下に説明する。

図８に、電流分布をシミュレーションした結果を表示する範囲Ａを示した。範囲Ａにおけるシミュレーションの結果を、図９～図１０に示す。図９に示したシミュレーションの結果は、第１距離ｄが０．１μｍの場合である。図１０に示したシミュレーションの結果は、第１距離ｄが０．８μｍの場合である。なお、図９～図１０のシミュレーション結果は、第１距離ｄに沿った方向をＸ方向、第２距離ｈに沿った方向をＹ方向として示した（以下において同様。）。

図９に示すように、第１距離ｄが０．１μｍの場合には、半導体装置の表面においても電流が流れる。これは、第１領域２４から第１ウェル領域２２に広がる空乏層の幅が狭いためである。このため、第１主電極４１を通る電流の経路は、第１領域２４より深い領域で第１ウェル領域２２と第２ウェル領域２３を流れる経路と、半導体装置の表面を流れる経路である。

一方、図１０に示すように、第１距離ｄが０．８μｍの場合には、半導体装置の表面に流れる電流が少ない。これは、第１領域２４から第１ウェル領域２２に広がる空乏層の幅が大きいためである。このため、第１主電極４１を流れる電流の経路は、第１領域２４より深い領域で第１ウェル領域２２と第２ウェル領域２３を流れる経路のみとなる。したがって、第１距離ｄが０．１μｍである場合と比べて、第１距離ｄが０．８μｍの場合には電流Ｉｄが小さい。

以上に説明したように、第１距離ｄが第２距離ｈの１０分の１以下である半導体装置１では、第１領域２４から第１ウェル領域２２に広がる空乏層に起因して第１主電極４１から第２主電極４２に流れる電流Ｉｄの経路が減少することが、抑制される。このため、半導体装置１によれば、ｐｎ接合を流れる電流の損失を低減することができる。

例えば、半導体装置１において、第１距離ｄを０．３μｍ、第２距離ｈを４．５μｍとする。なお、第１距離ｄを第２距離ｈの１０．５分の１以下に設定してもよい。例えば、図７に示すように、第１距離ｄが１μｍのときに第２距離ｈを１０．５μｍにすることにより、電流Ｉｄを大きくする効果を確認できる。

基板１０に、ワイドバンドギャップ半導体からなる基板を用いてもよい。ワイドバンドギャップ半導体の基板では、ｐｎ接合ダイオードの導通電圧が大きく、Ｓｉなどの半導体材料の基板のｐｎ接合ダイオードよりも損失が大きい。このため、基板１０がワイドバンドギャップ半導体である場合に、半導体装置１による損失の低減の効果がより有効である。

炭化珪素基板（ＳｉＣ基板）を基板１０に使用してもよい。ｐ型のＳｉＣはキャリア移動度が低いため、基板１０にＳｉＣ基板を使用することにより、ｐｎ接合ダイオードの電気抵抗を低減する効果が大きい。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、代表的な４ＨのＳｉＣ基板を基板１０に使用できる。

半絶縁性基板又は絶縁性基板を基板１０に使用してもよい。この場合、ｐｎ接合ダイオードの電流が基板１０に流れにくい。このため、半導体装置１の表面を流れる電流の経路が重要である。したがって、半導体装置１による損失の低減の効果は、基板１０が半絶縁性基板又は絶縁性基板である場合により有効である。

以下に、図面を参照して第１の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。以下では、基板１０に絶縁性炭化珪素基板を用いる場合を説明する。

まず、図１１に示すように、基板１０の主面に形成したマスク材１０１を、ドリフト領域２１を形成する領域の残余の領域を覆うようにパターニングする。

一般的なマスク材としては、例えばシリコン酸化膜を用いることができる。マスク材の堆積法としては、熱ＣＶＤ法やプラズマＣＶＤ法を用いてもよい。パターニングの方法としては、フォトリソグラフィ技術を用いてもよい。すなわち、パターニングされたフォトレジスト膜をマスクにしてマスク材をエッチングする。エッチング方法としては、酸化シリコン膜との反応性を有するイオンを使用する反応性イオンエッチング法などのドライエッチング法を用いてもよい。その後、フォトレジスト膜を酸素プラズマや硫酸などで除去する。このようにして、マスク材がパターニングされる（以下において同様。）。

次に、パターニングしたマスク材１０１をマスクとするイオン注入法によって基板１０にｎ型不純物をドープして、ドリフト領域２１を選択的に形成する。例えば、ｎ型不純物を窒素として、深さ１μｍ、不純物濃度１Ｅ１６ｃｍ^-3のドリフト領域２１を形成する。図１２に、ドリフト領域２１を形成した後にマスク材１０１を除去した状態を示す。シリコン酸化膜であるマスク材１０１の除去方法として、フッ酸を用いたウェットエッチング法などを用いてもよい。

次に、パターニングしたマスク材をマスクとするイオン注入法によって基板１０にｐ型不純物をドープして、図１３に示すように、第１ウェル領域２２を形成する。例えば、ｐ型不純物をアルミニウムとして、深さ１．０μｍ、不純物濃度１Ｅ１７ｃｍ^-3の第１ウェル領域２２を形成する。

更に、図１４に示すように、第１領域２４と第２領域２５を形成する。このとき、パターニングしたマスク材をマスクとするイオン注入法によって、第１領域２４と第２領域２５を同時に形成してもよい。例えば、ｎ型不純物に窒素イオンを用いて、深さ０．３μｍ、不純物濃度１Ｅ１９ｃｍ^-3の第１領域２４と第２領域２５を形成する。図１４に示すように、第１領域２４は第１ウェル領域２２の上部に選択的に形成される。第２領域２５は、ドリフト領域２１の上部に、第１ウェル領域２２から離間した位置に形成される。

第１領域２４の底面から第１領域２４の上面までの距離が、第１距離ｄに相当する。このため、第１領域２４の膜厚が、第１領域２４から第２領域２５までの第２距離ｈの１０分の１以下であるように、第１領域２４と第２領域２５を形成する。これにより、完成した半導体装置１において第１距離ｄが第２距離ｈの１０分の１以下になる。

そして、第１ウェル領域２２にｐ型不純物を選択的にドープするイオン注入法によって、図１５に示すように、コンタクト領域２６を形成する。例えば、ｐ型不純物としてアルミニウムイオンを第１ウェル領域２２の所定の領域に注入して、深さ０．３μｍ、不純物濃度１Ｅ２０ｃｍ^-3のコンタクト領域２６を形成する。

次に、図１６に示すように、第１領域２４とコンタクト領域２６の下方に第２ウェル領域２３を形成する。例えば、パターニングしたマスク材をマスクとするイオン注入法によって、第１ウェル領域２２の下部にｐ型不純物をドープして、第２ウェル領域２３を形成する。このとき、イオン注入の注入エネルギーを適切に設定することにより、基板１０の膜厚方向における第２ウェル領域２３の位置を設定する。例えば、基板表面から深さ０．３μｍ～１μｍの範囲に、不純物濃度１Ｅ１９ｃｍ^-3の第２ウェル領域２３を形成する。第２ウェル領域２３の形成条件は、第１領域２４およびコンタクト領域２６の下面と第２ウェル領域２３が接続するように設定する。

その後、熱処理により、基板１０にドープした不純物を活性化させる。例えば、アルゴン雰囲気中や窒素雰囲気中で、１７００℃程度の熱処理を行う。

上記のイオン注入法では、半導体装置１の用途に合わせて、各領域の深さや不純物濃度を設定する。例えば、ｎ型不純物として窒素を用い、ｐ型不純物としてアルミニウムやボロンを用いる。なお、基板１０の温度を６００℃程度に加熱した状態でイオン注入することにより、イオン注入した領域に結晶欠陥が生じるのを抑制することができる。また、イオン注入の方法としてボックス注入を採用することにより、深さ方向に均一の不純物濃度分布を実現できる。以下において、不純物をドープして各領域を形成した基板１０を「基体」とも称する。

次に、図１７に示すように、基体１００の表面に層間絶縁膜５０を形成する。例えば、層間絶縁膜５０としてシリコン酸化膜を形成する。シリコン酸化膜の成膜方法として、熱ＣＶＤ法やプラズマＣＶＤ法を用いてもよい。

その後、第１主電極４１と第２主電極４２を形成するために、層間絶縁膜５０の一部を選択的に除去する。例えば、層間絶縁膜５０の表面に形成したフォトレジスト膜をフォトリソグラフィ技術によりパターニングして、第１主電極４１と第２主電極４２を配置するために除去する層間絶縁膜５０の領域を露出させる。そして、パターニングしたフォトレジスト膜をマスクに用いて、層間絶縁膜５０の一部を選択的にエッチングする。エッチング方法としては、シリコン酸化膜と反応性をもつイオンを用いるドライエッチング法でもよいし、フッ酸を用いたウェットエッチング法でもよい。そして、層間絶縁膜５０の一部を除去して露出させた基体１００の上面に、第１主電極４１と第２主電極４２を形成する。第１主電極４１と第２主電極４２の形成には、リフトオフ法などを用いてもよい。第１主電極４１と第２主電極４２の導電性材料は、例えばニッケル膜を使用してもよいし、他のメタル材でもよい。以上により、図１に示した半導体装置１が完成する。

上記の製造方法により、第１距離ｄが第２距離ｈの１０分の１以下になるように半導体装置１が製造される。例えば、第１領域２４の膜厚を３μｍ、第１領域２４と第２領域２５の基板１０の主面方向に沿った距離を４．５μｍとする。これにより、第１主電極４１と第２主電極４２の間を流れる電流は、基体１００の表面も流れる。その結果、ｐｎ接合ダイオードの損失を低減することができる。

上記の製造方法では、第１領域２４とコンタクト領域２６を形成した後に、第２ウェル領域２３を形成する。しかし、第２ウェル領域２３を形成した後に、第１領域２４とコンタクト領域２６を形成してもよい。

（第２の実施形態）
第２の実施形態に係る半導体装置１ａは、図１８に示すように、第１主電極４１と第２主電極４２の間に配置されたゲート電極３１を備える。ゲート電極３１は、層間絶縁膜５０を介して、ドリフト領域２１、第１ウェル領域２２および第１領域２４と対向する。図１８に示した半導体装置１ａは、ゲート電極３１を更に備える点が、第１の実施形態と異なる。その他の構成については、第２の実施形態に係る半導体装置１ａは、第１の実施形態と同様である。

図１８に示した半導体装置１ａは、第１主電極４１をソース電極、第２主電極４２をドレイン電極とするプレーナ構造のトランジスタである。第１領域２４はソース領域であり、第２領域２５はドレイン領域である。層間絶縁膜５０のドリフト領域２１、第１ウェル領域２２および第１領域２４に接する領域は、ゲート絶縁膜として機能する。

半導体装置１ａでは、ゲート電極３１の電位によって第１主電極４１と第２主電極４２の間を流れる主電流を制御する。このため、ゲート電極３１は、第１主電極４１と第２主電極４２との間を流れる主電流の経路に配置されている。オン動作時に、第１ウェル領域２２の層間絶縁膜５０と接する領域（以下、「チャネル領域」とも称する。）に反転層が形成される。以下に、半導体装置１ａの動作について説明する。

オン動作において、第１主電極４１の電位を基準として第２主電極４２に正の電位を印加する。第１主電極４１は、第１領域２４、第１ウェル領域２２、コンタクト領域２６および第２ウェル領域２３と電気的に接続している。このため、第１領域２４、第１ウェル領域２２、コンタクト領域２６および第２ウェル領域２３はすべて基準電位である。

上記のように第１主電極４１と第２主電極４２の電位を設定した状態で、ゲート電極３１の電位を制御する。これにより、半導体装置１ａがトランジスタとして動作する。すなわち、ゲート電極３１と第１主電極４１間の電圧を所定の閾値電圧以上にすることにより、第１ウェル領域２２のチャネル領域に反転層が形成される。これにより、半導体装置１ａがオン状態となり、第１主電極４１と第２主電極４２の間に主電流が流れる。このとき、第２主電極４２の電位は、半導体装置１ａのオン抵抗にもよるが、例えば１Ｖ以下である。

一方、オフ動作では、ゲート電極３１と第１主電極４１間の電圧を所定の閾値電圧以下にする。これにより、第１ウェル領域２２の反転層が消滅し、第１主電極４１と第２主電極４２の間で主電流が遮断される。

半導体装置１ａのオフ状態での還流動作では、第１主電極４１の電位を基準として第２主電極４２に－３Ｖ以上の電位を印加した状態で、半導体装置１ａのボディダイオードが導通し、第１主電極４１から第２主電極４２に電流が流れる。このときの半導体装置１ａ内部の電流分布をシミュレーションした結果を図１９に示す。シミュレーションの条件は、第１距離ｄが０．３μｍ、第２距離ｈが４．５μｍである。第１領域２４から第１ウェル領域２２に広がる空乏層の幅が狭いため、図１９に示すように半導体装置１ａの表面も電流が流れる。このため、第１ウェル領域２２とドリフト領域２１間に形成されるｐｎ接合のボディダイオードを流れる電流の損失が小さい。したがって、半導体装置１ａの損失を低減することができる。

上記のように、第２の実施形態に係る半導体装置１ａによれば、損失の低いボディダイオードを有するトランジスタを実現できる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。

以下に、第２の実施形態に係る半導体装置１ａの製造方法を説明する。なお、以下に述べる半導体装置１ａの製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。また、第１の実施形態に係る半導体装置１の製造方法と重複する部分については、詳細な説明を省略する。以下では、基板１０に絶縁性炭化珪素基板を用いる場合を説明する。

まず、図１１～図１６を参照して説明した方法と同様にして、基板１０にドリフト領域２１、第１ウェル領域２２、第２ウェル領域２３、第１領域２４、第２領域２５、及びコンタクト領域２６を形成する。その後、図２０に示すように、ゲート絶縁膜となる層間絶縁膜５０およびゲート電極３１を形成する。ゲート絶縁膜の形成方法は、熱酸化法でも堆積法でも構わない。ゲート絶縁膜を熱酸化法で形成する場合、酸素雰囲気中で１１００℃程度の温度に基体１００を加熱する。これにより、基体１００が酸素に触れるすべての部分において、シリコン酸化膜が形成される。或いは、ＮＯかＮ₂Ｏ雰囲気中での熱酸化によりゲート絶縁膜を形成してもよい。その場合の温度は１１００℃～１４００℃が好適である。ゲート絶縁膜の厚さは、例えば数十ｎｍ程度である。ゲート絶縁膜の厚さは半導体装置１の用途に合わせて適宜設定可能である。

ゲート絶縁膜となる層間絶縁膜５０を形成した後、層間絶縁膜５０の上面の一部にゲート電極３１を形成する。ゲート電極３１の材料はポリシリコン膜が一般的である。ここでは、ポリシリコン膜をゲート電極３１に使用する場合を説明する。ポリシリコン膜の堆積法としては、減圧ＣＶＤ法などを用いてもよい。ゲート電極３１の膜厚は、例えば１μｍ前後としてもよい。なお、ポリシリコン膜を堆積した後に、オキシ塩化リン（ＰＯＣｌ₃）中で９５０℃のアニール処理することで、ｎ型のポリシリコン膜を形成し、ポリシリコン膜に導電性を持たせる。その後、形成したポリシリコン膜をエッチングして、ゲート電極３１を所定の形状に形成する。エッチング方法は等方性エッチング法でも異方性の選択エッチング法でもよい。エッチング用マスクはレジスト膜でもよい。ポリシリコン膜をエッチングした後、エッチング用マスクのレジスト膜を酸素プラズマや硫酸などで除去する。

次に、第１の実施形態と同様の工程により、第１主電極４１および第２主電極４２を形成する。以上により、図１８に示した半導体装置１ａが完成する。

（第３の実施形態）
第３の実施形態に係る半導体装置１ｂの構成を図２１に示す。半導体装置１ｂは、基板１０の上面にバッファ領域２５１、ドリフト領域２１、第１ウェル領域２２を積層した構成である。第１ウェル領域２２の上面の一部に第１領域２４が選択的に配置されている。そして、第１領域２４が配置された領域の残余の領域において、第１ウェル領域２２の上面に、第２ウェル領域２３が第１領域２４に隣接して配置されている。また、第２ウェル領域２３の上面にコンタクト領域２６が配置されている。第１主電極４１が、第１領域２４の上面とコンタクト領域２６の上面にわたって配置されている。また、基板１０の下面の全面に、第２主電極４２が配置されている。

半導体装置１ｂでは、バッファ領域２５１と基板１０が第２領域２５として機能する。バッファ領域２５１はドリフト領域２１よりも不純物濃度が高い第１導電型の領域である。基板１０とドリフト領域２１の間にバッファ領域２５１を配置することにより、電界分布を制御することができる。バッファ領域２５１は、例えばエピタキシャル成長法により基板１０に形成される。

基体１００ｂに、第１領域２４の上面から延伸し、第１領域２４と第１ウェル領域２２を貫通し、底部がドリフト領域２１に達する溝が形成されている。ドリフト領域２１、第１ウェル領域２２および第１領域２４に接する溝の内壁面に、ゲート絶縁膜３０が形成されている。ゲート電極３１は、溝の内部に配置されている。つまり、半導体装置１ｂは、トレンチゲート構造のトランジスタである。ゲート電極３１が基体１００ｂに設けられた溝（以下において、「ゲート溝」と称する。）の内部に配置されていることが、第２の実施形態と異なる点である。

図２１に示した半導体装置１ｂでは、第１領域２４のゲート絶縁膜３０と接する面が、対向面２４２である。つまり、第１距離ｄは、基板１０の主面に沿った第１領域２４の幅である。また、第２距離ｈは、第１ウェル領域２２の膜厚とドリフト領域２１の膜厚の合計である。

半導体装置１ｂの基本的な動作は、第２の実施形態に係る半導体装置１ａと同様である。すなわち、半導体装置１ｂでは、ゲート電極３１の電位によって第１主電極４１と第２主電極４２の間を流れる主電流を制御する。オン動作時に、第１ウェル領域２２のゲート絶縁膜３０と接するチャネル領域に反転層が形成される。

半導体装置１ｂではゲート溝の側壁にチャネル領域が形成されるため、チャンネル幅はゲート溝の深さに比例する。このため、ゲート溝を深くすることで、チャンネル幅が増加し、チャンネル抵抗を低減できる。半導体装置１ｂではチャンネル幅の拡大が基板面積の増大にならないため、半導体装置１ｂを小型化できる。すなわち基板の単位面積当たりのオン抵抗が低下する。半導体装置１ｂによれば、より損失を低減した半導体装置を実現できる。

以下に、第３の実施形態に係る半導体装置１ｂの製造方法を説明する。なお、以下に述べる半導体装置１ｂの製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。また、第１の実施形態に係る半導体装置１の製造方法と重複する部分については、詳細な説明を省略する。

まず、基板１０とバッファ領域２５１の積層体を形成する。基板１０に、絶縁性を有する炭化珪素基板（ＳｉＣ基板）を使用してもよい。例えば、厚みが数十ｎｍ～数百μｍ程度のｎ型の炭化珪素基板を基板１０に使用する。そして、膜厚０．１μｍ～数μｍのｎ型炭化珪素エピタキシャル層をバッファ領域２５１として基板１０に形成する。

次に、エピタキシャル成長法によりドリフト領域２１を形成する。例えば、ドリフト領域２１の不純物濃度は１Ｅ１４～１Ｅ１８ｃｍ^-3、膜厚は数μｍ～数十μｍである。

その後、イオン注入法などにより、ドリフト領域２１の上部に第１ウェル領域２２を形成する。例えば、ｐ型不純物をアルミニウムとして、深さ０．８μｍ、不純物濃度１Ｅ１７ｃｍ^-3の第１ウェル領域２２を形成する。

次いで、第１ウェル領域２２の上部の一部に第１領域２４をイオン注入法などにより形成する。例えば、第１ウェル領域２２の上面にパターニングした酸化シリコン膜をマスクにして、ｎ型不純物を窒素として、深さ１μｍ、不純物濃度１Ｅ１９ｃｍ^-3の第１領域２４を形成する。更に、第１ウェル領域２２の上部の一部に、第１領域２４と隣接するコンタクト領域２６をイオン注入法などにより形成する。例えば、ｐ型不純物をアルミニウムとして、深さ０．３μｍ、不純物濃度１Ｅ２０ｃｍ^-3のコンタクト領域２６を形成する。

更に、コンタクト領域２６の下方に第２ウェル領域２３をイオン注入法などにより形成する。例えば、ｐ型不純物をアルミニウムとして、深さ０．３μｍ～１μｍ、不純物濃度１Ｅ１９ｃｍ^-3の第２ウェル領域２３を形成する。以上の工程により、図２２に示す基体１００ｂが形成される。

その後、第１領域２４の上面から延伸し、第１領域２４と第１ウェル領域２２を貫通し、底部がドリフト領域２１に達するゲート溝を形成する。例えば、フォトリソグラフィ技術によりパターニングしたマスク材を使った異方エッチング法を用いて、ゲート溝を形成する。ゲート溝の形成方法として、炭化珪素基板である基板１０に対してドライエッチング法が好適に使用される。

ゲート溝を形成した後、ゲート溝の内壁面を覆うように、ゲート絶縁膜３０を形成する。ゲート絶縁膜３０の形成方法は熱酸化法でも堆積法でもよい。

次に、ゲート溝の内部を埋め込んでゲート電極３１を形成する。ゲート電極３１には、例えばポリシリコン膜を使用する。ポリシリコン膜の堆積法としては、減圧ＣＶＤ法などを用いることができる。例えば、堆積させるポリシリコン膜の厚さをゲート溝の幅の２分の１よりも大きな値にして、ゲート溝の内部をポリシリコン膜で埋める。ゲート溝の内壁面からポリシリコン膜が形成されていくため、上記のようにポリシリコン膜の厚さを設定することにより、ゲート溝をポリシリコン膜によって完全に埋めることができる。例えば、ゲート溝の幅が２μｍの場合は、膜厚が１μｍよりも厚くなるようにポリシリコン膜を形成する。ポリシリコン膜を堆積した後に、オキシ塩化リン（ＰＯＣｌ₃）中で９５０℃のアニール処理することで、ｎ型のポリシリコン膜を形成し、ポリシリコン膜に導電性を持たせる。その後、形成したポリシリコン膜をエッチングして、ゲート電極３１を所定の形状に形成する。

その後、第１主電極４１および第２主電極４２を、例えばリフトオフ法などを用いて形成する。以上により、図２１に示した半導体装置１ｂが完成する。

（第４の実施形態）
第４の実施形態に係る半導体装置１ｃの構成を図２３に示す。半導体装置１ｃは、図１８に示した半導体装置１ａと同様に、ドリフト領域２１と第１ウェル領域２２が、平面視で隣接して基板１０に形成されている。第１領域２４と第２ウェル領域２３は、第１ウェル領域２２を介してドリフト領域２１と対向する。第１ウェル領域２２から離間した位置で、第２領域２５がドリフト領域２１に接続する。ゲート電極３１は、第１主電極４１と第２主電極４２の間に配置されている。

図１８に示した半導体装置１ａと異なり、半導体装置１ｃでは、ドリフト領域２１、第１ウェル領域２２および第１領域２４にまたがる開口部を有するゲート溝が形成され、ゲート溝の内壁面にゲート絶縁膜３０が配置されている。ゲート溝の側面は、ドリフト領域２１、第１ウェル領域２２および第１領域２４に接する。ゲート電極３１は、ゲート溝の内部に配置されている。その他の構成については、図２３に示す半導体装置１ｃは、図１８に示した第２の実施形態に係る半導体装置１ａと同様である。

図２４に、図２３のＡ－Ａ方向に沿った断面図を示す。ゲート溝の内部に埋め込まれたゲート電極３１は、ドリフト領域２１、第１ウェル領域２２および第１領域２４と、ゲート溝の側面においてゲート絶縁膜３０を介して対向する。

半導体装置１ｃでは、オン動作時に、第１ウェル領域２２のゲート溝の側面に接するチャネル領域に反転層が形成される。このため、ゲート電極３１を埋め込むゲート溝の深さが深いほど、反転層の幅は広がる。したがって、半導体装置１ｃでは、第１ウェル領域２２においてゲート溝を深く形成することにより、平面視でのサイズを増大させることなく反転層の幅を増大させてチャンネル抵抗を低減できる。その結果、単位面積当たりのオン抵抗が低下する。このように、半導体装置１ｃによれば、より損失を低減した半導体装置を実現できる。他は、第１～３の実施形態と実質的に同様であり、重複した記載を省略する。

以下に、第４の実施形態に係る半導体装置１ｃの製造方法を説明する。なお、以下に述べる半導体装置１ｃの製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。以下では、基板１０に炭化珪素基板を用いる場合を説明する。

まず、図１１～図１６を参照して説明した方法と同様にして、基板１０にドリフト領域２１、第１ウェル領域２２、第２ウェル領域２３、第１領域２４、第２領域２５、及びコンタクト領域２６を形成する。以上により、図２５に示す基体１００ｃが形成される。

次に、図２６に示すように、基体１００ｃの上面において第１領域２４、第１ウェル領域２２およびドリフト領域２１にまたがる開口部を有するゲート溝３００を、基体１００ｃに形成する。例えば、フォトリソグラフィ技術によりパターニングしたマスク材を用いた異方エッチング法により、ゲート溝３００を形成する。ゲート溝３００の形成方法として、炭化珪素基板である基板１０に対してドライエッチング法が好適に使用される。

ゲート溝３００を形成した後、ゲート溝３００の内壁面および基体１００ｃの上面を覆うように、ゲート絶縁膜３０を形成する。ゲート絶縁膜３０の形成方法は熱酸化法でも堆積法でもよい。

次に、ゲート溝３００の内部を埋め込んでゲート電極３１を形成する。ゲート電極３１には、例えばポリシリコン膜を使用する。ゲート電極３１は、例えば第３の実施形態に係る半導体装置１ｂの製造方法で説明した方法と同様に形成してもよい。すなわち、ゲート溝３００の内部をポリシリコン膜で埋める。そして、アニール処理によりｎ型のポリシリコン膜を形成し、ポリシリコン膜に導電性を持たせる。その後、ポリシリコン膜をエッチングして、所定の形状のゲート電極３１を形成する。

その後、第１主電極４１および第２主電極４２を、例えばリフトオフ法などを用いて形成する。以上により、図２３に示した半導体装置１ｃが完成する。

（第５の実施形態）
第５の実施形態に係る半導体装置１ｄの構成を図２７に示す。半導体装置１ｄは、図１８に示した半導体装置１ａと同様に、ドリフト領域２１と第１ウェル領域２２が、平面視で隣接して基板１０に配置されている。第１領域２４と第２ウェル領域２３は、第１ウェル領域２２を介してドリフト領域２１と対向する。第１ウェル領域２２から離間した位置で、第２領域２５がドリフト領域２１に接続する。ゲート電極３１は、第１主電極４１と第２主電極４２の間に配置されている。

図１８に示した半導体装置１ａと異なる点として、半導体装置１ｄは、第１ウェル領域２２から離間した位置でドリフト領域２１と接続し、第２主電極４２と電気的に接続する第２導電型のコレクタ領域２７を更に備える。例えば図２７に示すように、第２領域２５とコレクタ領域２７は隣接して配置される。そして、第２領域２５とコレクタ領域２７の上面に接して第２主電極４２が配置されている。その他の構成については、半導体装置１ｄは、図１８に示した第２の実施形態に係る半導体装置１ａと同様である。

第５の実施形態に係る半導体装置１ｄでは、第２領域２５とコレクタ領域２７が同電位である。これにより、半導体装置１ｄは逆導通絶縁ゲート型バイポーラトランジスタ（ＲＣ－ＩＧＢＴ）を構成する。半導体装置１ｄによれば、損失の低いボディｐｎ接合ダイオードを有するＲＣ－ＩＧＢＴを実現できる。なお、半導体装置１ｄにおいても、ゲート電極３１をゲート溝の内部に配置してもよい。

コレクタ領域２７は、コンタクト領域２６と同時にイオン注入法で形成してもよい。例えば、フォトリソグラフィ技術によりパターニングした酸化シリコン膜をマスクに用いて、ｐ型不純物をアルミニウムとして深さ０．５μｍ、不純物濃度１Ｅ２０ｃｍ^-3のコレクタ領域２７とコンタクト領域２６を形成する。他の製造方法は、第２の実施形態に係る半導体装置１ａの製造方法と同様である。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

例えば、上記ではゲート電極３１にｎ型のポリシリコン膜を使用する例を説明したが、ｐ型のポリシリコン膜をゲート電極３１に使用してもよい。また、他の半導体材料をゲート電極３１に使用してもよいし、メタル材などの他の導電性材料をゲート電極３１に使用してもよい。例えば、ｐ型のポリ炭化珪素、ＳｉＧｅ、Ａｌなどをゲート電極３１の材料に使用してもよい。

また、ゲート絶縁膜３０にシリコン酸化膜を使用する例を説明したが、シリコン窒化膜をゲート絶縁膜３０に使用してもよい。または、シリコン酸化膜とシリコン窒化膜の積層膜をゲート絶縁膜３０に使用してもよい。ゲート絶縁膜３０にシリコン窒化膜を使用した場合の等方性エッチングは、１６０℃の熱燐酸による洗浄によって行うことができる。

このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。

１…半導体装置
１０…基板
２１…ドリフト領域
２２…第１ウェル領域
２３…第２ウェル領域
２４…第１領域
２５…第２領域
２６…コンタクト領域
２７…コレクタ領域
３０…ゲート絶縁膜
３１…ゲート電極
４１…第１主電極
４２…第２主電極
５０…層間絶縁膜

Claims (8)

1. 基板と、
   前記基板に形成された第１導電型のドリフト領域と、
   前記ドリフト領域に隣接して前記基板に形成された第２導電型の第１ウェル領域と、
   前記第１ウェル領域を介して前記ドリフト領域と対向する第１導電型の第１領域と、
   前記第１ウェル領域を介して前記ドリフト領域と対向し、前記第１領域に隣接する、前記第１ウェル領域よりも不純物濃度が高い第２導電型の第２ウェル領域と、
   前記第１ウェル領域から離間した位置で前記ドリフト領域と接続する第１導電型の第２領域と、
   前記第１領域および前記第２ウェル領域と電気的に接続する第１主電極と、
   前記第２領域と電気的に接続する第２主電極と
   を備え、
   前記第１領域と前記第２ウェル領域の接続面から前記第１領域の前記接続面に対向する対向面までの距離が、前記第１領域から前記第２領域までの距離の１０分の１以下である
   ことを特徴とする半導体装置。
2. 前記ドリフト領域、前記第１ウェル領域および前記第１領域に接するゲート絶縁膜と、
   前記第１主電極と前記第２主電極の間に配置され、前記ゲート絶縁膜を介して前記ドリフト領域、前記第１ウェル領域および前記第１領域と対向するゲート電極と
   を更に備えることを特徴とする請求項１に記載の半導体装置。
3. 前記第１ウェル領域から離間した位置で前記ドリフト領域と接続し、前記第２主電極と電気的に接続する第２導電型のコレクタ領域を更に備えることを特徴とする請求項２に記載の半導体装置。
4. 前記ゲート絶縁膜が、前記ドリフト領域、前記第１ウェル領域および前記第１領域に側面が接する溝の内壁面に配置され、
   前記溝の内部に前記ゲート電極が配置されている
   ことを特徴とする請求項２又は３に記載の半導体装置。
5. 前記基板がワイドバンドギャップ半導体からなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記基板が炭化珪素基板であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記基板が半絶縁性基板又は絶縁性基板であることが特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
8. 第１導電型のドリフト領域を基板に形成する工程と、
   前記ドリフト領域に隣接する第２導電型の第１ウェル領域を前記基板に形成する工程と、
   前記第１ウェル領域を介して前記ドリフト領域と対向する第１導電型の第１領域を形成する工程と、
   前記第１ウェル領域を介して前記ドリフト領域と対向し、前記第１ウェル領域よりも不純物濃度が高い第２導電型の第２ウェル領域を、前記第１領域に隣接して形成する工程と、
   前記第１ウェル領域から離間した位置で前記ドリフト領域と接続する第１導電型の第２領域を形成する工程と、
   前記第１領域および前記第２ウェル領域と電気的に接続する第１主電極を形成する工程と、
   前記第２領域と電気的に接続する第２主電極を形成する工程と
   を含み、
   前記第１領域と前記第２ウェル領域の接続面から前記第１領域の前記接続面に対向する対向面までの距離が、前記第１領域から前記第２領域までの距離の１０分の１以下である
   ことを特徴とする半導体装置の製造方法。

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