JP7589087B2 - 半導体記憶装置 - Google Patents

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Description

本実施形態は、半導体記憶装置に関する。
複数のメモリセルを含むメモリセルアレイと、このメモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータを出力する周辺回路と、を備える半導体記憶装置が知られている。
特開２０１５－１７６３０９号公報
高速に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１信号を受信する第１パッドと、第２信号を受信する第２パッドと、第１メモリセルアレイと、第１メモリセルアレイに接続された第１センスアンプと、第１センスアンプに接続され、第１メモリセルアレイから読み出されたユーザデータを格納可能な第１データレジスタと、第１メモリセルアレイを対象とする動作を実行可能な制御回路と、を備える。第１メモリセルアレイは、複数の第１メモリストリングを備える。複数の第１メモリストリングは、それぞれ、複数の第１メモリセルトランジスタを備える。また、この半導体記憶装置は、第１モードにおいて、動作を指示するコマンドセットを、第１パッドを介して取り込む。また、この半導体記憶装置は、第２モードにおいて、動作を指示するコマンドセットを、第２パッドを介して取り込む。
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。 メモリシステム１０の構成例を示す模式的な側面図である。 メモリシステム１０の構成例を示す模式的な平面図である。 メモリダイＭＤの構成を示す模式的なブロック図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 メモリダイＭＤの一部の構成を示す模式的な斜視図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 動作モードＭＯＤＥａについて説明するための模式的な図である。 動作モードＭＯＤＥｂについて説明するための模式的な図である。 動作モードＭＯＤＥａについて説明するための真理値表である。 動作モードＭＯＤＥｂについて説明するための真理値表である。 動作モードＭＯＤＥｂについて説明するための真理値表である。 動作モードＭＯＤＥａについて説明するための模式的な波形図である。 動作モードＭＯＤＥｂについて説明するための模式的な波形図である。 動作モードＭＯＤＥａについて説明するための模式的なタイミングチャートである。 動作モードＭＯＤＥａについて説明するための模式的なタイミングチャートである。 動作モードＭＯＤＥｂについて説明するための模式的なタイミングチャートである。 動作モードＭＯＤＥｂについて説明するための模式的なタイミングチャートである。 メモリダイＭＤの一部の構成例を示す模式的な回路図である。 メモリダイＭＤの動作方法について説明するための模式的な波形図である。 メモリダイＭＤの一部の構成例を示す模式的な回路図である。 メモリダイＭＤの一部の構成例を示す模式的な回路図である。 第２実施形態に係るメモリダイＭＤ２の構成を示す模式的なブロック図である。 メモリダイＭＤ２の一部の構成を示す模式的な回路図である。 動作モードＭＯＤＥｃについて説明するための真理値表である。 動作モードＭＯＤＥｃについて説明するための真理値表である。 メモリダイＭＤ２の動作について説明するための模式的な波形図である。 メモリダイＭＤ２の動作について説明するための模式的な波形図である。 メモリダイＭＤ２の一部の構成例を示す模式的な回路図である。 第３実施形態に係るメモリダイＭＤ３の構成を示す模式的なブロック図である。 メモリダイＭＤ３の動作について説明するための模式的な波形図である。 第４実施形態に係るメモリダイＭＤ４の構成を示す模式的なブロック図である。 メモリダイＭＤ４の構成を示す模式的なブロック図である。 動作モードＭＯＤＥｄについて説明するための真理値表である。 メモリダイＭＤ４の動作について説明するための模式的な波形図である。 メモリダイＭＤ４の動作について説明するための模式的な波形図である。 メモリダイＭＤ４の動作について説明するための模式的な波形図である。 その他の実施形態に係るメモリダイの動作について説明するための模式的な波形図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。
［メモリダイＭＤの構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７及び図８は、メモリダイＭＤの一部の構成を示す模式的な回路図である。説明の都合上、図４～図８では一部の構成を省略する。
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
また、図４に示す複数の制御端子の横には、入出力方向を示す矢印を図示している。図４において、左から右への矢印が付された制御端子は、コントローラダイＣＤからメモリダイＭＤへの、データ又はその他の信号の入力に使用可能である。図４において、右から左への矢印が付された制御端子は、メモリダイＭＤからコントローラダイＣＤへの、データ又はその他の信号の出力に使用可能である。図４において、左右双方向の矢印が付された制御端子は、コントローラダイＣＤからメモリダイＭＤへの、データ又はその他の信号の入力、及び、メモリダイＭＤからコントローラダイＣＤへの、データ又はその他の信号の出力の、双方に使用可能である。
図４に示す様に、メモリダイＭＤは、ユーザデータを記憶するメモリセルアレイＭＣＡ０，ＭＣＡ１と、メモリセルアレイＭＣＡ０，ＭＣＡ１に接続された周辺回路ＰＣと、を備える。尚、以下の説明においては、メモリセルアレイＭＣＡ０，ＭＣＡ１を、メモリセルアレイＭＣＡと呼ぶ場合がある。また、メモリセルアレイＭＣＡ０，ＭＣＡ１を、プレーンＰＬＮ０，ＰＬＮ１と呼ぶ場合がある。
［メモリセルアレイＭＣＡの構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
メモリセルＭＣは、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのユーザデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳｂは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
メモリセルアレイＭＣＡは、例えば図６に示す様に、半導体基板１００の上方に設けられている。尚、図６の例では、半導体基板１００とメモリセルアレイＭＣＡとの間に、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。
メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
メモリブロックＢＬＫは、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
また、複数の導電層１１０のうち、最下層に位置する２以上の導電層１１０は、ソース側選択ゲート線ＳＧＳ，ＳＧＳｂ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳ，ＳＴＳｂのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。
導電層１１０の下方には、半導体層１１２が設けられている。半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、半導体層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
半導体層１１２は、ソース線ＳＬ（図５）として機能する。ソース線ＳＬは、例えば、メモリセルアレイＭＣＡに含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
半導体柱１２０は、例えば図６に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば図６に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＣｂを介してビット線ＢＬに接続される。
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜、電荷蓄積膜及びブロック絶縁膜を備える。トンネル絶縁膜及びブロック絶縁膜は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜、電荷蓄積膜、及び、ブロック絶縁膜は略円筒状の形状を有し、半導体柱１２０と半導体層１１２との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。
尚、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
複数の導電層１１０のＸ方向における端部には、複数のコンタクトＣＣが設けられている。複数の導電層１１０は、これら複数のコンタクトＣＣを介して周辺回路ＰＣに接続されている。図６に示す様に、これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［周辺回路ＰＣの構成］
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、データ出力タイミング調整部ＴＣＴと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。
［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡｄｄ（図４）をデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従ってアドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを順次参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。
尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。
ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
尚、ブロック選択回路２３は、図示しない複数のトランジスタを更に備える。これら複数のトランジスタは、選択ゲート線（ＳＧＤ，ＳＧＳ，ＳＧＳｂ）及び接地電圧ＶＳＳが供給される電圧供給線の間に接続された電界効果型の耐圧トランジスタである。これら複数のトランジスタは、非選択のメモリブロックＢＬＫに含まれる選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。尚、非選択のメモリブロックＢＬＫに含まれる複数のワード線ＷＬは、フローティング状態となる。
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
［センスアンプＳＡの構成］
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１（データレジスタ）と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
尚、以下の説明においては、センスアンプモジュールＳＡＭ０，ＳＡＭ１を、センスアンプモジュールＳＡＭと呼び、キャッシュメモリＣＭ０，ＣＭ１を、キャッシュメモリＣＭと呼び、ラッチ回路ＸＤＬ０，ＸＤＬ１を、ラッチ回路ＸＤＬと呼ぶ場合がある。
センスアンプモジュールＳＡＭは、例えば、複数のビット線ＢＬにそれぞれ対応するセンス回路と、センス回路に接続された複数のラッチ回路等と、を備える。
キャッシュメモリＣＭは、複数のラッチ回路ＸＤＬを備える。複数のラッチ回路ＸＤＬは、それぞれセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。ラッチ回路ＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータＤａｔ又はメモリセルＭＣから読み出されたユーザデータＤａｔが格納される。
キャッシュメモリＣＭには、例えば図７に示す様に、カラムデコーダＣＯＬＤが接続される。カラムデコーダＣＯＬＤは、アドレスレジスタＡＤＲ（図４）に格納されたカラムアドレスＣＡをデコードし、カラムアドレスＣＡに対応するラッチ回路ＸＤＬを選択する。
尚、これら複数のラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、書込動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路に含まれるユーザデータＤａｔは、読出動作の際に、ラッチ回路ＸＤＬに順次転送される。また、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、後述するデータアウト動作の際に、カラムデコーダＣＯＬＤ及びマルチプレクサＭＰＸを介して、入出力制御回路Ｉ／Ｏに順次転送される。
［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに格納されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹは、例えば、読出動作、書込動作、消去動作等、メモリセルアレイＭＣＡに対して電圧を供給する動作の実行中に“Ｌ”状態となり、それ以外の場合には“Ｈ”状態となる。尚、後述するデータアウト動作、ステータスリード等、メモリセルアレイＭＣＡに対して電圧を供給しない動作を実行しても、端子ＲＹ／／ＢＹは“Ｌ”状態にはならない。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
また、シーケンサＳＱＣは、フィーチャレジスタＦＲを備える。フィーチャレジスタＦＲは、後述する動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂのうち、いずれのモードで動作しているかを示す値を保持するレジスタである。
［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＡｄｄを保持する。
尚、アドレスデータＡｄｄは、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。
［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが格納されると、シーケンサＳＱＣに制御信号が送信される。
［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディ／ビジー情報を保持する。
［データ出力タイミング調整部ＴＣＴの構成］
データ出力タイミング調整部ＴＣＴは、キャッシュメモリＣＭ０，ＣＭ１と入出力制御回路Ｉ／Ｏとの間のバス配線ＤＢに接続される。データ出力タイミング調整部ＴＣＴは、例えば、キャッシュメモリＣＭ０，ＣＭ１に対して後述するデータアウト動作を連続して実行する場合等に、キャッシュメモリＣＭ０のデータアウト動作の完了後、時間を空けずにキャッシュメモリＣＭ１のデータアウト動作を開始するために、キャッシュメモリＣＭ１に対するデータアウト動作の開始タイミングを調整する。
［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、を備える。
データ信号入出力端子ＤＱ０～ＤＱ７、及びデータストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに入力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。
データ信号入出力端子ＤＱ０～ＤＱ７及びデータストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば図８に示す様に、入力回路２０１及び出力回路２０２に接続される。入力回路２０１は、例えば、コンパレータ等のレシーバである。出力回路２０２は、例えば、ＯＣＤ（Off Chip Driver）回路等のドライバである。
［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図４）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰの各々は、例えば図８に示す様に、入力回路２０１へ接続される。尚、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
外部制御端子／ＣＥを介して入力された信号（例えば、チップイネーブル信号）は、メモリダイＭＤの選択に際して用いられる。外部制御端子／ＣＥに“Ｌ”が入力されたメモリダイＭＤは、ユーザデータＤａｔ、コマンドデータＣｍｄ及びアドレスデータＡｄｄ（以下、単に「データ」と呼ぶ場合がある。）の入出力が可能な状態となる。外部制御端子／ＣＥに“Ｈ”が入力されたメモリダイＭＤは、データの入出力が不可能な状態となる。尚、図８に示す様に、外部制御端子／ＣＥは、入力回路２０１に接続されている。
外部制御端子ＣＬＥを介して入力された信号（例えば、コマンドラッチイネーブル信号）は、コマンドレジスタＣＭＲの使用等に際して用いられる。外部制御端子ＣＬＥの機能等については、後述する。
外部制御端子ＡＬＥを介して入力された信号（例えば、アドレスラッチイネーブル信号）は、アドレスレジスタＡＤＲの使用等に際して用いられる。外部制御端子ＡＬＥの機能等については、後述する。
外部制御端子／ＷＥを介して入力された信号（例えば、ライトイネーブル信号）は、コントローラダイＣＤからメモリダイＭＤへのデータの入力等に際して用いられる。外部制御端子／ＷＥの機能等については、後述する。
外部制御端子／ＲＥ，ＲＥを介して入力された信号（例えば、リードイネーブル信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの出力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７から出力されるデータは、外部制御端子／ＲＥの電圧の立ち下がりエッジ（入力信号の切り換え）及び外部制御端子ＲＥの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミング、並びに、外部制御端子／ＲＥの電圧の立ち上がりエッジ（入力信号の切り換え）及び外部制御端子ＲＥの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミングで切り替わる。
外部制御端子／ＷＰを介して入力された信号（例えば、ライトプロテクト信号）は、コントローラダイＣＤからメモリダイＭＤへのユーザデータＤａｔの入力の制限等に用いられる。
［動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂ］
本実施形態に係る半導体記憶装置は、動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂで動作させることが可能である。以下、図９～図１９を参照し、動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂについて説明する。
［各モードにおける外部端子の役割］
図９は、動作モードＭＯＤＥａにおける信号入出力端子及び外部制御端子の役割について説明するための模式的な図である。図１０は、動作モードＭＯＤＥｂにおける信号入出力端子及び外部制御端子の役割について説明するための模式的な図である。尚、以下の説明においては、データ信号入出力端子ＤＱ０～ＤＱ７を、データ信号入出力端子ＤＱ＜７：０＞と表記することがある。
動作モードＭＯＤＥａにおいては、例えば図９に示す様に、データ信号入出力端子ＤＱ＜７：０＞を、ユーザデータＤａｔの入出力に加えて、コマンドデータＣｍｄ及びアドレスデータＡｄｄの入力に使用する。
一方、動作モードＭＯＤＥｂにおいては、例えば図１０に示す様に、データ信号入出力端子ＤＱ＜７：０＞を、ユーザデータＤａｔの入出力に使用するものの、コマンドデータＣｍｄ及びアドレスデータＡｄｄの入力には使用しない。動作モードＭＯＤＥｂにおいては、外部制御端子ＣＬＥ，ＡＬＥを、コマンドデータＣｍｄ及びアドレスデータＡｄｄの入力に使用する。
［動作モードＭＯＤＥａにおける外部端子の役割］
図１１は、動作モードＭＯＤＥａにおける外部端子の役割を説明するための真理値表である。尚、図１１において、“Ｚ”は、“Ｈ”及び“Ｌ”いずれが入力されても良い場合を示す。“Ｘ”は、入力される信号が“Ｈ”又は“Ｌ”に固定される場合を示す。“Ｉｎｐｕｔ”は、データの入力を行う場合を示す。“Ｏｕｔｐｕｔ”は、データの出力を行う場合を示す。
動作モードＭＯＤＥａにおいてコマンドデータＣｍｄを入力する場合、コントローラダイＣＤは、例えば、データ信号入出力端子ＤＱ＜７：０＞の電圧を、８ビットのコマンドデータＣｍｄの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。
外部制御端子ＣＬＥ，ＡＬＥに“Ｈ，Ｌ”が入力されている場合、データ信号入出力端子ＤＱ＜７：０＞を介して入力されたデータは、コマンドデータＣｍｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、コマンドレジスタＣＭＲ（図４）に転送される。
また、アドレスデータＡｄｄを入力する場合、コントローラダイＣＤは、例えば、データ信号入出力端子ＤＱ＜７：０＞の電圧を、アドレスデータＡｄｄを構成する８ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。
外部制御端子ＣＬＥ，ＡＬＥに“Ｌ，Ｈ”が入力されている場合、データ信号入出力端子ＤＱ＜７：０＞を介して入力されたデータは、アドレスデータＡｄｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、アドレスレジスタＡＤＲ（図４）に転送される。
また、ユーザデータＤａｔを入力する場合、コントローラダイＣＤは、例えば、データ信号入出力端子ＤＱ＜７：０＞の電圧を、ユーザデータＤａｔを構成する８ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの入力信号を切り替える（トグルする）。
外部制御端子ＣＬＥ，ＡＬＥの双方に“Ｌ”が入力されている場合、データ信号入出力端子ＤＱ＜７：０＞を介して入力されたデータは、ユーザデータＤａｔとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、バスＤＢを介してキャッシュメモリＣＭ（図４）に転送される。
また、ユーザデータＤａｔ又はステータスデータＳｔｔを出力する場合、コントローラダイＣＤは、例えば、外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これに伴い、データ信号入出力端子ＤＱ０～ＤＱ７に、出力されるユーザデータＤａｔ又はステータスデータＳｔｔのうちの８ビットが出力される。また、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの出力信号が切り替わる。
また、メモリダイＭＤをスタンバイ状態とする場合、コントローラダイＣＤは、例えば、外部制御端子／ＣＥに“Ｈ”を入力する。
また、メモリダイＭＤをバスアイドル状態とする場合、コントローラダイＣＤは、例えば、外部制御端子／ＷＥに“Ｈ”を入力する。
［動作モードＭＯＤＥｂにおける外部端子の役割］
図１２及び図１３は、動作モードＭＯＤＥｂにおける外部端子の役割を説明するための真理値表である。尚、図１２及び図１３において、“Ｚ”は、“Ｈ”及び“Ｌ”いずれが入力されても良い場合を示す。“Ｘ”は、入力される信号が“Ｈ”又は“Ｌ”に固定される場合を示す。“Ｉｎｐｕｔ”は、データの入力を行う場合を示す。“Ｏｕｔｐｕｔ”は、データの出力を行う場合を示す。
上述の通り、動作モードＭＯＤＥｂにおいては、外部制御端子ＣＬＥ，ＡＬＥを、コマンドデータ及びアドレスデータの入力に使用する。ここで、図１５を参照して後述する様に、動作モードＭＯＤＥｂにおいてコマンドデータＣｍｄ又はアドレスデータＡｄｄの入力を行う場合、コントローラダイＣＤはメモリダイＭＤに、次に入力されるデータがコマンドデータＣｍｄなのかアドレスデータＡｄｄなのかを示す信号を入力する。以下、この様な信号を、入出力データ選択信号と呼ぶ。
図１２は、入出力データ選択信号が入力される期間ＭＳｅｌ（図１５）における外部制御端子の役割を示している。図１３は、入出力データ選択信号の入力後の期間Ｓ＿Ｉｎ（図１５）における外部制御端子の役割を示している。
期間ＭＳｅｌにおいて、コマンドデータＣｍｄを入力する旨の入出力データ選択信号を入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。
期間ＭＳｅｌにおいて、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｌ”が入力された場合、この期間ＭＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、コマンドデータＣｍｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、コマンドレジスタＣＭＲ（図４）に転送される。
また、期間ＭＳｅｌにおいて、アドレスデータＡｄｄを入力する旨の入出力データ選択信号を入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。
期間ＭＳｅｌにおいて、外部制御端子ＣＬＥに“Ｌ”、外部制御端子ＡＬＥに“Ｈ”が入力された場合、この期間ＭＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、アドレスデータＡｄｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、アドレスレジスタＡＤＲ（図４）に転送される。
期間Ｓ＿ＩｎにおいてコマンドデータＣｍｄ又はアドレスデータＡｄｄを入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥ，ＡＬＥの電圧を、コマンドデータＣｍｄ又はアドレスデータＡｄｄを構成する２ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。
尚、動作モードＭＯＤＥｂにおいてユーザデータＤａｔを入力する場合、コントローラダイＣＤは、例えば、データ信号入出力端子ＤＱ＜７：０＞の電圧を、ユーザデータＤａｔを構成する８ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子／ＲＥ，ＲＥに“Ｈ，Ｌ”を入力した状態で、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの入力信号を切り替える。この動作は、期間ＭＳｅｌにおいても、期間Ｓ＿Ｉｎにおいても、実行可能である。
動作モードＭＯＤＥｂにおいて、データ信号入出力端子ＤＱ＜７：０＞を介して入力されたデータは、ユーザデータＤａｔとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、バスＤＢを介してキャッシュメモリＣＭに転送される。
また、ユーザデータＤａｔ又はステータスデータＳｔｔを出力する場合、コントローラダイＣＤは、例えば、外部制御端子／ＲＥ，ＲＥの入力信号を切り替える。これに伴い、データ信号入出力端子ＤＱ０～ＤＱ７に、出力されるユーザデータＤａｔ又はステータスデータＳｔｔのうちの８ビットが出力される。また、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの出力信号が切り替わる。この動作は、期間ＭＳｅｌにおいても、期間Ｓ＿Ｉｎにおいても、実行可能である。
また、メモリダイＭＤをスタンバイ状態とする場合、コントローラダイＣＤは、例えば、外部制御端子／ＣＥに“Ｈ”を入力する。
また、メモリダイＭＤをバスアイドル状態とする場合、コントローラダイＣＤは、例えば、外部制御端子／ＷＥに“Ｈ”を入力する。
［各モードにおける信号入出力の例］
図１４及び図１５は、第１実施形態に係るメモリダイＭＤの動作について説明するための模式的な波形図である。
図１４は、動作モードＭＯＤＥａにおいてコマンドデータＣｍｄ及びアドレスデータＡｄｄを入力する際の波形を示している。図１４の例では、タイミングｔ１０１において、コントローラダイＣＤがメモリダイＭＤに、コマンドデータＣｍｄを入力している。また、タイミングｔ１０２において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。尚、図示の例では、タイミングｔ１０２～ｔ１０３において、アドレスデータＡｄｄを構成する８ビット×５サイクルのデータが入力されているが、サイクル数は５より少なくても多くても良い。また、タイミングｔ１０３において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＣｍｄを入力している。また、タイミングｔ１０４において、読出動作等の動作が開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
図１５は、動作モードＭＯＤＥｂにおいてコマンドデータＣｍｄ及びアドレスデータＡｄｄを入力する際の波形を示している。図１５の例では、外部制御端子／ＷＥに、略一定のペースで“Ｌ”及び“Ｈ”が入力されている。また、所定のタイミングにおいて、外部制御端子／ＷＥの入力信号が一度立ち下がってからもう一度立ち下がるまでの期間を、上述した期間ＭＳｅｌとして示している。また、外部制御端子／ＷＥの入力信号が期間ＭＳｅｌの終了時に立ち下がってから、外部制御端子／ＷＥの入力信号が更に４回立ち下がるまでの期間を、上述した期間Ｓ＿Ｉｎとして示している。
図１５の例では、タイミングｔ２０１～ｔ２０２の期間ＭＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤに、コマンドデータＣｍｄの入力を指定する入出力データ選択信号を入力している。
また、タイミングｔ２０２～ｔ２０３の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＣｍｄを入力している。
ここで、図１５の例では、期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤに、８ビットのコマンドデータＣｍｄを、４サイクルに分けて２ビットずつ入力している。例えば、８ビットのコマンドデータＣｍｄを、ビット“７”～“０”とする。まず、１サイクル目のデータ入力では、ビット“７”，“６”に応じて、外部制御端子ＣＬＥ，ＡＬＥの電圧を“Ｈ”又は“Ｌ”に設定した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。２サイクル目～４サイクル目のデータ入力でも同様に、ビット“５”，“４”、ビット“３”，“２”、及びビット“１”，“０”、に応じて、それぞれ外部制御端子ＣＬＥ，ＡＬＥの電圧を“Ｈ”又は“Ｌ”に設定した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。
また、タイミングｔ２０３～ｔ２０４の期間ＭＳｅｌにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄの入力を指定する入出力データ選択信号を入力している。
また、タイミングｔ２０４～ｔ２０５の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。
ここで、図１５の例では、期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤに、アドレスデータＡｄｄを構成する８ビットのデータを、４サイクルに分けて２ビットずつ入力している。
尚、図示を省略しているが、タイミングｔ２０５～ｔ２０６においても同様に、アドレスデータＡｄｄを構成するデータを、２ビットずつ入力している。
また、タイミングｔ２０６～ｔ２０７の期間ＭＳｅｌにおいて、タイミングｔ２０１～ｔ２０２と同様に、コマンドデータＣｍｄの入力を指定する入出力データ選択信号を入力している。
また、タイミングｔ２０７～ｔ２０８の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＣｍｄを入力している。また、タイミングｔ２０８においては、読出動作等の動作が開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
［動作］
次に、メモリダイＭＤの動作について説明する。
メモリダイＭＤは、読出動作を実行可能に構成されている。読出動作は、センスアンプモジュールＳＡＭによってメモリセルアレイＭＣＡからユーザデータＤａｔを読み出し、読み出したユーザデータＤａｔをラッチ回路ＸＤＬに転送する動作である。読出動作において、メモリセルアレイＭＣＡから読み出されたユーザデータＤａｔは、ビット線ＢＬ、センスアンプモジュールＳＡＭを介してラッチ回路ＸＤＬに転送される。
また、メモリダイＭＤは、データアウト動作を実行可能に構成されている。データアウト動作は、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔをコントローラダイＣＤに出力する動作である。データアウト動作において、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、図７を参照して説明したカラムデコーダＣＯＬＤ、マルチプレクサＭＰＸ、バス配線ＤＢ、及び入出力制御回路Ｉ／Ｏを介して、コントローラダイＣＤに出力される。
また、メモリダイＭＤは、ステータスリードを実行可能に構成されている。ステータスリードは、ステータスレジスタＳＴＲに含まれるステータスデータＳｔｔをコントローラダイＣＤに出力する動作である。ステータスリードにおいて、ステータスレジスタＳＴＲに含まれるステータスデータＳｔｔは、入出力制御回路Ｉ／Ｏ又は論理回路ＣＴＲを介して、コントローラダイＣＤに出力される。
［動作モードＭＯＤＥａにおける読出動作及びデータアウト動作］
図１６は、動作モードＭＯＤＥａにおいて読出動作及びデータアウト動作を実行する場合の様子を示す模式的なタイミングチャートである。図１６の例では、メモリダイＭＤが動作モードＭＯＤＥａに設定されている。
図１６の例では、まず、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。コマンドデータ“００ｈ”は、読出動作を指示するコマンドセットの始めに入力するコマンドデータＣｍｄである。コマンドデータ“３０ｈ”は、読出動作を指示するコマンドセットの終わりに入力するコマンドデータＣｍｄである。
コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”の入力に伴い、読出動作が開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。また、ユーザデータＤａｔがラッチ回路ＸＤＬに転送される。また、読出動作が終了したタイミングで、端子ＲＹ／／ＢＹの電圧が“Ｌ”から“Ｈ”に立ち上がっている。
次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。コマンドデータ“０５ｈ”は、データアウト動作を指示するコマンドセットの始めに入力するコマンドデータＣｍｄである。コマンドデータ“Ｅ０ｈ”は、データアウト動作を指示するコマンドセットの終わりに入力するコマンドデータＣｍｄである。
コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”の入力に伴い、所定の待機時間後、コントローラダイＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、データアウト動作が開始され、ユーザデータＤａｔがデータ信号入出力端子ＤＱを介して出力されている。
図１７は、動作モードＭＯＤＥａにおいて読出動作及びデータアウト動作を実行する場合の他の様子を示す模式的なタイミングチャートである。図１７の例では、メモリダイＭＤが動作モードＭＯＤＥａに設定されている。
図１７の例では、まず、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ０（図４）の情報を含む。
コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”の入力に伴い、プレーンＰＬＮ０に対して読出動作が開始され、ユーザデータＤａｔがラッチ回路ＸＤＬ０に転送される。
次に、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ１（図４）の情報を含む。
コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”の入力に伴い、プレーンＰＬＮ１に対して読出動作が開始され、ユーザデータＤａｔがラッチ回路ＸＤＬ１に転送される。
次に、コマンドデータ“７０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して入力されている。コマンドデータ“７０ｈ”は、ステータスリードを指示するコマンドデータである。コマンドデータ“７０ｈ”の入力に伴い、ステータスリードが行われ、ステータスデータＳｔｔがデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウト動作の対象となるプレーンＰＬＮ０（図４）の情報を含む。
コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”の入力に伴い、所定の待機時間後、コントローラダイＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、プレーンＰＬＮ０に対してデータアウト動作が開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
プレーンＰＬＮ０に対するデータアウト動作の終了後、コマンドデータ“７０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して入力されている。コマンドデータ“７０ｈ”の入力に伴い、再度ステータスリードが行われ、ステータスデータＳｔｔがデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
次に、ＰＬＮ０に対するデータアウト動作と同様に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウト動作の対象となるプレーンＰＬＮ１（図４）の情報を含む。
所定の時間の経過後、コントローラダイＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、プレーンＰＬＮ１に対してデータアウト動作が開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
［動作モードＭＯＤＥｂにおける読出動作及びデータアウト動作］
図１８は、動作モードＭＯＤＥｂにおいて読出動作及びデータアウト動作を実行する場合の様子を示す模式的なタイミングチャートである。図１８の例では、メモリダイＭＤが動作モードＭＯＤＥｂに設定されている。
図１８の例では、まず、コマンドデータ“００ｈ”を含むコマンドセットが、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。次に、コマンドデータ“０５ｈ”を含むコマンドセットが、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。尚、動作モードＭＯＤＥｂにおいては、データ信号入出力端子ＤＱ＜７：０＞を介したデータの入出力と、外部制御端子ＣＬＥ，ＡＬＥを介したデータの入出力とを、独立したタイミングで実行可能である。例えば、図１８の例では、これらのコマンドセットの入力が、データアウト動作の実行中に（外部制御端子／ＲＥ，ＲＥの入力信号がトグルする期間中に）行われている。
図１９は、動作モードＭＯＤＥｂにおいて読出動作及びデータアウト動作を実行する場合の他の様子を示す模式的なタイミングチャートである。図１９の例では、メモリダイＭＤが動作モードＭＯＤＥｂに設定されている。
図１９の例では、まず、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ０（図４）の情報を含む。
次に、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ１（図４）の情報を含む。
次に、コマンドデータ“７０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。コマンドデータ“７０ｈ”の入力に伴い、ステータスリードが行われ、ステータスデータＳｔｔがデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウト動作の対象となるプレーンＰＬＮ０（図４）の情報を含む。
所定の待機時間後、プレーンＰＬＮ０に対してデータアウト動作が開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
また、図１９の例では、プレーンＰＬＮ０に対するデータアウト動作が行われている間に、コマンドデータ“７０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。コマンドデータ“７０ｈ”の入力に伴い、ステータスリードが行われる。プレーンＰＬＮ０に対するデータアウト動作の終了後、ステータスデータＳｔｔが、データ信号入出力端子ＤＱ＜７：０＞を介して出力される。
次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウト動作の対象となるプレーンＰＬＮ１（図４）のアドレス等を含む。
ここで、動作モードＭＯＤＥｂにおいては、動作モードＭＯＤＥａと異なり、データ出力タイミング調整部ＴＣＴ（図４）が、プレーンＰＬＮ１に対するデータアウト動作の開始のタイミングを調整する。プレーンＰＬＮ０に対するデータアウト動作の終了後、データ出力タイミング調整部ＴＣＴが発する内部信号に応じて、プレーンＰＬＮ１に対してデータアウト動作が開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
［効果］
本実施形態に係る半導体記憶装置は、動作モードＭＯＤＥｂにおいて動作させることが可能である。動作モードＭＯＤＥｂでは、上述の通り、データ信号入出力端子ＤＱ＜７：０＞を介したデータアウト動作が行われている間にも、外部制御端子ＣＬＥ，ＡＬＥを介してコマンドデータＣｍｄ及びアドレスデータＡｄｄの入力を行うことができる。従って、メモリダイＭＤへのコマンドセットの入力に要する時間を大幅に削減可能である。これにより、半導体記憶装置の動作の高速化を実現可能である。
［第１実施形態に係るメモリダイＭＤに適用可能な回路］
第１実施形態に係るメモリダイＭＤにおいては、動作モードＭＯＤＥａ，ＭＯＤＥｂのいずれが選択されているかに応じて、データ信号入出力端子ＤＱ＜７：０＞、外部制御端子ＣＬＥ，ＡＬＥ等の機能が変化する。この様な機能は、例えば、図２０、図２２及び図２３に示す様な回路によって実現しても良い。図２０、図２２及び図２３は、メモリダイＭＤの一部の構成例を示す模式的な回路図である。図２１は、図２０に示す回路の動作方法について説明するための模式的な波形図である。
図２０には、データ信号入出力端子ＤＱ＜７：０＞と、外部制御端子ＣＬＥ，ＡＬＥ，／ＷＥと、これらに接続された回路部２００と、を図示している。
回路部２００は、例えば、ラッチ回路２１０と、マルチプレクサ２２０，２３０と、デシリアライザ３００と、を含む。
ラッチ回路２１０は、コマンドレジスタＣＭＲ又はアドレスレジスタＡＤＲに含まれるラッチ回路である。図２０には、ラッチ回路２１０として、コマンドデータ“０５ｈ”に対応するラッチ回路２１０を例示している。図示の例において、ラッチ回路２１０は、入力されたコマンドデータＣｍｄに対応して１ビットのデータを格納する。ラッチ回路２１０は、データ入力端子が論理回路を介してマルチプレクサ２２０の出力端子ＤＩＮｈ＜７：０＞，ＣＬＥｈ，ＡＬＥｈに接続され、クロック入力端子がマルチプレクサ２３０の出力端子／ＷＥｈ´に接続されている。
マルチプレクサ２２０，２３０のそれぞれの選択制御端子には、選択信号ＳｅｒｉａｌＣＡが入力されている。選択信号ＳｅｒｉａｌＣＡは、動作モードＭＯＤＥａが選択されている場合には“０”の状態となり、動作モードＭＯＤＥｂが選択されている場合には“１”の状態となる。
マルチプレクサ２２０は、１０本の出力端子ＤＩＮｈ＜７：０＞，ＣＬＥｈ，ＡＬＥｈを備える。これら１０本の出力端子のうち、８本の出力端子ＤＩＮｈ＜７：０＞は、コマンドデータＣｍｄ又はアドレスデータＡｄｄを構成するデータに対応する。また、残りの２本の出力端子ＣＬＥｈ，ＡＬＥｈは、外部制御端子ＣＬＥ，ＡＬＥの入力信号に対応する。
また、マルチプレクサ２２０は、選択信号ＳｅｒｉａｌＣＡが“０”の状態である時に選択される１０本の入力端子と、選択信号ＳｅｒｉａｌＣＡが“１”の状態である時に選択される１０本の入力端子と、を備える。“０”の状態に対応する１０本の入力端子のうちの８本は、データ信号入出力端子ＤＱ＜７：０＞に接続される。残りの２本は、外部制御端子ＣＬＥ，ＡＬＥに接続される。“１”の状態に対応する１０本の入力端子は、デシリアライザ３００の出力端子に接続される。
マルチプレクサ２３０は、１本の出力端子／ＷＥｈ´を備える。また、マルチプレクサ２３０は、選択信号ＳｅｒｉａｌＣＡが“１”の状態である時に選択される１本の入力端子／ＷＥｈと、選択信号ＳｅｒｉａｌＣＡが“０”の状態である時に選択される１本の入力端子と、を備える。“１”の状態に対応する入力端子／ＷＥｈは、デシリアライザ３００の出力端子に接続される。“０”の状態に対応する入力端子は、外部制御端子／ＷＥに接続される。
デシリアライザ３００は、マルチプレクサ２２０に接続された１０本の出力端子を備える。デシリアライザ３００は、外部制御端子ＣＬＥ，ＡＬＥから４サイクルにわたって２ビットずつ入力されたデータを８ビットのデータに変換し、この８ビットのデータがコマンドデータＣｍｄであるかアドレスデータＡｄｄであるかを示す２ビットのデータを付加して、１０ビットのデータを生成する。また、デシリアライザ３００は、この１０ビットのデータを、１０本の出力端子を介してマルチプレクサ２２０に出力する。この１０ビットのデータは、例えば、期間ＭＳｅｌの開始のタイミングで切り替わっても良い。
また、デシリアライザ３００は、マルチプレクサ２３０に接続された１本の出力端子を備える。デシリアライザ３００は、外部制御端子／ＷＥから入力される５サイクルのデータのうち、１サイクル目のデータが入力されてから２サイクル目のデータが入力されるまでの間（期間ＭＳｅｌの間）、マルチプレクサ２３０の入力端子／ＷＥｈに“Ｌ”を出力する。また、それ以外の期間（期間Ｓ＿Ｉｎの間）、マルチプレクサ２３０の入力端子／ＷＥｈに“Ｈ”を出力する。
動作モードＭＯＤＥａにおいては、データ信号入出力端子ＤＱ＜７：０＞を介して入力された８ビットのデータが、マルチプレクサ２２０の出力端子ＤＩＮｈ＜７：０＞を介して論理回路に入力される。また、外部制御端子ＣＬＥ，ＡＬＥを介して入力されたイネーブル信号が、マルチプレクサ２２０の出力端子ＣＬＥｈ，ＡＬＥｈを介して論理回路に入力される。図示の例では、データ信号入出力端子ＤＱ＜７：０＞を介して入力された８ビットのデータがコマンドデータ“０５ｈ”であり、且つ、外部制御端子ＣＬＥ，ＡＬＥの入力信号が“Ｈ，Ｌ”である場合に、論理回路の出力信号が“Ｈ”となる。それ以外の場合には、論理回路の出力信号が“Ｌ”となる。
また、動作モードＭＯＤＥａにおいては、外部制御端子／ＷＥから入力された信号が、マルチプレクサ２３０の出力端子／ＷＥｈ´から出力され、ラッチ回路２１０のクロック入力端子へ入力される。
動作モードＭＯＤＥｂにおいては、外部制御端子ＣＬＥ，ＡＬＥを介して入力された２ビット×４サイクルのデータと、外部制御端子／ＷＥを介して入力されたイネーブル信号とが、デシリアライザ３００によって８ビットのデータ信号及びイネーブル信号に変換され、マルチプレクサ２２０の入力端子に入力される。これらのデータ及び信号はマルチプレクサ２２０の出力端子ＤＩＮｈ＜７：０＞，ＣＬＥｈ，ＡＬＥｈを介して論理回路に入力される。図示の例では、期間ＭＳｅｌにおいて外部制御端子ＣＬＥ，ＡＬＥから“Ｈ，Ｌ”が入力されており、且つ、期間Ｓ＿Ｉｎにおいて外部制御端子ＣＬＥ，ＡＬＥからコマンドデータ“０５ｈ”が入力されていた場合に、論理回路の出力信号が“Ｈ”となる。それ以外の場合には、論理回路の出力信号が“Ｌ”となる。
また、動作モードＭＯＤＥｂにおいては、マルチプレクサ２３０の入力端子／ＷＥｈに入力された信号が、マルチプレクサ２３０の出力端子／ＷＥｈ´から出力され、ラッチ回路２１０のクロック入力端子へ入力される。
図２２及び図２３は、デシリアライザ３００の一部の構成を示す模式的な回路図である。デシリアライザ３００は、図２２に示す様な回路部３１０と、図２３に示す様な回路部３２０と、を含む。
回路部３１０は、５つのＤフリップフロップ３１１と、１つのＤラッチ回路３１２と、を備える。１つ目のＤフリップフロップ３１１の出力端子は、２つ目のＤフリップフロップ３１１のデータ入力端子に接続されている。同様に、２つ目～４つ目のＤフリップフロップ３１１の出力端子は、３つ目～５つ目のＤフリップフロップ３１１のデータ入力端子に接続されている。５つ目のＤフリップフロップ３１１の出力端子は、Ｄラッチ回路３１２のデータ入力端子に接続されている。Ｄラッチ回路３１２の出力端子は、１つ目のＤフリップフロップ３１１のデータ入力端子に接続されている。また、これら５つのＤフリップフロップ３１１と、１つのＤラッチ回路３１２と、のクロック入力端子は、外部制御端子／ＷＥに接続されている。
また、回路部３１０は、５つのＤラッチ回路３１３と、５つのＡＮＤ回路３１４と、を備える。５つのＤラッチ回路３１３のデータ入力端子は、それぞれ、５つのＤフリップフロップ３１１の出力端子に接続されている。また、５つのＤラッチ回路３１３のクロック入力端子には、外部制御端子／ＷＥの反転信号が入力されている。５つのＡＮＤ回路３１４の一方の入力端子は、それぞれ、５つのＤラッチ回路３１３の出力端子に接続されている。５つのＡＮＤ回路３１４の他方の入力端子は、それぞれ、外部制御端子／ＷＥに接続されている。尚、図２２の例では、これら５つのＡＮＤ回路３１４のうちの４つの出力端子を、出力端子ＷＥ１～ＷＥ４として示している。残りの１つの出力端子は、上記マルチプレクサ２３０（図２０）の入力端子／ＷＥｈに接続されている。
ここで、５つのＤフリップフロップ３１１に格納されるデータの初期値を０とし、Ｄラッチ回路３１２に格納されるデータの初期値を１とする。この様な場合に、外部制御端子／ＷＥに略一定のペースで“Ｌ”及び“Ｈ”が入力された場合、外部制御端子／ＷＥの１サイクル目の入力に伴い、出力端子ＷＥ１の信号が“Ｈ”状態となり、出力端子ＷＥ２，ＷＥ３，ＷＥ４の信号が“Ｌ”状態となる。また、２サイクル目の入力に伴い、出力端子ＷＥ２の信号が“Ｈ”状態となり、出力端子ＷＥ１，ＷＥ３，ＷＥ４の信号が“Ｌ”状態となる。また、３サイクル目の入力に伴い、出力端子ＷＥ３の信号が“Ｈ”状態となり、出力端子ＷＥ１，ＷＥ２，ＷＥ４の信号が“Ｌ”状態となる。また、４サイクル目の入力に伴い、出力端子ＷＥ４の信号が“Ｈ”状態となり、出力端子ＷＥ１，ＷＥ２，ＷＥ３の信号が“Ｌ”状態となる。
回路部３２０は、Ｄラッチ回路３２１～Ｄラッチ回路３２４を２つずつ備える。一方のＤラッチ回路３２１～Ｄラッチ回路３２４のデータ入力端子は、外部制御端子ＣＬＥに接続されている。他方のＤラッチ回路３２１～Ｄラッチ回路３２４のデータ入力端子は、外部制御端子ＡＬＥに接続されている。また、２つのＤラッチ回路３２１のクロック入力端子は、ＡＮＤ回路３１４の出力端子ＷＥ１に接続されている。同様に、Ｄラッチ回路３２２，３２３，３２４のクロック入力端子は、それぞれ、ＡＮＤ回路３１４の出力端子ＷＥ２，ＷＥ３，ＷＥ４に接続されている。
２つのＤラッチ回路３２１には、１サイクル目の外部制御端子ＣＬＥ，ＡＬＥのデータが格納される。２つのＤラッチ回路３２２には、２サイクル目の外部制御端子ＣＬＥ，ＡＬＥのデータが格納される。２つのＤラッチ回路３２３には、３サイクル目の外部制御端子ＣＬＥ，ＡＬＥのデータが格納される。２つのＤラッチ回路３２４には、４サイクル目の外部制御端子ＣＬＥ，ＡＬＥのデータが格納される。
［第２実施形態］
次に、図２４及び図２５を参照して、第２実施形態に係る半導体記憶装置の構成について説明する。図２４は、第２実施形態に係るメモリダイＭＤ２の構成を示す模式的なブロック図である。図２５は、メモリダイＭＤ２の一部の構成を示す模式的な回路図である。説明の都合上、図２４及び図２５では一部の構成を省略する。
図２４及び図２５に示す様に、本実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、外部制御端子ＣＬＥ，ＡＬＥを介して、ステータスデータＳｔｔを出力することが可能である。図２５に示す様に、第２実施形態に係る外部制御端子ＣＬＥ，ＡＬＥは、入力回路２０１及び出力回路２０２に接続されている。
また、本実施形態に係る半導体記憶装置は、動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂに加え、動作モードＭＯＤＥｃで動作させることが可能である。
図２６及び図２７は、動作モードＭＯＤＥｃにおける外部端子の役割を説明するための真理値表である。図２６は、期間ＭＳｅｌにおける外部制御端子の役割を示している。図２７は、期間Ｓ＿Ｉｎ，Ｓ＿Ｏｕｔにおける外部制御端子の役割を示している。
動作モードＭＯＤＥｃにおけるメモリダイＭＤ２の動作は、基本的には、動作モードＭＯＤＥｂにおけるメモリダイＭＤの動作と同様である。
ただし、動作モードＭＯＤＥｃにおいては、外部制御端子ＣＬＥ，ＡＬＥを介してアドレスデータＡｄｄ及びコマンドデータＣｍｄを入力できるだけでなく、外部制御端子ＣＬＥ，ＡＬＥを介してステータスデータＳｔｔを出力することが可能である。
図２６に示す様に、動作モードＭＯＤＥｃの期間ＭＳｅｌにおいて、ステータスデータＳｔｔを出力する旨の入出力データ選択信号を入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。
また、図２７に示す様に、動作モードＭＯＤＥｃの期間Ｓ＿Ｏｕｔにおいて、ステータスデータＳｔｔを出力する場合、コントローラダイＣＤは、例えば、外部制御端子／ＷＥの入力信号を立ち下げる。これに伴い、外部制御端子ＣＬＥ，ＡＬＥから出力回路２０２によってコントローラダイＣＤへステータスデータＳｔｔのうちの２ビットが出力される。
図２８は、第２実施形態に係るメモリダイＭＤ２の動作について説明するための模式的な波形図である。図２８は、動作モードＭＯＤＥｃにおいてコマンドデータＣｍｄ及びアドレスデータＡｄｄを入力する際の波形を示している。
図２８の例では、外部制御端子／ＷＥに、略一定のペースで“Ｌ”及び“Ｈ”が入力されている。また、所定のタイミングにおいて、外部制御端子／ＷＥの入力信号が一度立ち下がってからもう一度立ち下がるまでの期間を、上述した期間ＭＳｅｌとして示している。また、外部制御端子／ＷＥの入力信号が期間ＭＳｅｌの終了時に立ち下がってから、外部制御端子／ＷＥの入力信号が４回立ち下がるまでの期間を、期間Ｓ＿Ｉｎ又は期間Ｓ＿Ｏｕｔとして示している。
動作モードＭＯＤＥｃにおいては、期間ＭＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤ２に、コマンドデータＣｍｄ又はアドレスデータＡｄｄの入力を指定する入出力データ選択信号を入力した場合、その直後の期間は、期間Ｓ＿Ｉｎとなる。一方、期間ＭＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤ２に、ステータスデータＳｔｔを出力する旨の入出力データ選択信号を入力した場合、その直後の期間は、期間Ｓ＿Ｏｕｔとなる。
期間Ｓ＿Ｏｕｔにおいて出力されるステータスデータＳｔｔは、例えば、動作モードＭＯＤＥａ又は動作モードＭＯＤＥｂにおいてステータスリードを実行した場合に出力されるステータスデータＳｔｔと同様の８ビットのデータであっても良い。この様な場合、ステータスデータＳｔｔは、４サイクルに分けて２ビットずつ出力されても良い。
図２９は、動作モードＭＯＤＥｃにおいて読出動作及びデータアウト動作を実行する場合の様子を示す模式的なタイミングチャートである。図２９の例では、メモリダイＭＤ２が動作モードＭＯＤＥｃに設定されている。
図２９に例示する動作は、基本的には、図１９を参照して説明した動作と同様である。ただし、図２９の例では、ステータスリードの実行に際して、外部制御端子ＣＬＥ，ＡＬＥに“Ｌ，Ｌ”が入力されている。また、ステータスデータＳｔｔが、データ信号入出力端子ＤＱ＜７：０＞ではなく、外部制御端子ＣＬＥ，ＡＬＥから出力されている。また、プレーンＰＬＮ０に対するデータアウト動作が行われている間に、ステータスリード及びステータスデータＳｔｔの出力が行われ、更に、プレーンＰＬＮ１に対するデータアウト動作を実行する旨のコマンドセットの入力が開始されている。
尚、外部制御端子ＣＬＥ，ＡＬＥに接続された出力回路２０２（図２５）は、動作モードＭＯＤＥｃにおいて駆動される。これらの出力回路２０２は、動作モードＭＯＤＥａ，ＭＯＤＥｂにおいては駆動されなくても良い。
［第２実施形態に係るメモリダイＭＤ２に適用可能な回路］
第２実施形態に係るメモリダイＭＤ２においては、動作モードＭＯＤＥｃが選択されている場合に、８ビットのステータスデータＳｔｔを、２ビット×４サイクルのデータに変換して出力する。この様な機能は、例えば、図３０に示す様な回路によって実現しても良い。図３０は、メモリダイＭＤ２の一部の構成例を示す模式的な回路図である。
図３０に示す回路は、シリアライザ３３１と、２つのスイッチ回路３３２と、を備える。
シリアライザ３３１は、８本の第１の入力端子と、１本の第２の入力端子と、を備える。第１の入力端子には、それぞれ、８ビットのステータスデータＳｔｔを構成する８ビットのデータＦＤＡＴＡ＜７：０＞のうちの１ビットが入力される。第２の入力端子には、外部制御端子／ＷＥが入力される。シリアライザ３３１は、外部制御端子／ＷＥの入力に応じ、８ビットのデータＦＤＡＴＡ＜７：０＞を２ビットのデータＦＤＡＴＡ２＜１：０＞に変換して、４サイクルにわたって順次出力する。
２つのスイッチ回路３３２は、それぞれ、外部制御端子ＣＬＥ，ＡＬＥに対応して設けられている。スイッチ回路３３２の出力端子は、外部制御端子ＣＬＥ又は外部制御端子ＡＬＥに接続されている。スイッチ回路３３２の入力端子は、シリアライザ３３１の出力端子に接続されている。スイッチ回路３３２は、ゲート信号Ｓ３３２の入力に応じて、入力信号を出力する。ゲート信号Ｓ３３２は、例えば、外部制御端子／ＷＥが“Ｌ”状態であり、期間Ｓ＿Ｏｕｔ（図２８）の１サイクル目であり、期間ＭＳｅｌにおいて外部制御端子ＣＬＥ，ＡＬＥに“Ｌ，Ｌ”が入力されており、動作モードＭＯＤＥｃが選択されており、且つ、メモリダイＭＤ２が選択されている場合に、“Ｈ”状態となっても良い。
［第３実施形態］
次に、図３１を参照して、第３実施形態に係る半導体記憶装置の構成について説明する。図３１は、第３実施形態に係るメモリダイＭＤ３の構成を示す模式的なブロック図である。説明の都合上、図３１では一部の構成を省略する。
図３１に示す様に、本実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、図３１に示す様に、本実施形態に係る入出力制御回路Ｉ／Ｏは、圧縮・展開回路Ｃ１０を備える。圧縮・展開回路Ｃ１０は、ステータスレジスタＳＴＲ中のステータスデータＳｔｔから必要な情報を抽出して出力する。
第３実施形態においては、動作モードＭＯＤＥｃの期間Ｓ＿Ｏｕｔにおいて出力されるステータスデータＳｔｔが、動作モードＭＯＤＥａ又は動作モードＭＯＤＥｂにおいてステータスリードを実行した場合に出力されるステータスデータＳｔｔと異なる。
例えば、本実施形態においては、期間Ｓ＿Ｏｕｔ中に出力されるステータスデータＳｔｔが、例えば図３２に示す様に、選択されたメモリダイＭＤ３に含まれる２つのプレーンＰＬＮ０，ＰＬＮ１のレディ／ビジー状態を示す２ビットのデータであっても良い。また、例えば、メモリダイＭＤ３が４つ又はそれ以上のプレーンＰＬＮを含む場合、ステータスデータＳｔｔは、例えば、メモリダイＭＤ３に含まれる複数のプレーンＰＬＮのレディ／ビジー状態を示す複数ビットのデータであっても良い。この様な場合、ステータスデータＳｔｔは、複数サイクルに分けて２ビットずつ出力されても良い。
また、本実施形態においては、期間Ｓ＿Ｏｕｔ中に出力されるステータスデータＳｔｔが、例えば、コントローラダイＣＤによって制御される全てのメモリダイＭＤ３のレディ／ビジー状態を示す複数ビットのデータであっても良い。例えば図２及び図３に例示する様に、８つのメモリダイＭＤ３の複数のパッド電極Ｐが、それぞれ、ボンディングワイヤＢを介してお互いに接続され、コントローラダイＣＤによって８つのメモリダイＭＤ３が制御される場合、ステータスデータＳｔｔは、例えば、これら８つのメモリダイＭＤ３のレディ／ビジー状態を示す８ビットのデータであっても良い。この様な場合、各メモリダイＭＤ３のステータスデータＳｔｔが、チップアドレスに応じた順番で、４サイクルに分けて２ビットずつ出力されても良い。より具体的には、例えば、１サイクル目においては、１つ目のメモリダイＭＤ３が外部制御端子ＣＬＥからレディ／ビジー状態を出力するとともに、２つ目のメモリダイＭＤ３が外部制御端子ＡＬＥからレディ／ビジー状態を出力する。同様に、２サイクル目においては、３つ目のメモリダイＭＤ３が外部制御端子ＣＬＥからレディ／ビジー状態を出力するとともに、４つ目のメモリダイＭＤ３が外部制御端子ＡＬＥからレディ／ビジー状態を出力する。３サイクル目においては、５つ目のメモリダイＭＤ３が外部制御端子ＣＬＥからレディ／ビジー状態を出力するとともに、６つ目のメモリダイＭＤ３が外部制御端子ＡＬＥからレディ／ビジー状態を出力する。４サイクル目においては、７つ目のメモリダイＭＤ３が外部制御端子ＣＬＥからレディ／ビジー状態を出力するとともに、８つ目のメモリダイＭＤ３が外部制御端子ＡＬＥからレディ／ビジー状態を出力する。また、この場合、各メモリダイＭＤ３は、ステータスデータＳｔｔを出力しない外部制御端子ＡＬＥ及び／又はＣＬＥを、外部からの信号を受け付けない状態にする。
［第４実施形態］
次に、図３３及び図３４を参照して、第４実施形態に係る半導体記憶装置の構成について説明する。図３３及び図３４は、第４実施形態に係るメモリダイＭＤ４の構成を示す模式的なブロック図である。説明の都合上、図３３及び図３４では一部の構成を省略する。
図３３に示す様に、本実施形態に係る半導体記憶装置は、基本的には、第１実施形態～第３実施形態のいずれかに係る半導体記憶装置と同様に構成されている。
ただし、図３３に示す様に、第４実施形態に係る論理回路ＣＴＲは、内部アドレス切替回路Ｃ２０を備える。内部アドレス切替回路Ｃ２０は、例えば図３４に示す様に、トリガ信号ＴＧＲ１又はトリガ信号ＴＧＲ２の入力に応じて、アドレスレジスタＡＤＲ中の領域ＲＡＤＲ１に格納されているアドレスデータＡｄｄを、アドレスレジスタＡＤＲ中の領域ＲＡＤＲ２に転送する。尚、領域ＲＡＤＲ２は、例えば、データ信号入出力端子ＤＱ＜７：０＞を介して入出力されるデータに対応するアドレスデータＡｄｄを格納する領域であっても良い。また、領域ＲＡＤＲ１は、例えば、外部制御端子ＣＬＥ，ＡＬＥを介して入出力されるデータに対応するアドレスデータＡｄｄを格納する領域であっても良い。
また、本実施形態に係る半導体記憶装置は、動作モードＭＯＤＥａ，ＭＯＤＥｂ，ＭＯＤＥｃに加え、動作モードＭＯＤＥｄで動作させることが可能である。
例えば、図２及び図３に示す様に、複数のメモリダイＭＤの複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続される場合がある。例えば、このようにパッド電極Ｐがお互いに接続された複数のメモリダイＭＤ４のうちの一つに対するデータアウト動作の実行中に、他のメモリダイＭＤ４に対するコマンドセットの入力を行う場合がある。この様な場合、コマンドセットの入力が終了したタイミングでアドレスデータを反映させてしまうと、データアウト動作の実行中にアドレスデータが切り替わってしまい、ユーザデータＤａｔを好適に出力できない恐れがある。
そこで、第４実施形態に係る半導体記憶装置においては、コントローラダイＣＤがデータアウト動作の終了を検出し、メモリダイＭＤ４に、上記トリガ信号ＴＧＲ１，ＴＧＲ２を入力する。
図３５は、動作モードＭＯＤＥｄにおける外部端子の役割を説明するための真理値表である。図３５は、期間ＭＳｅｌにおける外部制御端子の役割を示している。
動作モードＭＯＤＥｄにおけるメモリダイＭＤ４の動作は、基本的には、動作モードＭＯＤＥｃにおけるメモリダイＭＤ２，ＭＤ３の動作と同様である。
ただし、動作モードＭＯＤＥｄにおいては、期間ＭＳｅｌにおいて、トリガ信号ＴＧＲ１，ＴＧＲ２を入力することが可能である。
トリガ信号ＴＧＲ１を入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥ，ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。
トリガ信号ＴＧＲ２を入力する場合、コントローラダイＣＤは、例えば、外部制御端子／ＷＥに“Ｈ”を入力した状態で、外部制御端子／ＣＥを“Ｈ”から“Ｌ”に立ち下げる。
図３６及び図３７は、動作モードＭＯＤＥｄにおいてデータアウト動作を実行する場合の様子を示す模式的なタイミングチャートである。図３６及び図３７の例では、メモリダイＭＤ４が動作モードＭＯＤＥｄに設定されている。
図３６及び図３７の例では、まず、コマンドデータ“７８ｈ”及びアドレスデータＡｄｄが、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。コマンドデータ“７８ｈ”は、ステータスリードを指示するコマンドデータである。このコマンドセットに含まれるアドレスデータＡｄｄは、上記チップアドレスとして、データアウト動作の対象となるメモリダイＭＤ４（ＬＵＮ０）の情報を含む。コマンドデータ“７８ｈ”の入力に伴い、ステータスリードが行われ、ステータスデータＳｔｔが外部制御端子ＣＬＥ，ＡＬＥを介して出力される。
次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このアドレスデータＡｄｄは、上記チップアドレスとして、データアウト動作の対象となるメモリダイＭＤ４（ＬＵＮ０）の情報を含む。
所定の待機時間後、コントローラダイＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、メモリダイＭＤ４（ＬＵＮ０）に対してデータアウト動作が開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
また、図３６の例では、メモリダイＭＤ４（ＬＵＮ０）に対するデータアウト動作が行われている間に、コマンドデータ“７８ｈ”及びアドレスデータＡｄｄが、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。このアドレスデータＡｄｄは、上記チップアドレスとして、データアウト動作の対象となるメモリダイＭＤ４（ＬＵＮ１）の情報を含む。コマンドデータ“７８ｈ”の入力に伴い、ステータスリードが行われ、ステータスデータＳｔｔが外部制御端子ＣＬＥ，ＡＬＥを介して出力される。
次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このアドレスデータＡｄｄは、上記チップアドレスとして、データアウト動作の対象となるメモリダイＭＤ４（ＬＵＮ１）のアドレス等を含む。これらのデータの入力も、メモリダイＭＤ４（ＬＵＮ０）に対するデータアウト動作が行われている間に、すなわち、コントローラダイＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）期間に行われている。ここで、上記のようにメモリダイＭＤ４（ＬＵＮ０）及びメモリダイＭＤ４（ＬＵＮ１）の複数のパッド電極ＰがそれぞれボンディングワイヤＢを介してお互いに接続されている場合、外部制御端子／ＲＥ，ＲＥもそれぞれ接続される。従って、メモリダイＭＤ４（ＬＵＮ０）に対するデータアウト動作が行われている間は、メモリダイＭＤ４（ＬＵＮ０）の外部制御端子／ＲＥ，ＲＥの入力信号が切り替わる（トグルする）と、メモリダイＭＤ４（ＬＵＮ１）の外部制御端子／ＲＥ，ＲＥの入力信号も切り替わる（トグルする）ことになる。しかし、第４実施形態に係る論理回路ＣＴＲの内部アドレス切替回路Ｃ２０は、図３４に示す様に、トリガ信号ＴＧＲ１又はトリガ信号ＴＧＲ２の入力が無い限り、アドレスレジスタＡＤＲ中の領域ＲＡＤＲ１に格納されているアドレスデータＡｄｄを、アドレスレジスタＡＤＲ中の領域ＲＡＤＲ２に転送しない。従って、メモリダイＭＤ４（ＬＵＮ１）は、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が外部制御端子ＣＬＥ，ＡＬＥを介して順次入力された後であっても、トリガ信号ＴＧＲ１又はトリガ信号ＴＧＲ２の入力が無い限り、外部制御端子／ＲＥ，ＲＥの入力信号が切り替わっても（トグルしても）、データ信号入出力端子ＤＱ＜７：０＞からユーザデータを出力しない。従って、メモリダイＭＤ４（ＬＵＮ０）のデータ信号入出力端子ＤＱ＜７：０＞とメモリダイＭＤ４（ＬＵＮ１）のデータ信号入出力端子ＤＱ＜７：０＞とから同時にユーザデータが出力されることを回避できる。
次に、メモリダイＭＤ４（ＬＵＮ０）に対するデータアウト動作の終了後、上記トリガ信号ＴＧＲ１，ＴＧＲ２のいずれかが入力されている。その後、コントローラダイＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、メモリダイＭＤ４（ＬＵＮ１）に対してデータアウト動作が開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。
尚、第４実施形態においては、種々の方法によってステータスリードを実行することが可能である。例えば、第４実施形態においては、第１実施形態～第３実施形態のいずれかに係るメモリダイと同様の方法によってステータスリードを実行しても良い。また、第４実施形態においては、図３８の様に、ステータスリードによって、データＳ００，Ｓ０１，Ｓ１０，Ｓ１１，Ｓ２０，Ｓ２１，Ｓ３０，Ｓ３１を出力しても良い。これらのデータＳ００，Ｓ０１，Ｓ１０，Ｓ１１，Ｓ２０，Ｓ２１，Ｓ３０，Ｓ３１は、それぞれ、１つ目のメモリダイＭＤ４のプレーンＰＬＮ０のレディ／ビジー状態、１つ目のメモリダイＭＤ４のプレーンＰＬＮ１のレディ／ビジー状態、２つ目のメモリダイＭＤ４のプレーンＰＬＮ０のレディ／ビジー状態、２つ目のメモリダイＭＤ４のプレーンＰＬＮ１のレディ／ビジー状態、３つ目のメモリダイＭＤ４のプレーンＰＬＮ０のレディ／ビジー状態、３つ目のメモリダイＭＤ４のプレーンＰＬＮ１のレディ／ビジー状態、４つ目のメモリダイＭＤ４のプレーンＰＬＮ０のレディ／ビジー状態、及び、４つ目のメモリダイＭＤ４のプレーンＰＬＮ１のレディ／ビジー状態を示していても良い。
［その他の実施形態］
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
例えば、以上において説明した構成、動作等は、適宜組み合わせて使用することも可能である。例えば図３９に例示する様に、動作モードＭＯＤＥａを選択してメモリダイを動作させ、動作モードＭＯＤＥｃを選択してメモリダイを動作させ、更に、動作モードＭＯＤＥａを再度選択してメモリダイを動作させる様なことも可能である。また、例えば、電源投入直後はメモリダイの動作モードをＭＯＤＥａに設定し、コマンドセット等の入力に応じて動作モードを切り替える様にしても良い。
また、以上の説明では、動作モードＭＯＤＥｂ，ＭＯＤＥｃ，ＭＯＤＥｄにおいて、外部制御端子ＣＬＥ，ＡＬＥを利用した２ビットのデータの入出力を行っていた。しかしながら、この様な方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、動作モードＭＯＤＥｂ，ＭＯＤＥｃ，ＭＯＤＥｄにおいては、その他の端子（例えば、図４等を参照して説明した外部制御端子／ＷＰ等）等を利用して、３ビット以上のデータの入出力を行っても良い。また、外部制御端子ＣＬＥ，ＡＬＥを含む端子の中から１つ又は２つの端子を選択して、１ビット又は２ビットのデータの入出力を行っても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＰＣ…周辺回路、ＡＤＲ…アドレスレジスタ、ＣＭＲ…コマンドレジスタ。

Claims (9)

  1. 第１信号を受信する第１パッドと、
    第２信号を受信する第２パッドと、
    前記第１パッドに接続された第１レシーバ及び第１ドライバと、
    前記第２パッドに接続された第２レシーバ及び第２ドライバと、
    複数の第１メモリストリングを備え、前記複数の第１メモリストリングがそれぞれ複数の第１メモリセルトランジスタを備える第１メモリセルアレイと、
    前記第１メモリセルアレイに接続された第１センスアンプと、
    前記第１センスアンプに接続され、前記第１メモリセルアレイから読み出されたデータを格納可能な第１データレジスタと、
    前記第１メモリセルアレイを対象とする動作を実行可能な制御回路と
    を備え、
    第１モードにおいては、前記動作を指示するコマンドセットを、前記第１パッドを介して取り込み、
    第２モードにおいては、前記動作を指示する前記コマンドセットを、前記第２パッドを介して取り込み、
    前記第１モードにおいては、前記第１レシーバ、前記第１ドライバ、及び前記第２レシーバが駆動され、前記第２ドライバの駆動が停止され、
    前記第２モードにおいては、前記第１レシーバ、前記第１ドライバ、前記第２レシーバ、及び前記第２ドライバが駆動される
    半導体記憶装置。
  2. 第３信号を受信する第３パッドを備え、
    前記第１パッドは複数設けられ、
    前記第１モードにおいては、前記動作を指示する前記コマンドセットを、複数の前記第１パッドを介して取り込み、
    前記第２モードにおいては、前記動作を指示する前記コマンドセットを、前記第２パッド及び前記第３パッドを介して取り込む
    請求項１記載の半導体記憶装置。
  3. 前記コマンドセットは、コマンドデータと、アドレスデータと、を含み
    前記第１モードにおいて、
    前記第２パッドに入力される前記第２信号が第１レベルであり、且つ、
    前記第３パッドに入力される前記第３信号が前記第１レベルとは異なる第２レベルのとき、
    前記第１パッドに入力される前記第１信号を前記コマンドデータとして取り込み、
    前記第２パッドに入力される前記第２信号が前記第２レベルであり、且つ、
    前記第３パッドに入力される前記第３信号が前記第１レベルのとき、
    前記第１パッドに入力される前記第１信号を前記アドレスデータとして取り込む
    請求項２記載の半導体記憶装置。
  4. 第４信号を受信する第４パッドを備え、
    前記第１モードにおいては、前記第４信号と同期して、前記動作を指示する前記コマンドセットを、前記第１パッドを介して取り込み、
    前記第２モードにおいては、前記第４信号と同期して、前記動作を指示する前記コマンドセットを、前記第２パッドを介して取り込む
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 前記第１パッド及び前記第２パッドから入力されたデータを格納可能なコマンドレジスタを備え、
    前記第２パッドは、前記コマンドレジスタに、デシリアライザを介して接続されている
    請求項１～４のいずれか１項記載の半導体記憶装置。
  6. 電源投入後は前記第１モードに設定され、
    前記第２モードへの設定を指示する前記コマンドセットの入力に応じて前記第２モードに設定される
    請求項１～５のいずれか１項記載の半導体記憶装置。
  7. 前記制御回路は、
    前記第１メモリセルアレイからデータを読み出して前記第１データレジスタに格納する読出動作と、
    前記第１データレジスタに格納されたデータを出力するデータアウト動作と
    を実行可能である
    請求項１～６のいずれか１項記載の半導体記憶装置。
  8. 複数の第２メモリストリングを備え、前記複数の第２メモリストリングがそれぞれ複数の第２メモリセルトランジスタを備える第２メモリセルアレイと、
    前記第２メモリセルアレイに接続された第２センスアンプと、
    前記第２センスアンプに接続され、前記第２メモリセルアレイから読み出されたデータを格納可能な第２データレジスタと
    を備え、
    前記第２モードにおいて、
    前記第１データレジスタに格納されたデータを前記第１パッドから出力している間に、
    前記第２データレジスタに格納されたデータの出力を指示する前記コマンドセットを受け付ける
    請求項１～７のいずれか１項記載の半導体記憶装置。
  9. 第５信号を受信する第５パッドを有し、
    前記第２モードにおいて、
    前記第１データレジスタに格納されたデータの出力を指示する前記コマンドセットを受け付けた後であって、
    出力開始動作がなされた後は、
    前記第５パッドに入力される前記第５信号がトグルされることに応じて前記第１パッドからデータを出力し、
    前記第１データレジスタに格納されたデータの出力を指示する前記コマンドセットを受け付けた後であって、
    前記出力開始動作がなされる前は、
    前記第５パッドに入力される前記第５信号がトグルされても、前記第１パッドからデータを出力しない
    請求項１～８のいずれか１項記載の半導体記憶装置。
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