JP7598268B2 - 半導体装置 - Google Patents

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実施形態は、半導体装置に関する。
半導体装置には電気的特性の向上が求められる。例えば、ショットキーバリアダイオードは、低い順方向電圧および低い逆方向電流を有することが望ましい。
特開２０１７－５５００１号公報
実施形態は、電流・電圧特性を向上させることが可能な半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層を含む半導体部と、前記半導体部の裏面上に設けられる第１電極と、前記半導体部の表面上に設けられる第２電極と、を備える。前記第２電極は、前記第１半導体層に接し、バナジウムを主成分とする障壁層と、前記障壁層上に設けられる金属層と、を含む。
第１実施形態に係る半導体装置を示す模式断面図である。 第１実施形態に係る半導体装置の特性を示すグラフである。 第１実施形態の変形例に係る半導体装置の電極構造を示す模式断面図である。 第１実施形態の変形例に係る半導体装置を示す模式断面図である。 第２実施形態に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ショットキーバリアダイオードである。
図１に示すように、半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、絶縁膜４０と、を備える。
半導体部１０は、例えば、第１導電形の半導体基板１１と、第１導電形の第１半導体層１３と、を含む。半導体基板１１は、例えば、ｎ形炭化シリコン（ＳｉＣ）基板である。第１半導体層１３は、例えば、ｎ形ＳｉＣ層もしくはｎ形窒化ガリウム（ＧａＮ）層である。第１半導体層１３は、半導体基板１１の上にエピタキシャル成長される。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。
半導体部１０は、表面およびその反対側の裏面を有する。第１電極２０は、半導体部１０の裏面上に設けられる。第２電極３０は、半導体部１０の表面上に設けられる。半導体基板１１は、第１半導体層１３と第１電極２０との間に位置する。第１半導体層１３は、半導体基板１１と第２電極３０との間に位置する。第１電極２０は、例えば、金（Ａｕ）もしくはアルミニウム（Ａｌ）を含む金属層である。
第２電極３０は、例えば、障壁層３１と、金属層３３と、を含む。障壁層３１は、第１半導体層１３に接し、例えば、バナジウム（Ｖ）を主成分として含む。金属層３３は、障壁層３１上に設けられ、例えば、モリブデン（Ｍｏ）もしくはアルミニウム（Ａｌ）を含む。
障壁層３１は、第１半導体層１３に対してショットキー接続される。障壁層３１は、例えば、金属バナジウム（Ｖ）、窒化バナジウム（ＶＮ）、シリコンバナジウム（ＳｉＶ）、アルミニウムバナジウム（ＡｌＶ）、炭化バナジウム（ＶＣ）により構成される群の少なくとも１つを含む。障壁層３１は、例えば、スパッタ法を用いて形成される。ここで、シリコンバナジウム（ＳｉＶ）は、珪化バナジウムもしくはシリコンとバナジウムの合金である。また、アルミニウムバナジウムは、アルミニウムとバナジウムの合金である。
金属バナジウムは、例えば、純度９９．９重量％以上のバナジウムを含むターゲットを用いたスパッタ法により形成される。金属バナジウムは、例えば、鉄、クロム、ニッケルなどを０．１重量％以下の不純物として含む。
窒化バナジウムは、例えば、純度９９．９重量％以上のバナジウムを含むターゲットを用いた反応性スパッタ法を用いて形成される。窒化バナジウムは、例えば、鉄、クロム、ニッケル等もしくはそれらの窒化物を不純物として含む。
シリコンバナジウム（ＳｉＶ）は、例えば、純度９９．９重量％以上の珪化バナジウムを含むターゲットを用いたスパッタ法を用いて形成される。また、炭化バナジウム（ＶＣ）は、例えば、純度９９重量％以上の炭化バナジウムを含むターゲットを用いたスパッタ法を用いて形成される。
障壁層３１は、上記の例に限定されず、例えば、金属バナジウムと第１半導体層１３との合金層を含んでも良い。
絶縁膜４０は、半導体部１０の表面上に設けられる。絶縁膜４０は、例えば、シリコン酸化膜であり、ＣＶＤ（Chemical Vapor Deposition）用いて形成される。第２電極３０は、絶縁膜４０に設けられたコンタクトホールを介して、第１半導体層１３に接続される。障壁層３１は、コンタクトホールの底面に露出された第１半導体層１３に接する。
図２は、第１実施形態に係る半導体装置１の特性を示すグラフである。図２（ａ）は、半導体装置１の順方向特性を示すグラフである。図２（ｂ）は、順方向電圧ＶＦと逆方向電流ＩＲとの関係を示すグラフである。
図２（ａ）および（ｂ）には、半導体装置１の特性ＥＢおよび比較例に係る半導体装置の特性ＣＥを示す。半導体装置１の障壁層３１は、金属バナジウムを含む。比較例に係る半導体装置の障壁層は、チタニウム（Ｔｉ）を含む。
図２（ａ）の横軸は、順方向電圧ＶＦであり、縦軸は、順方向電流ＩＦである。
図２（ａ）に示すように、半導体装置１の順方向電圧ＶＦは、比較例に係る半導体装置の順方向電圧ＶＦよりも低い。
図２（ｂ）の横軸は、順方向電圧ＶＦであり、縦軸は、逆方向電流ＩＲである。
図２（ａ）および（ｂ）に示すように、半導体装置１では、金属バナジウムを含む障壁層３１を用いることにより、比較例に係る半導体装置に比べて、順方向電圧ＶＦを低減することができる。
しかしながら、半導体装置１では、逆方向電流ＩＲが増加することが分かる。半導体装置１の電流・電圧特性をさらに向上させるためには、逆方向電流ＩＲを低減することが望ましい。
図３（ａ）～（ｃ）は、第１実施形態の変形例に係る半導体装置１の電極構造を示す模式断面図である。図３（ａ）～（ｃ）に示すように、障壁層３１は、少なくとも２つの層を含む積層構造を有しても良い。
図３（ａ）に示すように、障壁層３１は、第１層３１ａと第２層３１ｂとを含む。第１層３１ａは、第１半導体層１３に接するように設けられる。第２層３１ｂは、第１層３１ａと金属層３３との間に設けられる。第１層３１ａは、例えば、窒化バナジウム（ＶＮ）を含む。第２層３１ｂは、例えば、金属バナジウム（Ｖ）を含む。
図３（ｂ）に示すように、障壁層３１は、第１層３１ｃと第２層３１ｂとを含む。第１層３１ｃは、第１半導体層１３に接するように設けられる。第２層３１ｂは、第１層３１ｃと金属層３３との間に設けられる。第１層３１ｃは、例えば、シリコンバナジウム（ＳｉＶ）および炭化バナジウム（ＶＣ）の少なくともいずれか１つを含む。第２層３１ｂは、例えば、金属バナジウム（Ｖ）を含む。
図３（ｃ）に示すように、障壁層３１は、第１層３１ｃと第２層３１ａとを含む。第１層３１ｃは、第１半導体層１３に接するように設けられる。第２層３１ａは、第１層３１ｃと金属層３３との間に設けられる。第１層３１ｃは、例えば、シリコンバナジウム（ＳｉＶ）および炭化バナジウム（ＶＣ）の少なくともいずれか１つを含む。第２層３１ａは、例えば、窒化バナジウム（ＶＮ）を含む。
半導体装置１では、例えば、単層構造の障壁層３１もしくは上記の積層構造のうちの１つを用いることにより、電流・電圧特性を向上させることが可能である。
図４は、第１実施形態の変形例に係る半導体装置２を示す模式断面図である。
半導体装置２は、半導体部１００を含む。第１電極２０は、半導体部１００の裏面上に設けられる。第２電極３０は、半導体部１００の表面上に設けられる。
半導体部１００は、第１導電形の半導体基板１１と、第１導電形の第１半導体層１３と、第２導電形の第２半導体層１５と、第２導電形の第３半導体層１７と、第２導電形の第４半導体層１９と、を含む。
第２電極３０は、障壁層３１と、金属層３３と、コンタクト層３５と、を含む。第２電極３０は、絶縁膜４０に設けられたコンタクトホールを介して、半導体部１００に接するように設けられる。障壁層３１は、半導体部１００と金属層３３との間に設けられる。コンタクト層３５は、半導体部１００と障壁層３１との間に設けられる。
半導体基板１１は、第１電極２０と第１半導体層１３との間に位置し、第１電極２０に電気的に接続される。第１半導体層１３は、半導体基板１１と第２電極３０との間に位置する。
第２半導体層１５は、第１半導体層１３と第２電極２０との間に設けられる。第２半導体層１５は、第１半導体層１３と同じ材料を含む。また、第２半導体層１５は、第２導電形の不純物をさらに含む。
第３半導体層１７は、第２半導体層１５と第２電極３０との間に設けられる。第３半導体層１７は、第１半導体層１３と同じ材料を含む。第３半導体層１７は、第２半導体層１５の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。
第２電極３０のコンタクト層３５は、第３半導体層１７と障壁層３１との間に設けられる。コンタクト層３５は、第３半導体層１７および障壁層３１に接し、例えば、オーミック接続される材料を含む。コンタクト層３５は、例えば、ニッケル（Ｎｉ）を含む。
第２電極３０は、コンタクト層３５を介して、第３半導体層１７に電気的に接続される。さらに、第２電極３０は、第３半導体層１７を介して、第２半導体層１５に電気的に接続される。
第２半導体層１５は、第１半導体層１３と第３半導体層１７との間に設けられる部分と、第２電極３０の障壁層３１に接する部分と、を含む。また、第１半導体層１３は、第２半導体層１５中に延在し、第２電極３０の障壁層３１に接する延在部１３ｃを含む。
第１半導体層１３は、例えば、複数の延在部１３ｃを含む。第１半導体層１３の延在部１３ｃは、例えば、第２電極３０の障壁層３１にショットキー接続される。第２半導体層１５は、半導体部１００の表面に沿った方向において隣り合う延在部１３ｃの間に位置し、第２電極３０の障壁層３１に接する部分を含む。
第４半導体層１９は、第１半導体層１３と絶縁膜４０との間に設けられる。第４半導体層１９は、第１半導体層１３と同じ材料を含む。第４半導体層１９は、第２半導体層１５を囲むように設けられる。また、第４半導体層１９は、第２半導体層１５につながるように設けられ、第２半導体層１５の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。
第４半導体層１９は、第２半導体層１５の外周における電界集中を緩和し、半導体装置２の逆方向耐圧を向上させる。第４半導体層１９は、所謂ＲＥＳＵＲＦ（Reduced Surface Field）構造を構成する。
半導体装置２では、半導体部１００と第２電極３０との間に、例えば、ショットキー接合とｐｎ接合とを設けることにより、順方向電圧ＶＦを低減し、且つ、逆方向電流ＩＲを低減することができる。すなわち、順方向電圧ＶＦは、ｐｎ接合のビルトイン電圧よりも低い値となる。一方、第１電極２０と第２電極３０との間に逆方向電圧が印加された場合には、ｐｎ接合の動作が支配的となり、逆方向電流を低減することができる。
さらに、バナジウム（Ｖ）を主成分として含む材料を第２電極３０の障壁層３１に用いることにより、順方向電圧ＶＦを低減することができる。また、第１電極２０と第２電極３０との間に逆方向電圧が印加された場合、第１半導体層１３の延在部１３ｃは低バイアス時にｐｎ接合から広がる空乏層により空乏化される。このため、ｐｎ接合の電界がショットキー接合の電界よりも高くなる。これにより、ショットキー接合の逆方向電流ＩＲに起因した、半導体装置２の逆方向電流の増加を抑制することができる。
また、半導体装置２では、第２電極３０の障壁層３１に金属バナジウムを用いた場合の逆方向電流ＩＲの増加（図２（ｂ）参照）を防ぐことができる。これにより、半導体装置２の電流・電圧特性を向上させることができる。
（第２実施形態）
図５は、第２実施形態に係る半導体装置３を示す模式断面図である。図５は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とショットキーバリアダイオードとを集積化した構造を有する。
半導体装置３は、半導体部２００を含む。第１電極２０は、半導体部２００の裏面上に設けられる。第２電極３０は、半導体部２００の表面上に設けられる。第１電極２０は、例えば、ドレイン電極とカソード電極を兼る。第２電極３０は、例えば、ソース電極とアノード電極とを兼る。
半導体装置３は、制御電極５０をさらに含む。制御電極５０は、例えば、ゲート絶縁膜５１を介して、半導体部２００の表面上に設けられる。また、制御電極５０は、第２電極３０と半導体部２００との間に設けられる。制御電極５０は、例えば、層間絶縁膜５３により、第２電極３０から電気的に絶縁される。
半導体部２００は、第１導電形の半導体基板１１と、第１導電形の第１半導体層１３と、第２導電形の第２半導体層１５と、第２導電形の第３半導体層１７と、第１導電形の第５半導体層２１と、第１導電形の第６半導体層２３と、を含む。
半導体基板１１は、第１電極２０と第１半導体層１３との間に位置し、第１電極２０に電気的に接続される。第１半導体層１３は、半導体基板１１と第２電極３０との間に位置する。半導体基板１１は、第１半導体層１３の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。第１半導体層１３は、例えば、ｎ形ドリフト層である。
第２半導体層１５は、第１半導体層１３と第２電極２０との間に設けられる。第２半導体層１５は、第１半導体層１３と同じ材料を含む。また、第２半導体層１５は、第２導電形の不純物をさらに含む。第２半導体層１５は、例えば、ｐ形拡散層である。
第３半導体層１７は、第２半導体層１５と第２電極３０との間に設けられる。第３半導体層１７は、第１半導体層１３と同じ材料を含む。第３半導体層１７は、第２半導体層１５の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。
第３半導体層１７は、例えば、ｐ形コンタクト層である。第３半導体層１７は、第２電極３０に電気的に接続される。第２半導体層１５は、第３半導体層１７を介して、第２電極３０に電気的に接続される。
第５半導体層２１は、第２半導体層１５と第２電極３０との間に設けられる。第５半導体層２１は、第１半導体層１３と同じ材料を含む。
第６半導体層２３は、第２半導体層１５と第２電極３０との間に設けられる。第６半導体層２３は、第１半導体層１３と同じ材料を含む。
第３半導体層１７、第５半導体層２１および第６半導体層２３は、第２半導体層１５と第２電極３０との間において、例えば、半導体部２００の表面に沿って並ぶ。第３半導体層１７は、第５半導体層２１と第６半導体層２３との間に設けられる。また、第５半導体層２１は、第２電極３０に電気的に接続される。
図５に示すように、半導体部２００の表面に沿って、複数の第２半導体層１５が設けられる。複数の第２半導体層１５は、相互に離間して設けられる。第１半導体層１３は、隣り合う２つの第２半導体層１５の間に延在する第１部分１３ａと、隣り合う別の２つの第２半導体層１５の間に延在する第２部分１３ｂを有する。また、第２半導体層１５は、チャネル部１５ｃを含み、第１半導体層１３の第１部分１３ａと第２半導体層１５のチャネル部１５ｃは、半導体部２００の表面に沿って並ぶ。
制御電極５０は、ゲート絶縁膜５１を介して、第１半導体層１３の第１部分１３ａおよび第２半導体層１５のチャネル部１５ｃに向き合うように設けられる。また、第５半導体層２１は、第１半導体層１３の第１部分１３ａと、第２半導体層１５のチャネル部１５ｃを介して向き合うように設けられる。すなわち、第１半導体層１３の第１部分１３ａ、第２半導体層１５のチャネル部１５ｃおよび第５半導体層２１は、半導体部２００の表面に沿って並ぶ。このように、ＭＯＳゲート構造は、第１半導体層１３の第１部分１３ａ、第２半導体層１５のチャネル部１５ｃ、第５半導体層２１、制御電極５０およびゲート絶縁膜５１により構成される。
障壁層３１は、第１半導体層１３の第２部分１３ｂに接するように設けられる。また、障壁層３１は、第１半導体層１３の第２部分１３ｂと第３半導体層１７との間に位置する第２半導体層１５の一部に接するように設けられる。
第２電極３０は、障壁層３１と、金属層３７と、を含む。障壁層３１は、第１半導体層１３の第２部分１３ｂと金属層３７との間に設けられる。金属層３７は、例えば、半導体部２００の表面側を覆い、第３半導体層１７、第５半導体層２１および障壁層３１に接する。金属層３７は、第３半導体層１７、第５半導体層２１および障壁層３１に電気的に接続される。また、制御電極５０は、層間絶縁膜５３により金属層３７から電気的に絶縁される。
障壁層３１は、例えば、バナジウムを主成分とする金属層であり、第１半導体層１３の第２部分１３ｂに接する。障壁層３１は、第１半導体層１３に、例えば、ショットキー接触する。障壁層３１は、例えば、金属バナジウム（Ｖ）、窒化バナジウム（ＶＮ）、シリコンバナジウム（ＳｉＶ）、アルミニウムバナジウム（ＡｌＶ）、炭化バナジウム（ＶＣ）により構成される群の少なくとも１つを含む。
このように、半導体装置３は、半導体部２００の表面上において、ＭＯＳゲート構造とショットキー接合とを集積化した構造を有する。また、バナジウムを主成分とする障壁層３１により、ショットキー接合の低ＶＦ化を実現することができる。これにより、ショットキー接合の順方向の電流密度を高くすることが可能となり、半導体部２００の表面上におけるショットキー接合の占有面積を低減することができる。
なお、第１および第２実施形態は例示であり、本発明は、これらの例に限定される訳ではない。例えば、半導体基板１１および第１半導体層１３の材料は、炭化シリコン（ＳｉＣ）および窒化ガリウム（ＧａＮ）に限定される訳ではなく、窒化ガリウム以外の窒化物半導体、もしくは、酸化ガリウムなどの酸化物半導体であっても良い。また、図５に示す例では、ＭＯＳゲート構造とショットキー接合とが交互に配置されるが、実施形態は、これに限定される訳ではない。例えば、隣り合う２つのショットキー接合の間に、複数のＭＯＳゲート構造が設けられても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２…半導体装置、 １０、１００…半導体部、 １１…半導体基板、 １３…第１半導体層、 １３ｃ…延在部、 １５…第２半導体層、 １７…第３半導体層、 １９…第４半導体層、 ２１…第５半導体層、 ２３…第６半導体層、 ２０…第１電極、 ３０…第２電極、 ３１…障壁層、 ３３…金属層、 ３５…コンタクト層、 ４０…絶縁膜、 ５０…制御電極、 ５１…ゲート絶縁膜、 ５３…層間絶縁膜

Claims (12)

  1. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面上に設けられる第１電極と、
    前記半導体部の表面上に設けられる第２電極であって、前記第１半導体層に接し、バナジウムを主成分とする障壁層と、前記障壁層上に設けられる金属層と、を含む第２電極と、
    を備え、
    前記第１半導体層は、炭化シリコンもしくは窒化ガリウムであり、
    前記第２電極の前記障壁層は、バナジウムとシリコンとの合金、バナジウムとアルミニウムとの合金、および、炭化バナジウムの少なくともいずれか１つを含む半導体装置。
  2. 前記第２電極の前記障壁層は、金属バナジウムまたは窒化バナジウムを含む請求項１記載の半導体装置。
  3. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面上に設けられる第１電極と、
    前記半導体部の表面上に設けられる第２電極であって、前記第１半導体層に接し、バナジウムを主成分とする障壁層と、前記障壁層上に設けられる金属層と、を含む第２電極と、
    を備え、
    前記第１半導体層は、炭化シリコンもしくは窒化ガリウムであり、
    前記第２電極の前記障壁層は、バナジウムとシリコンとの合金、バナジウムとアルミニウムとの合金、および、炭化バナジウムの少なくともいずれか１つを含み、
    前記障壁層は、窒化バナジウムを含む第１層と、前記第１層上に設けられ金属バナジウムを含む第２層と、を有する半導体装置。
  4. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面上に設けられる第１電極と、
    前記半導体部の表面上に設けられる第２電極であって、前記第１半導体層に接し、バナジウムを主成分とする障壁層と、前記障壁層上に設けられる金属層と、を含む第２電極と、
    を備え、
    前記第１半導体層は、炭化シリコンもしくは窒化ガリウムであり、
    前記第２電極の前記障壁層は、バナジウムとシリコンとの合金、バナジウムとアルミニウムとの合金、および、炭化バナジウムの少なくともいずれか１つを含み、
    前記障壁層は、シリコンバナジウムおよび炭化バナジウムの少なくともいずれかを含む第１層と、前記第１層上に設けられ金属バナジウムを含む第２層と、を有する半導体装置。
  5. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面上に設けられる第１電極と、
    前記半導体部の表面上に設けられる第２電極であって、前記第１半導体層に接し、バナジウムを主成分とする障壁層と、前記障壁層上に設けられる金属層と、を含む第２電極と、
    を備え、
    前記第１半導体層は、炭化シリコンもしくは窒化ガリウムであり、
    前記第２電極の前記障壁層は、バナジウムとシリコンとの合金、バナジウムとアルミニウムとの合金、および、炭化バナジウムの少なくともいずれか１つを含み、
    前記障壁層は、シリコンバナジウムおよび炭化バナジウムの少なくともいずれかを含む第１層と、前記第１層上に設けられ窒化バナジウムを含む第２層と、を有する半導体装置。
  6. 前記半導体部は、前記第１半導体層と前記第２電極との間に設けられた第２導電形の第２半導体層をさらに含み、
    前記第１半導体層は、延在部を有し、前記延在部は前記第２半導体層中に延在し、前記第２電極の前記障壁層に接する請求項３～５のいずれか１つに記載の半導体装置。
  7. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面上に設けられる第１電極と、
    前記半導体部の表面上に設けられる第２電極であって、前記第１半導体層に接し、バナジウムを主成分とする障壁層と、前記障壁層上に設けられる金属層と、を含む第２電極と、
    を備え、
    前記第１半導体層は、炭化シリコンもしくは窒化ガリウムであり、
    前記第２電極の前記障壁層は、バナジウムとシリコンとの合金、バナジウムとアルミニウムとの合金、および、炭化バナジウムの少なくともいずれか１つを含み、
    前記半導体部は、前記第１半導体層と前記第２電極との間に設けられた第２導電形の第２半導体層をさらに含み、
    前記第１半導体層は、延在部を有し、前記延在部は前記第２半導体層中に延在し、前記第２電極の前記障壁層に接する、
    半導体装置。
  8. 前記第２電極の前記障壁層は、金属バナジウムまたは窒化バナジウムを含む、
    請求項７記載の半導体装置。
  9. 前記第２電極は、前記第２半導体層と前記障壁層との間に設けられ、前記第２半導体層に電気的に接続されたコンタクト層をさらに含む、
    請求項６～８のいずれか１つに記載の半導体装置。
  10. 前記半導体部は、前記第２導電形の第３半導体層と、前記第２導電形の第４半導体層と、をさらに含み、
    前記第３半導体層は、前記第２半導体層と前記第２電極の前記コンタクト層との間に設けられ、
    前記第４半導体層は、前記半導体部の前記表面に沿って、前記第２半導体層を囲み、
    前記第３半導体層および前記第４半導体層は、前記第２半導体層の第２導電形不純物濃度よりも高濃度の第２導電形不純物をそれぞれ含み、
    前記第２電極の前記コンタクト層は、前記第３半導体層を介して、前記第２半導体層に電気的に接続される、
    請求項９記載の半導体装置。
  11. 前記半導体部の前記表面側において、前記第２電極の前記障壁層から離間して設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１絶縁膜を介して前記第１半導体層の一部に向き合う制御電極をさらに備え、
    前記半導体部は、前記第１半導体層と前記第２電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合う部分を含む第２導電形の第２半導体層と、前記第２半導体層と前記第２電極との間に設けられ、前記第１絶縁膜に接し、前記第２電極の前記金属層に電気的に接続された前記第１導電形の第５半導体層と、をさらに含む請求項６～８のいずれか１つに記載の半導体装置。
  12. 前記半導体部は、前記第２半導体層と前記第２電極との間に設けられ、前記第２電極の前記金属層に電気的に接続され、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む前記第２導電形の第３半導体層をさらに含む、請求項１１記載の半導体装置。
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