JP7601571B2 - 垂直型メモリ装置 - Google Patents

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Description

本発明は、垂直型メモリ装置に関する。
ＶＮＡＮＤフラッシュメモリ装置の製造方法では、チップ領域及びスクライブレーン（Ｓ／Ｌ）領域を含む基板上に絶縁膜及び犠牲膜を交互に繰り返して積層してモールド膜を形成した後、モールド膜を階段形状にパターニングするためのエッチング工程を遂行する。
エッチング工程を遂行するにつれて、Ｓ／Ｌ領域上に形成されるモールド膜の部分が除去され、これを詰める層間絶縁膜が形成されるが、モールド膜の層数が増加するにつれて層間絶縁膜の厚さが増加する。層間絶縁膜は、圧縮力を有する酸化物又は引張力を有する窒化物の単一材質で構成されるため、Ｓ／Ｌ領域に発生するストレスが増加する。これによって、Ｓ／Ｌ領域とチップ領域との間にストレス差が発生し、Ｓ／Ｌ領域上に形成されるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を通じてのテストは、その正確性に限界を有する。
特開２０１９－９６８８０号公報
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、改善された特性を有する垂直型メモリ装置を提供することにある。
上記目的を達成するためになされた本発明の一態様による垂直型メモリ装置は、セル領域、前記セル領域の各両側に形成された貫通ビア領域、並びに前記セル領域及び前記貫通ビア領域を囲むモールド領域を含む基板と、前記基板のセル領域上で前記基板の上面に垂直な第１方向に沿って互いに離隔するように積層され、各々が前記基板の上面に平行する第２方向に延びたゲート電極を含むゲート電極構造物と、前記基板のセル領域上で前記第１方向に延びて前記ゲート電極構造物の少なくとも一部を貫通するチャンネルと、前記基板のモールド領域上で前記第１方向に沿って交互に繰り返して積層され、各々互いに異なる絶縁物質を含む第１膜及び第２膜を含む第１モールドと、を備え、前記第１モールドに含まれる前記第１膜は、各々前記ゲート電極構造物に含まれる前記ゲート電極と同一な高さに形成されて、これに接触する。
上記目的を達成するためになされた本発明の他の態様による垂直型メモリ装置は、基板の上面に垂直な第１方向に沿って前記基板上に互いに離隔するように積層され、各々が前記基板の上面に平行する第２方向に延びたゲート電極を各々含み、前記基板の上面に平行する前記第２方向に交差する第３方向に互いに離隔されたゲート電極構造物と、前記基板上で前記第１方向に延びて各々の前記ゲート電極構造物の少なくとも一部を貫通するチャンネルと、前記基板上で前記第１方向に沿って交互に繰り返して積層され、各々互いに異なる絶縁物質を含む第１膜及び第２膜を含み、前記第３方向への両縁部に形成された前記ゲート電極構造物のうちの少なくとも１つに接触する第１モールドと、を備え、各々の前記ゲート電極構造物は、各々の前記ゲート電極を各階段層とする階段形状を有し、前記ゲート電極構造物に対向する前記第１モールドの部分は、順次に積層された１つの前記第１膜及び１つの前記第２膜を共に各階段層とする階段形状を有し、前記第１モールドの各階段層に含まれる前記第１膜とこれに対応する前記ゲート電極構造物の各階段層と、は互いに同一な高さに形成される。
上記目的を達成するためになされた本発明の他の更に他の態様による垂直型メモリ装置は、基板上に形成された回路パターンと、前記回路パターン上に形成されたベースパターンと、前記基板の上面に垂直な第１方向に沿って前記ベースパターン上に互いに離隔するように積層され、各々が前記基板の上面に平行する第２方向に延びたゲート電極を各々含み、前記基板の上面に平行する前記第２方向に交差する第３方向に互いに離隔されたゲート電極構造物と、前記ベースパターン上で前記第１方向に延びて各々の前記ゲート電極構造物の少なくとも一部を各々貫通するチャンネルと、各々の前記チャンネルの外側壁に形成された電荷貯蔵構造物と、前記第３方向に隣り合う前記ゲート電極構造物の間に各々形成されて前記第２方向に各々延びた共通ソースパターン（ＣＳＰｓ）と、前記ベースパターン上で前記第１方向に沿って交互に繰り返して積層され、各々互いに異なる絶縁物質を含む第１膜及び第２膜を含み、前記第３方向への両縁部に形成された前記ゲート電極構造物のうちの少なくとも１つの側壁に接触する第１モールドと、前記ゲート電極構造物のうちの前記第３方向への中間部分に形成された隣り合う２つのゲート電極構造物の間に形成されて前記第２方向に延び、前記第１方向に沿って交互に繰り返して積層されて前記第１膜及び第２膜と各々実質的に同一な物質を含む第１パターン及び第２パターンを含む第２モールドと、前記ゲート電極構造物と前記第１モールドとの間に形成されて前記第１方向に延び、前記回路パターンに電気的に連結された貫通ビアと、を備える。
一実施形態による垂直型メモリ装置の製造方法は、セル領域、前記セル領域の各両側に形成された貫通ビア領域、前記セル領域及び前記貫通ビア領域を囲むモールド領域、並びに前記モールド領域を囲むスクライブレーン（Ｓ／Ｌ）領域を含む基板上において、前記基板の上面に垂直な第１方向に沿って絶縁膜及び犠牲膜を交互に繰り返して積層してモールド膜を形成する工程と、前記貫通ビア領域並びにこれに隣接する前記セル領域及び前記モールド領域上に形成されたモールド膜の部分を除去し、前記モールド領域及び前記Ｓ／Ｌ領域上に第１モールドを形成して前記セル領域上に第２モールドを形成する工程と、前記第２モールドを貫通するチャンネルを形成して前記第２モールドを貫通する開口を形成する工程と、前記開口を通じて前記第２モールドに含まれる前記犠牲膜をゲート電極に各々置換する工程と、を有する。
他の実施形態による垂直型メモリ装置の製造方法は、基板上に前記基板の上面に垂直な第１方向に沿って絶縁膜及び犠牲膜を交互に繰り返して積層してモールド膜を形成する工程と、前記モールド膜を貫通して前記モールド膜の部分に階段形状を有するように囲まれる第１開口を形成して前記モールド膜を部分的に除去する工程と、前記モールド膜を貫通するチャンネルを形成する工程と、前記モールド膜を貫通する第２開口を形成する工程と、前記第２開口を通じて前記モールド膜に含まれる前記犠牲膜をゲート電極に各々置換する工程と、を有し、前記犠牲膜を前記ゲート電極に置換する時、前記モールド膜の縁部に含まれる前記犠牲膜は置換されない。
更に他の実施形態による垂直型メモリ装置の製造方法は、基板上に前記基板の上面に垂直な第１方向に沿って絶縁膜及び犠牲膜を交互に繰り返して積層してモールド膜を形成する工程と、前記モールド膜を部分的に除去し、前記モールド膜を貫通して前記基板の上面に平行する第３方向に沿って各々延びて前記モールド膜の部分に階段形状を有するように囲まれる第１開口を前記基板の上面に平行する前記第３方向に交差する第２方向に沿って複数個形成する工程と、前記第１開口の間に形成された前記モールド膜の部分を貫通して前記第１方向に延びるチャンネルを形成し、前記第１開口の間に形成されたモールド膜の部分を貫通して前記第２方向に各々延びる複数の第２開口を形成することによって前記第３方向に沿って互いに離隔する複数個のモールドを形成する工程と、前記第２開口を通じて前記複数個のモールドに含まれる各々の前記犠牲膜をゲート電極に各々置換する工程と、を有する。
本発明によれば、垂直型メモリ装置の製造方法において、チップ領域及びＳ／Ｌ領域を含む基板上に交互に繰り返して積層された絶縁膜及び犠牲膜を含むモールド膜が階段形状を有するようにパターニングする工程時、Ｓ／Ｌ領域上に形成されるモールド膜の部分を除去せずに残留させることにより、チップ領域と同一にＳ／Ｌ領域でも各々圧縮力及び引張力を有する絶縁膜及び犠牲膜を含むモールド膜が残留するため、Ｓ／Ｌ領域に発生するストレスが減少し、Ｓ／Ｌ領域がチップ領域と類似のストレスを有することによって、Ｓ／Ｌ領域上に形成されるＴＥＧを通じてチップ領域に対するテストを正確に行うことができる。
一実施形態による垂直型メモリ装置を説明するための平面図である。 図１のＸ領域の平面図である。 図１のＸ領域の斜視図である。 図１のＹ領域の平面図である 図１のＹ領域の斜視図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＡ－Ａ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための図１のＸ領域の平面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための図１のＹ領域の平面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＡ－Ａ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＡ－Ａ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＢ－Ｂ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための図１のＸ領域の平面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＡ－Ａ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＣ－Ｃ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＡ－Ａ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＣ－Ｃ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための図１のＹ領域の平面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＡ－Ａ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＢ－Ｂ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＣ－Ｃ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＤ－Ｄ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＡ－Ａ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＢ－Ｂ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＣ－Ｃ’線に沿って切断した断面図である。 一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための対応する平面図のＤ－Ｄ’線に沿って切断した断面図である。 図１のＹ領域の平面図である。 図１のＹ領域の斜視図である。 図１のＹ領域の斜視図である。 図１のＸ領域の第２例の平面図である。 図１のＸ領域の第２例の斜視図である。 図１のＸ領域の第３例の平面図である。 図１のＸ領域の第３例の斜視図である。 図１のＸ領域の第４例の平面図である。 図１のＸ領域の第４例の斜視図である。 一実施形態による垂直型メモリ装置を説明するための対応する平面図のＡ－Ａ’線に沿って切断した第２例の断面図である。 一実施形態による垂直型メモリ装置を説明するための対応する平面図のＡ－Ａ’線に沿って切断した第３例の断面図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
以下では、基板の上面に実質的に垂直な方向を第１方向と定義し、基板の上面に実質的に平行する水平方向のうち、互いに交差する２方向を各々第２方向及び第３方向と定義する。本実施形態において、第２方向及び第３方向は互いに直交する。
図１～図５は、一実施形態による垂直型メモリ装置を説明するための平面図及び斜視図である。具体的に、図１、図２、及び図４は平面図であり、図３及び図５は斜視図である。
ここで、図２及び図４は各々図１のＸ領域及びＹ領域の平面図であり、図３及び図５は各々図１のＸ領域及びＹ領域の斜視図である。一方、図３及び図５を含む全ての斜視図では、図面の複雑性を回避するために、層間絶縁膜、キャッピングパターン、ＣＳＰなどの構成要素を省略して図示しない。
図１を参照すると、基板１００は、第１領域（Ｉ）及びこれを囲む第２領域（ＩＩ）を含む。ここで、基板１００の第１領域（Ｉ）は各第２方向及び第３方向に沿って複数個形成され、基板１００の第２領域（ＩＩ）は各第１領域（Ｉ）を囲むように形成される。
基板１００は、シリコン、ゲルマニウム、シリコン－ゲルマニウムのような半導体物質、又はＧａＰ、ＧａＡｓ、ＧａＳｂなどのＩＩＩ－Ｖ族化合物を含む。一実施形態によると、基板１００はシリコン－オン－インシュレータ（ＳＯＩ）基板又はゲルマニウム－オン－インシュレータ（ＧＯＩ）基板である。
基板１００の第１領域（Ｉ）は半導体チップが形成されるチップ領域であり、基板１００の第２領域（ＩＩ）はチップ領域を囲むスクライブレーン（Ｓｃｒｉｂｅ ｌａｎｅ：Ｓ／Ｌ）領域である。一実施形態において、基板１００の第２領域（ＩＩ）には、フォトリソグラフィ（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程に使われる露光マスクを正確な位置に整列させるためのアラインキー（Ａｌｉｇｎｍｅｎｔ Ｋｅｙ）、垂直型メモリ装置の漏洩電流などを検出するＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）などが形成される。
一実施形態において、垂直型メモリ装置はＣＯＰ（Ｃｅｌｌ Ｏｖｅｒ Ｐｅｒｉ）構造を有する。即ち、基板１００の第１領域（Ｉ）内に含まれるセル領域に形成されたメモリセルを駆動する回路パターンは、メモリセルの周辺に形成されるのではなく、メモリセルの下部に形成される。これによって、基板１００上には回路パターンが形成された回路パターン領域とセル領域とが垂直に積層され、回路パターンは下部回路パターンと称される。但し、本発明は、必ずしもこれに限定されるものではなく、垂直型メモリ装置がＣＯＰ構造を有してもよく、セル領域の周辺に回路パターンの一部が形成された周辺回路領域が更に形成されてもよい。
図２及び図４を参照すると、基板１００の第１領域（Ｉ）は第３～第５領域（ＩＩＩ、ＩＶ、Ｖ）を含む。
基板１００の第３領域（ＩＩＩ）はメモリセルが形成されるセル領域である。一実施形態において、基板１００の第３領域（ＩＩＩ）は各第２方向及び第３方向に沿って複数個形成される。
以下では、図１のＸ領域を図示する平面図で左側に形成された第３領域（ＩＩＩ）は第１セル領域と称され、右側に形成された第３領域（ＩＩＩ）は第２セル領域と称される。また、図１のＹ領域を図示する平面図で左側に形成された第３領域（ＩＩＩ）は第２セル領域と称され、右側に形成された第３領域は第３セル領域と称される。
基板１００の第４領域（ＩＶ）は下部回路パターンに連結される貫通ビアが形成される貫通ビア領域であり、第３領域（ＩＩＩ）の第２方向への各両側に形成される。一実施形態において、基板１００の第４領域（ＩＶ）は、第２方向に沿って複数個形成され、第３方向に沿って各々延びる。
基板１００の第５領域（Ｖ）は第３及び第４領域（ＩＩＩ、ＩＶ）を囲みながら第２領域（ＩＩ）により囲まれる領域である。基板１００の第５領域（Ｖ）には、モールド膜がパターニングされた後にモールドが残留するため、モールド領域と称される。基板１００の第５領域（Ｖ）は、上から見たときに四角リングと類似の形状を有する。
一実施形態において、基板１００の第５領域（Ｖ）は、第３領域（ＩＩＩ）の第３方向への両側、及び第４領域（ＩＶ）の第２方向への一側、及び第３方向への両側を囲む。
図３及び図５を参照すると、ゲート電極構造物３６０は基板１００の第３領域（ＩＩＩ）上に形成され、第１モールド２０７は基板１００の第２領域（ＩＩ）及び第５領域（Ｖ）上に形成される。一実施形態において、第４領域（ＩＶ）を囲むゲート電極構造物３６０部分及び第１モールド２０７部分は共に階段構造物を形成する。
一実施形態において、第１モールド２０７は基板１００の第４領域（ＩＶ）に向けて順次に積層された１つの絶縁膜２００及び１つの犠牲膜２１０を共に各階段層とする階段形状を有する階段構造物であり、ゲート電極構造物３６０は各ゲート電極を各階段層とする階段形状を有する階段構造物である。
本明細書では、階段構造物の各層を“階段層”と定義し、各階段層の各両端部に形成されて上部階段層により第１方向にオーバーラップされずに外部に露出する部分を“階段”と定義する。
一実施形態において、第１モールド２０７の階段層に含まれる犠牲膜２１０はこれに対応するゲート電極構造物３６０の各階段層と互いに同一な高さに形成され、第１モールド２０７の階段層に含まれる犠牲膜２１０が有する傾斜はゲート電極構造物３６０に含まれる階段層が有する傾斜と互いに同一である。
一実施形態において、第１モールド２０７の階段層に含まれる犠牲膜２１０とこれに対応するゲート電極構造物３６０の各階段層とは互いに連結される。
一実施形態において、第３モールド２０９は、基板１００の第３領域（ＩＩＩ）の第３方向への中間部分に形成されて隣り合うゲート電極構造物３６０の間で第２方向に延び、第１方向に沿って交互に繰り返して積層された絶縁パターン２０５及び犠牲パターン２１５を含む。
一実施形態において、第１モールド２０７に類似するように、第３モールド２０９も順次に積層された１つの絶縁パターン２０５及び１つの犠牲パターン２１５を共に各階段層とする階段形状を有する階段構造物である。
一実施形態において、第３モールド２０９の各階段層に含まれる犠牲パターン２１５とこれに対応するゲート電極構造物３６０の各階段層とは互いに連結される。
垂直型メモリ装置は、基板１００の第１領域（Ｉ）の縁部に形成された第５領域（Ｖ）、及び基板１００の第１領域（Ｉ）を囲む第２領域（ＩＩ）内に第１モールド２０７が存在し、これにより、後述する垂直型メモリ装置の製造方法において、各々圧縮力及び引張力を有する絶縁膜２００及び犠牲膜２１０が基板１００の第５領域上及び第２領域上に交互に積層されることで基板１００に一方的なストレスが印加されない。
図６～図２５は、一実施形態による垂直型メモリ装置の製造方法の各段階を説明するための平面図及び断面図である。具体的に、図７～図８、図１２、及び図１７は平面図であり、図６、図９～図１１、図１３～図１６、及び図１８～図２５は断面図である。
ここで、図７及び図１２は図１のＸ領域の平面図であり、図８及び図１７は図１のＹ領域の平面図である。一方、図６、図９、図１０、図１３、図１５、図１８、及び、図２２は対応する平面図のＡ－Ａ’線に沿って切断した断面図であり、図１１、図１９、及び図２３は対応する平面図のＢ－Ｂ’線に沿って切断した断面図であり、図１４、図１６、図２０、及び図２４は対応する平面図のＣ－Ｃ’線に沿って切断した断面図であり、図２１及び図２５は対応する平面図のＤ－Ｄ’線に沿って切断した断面図である。
図６を参照すると、基板１００上に回路パターンを形成し、これをカバーする第１及び第２下部層間絶縁膜（１３０、１８０）を基板１００上に順次に形成する。
基板１００は上部に素子分離パターン１１０が形成されたフィールド領域及びそれ以外のアクティブ領域を含む。素子分離パターン１１０はＳＴＩ工程により形成され、例えば酸化物を含む。
回路パターンは、トランジスタ、下部コンタクトプラグ１４０、下部配線（１５０、１７０）、下部ビア１６０などを含む。
例えば、基板１００上に形成された下部ゲート構造物１２０及びこれに隣接するアクティブ領域の上部に形成された第１不純物領域１０５を含むトランジスタが形成される。一実施形態において、下部ゲート構造物１２０は基板１００上に順次に積層された下部ゲート絶縁パターン、下部ゲート電極、及び下部ゲートマスクを含む。
第１下部層間絶縁膜１３０は基板１００上に形成されてトランジスタをカバーし、下部コンタクトプラグ１４０は第１下部層間絶縁膜１３０を貫通して第１不純物領域１０５又は下部ゲート構造物１２０に接触する。第１下部配線１５０は第１下部層間絶縁膜１３０上に形成されて下部コンタクトプラグ１４０の上面に接触する。第１下部配線１５０上には第１下部ビア１６０及び第２下部配線１７０が順次に積層される。第２下部層間絶縁膜１８０は第１下部層間絶縁膜１３０上に形成されて第１及び第２下部配線（１５０、１７０）及び第１下部ビア１６０をカバーする。
図６は回路パターンが基板１００の第４領域（ＩＶ）上のみに形成されたものを図示しているが、本発明は必ずしもこれに限定されるものではない。即ち、回路パターンは基板１００の第１～第５領域（Ｉ、ＩＩ、ＩＩＩ、ＩＶ、Ｖ）上に各第２方向及び第３方向に沿って複数個形成される。
その後、第２下部層間絶縁膜１８０上にベースパターン１９０を形成し、ベースパターン１９０上に絶縁膜２００及び犠牲膜２１０を交互に繰り返して積層することによってモールド膜を形成する。
ベースパターン１９０は、例えばシリコンのような半導体物質を含み、絶縁膜２００は、例えばシリコン酸化物のような酸化物を含み、犠牲膜２１０は絶縁膜２００に対してエッチング選択比を有する物質、例えばシリコン窒化物のような窒化物を含む。
図７～図９を参照すると、基板１００の第１及び第２領域（Ｉ、ＩＩ）をカバーし、且つ基板１００の第４領域（ＩＶ）をカバーしない第１フォトレジストパターン（図示せず）を最上層の絶縁膜２００上に形成し、これをエッチングマスクに使用するエッチング工程及び第１フォトレジストパターンの面積を縮小させるトリム工程を交互に繰り返して遂行することによって、モールド膜をエッチングする。
ここで、第１フォトレジストパターンは基板１００の第４領域（ＩＶ）のみを露出させる第１開口を含み、第１開口はトリム工程が繰り返して遂行されるにつれてそのサイズが拡張される。これによって、第１フォトレジストパターンの第１開口は、トリム工程が繰り返して遂行される度に第４領域（ＩＶ）を囲み、これに隣接する第３及び第５領域（ＩＩＩ、Ｖ）部分を徐々に多く露出させるように拡張される。エッチング及びトリム工程を遂行した後、第１フォトレジストパターンは、例えばアッシング（ａｓｈｉｎｇ）及び／又はストリップ（ｓｔｒｉｐｐｉｎｇ）工程により除去される。
モールド膜に対するエッチング工程後、基板１００の第２領域（ＩＩ）及び第５領域（Ｖ）上には第１モールド２０７が残留し、基板１００の第３領域（ＩＩＩ）上には第２モールド２０８が残留する。ここで、第１及び第２モールド（２０７、２０８）は基板１００の第３領域（ＩＩＩ）と第５領域（Ｖ）との境界で互いに接触して連結される。一方、基板１００の第４領域（ＩＶ）上には第１開口によりベースパターン１９０が露出する。
一実施形態において、第２モールド２０８は、１つの絶縁膜２００及び１つの犠牲膜２１０を各階段層とし、第２方向に向かう階段形状を有する階段構造物であり、これに対向する第１モールド２０７の部分もやはり１つの絶縁膜２００及び１つの犠牲膜２１０を各階段層とする階段形状を有する階段構造物である。また、基板１００の第４領域（ＩＶ）に隣接する第３領域（ＩＩＩ）及び第５領域（Ｖ）の部分上に各々形成された第１及び第２モールド（２０７、２０８）の部分は共に第４領域（ＩＶ）を囲む階段形状を有する階段構造物である。
一実施形態において、第４領域（ＩＶ）を囲む第１及び第２モールド（２０７、２０８）の部分が共に形成する階段構造物は、上から見たとき、第４領域（ＩＶ）の中心に近づくほどサイズが徐々に小さくなる四角リング形状を有する。
図１０及び図１１を参照すると、第１及び第２モールド（２０７、２０８）の側壁をカバーする第１層間絶縁膜２２０をベースパターン１９０上に形成した後、最上層の絶縁膜２００の上面及び第１層間絶縁膜２２０の上面に第２層間絶縁膜２３０を形成する。
第１及び第２層間絶縁膜（２２０、２３０）は、例えばシリコン酸化物のような酸化物を含み、絶縁膜２００と又は相互間に併合される。
図１２～図１４を参照すると、第２層間絶縁膜２３０上に第１マスク（図示せず）を形成した後、これをエッチングマスクに使用して基板１００の第３領域（ＩＩＩ）上に形成された第２層間絶縁膜２３０、絶縁膜２００、及び犠牲膜２１０をエッチングすることによって、これらを貫通してベースパターン１９０の上面を部分的に露出させるチャンネルホールを形成し、これを詰める柱構造物を次のように形成する。
即ち、第１マスクを除去した後、チャンネルホールにより露出したベースパターン１９０の上面をシード（ｓｅｅｄ）に使用する選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ：ＳＥＧ）工程を遂行してチャンネルホールを部分的に詰める半導体パターン２４０を形成する。一実施形態において、半導体パターン２４０は、その上面が絶縁膜２００のうちのベースパターン１９０の上面から第１方向に２番目層に形成された絶縁膜２００の上面と底面との間に位置する。場合によって、半導体パターン２４０の形成工程は省略される。
その後、チャンネルホールの側壁、半導体パターン２４０の上面、及び第２層間絶縁膜２３０の上面に第１ブロッキング膜、電荷貯蔵膜、トンネル絶縁膜、及び第１スペーサー膜（図示せず）を順次に形成し、第１スペーサー膜を異方性エッチングしてチャンネルホールの側壁上のみに残留する第１スペーサー（図示せず）を形成した後、第１スペーサーをエッチングマスクに使用して第１ブロッキング膜、電荷貯蔵膜、及びトンネル絶縁膜をエッチングすることによって、半導体パターン２４０及びチャンネルホールの側壁上に底面の中央部が開いたカップ形状を有する第１ブロッキングパターン２５０、電荷貯蔵パターン２６０、及びトンネル絶縁パターン２７０を各々形成する。ここで、半導体パターン２４０の上部も部分的に共に除去される。トンネル絶縁パターン２７０、電荷貯蔵パターン２６０、及び第１ブロッキングパターン２５０は共に電荷貯蔵構造物２８０を形成する。
第１スペーサー膜は、例えばシリコン窒化物のような窒化物を含み、トンネル絶縁パターン２７０及び第１ブロッキングパターン２５０は、例えばシリコン酸化物のような酸化物を含み、電荷貯蔵パターン２６０は、例えばシリコン窒化物のような窒化物を含む。
第１スペーサーを除去した後、露出した半導体パターン２４０、トンネル絶縁パターン２７０、及び第２層間絶縁膜２３０上にチャンネル膜を形成し、チャンネルホールの残りの部分を詰める充電膜をチャンネル膜上に形成する。第２層間絶縁膜２３０の上面が露出するまで充電膜及びチャンネル膜を平坦化することによって、チャンネルホールの残りの部分を詰める充電パターン３００を形成してチャンネル膜をチャンネル２９０に変換する。
一実施形態において、チャンネル２９０は基板１００の第３領域（ＩＩＩ）上で各第２方向及び第３方向に沿って複数個形成され、これらはチャンネルブロック及びチャンネルアレイを形成する。
その後、充電パターン３００、チャンネル２９０、及び電荷貯蔵構造物２８０の上部を除去してトレンチ（図示せず）を形成し、トレンチを詰めるキャッピングパターン３１０を形成する。これによって、チャンネルホール内には半導体パターン２４０、チャンネル２９０、電荷貯蔵構造物２８０、充電パターン３００、及びキャッピングパターン３１０を含む柱構造物が形成される。
チャンネル２９０及びキャッピングパターン３１０は各々不純物がドーピングされるか又はドーピングされない単結晶シリコン又はポリシリコンを含む。
その後、第２層間絶縁膜２３０及びキャッピングパターン３１０上に第３層間絶縁膜３２０を形成し、第３層間絶縁膜３２０上に第２マスク（図示せず）を形成した後、これをエッチングマスクに使用して基板１００の第３領域（ＩＩＩ）上で、第２及び第３層間絶縁膜（２３０、３２０）、絶縁膜２００、及び犠牲膜２１０を貫通して第２方向に各々延びる第２開口３３０を形成し、ベースパターン１９０の上面を露出させる。これによって、基板１００の第３領域（ＩＩＩ）上に残留する第２モールド２０８に含まれる絶縁膜２００及び犠牲膜２１０は各々絶縁パターン２０５及び犠牲パターン２１５に変換される。
第２開口３３０のうちの第３方向への両縁部に各々形成された部分は基板１００の第５領域（Ｖ）から第３方向に沿って一定の距離だけ離隔するように形成され、また第２開口３３０は基板１００の第３領域（ＩＩＩ）の第３方向への中間部分には形成されない。
図１５及び図１６を参照すると、第２マスクを除去した後、第２開口３３０により露出した犠牲パターン２１５を、例えば湿式エッチング工程により除去して各層の絶縁パターン２０５の間にギャップ３４０を形成し、ギャップ３４０により第１ブロッキングパターン２５０の外側壁の一部及び半導体パターン２４０の側壁の一部が露出する。
ここで、第２開口３３０は基板１００の第３領域（ＩＩＩ）上のみに形成され、湿式エッチング工程により基板１００の第３領域（ＩＩＩ）上に残留する第２モールド２０８に含まれる犠牲パターン２１５のみが除去され、基板１００の第２領域（ＩＩ）及び第５領域（Ｖ）上に残留する第１モールド２０７に含まれる犠牲膜２１０は除去されない。
一実施形態において、第１モールド２０７は基板１００の第３領域（ＩＩＩ）の第３方向への両側に各々配置された第５領域（Ｖ）部分上に形成される。他の実施形態において、第１モールド２０７は基板１００の第３領域（ＩＩＩ）の第３方向への一側に配置された第５領域（Ｖ）部分上のみに形成される。
一方、第２開口３３０は基板１００の第３領域（ＩＩＩ）の第３方向への中間部分には形成されないため、基板１００の第３領域（ＩＩＩ）の中間部分上では犠牲パターン２１５が除去されずに残留し、これらは絶縁パターン２０５と共に第３モールド２０９を形成する。第３モールド２０９は、基板１００の第３領域（ＩＩＩ）上で第２方向に延びる。
一実施形態において、第１モールド２０７は基板１００の第４領域（ＩＶ）に向けて順次に積層された１つの絶縁膜２００及び１つの犠牲膜２１０を共に各階段層とする階段形状を有する階段構造物である。
これと類似するように、第３モールド２０９は順次に積層された１つの絶縁パターン２０５及び１つの犠牲パターン２１５を共に各階段層とする階段形状を有する階段構造物である。
図１７～図２１を参照すると、露出した第１ブロッキングパターン２５０の外側壁、露出した半導体パターン２４０の側壁、ギャップ３４０の内壁、絶縁パターン２０５の表面、露出したベースパターン１９０の上面、及び第３層間絶縁膜３２０の上面に第２ブロッキング膜３５０を形成し、第２ブロッキング膜３５０上にギャップ３４０の残りの部分を十分に詰めるゲート導電膜を形成する。第２ブロッキング膜３５０とゲート導電膜との間にはゲートバリア膜が更に形成される。
第２ブロッキング膜３５０は、例えばアルミニウム酸化物などの金属酸化物を含み、ゲート導電膜は、例えばタングステン、アルミニウムなどの低抵抗金属を含み、ゲートバリア膜は、例えばチタニウム窒化物、タンタリウム窒化物などの金属窒化物を含む。
その後、ゲート導電膜を部分的に除去してギャップ３４０の内部にゲート導電パターンを形成し、ゲートバリア膜が形成された場合には、これもやはり部分的に除去してゲートバリアパターンを形成する。ゲート導電パターン及びゲートバリアパターンは共にゲート電極を形成する。ゲート電極は第１方向に沿って互いに離隔するように複数個の層に積層されてゲート電極構造物３６０を形成し、各ゲート電極は基板１００の第３領域（ＩＩＩ）上で第２方向に延びる。
一実施形態において、ゲート電極構造物３６０は第３方向に沿って複数個形成される。即ち、第２方向に各々延びるゲート電極構造物３６０は第２開口３３０により第３方向に互いに離隔される。一実施形態において、ゲート電極構造物３６０のうちの第３方向への各両端部に形成された部分は第１モールド２０７に接触する。
一実施形態において、ゲート電極構造物３６０は基板１００の第３領域（ＩＩＩ）と第５領域（Ｖ）との境界で第１モールド２０７に接触し、基板１００の第３領域（ＩＩＩ）の中間部分で第３モールド２０９に接触する。
一実施形態において、ゲート電極構造物３６０に含まれるゲート電極は各々第１モールド２０７に含まれる犠牲膜２１０及び第３モールド２０９に含まれる犠牲パターン２１５と実質的に同一な高さに形成される。
ゲート電極構造物３６０に含まれるゲート電極は基板１００の第３領域（ＩＩＩ）上の犠牲パターン２１５を各々置換して形成され、犠牲パターン２１５を含む第２モールド２０８が階段形状を有することによって、ゲート電極構造物３６０もやはり各ゲート電極を各階段層とする階段形状を有する。
一実施形態において、ゲート電極構造物３６０の各階段層はこれに対応する第１モールド２０７の各階段層に含まれる犠牲膜２１０と互いに同一な層に形成され、ゲート電極構造物３６０に含まれる階段層が有する傾斜は第１モールド２０７の階段層に含まれる犠牲膜２１０が有する傾斜と互いに同一である。
ゲート電極は、第１方向に沿って順次に形成された第１～第３ゲート電極（３６２、３６４、３６６）を含む。一実施形態において、第１ゲート電極３６２は最下層に形成され、第３ゲート電極３６６は、最上層及びその下部の１つの層、即ち第１及び第２層に形成され、第２ゲート電極３６４は第１ゲート電極３６２と第３ゲート電極３６６との間で複数の層に形成されるが、本発明はこれに限定されるものではない。
その後、第２開口３３０により露出したベースパターン１９０の上部に不純物を注入して第２不純物領域１９５を形成する。
その後、第２開口３３０により露出したベースパターン１９０の上面、第２開口３３０の側壁、及び第３層間絶縁膜３２０の上面に第２スペーサー膜を形成した後、第２スペーサー膜を異方性エッチングすることによって、第２開口３３０の各側壁上に第２スペーサー３７０を形成する。
その後、第２不純物領域１９５上に第２開口３３０の残りの部分を詰める共通ソースパターン（ＣＳＰ）３８０を形成する。
一実施形態によると、第２開口３３０を詰める第１導電膜を、露出した第２不純物領域１９５の上面、第２スペーサー３７０、及び第３層間絶縁膜３２０上に形成した後、第３層間絶縁膜３２０の上面が露出するまで第１導電膜の上部を平坦化することによって、ＣＳＰ３８０を形成する。ここで、第３層間絶縁膜３２０の上面に形成された第２ブロッキング膜３５０の部分も共に除去される。ＣＳＰ３８０は、第２開口３３０内に形成されて下部の第２不純物領域１９５の上面に接触する。
第２方向に延びる第２開口３３０を詰めるＣＳＰ３８０及び第２スペーサー３７０により同一な層に形成される各第１～第３ゲート電極（３６２、３６４、３６６）は第３方向に沿ってそれぞれ分離される。
図２２～図２５を参照すると、第３層間絶縁膜３３０、ＣＳＰ３８０、第２スペーサー３７０、及び第２ブロッキング膜３５０上に第４層間絶縁膜３９０を形成した後、第３及び第４層間絶縁膜（３２０、３９０）を貫通してキャッピングパターン３１０の上面に接触する第１コンタクトプラグ４０２を形成し、第１～第４層間絶縁膜（２２０、２３０、３２０、３９０）、絶縁パターン２０５、及び第２ブロッキング膜３５０を貫通して第１～第３ゲート電極（３６２、３６４、３６６）のうちのいずれか１つのパッドの上面に各々接触する第２～第４コンタクトプラグ（４０４、４０６、４０８）を形成する。
その後、第１～第４層間絶縁膜（２２０、２３０、３２０、３９０）、ベースパターン１９０、及び第２下部層間絶縁膜１８０を貫通して第２下部配線１７０の上面に接触する貫通ビア４１０を形成する。
その後、第４層間絶縁膜３９０、第１～第４コンタクトプラグ（４０２、４０４、４０６、４０８）及び貫通ビア４１０上に第５層間絶縁膜を形成し、これを貫通して第１コンタクトプラグ４０２の上面に接触するビットライン及び上部配線を形成することによって、垂直型メモリ装置を完成する。
上述したように、基板１００上に交互に繰り返して積層された絶縁膜２００及び犠牲膜２１０を含むモールド膜をパターニングする時、基板１００の第２及び第５領域（ＩＩ、Ｖ）上に形成されたモールド膜の部分を除去せずに第１モールド２０７に残留させる。これによって、第１モールド２０７に含まれる絶縁膜２００及び犠牲膜２１０が各々酸化物及び窒化物を含むため、これらの各々が有する圧縮力及び引張力が互いに相殺されて基板１００の第２領域（ＩＩ）に発生するストレスが減少する。
図２６、図２７ａ、及び図２７ｂは、一実施形態による垂直型メモリ装置を説明するための平面図及び斜視図である。具体的に、図２６は図１のＹ領域の平面図であり、図２７ａ及び図２７ｂは図１のＹ領域の斜視図である。
垂直型メモリ装置は、アラインキーを除外すると、図１～図５を参照して説明した垂直型メモリ装置と実質的に同一又は類似するため、これに対する詳細な説明は省略する。
図２６を参照すると、第２層間絶縁膜２３０を形成する前に、基板１００の第２領域（ＩＩ）上に形成された第１モールド２０７を部分的に除去することによって、第１モールド２０７を第１方向に貫通するアラインキー（Ａｌｉｇｎｍｅｎｔ Ｋｅｙ）２２５を更に形成する。
一実施形態において、アラインキー２２５は第１モールド２０７の全ての層に形成された絶縁膜２００及び犠牲膜２１０を除去することによって形成され、この場合、アラインキー２２５が形成される部分上にはベースパターン１９０の上面が露出する。
これとは異なり、アラインキー２２５は第１モールド２０７の最上層の絶縁膜２００から特定層に形成された絶縁膜２００まで除去することによって形成され得る。
一方、図２６はアラインキー２２５が上から見たときに四角形状を有するものとして図示しているが、本発明は必ずしもこれに限定されるものではない。即ち、アラインキー２２５は上から見たときに四角形状以外に多様な形状を有することができる。
また、図２６には１つのアラインキー２２５が基板１００の第２領域（ＩＩ）上に形成されたものを図示しているが、本発明は必ずしもこれに限定されるものではない。即ち、複数個のアラインキー２２５が基板１００の第２領域（ＩＩ）上に形成され、複数個のアラインキー２２５は基板１００の第１領域（Ｉ）上にも形成され得る。
図２７ａを参照すると、第３マスク（図示せず）を使用するエッチング工程を遂行することにより、第２領域（ＩＩ）上に形成された第１モールド２０７を部分的に除去し、これによってアラインキー２２５は基板１００の上面に垂直な側壁を有する。
図２７ｂを参照すると、第２フォトレジストパターン（図示せず）を使用するエッチング工程及び第２フォトレジストパターンの面積を縮小させるトリム工程を交互に繰り返して遂行することにより、第２領域（ＩＩ）上に形成された第１モールド２０７を部分的に除去し、これによって１つの絶縁膜２００及び１つの犠牲膜２１０を各階段層とする階段形状を有するアラインキー２２５が形成される。
図２８～図３３は、一実施形態による垂直型メモリ装置を説明するための多様な例の平面図及び斜視図である。具体的に、図２８、図３０、及び図３２は図１のＸ領域の平面図であり、図２９、図３１、及び図３３は図１のＸ領域の斜視図である。
垂直型メモリ装置は、第１モールドの形状を除外すると、図１～図５を参照にして説明した垂直型メモリ装置と実質的に同一又は類似するため、これに対する詳細な説明は省略する。
図２８及び図２９を参照すると、第１モールド２０７は、基板１００の第３領域（ＩＩＩ）のうちの左側に配置された第１セル領域の第３方向への両側に各々配置された第５領域（Ｖ）部分上に形成され、基板１００の第３領域（ＩＩＩ）のうちの右側に配置された第２セル領域の第３方向への一側に配置された第５領域（Ｖ）部分上に形成される。これにより、第１モールド２０７は、第１セル領域の第３方向への両側を完全に囲むが、第２セル領域の第３方向への一側のみを囲む。
第１モールド２０７は、図６～９を参照して説明した工程と実質的に同一又は類似の工程を遂行した後、第４マスク（図示せず）を使用するエッチング工程を遂行することにより、第１モールド２０７の第２セル領域の一側に配置された部分を除去して形成される。
ここで、基板１００の第２及び第５領域（ＩＩ、Ｖ）上で除去された第１モールド２０７部分はアラインキーの役割を遂行する。
図３０及び図３１を参照すると、第１モールド２０７は、基板１００の第３領域（ＩＩＩ）のうちの左側に配置された第１セル領域の第３方向への両側に各々配置された第５領域（Ｖ）部分上に形成され、基板１００の第３領域（ＩＩＩ）のうちの右側に配置された第２セル領域の第３方向への両側に配置された第５領域（Ｖ）部分上には形成されない。これにより、第１モールド２０７は、第１セル領域の第３方向への両側を完全に囲むが、第２セル領域の第３方向への両側は囲まない。
第１モールド２０７は、図６～図９を参照して説明した工程と実質的に同一又は類似の工程を遂行した後、第３フォトレジストパターン（図示せず）を使用するエッチング工程を遂行することによって、第１モールド２０７の第２セル領域の第３方向への両側に配置された部分を除去して形成される。
一実施形態において、第１モールド２０７の各第２セル領域の両側に残留する部分は基板１００の第２領域（ＩＩ）に向けて順次に積層された１つの絶縁膜２００及び１つの犠牲膜２１０を共に各階段層とする階段形状を有する。
一実施形態において、第１モールド２０７の各第２セル領域の両側に残留する部分が有する階段層に含まれる犠牲膜２１０は、ゲート電極構造物３６０の第２方向への各階段層及び第１モールド２０７の第２方向への各階段層に含まれる犠牲膜２１０と互いに同一な層に形成され、これらが有する傾斜と互いに同一である。
一方、基板１００の第２及び第５領域（ＩＩ、Ｖ）上で第１モールド２０７が除去された部分はアラインキーの役割を遂行する。
図３２及び図３３を参照すると、第１モールド２０７は、基板１００の第３領域（ＩＩＩ）のうちの左側に配置された第１セル領域の第２及び第３方向への両側に各々配置された第５領域（Ｖ）部分上に形成されず、基板１００の第３領域（ＩＩＩ）のうちの右側に配置された第２セル領域の第１セル領域に対向する一側を除外した全ての側上に各々配置された第５領域（Ｖ）部分上のみに形成される。これにより、第１モールド２０７は、第１セル領域の全ての側は囲まず、第２セル領域の一側を除外した全ての側を囲む。
第１モールド２０７は、図６～図９を参照して説明した工程と実質的に同一又は類似の工程を遂行した後、第１セル領域に対してのみ第４フォトレジストパターン（図示せず）を使用するトリム工程及びエッチング工程を各々遂行することによって形成される。
図３４及び図３５は、一実施形態による垂直型メモリ装置を説明するための多様な例の断面図である。ここで、図３４及び図３５は対応する平面図のＡ－Ａ’線に沿って切断した断面図である。
垂直型メモリ装置は、基板の第５領域上に形成された第１モールドの部分が有する形状を除外すると、図１～図５を参照にして垂直型メモリ装置と実質的に同一又は類似するため、これに対する詳細な説明は省略する。
図３４を参照すると、基板１００の第４領域（ＩＶ）を囲む階段構造物部分のうちの基板１００の第５領域（Ｖ）上に形成された部分は、これに対向する部分、即ち基板１００の第３領域（ＩＩＩ）上に形成された階段構造物部分に比べて急な傾斜を有する。
図３５を参照すると、基板１００の第４領域（ＩＶ）を囲む階段構造物の部分のうちの基板１００の第５領域（Ｖ）上に形成された部分は、階段形状を有しない。
一実施形態において、第３方向に沿って延びて基板１００の第４領域（ＩＶ）に隣接する第５領域（Ｖ）上に形成された第１モールド２０７部分は、基板１００に対して垂直な側壁を有する。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。
１００ 基板
１０５、１９５ 第１、第２不純物領域
１１０ 素子分離パターン
１２０ 下部ゲート構造物
１３０、１８０ 第１、第２下部層間絶縁膜
１４０ 下部コンタクトプラグ
１５０、１７０ 第１、第２下部配線
１６０ 下部ビア
１９０ ベースパターン
２００ 絶縁膜
２０５ 絶縁パターン
２０７～２０９ 第１～第３モールド
２１０ 犠牲膜
２１５ 犠牲パターン
２２０、２３０、３２０、３９０ 第１～第４層間絶縁膜
２２５ アラインキー（Ａｌｉｇｎｍｅｎｔ Ｋｅｙ）
２４０ 半導体パターン
２５０ 第１ブロッキングパターン
２６０ 電荷貯蔵パターン
２７０ トンネル絶縁パターン
２８０ 電荷貯蔵構造物
２９０ チャンネル
３００ 充電パターン
３１０ キャッピングパターン
３３０ 第２開口
３４０ ギャップ
３５０ 第２ブロッキング膜
３６０ ゲート電極構造物
３６２、３６４、３６６ 第１～第３ゲート電極
３７０ 第２スペーサー
３８０ 共通ソースパターン（ＣＳＰ）
４０２、４０４、４０６、４０８ 第１～第４コンタクトプラグ
４１０ 貫通ビア

Claims (20)

  1. セル領域、前記セル領域の各両側に形成された貫通ビア領域、前記セル領域及び前記貫通ビア領域を囲むモールド領域、並びに前記モールド領域を囲むスクライブレーン（Ｓ／Ｌ）領域を含む基板と、
    前記基板のセル領域上で前記基板の上面に垂直な第１方向に沿って互いに離隔するように積層され、各々が前記基板の上面に平行する第２方向に延びたゲート電極を含むゲート電極構造物と、
    前記基板のセル領域上で前記第１方向に延びて前記ゲート電極構造物の少なくとも一部を貫通するチャンネルと、
    前記基板のモールド領域上で前記第１方向に沿って交互に繰り返して積層されて各々互いに異なる絶縁物質からなり、前記モールド領域及び前記Ｓ／Ｌ領域上に形成された圧縮力及び引張力を有する絶縁膜及び犠牲膜を含む第１モールドと、を備え、
    前記第１モールドに含まれる前記絶縁膜は、各々前記ゲート電極構造物に含まれる前記ゲート電極と同一な高さに形成されて、これらに接触することを特徴とする垂直型メモリ装置。
  2. 前記貫通ビア領域は、前記セル領域の前記第２方向への各両側に形成され、
    前記モールド領域は、前記基板の上面に平行し、前記第２方向に交差する第３方向への前記セル領域の両側、及び前記貫通ビア領域の前記第２方向への少なくとも一側及び前記第３方向への両側を囲むことを特徴とする請求項１に記載の垂直型メモリ装置。
  3. 前記第１モールドは、前記セル領域の前記第３方向への両側に各々配置された前記モールド領域の部分上に形成されることを特徴とする請求項２に記載の垂直型メモリ装置。
  4. 前記第１モールドは、前記セル領域の前記第３方向への一側に配置された前記モールド領域の部分上に形成されることを特徴とする請求項２に記載の垂直型メモリ装置。
  5. 前記セル領域は、前記第２方向に互いに離隔するように複数個形成され、
    前記貫通ビア領域は、前記各セル領域の前記第２方向への各両側に形成されることを特徴とする請求項２に記載の垂直型メモリ装置。
  6. 前記第１モールドは、前記セル領域のうちの第１セル領域の前記第３方向への両側に各々配置された前記モールド領域の部分上に形成され、前記セル領域のうちの第２セル領域の前記第３方向への一側に配置された前記モールド領域の部分上に形成されることを特徴とする請求項５に記載の垂直型メモリ装置。
  7. 前記第１モールドは、前記セル領域のうちの第１セル領域の前記第３方向への両側のうちの少なくとも一側に配置された前記モールド領域の部分上に形成され、前記セル領域のうちの第２セル領域の前記第３方向への各両側に配置された前記モールド領域の部分上には形成されないことを特徴とする請求項５に記載の垂直型メモリ装置。
  8. 前記基板のセル領域の前記第３方向への中間部分に形成されて前記第２方向に延び、前記第１方向に沿って交互に繰り返して積層された第１パターン及び第２パターンを含む第２モールドを更に備え、
    前記第１パターン及び第２パターンは、前記絶縁膜及び犠牲膜と実質的に同一な物質をそれぞれ含むことを特徴とする請求項２に記載の垂直型メモリ装置。
  9. 前記第２モールドは、前記貫通ビア領域に向けて順次に積層された１つの前記第１パターン及び１つの前記第２パターンを共に各階段層とする階段形状を有することを特徴とする請求項８に記載の垂直型メモリ装置。
  10. 前記ゲート電極構造物は、前記第３方向に沿って互いに離隔するように複数個形成され、
    前記ゲート電極構造物のうちの前記第３方向への一端部に形成される部分は、前記第１モールドに接触することを特徴とする請求項２に記載の垂直型メモリ装置。
  11. 前記ゲート電極構造物は、前記貫通ビア領域に向けて各々の前記ゲート電極を各階段層とする階段形状を有することを特徴とする請求項１に記載の垂直型メモリ装置。
  12. 前記第１モールドは、前記貫通ビア領域に向けて順次に積層された１つの前記絶縁膜及び１つの前記犠牲膜を各階段層とする階段形状を有することを特徴とする請求項１１に記載の垂直型メモリ装置。
  13. 前記第１モールドの各階段層に含まれる前記絶縁膜は、これに対応する前記ゲート電極構造物の各階段層と互いに同一な層に形成されることを特徴とする請求項１２に記載の垂直型メモリ装置。
  14. 前記第１モールドの各階段層に含まれる前記絶縁膜とこれに対応する前記ゲート電極構造物の各階段層とは、互いに連結されることを特徴とする請求項１３に記載の垂直型メモリ装置。
  15. 前記第１モールドの前記各階段層に含まれる前記絶縁膜が有する傾斜は、前記ゲート電極構造物に含まれる前記各階段層が有する傾斜と互いに同一であることを特徴とする請求項１２に記載の垂直型メモリ装置。
  16. 前記第１モールドの前記各階段層に含まれる前記絶縁膜が有する傾斜は、前記ゲート電極構造物に含まれたる前記各階段層が有する傾斜よりも急であることを特徴とする請求項１２に記載の垂直型メモリ装置。
  17. 前記基板上に形成された回路パターンと、
    前記回路パターン上に形成されたベースパターンと、を更に含み、
    前記ゲート電極構造物及び前記第１モールドは、前記ベースパターン上に形成されることを特徴とする請求項１に記載の垂直型メモリ装置。
  18. 前記基板の貫通ビア領域上で前記第１方向に延びて前記回路パターンに電気的に連結される貫通ビアを更に含むことを特徴とする請求項１７に記載の垂直型メモリ装置。
  19. モールド領域及び前記モールド領域を囲むスクライブレーン（Ｓ／Ｌ）領域を含む基板の上面に垂直な第１方向に沿って前記基板上に互いに離隔するように積層され、各々が前記基板の上面に平行する第２方向に延びたゲート電極を各々含み、前記基板の上面に平行する前記第２方向に交差する第３方向に互いに離隔されたゲート電極構造物と、
    前記基板上で前記第１方向に延びて各々の前記ゲート電極構造物の少なくとも一部を貫通するチャンネルと、
    前記基板上で前記第１方向に沿って交互に繰り返して積層されて各々互いに異なる絶縁物質からなり、前記モールド領域及び前記Ｓ／Ｌ領域上に形成された圧縮力及び引張力を有する絶縁膜及び犠牲膜を含み、前記第３方向への両縁部に形成された前記ゲート電極構造物のうちの少なくとも１つに接触する第１モールドと、を備え、
    各々の前記ゲート電極構造物は、各々の前記ゲート電極を各階段層とする階段形状を有し、
    前記ゲート電極構造物に対向する前記第１モールドの部分は、順次に積層された１つの前記絶縁膜及び１つの前記犠牲膜を共に各階段層とする階段形状を有し、
    前記第１モールドの各階段層に含まれる前記絶縁膜とこれに対応する前記ゲート電極構造物の各階段層とは、互いに同一な高さに形成されることを特徴とする垂直型メモリ装置。
  20. モールド領域及び前記モールド領域を囲むスクライブレーン（Ｓ／Ｌ）領域を含む基板上に形成された回路パターンと、
    前記回路パターン上に形成されたベースパターンと、
    前記基板の上面に垂直な第１方向に沿って前記ベースパターン上に互いに離隔するように積層され、各々が前記基板の上面に平行する第２方向に延びたゲート電極を各々含み、前記基板の上面に平行する前記第２方向に交差する第３方向に互いに離隔されたゲート電極構造物と、
    前記ベースパターン上で前記第１方向に延びて各々の前記ゲート電極構造物の少なくとも一部を各々貫通するチャンネルと、
    各々の前記チャンネルの外側壁に形成された電荷貯蔵構造物と、
    前記第３方向に隣り合う前記ゲート電極構造物の間に各々形成されて前記第２方向に各々延びた共通ソースパターン（ＣＳＰｓ）と、
    前記ベースパターン上で前記第１方向に沿って交互に繰り返して積層されて各々互いに異なる絶縁物質からなり、前記モールド領域及び前記Ｓ／Ｌ領域上に形成された圧縮力及び引張力を有する絶縁膜及び犠牲膜を含み、前記第３方向への両縁部に形成された前記ゲート電極構造物のうちの少なくとも１つの側壁に接触する第１モールドと、
    前記ゲート電極構造物のうちの前記第３方向への中間部分に形成された隣り合う２つのゲート電極構造物の間に形成されて前記第２方向に延び、前記第１方向に沿って交互に繰り返して積層されて前記絶縁膜及び犠牲膜と各々実質的に同一な物質を含む第１パターン及び第２パターンを含む第２モールドと、
    前記ゲート電極構造物と前記第１モールドとの間に形成されて前記第１方向に延び、前記回路パターンに電気的に連結された貫通ビアと、を備えることを特徴とする垂直型メモリ装置。
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