JP7601773B2 - 露出したクリップを備える電子デバイスフリップチップパッケージ - Google Patents

露出したクリップを備える電子デバイスフリップチップパッケージ Download PDF

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Description

電子回路は、特に動作周波数が高い場合、寄生インダクタンスによって生じる効率の低下や動作の劣化の影響を受けやすくなる。また、高周波デバイスは、動作温度が上昇すると効率が低下する。印刷回路基板（ＰＣＢ）を介する底部側冷却のみを備える従来のデバイスパッケージの熱制限は、デバイスサイズ縮小を妨げ、デバイス電力密度の増大を阻止する。また、スイッチング回路の良好な電気的性能は、１つ又は複数の電力回路スイッチングトランジスタを含む半導体ダイの裏側を接地することによって向上する。ワイヤボンドダイ及びリードフレームによる現行のパッケージング解決策は、寄生インダクタンスが高く、頂部側冷却又は裏側ダイ接地を提供することができない。蓋付き埋め込みダイパッケージは、熱放散のために頂部側に蓋が付いた反転ダイ又はフリップチップを有するが、頂部側の接地接続は提供しない。他のフリップチップアプローチは、ダイ裏側への接地接続を実装していない。再配線層（ＲＤＬ）を備える埋め込みダイ上に直接めっきされた銅層を有するさらなるパッケージは高価である。
パッケージされた電子デバイスを、多層基板に取り付けられた反転ダイ及び導電性クリップ、並びに、半導体ダイと導電性クリップの一部とを封入するパッケージ構造と共に記載する。記載される例は、良好なダイ熱放散及び電気的性能を有する、コスト効率の良い電子デバイスパッケージング解決策を提供する。記載される例示のパッケージ電子デバイスは、第１の導電性構造を有する第１の層、及び、第２の導電性構造を備える第２の層を備える多層基板を含む。この例示のデバイスは、電子構成要素を備える半導体ダイも含む。半導体ダイは、電子構成要素の端子に電気的に接続され、第１の層の対応する導電性構造に直接接続される導電性特徴を含む。例示のデバイスはまた、第１の層の第１の導電性構造のうちの１つに直接接続される導電性クリップを含む。導電性クリップは、半導体ダイの側部に直接接続される。例示のデバイスはまた、半導体ダイと導電性クリップの一部とを封入するパッケージ構造を含む。
或る例において、多層基板は、第１の層と第２の層との間に第３の層又は複数の中間層を含み、第１の導電性構造の幾つかを第２の導電性構造の幾つかと個別に接続する導電性ビアを備える。また、第３の層は、ビアを互いから分離する絶縁体構造を含む。一例において、多層基板は積層構造であり、積層（laminate）構造において、絶縁体構造が、積層ビルドアップ材料を含む。別の例において、多層基板は、セラミック又は絶縁金属基板（ＩＭＳ）であり、この場合、絶縁体構造はセラミック材料を含む。一例において、パッケージ構造は、半導体ダイと、導電性クリップの一部とを封入するモールド材料を含む。一例におけるモールド材料は、第１の層において第１の導電性構造の少なくとも幾つかを互いから分離し、第２の層において第２の導電性構造の少なくとも幾つかを互いから分離する。一例において、導電性クリップは、第１の層の第１の導電性構造のうちの１つにはんだ付けされ、導電性クリップは半導体ダイにはんだ付け又はエポキシ接着される。一例において、デバイスは第２の半導体ダイも含み、第２の導電性特徴が、第１の層の導電性構造の対応するものに直接接続されている。
電子デバイスを作製するための方法を記載する。この方法は、半導体ダイの第１の側の導電性特徴を、多層基板の第１の層の導電性構造の第１のセットにはんだ付けすることと、多層基板及び半導体ダイに導電性クリップを取り付けることとを含む。一例において、導電性クリップを取り付けることが、導電性クリップの第１の部分を、第１の層の第１の側のさらなる導電性構造にはんだ付けすることと、導電性クリップの第２の部分を半導体ダイの第２の側に取り付けることとを含む。一例において、導電性クリップの第２の部分が、半導体ダイの第２の側にはんだ付けされる。別の例において、導電性クリップの第２の部分は、半導体ダイの第２の側にエポキシ接着される。この方法はさらに、半導体ダイと導電性クリップの一部とをパッケージ構造内に封入することを含む。一例において、この方法はまた、導電性クリップを多層基板及び半導体ダイに取り付ける前に、第２の半導体ダイを導電性構造の第２のセットにはんだ付けすることを含む。
多層積層構造を含む多層積層基板と露出クリップとを備えるフリップチップパッケージされた電子デバイスの断面側立面図である。
図１の線２－２に沿って切り取られたパッケージされた電子デバイスの上部立面図である。
図１の線３－３に沿って切り取られたパッケージ電子デバイスの断面頂部立面図である。
図１の線４－４に沿って切り取られたパッケージされた電子デバイスの底部立面図である。
パッケージされた電子デバイスを製造する方法のフローチャートである。
図５の方法に従った製造を経る図１～図４のパッケージされた電子デバイスの側部立面図である。 図５の方法に従った製造を経る図１～図４のパッケージされた電子デバイスの側部立面図である。 図５の方法に従った製造を経る図１～図４のパッケージされた電子デバイスの側部立面図である。 図５の方法に従った製造を経る図１～図４のパッケージされた電子デバイスの側部立面図である。 図５の方法に従った製造を経る図１～図４のパッケージされた電子デバイスの側部立面図である。 図５の方法に従った製造を経る図１～図４のパッケージされた電子デバイスの側部立面図である。 図５の方法に従った製造を経る図１～図４のパッケージされた電子デバイスの側部立面図である。
多層セラミック又は絶縁金属基板と、露出クリップとを備えた、別の例のフリップチップパッケージされた電子デバイスの断面側立面図である。
図面において、全体を通して同様の参照番号は同様の要素を示し、種々の特徴は必ずしも一定の縮尺で描いてはいない。以下の記載及び請求項において、「含む」、「有する」、「備える」という用語、又はそれらの変形は、「包含する」という用語と同様の方式で包括的であることを意図しており、「～を含むが、それに限定されない」という意味で解釈されるべきである。また、「結合する」という用語は、間接的又は直接的な電気的又は機械的接続、又はそれらの組み合わせを含むことが意図されている。例えば、第１のデバイスが第２のデバイスに結合するか又は第２のデバイスと結合される場合、その接続は、直接的な電気的接続を介するものであり得、又は１つ又は複数の介在デバイス及び接続を介した間接的電気的接続を介するものであり得る。
図１～図４は、第１の半導体ダイ１０１及び第２の半導体ダイ１０２を備える、一例のパッケージされた電子デバイス１００を示す。例示のデバイス１００は、複数の半導体ダイ１０１及び１０２を含むが、他の例において、単一の半導体ダイ、又は２つ以上の半導体ダイを含むこともできる。図示の例では、両方の半導体ダイが、多層基板１０６の導電性構造にフリップチップはんだ付けされた導電性特徴１０４を備える下側の第１の表面１０３を含む。例示の導電性特徴１０４は、半導体ダイ１０１及び１０２の下側の第１の側１０３から外方（例えば、下方）に延在する。銅パッド又は多層基板１０６の他の導電性構造にはんだ付け又はその他の方式で直接接続することができる、任意の適切な導電性特徴１０４を用いることができる。一例において、ダイ１０１及び１０２の導電性特徴１０４は、はんだバンプである。別の例において、導電性特徴１０４は銅ピラーである。
一例において、ダイ１０１及び１０２は、図７に関連して以下にさらに述べるように、１つ又は複数の電子構成要素（例えば、トランジスタ、抵抗器、コンデンサ、ダイオード等）を備えて作製される。一例において、第１のダイ１０１は、例えば、シリコンカーバイド（ＳｉＣ）トランジスタ又は窒化ガリウム（ＧａＮ）トランジスタなどの高電子移動度トランジスタ（ＨＥＭＴ）などの電力トランジスタを含む。例示のダイ１０１及び１０２はまた、１つ又は複数のメタライゼーション層を含み、メタライゼーション層は、上側１０３から外方に延在する、銅ピラー、はんだバンプ、又は他の導電性特徴１０４を有する上側１０３を備える。導電性特徴１０４の少なくとも幾つかは、１つ又は複数のメタライゼーション層を介して、ダイ１０１及び１０２内の１つ又は複数の電子構成要素の端子に電気的に接続される。この例において、ダイ１０１及び１０２は、フリップチップ取り付けプロセスを用いて、第１の側１０３の導電性特徴１０４を多層基板１０６の導電性構造上に下向きにはんだ付けするために、反転又は「フリップ」される。ダイ１０１及び１０２の反転された位置決めは、ダイの第２の側１０５を図１において（例えば、正のＺ方向に沿った）上向きのままにする。フリップチッププロセスは、ダイ１０１及び１０２を多層基板１０６の第１（例えば、上側の）側１０７に直接取り付ける。導電性特徴１０４の多層基板１０６の導電性構造への直接電気的接続は、有利にも、ワイヤボンディング又は他の相互接続技術に関連する寄生インダクタンスを緩和又は回避する。
デバイス１００は導電性クリップ１０８も含む。クリップ１０８は、アルミニウム、銅など、任意の適切な導電性材料とすることができる。導電性クリップ１０８は、多層基板１０６の第１の側１０７上の１つ又は複数の導電性構造に直接接続される。一例において、クリップ１０８の下側の第１の部分が、多層基板１０６の第１の側１０７の１つ又は複数の導電性構造に直接はんだ付けされる。また、導電性クリップ１０８は、第１の半導体ダイ１０１の第２の側１０５に直接接続される。一例において、導電性クリップ１０８の上側の第２の部分が、第１の半導体ダイ１０１の第２の側１０５の導電性特徴に直接はんだ付けされる。別の例において、導電性クリップ１０８の第２の部分が、第１の半導体ダイ１０１の第２の側１０５の一部にエポキシ接着される。一実装において、導電性クリップ１０８は、多層基板１０６の第１の側１０７の接地された導電性構造、例えば、接地接続にはんだ付けされる。
図２～図４も参照すると、図２は、図１の線２‐２に沿って切り取られたパッケージされた電子デバイス１００の上面図を示す。図１及び図２の導電性クリップ１０８は、第２の半導体ダイ１０２の一部の上を延在し、且つ、第２の半導体ダイ１０２の一部から離間されている。この例では、クリップ１０８は、第１の半導体ダイ１０１の第２の側１０５にはんだ付けされているか又はエポキシ接着されているかにかかわらず、デバイス１００の動作の間、第１の半導体ダイ１０１及び／又は第２の半導体ダイ１０２を電磁干渉（ＥＭＩ）から保護するための接地シールドを提供する。図１の例では、導電性クリップ１０８は、パッケージされた電子デバイス１００の外に露出される上側の第１の側１０９を含む。クリップ１０８はまた、取り付けられた第１の半導体ダイ１０１からの熱放散を容易にするように機能する。使用時に、熱放散をさらに促進するために、導電性クリップ１０８の露出された第１の側１０９に、ヒートシンク（図示せず）が、はんだ付け、エポキシ接着、又は他の方式で取り付けられ得る。
図１の例示の多層基板１０６は、多層積層基板構造である。別の実装（例えば、後述の図１３）において、多層基板１０６は、セラミック基板又は絶縁金属基板（ＩＭＳ）である。図１に示されるように、多層積層基板１０６は、第１の（例えば、頂部）側１０７における第１の層１１０、及び、底部の第２の層１２０を含む。多層基板１０６は、リードフレームでは不可能であるか又は非実用的な、信号配路及び相互接続位置を容易にする。図１の例は、中間の第３の層１３０も含む。第１の層１１０は、第１の層１１０を介して多層基板１０６の第１の側１０７まで延在する、第１の複数の導電性構造１１２、１１４、及び１１６を含む。導電性構造１１２、１１４、及び１１６は、互いに横方向に離間して（例えば、図１のＸ方向に沿って）配置される。また、導電性構造１１２、１１４、及び１１６は、第１の絶縁構造１１８によって互いから分離される。
図１の例では、第１の導電性構造１１２が、半導体ダイ１０１の第１の導電性特徴１０４にはんだ付けされる。一例において、第１の半導体ダイ１０１はトランジスタ構成要素（例えば、後述の図７のトランジスタ７０１）を含み、第２の半導体ダイ１０２はトランジスタドライバ回路（図示せず）を含む。この例では、半導体ダイ１０１の第１の導電性特徴１０４は、トランジスタのドレイン端子（図１では「Ｄ」と標示されている）に電気的に接続される。第１の層１１０の第２の導電性構造１１４が、半導体ダイ１０１の第２の導電性特徴１０４にはんだ付けされ、第３の導電性構造１１６が、導電性クリップ１０８の第１の部分にはんだ付けされる。図１の例では、半導体ダイ１０１の第２の導電性特徴１０４は、トランジスタのソース端子（図１では「Ｓ」と標示されている）に電気的に接続される。一例において、ドライバ回路ダイ１０２は、トランジスタダイ１０１のソース端子を、回路接地ノード又は他の基準電圧ノードに接続し、第２のダイ１０２の対応する接地導電特徴１０４が、第３の導電性構造１１６にはんだ付けされる。
図示の例では、導電性クリップ１０８の第１の部分が、多層基板１０６の第１の側１０７の第３の導電性構造１１６に直接はんだ付けされる。このようにして、導電性クリップ１０８は、回路接地に直接電気的に接続され、接地されたシールドをダイ１０１及び１０２に提供する。また、一例において、第１の半導体ダイ１０１が、第２の（例えば、上側の）側１０５に上側ボディコンタクト（図１では図示せず、後述の図７で図示されている）を含み、ボディコンタクトは、導電性クリップ１０８の第２の部分にはんだ付けされる。この実装において、導電性クリップ１０８は、半導体ダイ１０１のボディへのはんだ付けされた直接的な電気接地接続を提供する。
図３は、第１の層１１０を通る線３－３に沿って切り取られた断面上面図であり、図４は、図１の線４－４に沿って切り取られた、パッケージされた電子デバイスの第２の（例えば、底部）層１２０の特徴を示す底面図である。第２の層１２０は、第２の複数の導電性構造１２２、１２４、１２６、及び１２８を含む。導電性構造１２２、１２４、１２６、及び１２８は、多層基板１０６の第２の層１２０を介して延在する。第２の複数の導電性構造は、第４の導電性構造１２２、第５の導電性構造１２４、及び第６の導電性構造１２６を含む。第４の導電性構造１２２は、多層基板１０６の第３の層１３０を介して、第１の層１１０の第１の導電性構造１１２に電気的に接続される。第５の導電性構造１２４は、第３の層１３０を介して第３の導電性構造１１６に電気的に接続される。図示された例示の第２の層１２０は、第６の導電性構造１２６も含む。第６の導電性構造１２６は、第３の層１３０を介して第３の導電性構造１１６に電気的に接続される。
第３の層１３０は、第１の層１１０と第２の層１２０との間に延在する導電性ビア１３２、１３４、及び１３６を含む。ビア１３２、１３４、及び１３６は、アルミニウム、銅など、任意の適切な導電性材料とすることができる。また、第３の層１３０は、導電性ビア１３２、１３４、及び／又は１３６の少なくとも一部を互いから分離する絶縁体構造１３８を含む。図１～図４の積層基板の例において、第３の層１３０の絶縁体構造１３８は、積層ビルドアップ材料１３８を含む。図示の例では、多層基板１０６の絶縁体構造１１８、１２８、及び１３８は各々、積層ビルドアップ材料で構成される。一例において、ビルドアップ材料は、個々の層１１０、１２０、及び１３０の導電性構造又はビアの間のギャップに、プレス加工又はその他の方式で設置されるシートとして始まる。この手法はドライフィルム積層と呼ばれる。一例において、絶縁体構造１１８、１２８、及び１３８、ならびに構成要素ビルドアップ材料シートは、有機材料であるか又は有機材料を含む。
パッケージされた電子デバイス１００はパッケージ構造１４０も含む。パッケージ構造１４０は、例えば、モールドされたプラスチック材料、セラミック材料など、デバイス１００の構成要素のすべて又は一部を封入するための任意の適切なパッケージ材料とし得る。パッケージ材料は、第１の（例えば、頂部）側１４１を含む。図１の例では、導電性クリップ１０８の第１の側１０９は、パッケージ材料１４０の第１の側１４１を越えて垂直に延在し、クリップ１０８からの熱放散を可能にし、及び／又は、外部ヒートシンク（図示せず）のデバイス１００への取り付けを可能にする。パッケージされた電子デバイス１００はまた、第２の（例えば、底部）側１４２を含み、第２の複数の導電性構造１２２、１２４、及び１２６の露出された部分が図１に示されている。使用時に、パッケージされた電子デバイス１００の第２の側１４２の露出された導電性構造１２２、１２４、及び１２６は、ホストＰＣＢ（図示せず）にはんだ付けされて、ホストＰＣＢの回路要素からの、半導体ダイ１０１、１０２、及び多層基板１０６によって形成される回路との電気的接続を提供する。
第３の層１３０の導電性ビア１３２、１３４、及び１３６は、第１の層１１０の導電性構造１１２、１１４、及び１１６の幾つかを、第２の層１２０の導電性構造１２２、１２４、及び１２６の幾つかと個々に接続する。図１の例では、第１のビア１３２が第１の半導体ダイ１０１のトランジスタドレインを、第１の層１１０の第１の導電性構造１１２を介して、第２の層１２０の第４の導電性構造１２２に直接に電気的に接続する。この例では、第４の導電性構造１２２は、ＰＣＢ（図示せず）にはんだ付けされ得るパッケージされた電子デバイス１００の底部側１４２においてドレイン接続を提供する。第３の層１３０の第２のビア１３４は、第３の導電性構造１１６から第２の層１２０の第５の導電性構造１２４へ接地ノードを電気的に接続する。また、第３の層１３０の第３のビア１３６は、第３の導電性構造１１６から第６の導電性構造１２６へ接地ノードを電気的に接続する。導電性構造１２４及び１２６は、デバイス１００の底部側１４２において接地又はソース接続を提供し、これはユーザＰＣＢにはんだ付けされ得る。
図１におけるデバイス１００の断面側面図は、図２～図４の線１‐１に沿って切り取られており、例示の多層基板１０６の全ての特徴を示すものではない。図３は第１の層１１０の例示の頂部断面図を示し、第１の層１１０は第１の導電性構造１１２（「Ｄ」と標示されている）を含み、その一部が第１の層１１０の横方向縁部まで延在する。第１の層１１０の例示の第２の導電性構造１１４は、第１の半導体ダイ１０１と第２の半導体ダイ１０２（図１）との間のソース接続（「Ｓ」と標示されている）を提供するために、右側よりも左側の方が広くなっている。第１の層１１０は、また、ドライバ回路ダイ１０２と第１の半導体ダイ１０１内のトランジスタのゲート端子との間のゲート制御信号相互接続を提供する導電性構造３００（「Ｇ」と標示されている）を含む。この例におけるトランジスタゲート端子は、導電性構造３００の頂部表面にはんだ付けされた第１の半導体ダイ１０１の対応する導電性特徴（図示せず）を介して接続される。この例における第２の半導体ダイ１０２は、導電性構造３００の第２の端部にはんだ付けされる対応する導電性特徴（図示せず）を有するゲート制御信号出力を含む。導電性構造３００により、ドライバダイ１０２は、第１の半導体ダイ１０１のトランジスタを動作させるためのゲート制御信号を提供し得る。また、図３は、導電性クリップ１０８のための接地ノード接続を提供する第３の導電性構造１１６を図示する。また、第１の層１１０は、ドライバダイ１０２内の他の回路要素への接続、及び、ドライバダイ１０２内の他の回路要素への又はそこからの信号の配路を促進するために、導電性構造３０２をさらに含む。
図４は、パッケージされた電子デバイス１００の第２の層１２０の底面図を示す。第２の層１２０は、パッケージされた電子デバイス１００の底部側１４２においてドレイン接続を提供する第４の導電性構造１２２を含む。また、第２の層１２０の底部側は、第５の導電性構造１２４（例えば、接地ノード接続）と、第６の導電性構造１２６（例えば、さらなる接地ノード接続）とを含む。図４における例示の第２の層１２０は、さらなる導電性構造４００の露出された部分も含む。
例示のパッケージされた電子デバイス１００は有利にも、１つ又は複数のフリップチップはんだ付けダイ１０１及び１０２を備えた多層基板１０６、ならびに、以前のパッケージ構成の種々の熱的及び電気的欠点を解決する導電性クリップ１０８を組み合わせる。例示のデバイス１００の種々の特徴は、高出力密度及び低コストに関連する利点と組み合わせて、改善された高周波数動作のために、ＧａＮ、ＳｉＣ、又は他のＨＥＭＴトランジスタ回路と関連して用いることができる。或る実装において、デバイス１００は、以前の、ボンドワイヤに関連した寄生インダクタンスを伴うことなく、フリップチップＧａＮダイ１０１及びドライバ回路１０２のパッケージングを促進する。
また、記載されたデバイス１００は、良好な電気的性能のための、第１のダイ１０１の裏側１０５への接地されたクリップ取り付けと共に、頂部側の冷却を通して改善された熱放散のための、ダイ１０１の裏側に取り付けられた露出された導電性クリップ１０８を提供する。これは、フリップチップパッケージにおけるダイ裏側への接地接続を実装しない他の解決に比べて、大幅な改善を表している。デバイス１００はまた、再配線層特徴を有する埋め込みダイパッケージング解決策と比較して、著しいコスト上の利点を提供する。また、多層基板１０６の使用は、有利にも、リードフレーム技術と比較して複雑な相互接続配路能力を促進する。加えて、例示の多層積層構造体１０６は、高周波回路応用例におけるさらなる改善のための低い電気的寄生を促進する。また、例示のデバイス１００は、蓋付きＣＣＣパッケージを用いることが不可能だった接地された裏側接続と組み合わせて、良好な熱放散を提供する。図１３に関連して以下でさらに述べるように、多層基板１０６は、多層積層基板（例えば、図１～図４）、セラミック基板、又は絶縁金属基板（例えば、ＩＭＳ、図１３）を含む、様々な異なる構成を用いて実装し得る。
次に、図５～図１２を参照すると、図５は、パッケージされた電子デバイスを作製するための例示の方法５００を示す。一例において、方法５００は、上述の図１～図４の例示のパッケージされた電子デバイス１００を作製するために用いることができる。方法５００は、図１３に関連して以下に記載される例示のデバイスなどの、他のパッケージされた電子デバイスを作製するために用いられ得る。方法５００は、例示のデバイス１００の作製に関連して以下に記載され、図６～図１２は、方法５００に従った作製を経るパッケージされた電子デバイス１００を示す。
例示の方法５００は、５０２でのウェハ作製、及び５０４でのウェハ頂部へのはんだバンプ又は銅ピラーの形成を含む。図６は、一例を示し、この例では、複数の透視図ダイエリアを含むウェハ６００を作製するためにプロセス６０４が実施され、ダイエリアの各々は、ウェハ６００の第１の側６０１から外方に延在する、１つ又は複数の対応するはんだバンプ又は銅ピラー導電性特徴１０４を有する。例示のウェハ６００はまた、裏側６０２を含む。
また、方法５００は、図５における５０６において、ダイ分離又は個片化を含む。図６におけるダイ６００は、任意の適切な鋸切断、レーザー切断、エッチング、又は他の分離処理（図示せず）を用いて、複数の半導体ダイ（例えば、図１における第１のダイ１０１）に分離され得る。図７は、図６のウェハ６００から分離され、分離されたダイ１０１の第１の側１０３に導電性特徴１０４（例えば、銅ピラー又はんだバンプ）を形成するプロセス７００を経る、例示の第１のダイ１００の一部を示す。
図７における例示の第１のダイ１０１は、半導体基板７０２（例えば、シリコン、窒化ガリウム、シリコンカーバイド、ＳＯＩ（silicon-on-insulator）など）の上及び／又は中に形成されるトランジスタ構成要素７０１を含む。例示の第１のダイ１０１は単一のトランジスタ構成要素７０１を含むが、他の実装が、ダイ１０１内に形成された複数の電子構成要素を有する集積回路を含む。この例における処理されたダイ１０１は、トランジスタ構成要素７０１の対応する端子（ソース「Ｓ」、ドレイン「Ｄ」、ゲート「Ｇ」、及びバックゲートコンタクト）に個々に電気的に接続される、複数の導電性特徴１０４を含む。導電性特徴１０４は、アルミニウム、銅、はんだ材料、又は、多層基板１０６の第１の層１１０の導電性構造１１２、１１４のうちの対応するもの（例えば、図１）への後続のはんだ付けに適したその他の導電性材料である。
例示のダイ１０１は、基板７０２の上側表面又は上側の選択部分上に配置された絶縁構造７０３も含む。絶縁構造７０３は、幾つかの例においてシャロートレンチアイソレーション（ＳＴＩ）特徴又はフィールド酸化物（ＦＯＸ）構造とし得る。例示のダイ１０１は、基板７０２の上方に配置された多層メタライゼーション構造も含む。メタライゼーション構造は、基板７０２の上に形成された第１の誘電体構造層７０４、並びに多レベル上側メタライゼーション構造７０６、７１０を含む。一例において、第１の誘電体構造層７０４は、トランジスタ７０１と基板７０２の上側表面との上に配置されるプレメタル誘電体（ＰＭＤ）層である。一例において、第１の誘電体構造層７０４は、トランジスタ７０１、基板７０２、及び絶縁構造７０３の上に堆積される二酸化シリコン（ＳｉＯ２）を含む。
メタライゼーション構造は、トランジスタ７０１の様々な端子からＰＭＤ層７０４を介して延在するタングステンプラグ又はコンタクト７０５、ならびに本明細書では層間又はレベル間誘電体（ＩＬＤ）層と呼ばれる、上にある誘電体層７０６及び７１０を含む。異なる実装において異なる数の層が用いられ得る。一例において、第１のＩＬＤ層７０６及び最終ＩＬＤ層７１０は、二酸化シリコン（ＳｉＯ２）又は他の適切な誘電体材料で形成される。或る実装において、多層上側メタライゼーション構造の個々の層は、金属間誘電体（ＩＭＤ、図示せず）サブ層と、ＩＭＤサブ層の上にあるＩＬＤサブ層とを含む、二段で形成される。個々のＩＭＤ及びＩＬＤサブ層は、例えばＳｉＯ２ベースの誘電材料など、任意の適切な１つ又は複数の誘電材料から形成し得る。
第１のＩＬＤ層７０６及び上側ＩＬＤ層７１０は、下にある層の頂部表面上に形成されたアルミニウムなどの、導電性メタライゼーション相互接続構造７０８及び７１２、並びに、タングステンなどのビア７０９を含み、個々の層のメタライゼーション特徴７０８、７１２から、上にあるメタライゼーション層への電気接続を提供する。基板７０２、電子構成要素７０１、第１の誘電体構造層７０４、及び上側のメタライゼーション構造７０６、７１０は、上側又は表面１０３を有するダイ１０１を形成する。頂部メタライゼーション層７１０は、最頂部アルミニウムビアなどの例示の導電性特徴７１４を含む。導電性特徴７１４は、最頂部のメタライゼーション層７１０の頂部におけるダイ１０１の上側１０３における側又は表面を含む。任意の数の導電性特徴７１４を設けることができる。導電性特徴７１４のうちの１つ又は複数が、ダイ１０１のメタライゼーション構造を介してトランジスタ７０１と電気的に結合される。
一例における上側ＩＬＤ誘電体層７１０は、１つ又は複数のパッシベーション層７１６（例えば、保護オーバーコート（ＰＯ）及び／又はパッシベーション層）、例えば、窒化シリコン（ＳｉＮ）、シリコンオキシナイトライド（ＳｉＯｘＮｙ）、又は二酸化シリコン（ＳｉＯ２）によって覆われる。一例において、１つ又は複数のパッシベーション層７１６が、導電性特徴７１４の一部を露出させて、特徴７１４の対応するコンタクト又は導電性特徴１０４への電気接続を可能にする、１つ又は複数の開口を含む。導電性特徴１０４は、メタライゼーション構造の第１の（例えば、上側の）側１０３から外方に（例えば、図７の負の「Ｚ」方向に沿って上方に）延在する。一例における導電性特徴１０４は、メタライゼーション構造の上側１０３から外方に延在する銅などの、導電性シード層を含む。一例において、導電性特徴１０４は導電性ピラーを含む。別の例において、導電性特徴１０４ははんだバンプである。図７における例示のダイ１０１は、ダイ１０１の第２の側１０５上に形成された底部導電性特徴７１８（図１では図示せず）も含む。
方法５００は、多層基板（例えば、上記の図１１０６）の作製又は提供を備える図５の５０８に続く。一例において、多層基板１０６は積層基板（例えば、図１～図４）である。別の例において、多層基板は、セラミック基板又は絶縁金属基板（例えば、後述の図１３）として５０８で作製される。図８は、図１～図４に関連して図示及び上述した多層積層基板１０６を作成する積層プロセス８００が実施される一例を示す。
方法５００は、多層基板上に１つ又は複数のダイを取り付ける、図５の５１０で継続する。図９は一例を示しており、フリップチップダイ取り付けはんだ付けプロセス９００が実施され、このプロセスにおいて、半導体ダイ１０１の第１の側１０３の導電性特徴１０４が、例示の多層積層基板１０６の第１の層１１０の導電性構造１１２、１１４及び１１６の第１のセットにはんだ付けされる。この例では、第１及び第２のダイ１０１及び１０２は、多層積層基板１０６の第１の側１０７上に同時又は個別に反転して配置され、デバイス１００は、導電性構造１１２、１１４及び１１６とのはんだ接合を形成するために、はんだバンプ１０４のはんだ材料をリフローするために加熱される。
図５の５１２において、この方法はさらに、導電性クリップを多層基板及び半導体ダイに取り付けることを含む。図１０は、導電性クリップ１０８の下側の第１の部分を第３の導電性構造１１６にはんだ付けする取り付けプロセス１０００が実施される一例を示す。一例において、取り付けプロセス１０００はまた、導電性クリップ１０８の上側の第２の部分を、第１の半導体ダイ１０１の第２の側１０５に（例えば、図７の底部導電性特徴７１８に）はんだ付けする。この例では、第１の半導体ダイ１０１の第２の側１０５への導電性クリップ１０８のはんだ付け取り付けは、導電性クリップ１０８を介した導電性構造１１６における接地ノードへの電気的ボディ接続を提供する。別の例において、クリップ取り付けプロセス１０００は、導電性クリップの第２の部分を第１の半導体ダイ１０１の第２の側１０５にエポキシ接着する。いずれの例においても、クリップは、第１及び第２の半導体ダイ１０１及び１０２の回路要素を保護するための接地されたシールドとして動作する。また、クリップ１０８を第１の半導体ダイ１０１の第２の側１０５に取り付けることにより、ダイ１０１からの熱を放散させる熱経路が提供される。前述したように、エンドユーザが、熱放出をさらに促進するために、ヒートシンクを導電性クリップ１０８の頂部側１０９に取り付けることができる。
図５の５１４において、方法５００はさらに、半導体ダイ１０１及び１０２と、導電性クリップ１０８の一部とをパッケージ構造内に封入することを含む。図１１は一例を示し、この例では、デバイス１００の上側構造をプラスチックモールド材料１４０に封入するモールディングプロセス１１００が実施される。この例では、モールディングプロセス１１００はまず、モールドパッケージ構造１４０に、導電性クリップ１０８の頂部側１０９より上にある上側又は頂部表面１４１を提供する。
図５の５１６において、例示の方法５００はさらに、クリップ１０８の一部を露出させることを含む。図１２は一例を示し、この例では、モールドパッケージ構造１４０の頂部表面の一部を除去して、導電性クリップ１０８の頂部側１０９の上側部分を露出させる材料除去プロセス１２００が実施される。
別の可能な例において、セラミックパッケージ構造（図示せず）を用いて、半導体ダイ１０１、１０２の全て又は一部、及び導電性クリップ１０８の少なくとも一部を封入することもできる。
図１３は、多層セラミック又は絶縁金属基板１３０６を有するフリップチップパッケージと、露出されたクリップとを含む、別の例のパッケージング電子デバイス１３００を示す。デバイス１３００は、上述したように、第１及び第２の半導体ダイ１０１、１０２と導電性クリップ１０８を含む。この例では、多層基板１３０６は、第１の側１０７、第２の側１４２、第１の層１３１０、第２の層１３２０、及び第３の層１３３０を含む。第１の層１３１０は、第１の層１３１０を介して第１の側１０７まで延在する第１の複数の導電性構造１３１２、１３１４、及び１３１６を含み、第２の層１３２０は、第２の層１３２０を介して第２の側１４２まで延在する第２の複数の導電性構造１３２２、１３２４、及び１３２６を含む。第３の層１３３０は、それぞれ、第１の層１３１０と第２の層１３２０との間で第３の層１３３０を介して延在する、導電性ビア１３３２、１３３４、及び１３３６を含む。第３の層１３００はまた、ビア１３３２、１３３４、及び１３３６を互いから分離する絶縁体構造１３３８を含む。この例における絶縁体構造１３３８は、セラミック材料１３３８を含む。
一例における第１の層１３００の導電性構造１３１２、１３１４及び１３１６は、ＤＢＣ（direct bonded copper）基板として作成され、第３の層１３００のセラミック絶縁体構造１３３８は誘電材料であり、ビア１３３２、１３３４及び１３３６は、第１の層１３１０と第２の層１３２０との間の電気的相互接続を提供する。この例ではさらに、パッケージ構造１４０は、半導体ダイ１０１と導電性クリップ１０８の上側部分とを封入するモールド材料を含む。この例におけるモールド材料１４０はまた、第１の層１３１０において、第１の複数の導電性構造１３１２、１３１４、及び／又は１３１６のうちの少なくとも幾つかを互いから分離する。また、図１３のモールド材料１４０は、パッケージ電子デバイス１３００の底部の第２の層１３２０において第２の複数の導電性構造１３２２、１３２４、及び１３２６の少なくとも一部を分離する。
記載されたパッケージング解決策は、リードフレーム設計の能力を超える複雑な信号配路を可能とするシンプルで低コストの実装により、良好な熱的及び電気的性能を促進する。露出されたクリップは、周囲又は取り付けられたヒートシンクへの熱放出を促進し、接地又はその他の基準電圧への接続を可能にする。多層基板により、埋め込みダイパッケージングの付加コスト及び複雑さなしに、ワイヤボンドパッケージの寄生インダクタンスの問題が回避される。また、多層基板は、リードフレームよりも複雑な配線を可能にする。例示の応用例には、ＨＥＭＴデバイス（例えば、ＧａＮ又はＳｉＣトランジスタ等）を有する電力回路が含まれ、単一パッケージングデバイス内に複数のダイを収容し得る。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (20)

  1. パッケージされた電子デバイスであって、
    多層基板であって、第１の側と、第２の側と、第１の層であって、前記第１の層を介して前記第１の側まで延在する第１の複数の導電性構造を有する、前記第１の層と、第２の層であって、前記第２の層を介して前記第２の側まで延在する第２の複数の導電性構造を有する、前記第２の層とを含む、前記多層基板と、
    第１の半導体ダイであって、電子構成要素と、前記電子構成要素の端子に電気的に接続される第１の複数の導電性特徴とを含み、前記第１の複数の導電性特徴が、前記第１の半導体ダイの第１の側から外方に延在し、前記第１の複数の導電性構造の第１のセットに接続される、前記第１の半導体ダイと、
    第２の半導体ダイであって、前記第２の半導体ダイの第１の側から外方に延在する第２の複数の導電性特徴を含み、前記第２の複数の導電性特徴が前記第１の複数の導電性構造の第２のセットに接続される、前記第２の半導体ダイと、
    前記第１の複数の導電性構造の第２のセットの１つの導電性構造と、前記第１の半導体ダイの第２の側とに接続される導電性クリップであって、前記第２の半導体ダイの上に延在して前記第２の半導体ダイから物理的に分離される、前記導電性クリップと、
    前記第１及び第２の半導体ダイと前記導電性クリップの一部とを封入するパッケージ構造と、
    を含む、パッケージされた電子デバイス。
  2. 請求項１に記載のパッケージされた電子デバイスであって、
    前記第１の複数の導電性構造が、前記第１の半導体ダイの第１の複数の導電性特徴の１つの導電性特徴に接続される第１の導電性構造と、前記第１の半導体ダイの第１の複数の導電性特徴の別の導電性特徴に接続される第２の導電性構造と、前記導電性クリップの第１の部分に接続される第３の導電性構造とを含み、
    前記第２の複数の導電性構造が、前記多層基板内で前記第１の導電性構造に電気的に接続される第４の導電性構造と、前記多層基板内で前記第３の導電性構造に電気的に接続される第５の導電性構造とを含む、パッケージされた電子デバイス。
  3. 請求項２に記載のパッケージされた電子デバイスであって、
    前記第１の半導体ダイの電子構成要素がトランジスタであり、
    前記第１の半導体ダイの第１の複数の導電性特徴の１つの導電性特徴が、前記トランジスタのドレイン端子に電気的に接続され、
    前記第１の半導体ダイの第１の複数の導電性特徴の別の導電性特徴が、前記トランジスタのソース端子に電気的に接続される、パッケージされた電子デバイス。
  4. 請求項２に記載のパッケージされた電子デバイスであって、
    前記第２の複数の導電性構造が、前記多層基板内で前記第３の導電性構造に電気的に接続される第６の導電性構造を更に含む、パッケージされた電子デバイス。
  5. 請求項２に記載のパッケージされた電子デバイスであって、
    前記多層基板が、前記第１の層と前記第２の層との間に配置される第３の層であって、前記第１の複数の導電性構造の一部を前記第２の複数の導電性構造の一部に個々に接続するために前記第１の層と前記第２の層との間に延在する導電性ビアと、前記導電性ビアの少なくとも一部を互いから分離する絶縁体構造とを含む、前記第３の層を更に含む、パッケージされた電子デバイス。
  6. 請求項５に記載のパッケージされた電子デバイスであって、
    前記第３の層の絶縁体構造が、積層ビルドアップ材料を含む、パッケージされた電子デバイス。
  7. 請求項５に記載のパッケージされた電子デバイスであって、
    前記第３の層の絶縁体構造が、セラミック材料を含む、パッケージされた電子デバイス。
  8. 請求項７に記載のパッケージされた電子デバイスであって、
    前記パッケージ構造が、前記第１及び第２の半導体ダイと前記導電性クリップの一部とを封入するモールド材料を含み、
    前記パッケージ構造のモールド材料が、前記第１の層において前記第１の複数の導電性構造の少なくとも一部を互いから分離し、
    前記パッケージ構造のモールド材料が、前記第２の層において前記第２の複数の導電性構造の少なくとも一部を分離する、パッケージされた電子デバイス。
  9. 請求項５に記載のパッケージされた電子デバイスであって、
    前記導電性クリップが、前記第１の複数の導電性構造の１つの導電性構造にはんだ付けされ、前記導電性クリップが、前記第１の半導体ダイの第２の側にはんだ付けされる、パッケージされた電子デバイス。
  10. 請求項２に記載のパッケージされた電子デバイスであって、
    前記多層基板が、前記第１の層と前記第２の層との間に配置される第３の層であって、前記第１の層と前記第２の層との間に延在する導電性ビアと、前記導電性ビアの少なくとも一部を互いから分離する絶縁体構造とを含む、前記第３の層を更に含む、パッケージされた電子デバイス。
  11. 請求項１０に記載のパッケージされた電子デバイスであって、
    前記第３の層の絶縁体構造が、積層ビルドアップ材料を含む、パッケージされた電子デバイス。
  12. 請求項１０に記載のパッケージされた電子デバイスであって、
    前記第３の層の絶縁体構造が、セラミック材料を含む、パッケージされた電子デバイス。
  13. 請求項１２に記載のパッケージされた電子デバイスであって、
    前記パッケージ構造が、前記第１及び第２の半導体ダイと前記導電性クリップの一部とを封入するモールド材料を含み、
    前記パッケージ構造のモールド材料が、前記第１の層において前記第１の複数の導電性構造の少なくとも一部を互いから分離し、
    前記パッケージ構造のモールド材料が、前記第２の層において前記第２の複数の導電性構造の少なくとも一部を分離する、パッケージされた電子デバイス。
  14. 請求項１に記載のパッケージされた電子デバイスであって、
    前記導電性クリップが、前記第１の複数の導電性構造の１つの導電性構造にはんだ付けされ、前記導電性クリップが、前記第１の半導体ダイの第２の側にはんだ付けされる、パッケージされた電子デバイス。
  15. 請求項１に記載のパッケージされた電子デバイスであって、
    前記第２の半導体ダイが、前記導電性クリップの下に少なくとも部分的に位置する、パッケージされた電子デバイス。
  16. 電子デバイスであって、
    多層基板であって、第１の複数の導電性構造を含む第１の層と、第２の複数の導電性構造を含む第２の層と、前記第１の層と前記第２の層との間に配置される第３の層であって、前記第１の層と前記第２の層との間に延在して前記第１の複数の導電性構造の一部を前記第２の複数の導電性構造の一部と個別に接続するための導電性ビアと、前記導電性ビアの少なくとも一部を互いから分離する絶縁体構造とを含む、前記第３の層とを含む、前記多層基板と、
    第１の半導体ダイであって、電子構成要素と、前記電子構成要素の端子に電気的に接続される第１の複数の導電性特徴とを含み、前記第１の複数の導電性特徴が前記第１の複数の導電性構造の第１のセットにはんだ付けされる、前記第１の半導体ダイと、
    前記第１の複数の導電性構造の第２のセットに接続される第２の複数の導電性特徴を含む第２の半導体ダイと、
    前記第１の複数の導電性構造の第２のセットの１つの導電性構造と前記第１の半導体ダイの第２の側とに接続される導電性クリップであって、前記第２の半導体ダイの上に延在して前記第２の半導体ダイから物理的に分離される、前記導電性クリップと、
    を含む、電子デバイス。
  17. 請求項１６に記載の電子デバイスであって、
    前記第３の層の絶縁体構造が、積層ビルドアップ材料を含む、電子デバイス。
  18. 請求項１６に記載の電子デバイスであって、
    前記第３の層の絶縁体構造が、セラミック材料を含む、電子デバイス。
  19. 電子デバイスを作製する方法であって、
    第１の半導体ダイの第１の側の導電性特徴を多層基板の第１の層の導電性構造の第１のセットにはんだ付けすること、
    第２の半導体ダイの第１の側の導電性特徴を前記多層基板の第１の層の導電性構造の第２のセットにはんだ付けすることと、
    前記多層基板に導電性クリップを取り付けることであって、
    前記導電性クリップの第１の部分を前記第１の層の導電性構造の第２のセットの導電性構造にはんだ付けすることと、
    前記導電性クリップの第２の部分を前記第１の半導体ダイの第２の側に取り付けることであって、前記導電性クリップが前記第２の半導体ダイの上に延在して前記第２の半導体ダイから物理的に分離される、前記取付けることと、
    を含む、前記導電性クリップを取り付けることと、
    前記第１及び第２の半導体ダイと前記導電性クリップの一部とをパッケージ構造内に封入することと、
    を含む、方法。
  20. 請求項１９記載の方法であって、
    前記パッケージ構造が、エポキシモールド材料を含む、方法。
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