JP7612323B2

JP7612323B2 - マルチ出力ゲートドライバシステムにおいて静的にゲートをクランプする方法

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Publication number: JP7612323B2
Application number: JP2019191728A
Authority: JP
Inventors: ファッブロシモーネ; フランクヴォルフガング; ノアリングカール
Original assignee: Infineon Technologies Austria AG
Current assignee: Infineon Technologies Austria AG
Priority date: 2018-10-22
Filing date: 2019-10-21
Publication date: 2025-01-14
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Description

本発明は、一般に、マルチ出力ゲートドライバシステムにおいて静的にゲートをクランプするシステムおよび方法に関する。

ゲートドライバは、電力増幅器であって、付加的な回路、例えばレベルシフタも含むことができる。ゲートドライバは、関連するコントローラＩＣから低電力の入力信号を受け取り、ハイパワートランジスタ、例えば絶縁ゲートバイポーラトランジスタ（“ＩＧＢＴ”）またはパワー金属酸化物半導体電界効果トランジスタ（“ＭＯＳＦＥＴ”）のゲートに対する高電流の駆動入力信号を形成する。典型的には、ゲートドライバの単一の出力端が、パワートランジスタの単一のゲートノードの駆動に用いられる。時に応じて、２つの出力端が、ハイサイドのパワートランジスタおよびローサイドのパワートランジスタの駆動に使用されることもある。ゲートドライバは、クランプ機能を提供するための１つもしくは複数の専用の出力端を有することができる。

マルチ出力ゲートドライバシステムは、ゲートノードを有するパワーデバイスと、入力端およびゲートノードに結合された出力端を有する第１のドライバと、入力端およびゲートノードに結合された出力端を有する第２のドライバと、第２のドライバの出力端に結合された第１の入力端、第１の基準電圧に結合された第２の入力端および出力端を有する第１の比較器と、第２のドライバの出力端に結合された第１の入力端、第２の基準電圧に結合された第２の入力端および出力端を有する第２の比較器と、制御信号を受信する入力端、第１のドライバの入力端に結合された第１の出力端および第２のドライバの入力端に結合された第２の出力端を有する論理回路と、を含む。

本発明およびその利点のより完全な理解のため、添付の図を参照しつつ、これに即して以下の説明を行う。

ＯＮ状態およびＯＦＦ状態の動作条件に関連する電圧比較器を含むマルチ出力ゲートドライバシステムの一実施形態の概略図、ならびにゲートドライバシステムで使用されるゲート抵抗の代替構成の概略図である。図１Ａのマルチ出力ゲートドライバシステムに関連する論理テーブルである。第２の出力端をクランプのみに用いる、マルチ出力ゲートドライバシステムの別の実施形態の概略図である。図２Ａのマルチ出力ゲートドライバシステムに関連する論理テーブルである。第２の出力端をＯＦＦ状態中のソースおよびクランプに用いる、マルチ出力ゲートドライバシステムの別の実施形態の概略図である。図３Ａのマルチ出力ゲートドライバシステムに関連する論理テーブルである。図１から図３に示したマルチ出力ゲートドライバシステムに関連する時間図である。パワーデバイスのゲート抵抗の規定値に対するターンオン動作条件およびターンオフ動作条件でのコレクタ電流の関数としての、パワーデバイスのコレクタ電圧の変化量対時間（ｄｖ／ｄｔ）のグラフである。それぞれ電流をシンク可能およびソース可能な２つの出力端を有するマルチ出力ゲートドライバ集積回路（ＩＣ）を含む、マルチ出力ゲートドライバシステムの一実施形態の概略図である。図６に示したものに類似しているが、ターンオフ条件中に第２の出力端の不活動化を生じさせるための直列ダイオードを含む、マルチ出力ゲートドライバシステムの一実施形態の概略図である。一実施形態による、規定されたｄｖ／ｄｔ目標値でのパワーデバイスの駆動のためにマルチ出力ゲートドライバＩＣで使用される制御スキーマの図である。図６のマルチ出力ゲートドライバシステムに関連する論理テーブルである。図９に示したテーブルに対応する時間図である。入力端に印加される論理条件に応じて、ゲートドライバＩＣの第２の出力端が予め設定されたもしくはプログラミング可能な遅延量を用いて切り替え可能であるかまたは第１の出力端に対して対抗的に切り替え可能である、マルチ出力ゲートドライバシステムの概略図である。ゲートドライバＩＣの第２の出力端がパワーデバイスのゲートの電圧レベルの検出のための比較器を用いて動作可能である、マルチ出力ゲートドライバシステムの概略図である。それぞれ単一の出力端を有する３個以上のドライバを示した、マルチ出力ゲートドライバシステムの概略図である。それぞれ別個のシンク出力端とソース出力端とを有する３個以上のドライバを示した、マルチ出力ゲートドライバシステムの概略図である。

実施形態によれば、ゲートドライバは、１つの動作モードにおいて、双方ともにゲート電圧を駆動されるパワートランジスタに印加する２つ以上の独立もしくは非独立の制御可能出力端を有することができる。出力端のそれぞれは、ターンオンおよびターンオフに対して独立に使用されるゲート抵抗を有することができる。個々の出力端は、専用の負荷条件または温度条件または他の動作条件に応じて活動化可能である。活動化される出力端（並列切り替え）が多くなるにつれ、駆動されるパワートランジスタ（時に応じて「スイッチ」または「デバイス」とも称される）はより高速に切り替え可能となる。その結果、当該ゲートドライバおよび当該スイッチを含む相応のコンバータまたはインバータの切替速度も増大可能である。切替損失とＥＭＩまたは安全動作領域との間の良好なトレードオフも達成可能である。

デュアル出力ゲートドライバで、２つの出力端のうち一方のみが動作する場合、他方の出力端は高インピーダンス状態に維持可能である。しかし、第２の出力端の高インピーダンス動作は、パワートランジスタに関する２つの欠点、すなわち
１．パワートランジスタが、ＯＦＦ状態におけるｄｖ／ｄｔイベント中、寄生ターンオンにより敏感となること、
２．ＯＮ状態におけるハイサイドクランプの強度が比較的弱いこと、
を有する。

ゆえに、マルチ出力ゲートドライバシステムの実施形態によれば、第２の出力端が、負のゲート電圧へのクランプを行うＯＦＦ状態と正のゲート電圧へのクランプを行うＯＮ状態との双方を支援する。クランプとは、関連するドライバ段、回路または１つもしくは複数の出力ＦＥＴの活動化をいう。クランプハイとは、関連するドライバのソース段を活動化することをいう。クランプローとは、関連するドライバのシンク段を活動化することをいう。

マルチ出力ゲートドライバシステムは、駆動されるトランジスタの電流および電圧の切替過渡特性が経過した時点のレベルに第１の出力端のゲート電圧が達すると直ちに、第１の出力端の状態を第２の出力端へ複製する。当該機能は、例えば、後に詳述する、瞬時ゲート電圧を監視する電圧比較器によって構成可能である。パワートランジスタのゲート電圧がパワートランジスタのゲート‐エミッタ閾値またはゲート‐ソース閾値よりも低い場合、ゲートは負のゲート電圧へクランプ可能である。同様に、ゲート電圧が正のレールに近い場合、ゲートは正のレール電圧へクランプ可能である。ただし、第２の出力端は、ゲート電圧が変化するたびに不活動状態となる。

図１Ａには、マルチ出力ゲートドライバシステム１００の概略図が示されており、当該システム１００は、ゲートノードを有するパワーデバイス１０８と、入力端およびゲートノードに結合された出力端ＯＵＴ１を有する第１のドライバ１０４と、入力端およびゲートノードに結合された出力端ＯＵＴ２を有する第２のドライバ１０２と、第２のドライバ１０２の出力端に結合された正の入力端、第１の基準電圧ＶＯＮに結合された負の入力端および出力端を有する第１の比較器ＣＰ１と、第２のドライバ１０２の出力端に結合された負の入力端、第２の基準電圧ＶＯＦＦに結合された正の入力端および出力端を有する第２の比較器ＣＰ２と、パワーデバイスのオンオフ切り替えのための制御信号を受信する第１の入力端、第１の比較器ＣＰ１の出力端および第２の比較器ＣＰ２の出力端に結合された第２の入力端、第１のドライバ１０４の入力端に結合された第１の出力端１１２ならびに第２のドライバ１０２の入力端に結合された第２の出力端１１０を有する論理回路１０６と、を含む。図１Ａでは、論理回路１０６は、ハードウェアまたはソフトウェアとして構成可能である。少なくとも２つの入力信号、すなわちパワーデバイス１０８の状態を変更するオン‐オフ信号と、比較器ＣＰ１，ＣＰ２の出力端に関連する信号と、が論理回路１０６によって受信される。論理回路１０６が使用する論理関数に依存して、例えば使用される出力端の数に応じた“ｎ”ビット幅の入力バスを構成することができる。例えば、図１Ａの実施形態では、入力バスの２ビット幅が、２つの異なる入力信号に対応して使用可能である。論理回路１０６およびマルチ出力ゲートドライバシステム１００全体の動作を以下に詳述する。

ゲートドライバ１０２，１０４、比較器ＣＰ１，ＣＰ２および論理回路１０６を含むゲートドライバ回路１１６は、他の回路、例えばマイクロプロセッサならびに一実施形態での他の回路を含む単一の集積回路として構成可能である。他の実施形態では、離散的な要素もしくは複数の集積回路またはこれらの組み合わせも使用可能である。

図１Ａでは、２つのゲート抵抗Ｒｇ１，Ｒｇ２が使用されている。ゲート抵抗Ｒｇ１は、ドライバ１０４の出力端とパワーデバイス１０８のゲートノードとの間に結合されている。ゲート抵抗Ｒｇ２は、ドライバ１０２の出力端とパワーデバイス１０８のゲートノードとの間に結合されている。同じ値もしくは異なる値を有する個別の抵抗素子を、ゲート抵抗Ｒｇ１，Ｒｇ２に対して使用可能である。なお、代替の並列抵抗回路１１４も、種々の動作モードの適合化のために使用可能である。並列抵抗回路１１４では、第１の抵抗ＲｇｏｆｆにダイオードＤが直列に組み合わされることが示されている。第１の抵抗およびダイオードは、第２の抵抗Ｒｇｏｎに対して並列に配置されている。並列抵抗回路１１４内の第１の抵抗および第２の抵抗は、一実施形態では、異なる値を有しうる。当該ケースでは、並列抵抗回路１１４は、パワーデバイス１０８のゲートからの電流がシンクするまたはソースする際に、異なる値を有する。ダイオードＤは、（抵抗Ｒｇｏｎに接続された）ソース電流に対する個別の端子と（抵抗Ｒｇｏｆｆに接続された）シンク電流に対する個別の端子とを有する実施形態が使用される場合、省略可能である。こうした実施形態は図１４に示されている。

各比較器ＣＰ１，ＣＰ２の入力端および／または出力端のフィルタは任意である。適切なフィルタ配置は例えば図１３，図１４に示されており、後に詳述する。

動作中、制御設定に依存して、第２の出力端ＯＵＴ２がゲート電圧の測定入力端として用いられる。これは、ＯＵＴ２が不活動状態（高インピーダンス）に維持される、ＯＵＴ１の過渡特性の後、適切な時間インターバル中に可能である。ターンオフ過渡特性のケースでは、ＯＵＴ２は、ゲート電圧がＣＰ２の比較器閾値（Ｖ_ＯＦＦ）を下回ると直ちに活動化される。ターンオン閾値のケースでは、ＯＵＴ２は、ゲート電圧がＣＰ１の比較器閾値（Ｖ_ＯＮ）を上回ると直ちに活動化される。全体的により低いゲート抵抗を得るべく、２つの出力端（ＯＵＴ１，ＯＵＴ２）がともに切り替えられるように制御が変更される場合、基本的に、２つのドライバ段のケースでは、監視を行う比較器は必要ない。２つの比較器ＣＰ１，ＣＰ２を用いない代替実施形態については、後に詳述する。ここでの実施形態では、測定は第２の出力端ＯＵＴ２で行うことができる。３個以上のドライバ段が並列に使用される場合、測定は、他方の出力端（図１Ａには示されていない）と共に能動的な切り替えを行った出力端で行わなければならない。代替的に、別個の測定ピンも使用可能である。

図１Ａに示したマルチ出力ゲートドライバシステム１００の抵抗および電圧の範囲は、特定の用途に適合するように変化可能である。

図１Ｂは、１２個の論理状態を含む、図１Ａの回路実施形態に対応する論理テーブルであり、ここでは、個々のＩＮ，ＩＮＦ，ＯＵＴ１，ＯＵＴ２の論理状態が規定されている。付加的に、図１Ａの回路実施形態の出力インピーダンスおよび動作状態も示されている。

図１Ｂ，図２Ｂ，図３Ｂに関して、論理テーブル内のアスタリスクは任意の論理状態をいい、代替的に出力端ＯＵＴ２はＨｉＺ（高インピーダンス状態）に留まりうる。

クランプ機能に関して、ＯＵＴ２の電圧がＯＵＴ１の電圧に近いレベルに達するまで、ＯＵＴ２出力端は、ＯＮ状態またはＯＦＦ状態に達しない。

図２Ａは、第２の出力端ＯＵＴ２をゲートクランプとしてのみ用いる、マルチ出力ゲートドライバシステム２００の別の実施形態の概略図である。ゲートドライバシステム２００では、第１の出力端ＯＵＴ１がＯＮ状態またはＯＦＦ状態のいずれかである定常状態に達した場合にのみ、第２の出力端ＯＵＴ２が活動化される。したがって、第２のゲート抵抗は、ゲートドライバシステム２００では必要ない。それ以外は、図２Ａに示した番号付きの要素の全てが上述されている。

図２Ｂは、１２個の論理状態を含む、図２Ａの回路実施形態に対応する論理テーブルであり、ここでは、個々のＩＮ，ＩＮＦ，ＯＵＴ１，ＯＵＴ２の論理状態が規定されている。付加的に、図２Ａの回路実施形態に対する出力インピーダンスおよび動作状態も示されている。

図３Ａは、ＯＵＴ１に対して並列の抵抗Ｒｇ２を介して第２の出力端ＯＵＴ２をゲート電流のソースに使用可能な、マルチ出力ゲートドライバシステム３００の別の実施形態の概略図である。付加的に、第２の出力端ＯＵＴ２は、ＯＦＦ状態中、アクティブミラークランプピンとして使用可能である。もちろん、アクティブミラークランプの性能は、Ｒｇ２に対して並列の任意のダイオードによって低減されてしまうこともある。ダイオードは、ゲートドライバシステム３００の抵抗Ｒｇ２に対して並列に示されている。それ以外は、図３Ａに示した番号付きの要素の全てが上述されている。

図３Ｂは、１２個の論理状態を含む、図３Ａの回路実施形態に対応する論理テーブルであり、ここでは、個々のＩＮ，ＩＮＦ，ＯＵＴ１，ＯＵＴ２の論理状態が規定されている。付加的に、図３Ａの回路実施形態に対する出力インピーダンスおよび動作状態（ならびに関連する制御設定）も示されている。

図４に示した可能な時間図４００は、ゲート電圧を監視する２つの比較器を用いた図１Ａから図３Ａの実施形態により得られ、ここでは、全体時間図４０４および拡大時間図４０２，４０６によって、さらに、比較器の動作の詳細および任意の安全時間遅延が示されている。一方の比較器または他方の比較器のいずれかが、ゲート電圧が各閾値電圧に達したこと（期間ｔ_ＴＤＯＮまたはｔ_{ＴＤＯＦＦ}がかかりうる）を検出した後、安全遅延ｔ_{ｄｃｌａｍｐＨ}またはＴ_{ｄｃｌａｍｐＬ}は、いずれかの比較器の決定が第２の出力端ＯＵＴ２の活動化を判別する論理回路に送信される前に、終了する。

時間図４０４には、双方の出力端（ＯＵＴ１，ＯＵＴ２）がＯＦＦ状態にあるとき、第１の出力端ＯＵＴ１のみがＯＮ状態にあるとき、双方の出力端（ＯＵＴ１，ＯＵＴ２）がＯＮ状態にあるとき、第１の出力端ＯＵＴ１のみがＯＦＦ状態にあり、その後双方の出力端（ＯＵＴ１，ＯＵＴ２）が再びＯＦＦ状態となるとき、という切り替えシーケンスの全体が示されている。時間図４０４の例では、制御設定が当該シーケンスを判別することが仮定されている。制御設定により、比較器の決定に依存してまたはこれから独立に、ＯＵＴ１，ＯＵＴ２のどの遷移が行われるべきかが判別される。

時間図４０６には、さらに、ＯＵＴ１，ＯＵＴ２の波形を有するターンオンシーケンスの詳細と、比較器ＣＰ１からの出力信号（ＯＵＴ＿ＣＰ１および任意に遅延したＯＵＴ＿ＣＰ１＿ＤＥＬ）とが示されている。差電圧Ｖ_ＯＮは、ＯＮ状態中の最終ゲート電圧と比較器ＣＰ１のトリガ閾値との間の差を表す。

時間図４０２にはさらに、ＯＵＴ１，ＯＵＴ２の波形と、比較器ＣＰ１からの出力信号（ＯＵＴ＿ＣＰ１および任意に遅延したＯＵＴ＿ＣＰ１＿ＤＥＬ）と、を含む、ターンオフシーケンスの詳細が示されている。差電圧Ｖ_ＯＦＦは、ＯＦＦ状態中の最終ゲート電圧と比較器ＣＰ２のトリガ閾値との間の差を表す。代替的に、差電圧Ｖ_ＯＦＦは、グラウンド（０Ｖ）と比較器ＣＰ２のトリガ閾値との間の差を表すこともできる。

システム関連条件に応じて、第２の出力端ＯＵＴ２は、比較器と任意の付加的な遅延とに依存してＯＵＴ１により切り替え可能であるか、またはＯＵＴ１に対して対抗的に切り替え可能であり、これにより図４に示した例としての時間図４００とは異なる時間図が生じている。

まとめると、図１から図３に示したマルチ出力ゲートドライバシステムの実施形態は、パワーデバイスのゲート電圧の改善されたＯＦＦ状態およびＯＮ状態のクランプを提供する。つまり、こうして、より厳密なゲート制御が支援され、寄生効果への敏感性が低減される。したがって、不活動状態の全ての出力端（デュアル出力の実施形態では１つ、またはマルチ出力の実施形態ではそれ以上）を、正のレール（ＯＮ状態）または負のレール（ＯＦＦ状態）へのゲートクランプに使用することができる。

ゲートを駆動する所定の抵抗Ｒｇにより、パワートランジスタ、特にＩＧＢＴのドレイン／コレクタ電圧の変化率は、当該パワートランジスタがターンオンされたかまたはターンオフされたかに応じ、コレクタ電流の増大に対して反対の挙動を示す。ターンオン時には、ドレイン／コレクタｄｖ／ｄｔはコレクタ電流の増大につれて低下し、ターンオフ時には、ドレイン／コレクタｄｖ／ｄｔはコレクタ電流の増大につれて図５に示したように増大し、このことについては後に詳述する。例えば、グラフ５００には、ターンオンモード５０２中のコレクタ電圧のｄｖ／ｄｔおよびターンオフモード５０４中のコレクタ電圧のｄｖ／ｄｔが示されている。ｄｖ／ｄｔは、高ｄｖ／ｄｔ動作モードの領域および低ｄｖ／ｄｔ動作モード領域の双方の動作モードで示されていることに注意されたい。

当該切り替え挙動により、各用途において、特に最大許容ドレイン／コレクタｄｖ／ｄｔが規定された駆動システムにおいて、きわめて高いドレイン／コレクタｄｖ／ｄｔ値が得られる。一実施例によれば、２つの独立した出力端を有しかつ図６に示したような高いコレクタ電流で双方の出力端が並列に動作するゲート駆動回路が使用され、このことについては後に詳述するが、軽負荷時には、一方のドライバ出力端のみが使用され、他方の出力端はトライステートで維持される。

より一定のドレイン／コレクタｄｖ／ｄｔを達成するために、増大する負荷電流でのターンオン時には、低下するゲート抵抗Ｒｇが選択的にドレイン／コレクタｄｖ／ｄｔの増大に用いられ、一方、低下する負荷電流でのターンオフ時には、低下するゲート抵抗Ｒｇが選択的にドレイン／コレクタｄｖ／ｄｔの増大に用いられる。

図６には、ゲートノードを有するパワーデバイス１０８と、入力端およびゲートノードに結合された出力端ＯＵＴ１を有する第１のドライバ１０４と、入力端およびゲートノードに結合された出力端ＯＵＴ２を有する第２のドライバ１０２と、制御信号（オン‐オフ）を受信する入力端、第１のドライバ１０４の入力端に結合された第１の出力端１１２および第２のドライバ１０２の入力端に結合された第２の出力端１１０を有する論理回路１０６と、を含む、マルチ出力ゲートドライバシステム６００の概略図６００が示されている。

高いドレイン／コレクタ電流でのゲート抵抗
Ｒｇｆ^＊＜ＲｇここでＲｇｆ^＊＝Ｒｇ｜｜Ｒｇｆ
を設定することにより、ドレイン／コレクタｄｖ／ｄｔは、ＥＭＩのためのｄｖ／ｄｔレベルを維持しながら、負荷範囲を通して低い切替損失を維持しつつ、低いドレイン／コレクタ電流においてゲート抵抗Ｒｇで得られる値にきわめて近い値に設定可能である。

このことは、有効ゲート抵抗が、図６に示したゲートドライバシステム６００によって構成される、
Ｒｇｆ^＊＝Ｒｇ｜｜Ｒｇｆ
となるように、第２のゲート駆動チャネルを活動化することによって実現可能である。ただし、高いドレイン／コレクタ電流に対する出力端ＯＵＴ２のイネーブルによらないかぎり、パワートランジスタ１０８のターンオンおよびターンオフ双方に対するより低い有効ゲート抵抗をつねに設定することはできない。特に、ターンオフ時には、高いコレクタ電流での第２のゲート駆動チャネルＯＵＴ２の活動化は、むしろより高い、したがって望ましくないドレイン／コレクタｄｖ／ｄｔを生じさせる。高い負荷電流では、パワートランジスタ１０８のターンオン中のみドレイン／コレクタでのｄｖ／ｄｔ最大値を増大すべく、より低いゲート抵抗が有益である。

よって、ターンオンフェーズおよびターンオフフェーズの双方に対して第２の出力端ＯＵＴ２が高いコレクタ電流の動作中活動化される制御ストラテジは、有効に使用できない。

ドレイン／コレクタｄｖ／ｄｔの制限における最大の利益を得るためには、実施形態により、ターンオン時により低いゲート抵抗、ターンオフ時により高いゲート抵抗となるよう、ターンオンフェーズとターンオフフェーズとが分離され、対抗的に操作される。低ｄｖ／ｄｔ動作モードおよび高ｄｖ／ｄｔ動作モードが導入され、このことは例えば図８に関連して後にさらに詳述する。

図７には、ダイオードＤが第２のゲート抵抗Ｒｇｆに直列接続されている、マルチ出力ゲートドライバシステムの代替実施形態の概略図７００が示されている。当該実施形態は、ダイオードＤの追加を除き、図６に示した実施形態と同じである。図７に示した他の全ての要素は、図６に即して上で既に同定および説明されている。

このように、高いドレイン／コレクタ電流の動作中の第２の出力端ＯＵＴ２のシンク機能の不活動化は、図７に示したように直列ダイオードＤをゲート抵抗Ｒｇｆに追加することによって実現可能である。ダイオードＤを設けることで、ターンオフ中は端子ＯＵＴ２への電流の流れが抑制されるが、ターンオン中の電流の流れは可能となる。

さらなる実施形態では、各ドライバ１０２，１０４が独立に制御可能である。ただし、完全な独立制御は、システムソリューション全体をより複雑化する。

実施形態によれば、出力端ＯＵＴ１，ＯＵＴ２に対するゲートドライバＩＣそのものでの制御スキーマは、入力制御信号に基づく。一定のｄｖ／ｄｔを維持するための制御スキーマは、図８のグラフ８００に示した規則にしたがう。第１のターンオンモード８０２中は、一方のゲート抵抗およびドライバのみが所望される。第２のターンオンモード８０４中は、双方のゲート抵抗およびドライバが所望される。逆に、第１のターンオフモード８０６中は、双方のゲート抵抗およびドライバが所望される。第２のターンオフモード８０８中は、一方のゲート抵抗およびドライバのみが所望される。

論理回路１０６に対する技術的構成は、２つの制御信号（ＩＮ，ＩＮＦ）に基づいて出力端ＯＵＴ１および／またはＯＵＴ２を活動化する単純論理回路である。論理回路１０６は、ハードウェア論理ゲートによって、または所望のソフトウェアとして構成可能である。論理回路１０６の入力端と出力端との関係を表す論理テーブルの一例が図９のテーブル９００に示されている。付加的に、図６の回路実施形態に対する出力インピーダンスおよび動作状態も示されている。

第１の論理状態中は、ＩＮ入力端およびＩＮＦ入力端の双方がローであり、出力端ＯＵＴ１，ＯＵＴ２もローである。アスタリスクにより、ＯＵＴ２出力端の任意の論理状態が示されており、所望の場合にはＯＵＴ２出力端はＨｉＺ（高インピーダンス状態）に留まりうる点に注意されたい。ＯＵＴ２に対する当該任意の論理状態は、テーブル９００に示した論理状態１，３，４，６，７，８，１０，１１に属する。ＯＵＴ１，ＯＵＴ２の出力インピーダンスはＯＦＦである。

第２の論理状態中は、ＩＮ入力端がローからハイへ遷移し、ＩＮＦ入力端がローであり、ＯＵＴ１がローからハイへ遷移し、ＯＵＴ２出力端がローからＨｉＺへ遷移する。ＯＵＴ１の出力インピーダンスはＲｇであり、ＯＵＴ２の出力インピーダンスはＨｉＺである。

第３の論理状態中は、ＩＮ入力端がローであり、ＩＮＦ入力端がローからハイへ遷移し、出力端ＯＵＴ１およびＯＵＴ２が論理ロー状態へ戻る。ＯＵＴ１，ＯＵＴ２の出力インピーダンスはＯＦＦである。

第４の論理状態中は、ＩＮ入力端がハイであり、ＩＮＦ入力端がローである。出力端ＯＵＴ１およびＯＵＴ２は双方ともハイであるが、ＯＵＴ２は上で指摘したように高インピーダンス状態に留まりうる。ＯＵＴ１，ＯＵＴ２の出力インピーダンスはＯＮである。

第５の論理状態中は、ＩＮ入力端が論理ハイから論理ローへ遷移し、ＩＮＦ入力端がローである。出力端ＯＵＴ１およびＯＵＴ２は双方とも論理ハイから論理ローへ遷移する。ＯＵＴ１，ＯＵＴ２の出力インピーダンスは、ＲｇおよびＲｇｆの並列組み合わせである。

第６の論理状態中は、ＩＮ入力端がハイであり、ＩＮＦ入力端が論理ローから論理ハイへ遷移する。出力端ＯＵＴ１およびＯＵＴ２は双方ともハイである。ＯＵＴ１，ＯＵＴ２の出力インピーダンスはＯＮである。

第７の論理状態中は、ＩＮ入力端がローであり、ＩＮＦ入力端がハイである。ＯＵＴ１出力端はローであり、ＯＵＴ２出力端はローまたは高インピーダンス状態である。ＯＵＴ１，ＯＵＴ２の出力インピーダンスはＯＦＦである。ＯＵＴ１，ＯＵＴ２の出力インピーダンスはＯＦＦである。

第８の論理状態中は、ＩＮ入力端がローであり、ＩＮＦ入力端が論理ハイから論理ローへ遷移する。ＯＵＴ１出力端はローであり、ＯＵＴ２出力端はローまたは高インピーダンス状態である。ＯＵＴ１，ＯＵＴ２の出力インピーダンスはＯＦＦである。

第９の論理状態中は、ＩＮ入力端が論理ローから論理ハイへ遷移し、ＩＮＦ入力端がハイである。出力端ＯＵＴ１，ＯＵＴ２は双方とも論理ローから論理ハイへ遷移する。ＯＵＴ１，ＯＵＴ２の出力インピーダンスは、ＲｇおよびＲｇｆの組み合わせである。

第１０の論理状態中は、全入力端および全出力端が論理ハイである。代替的に、ＯＵＴ２出力端を高インピーダンス状態に維持することもできる。ＯＵＴ１，ＯＵＴ２の出力インピーダンスはＯＮである。

第１１の論理状態中は、ＩＮ入力端がハイであり、ＩＮＦ入力端が論理ハイから論理ローへ遷移する。双方の出力端ＯＵＴ１，ＯＵＴ２が論理ハイである。代替的に、ＯＵＴ２出力端を高インピーダンス状態に維持することもできる。ＯＵＴ１，ＯＵＴ２の出力インピーダンスはＯＮである。

第１２の論理状態中は、ＩＮ入力端が論理ハイから論理ローへ遷移し、ＩＮＦ入力端は論理ハイである。ＯＵＴ１出力端は論理ハイから論理ローへ遷移し、ＯＵＴ２出力端は論理ハイから高インピーダンス状態へ遷移する。ＯＵＴ１の出力インピーダンスはＯＦＦであり、ＯＵＴ２の出力インピーダンスは高インピーダンス状態である。

図１０は、図９に示したテーブル１に対応する時間図１０００である。ＩＮノード、ＩＮＦノード、ＯＵＴ１ノード、ＯＵＴ２ノードに対応する個々の信号波形が示されている。ＩＮ波形の立上りエッジは時点１００２で発生しており、ＩＮＦ波形の立上りエッジは時点１００４で完全に切り替わっている。ＩＮ波形の立下りエッジは時点１００６で発生しており、ＯＵＴ２波形の立下りエッジは時点１００８で完全に切り替わっている。時間インターバルｔ_ＤＴＯＮおよびｔ_{ＤＴＯＦＦ}中、出力端ＯＵＴ２はトライステートで（ＨｉＺまたは高インピーダンス状態に）維持されている。当該時間インターバル中、ＯＵＴ２での電圧は出力端ＯＵＴ１によって駆動されるパワースイッチのゲートでの電圧に追従する。ＯＵＴ２がＯＵＴ１にしたがって切り替えられる場合、立上りエッジまたは立下りエッジはより迅速に形成される。こうした切り替えの挙動により、図１０に示したＯＵＴ２波形の「傾斜」特徴が生じる。

図１１に示したように、時間遅延ｔ_ＤＴＯＮおよびｔ_{ＤＴＯＦＦ}は、論理回路において予め設定可能もしくはプログラミング可能であり、または図１から図３もしくは図１２に示したように、閾値比較器によって検出可能な、パワースイッチのゲートで到達される特定の電圧レベルに依存しうる。

例えば、図１１には、論理回路１０６に結合された第１の入力端および第２の入力端と、第２のドライバ１０２に結合された出力端と、を有する遅延／タイマ回路１１８を含むマルチ出力ゲートドライバシステムの代替実施形態の概略図１１００が示されている。それ以外で、図１１に概略的に示されているのは、図６に示したものと実質的に同じであって上述した事柄である。

図１２には、別の例として、それぞれ入力端フィルタおよび／または出力端フィルタを含む第１の比較器ＣＰ１および第２の比較器ＣＰ２を含むマルチ出力ゲートドライバシステムの代替実施例の概略図１２００が示されている。比較器ＣＰ１の正の入力端は第１のドライバ１０４の出力端に結合されており、比較器ＣＰ１の負の入力端は閾値電圧Ｖ_ＯＮを介して第２のドライバ１０２の出力端に結合されており、比較器ＣＰ１の出力端は論理回路１０６の入力端に結合されている。比較器ＣＰ２の負の入力端は第１のドライバ１０４の出力端に結合されており、比較器ＣＰ２の正の入力端は閾値電圧Ｖ_ＯＦＦを介して第２のドライバ１０２の出力端に結合されており、比較器ＣＰ２の出力端は論理回路１０６の入力端に結合されている。それ以外で、図１２に概略的に示されているのは、図６に示したものと実質的に同じであって上述した事柄である。

図１３には、３個以上のドライバが明示されたマルチ出力ゲートドライバシステム１３００の別の実施形態が示されている。例えば、ドライバ１３０４，１３０２Ａ，１３０２Ｂ，１３０２Ｃが、それぞれ、出力端ＯＵＴ１，ＯＵＴ２，ＯＵＴｎ－１，ＯＵＴｎを介して、ゲート抵抗Ｒｇ１，Ｒｇ２，Ｒｇｎ－１，Ｒｇｎに結合されている。ゲート抵抗はさらに、パワーデバイス１３０８のゲートノードに結合されている。選択回路１３１２は、論理回路１３０６の制御のもとで、比較器ＣＰ１，ＣＰ２の入力端に結合されたドライバ出力端の１つを選択する。比較器ＣＰ１，ＣＰ２の出力端は、ローパスフィルタ１３０５を介して論理回路１３０６の入力端に結合されている。論理回路１３０６は“ｎ”ビットのオン‐オフ信号を受け取る。マルチ出力ゲートドライバシステム１３００の動作は、選択回路の動作および３個以上のドライバの明示的存在を除き、図１から図３に即して説明した実施形態と同様である。

図１４には、３個以上のドライバが明示されたマルチ出力ゲートドライバシステム１４００の別の実施形態が示されている。例えば、ドライバ１４０４，１４０２Ａ，１４０２Ｂ，１４０２Ｃが、それぞれ、出力端ＯＵＴ＿ＯＮ１，ＯＵＴ＿ＯＦＦ１，ＯＵＴ＿ＯＮ２，ＯＵＴ＿ＯＦＦ２，ＯＵＴ＿ＯＮｎ－１，ＯＵＴ＿ＯＦＦｎ－１，ＯＵＴ＿ＯＮｎ，ＯＵＴ＿ＯＦＦｎを介して、ゲート抵抗Ｒｇоｎ１，Ｒｇоｆｆ１，Ｒｇоｎ２，Ｒｇоｆｆ２，Ｒｇоｎ＿ｎ―１，Ｒｇоｆｆ＿ｎ－１，Ｒｇоｎ＿ｎ，Ｒｇоｆｆ＿ｎに結合されている。ゲート抵抗はさらに、パワーデバイス１４０８のゲートノードに結合されている。選択回路１４１２は、論理回路１４０６の制御のもとで、比較器ＣＰ１，ＣＰ２の入力端に結合されたドライバ出力端の１つを選択する。比較器ＣＰ１，ＣＰ２の出力端は、ローパスフィルタ１４０５を介して論理回路１４０６の入力端に結合されている。論理回路１４０６は“ｎ”ビットのオン‐オフ信号を受け取る。マルチ出力ゲートドライバシステム１４００の動作は、選択回路１４１２の動作および３個以上のドライバの明示的存在を除き、図１から図３に即して説明した実施形態と同様である。

図示の実施形態に関連して本発明を説明したが、当該説明は、限定の意味に解されることを意図していない。当該説明を参照した当該分野の技術者には、本発明の図示の実施形態および他の実施形態の種々の修正および組み合わせが明らかであろう。したがって、添付の特許請求の範囲は、こうした修正形態または実施形態の全てを包含することを意図している。

Claims

マルチ出力ゲートドライバシステムであって、前記マルチ出力ゲートドライバシステムは、
ゲートノードを有するパワーデバイスと、
入力端を有するとともに、第１のゲート抵抗を含む第１の電流経路を介して前記ゲートノードに結合された、前記パワーデバイスの能動的なオンオフ切り替えを行うための出力端を有する第１のドライバと、
入力端を有するとともに、前記第１の電流経路とは別の第２の電流経路を介して前記ゲートノードに結合された出力端を有する第２のドライバであって、オン状態、オフ状態および高インピーダンス状態のうちの１つで動作するように構成される第２のドライバと、
前記第２のドライバの前記出力端に結合された第１の入力端、前記パワーデバイスの切り替えオンの過渡が経過したときのゲートノード電圧に対応する第１の基準電圧に結合された第２の入力端および出力端を有する第１の比較器と、
前記第２のドライバの前記出力端に結合された第１の入力端、前記パワーデバイスの切り替えオフの過渡が経過したときのゲートノード電圧に対応する第２の基準電圧に結合された第２の入力端および出力端を有する第２の比較器と、
前記パワーデバイスのオンオフ切り替えのための制御信号を受信する第１の入力端、前記第１の比較器の前記出力端および前記第２の比較器の前記出力端に結合された第２の入力端、前記第１のドライバの前記入力端に結合された第１の出力端ならびに前記第２のドライバの前記入力端に結合された第２の出力端を有する論理回路と、
前記第２のドライバの前記出力端と、前記パワーデバイスの前記ゲートノードと、の間に結合され、前記第１のゲート抵抗と同じ値を有する第２のゲート抵抗と、
を含み、
前記論理回路の前記第２の入力端の信号は、前記第２のドライバの前記出力端が前記第１の基準電圧に達したかもしくは上回ったか否か、または、前記第２のドライバの前記出力端が前記第２の基準電圧に達したかもしくは下回ったか否かを示し、
前記第２のドライバの前記出力端は、前記論理回路の前記第２の出力端の信号に応答して、正の電圧レールもしくは負の電圧レールのいずれかへ相応にクランプされるように構成されており、
前記論理回路は、前記パワーデバイスの切り替えオンおよび切り替えオンの過渡の間にのみ、前記第２のドライバを高インピーダンス状態で動作させるように構成されている、
マルチ出力ゲートドライバシステム。
前記第２のドライバは、ターンオン動作モードおよびターンオフ動作モード双方の間、クランプされるように構成されている、
請求項１記載のマルチ出力ゲートドライバシステム。
前記第２のドライバは、ターンオン動作モード中はクランプされ、ターンオフ動作モード中は能動的な切り替えを行うように構成されている、
請求項１記載のマルチ出力ゲートドライバシステム。
前記第２のドライバは、ターンオフ動作モード中はクランプされ、ターンオン動作モード中は能動的な切り替えを行うように構成されている、
請求項１記載のマルチ出力ゲートドライバシステム。
前記第２のドライバは、前記論理回路が受信した付加的な制御信号に応答してクランプされるかまたは能動的な切り替えを行うように構成されている、
請求項１記載のマルチ出力ゲートドライバシステム。
前記第１の比較器および前記第２の比較器は、入力フィルタまたは出力フィルタの少なくとも一方を含む、
請求項１記載のマルチ出力ゲートドライバシステム。
前記第１のゲート抵抗は、前記第１のドライバの前記出力端と、前記パワーデバイスの前記ゲートノードと、の間に結合されている、
請求項１記載のマルチ出力ゲートドライバシステム。
第１のゲートドライバおよび第２のゲートドライバを含むマルチ出力ゲートドライバシステムを動作させる方法であって、前記第１のゲートドライバの出力端は、第１のゲート抵抗を含む第１の電流経路を介してパワーデバイスのゲートノードに結合され、第２のドライバの出力端は、前記第１の電流経路とは別の第２の電流経路を介して前記ゲートノードに結合され、前記第２のドライバは、活動状態、不活動状態および高インピーダンス状態のうちの１つで動作するように構成され、前記方法は、
前記第２のドライバを高インピーダンス状態で動作させる間、前記第１のゲートドライバの出力端によって前記パワーデバイスをターンオンするステップと、
前記第２のゲートドライバの出力端の電圧を測定して、前記第２のゲートドライバの出力端の前記電圧が第１の基準電圧より大きいか否かを判別するステップであって、前記第１の基準電圧は、前記パワーデバイスの切り替えオンの過渡が経過したときのゲートノード電圧に対応するステップと、
第１の動作モードにおいて前記第２のゲートドライバの出力端の前記電圧を第１のクランプ電圧へクランプするステップと、
前記第２のドライバを高インピーダンス状態で動作させる間、前記第１のゲートドライバの出力端によって前記パワーデバイスをターンオフするステップと、
前記第２のゲートドライバの出力端の電圧を測定して、前記第２のゲートドライバの出力端の前記電圧が第２の基準電圧より小さいか否かを判別するステップであって、前記第２の基準電圧は、前記パワーデバイスの切り替えオフの過渡が経過したときのゲートノード電圧に対応するステップと、
第２の動作モードにおいて前記第２のゲートドライバの出力端の前記電圧を第２のクランプ電圧へクランプするステップと、
前記第２のゲートドライバと前記パワーデバイスとの間に、前記第１のゲート抵抗と同じ値を有する第２のゲート抵抗を結合するステップと、
を含み、
前記パワーデバイスをターンオンするステップおよび前記パワーデバイスをターンオフするステップの間にのみ、前記第２のドライバは、高インピーダンス状態で動作する、
方法。
前記第２のゲートドライバは、前記第１の動作モードでは、前記第１のゲートドライバに対して遅延される、
請求項８記載の方法。
前記第２のゲートドライバは、前記第２の動作モードでは、前記第１のゲートドライバに対して遅延される、
請求項８記載の方法。
前記方法はさらに、前記第１の動作モードにおいて、第１の比較器および第２の比較器により、前記第２のゲートドライバの前記出力端を測定するステップを含む、
請求項８記載の方法。
前記方法はさらに、前記第２の動作モードにおいて、第１の比較器および第２の比較器により、前記第２のゲートドライバの前記出力端を測定するステップを含む、
請求項８記載の方法。
前記方法はさらに、前記第１のゲートドライバと前記パワーデバイスとの間に前記第１のゲート抵抗を結合するステップを含む、
請求項８記載の方法。