JP7614896B2 - 半導体装置及びその製造方法 - Google Patents

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Description

実施形態は、半導体装置及びその製造方法に関する。
ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）には、ＭＯＳＦＥＴ動作部とは別に内蔵ダイオードが存在する。その内蔵ダイオードの逆回復特性を改善することで回路の効率に貢献することができる。内蔵ダイオードの逆回復特性を改善する方法として、高エネルギー粒子を照射し、ドリフト層中のキャリアのライフタイムをコントロールすることが知られている。
米国特許第８５５８３０８号明細書
実施形態は、内蔵ダイオードの逆回復特性を向上させつつ、信頼性の高い半導体装置及びその製造方法を提供する。
実施形態によれば、半導体装置は、上部電極と、下部電極と、前記上部電極と前記下部電極との間に位置するｎ型の基板と、前記基板と前記上部電極との間に位置し、ゲート電極を有する埋め込み電極部と、前記基板と前記上部電極との間に位置し、前記基板に接するｎ型のドリフト層を有するシリコン層であって、前記埋め込み電極部に隣接し、前記ドリフト層の一部と、前記ドリフト層の前記一部上に設けられたｐ型のベース層とを含むメサ部と、前記メサ部と前記基板との間に位置し、前記ドリフト層に含まれ、前記ベース層から離れて位置し、下端が前記基板と接する又は前記基板よりも上方に位置する第１領域と、前記埋め込み電極部と前記基板との間に位置し、前記ドリフト層に含まれる第２領域とを有し、前記第１領域と前記第２領域とは、前記埋め込み電極部と前記メサ部とが隣接する方向において連続し、前記ドリフト層の結晶欠陥密度のピークは前記第１領域にある、シリコン層と、を備える。
実施形態の半導体装置の模式断面図である。 実施形態の半導体装置の製造方法を示す模式断面図である。 逆回復電荷量Ｑｒｒのライフタイムコントロール領域の幅に対する依存性のシミュレーション結果を表すグラフである。 （ａ）はプロトンの照射エネルギーと透過範囲との関係を示すグラフであり、（ｂ）は電子の照射エネルギーと透過範囲との関係を示すグラフである。 逆回復電荷量Ｑｒｒのライフタイムコントロール領域の縦方向の位置に対する依存性のシミュレーション結果を表すグラフである。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
図１は、実施形態の半導体装置１の模式断面図である。
半導体装置１は、上部電極５０と、下部電極６０と、上部電極５０と下部電極６０との間に位置する基板１０と、基板１０と上部電極５０との間に位置し、ゲート電極３１を有する埋め込み電極部３０と、基板１０と上部電極５０との間に位置するシリコン層２０とを備える。半導体装置１は、ゲート電極３１の制御により、上部電極５０と下部電極６０とを結ぶ方向（縦方向）に電流が流れる縦型半導体装置である。
基板１０上にシリコン層２０が設けられている。基板１０の裏面に下部電極６０が設けられている。基板１０はシリコン基板である。シリコン層２０に複数のトレンチが形成され、そのトレンチ内に埋め込み電極部３０が設けられる。シリコン層２０は、埋め込み電極部３０に隣接する複数のメサ部１１ａを有する。シリコン層２０にトレンチを形成することで、そのトレンチに隣接するメサ部１１ａも形成される。トレンチは、基板１０には達しない。
埋め込み電極部３０及びメサ部１１ａは、例えば図１において紙面を貫く方向にストライプ状に延びている。または、埋め込み電極部３０（トレンチ）は、円柱や六角柱形状であってもよい。
シリコン層２０は、基板１０上に設けられたドリフト層１１と、ベース層１２と、ソース層１３とを有する。基板１０及びドリフト層１１の導電型はｎ型である。ドリフト層１１のｎ型不純物濃度は、基板１０のｎ型不純物濃度よりも低い。
メサ部１１ａは、ドリフト層１１の一部と、このドリフト層１１の一部上に設けられたｐ型のベース層１２と、ベース層１２の表面に設けられたｎ型のソース層１３とを含む。ソース層１３のｎ型不純物濃度は、ドリフト層１１のｎ型不純物濃度よりも高い。
また、ドリフト層１１は、メサ部１１ａと基板１０との間に位置する第１領域１１ｂと、埋め込み電極部３０と基板１０との間に位置する第２領域１１ｃとを有する。第１領域１１ｂはメサ部１１ａの下方に位置し、第２領域１１ｃは埋め込み電極部３０の下方に位置する。第１領域１１ｂと第２領域１１ｃは、埋め込み電極部３０とメサ部１１ａとが隣接する方向（横方向）において連続している。図１において、説明の便宜上、破線で第１領域１１ｂと第２領域１１ｃとの境界を表す。
１つの埋め込み電極部３０に例えば２つのゲート電極３１が設けられている。ゲート電極３１は、ゲート絶縁膜４２を介して、ベース層１２の側面に対向している。ゲート絶縁膜４２は、ベース層１２の側面とゲート電極３１との間に設けられている。
ゲート電極３１にしきい値以上の電圧を与えることで、ベース層１２におけるゲート電極３１に対向する部分にｎ型のチャネル（反転層）を形成することができる。
また、埋め込み電極部３０は、フィールドプレート電極３２を有する。フィールドプレート電極３２は、埋め込み電極部３０の幅方向（横方向）のほぼ中央に位置する。フィールドプレート電極３２は、埋め込み電極部３０内を、ゲート電極３１よりも下方まで延びている。フィールドプレート電極３２の底部は、ゲート電極３１の底部よりも、基板１０に近い位置にある。なお、本実施形態では、埋め込み電極部３０は、ゲート電極３１とフィールドプレート電極３２とを有するが、フィールドプレート電極３２を有せずゲート電極３１を有する場合であってもよい。
フィールドプレート電極３２とドリフト層１１との間に絶縁膜４１が設けられている。フィールドプレート電極３２とゲート電極３１との間には絶縁膜４３が設けられている。
フィールドプレート電極３２は、例えば上部電極５０と電気的に接続される。または、フィールドプレート電極３２は、ゲート電極３１と電気的に接続されてもよい。フィールドプレート電極３２は、ゲート電極３１へのしきい値以上の電圧印加を停止したオフ状態において、ドリフト層１１の電界の分布を緩やかにする。
上部電極５０は、埋め込み電極部３０の上及びメサ部１１ａの上に設けられている。ゲート電極３１と上部電極５０との間、及びフィールドプレート電極３２と上部電極５０との間に絶縁膜４４が設けられている。上部電極５０は、メサ部１１ａの上面（ソース層１３の上面及びベース層１２の上面）に接している。または、上部電極５０の一部をメサ部１１ａの上面に形成された凹部内に設け、上部電極５０がソース層１３の側面に接する構造としてもよい。
次に、半導体装置１の製造方法について説明する。
基板１０上に、シリコン層２０と埋め込み電極部３０とを形成した後、図２に示すように、上部電極５０を埋め込み電極部３０の上及びメサ部１１ａの上に形成する。このとき、上部電極５０は、メサ部１１ａの上に位置する第１部分５１と、埋め込み電極部３０の上に位置する第２部分５２とを有する。
第２部分５２の厚さ（埋め込み電極部３０の絶縁膜４４の上面と第２部分５２の上面との間の最短距離）は、第１部分５１の厚さ（メサ部１１ａの上面と第１部分５１の上面との間の最短距離）よりも厚い。上部電極５０の上面に凹凸が形成される。上部電極５０として、例えばＣｕがメッキ法により形成される。または、上部電極５０の材料はＡｌであってもよい。
このような膜厚差をもつ上部電極５０をマスクにして、上部電極５０側からエネルギー粒子１００を照射する。エネルギー粒子１００は、プロトンまたは電子である。
エネルギー粒子１００は、上部電極５０の第１部分５１及びメサ部１１ａを透過して、ドリフト層１１におけるメサ部１１ａの下の領域に到達する。これにより、図１に示すメサ部１１ａの下の第１領域１１ｂに、電子と正孔の再結合中心となるエネルギー準位（ライフタイムキラー）が形成される。半導体装置１の内蔵ダイオード（ベース層１２、ドリフト層１１、及び基板１０から構成されるＰＩＮダイオード）に対して逆バイアスが印加された逆回復動作時には、ドリフト層１１に残ったキャリア（電子及び正孔）の一方は第１領域１１ｂに形成されたエネルギー準位に捕獲され、それに他方のキャリアが出会って再結合する。これにより、内蔵ダイオードの逆回復電荷量を低減し、逆回復特性を向上させることができる。第１領域１１ｂは、内蔵ダイオードの逆回復動作時におけるライフタイムコントロール領域として機能する。
一方で、埋め込み電極部３０の上の上部電極５０の第２部分５２は第１部分５１よりも厚いため、埋め込み電極部３０へのエネルギー粒子の到達を抑制することができる。したがって、メサ部１１ａの下の第１領域１１ｂのエネルギー準位密度は、埋め込み電極部３０の下の第２領域１１ｃのエネルギー準位密度よりも高い。エネルギー準位は、例えば、ＰＬ(photoluminescence)法で測定可能である。また、第１領域１１ｂのシリコン結晶の欠陥密度は、第２領域１１ｃのシリコン結晶の欠陥密度よりも高い。また、エネルギー粒子としてプロトンを照射した場合には、第１領域１１ｂの水素濃度は、第２領域１１ｃの水素濃度よりも高くなる。
高エネルギー粒子が絶縁膜中に照射されると、絶縁膜中に欠陥が形成され、閾値の変動、耐圧の変動、絶縁膜の絶縁信頼性の低下の原因になり得る。これに対して本実施形態によれば、上部電極５０の膜厚差を利用し、埋め込み電極部３０へのエネルギー粒子の到達を抑制することができる。したがって、埋め込み電極部３０のゲート絶縁膜４２、絶縁膜４１、４３、４４中の欠陥を抑制することができる。このような本実施形態によれば、内蔵ダイオードの逆回復特性を向上させつつ、信頼性の高い半導体装置を提供することができる。また、埋め込み電極部３０の絶縁膜中の欠陥を修復するために、エネルギー粒子の照射後にアニールを実施する必要がない。これにより、アニールによる特性変動の防止や、工程の削減が可能となる。
また、本実施形態では、半導体装置１の構成要素の一つである上部電極５０に膜厚差をもたせることで、メサ部１１ａの下の第１領域１１ｂに局所的にエネルギー準位を形成できるので、工程を複雑にしない。
エネルギー粒子を照射した後、上部電極５０と外部回路との接続を容易にするなどの観点から、上部電極５０の上面を平坦化することが望ましい。第１部分５１の上面に揃えて平坦化してもよいし、第２部分５２の間の凹部に金属材料を埋め込んで平坦化してもよい。または、上部電極５０の上面を平坦化せず、上部電極５０の上面に、図２に示すような凹凸が形成されたままにしてもよい。
図３は、逆回復電荷量Ｑｒｒのライフタイムコントロール領域の幅に対する依存性のシミュレーション結果を表すグラフである。
図３のグラフの横軸は、図２においてメサ部１１ａの幅方向の中心Ｃ１を起点とし、その中心Ｃ１から埋め込み電極部３０の幅方向の中心Ｃ２に向けた方向の幅を表し、中心Ｃ１から中心Ｃ２までの幅（距離）を１とした場合の相対値を表す。縦軸の逆回復電荷量Ｑｒｒは、ライフタイムコントロール領域の幅が０、すなわちドリフト層１１にエネルギー準位を形成しなかったときのＱｒｒを１．０とした場合の相対値を表す。
図２に示すメサ部１１ａの中心Ｃ１から、埋め込み電極部３０の下の領域に入り込まない幅は、図３のグラフにおいてライフタイムコントロール領域の幅が０．５の場合に相当する。すなわち、埋め込み電極部３０の下にエネルギー準位を形成しなくても、メサ部１１ａの下の領域に局所的にエネルギー準位を形成するだけで、ライフタイムコントロール領域の幅が０の場合に比べて十分なＱｒｒの低減が可能となる。
上部電極５０の第１部分５１の膜厚及び第２部分５２の膜厚は、上部電極５０を構成する金属の種類、照射するエネルギー粒子の種類、照射エネルギーに応じて決まる。
図４（ａ）は、プロトンの照射エネルギー（横軸）と、透過範囲（縦軸）との関係を示すグラフである。図４（ｂ）は、電子線の照射エネルギー（横軸）と、透過範囲（縦軸）との関係を示すグラフである。図４（ａ）及び（ｂ）の各グラフにおいて、実線はＣｕ中の透過範囲を表し、１点鎖線はＳｉ中の透過範囲を表し、破線はＡｌ中の透過範囲を表す。
プロトン及び電子のいずれもＳｉ中の透過範囲とＡｌ中の透過範囲とはほぼ同じである。したがって、上部電極５０の材料としてＡｌを用いた場合には、シリコン層２０中におけるプロトンまたは電子を到達させたい深さと同等の膜厚の第２部分５２を埋め込み電極部３０の上に設けることで、プロトンまたは電子の埋め込み電極部３０への到達を抑制することができる。
また、プロトン及び電子のいずれもＣｕ中の透過範囲はＳｉ中の透過範囲よりも短い。したがって、上部電極５０の材料としてＣｕを用いた場合には、Ａｌの上部電極５０に比べて膜厚が小さい第２部分５２でプロトンまたは電子の埋め込み電極部３０への到達を抑制することができる。例えば、シリコン層２０中における８μｍの深さにプロトンを到達させたい場合には、図４（ａ）のグラフより、Ｃｕの第２部分５２の膜厚を４μｍ程度にすることができる。
図５は、逆回復電荷量Ｑｒｒのライフタイムコントロール領域の縦方向の位置に対する依存性のシミュレーション結果を表すグラフである。ライフタイムコントロール領域の幅は、図２に相当する０．５の場合で計算を実施している。
図５のグラフの横軸は、基板１０とドリフト層１１の境界を基準（０）としたライフタイムコントロール領域の位置を示している。正方向がドリフト層１１側で、負方向が基板１０側である。また、縦軸はエネルギー準位を形成しなかったときのＱｒｒを１．０とした場合の相対値を表す。
図５のグラフにおいて、基板１０とドリフト層１１の境界を基準として、正方向、すなわちドリフト層１１側にライフタイムコントロール領域が形成されるとＱｒｒの低減効果が確認される。つまり、ドリフト層１１を含む領域において、エネルギー準位（ライフタイムキラー）を形成することで、内蔵ダイオードの逆回復特性の改善が得られる。
なお、ドリフト層１１中に伸展する空乏層がエネルギー準位（ライフタイムキラー）に達するとＭＯＳＦＥＴ動作部のオフ状態で発生するリーク電流の原因になり得る。そのため、ドリフト層１１中におけるエネルギー粒子の到達深さは、ドリフト層１１に伸展する空乏層が達しない深さにすることが望ましい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、１０…基板、１１…ドリフト層、１２…ベース層、１３…ソース層、１１ａ…メサ部、１１ｂ…第１領域、１１ｃ…第２領域、２０…シリコン層、３０…埋め込み電極部、３１…ゲート電極、３２…フィールドプレート電極、５０…上部電極、５１…第１部分、５２…第２部分、６０…下部電極

Claims (6)

  1. 上部電極と、
    下部電極と、
    前記上部電極と前記下部電極との間に位置するｎ型の基板と、
    前記基板と前記上部電極との間に位置し、ゲート電極を有する埋め込み電極部と、
    前記基板と前記上部電極との間に位置し、前記基板に接するｎ型のドリフト層を有するシリコン層であって、前記埋め込み電極部に隣接し、前記ドリフト層の一部と、前記ドリフト層の前記一部上に設けられたｐ型のベース層とを含むメサ部と、前記メサ部と前記基板との間に位置し、前記ドリフト層に含まれ、前記ベース層から離れて位置し、下端が前記基板と接する又は前記基板よりも上方に位置する第１領域と、前記埋め込み電極部と前記基板との間に位置し、前記ドリフト層に含まれる第２領域とを有し、前記第１領域と前記第２領域とは、前記埋め込み電極部と前記メサ部とが隣接する方向において連続し、前記ドリフト層の結晶欠陥密度のピークは前記第１領域にある、シリコン層と、
    を備える半導体装置。
  2. 前記第１領域の水素濃度は、前記第２領域の水素濃度よりも高い請求項１に記載の半導体装置。
  3. 前記第２領域に結晶欠陥がない請求項１または２に記載の半導体装置。
  4. 前記第１領域と前記上部電極との間に、前記埋め込み電極部が位置しない請求項１～３のいずれか１つに記載の半導体装置。
  5. 基板上に、ゲート電極を有する埋め込み電極部と、前記埋め込み電極部に隣接するメサ部とを有するシリコン層とを形成する工程と、
    前記メサ部の上に位置する第１部分と、前記埋め込み電極部の上に位置し、前記第１部分よりも厚い第２部分とを有する上部電極を前記埋め込み電極の上及び前記シリコン層の上に形成する工程と、
    前記上部電極をマスクにして、前記上部電極側からエネルギー粒子を照射して、前記シリコン層における前記メサ部の下の領域に前記エネルギー粒子を到達させる工程と、
    備える半導体装置の製造方法。
  6. 前記エネルギー粒子は、プロトンまたは電子である請求項５に記載の半導体装置の製造方法。
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