JP7614953B2 - トランジスタの活性領域内にｉ／ｏポートを備えるトランジスタ - Google Patents

Description

本発明は、概して、半導体デバイスに関する。より具体的には、本発明は、トランジスタの活性領域内に配置されるとともに、入力フィンガ、出力フィンガ、および共通フィンガの間に配置された入力および出力（Ｉ／Ｏ）ポートを利用するトランジスタのレイアウトに関する。

トランジスタデバイスは、様々な電子回路用途において利用されている。電界効果トランジスタ（ＦＥＴ）デバイスは、通常、ドレインリード、ソースリード、およびゲートリードを含む。チャネルはドレインとソースとの間に配置されており、チャネルは、ＦＥＴデバイスがオンしたときに電流を伝導するＦＥＴデバイスの部分である。ゲートは、チャネル内の電流の流れを制御するために使用されるデバイスの制御入力である。

様々な回路用途において、ＦＥＴデバイスは２ポート能動デバイスとして利用され得る。２ポート構成では、３つのＦＥＴリードのうち２つが入力ポートおよび出力ポートとして機能するとともに、第３のＦＥＴリードが回路の接地電位に接続される共通接続として使用される。特定の２ポート構成に応じて、３つのＦＥＴリードのいずれかを入力ポート、出力ポート、または共通接続として利用することができる。

米国特許出願公開第２０２１／０００２１３７号明細書 米国特許出願公開第２０１８／０２２６５０６号明細書 米国特許第１０７３４３０３号明細書 米国特許第１０５９４２７６号明細書 米国特許第１００７５１３２号明細書

開示の態様は、添付の特許請求の範囲において定義されている。
第１の態様では、基板内に形成された活性領域であって、基板内に配置されるとともに、互いに実質的に平行に配向された入力フィンガ、出力フィンガ、および共通フィンガを含む活性領域と、入力フィンガに電気的に接続された入力ポートと、出力フィンガに電気的に接続された出力ポートと、共通フィンガに電気的に接続された共通領域と、を備え、入力ポートおよび出力ポートの少なくとも１つが、入力フィンガ、出力フィンガ、および共通フィンガの間の活性領域内に配置されている、半導体デバイスが提供される。

第２の態様では、基板内に形成された活性領域であって、基板内に配置されるとともに、互いに実質的に平行に配向された入力フィンガ、出力フィンガ、および共通フィンガを含む活性領域と、入力フィンガに電気的に接続された入力ポートと、出力フィンガに電気的に接続された出力ポートと、共通フィンガのペアの間に介在する共通領域と、を備え、共通領域は、ペアの共通フィンガの各々の中間領域に位置しており、共通領域は、ペアの共通フィンガの各々に電気的に接続されており、共通フィンガは、共通領域の第１の側における第１のギャップによって離間されており、共通フィンガは、共通領域の第２の側における第２のギャップによって離間されており、入力ポートは、活性領域内の第１のギャップ内に配置されており、出力ポートは活性領域内の第２のギャップ内に配置されており、共通領域は第１および第２の出力ポートの各々から電気的に絶縁されている、半導体デバイスが提供される。

第３の態様では、基板内に形成された活性領域であって、基板内に配置されるとともに、互いに実質的に平行に配向された入力フィンガ、出力フィンガ、および共通フィンガを含む活性領域と、入力フィンガに電気的に接続された入力ボンドパッドと、出力フィンガに電気的に接続された出力ボンドパッドと、共通フィンガに電気的に接続された共通領域と、を備え、共通領域は、基板を貫通して延在するとともに、半導体デバイスの共通ノードに接続するビア接続を含み、入力ボンドパッドおよび出力ボンドパッドの少なくとも１つが、共通フィンガのペアの間の活性領域内に配置されており、入力ボンドパッドおよび出力ボンドパッドの各々がワイヤボンディング用に構成されている、半導体デバイスが提供される。

添付の図は、同様の参照番号が異なる図の全体にわたって同一または機能的に同じ構成要素を参照しているが、これらの図は、必ずしも縮尺通りに描かれておらず、以下の詳細な説明とともに本明細書に組み込まれるとともに、本明細書の一部を形成しているので、本発明による様々な実施形態をさらに図示するとともに、様々な原理および利点を説明するのに役立つ。
共通ソースＦＥＴデバイス構成の概略図である。 従来技術のＦＥＴデバイスのレイアウトの平面図である。 一実施形態によるＦＥＴデバイスのレイアウトの平面図である。 図３のＦＥＴデバイスの一部の拡大平面図である。 図４の断面線５－５に沿ったＦＥＴデバイスの側面断面図である。 別の実施形態によるＦＥＴデバイスの拡大平面図である。 別の実施形態によるＦＥＴデバイスのレイアウトの平面図である。

概要において、本明細書に開示される実施形態は、半導体デバイスに関するものであり、より具体的には、入力ポートおよび／または出力ポートが、ソース接続とともに、トランジスタデバイスの活性領域内に配置されているとともに、トランジスタデバイスの入力フィンガ、出力フィンガ、および共通フィンガの間に配置されているトランジスタに対するレイアウトに関するものである。トランジスタのレイアウトは、トランジスタフィンガ間のギャップを効果的に利用して、トランジスタデバイスの入力ポートおよび／または出力ポートを作成することを可能にする。入力ポートおよび／または出力ポートは、ワイヤボンディング用のボンドパッドまたはフリップチップボンディング用のはんだバンプを含み得る。従って、そのようなトランジスタのレイアウトは、マルチポート回路構成において適切に利用することができるとともに、ダイサイズおよび性能の両方において利点を得ることができる。さらに、基板貫通ビア（ＴＳＶ：through substrate via）接続（「ビア接続」または「ソースビア」と呼ばれることもある）を含む実施形態では、このサイズの縮小によってソース・ドレイン間のピッチ（ＳＤＰ：source-to-drain pitch）が損なわれることはない。本明細書で使用される場合、「ビア接続」または「ソースビア」という用語は、ウェハの２つ以上の層の間に延在する金属（例えば、金または銅）接続を意味し、その金属は、典型的には、ウェハの側面上の１つのトランジスタのソースを、基板を貫通して裏側の金属化層に電気的に接続する。「ソース・ドレイン間のピッチ」という用語は、所与のトランジスタのフィンガに関するソース接点とドレイン接点との中心間の距離を意味する。

本開示は、本発明による少なくとも１つの実施形態を可能にする方法でさらに説明するために提供されるものである。本開示はさらに、本発明を何らかの方法で制限するものではなく、本発明の原理およびその利点に対する理解および認識を高めるために提供される。本発明は、本出願の係属中になされた補正を含む添付の特許請求の範囲および発行されたそれらの請求項のすべての均等物によってのみ定義される。

第１および第２、上部および下部などのような関係用語がある場合、これらの用語は、ある実体または動作を別の実体または動作から互いに区別するためにのみ使用されており、これらの実体または動作間の実際の関係または順序を必ずしも必要とせず、また暗示するものではないことが理解されるべきである。さらに、いくつかの図は、異なる構成要素を区別するために様々な陰影および／またはハッチングを使用して説明され得る。これらの異なる構成要素は、堆積、パターニング、エッチングなどの現在および今後の微細加工技術を利用して製造することができる。従って、図では異なる陰影および／またはハッチングが利用されているが、異なる構成要素は同じ材料から形成され得る。

図１を参照すると、図１は、共通ソース電界効果トランジスタ（ＦＥＴ）デバイス構成２０の概略図を示す。共通ソースＦＥＴ構成２０において、ゲートＧは入力ポート２２として機能し、ドレインＤは出力ポート２４として機能する。ソースＳは、図１に示されるように接地されているＦＥＴのリードであるため、共通ソース構成２０における共通接続２６として機能する。従って、共通ソース構成２０は、ＦＥＴの３つのリードのうちの２つが入力ポートおよび出力ポートとして機能し、第３のリードが共通接続として利用される２ポート能動デバイスの例である。説明を明確にするために、本明細書で説明するトランジスタのレイアウトは、共通ソース構成２０を有する。しかしながら、以下の説明は、例えば、ゲートが共通接続として機能するか、または、ドレインが共通接続として機能する、他の２ポート能動半導体デバイス構成にも同等に適用される。

図２は、従来技術のＦＥＴデバイス３０のレイアウトの平面図を示す。ＦＥＴデバイス３０は、半導体基板３２内に配置されるように構成された多層回路手法を採用することができる。ＦＥＴデバイス３０は、実質的に平行な構成で基板３２内に配置された複数組の交互配置されたゲートフィンガ３６（６個が示される）、ドレインフィンガ３８（３個が示される）、およびソースフィンガ４０（４個が示される）を有する、全体的に破線ボックス３４によって示される活性領域を含む。ゲートフィンガ３６はバス４２によって共に結合されており、ボンドパッド（本明細書では入力ポート４４と呼ばれる）は、活性領域３４の入力側においてバス４２に結合されている。同様に、ドレインフィンガ３８は、別のバス４６によって共に結合されており、ボンドパッド（本明細書では出力ポート４８と呼ばれる）は、活性領域３４の出力側においてバス４６に結合されている。１つまたは複数のビア接続５０は、各ソースフィンガ４０に接続されている。ビア接続５０は、基板３２を貫通して延在するとともに、ソースフィンガ４０を基板３２の下面上の接地面（図示せず）に接続するように機能する。ビア接続５０は、非円形（例えば、長楕円形、楕円形）または円形であり得るとともに、ゲートフィンガ３６に隣接する各ソースフィンガ４０内に配置される。ＦＥＴデバイス３０のさらなる詳細については、図示を明確にするために示されていない。

ＦＥＴデバイス３０は、「スロットビア」レイアウト（例えば、長楕円形のビア接続５０）を有する、６個のゲート（例えば、６個のゲートフィンガ３６）の単一トランジスタセルを表す。典型的なトランジスタ製品では、ＦＥＴデバイス３０の単一のトランジスタセルを並べて複製して、フルサイズのトランジスタを構築することができる。ＦＥＴデバイス３０では、ピーク電力は、通常、ドレインフィンガ３８の電流処理能力（幅）によって制限される。

高効率パワーアンプ（ＰＡ）の設計は、ますますワイヤレス通信システムの不可欠な要素部分になりつつある。実際、携帯電話基地局の市場は、第５世代（５Ｇ）通信に適していると期待される窒化ガリウム（ＧａＮ）ベースの無線周波数（ＲＦ）製品へと徐々に移行している。ドハティ（Doherty）ＰＡ回路または他のマルチパスＰＡ回路を採用する多くの実施では、商用ワイヤレスインフラストラクチャシステムに含まれるパワートランジスタ製品がますますコストに敏感になっているとともに、面積／体積／重量に敏感になっているため、物理的なダイ領域は、重要な懸念事項である。ＧａＮ技術では、１平方ミリメートルあたりの技術はシリコン（Ｓｉ）または他のＩＩＩ－Ｖ族ベースの半導体よりも大幅に高価であるため、これは特に重要である。ＧａＮはネイティブ基板上に製造されないため、格子不整合により、直径が約６インチ（１５．２４センチメートル）を超えるウェハサイズの増大が妨げられる。従って、各ＧａＮウェハは、Ｓｉウェハ技術を使用して通常達成可能な数よりも少ないパワートランジスタダイを生成する傾向がある。

図２において、ボンドパッド領域（例えば、個々の出力ポート４４、４８を備えたバス４２、４６）は、ＦＥＴデバイス３０のかなりのダイ領域を消費することが観察され得る。いくつかの従来技術のトランジスタ構成では、ボンドパッド領域は、ＦＥＴデバイス３０のダイ領域全体の約５０％を占有し得る。この不所望の高い領域占有は、ダイのコスト、面積、体積、および重量を削減するという目的に反している。本明細書で説明する実施形態は、ソース・ドレイン間のピッチを損なうことなく、従来技術の設計と比較して、占有面積の削減を可能にするトランジスタレイアウトをもたらす。

図３－図４を参照すると、図３は、本発明の一実施形態によるＦＥＴデバイス６０のレイアウトの平面図を示し、図４は、ＦＥＴデバイス６０の一部の拡大平面図を示す。ＦＥＴデバイス６０は、半導体基板６２内に配置されるように構成された多層回路手法を採用することができる。ＦＥＴデバイス６０は、基板６２内に形成された活性領域６４を含む。活性領域６４は、全体的に破線のボックスで表される外周６６によって囲まれている。活性領域６４は、基板６２内に配置されるとともに、互いに実質的に平行に配向された、複数組の交互配置された入力ゲートフィンガ６８、出力ドレインフィンガ７０、および共通ソースフィンガ７２を含む。

入力ゲートフィンガ６８はバス７４によって共に結合されており、入力ポート７６は活性領域６４の入力側においてバス７４に結合されている。従って、入力ポート７６は、バス７４を介して入力ゲートフィンガ６８に電気的に接続されている。同様に、出力ドレインフィンガ７０は、別のバス７８によって共に結合されており、出力ポート８０は、活性領域６４の出力側においてバス７８に結合されている。従って、出力ポート８０は、バス７８を介して出力ドレインフィンガ７０に電気的に接続されている。共通ソース領域８２は、共通ソースフィンガ７２に電気的に接続されている。より具体的には、各共通ソース領域８２は、共通ソースフィンガ７２のペア８４の間に介在するとともに、ペア８４の共通ソースフィンガ７２の各々に電気的に接続されている。従って、各共通ソース領域８２およびその接続されたペア８４の共通ソースフィンガ７２は、ほぼ「Ｈ字型」の共通ソース構造をもたらす。即ち、共通ソース領域８２は、各ペア８４の共通ソースフィンガ７２の間にまたがり、かつそれらと電気的に接続する。最も外側の入力ゲートフィンガ６８に隣接する活性領域６４の両端において、最も端の共通ソースフィンガ８６は、「Ｈ字型」である必要はなく、代わりに、十分な幅のより従来的な細長いフィンガであり得る。

一実施形態によれば、入力ポート７６および出力ポート８０のうちの少なくとも１つは、入力ゲートフィンガ６８、出力ドレインフィンガ７０、および共通ソースフィンガ７２の間の活性領域６４内に配置されている。図４の拡大図において最もよく分かるように、第１のギャップ８８は、共通ソース領域８２の第１の側９０において形成されており、第２のギャップ９２は、共通ソース領域８２の第２の側９４において形成されている。入力ポート７６は第１のギャップ８８内に配置されており、出力ポート８０は第２のギャップ９２内に配置されている。さらに、共通ソース領域８２は、入力ポート７６と出力ポート８０との間に介在するとともに、入力ポート７６および出力ポート８０の各々から電気的に絶縁されている。従って、入力ポート７６および出力ポート８０は、共通ソース領域８２によって互いに絶縁されている。入力ポート７６（入力ボンドパッドとしての）および出力ポート８０（出力ボンドパッドとしての）のこのような構成は、フィンガ６８、７０、７２の間のスペース内においてＦＥＴデバイス６０の活性領域６４内に「折り畳まれている」と見なされ得る。フィンガ６８、７０、７２間のスペースを効率的に使用することで、トランジスタの活性領域の外側にある入力ポートおよび出力ポート（例えば、図２に示されるように、入力ポート２２および出力ポート２４およびそれらに関連するボンドパッド４４、４８）を排除することによって、ＦＥＴデバイス６０のサイズを減少させることができる。

図３－図４の例示的な例では、入力ポート７６および出力ポート８０の両方が、ＦＥＴデバイス６０の活性領域６４内に配置されている。しかしながら、代替の実施形態では、入力ポートのみ、または代わりに、出力ポートのみが、フィンガの間のスペース内において活性領域内に配置されて、トランジスタデバイスの入力側と出力側との間の効果的な絶縁を維持しながら、スペース削減を達成するようにしてもよい。

ここで、図４に関連して図５を参照すると、図５は、図４の断面線５－５に沿ったＦＥＴデバイス６０の側面断面図を示す。共通ソース領域８２の各々は、基板６２を貫通して延在するビア接続９６を含んでおり、ビア接続９６は、共通ソースフィンガ７２を、基板６２の下面１００上の共通ノード（例えば、ＦＥＴデバイス６０の接地面９８）に接続するように機能する。

図３－図４に戻ると、図４のビア接続９６の拡大図において最もよく分かるように、いくつかの実施形態では、各ビア接続９６は、例えば、第１の長さ１０４（または主軸長とも呼ばれる）を有する主軸１０２（例えば、長軸）と、第１の長さ１０４よりも短い第２の長さ１０８（または副軸長とも呼ばれる）を有する副軸１０６（例えば、短軸）とを有する非円形の断面を有してもよい。いくつかの実施形態では、ビア接続９６の各々の主軸１０２は、ゲートフィンガ６８、ドレインフィンガ７０、およびソースフィンガ７２の長手方向寸法１１０に平行に配向されている。長楕円形のビア接続９６の特定の形状および配向は、共通ソース領域８２のサイズ制約に適切に適合しながら、出力（例えば、出力ドレインフィンガ７０）へのエレクトロマイグレーション制限の導入をほぼ防止し得る。非円形のビア接続が本明細書に示されているが、代替の構成は、円形のビア接続を含み得る。

共通ソースフィンガ７２は、一般的に、入力ゲートフィンガ６８および出力ドレインフィンガ７０の全長を延長しており、共通ソースフィンガ７２は、ほぼ中央に配置されたソース領域８２においてビア接続９６に接続される。従って、共通ソースフィンガ７２は、共通ソースフィンガ７２の各々の遠位部分からソース電流を収集し、そのソース電流を、ビア接続９６を介して接地面９８に分流する。しかしながら、共通ソースフィンガ７２の幅１１２は、個々の第１のギャップ８８および第２のギャップ９２内への入力ポート７６および出力ポート８０の位置決めに対応するために比較的小さい。現在および今後の製造プロセス能力によって、共通ソースフィンガ７２の幅１１２の最小値が決定され得る。

上記したように、入力ポート７６および出力ポート８０は、ボンドパッドを含み得る。即ち、入力ポート７６の各々は、クロスハッチングによって示される入力ボンドパッド１１４を含んでおり、出力ポート８０の各々は、同じくクロスハッチングによって示される出力ボンドパッド１１６を含んでいる。入力ボンドパッド１１４および出力ボンドパッド１１６の各々は、ワイヤボンディング用に構成されている。従って、入力ボンドパッド１１４および出力ボンドパッド１１６は、ボンドワイヤに対応するのに適切なサイズに設定されている。一例では、入力ボンドパッド１１４および出力ボンドパッド１１６の幅は、少なくとも５０ミクロンであり得る。

図６は、別の実施形態による、ＦＥＴデバイス１２０の拡大平面図を示す。ＦＥＴデバイス１２０には、ＦＥＴデバイス６０（図３－図４）の多くの特徴が含まれている。例えば、ＦＥＴデバイス１２０は、基板１２２内に形成された活性領域１２４を有する半導体基板１２２を含む。活性領域１２４は、基板１２２内に配置されているとともに、互いに実質的に平行に配向された、複数組の交互配置された入力ゲートフィンガ１２８、出力ドレインフィンガ１３０、および共通ソースフィンガ１３２を含む。

入力ゲートフィンガ１２８は、バス１３４によって共に結合されており、入力ポート１３６は、活性領域１２４の入力側においてバス１３４に結合されている。従って、入力ポート１３６は、バス１３４を介して入力ゲートフィンガ１２８に電気的に接続されている。同様に、出力ドレインフィンガ１３０は、別のバス１３８によって共に結合されており、出力ポート１４０は、活性領域１２４の出力側においてバス１３８に結合されている。従って、出力ポート１４０は、バス１３８を介して出力ドレインフィンガ１３０に電気的に接続されている。共通ソース領域１４２は、共通ソースフィンガ１３２に電気的に接続されている。より具体的には、各共通ソース領域１４２は、共通ソースフィンガ１３２のペア１４４の間に介在するとともに、ペア１４４の共通ソースフィンガ１３２の各々に電気的に接続されている。従って、各共通ソース領域１４２およびその接続されたペア１４４の共通ソースフィンガ１３２は、ほぼ「Ｈ字型」の共通ソース構造をもたらす。即ち、共通ソース領域１４２は、各ペア１４４の共通ソースフィンガ１３２の間にまたがっている。第１のギャップ１４８は、共通ソース領域１４２の第１の側１５０において形成されており、第２のギャップ１５２は、共通ソース領域１４２の第２の側１５４において形成されている。入力ボンドパッド１５６（クロスハッチングで示される）を含む入力ポート１３６は、第１のギャップ１４８内に配置されており、出力ボンドパッド１５８（クロスハッチングで示される）を含む出力ポート１４０は、第２のギャップ１５２内に配置されている。

この図示の例では、共通ソース領域１４２の各々は、基板１２２を貫通して延在する２つのビア接続１６０、１６２を含んでおり、ビア接続１６０、１６２は、共通ソースフィンガ１３２を、ＦＥＴデバイス１２０の共通ノード（図示せず）に接続するように機能する。この例では、ビア接続１６０、１６２の各々は、主軸１６４（例えば、長軸）および副軸１６６（例えば、短軸）を有する非円形の断面を有する。さらに、ビア接続１６０、１６２の各々の主軸１６４は、入力ゲートフィンガ１２８、出力ゲートフィンガ１３０、および共通ソースフィンガ１３２の長手方向寸法１６８に対して垂直に配向されている。

一般に、ビア接続１６０、１６２はソース電流を搬送する。複数のビア接続１６０、１６２は、図４の単一のビア接続構成と比較して、ゲートフィンガおよびドレインフィンガのフィンガ設計に応じて、より多くのソース電流を搬送するように実施され得る。例えば、比較的長いゲートフィンガ１２８およびドレインフィンガ１３０は、より大きなソース電流を生成し、さらに、複数のビア接続１６０、１６２のためのソース領域１４２における追加のスペースを設けることを可能にする。さらに、長楕円形のビア接続１６０、１６２の特定の形状、向き、およびペアは、図４の単一のビア接続構成と比較して、共通ソース領域８２のサイズ制約に適切に適合しながら、出力（例えば、出力ドレインフィンガ１３０）へのエレクトロマイグレーション制限の導入をより効果的に防止し得る。当業者は、入力フィンガ、出力フィンガ、および共通フィンガの組み合わせ、および単位ゲート幅（ＵＧＷ、通常は１０～１５ミクロンの範囲）を考慮して、ビア接続の他の様々な構成が導き出され得ることを認識するであろう。

図７は、本発明の別の実施形態による、ＦＥＴデバイス１７０のレイアウトの平面図を示す。ＦＥＴデバイス１７０は、フリップチップ相互接続方法に適した例示的なレイアウトとして提供されている。即ち、ＦＥＴデバイス１７０は、はんだバンプが様々なトランジスタフィンガ上に堆積されるフリップチップボンディング用に構成され得る。上記したＦＥＴデバイスと同様に、ＦＥＴデバイス１７０は、半導体基板１７２内に配置されるように構成された多層回路手法を採用することができる。ＦＥＴデバイス１７０は、全体的に破線のボックスで表される外周１７６によって囲まれている、基板１７２内に形成された活性領域１７４を含む。活性領域１７４は、基板１７２内に配置されるとともに、互いに実質的に平行に配向された、複数組の交互配置された入力ゲートフィンガ１７８、出力ドレインフィンガ１８０、および共通ソースフィンガ１８２を含む。

上記した構成と同様に、入力ゲートフィンガ１７８は、バス１８４によって共に結合されており、入力ポート１８６は、活性領域１７４の入力側においてバス１８４に結合されているため、入力ポート１８６は、バス１８４を介して入力ゲートフィンガ１７８に電気的に接続されている。同様に、出力ドレインフィンガ１８０は、別のバス１８８によって共に結合されており、出力ポート１９０は、活性領域１７４の出力側においてバス１８８に接続されているため、出力ポート１９０は、バス１８８を介して出力ドレインフィンガ１８０に電気的に接続されている。共通ソース領域１９２は、共通ソースフィンガ１８２に電気的に接続されている。より具体的には、各共通ソース領域１９２は、共通ソースフィンガ１９２のペア１９４の間に介在するとともに、ペア１９４の共通ソースフィンガ１８２の各々に電気的に接続されている。従って、各共通ソース領域１９２およびその接続されたペア１９４の共通ソースフィンガ１８２は、ほぼ「Ｈ字型」の共通ソース構造をもたらす。

図示の実施形態では、入力ポート１８６の各々は、入力パッド１９６（クロスハッチングによって表される）を含んでおり、出力ポート１９０の各々は、出力パッド１９８（クロスハッチングによって表される）を含んでいる。入力パッド１９６および出力パッド１９８の各々は、１つまたは複数のはんだバンプの形態であり得る。さらに、共通ソース領域の各は、ビア接続（例えば、図４のビア接続９４、図６のビア接続１６０、１６２）の代わりに、はんだバンプの形態で、少なくとも１つの共通パッド２００（クロスハッチングによって表される）を含む。ＦＥＴデバイス１７０を搭載するために、ＦＥＴデバイス１７０は、その上面が下を向くように反転されるとともに、その入力パッド１９６、出力パッド１９８、および共通パッド２００が、プリント回路基板（ＰＣＢ）などの外部回路（図示せず）上の対応するパッド（図示せず）と一致するように整列される。はんだは、相互接続を完了するためにリフローされる。このような構成では、前面共通パッド２００は、例えば、ＰＣＢの上面においてソースを（共通ソースフィンガ１８２および共通ソース領域１９２を介して）接続することができる。共通パッド２００が入力パッド１９６および出力パッド１９８との間に実装されているため、ビア接続を使用することなく、ゲートとドレインとの間に効果的な絶縁を提供することができる。

本明細書に記載の実施形態は、半導体デバイスに関するものであり、より具体的には、入力ポートおよび／または出力ポートがトランジスタデバイスの活性領域内に配置されているとともに、トランジスタデバイスの入力フィンガ、出力フィンガ、および共通フィンガの間に配置されているトランジスタデバイスのレイアウトに関するものである。トランジスタのレイアウトは、トランジスタフィンガ間のギャップを効果的に利用して、トランジスタデバイスの入力ポートおよび／または出力ポートを作製することを可能にする。入力ポートおよび／または出力ポートは、ワイヤボンディング用のボンドパッドまたはフリップチップボンディング用のはんだバンプを含み得る。従って、トランジスタのレイアウトは、ダイサイズおよび性能の両方で利点を得ることができる。さらに、基板貫通ビア（ＴＳＶ：through substrate via）接続を含む実施形態では、このサイズの縮小によってソース・ドレイン間のピッチ（ＳＤＰ：source-to-drain pitch）が損なわれることはない。

本開示は、本発明の真の、意図された、そして公正な範囲および思想を制限するのではなく、本発明による様々な実施形態を形成するとともに使用する方法を説明することを意図している。前述の説明は、網羅的であること、または本発明を開示された正確な形態に限定することを意図するものではない。上記の教示に照らして、改良または変形が可能である。実施形態は、本発明の原理およびその実用的な適用の最良の例示を提供するとともに、当業者が、企図される特定の用途に適した様々な実施形態において、および様々な改良において本発明を利用できるようにするために選択および説明されたものである。そのようなすべての改良および変形は、特許出願の係属中に補正される可能性がある、添付の特許請求の範囲によって決定される本発明の範囲内にあり、それらのすべての均等物は、それらが公正に、法的に、かつ衡平に権利を与えられる範囲に従って解釈される場合には、本発明の範囲内にある。

Claims (23)

1. 半導体デバイスであって、
   基板内に形成された活性領域であって、前記基板内に配置されるとともに、互いに実質的に平行に配向された入力フィンガ、出力フィンガ、および共通フィンガを含む前記活性領域と、
   前記入力フィンガに電気的に接続された入力ポートと、
   前記出力フィンガに電気的に接続された出力ポートと、
   前記共通フィンガに電気的に接続された共通領域と、を備え、前記入力ポートおよび前記出力ポートの少なくとも１つが、前記入力フィンガ、前記出力フィンガ、および前記共通フィンガの間の前記活性領域内に配置されており、
   前記共通領域は、ペアの前記共通フィンガがギャップによって離間されるように前記共通フィンガのペアの間に介在しており、前記共通領域は、ペアの前記共通フィンガの各々に電気的に接続されており、
   前記入力ポートおよび前記出力ポートの少なくとも１つが前記ギャップ内に配置されている、半導体デバイス。
2. ペアの前記共通フィンガの各々は、前記共通領域が位置している中間領域を有しており、前記ギャップは、前記共通領域の第１の側における第１のギャップであり、前記共通領域の第２の側において第２のギャップが形成されており、
   前記入力ポートは前記第１のギャップ内に配置されており、
   前記出力ポートは前記第２のギャップ内に配置されている、請求項１に記載の半導体デバイス。
3. 前記共通領域が、前記入力ポートと前記入力ポートとの間に介在するとともに、前記入力ポートおよび前記入力ポートの各々から電気的に絶縁されている、請求項２に記載の半導体デバイス。
4. 前記共通領域が、前記基板を貫通して延在するとともに、前記半導体デバイスの共通ノードに接続するビア接続を含む、請求項１に記載の半導体デバイス。
5. 前記ビア接続が第１のビア接続であり、前記共通領域が、前記第１のビア接続から離間している第２のビア接続をさらに含んでおり、前記第２のビア接続は、前記基板を貫通して延在するとともに、前記半導体デバイスの前記共通ノードに接続している、請求項４に記載の半導体デバイス。
6. 前記ビア接続は、主軸および副軸を有する非円形断面を有しており、前記主軸は主軸長を有しており、前記副軸は前記主軸よりも短い副軸長を有しており、前記主軸は、前記入力フィンガ、前記出力フィンガ、および前記共通フィンガの長手方向の寸法に平行に配向されている、請求項４に記載の半導体デバイス。
7. 半導体デバイスであって、
   基板内に形成された活性領域であって、前記基板内に配置されるとともに、互いに実質的に平行に配向された入力フィンガ、出力フィンガ、および共通フィンガを含む前記活性領域と、
   前記入力フィンガに電気的に接続された入力ポートと、
   前記出力フィンガに電気的に接続された出力ポートと、
   前記共通フィンガに電気的に接続された共通領域と、を備え、前記入力ポートおよび前記出力ポートの少なくとも１つが、前記入力フィンガ、前記出力フィンガ、および前記共通フィンガの間の前記活性領域内に配置されており、
   前記入力ポートは、入力ボンドパッドを含んでおり、
   前記出力ポートは、出力ボンドパッドを含んでおり、前記入力ボンドパッドおよび前記出力ボンドパッドの各々は、ワイヤボンディング用に構成されている、半導体デバイス。
8. 半導体デバイスであって、
   基板内に形成された活性領域であって、前記基板内に配置されるとともに、互いに実質的に平行に配向された入力フィンガ、出力フィンガ、および共通フィンガを含む前記活性領域と、
   前記入力フィンガに電気的に接続された入力ポートと、
   前記出力フィンガに電気的に接続された出力ポートと、
   前記共通フィンガに電気的に接続された共通領域と、を備え、前記入力ポートおよび前記出力ポートの少なくとも１つが、前記入力フィンガ、前記出力フィンガ、および前記共通フィンガの間の前記活性領域内に配置されており、
   前記入力ポートは、入力パッドを含んでおり、
   前記出力ポートは、出力パッドを含んでおり、
   前記共通領域は、共通パッドを含んでおり、前記入力パッド、前記出力パッド、および前記共通パッドの各々は、フリップチップボンディング用に構成されている、半導体デバイス。
9. 前記入力フィンガは、ゲートフィンガであり、前記出力フィンガは、ドレインフィンガであり、前記共通フィンガは、トランジスタのソースフィンガである、請求項１に記載の半導体デバイス。
10. 半導体デバイスであって、
    基板内に形成された活性領域であって、前記基板内に配置されるとともに、互いに実質的に平行に配向された入力フィンガ、出力フィンガ、および共通フィンガを含む前記活性領域と、
    前記入力フィンガに電気的に接続された入力ポートと、
    前記出力フィンガに電気的に接続された出力ポートと、
    前記共通フィンガに電気的に接続された共通領域と、を備え、前記入力ポートおよび前記出力ポートの少なくとも１つが、前記入力フィンガ、前記出力フィンガ、および前記共通フィンガの間の前記活性領域内に配置されており、
    前記入力ポートは、前記共通フィンガと前記共通領域とによって三方が囲まれている、半導体デバイス。
11. 半導体デバイスであって、
    基板内に形成された活性領域であって、前記基板内に配置されるとともに、互いに実質的に平行に配向された入力フィンガ、出力フィンガ、および共通フィンガを含む前記活性領域と、
    前記入力フィンガに電気的に接続された入力ポートと、
    前記出力フィンガに電気的に接続された出力ポートと、
    前記共通フィンガに電気的に接続された共通領域と、を備え、前記入力ポートおよび前記出力ポートの少なくとも１つが、前記入力フィンガ、前記出力フィンガ、および前記共通フィンガの間の前記活性領域内に配置されており、
    前記出力ポートは、前記共通フィンガと前記共通領域とによって三方が囲まれている、半導体デバイス。
12. 半導体デバイスであって、
    基板内に形成された活性領域であって、前記基板内に配置されるとともに、互いに実質的に平行に配向された入力フィンガ、出力フィンガ、および共通フィンガを含む前記活性領域と、
    前記入力フィンガに電気的に接続された入力ポートと、
    前記出力フィンガに電気的に接続された出力ポートと、
    前記共通フィンガのペアの間に介在する共通領域と、を備え、前記共通領域は、ペアの前記共通フィンガの各々の中間領域に位置しており、前記共通領域は、ペアの前記共通フィンガの各々に電気的に接続されており、前記共通フィンガは、前記共通領域の第１の側における第１のギャップによって離間されており、前記共通フィンガは、前記共通領域の第２の側における第２のギャップによって離間されており、前記入力ポートは、前記活性領域内の前記第１のギャップ内に配置されており、前記出力ポートは、前記活性領域内の前記第２のギャップ内に配置されており、前記共通領域は、第１および第２の出力ポートの各々から電気的に絶縁されている、半導体デバイス。
13. 前記共通領域が、前記基板を貫通して延在するとともに、前記半導体デバイスの共通ノードに接続するビア接続を含む、請求項１２に記載の半導体デバイス。
14. 前記ビア接続が第１のビア接続であり、前記共通領域が、前記第１のビア接続から離間している第２のビア接続をさらに含んでおり、前記第２のビア接続は、前記基板を貫通して延在するとともに、前記半導体デバイスの前記共通ノードに接続している、請求項１３に記載の半導体デバイス。
15. 前記ビア接続は、主軸および副軸を有する非円形断面を有しており、前記主軸は主軸長を有しており、前記副軸は前記主軸よりも短い副軸長を有しており、前記主軸は、前記入力フィンガ、前記出力フィンガ、および前記共通フィンガの長手方向の寸法に平行に配向されている、請求項１３に記載の半導体デバイス。
16. 前記入力ポートは、入力ボンドパッドを含んでおり、
    前記出力ポートは、出力ボンドパッドを含んでおり、前記入力ボンドパッドおよび前記出力ボンドパッドの各々は、ワイヤボンディング用に構成されている、請求項１２に記載の半導体デバイス。
17. 前記入力ポートは、入力パッドを含んでおり、
    前記出力ポートは、出力パッドを含んでおり、
    前記共通領域は、共通パッドを含んでおり、前記入力パッド、前記出力パッド、および前記共通パッドの各々は、フリップチップボンディング用に構成されている、請求項１２に記載の半導体デバイス。
18. 半導体デバイスであって、
    基板内に形成された活性領域であって、前記基板内に配置されるとともに、互いに実質的に平行に配向された入力フィンガ、出力フィンガ、および共通フィンガを含む前記活性領域と、
    前記入力フィンガに電気的に接続された入力ボンドパッドと、
    前記出力フィンガに電気的に接続された出力ボンドパッドと、
    前記共通フィンガに電気的に接続された共通領域と、を備え、前記共通領域は、前記基板を貫通して延在するとともに、前記半導体デバイスの共通ノードに接続するビア接続を含んでおり、前記入力ボンドパッドおよび前記出力ボンドパッドの少なくとも１つが前記共通フィンガのペアの間の前記活性領域内に配置されており、前記入力ボンドパッドおよび前記出力ボンドパッドの各々がワイヤボンディング用に構成されている、半導体デバイス。
19. 前記共通領域は、前記共通フィンガのペアの間に介在しており、前記共通領域は、前記ペアの前記共通フィンガの各々の中間領域に位置しているとともに、ペアの前記共通フィンガの各々に電気的に接続されており、前記共通フィンガは、前記共通領域の第１の側における第１のギャップによって離間されており、前記共通フィンガは、前記共通領域の第２の側における第２のギャップによって離間されており、前記入力ボンドパッドは、前記活性領域内の前記第１のギャップ内に配置されており、前記出力ボンドパッドは、前記活性領域内の前記第２のギャップ内に配置されている、請求項１８に記載の半導体デバイス。
20. 前記ビア接続が第１のビア接続であり、前記共通領域は、前記第１のビア接続から離間している第２のビア接続をさらに含んでおり、前記第２のビア接続は、前記基板を貫通して延在するとともに、前記半導体デバイスの前記共通ノードに接続している、請求項１８に記載の半導体デバイス。
21. 前記ビア接続は、主軸および副軸を有する非円形断面を有しており、前記主軸は主軸長を有しており、前記副軸は前記主軸よりも短い副軸長を有しており、前記主軸は、前記入力フィンガ、前記出力フィンガ、および前記共通フィンガの長手方向の寸法に平行に配向されている、請求項１８に記載の半導体デバイス。
22. 基板内に形成された活性領域を備える半導体デバイスであって、前記活性領域は、
    中央部分と、少なくとも一対の共通フィンガとを有する、前記基板上の共通電極であって、前記少なくとも一対の共通フィンガは、前記共通電極の前記中央部分の第１の側および第２の側において第１の方向に沿って延在しており、
    前記一対の共通フィンガ間の第１のギャップは、前記共通電極の前記中央部分の前記第１の側および前記第２の側に隣接する前記共通電極の前記中央部分の第３の側に配置されており、
    前記一対の共通フィンガ間の第２のギャップは、前記共通電極の前記中央部分の前記第１の側および前記第２の側に隣接し、かつ前記共通電極の前記中央部分の前記第３の側とは反対側にある前記共通電極の前記中央部分の第４の側に配置されている、前記共通電極と、
    前記共通電極の両側で前記第１の方向に沿って延在する前記基板上の少なくとも２つの入力フィンガを有する入力電極と、
    前記共通電極の両側で前記第１の方向に沿って延在する前記基板上の少なくとも２つの出力フィンガを有する出力電極と、を含み、
    前記入力電極および前記出力電極のうちの一方の一部は、前記第１のギャップ内において前記一対の共通フィンガの間に延在している、半導体デバイス。
23. 前記半導体デバイスは、制御端子を有するトランジスタであり、前記制御端子は、十分なバイアスが前記制御端子において提供されるとき、前記トランジスタの第１の電流端子と第２の電流端子との間に導電性経路を提供するように構成されており、
    前記入力電極は、前記トランジスタの前記制御端子に電気的に結合され、前記出力電極は、前記トランジスタの前記第１の電流端子に結合され、前記共通電極は、前記トランジスタの前記第２の電流端子に結合されている、請求項２２に記載の半導体デバイス。