JP7614959B2 - 半導体装置及び半導体モジュール - Google Patents

半導体装置及び半導体モジュール Download PDF

Info

Publication number
JP7614959B2
JP7614959B2 JP2021109805A JP2021109805A JP7614959B2 JP 7614959 B2 JP7614959 B2 JP 7614959B2 JP 2021109805 A JP2021109805 A JP 2021109805A JP 2021109805 A JP2021109805 A JP 2021109805A JP 7614959 B2 JP7614959 B2 JP 7614959B2
Authority
JP
Japan
Prior art keywords
electrode
semiconductor region
semiconductor
region
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021109805A
Other languages
English (en)
Other versions
JP2023006928A (ja
Inventor
亮平 下條
竜則 坂野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2021109805A priority Critical patent/JP7614959B2/ja
Priority to CN202210104114.5A priority patent/CN115566040A/zh
Priority to US17/649,817 priority patent/US12513926B2/en
Publication of JP2023006928A publication Critical patent/JP2023006928A/ja
Application granted granted Critical
Publication of JP7614959B2 publication Critical patent/JP7614959B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/232—Emitter electrodes for IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/43—Layouts of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)

Description

本発明の実施形態は、半導体装置及び半導体モジュールに関する。
例えば、トランジスタなどの半導体装置において、安定した特性が望まれる。
特開２０１９－５４０７０号公報
本発明の実施形態は、特性を安定にできる半導体装置及び半導体モジュールを提供する。
本発明の実施形態によれば、半導体装置は、第１電極、第２電極、第３電極、第１配線部材、半導体部材及び絶縁部材を含む。前記第１電極から前記第２電極への方向は、第１方向に沿う。前記第１配線部材は、第１延在部を含む。前記第１延在部は、前記第１方向と交差する第２方向に沿って延びる。前記第１延在部から前記第２電極への第３方向は、前記第１方向及び前記第２方向を含む第１平面と交差する。前記第３電極は、前記第３方向に沿って延びる。前記第３電極の一部は、前記第１電極と前記第１延在部との間にある。前記第３電極の別の一部は、前記第１電極と前記第２電極との間にある。前記第３電極は、前記第１延在部と電気的に接続される。半導体部材は、前記第１方向において、前記第１電極と前記第２電極との間、及び、前記第１電極と前記第１延在部との間に設けられる。前記半導体部材は、第１～第６半導体領域を含む。前記第１半導体領域は、第１導電形である。前記第１半導体領域は、第１部分領域及び第２部分領域を含む。前記第１部分領域は、前記第１方向において前記第１電極と前記第３電極との間にある。前記第３電極から前記第２部分領域への方向は、前記第２方向に沿う。前記第２半導体領域は、前記第２電極と電気的に接続され、第２導電形である。前記第３電極から前記第２半導体領域への方向は、前記第２方向に沿う。前記第３半導体領域は、前記第２電極と電気的に接続され、前記第１導電形である。前記第２半導体領域の一部は、前記第１方向において、前記第２部分領域と前記第３半導体領域との間にある。前記第３電極から前記第３半導体領域の少なくとも一部への方向は、前記第２方向に沿う。前記第４半導体領域は、前記第１電極と前記第１半導体領域との間に設けられ、前記第２導電形である。前記第５半導体領域は、前記第１電極と前記第１半導体領域との間に設けられ、前記第１導電形である。前記第４半導体領域から前記第５半導体領域への方向は、前記第１方向と交差する。前記第６半導体領域は、前記第２電極と電気的に接続され、前記第１導電形である。前記第６半導体領域の少なくとも一部は、前記第２半導体領域の別の一部と、前記第１延在部と、の間にある。前記絶縁部材は、第１絶縁領域を含む。前記第１絶縁領域は、前記第３電極と前記半導体部材との間に設けられる。
図１は、第１実施形態に係る半導体装置を例示する模式図である。 図２（ａ）及び図２（ｂ）は、第１実施形態に係る半導体装置を例示する模式図である。 図３は、第１実施形態に係る半導体装置を例示する模式図である。 図４は、第１実施形態に係る半導体装置を例示する模式図である。 図５は、第１実施形態に係る半導体装置を例示する模式図である。 図６は、第１実施形態に係る半導体装置を例示する模式図である。 図７は、第１実施形態に係る半導体装置を例示する模式図である。 図８は、第１実施形態に係る半導体装置を例示する模式図である。 図９は、第１実施形態に係る半導体装置を例示する模式図である。 図１０は、第１実施形態に係る半導体装置を例示する模式図である。 図１１（ａ）及び図１１（ｂ）は、第１実施形態に係る半導体装置の使用例を示す回路図である。 図１２（ａ）及び図１２（ｂ）は、第１実施形態に係る半導体装置の使用例を示す模式図である。 図１３は、第１実施形態に係る半導体装置を例示する模式図である。 図１４は、第１実施形態に係る半導体装置を例示する模式図である。 図１５は、第１実施形態に係る半導体装置を例示する模式図である。 図１６は、第１実施形態に係る半導体装置を例示する模式図である。 図１７は、第１実施形態に係る半導体装置を例示する模式図である。 図１８は、第１実施形態に係る半導体装置を例示する模式図である。 図１９は、第１実施形態に係る半導体装置を例示する模式図である。 図２０は、第２実施形態に係る半導体装置を例示する模式図である。 図２１（ａ）及び図２１（ｂ）は、第２実施形態に係る半導体装置を例示する模式図である。 図２２は、第２実施形態に係る半導体装置を例示する模式図である。 図２３は、第２実施形態に係る半導体装置を例示する模式図である。 図２４は、第２実施形態に係る半導体装置を例示する模式図である。 図２５は、第２実施形態に係る半導体装置を例示する模式図である。 図２６は、第２実施形態に係る半導体装置を例示する模式図である。 図２７は、第２実施形態に係る半導体装置を例示する模式図である。 図２８は、第２実施形態に係る半導体装置を例示する模式図である。 図２９は、第２実施形態に係る半導体装置を例示する模式図である。 図３０は、第２実施形態に係る半導体装置を例示する模式図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１、図２（ａ）、図２（ｂ）、図３～図１０は、第１実施形態に係る半導体装置を例示する模式図である。
図１は、図１０に示す部分Ｐ１を例示する斜視図である。図２（ａ）は、図１０に示す部分Ｐ２に関する平面図である。図２（ｂ）は、図１０の部分Ｐ２に関する透過平面図である。図３～図９は、それぞれ、図２（ｂ）のＡ１－Ａ２線、Ｂ１－Ｂ２線、Ｃ１－Ｃ２線、Ｄ１－Ｄ２線、Ｅ１－Ｅ２線、Ｆ１－Ｆ２線、及び、Ｇ１－Ｇ２線における断面図である。図１のＡ１－Ａ２線、Ｂ１－Ｂ２線、Ｃ１－Ｃ２線及びＤ１－Ｄ２線は、図２（ｂ）のＡ１－Ａ２線、Ｂ１－Ｂ２線、Ｃ１－Ｃ２線及びＤ１－Ｄ２線のそれぞれの一部に対応する。図１０は、平面図である。
図３に示すように、実施形態に係る半導体装置１１０は、第１電極５１を含む。図４及び図１０に示すように、半導体装置１１０は、第２電極５２及び第１配線部材６１Ｍを含む。図１及び図３に示すように、半導体装置１１０は、第３電極５３、半導体部材１０Ｍ及び絶縁部材４０Ｍを含む。図１においては、図を見やすくするために、第２電極５２及び絶縁部材４０Ｍは省略されている。
図３に示すように、第１電極５１から第２電極５２への方向は、第１方向Ｄ１に沿う。第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＹ軸方向とする。Ｚ軸方向及びＹ軸方向に対して垂直な方向をＸ軸方向とする。
図１及び図２（ｂ）に示すように、第１配線部材６１Ｍは、第１延在部６１を含む。第１延在部６１は、第２方向Ｄ２に沿って延びる。第２方向Ｄ２は、第１方向Ｄ１と交差する。第２方向Ｄ２は、例えば、Ｙ軸方向である。第１延在部６１の長さ（Ｙ軸方向に沿う長さ）は、第１延在部６１のＸ軸方向に沿う長さよりも長い。
図２（ｂ）、図７及び図１０に示すように、第１延在部６１から第２電極５２への第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２を含む第１平面と交差する。第１平面は、例えばＺ－Ｙ平面である。第３方向Ｄ３は、例えば、Ｘ軸方向で良い。
この例では、複数の第２電極５２及び複数の第１延在部６１が設けられている。「第２電極５２」は、複数の第２電極５２の１つである。「第１延在部６１」は、複数の第１延在部６１の１つである。
図２（ａ）は、半導体部材１０Ｍ及び第３電極５３を例示している。図２（ａ）に示すように、第３電極５３は、第３方向Ｄ３に沿って延びる。第３電極５３の第３方向Ｄ３に沿う長さは、第３電極５３の第２方向Ｄ２に沿う長さＬ５３よりも長い。この例では、複数の第３電極５３が設けられている。「第３電極５３」は、複数の第３電極５３の１つである。
図７に示すように、第３電極５３の一部は、第１電極５１と第１延在部６１との間にある。第３電極５３の一部は、第１半導体領域１１の第１部分領域１１ａと、第１延在部６１と、の間にある。
図７に示すように、第３電極５３の別の一部は、第１電極５１と第２電極５２との間にある。第３電極５３の別の一部は、第１半導体領域１１の第１部分領域１１ａと、第２電極５２と、の間にある。第３電極５３は、第１延在部６１と電気的に接続される。この例では、第１配線部材６１Ｍは、第１配線接続部６１Ｃを含む。第１配線接続部６１Ｃは、第３電極５３と第１延在部６１との間に設けられる。第１配線接続部６１Ｃは、第３電極５３を第１延在部６１と電気的に接続する。第１延在部６１と第１配線接続部６１Ｃとの間の境界は、明確でも不明確でも良い。第１延在部６１及び第１配線接続部６１Ｃは、シームレスに連続しても良い。
図７に示すように、半導体部材１０Ｍは、第１方向Ｄ１において、第１電極５１と第２電極５２との間、及び、第１電極５１と第１延在部６１と、の間に設けられる。図１に示すように、半導体部材１０Ｍは、第１～第６半導体領域１１～１６を含む。
第１半導体領域１１は、第１導電形である。図１及び図３に示すように、第１半導体領域１１は、第１部分領域１１ａ及び第２部分領域１１ｂを含む。第１部分領域１１ａは、第１方向Ｄ１において第１電極５１と第３電極５３との間にある。第３電極５３から第２部分領域１１ｂへの方向は、第２方向Ｄ２に沿う。
第２半導体領域１２は、第２導電形である。第１導電形は、ｎ形及びｐ形の一方である。第２導電形は、ｎ形及びｐ形の他方である。以下では、第１導電形がｎ形で、第２導電形がｐ形とする。
第２半導体領域１２は、第２電極５２と電気的に接続される。図８に示すように、この例では、第２電極５２は、第２電極面状部５２Ｆと、第２電極接続部５２Ｃと、を含む。第２電極面状部５２Ｆは、Ｘ－Ｙ平面に沿って広がる。図２（ｂ）に示すように、第２電極接続部５２Ｃは、第３方向Ｄ３に沿って延びる。図８に示すように、第２電極接続部５２Ｃの一部は、第１方向Ｄ１において、第２半導体領域１２と第２電極面状部５２Ｆと、の間にある。第２電極接続部５２Ｃは、第２半導体領域１２を第２電極面状部５２Ｆと電気的に接続する。
図８に示すように、第２半導体領域１２は、領域１２ａ及び領域１２ｂを含んでも良い。領域１２ａの一部は、第１半導体領域１１と領域１２ｂとの間に設けられる。領域１２ａの別の一部は、第１半導体領域１１と第３半導体領域１３との間に設けられる。領域１２ｂは、領域１２ａと第２電極５２との間に設けられる。領域１２ｂにおける第２導電形の不純物濃度は、領域１２ａにおける第２導電形の不純物濃度よりも高い。領域１２ａは、例えば、ｐ領域である。領域１２ｂは、ｐ＋領域である。領域１２ｂが設けられることで、例えば、第２半導体領域１２と第２電極５２との間において、低いコンタクト抵抗が得られる。
図１及び図３に示すように、第３電極５３から第２半導体領域１２への方向は、第２方向Ｄ２に沿う。
図３に示すように、第３半導体領域１３は、第２電極５２と電気的に接続される。例えば、第３半導体領域１３は、第２電極５２と接する。図３に示すように、第２半導体領域１２の一部は、第１方向Ｄ１において、第２部分領域１１ｂと第３半導体領域１３との間にある。第３電極５３から第３半導体領域１３の少なくとも一部への方向は、第２方向Ｄ２に沿う。例えば、第２半導体領域１２と第３半導体領域１３との間の境界ｂ２は、第２方向Ｄ２において、第３電極５３と対向する。例えば、第１半導体領域１１（第２部分領域１１ｂ）と第２半導体領域１２との間の境界ｂ１は、第２方向Ｄ２において、第３電極５３と対向する。
図１及び図３に示すように、第４半導体領域１４は、第１電極５１と第１半導体領域１１との間に設けられる。第４半導体領域１４は、第２導電形である。
図１及び図３に示すように、第５半導体領域１５は、第１電極５１と第１半導体領域１１との間に設けられる。第５半導体領域１５は、第１導電形である。第４半導体領域１４から第５半導体領域１５への方向は、第１方向Ｄ１と交差する。第４半導体領域１４から第５半導体領域１５への方向は、Ｘ－Ｙ平面に沿う。
１つの例において、１つの第４半導体領域１４と、複数の島状の第５半導体領域１５と、が設けられても良い。複数の島状の第５半導体領域１５の周りに第４半導体領域１４が設けられる。別の例において、１つの第５半導体領域１５と、複数の島状の第４半導体領域１４と、が設けられても良い。複数の島状の第４半導体領域１４の周りに第５半導体領域１５が設けられる。さらに別の例において、複数の第４半導体領域１４と、複数の第５半導体領域１５と、が設けられても良い。
図６及び図８に示すように、第６半導体領域１６は、第２電極５２と電気的に接続される。第６半導体領域１６は、第１導電形である。図８に示すように、既に説明したように、この例では、第２電極５２は、第２電極面状部５２Ｆ及び第２電極接続部５２Ｃを含む。第２電極接続部５２Ｃは、第３方向Ｄ３に沿って延びる（図２（ｂ）参照）。図８に示すように、第２電極接続部５２Ｃの一部は、第１方向Ｄ１において第３半導体領域１３と第２電極面状部５２Ｆとの間にある。第２電極接続部５２Ｃの別の一部は、第１方向Ｄ１において第６半導体領域１６と第２電極面状部５２Ｆとの間にある。第２電極接続部５２Ｃは、第３半導体領域１３を第２電極面状部５２Ｆと電気的に接続し、第６半導体領域１６を第２電極面状部５２Ｆと電気的に接続する。
図１、図４及び図６に示すように、第６半導体領域１６の少なくとも一部は、第２半導体領域１２の別の一部と、第１延在部６１と、の間にある。
図３に示すように、絶縁部材４０Ｍは、第１絶縁領域４１を含む。第１絶縁領域４１は、第３電極５３と半導体部材１０Ｍとの間に設けられる。第１絶縁領域４１は、第３電極５３と半導体部材１０Ｍとを互いに電気的に絶縁する。
図３に示すように、絶縁部材４０Ｍは、第２絶縁領域４２をさらに含んでも良い。第２絶縁領域４２は、第１方向Ｄ１において、第３電極５３と第２電極５２との間に設けられる。第２絶縁領域４２は、第３電極５３と第２電極５２とを互いに電気的に接続する。
半導体装置１１０において、例えば、第１動作が実施可能である。第１動作において、第１電極５１と第２電極５２との間に流れる電流は、第３電極５３の電位により制御できる。第３電極５３の電位は、例えば、第２電極５２の電位を基準とする電位である。第１動作において、電流は、第１電極５１から第２電極５２への向きに流れる。半導体装置１１０において、第２動作が実施可能でも良い。第２動作において、電流は、第２電極５２から第１電極５１への向きに流れる。
半導体装置１１０は、例えば、ＲＣ－ＩＧＢＴ（Reverse- Conducting Insulated Gate Bipolar Transistor）である。第１動作は、例えば、ＩＧＢＴ動作（ＩＧＢＴモード）に対応する。第２動作は、例えば、ダイオード動作（ダイオードモード）に対応する。第１電極５１は、例えば、コレクタ電極であり。第２電極５２は、例えば、エミッタ電極である。第３電極５３は、例えば、ゲート電極である。第１動作及び第２動作が繰り返して実施されて良い。
例えば、第２半導体領域１２は、ｐ形ベース領域に対応する。第３半導体領域１３は、例えば、ｎ形エミッタ領域に対応する。
図１０に示すように、第１配線部材６１Ｍは、パッド部６１Ｐを含む。パッド部６１Ｐは、第１延在部６１と電気的に接続される。パッド部６１Ｐの電位を制御することで、第１延在部６１と電気的に接続された第３電極５３の電位が制御できる。これにより、スイッチング動作が実施される。第３半導体領域１３が設けられる領域は、例えば、動作領域（例えばセル領域）である。
図１に示すように、例えば、ダイオード動作（逆方向動作）におけるリカバリの際（例えばDesat制御）に、キャリア１０Ｃ（例えば電子）が、第１半導体領域１１から、第２半導体領域１２及び第３半導体領域１３を通過して、第２電極５２に向けて移動できる。例えば、キャリア１０Ｃの排出（引き抜き）が行われる。
実施形態においては、第１延在部６１と重なる部分に第６半導体領域１６が設けられる。これにより、例えば、ダイオード動作（逆方向動作）におけるリカバリの際に、キャリア１０Ｃ（例えば電子）が、第１半導体領域１１から、第２半導体領域１２及び第６半導体領域１６を通過して、第２電極５２に向けて移動できる（図１参照）。これにより、第１延在部６１が設けられる領域においても、例えば、キャリア１０Ｃの排出が行われる。実施形態においては、キャリアを効率良く排出できる。
これにより、例えば、逆回復電流（Ｉｒｒ）を低減できる。例えば、高い破壊耐量が得られる。例えば、安定した特性が得られる。例えば、高い信頼性が得られる。実施形態によれば、特性を安定にできる半導体装置を提供できる。
図２（ａ）に示すように、第６半導体領域１６の第３方向Ｄ３に沿う長さを第６半導体領域長さＬ１６とする。第３半導体領域１３の第３方向Ｄ３に沿う長さを第３半導体領域長さＬ１３とする。実施形態において、第６半導体領域長さＬ１６は、第３半導体領域長さＬ１３よりも長いことが好ましい。これにより、例えば、キャリア１０Ｃの排出がより効率的に行われる。
例えば、第６半導体領域長さＬ１６は、第３半導体領域長さＬ１３の１０倍以上であることが好ましい。これにより、キャリア１０Ｃの排出がより効率的に行われる。第６半導体領域長さＬ１６は、第３半導体領域長さＬ１３の５００倍以下であることが好ましい。これにより、半導体装置の小型化が容易である。
第６半導体領域長さＬ１６は、１０μｍ以上２００μｍ以下である。第３半導体領域長さＬ１３は、０．３μｍ以上１０μｍ以下である。
実施形態において、第６半導体領域長さＬ１６は、第３電極５３の第２方向Ｄ２に沿う長さＬ５３（図２（ａ）参照）よりも長い。１つの例において、長さＬ５３は、例えば、０．３μｍ以上１．５μｍ以下である。
図２（ｂ）に示すように、第１配線接続部６１Ｃの第３方向Ｄ３に沿う長さを長さＬｘ６１とする。第１配線接続部６１Ｃの第２方向Ｄ２に沿う長さを長さＬｙ６１とする。長さＬｘ６１は、長さＬｙ６１よりも長いことが好ましい。これにより、第１配線接続部６１Ｃは、幅が狭い第３電極５３と、広い面積で電気的に接続される。例えば、低い電気抵抗による電気的接続が得やすい。より安定した動作が得られる。
図２（ａ）に示すように、半導体部材１０Ｍは、複数の第３半導体領域１３と、複数の第６半導体領域１６と、を含んで良い。第３電極５３の一部は、第２方向Ｄ２において、複数の第３半導体領域１３の１つと、複数の第３半導体領域１３の別の１つと、の間にある。第３電極５３の別の一部は、第２方向Ｄ２において、複数の第６半導体領域１６の１つと、複数の第６半導体領域１６の別の１つと、の間にある。
図２（ａ）に示すように、複数の第３半導体領域１３は、第３方向Ｄ３に沿って並んでも良い。例えば、複数の第３半導体領域１３の１つから複数の第３半導体領域１３の別の１つへの方向は、第３方向Ｄ３に沿う。第２半導体領域１２の少なくとも一部は、第３方向Ｄ３において、複数の第３半導体領域１３の１つと、複数の第３半導体領域１３の別の１つと、の間にある。
図２（ａ）に示すように、第２半導体領域１２の一部は、第６半導体領域１６と第３半導体領域１３との間にあっても良い。
実施形態において、第６半導体領域１６における第１導電形の不純物濃度は、第３半導体領域１３における第１導電形の不純物濃度と実質的に同様で良い。例えば、第６半導体領域１６における第１導電形の不純物濃度は、第３半導体領域１３における第１導電形の不純物濃度の０．５倍以上２倍以下であることが好ましい。キャリア１０Ｃの排出がより安定して行われる。半導体装置の製造が容易になる。
図１及び図３に示すように、半導体部材１０Ｍは、第１導電形の第７半導体領域１７をさらに含んでも良い。第７半導体領域１７は、第４半導体領域１４と第１半導体領域１１との間、及び、第５半導体領域１５と第１半導体領域１１との間に設けられる。第７半導体領域１７は、例えば、バッファ層である。例えば、第７半導体領域１７における第１導電形の不純物濃度は、第１半導体領域１１における第１導電形の不純物濃度よりも高い。例えば、第７半導体領域１７における第１導電形のキャリア濃度は、第１半導体領域１１における第１導電形のキャリア濃度よりも高い。第１半導体領域１１は、例えば、ｎ領域またはｎ－領域である。第７半導体領域１７は、例えば、ｎ＋領域である。
図３に示すように、実施形態において、例えば、第３半導体領域１３の少なくとも一部、第６半導体領域１６の一部、及び、第２半導体領域１２は、第２電極５２と接する。安定した電気的な接続が得られる。
図２（ａ）に示すように、半導体装置１１０は、第１導電部材５８を含んでも良い。第１導電部材５８は、第３方向Ｄ３に沿って延びる。図９に示すように、第１導電部材５８の一部は、第１半導体領域１１の一部と、第２電極５２と、の間にある。第１導電部材５８の別の一部は、第１半導体領域１１の別の一部と第１延在部６１との間にある。第１導電部材５８は、第１延在部６１から電気的に絶縁される。図９に示すように、第１導電部材５８と第１延在部６１との間に、絶縁部材４０Ｍの一部がある。第１導電部材５８は、第２電極５２と電気的に接続される。図３に示すように、第１導電部材５８と半導体部材１０Ｍとの間に、絶縁部材４０Ｍの第３絶縁領域４３が設けられる。
図２（ｂ）及び図３に示すように、第３半導体領域１３及び第２半導体領域１２は、第２方向Ｄ２において、第３電極５３と第１導電部材５８との間にある。
図３に示すように、この例では、第２電極５２は、第１導電部材接続部５８Ｃを含む。図２（ｂ）に示すように、第１導電部材接続部５８Ｃは、第３方向Ｄ３に沿って延びる。図３に示すように、第１導電部材接続部５８Ｃは、第１方向Ｄ１において第１導電部材５８と第２電極面状部５２Ｆとの間にある。第１導電部材接続部５８Ｃは、第１導電部材５８を第２電極面状部５２Ｆと電気的に接続する。
第１導電部材５８は、例えば、「ダミーゲート電極」である。複数の第１導電部材５８が設けられても良い。
例えば、半導体部材１０Ｍとなる半導体層にトレンチ１０Ｔ（図３参照）が形成される。トレンチ１０Ｔは、第３半導体領域１３及び第２半導体領域１２を貫通し、第１半導体領域１１に届く。トレンチ１０Ｔの内側に第１絶縁領域４１となる絶縁膜が形成される。トレンチ１０Ｔの残りに空間に導電材料が埋められる。これにより、第３電極５３及び第１導電部材５８が形成される。
図１１（ａ）及び図１１（ｂ）は、第１実施形態に係る半導体装置の使用例を示す回路図である。
図１１（ａ）及び図１１（ｂ）に示すように、実施形態に係る半導体装置１１５は、複数の素子（第１素子Ｑ１及び第２素子Ｑ２など）を含む。第１素子Ｑ１及び第２素子Ｑ２のそれぞれに、上記の半導体装置１１０が適用できる。
第１素子Ｑ１は、第１コレクタＣ１、第１エミッタＥ１及び第１ゲートＧ１を含む。第２素子Ｑ２は、第２コレクタＣ２、第２エミッタＥ２及び第２ゲートＧ２を含む。コレクタは、例えば、第１電極５１に対応する。エミッタは、例えば、第２電極５２に対応する。ゲートは、例えば、第３電極５３に対応する。
例えば、第１エミッタＥ１は、第２コレクタＣ２と電気的に接続される。第１エミッタＥ１は、負荷ＬＥの１つの端部と電気的に接続される。第１コレクタＣ１と、負荷ＬＥの別の端部と、の間に、電圧Ｖｄｄが印加される。負荷ＬＥの別の端部と、第２エミッタＥ２と、の間に、電圧Ｖｓｓが印加される。電圧Ｖｄｄ及び電圧Ｖｓｓは、例えば、電源７８により供給される。
制御回路７０に含まれる制御部７５が第１ゲートＧ１及び第２ゲートＧ２を制御する。図１１（ａ）に示す状態（動作）において、制御部７５は、第１ゲートＧ１をオン／オフする。図１１（ｂ）に示す状態（動作）において、制御部７５は、第２ゲートＧ２をオン／オフする。
実施形態に係る半導体モジュール２１０は、複数の半導体装置（第１素子Ｑ１及び第２素子Ｑ２など）を含む。半導体モジュール２１０は、制御回路７０（制御部７５）及び電源７８を含んでも良い。
図１２（ａ）及び図１２（ｂ）は、第１実施形態に係る半導体装置の使用例を示す模式図である。
図１２（ａ）及び図１２（ｂ）の横軸は、時間ｔｍである。図１２（ａ）の縦軸は、第１ゲートＧ１の電圧ＶＧ１である。図１２（ｂ）の縦軸は、第２ゲートＧ２の電圧ＶＧ２である。
例えば、第１素子Ｑ１及び第２素子Ｑ２において、第１動作ＯＰ１及び第２動作ＯＰ２が行われる。第１動作ＯＰ１において、第１素子Ｑ１は、ＩＧＢＴモードＩＭである。第２動作ＯＰ２において、第１素子Ｑ１は、オフ状態ＯＦＦである。第１動作ＯＰ１において、第２素子Ｑ２は、オフ状態ＯＦＦである。第２動作ＯＰ２において、第２素子Ｑ２は、ダイオードモードＤＭである。
実施形態においては、ダイオードモードＤＭにおけるリカバリの前に、キャリア１０Ｃ（例えば電子）が、第３半導体領域１３及び第６半導体領域１６を介して、効率的に排出できる。これにより、例えば、逆回復電流（Ｉｒｒ）を低減できる。
図１３～図１９は、第１実施形態に係る半導体装置を例示する模式図である。
図１３は、平面図である。図１４は、図１３に示す部分Ｐ３に関する透過平面図である。図１５～図１９は、それぞれ、図１４のＡ３－Ａ４線、Ｂ３－Ｂ４線、Ｂ５－Ｂ６線、Ｈ１－Ｈ２線、及び、Ｉ１－Ｉ２線における断面図である。
図１３に示すように、実施形態に係る半導体装置１１１は、第２配線部材６２Ｍを含む。図１４に示すように、半導体装置１１１は、第４電極５４を含む。これらを除いて、半導体装置１１１の構成は、半導体装置１１０と同様で良い。
図１３に示すように、第２配線部材６２Ｍは、第２延在部６２を含む。第２延在部６２は、第２方向Ｄ２に沿って延びる。第２延在部６２から第１延在部６１への方向は、第３方向Ｄ３に沿う。この例では、複数の第２延在部６２が設けられる。複数の第２延在部６２の１つは、第３方向Ｄ３において、複数の第１延在部６１の１つと、複数の第１延在部６１の別の１つと、の間にある。複数の第１延在部６１の１つは、第３方向Ｄ３において、複数の第２延在部６２の１つと、複数の第２延在部６２の別の１つと、の間にある。第２配線部材６２Ｍは、パッド部６２Ｐを含む。パッド部６２Ｐは、第２延在部６２と電気的に接続される。
図１４に示すように、第４電極５４は、第３方向Ｄ３に沿って延びる。第３電極５３から第４電極５４への方向は、第２方向Ｄ２に沿う。
図１７及び図１９に示すように、第４電極５４の一部は、第１電極５１と第２延在部６２との間にある。第４電極５４の別の一部は、第１電極５１と第２電極５２との間にある。第４電極５４は、第２延在部６２と電気的に接続される。
図１７及び図１９に示すように、この例では、第２配線部材６２Ｍは、第２配線接続部６２Ｃを含む。第２配線接続部６２Ｃは、第４電極５４と第２延在部６２との間に設けられる。第２配線接続部６２Ｃは、第４電極５４を第２延在部６２と電気的に接続する。
図１４に示すように、半導体部材１０Ｍは、上記の第３半導体領域１３及び第６半導体領域１６に加えて、別の第３半導体領域１３Ａと、別の第６半導体領域１６Ａと、を含む。
図１５に示すように、第２半導体領域１２の一部は、第１方向Ｄ１において、第１半導体領域１１と別の第３半導体領域１３Ａとの間にある。図１４に示すように、第４電極５４から別の第３半導体領域１３Ａの少なくとも一部への方向は、第２方向Ｄ２に沿う。
図１７に示すように、別の第６半導体領域１６Ａの少なくとも一部は、第２半導体領域１２と第２延在部６２との間にある。
絶縁部材４０Ｍの一部（第４絶縁領域４４）は、第４電極５４と半導体部材１０Ｍとの間に設けられる。
例えば、パッド部６２Ｐに印加される電圧が、第２配線部材６２Ｍを介して、第４電極５４に印加される。第４電極５４は、第３電極５３とは異なるゲート電極として機能する。
半導体装置１１１においても、別の第６半導体領域１６Ａが設けられることで、例えば、第２延在部６２が設けられる領域においても、キャリア１０Ｃの排出が行われる。例えば、逆回復電流（Ｉｒｒ）を低減できる。例えば、高い破壊耐量が得られる。例えば、安定した特性が得られる。
半導体装置１１１においては、第３電極５３に印加される電圧（信号）とは異なる電圧（信号）を第４電極５４に印加できる。第４電極５４を第３電極５３とは異なる状態に制御できる。例えば、キャリア１０Ｃの排出（引き抜き）の程度を調整することができる。より安定した動作が得られる。
実施形態に係る半導体モジュール２１０は、実施形態に係る半導体装置１１１と、制御部７５（図１１（ａ）及び図１１（ｂ）参照）と、を含む。制御部７５は、第１配線部材６１Ｍに第１信号を印加可能である。制御部７５は、第２配線部材６２Ｍに、第１信号とは異なる第２信号を印加可能である。
（第２実施形態）
図２０、図２１（ａ）、図２１（ｂ）、図２２～図３０は、第２実施形態に係る半導体装置を例示する模式図である。
図２０は、平面図である。図２１（ａ）は、図２０に示す部分Ｐ３に関する平面図である。図２１（ｂ）は、図２０の部分Ｐ３に関する透過平面図である。図２２～図３０は、それぞれ、図２１（ｂ）のＡ１－Ａ２線、Ｂ１－Ｂ２線、Ｂ７－Ｂ８線、Ｃ１－Ｃ２線、Ｄ１－Ｄ２線、Ｅ１－Ｅ２線、Ｆ１－Ｆ２線、Ｇ１－Ｇ２線、及び、Ｊ１－Ｊ２線における断面図である。
図２２に示すように、実施形態に係る半導体装置１２０は、第１電極５１を含む。図２２及び図２０に示すように、半導体装置１２０は、第２電極５２、第１配線部材６１Ｍ及び第２配線部材６２Ｍを含む。図２１（ｂ）及び図２２に示すように、半導体装置１２０は、第３電極５３、第４電極５４、半導体部材１０Ｍ及び絶縁部材４０Ｍを含む。この例においても、第１電極５１から第２電極５２への方向は、第１方向Ｄ１に沿う(図２２参照）。
図２１（ｂ）に示すように、第１配線部材６１Ｍは、第１延在部６１を含む。第１延在部６１は、第１方向Ｄ１と交差する第２方向Ｄ２に沿って延びる。第１延在部６１から第２電極５２への第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２を含む第１平面と交差する。
第２配線部材６２Ｍは、第２延在部６２を含む。第２延在部６２は、第２方向Ｄ２に沿って延びる。第２延在部６２から第２電極５２への方向は、第３方向Ｄ３に沿う。
図２１（ｂ）に示すように、第３電極５３は、第３方向Ｄ３に沿って延びる。図２２及び図２７に示すように、第３電極５３の一部は、第１電極５１と第１延在部６１との間にある。図２７に示すように、第３電極５３の別の一部は、第１電極５１と第２電極５２との間にある。第３電極５３は、第１延在部６１と電気的に接続される。例えば、図２２及び図２７に示すように、第１配線接続部６１Ｃにより、第３電極５３が第１延在部６１と電気的に接続される。図２４に示すように、第３電極５３の一部は、第１電極５１と第２延在部６２との間に設けられても良い。
図２１（ｂ）に示すように、第４電極５４は、第３方向Ｄ３に沿って延びる。図２４及び図３０に示すように、第４電極５４の一部は、第１電極５１と第２延在部６２との間にある。図３０に示すように、第４電極５４の別の一部は、第１電極５１と第２電極５２との間にある。第４電極５４は、第２延在部６２と電気的に接続される。例えば、図２４及び図３０に示すように、第２配線接続部６２Ｃにより、第４電極５４が第２延在部６２と電気的に接続される。図２１（ｂ）に示すように、第３電極５３から第４電極５４への方向は、第２方向Ｄ２に沿う。図２３に示すように、第４電極５４の一部は、第１電極５１と第１延在部６１との間に設けられても良い。
図２２～図２４に示すように、半導体部材１０Ｍは、第１方向Ｄ１において、第１電極５１と第２電極５２との間、第１電極５１と第１延在部６１との間、及び、第１電極５１と第２延在部６２との間に設けられる。
図２１（ａ）及び図２２に示すように、半導体部材１０Ｍは、第１～第６半導体領域１１～１６を含む。第１半導体領域１１は、第１導電形である。図２２に示すように、第１半導体領域１１は、第１部分領域１１ａ、第２部分領域１１ｂ、第３部分領域１１ｃ及び第４部分領域１１ｄを含む。第１部分領域１１ａは、第１方向Ｄ１において第１電極５１と第３電極５３との間にある。第３電極５３から第２部分領域１１ｂへの方向は、第２方向Ｄ２に沿う。第３部分領域１１ｃは、第１方向Ｄ１において第１電極５１と第４電極５４との間にある。第４電極５４から第４部分領域１１ｄへの方向は、第２方向Ｄ２に沿う。
図２２に示すように、第２半導体領域１２は、第２電極５２と電気的に接続される。例えば、第２電極接続部５２Ｃにより、第２半導体領域１２は、第２電極５２と電気的に接続される。第２半導体領域１２は、第２導電形である。第３電極５３から第２半導体領域１２への方向、及び、第４電極５４から第２半導体領域１２への方向は、第２方向Ｄ２に沿う。
図２２に示すように、第３半導体領域１３は、第２電極５２と電気的に接続される。例えば、第２電極接続部５２Ｃにより、第３半導体領域１３は、第２電極５２と電気的に接続される。第２半導体領域１２は、第１導電形である。第２半導体領域１２の一部は、第１方向Ｄ１において、第２部分領域１１ｂと第３半導体領域１３との間にある。第３電極５３から第３半導体領域１３の少なくとも一部への方向は、第２方向Ｄ２に沿う。
図２２に示すように、第４半導体領域１４は、第１電極５１と第１半導体領域１１との間に設けられる。第４半導体領域１４は、第２導電形である。
図２２に示すように、第５半導体領域１５は、第１電極５１と第１半導体領域１１との間に設けられる。第５半導体領域１５は、第１導電形である。第４半導体領域１４から第５半導体領域１５への方向は、第１方向Ｄ１と交差する。
図２６に示すように、第６半導体領域１６は、第２電極５２と電気的に接続される。例えば、第２電極接続部５２Ｃにより、第６半導体領域１６は、第２電極５２と電気的に接続される。第６半導体領域１６は、第１導電形である。図２４に示すように、第６半導体領域１６の少なくとも一部は、第２半導体領域１２の別の一部と、第２延在部６２と、の間にある。
図２２に示すように、絶縁部材４０Ｍの少なくとも一部は、第３電極５３と半導体部材１０Ｍとの間、及び、第４電極５４と半導体部材１０Ｍとの間に設けられる。例えば、第１絶縁領域４１は、第３電極５３と半導体部材１０Ｍとの間に設けられる。例えば、第４絶縁領域４４は、第４電極５４と半導体部材１０Ｍとの間に設けられる。
例えば、絶縁部材４０Ｍの第２絶縁領域４２が、第３電極５３と第２電極５２との間に設けられる。例えば、絶縁部材４０Ｍの第５絶縁領域４５が、第４電極５４と第２電極５２との間に設けられる。
半導体装置１２０においては、第３電極５３は、第１延在部６１と電気的に接続され、例えば、パッド部６１Ｐと電気的に接続される。第４電極５４は、第２延在部６２と電気的に接続され、例えば、パッド部６２Ｐと電気的に接続される。
例えば、制御部７５（図１１（ａ）及び図１１（ｂ）参照）は、第１配線部材６１Ｍに第１信号を印加可能である。制御部７５は、第２配線部材６２Ｍに、第１信号とは異なる第２信号を印加可能である。例えば、第３電極５３によるゲート動作と、第４電極５４によるキャリア排出動作と、がそれぞれ制御されて実施可能である。
図２１（ｂ）に示すように、第６半導体領域１６から第３半導体領域１３への方向は、第１方向Ｄ１に対して垂直な平面内（Ｘ－Ｙ平面内）で、第２方向Ｄ２及び第３方向Ｄ３に対して傾斜している。第６半導体領域１６は、第３方向Ｄ３において、第３半導体領域１３と重ならない。第６半導体領域１６は、第２方向Ｄ２において、第３半導体領域１３と重ならない。
例えば、第３電極５３と第１延在部６１とが重なる領域においては、第６半導体領域１６が設けられない。第３電極５３は、第２方向Ｄ２において、２つの第３半導体領域１３の間に設けられる。
例えば、第４電極５４と第２延在部６２とが重なる領域において、第６半導体領域１６が設けられる。第４電極５４は、第２方向Ｄ２において、２つの第６半導体領域１６の間に設けられる。
半導体装置１２０において、半導体装置１１０に関して説明した構成が適用できる。
例えば、半導体装置１２０において、第６半導体領域長さＬ１６は、第３半導体領域長さＬ１３よりも長いことが好ましい（図２１（ａ）参照）。これにより、例えば、キャリア１０Ｃの排出がより効率的に行われる。
第１、第２実施形態において、半導体部材１０Ｍは、例えば、シリコンを含む。半導体部材１０Ｍは、例えば、化合物半導体などを含んでも良い。第１電極５１は、例えば、アルミニウムなどを含む。第２電極５２は、例えば、アルミニウムなどを含む。第３電極５３、第４電極５４、及び、第１導電部材５８の少なくともいずれかは、例えば、導電性のシリコンを含む。絶縁部材４０Ｍは、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、及び、酸化アルミニウムなどを含む。
実施形態において、半導体領域の形状などに関する情報は、例えば、電子顕微鏡観察などにより得られる。半導体領域における不純物濃度に関する情報は、例えば、ＥＤＸ（Energy Dispersive X-ray Spectroscopy）、または、ＳＩＭＳ（Secondary Ion Mass Spectrometry）などにより得られる。半導体領域におけるキャリア濃度に関する情報は、例えば、ＳＣＭ（Scanning Capacitance Microscopy）などにより得られる。
実施形態によれば、特性を安定にできる半導体装置及び半導体モジュールを提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる、電極、配線部材、半導体部材、半導体領域、導電部材及び絶縁部材などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置及び半導体モジュールを基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及び半導体モジュールも、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０Ｃ…キャリア、 １０Ｍ…半導体部材、 １０Ｔ…トレンチ、 １１～１７…第１～第７半導体領域、 １１ａ～１１ｄ…第１～第４部分領域、 １２ａ、１２ｂ…領域、 １３Ａ…第３半導体領域、 １６Ａ…第６半導体領域、 ４０Ｍ…絶縁部材、 ４１～４５…第１～第５絶縁領域、 ５１～５４…第１～第４電極、 ５２Ｃ…第２電極接続部、 ５２Ｆ…第２電極面状部、 ５８…第１導電部材、 ５８Ｃ…第１導電部材接続部、 ６１、６２…第１、第２延在部、 ６１Ｃ、６２Ｃ…第１、第２配線接続部、 ６１Ｍ、６２Ｍ…第１、第２配線部材、 ６１Ｐ、６２Ｐ…パッド部、 ７０…制御回路、 ７５…制御部、 ７８…電源、 １１０、１１１、１１５、１２０…半導体装置、 ２１０…半導体モジュール、 Ｃ１、Ｃ２…第１、第２コレクタ、 Ｄ１～Ｄ３…第１～第３方向、 ＤＭ…ダイオードモード、 Ｅ１、Ｅ２…第１、第２エミッタ、 Ｇ１、Ｇ２…第１、第２ゲート、 ＩＭ…ＩＧＢＴモード、 Ｌ１３…第３半導体領域長さ、 Ｌ１６…第６半導体領域長さ、 Ｌ５３…長さ、 ＬＥ…負荷、 Ｌｘ６１、Ｌｙ６１…長さ、 ＯＦＦ…オフ状態、 ＯＰ１、ＯＰ２…第１、第２動作、 Ｐ１～Ｐ３…部分、 Ｑ１、Ｑ２…第１、第２素子、 ＶＧ１、ＶＧ２…電圧、 Ｖｄｄ、Ｖｓｓ…電圧、 ｂ１、ｂ２…境界、 ｔｍ…時間

Claims (20)

  1. 第１電極と、
    第２電極であって、前記第１電極から前記第２電極への方向は、第１方向に沿う、前記第２電極と、
    前記第１方向と交差する第２方向に沿って延びる第１延在部を含む第１配線部材であって、前記第１延在部から前記第２電極への第３方向は、前記第１方向及び前記第２方向を含む第１平面と交差した前記第１配線部材と、
    前記第３方向に沿って延びる第３電極であって、前記第３電極の一部は、前記第１電極と前記第１延在部との間にあり、前記第３電極の別の一部は、前記第１電極と前記第２電極との間にあり、前記第３電極は、前記第１延在部と電気的に接続された、前記第３電極と、
    前記第１方向において、前記第１電極と前記第２電極との間、及び、前記第１電極と前記第１延在部との間に設けられた半導体部材であって、前記半導体部材は、
    第１導電形の第１半導体領域であって、前記第１半導体領域は、第１部分領域及び第２部分領域を含み、前記第１部分領域は、前記第１方向において前記第１電極と前記第３電極との間にあり、前記第３電極から前記第２部分領域への方向は、前記第２方向に沿う、前記第１半導体領域と、
    前記第２電極と電気的に接続された第２導電形の第２半導体領域であって、前記第３電極から前記第２半導体領域への方向は、前記第２方向に沿う、前記第２半導体領域と、
    前記第２電極と電気的に接続された前記第１導電形の第３半導体領域であって、前記第２半導体領域の一部は、前記第１方向において、前記第２部分領域と前記第３半導体領域との間にあり、前記第３電極から前記第３半導体領域の少なくとも一部への方向は、前記第２方向に沿う、前記第３半導体領域と、
    前記第１電極と前記第１半導体領域との間に設けられた前記第２導電形の第４半導体領域と、
    前記第１電極と前記第１半導体領域との間に設けられた前記第１導電形の第５半導体領域であって、前記第４半導体領域から前記第５半導体領域への方向は、前記第１方向と交差した、前記第５半導体領域と、
    前記第２電極と電気的に接続された前記第１導電形の第６半導体領域であって、前記第６半導体領域の少なくとも一部は、前記第２半導体領域の別の一部と、前記第１延在部と、の間にある、前記第６半導体領域と、
    を含む前記半導体部材と、
    第１絶縁領域を含む絶縁部材であって、前記第１絶縁領域は、前記第３電極と前記半導体部材との間に設けられた、前記絶縁部材と、
    を備え、
    前記第６半導体領域の前記第３方向に沿う第６半導体領域長さは、前記第３半導体領域の前記第３方向に沿う第３半導体領域長さよりも長い、半導体装置。
  2. 前記第６半導体領域長さは、前記第３半導体領域長さの１０倍以上５００倍以下である、請求項１に記載の半導体装置。
  3. 前記第６半導体領域長さは、前記第３電極の前記第２方向に沿う長さよりも長い、請求項１または２に記載の半導体装置。
  4. 前記第１配線部材は、第１配線接続部をさらに含み、
    前記第１配線接続部は、前記第３電極と前記第１延在部との間に設けられ、
    前記第１配線接続部は、前記第３電極を前記第１延在部と電気的に接続する、請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第１配線接続部の前記第３方向に沿う長さは、前記第１配線接続部の前記第２方向に沿う長さよりも長い、請求項４に記載の半導体装置。
  6. 第１電極と、
    第２電極であって、前記第１電極から前記第２電極への方向は、第１方向に沿う、前記第２電極と、
    前記第１方向と交差する第２方向に沿って延びる第１延在部を含む第１配線部材であって、前記第１延在部から前記第２電極への第３方向は、前記第１方向及び前記第２方向を含む第１平面と交差した前記第１配線部材と、
    前記第３方向に沿って延びる第３電極であって、前記第３電極の一部は、前記第１電極と前記第１延在部との間にあり、前記第３電極の別の一部は、前記第１電極と前記第２電極との間にあり、前記第３電極は、前記第１延在部と電気的に接続された、前記第３電極と、
    前記第１方向において、前記第１電極と前記第２電極との間、及び、前記第１電極と前記第１延在部との間に設けられた半導体部材であって、前記半導体部材は、
    第１導電形の第１半導体領域であって、前記第１半導体領域は、第１部分領域及び第２部分領域を含み、前記第１部分領域は、前記第１方向において前記第１電極と前記第３電極との間にあり、前記第３電極から前記第２部分領域への方向は、前記第２方向に沿う、前記第１半導体領域と、
    前記第２電極と電気的に接続された第２導電形の第２半導体領域であって、前記第３電極から前記第２半導体領域への方向は、前記第２方向に沿う、前記第２半導体領域と、
    前記第２電極と電気的に接続された前記第１導電形の第３半導体領域であって、前記第２半導体領域の一部は、前記第１方向において、前記第２部分領域と前記第３半導体領域との間にあり、前記第３電極から前記第３半導体領域の少なくとも一部への方向は、前記第２方向に沿う、前記第３半導体領域と、
    前記第１電極と前記第１半導体領域との間に設けられた前記第２導電形の第４半導体領域と、
    前記第１電極と前記第１半導体領域との間に設けられた前記第１導電形の第５半導体領域であって、前記第４半導体領域から前記第５半導体領域への方向は、前記第１方向と交差した、前記第５半導体領域と、
    前記第２電極と電気的に接続された前記第１導電形の第６半導体領域であって、前記第６半導体領域の少なくとも一部は、前記第２半導体領域の別の一部と、前記第１延在部と、の間にある、前記第６半導体領域と、
    を含む前記半導体部材と、
    第１絶縁領域を含む絶縁部材であって、前記第１絶縁領域は、前記第３電極と前記半導体部材との間に設けられた、前記絶縁部材と、
    を備え、
    前記第１配線部材は、第１配線接続部をさらに含み、
    前記第１配線接続部は、前記第３電極と前記第１延在部との間に設けられ、
    前記第１配線接続部は、前記第３電極を前記第１延在部と電気的に接続し、
    前記第１配線接続部の前記第３方向に沿う長さは、前記第１配線接続部の前記第２方向に沿う長さよりも長い、半導体装置。
  7. 前記第２電極は、第２電極面状部と、第２電極接続部と、を含み、
    前記第２電極接続部は、前記第３方向に沿って延び、
    前記第２電極接続部の一部は、前記第１方向において前記第２半導体領域と前記第２電極面状部との間にあり、
    前記第２電極接続部は、前記第２半導体領域を前記第２電極面状部と電気的に接続する、請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記第２電極は、第２電極面状部と、第２電極接続部と、を含み、
    前記第２電極接続部は、前記第３方向に沿って延び、
    前記第２電極接続部の一部は、前記第１方向において前記第３半導体領域と前記第２電極面状部との間にあり、
    前記第２電極接続部の別の一部は、前記第１方向において前記第６半導体領域と前記第２電極面状部との間にあり、
    前記第２電極接続部は、前記第３半導体領域を前記第２電極面状部と電気的に接続し、前記第６半導体領域を前記第２電極面状部と電気的に接続する、請求項１～６のいずれか１つに記載の半導体装置。
  9. 第１電極と、
    第２電極であって、前記第１電極から前記第２電極への方向は、第１方向に沿う、前記第２電極と、
    前記第１方向と交差する第２方向に沿って延びる第１延在部を含む第１配線部材であって、前記第１延在部から前記第２電極への第３方向は、前記第１方向及び前記第２方向を含む第１平面と交差した前記第１配線部材と、
    前記第３方向に沿って延びる第３電極であって、前記第３電極の一部は、前記第１電極と前記第１延在部との間にあり、前記第３電極の別の一部は、前記第１電極と前記第２電極との間にあり、前記第３電極は、前記第１延在部と電気的に接続された、前記第３電極と、
    前記第１方向において、前記第１電極と前記第２電極との間、及び、前記第１電極と前記第１延在部との間に設けられた半導体部材であって、前記半導体部材は、
    第１導電形の第１半導体領域であって、前記第１半導体領域は、第１部分領域及び第２部分領域を含み、前記第１部分領域は、前記第１方向において前記第１電極と前記第３電極との間にあり、前記第３電極から前記第２部分領域への方向は、前記第２方向に沿う、前記第１半導体領域と、
    前記第２電極と電気的に接続された第２導電形の第２半導体領域であって、前記第３電極から前記第２半導体領域への方向は、前記第２方向に沿う、前記第２半導体領域と、
    前記第２電極と電気的に接続された前記第１導電形の第３半導体領域であって、前記第２半導体領域の一部は、前記第１方向において、前記第２部分領域と前記第３半導体領域との間にあり、前記第３電極から前記第３半導体領域の少なくとも一部への方向は、前記第２方向に沿う、前記第３半導体領域と、
    前記第１電極と前記第１半導体領域との間に設けられた前記第２導電形の第４半導体領域と、
    前記第１電極と前記第１半導体領域との間に設けられた前記第１導電形の第５半導体領域であって、前記第４半導体領域から前記第５半導体領域への方向は、前記第１方向と交差した、前記第５半導体領域と、
    前記第２電極と電気的に接続された前記第１導電形の第６半導体領域であって、前記第６半導体領域の少なくとも一部は、前記第２半導体領域の別の一部と、前記第１延在部と、の間にある、前記第６半導体領域と、
    を含む前記半導体部材と、
    第１絶縁領域を含む絶縁部材であって、前記第１絶縁領域は、前記第３電極と前記半導体部材との間に設けられた、前記絶縁部材と、
    を備え、
    前記第２半導体領域の一部は、前記第６半導体領域と前記第３半導体領域との間にある、半導体装置。
  10. 前記第６半導体領域における前記第１導電形の不純物濃度は、前記第３半導体領域における前記第１導電形の不純物濃度の０．５倍以上２倍以下である、請求項１～９のいずれか１つに記載の半導体装置。
  11. 前記半導体部材は、前記第１導電形の第７半導体領域をさらに含み、
    前記第７半導体領域は、前記第４半導体領域と前記第１半導体領域との間、及び、前記第５半導体領域と前記第１半導体領域との間に設けられ、
    前記第７半導体領域における前記第１導電形の不純物濃度は、前記第１半導体領域における前記第１導電形の不純物濃度よりも高い、請求項１～１０のいずれか１つに記載の半導体装置。
  12. 前記半導体部材は、複数の前記第３半導体領域と、複数の前記第６半導体領域と、を含み、
    前記第３電極の前記一部は、前記第２方向において、前記複数の第３半導体領域の１つと、前記複数の第３半導体領域の別の一部と、の間にあり、
    前記第３電極の前記別の一部は、前記第２方向において、前記複数の第６半導体領域の１つと、前記複数の第６半導体領域の別の１つと、の間にある、請求項１～１１のいずれか１つに記載の半導体装置。
  13. 前記半導体部材は、複数の前記第３半導体領域を含み、
    前記複数の第３半導体領域の１つから前記複数の第３半導体領域の別の１つへの方向は、前記第３方向に沿い、
    前記第２半導体領域の少なくとも一部は、前記第３方向において、前記複数の第３半導体領域の前記１つと、前記複数の第３半導体領域の前記別の１つと、の間にある、請求項１～１１のいずれか１つに記載の半導体装置。
  14. 第１電極と、
    第２電極であって、前記第１電極から前記第２電極への方向は、第１方向に沿う、前記第２電極と、
    前記第１方向と交差する第２方向に沿って延びる第１延在部を含む第１配線部材であって、前記第１延在部から前記第２電極への第３方向は、前記第１方向及び前記第２方向を含む第１平面と交差した前記第１配線部材と、
    前記第３方向に沿って延びる第３電極であって、前記第３電極の一部は、前記第１電極と前記第１延在部との間にあり、前記第３電極の別の一部は、前記第１電極と前記第２電極との間にあり、前記第３電極は、前記第１延在部と電気的に接続された、前記第３電極と、
    前記第１方向において、前記第１電極と前記第２電極との間、及び、前記第１電極と前記第１延在部との間に設けられた半導体部材であって、前記半導体部材は、
    第１導電形の第１半導体領域であって、前記第１半導体領域は、第１部分領域及び第２部分領域を含み、前記第１部分領域は、前記第１方向において前記第１電極と前記第３電極との間にあり、前記第３電極から前記第２部分領域への方向は、前記第２方向に沿う、前記第１半導体領域と、
    前記第２電極と電気的に接続された第２導電形の第２半導体領域であって、前記第３電極から前記第２半導体領域への方向は、前記第２方向に沿う、前記第２半導体領域と、
    前記第２電極と電気的に接続された前記第１導電形の第３半導体領域であって、前記第２半導体領域の一部は、前記第１方向において、前記第２部分領域と前記第３半導体領域との間にあり、前記第３電極から前記第３半導体領域の少なくとも一部への方向は、前記第２方向に沿う、前記第３半導体領域と、
    前記第１電極と前記第１半導体領域との間に設けられた前記第２導電形の第４半導体領域と、
    前記第１電極と前記第１半導体領域との間に設けられた前記第１導電形の第５半導体領域であって、前記第４半導体領域から前記第５半導体領域への方向は、前記第１方向と交差した、前記第５半導体領域と、
    前記第２電極と電気的に接続された前記第１導電形の第６半導体領域であって、前記第６半導体領域の少なくとも一部は、前記第２半導体領域の別の一部と、前記第１延在部と、の間にある、前記第６半導体領域と、
    を含む前記半導体部材と、
    第１絶縁領域を含む絶縁部材であって、前記第１絶縁領域は、前記第３電極と前記半導体部材との間に設けられた、前記絶縁部材と、
    を備え、
    前記半導体部材は、複数の前記第３半導体領域を含み、
    前記複数の第３半導体領域の１つから前記複数の第３半導体領域の別の１つへの方向は、前記第３方向に沿い、
    前記第２半導体領域の少なくとも一部は、前記第３方向において、前記複数の第３半導体領域の前記１つと、前記複数の第３半導体領域の前記別の１つと、の間にある、半導体装置。
  15. 前記絶縁部材は、第２絶縁領域をさらに含み、
    前記第２絶縁領域は、前記第１方向において、前記第３電極と前記第２電極との間に設けられた、請求項１～１４のいずれか１つに記載の半導体装置。
  16. 前記第３方向に沿って延びる第１導電部材をさらに備え、
    前記第１導電部材の一部は、前記第１半導体領域の一部と、前記第２電極と、の間にあり、
    前記第１導電部材の別の一部は、前記第１半導体領域の別の一部と前記第１延在部との間にあり、
    前記第１導電部材は、前記第１延在部から電気的に絶縁され、前記第２電極と電気的に接続され、
    前記第３半導体領域及び前記第２半導体領域は、前記第２方向において、前記第３電極と前記第１導電部材との間にある、請求項１～１４のいずれか１つに記載の半導体装置。
  17. 前記第３方向に沿って延びる第１導電部材をさらに備え、
    前記第１導電部材の一部は、前記第１半導体領域の一部と、前記第２電極と、の間にあり、
    前記第１導電部材の別の一部は、前記第１半導体領域の別の一部と前記第１延在部との間にあり、
    前記第１導電部材は、前記第１延在部から電気的に絶縁され、前記第２電極と電気的に接続され、
    前記第３半導体領域及び前記第２半導体領域は、前記第２方向において、前記第３電極と前記第１導電部材との間にあり、
    前記第２電極は、第１導電部材接続部をさらに含み、
    前記第１導電部材接続部は、前記第３方向に沿って延び、
    前記第１導電部材接続部は、前記第１方向において前記第１導電部材と前記第２電極面状部との間にあり、
    前記第１導電部材接続部は、前記第１導電部材を前記第２電極面状部と電気的に接続する、請求項７または８に記載の半導体装置。
  18. 前記第３半導体領域の少なくとも一部、前記第６半導体領域の一部、及び、前記第２半導体領域は、前記第２電極と接する、請求項１～１７のいずれか１つに記載の半導体装置。
  19. 第１電極と、
    第２電極であって、前記第１電極から前記第２電極への方向は、第１方向に沿う、前記第２電極と、
    前記第１方向と交差する第２方向に沿って延びる第１延在部を含む第１配線部材であって、前記第１延在部から前記第２電極への第３方向は、前記第１方向及び前記第２方向を含む第１平面と交差した前記第１配線部材と、
    前記第２方向に沿って延びる第２延在部を含む第２配線部材であって、前記第２延在部から前記第２電極への方向は、前記第３方向に沿う、前記第２配線部材と、
    前記第３方向に沿って延びる第３電極であって、前記第３電極の一部は、前記第１電極と前記第１延在部との間にあり、前記第３電極の別の一部は、前記第１電極と前記第２電極との間にあり、前記第３電極は、前記第１延在部と電気的に接続された、前記第３電極と、
    前記第３方向に沿って延びる第４電極であって、前記第４電極の一部は、前記第１電極と前記第２延在部との間にあり、前記第４電極の別の一部は、前記第１電極と前記第２電極との間にあり、前記第４電極は、前記第２延在部と電気的に接続され、前記第３電極から前記第４電極への方向は、前記第２方向に沿う、前記第４電極と、
    前記第１方向において、前記第１電極と前記第２電極との間、前記第１電極と前記第１延在部との間、及び、前記第１電極と前記第２延在部との間に設けられた半導体部材であって、前記半導体部材は、
    第１導電形の第１半導体領域であって、前記第１半導体領域は、第１部分領域、第２部分領域、第３部分領域及び第４部分領域を含み、前記第１部分領域は、前記第１方向において前記第１電極と前記第３電極との間にあり、前記第３電極から前記第２部分領域への方向は、前記第２方向に沿い、前記第３部分領域は、前記第１方向において前記第１電極と前記第４電極との間にあり、前記第４電極から前記第４部分領域への方向は、前記第２方向に沿う、前記第１半導体領域と、
    前記第２電極と電気的に接続された第２導電形の第２半導体領域であって、前記第３電極から前記第２半導体領域への方向、及び、前記第４電極から前記第２半導体領域への方向は、前記第２方向に沿う、前記第２半導体領域と、
    前記第２電極と電気的に接続された前記第１導電形の第３半導体領域であって、前記第２半導体領域の一部は、前記第１方向において、前記第２部分領域と前記第３半導体領域との間にあり、前記第３電極から前記第３半導体領域の少なくとも一部への方向は、前記第２方向に沿う、前記第３半導体領域と、
    前記第１電極と前記第１半導体領域との間に設けられた前記第２導電形の第４半導体領域と、
    前記第１電極と前記第１半導体領域との間に設けられた前記第１導電形の第５半導体領域であって、前記第４半導体領域から前記第５半導体領域への方向は、前記第１方向と交差した、前記第５半導体領域と、
    前記第２電極と電気的に接続された前記第１導電形の第６半導体領域であって、前記第６半導体領域の少なくとも一部は、前記第２半導体領域の別の一部と、前記第２延在部と、の間にある、前記第６半導体領域と、
    を含む前記半導体部材と、
    絶縁部材であって、前記絶縁部材の少なくとも一部は、前記第３電極と前記半導体部材との間、及び、前記第４電極と前記半導体部材との間に設けられた、前記絶縁部材と、
    を備え、
    前記第６半導体領域から前記第３半導体領域への方向は、前記第１方向に対して垂直な平面内で、前記第２方向及び前記第３方向に対して傾斜した、半導体装置。
  20. 請求項１９に記載の半導体装置と、
    制御部と、
    を備え、
    前記制御部は、前記第１配線部材に第１信号を印加可能であり、
    前記制御部は、前記第２配線部材に前記第１信号とは異なる第２信号を印加可能である、半導体モジュール。
JP2021109805A 2021-07-01 2021-07-01 半導体装置及び半導体モジュール Active JP7614959B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021109805A JP7614959B2 (ja) 2021-07-01 2021-07-01 半導体装置及び半導体モジュール
CN202210104114.5A CN115566040A (zh) 2021-07-01 2022-01-28 半导体装置及半导体模块
US17/649,817 US12513926B2 (en) 2021-07-01 2022-02-03 Semiconductor device and semiconductor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021109805A JP7614959B2 (ja) 2021-07-01 2021-07-01 半導体装置及び半導体モジュール

Publications (2)

Publication Number Publication Date
JP2023006928A JP2023006928A (ja) 2023-01-18
JP7614959B2 true JP7614959B2 (ja) 2025-01-16

Family

ID=84736789

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021109805A Active JP7614959B2 (ja) 2021-07-01 2021-07-01 半導体装置及び半導体モジュール

Country Status (3)

Country Link
US (1) US12513926B2 (ja)
JP (1) JP7614959B2 (ja)
CN (1) CN115566040A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7803811B2 (ja) * 2022-08-10 2026-01-21 株式会社東芝 半導体パッケージ
JP2024122583A (ja) * 2023-02-28 2024-09-09 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191221A (ja) 2003-12-25 2005-07-14 Toshiba Corp 半導体装置
JP2013098415A (ja) 2011-11-02 2013-05-20 Denso Corp 半導体装置
JP2020150031A (ja) 2019-03-11 2020-09-17 株式会社東芝 半導体装置
JP2021064673A (ja) 2019-10-11 2021-04-22 富士電機株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4788734B2 (ja) 2008-05-09 2011-10-05 トヨタ自動車株式会社 半導体装置
JP2016167539A (ja) * 2015-03-10 2016-09-15 株式会社東芝 半導体装置
JP6854654B2 (ja) 2017-01-26 2021-04-07 ローム株式会社 半導体装置
JP6736531B2 (ja) 2017-09-14 2020-08-05 株式会社東芝 半導体装置
JP2019145646A (ja) * 2018-02-20 2019-08-29 株式会社東芝 半導体装置
JP7204544B2 (ja) 2019-03-14 2023-01-16 株式会社東芝 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191221A (ja) 2003-12-25 2005-07-14 Toshiba Corp 半導体装置
JP2013098415A (ja) 2011-11-02 2013-05-20 Denso Corp 半導体装置
JP2020150031A (ja) 2019-03-11 2020-09-17 株式会社東芝 半導体装置
JP2021064673A (ja) 2019-10-11 2021-04-22 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
US20230006057A1 (en) 2023-01-05
CN115566040A (zh) 2023-01-03
JP2023006928A (ja) 2023-01-18
US12513926B2 (en) 2025-12-30

Similar Documents

Publication Publication Date Title
US6781200B2 (en) Insulated gate semiconductor device for realizing low gate capacity and a low short-circuit current
US7705368B2 (en) Insulated gate type thyristor
US20190088769A1 (en) Semiconductor device
US20090166797A1 (en) High-voltage integrated circuit device including high-voltage resistant diode
US5559348A (en) Semiconductor device having insulated gate bipolar transistor
JP6929804B2 (ja) 半導体装置
JP7614959B2 (ja) 半導体装置及び半導体モジュール
JP2022049610A (ja) 半導体装置及び半導体回路
US20240290781A1 (en) Semiconductor device
JP2019169595A (ja) 半導体装置
US6873012B2 (en) SOI component
JP2021068845A (ja) 半導体装置
JP2023139979A (ja) 半導体装置及び半導体回路
JP7335190B2 (ja) 半導体装置
JP7346170B2 (ja) 半導体装置及び半導体モジュール
US5744854A (en) Surge protective device having a surface collector region directly shorted to a base region
JP7557446B2 (ja) 半導体装置
US7944001B2 (en) Power mosfet including inter-source connection pattern
JP2024136148A (ja) 半導体装置
JP2024136000A (ja) 半導体装置
JP2022139519A (ja) 高周波トランジスタ
JP7548776B2 (ja) 半導体装置及び半導体モジュール
JP2021125681A (ja) 半導体装置
JP7387562B2 (ja) 半導体素子および半導体装置
JP7719731B2 (ja) 半導体装置

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230623

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240816

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240904

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20241128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20241227

R150 Certificate of patent or registration of utility model

Ref document number: 7614959

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150