JP7614977B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP7614977B2
JP7614977B2 JP2021133192A JP2021133192A JP7614977B2 JP 7614977 B2 JP7614977 B2 JP 7614977B2 JP 2021133192 A JP2021133192 A JP 2021133192A JP 2021133192 A JP2021133192 A JP 2021133192A JP 7614977 B2 JP7614977 B2 JP 7614977B2
Authority
JP
Japan
Prior art keywords
trench
electrode
insulating film
semiconductor
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021133192A
Other languages
English (en)
Other versions
JP2023027863A (ja
Inventor
匡貴 井野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2021133192A priority Critical patent/JP7614977B2/ja
Priority to CN202210049003.9A priority patent/CN115708224B/zh
Priority to US17/586,557 priority patent/US11721732B2/en
Publication of JP2023027863A publication Critical patent/JP2023027863A/ja
Application granted granted Critical
Publication of JP7614977B2 publication Critical patent/JP7614977B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H10D30/6894—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode having one gate at least partly in a trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/254—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes extend entirely through the semiconductor bodies, e.g. via-holes for back side contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies

Landscapes

  • Electrodes Of Semiconductors (AREA)

Description

実施形態は、半導体装置およびその製造方法に関する。
電力制御用半導体装置には、オン抵抗を低減することが求められる。例えば、トレンチゲート構造を有するＭＯＳトランジスタでは、ゲート電極の配置間隔を狭くすることにより、ゲートチャネルを高密度化することが好ましい。これにより、チャンネル抵抗を小さくして、オン抵抗を低減することができる。
特開２０１２－２０４３９５号公報
実施形態は、ゲートチャネルを高密度化できる半導体装置およびその製造方法を提供する。
実施形態に係る半導体装置は、半導体部と、第１から第３電極と、第１および第２制御電極と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、を含む。前記第１電極は、前記半導体部の裏面上に設けられ、前記第２電極は、前記半導体部の表面側に設けられる。前記第３電極は、前記半導体部の前記表面側に設けられた第１トレンチ中に配置され、前記第１電極と前記第２電極との間に位置し、前記半導体部から第１絶縁膜により電気的に絶縁される。前記第１制御電極は、前記第１トレンチ中に設けられ、前記第２電極と前記第３電極との間に位置し、前記第３電極から第２絶縁膜により電気的に絶縁され、前記第２電極から第３絶縁膜により電気的に絶縁され、前記半導体部から第４絶縁膜により電気的に絶縁される。前記第２制御電極は、前記半導体部の前記表面側において、前記第１トレンチの隣りに設けられた第２トレンチ中に配置され、前記半導体部から第５絶縁膜により電気的に絶縁される。前記第１半導体層は、前記第１電極と前記第２電極との間に延在する。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第４絶縁膜を介して前記第１制御電極に向き合い、前記第５絶縁膜を介して前記第２制御電極に向き合う。前記第３半導体層は、前記第２半導体層と前記第２電極との間に部分的に設けられる。前記第２電極は、前記第２半導体層および前記第３半導体層に電気的に接続される。前記第１トレンチおよび前記第２トレンチは、前記半導体部の前記表面から前記第１半導体層中に延在し、前記第１トレンチと前記第１電極との間隔は、前記第２トレンチと前記第１電極との間隔よりも狭い。前記第１トレンチ中の前記第３電極は、前記第１絶縁膜を介して、前記第１半導体層に向き合う。前記第１制御電極から前記第２制御電極に向かう第１方向において、前記第１絶縁膜は、前記第３電極の両側にそれぞれ設けられた第１部分と第２部分とを含み、前記第４絶縁膜は、前記第１方向において、前記第１制御電極の両側にそれぞれ設けられた第１部分と第２部分とを含む。前記第１絶縁膜の前記第１部分、前記第２部分、および前記第３電極のそれぞれの前記第１方向の幅を合わせた第１幅は、前記第４絶縁膜の前記第１部分、前記第２部分および前記第１制御電極のそれぞれの前記第１方向の幅を合わせた第２幅よりも広い。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す模式図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 図３に続く製造過程を示す模式断面図である。 図４に続く製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 図７に続く製造過程を示す模式断面図である。 図８に続く製造過程を示す模式断面図である。 図９に続く製造過程を示す模式断面図である。 図１０に続く製造過程を示す模式断面図である。 図１１に続く製造過程を示す模式断面図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、トレンチゲート構造を有するＭＯＳトランジスタである。
半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、第３電極４０と、第１制御電極５０と、第２制御電極６０と、を備える。半導体部１０は、例えば、シリコンである。
第１電極２０は、半導体部１０の裏面上に設けられる。第１電極２０は、例えば、ドレイン電極である。第１電極２０は、例えば、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）などを含む金属層である。
第２電極３０は、半導体部１０の表面側に設けられる。第２電極３０は、例えば、ソース電極である。第２電極３０は、例えば、第１金属層３３と、第２金属層３５と、を含む。第１金属層３３は、半導体部１０と第２金属層３５との間に設けられる。
第１金属層３３は、例えば、窒化チタニウム（ＴｉＮ）とタングステン（Ｗ）とを含む積層構造（図示しない）を有する。窒化チタニウム層は、半導体部１０とタングステン層との間に設けられる。第２金属層は、例えば、アルミニウムを含む。
半導体部１０は、第１トレンチＴＲ１と、第２トレンチＴＲ２と、を含む。第１トレンチＴＲ１および第２トレンチＴＲ２は、半導体部１０の第２電極３０に向き合う表面側に設けられる。第１トレンチＴＲ１および第２トレンチＴＲ２は、隣り合う位置に設けられる。第１トレンチＴＲ１と第１電極２０との間の距離は、第２トレンチＴＲ２と第１電極２０との間の距離よりも短い。
第３電極４０および第１制御電極５０は、第１トレンチＴＲ１の内部に設けられる。第１制御電極５０は、第２電極３０と第３電極４０との間に設けられる。第３電極４０は、例えば、第２電極３０に電気的に接続されるフィールドプレートである。第１制御電極５０は、例えば、ゲート電極である。第３電極４０および第１制御電極５０は、例えば、導電性を有するポリシリコンである。
第３電極４０は、第１絶縁膜４３により半導体部１０から電気的に絶縁される。第１制御電極５０は、第３電極４０から第２絶縁膜４５により電気的に絶縁される。また、第１制御電極５０は、第２電極３０から第３絶縁膜５３により電気的に絶縁される。さらに、第１制御電極５０は、半導体部１０から第４絶縁膜５５により電気的に絶縁される。第４絶縁膜５５は、例えば、ゲート絶縁膜である。第１絶縁膜４３、第２絶縁膜４５、第３絶縁膜５３および第４絶縁膜５５は、例えば、シリコン酸化膜である。
第２制御電極６０は、第２トレンチＴＲ２の内部に設けられる。第２制御電極６０は、半導体部１０と第２電極３０との間に設けられる。第２制御電極６０は、第５絶縁膜６５により半導体部１０から電気的に絶縁される。第２制御電極６０は、第２電極から別の第３絶縁膜５３により電気的に絶縁される。第２制御電極６０は、例えば、ゲート電極である。第３電極４０は、第２トレンチＴＲ２の内部に設けられない。第２制御電極６０は、例えば、導電性を有するポリシリコンである。第５絶縁膜６５は、例えば、シリコン酸化膜である。
半導体部１０は、例えば、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第１導電形の第４半導体層１７と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。
第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。第１半導体層１１は、例えば、ｎ形ドリフト層である。第１トレンチＴＲ１および第２トレンチＴＲ２は、それぞれ、半導体部１０の第２電極３０と向き合う表面から第１半導体層１１中に延在する。
第２半導体層１３は、第１半導体層１１と第２電極３０との間に設けられる。また、第２半導体層１３は、第１トレンチＴＲ１と第２トレンチＴＲ２との間に設けられる。第２半導体層１３は、例えば、ｐ形拡散層である。第２半導体層１３は、第４絶縁膜５５を介して、第１制御電極５０に向き合う。また、第２半導体層１３は、第５絶縁膜６５を介して、第２制御電極６０に向き合う。
第３半導体層１５は、第２半導体層１３と第２電極３０との間に設けられる。また、第３半導体層１５は、第１トレンチＴＲ１と第２トレンチＴＲ２との間に設けられる。第３半導体層１５は、例えば、ｎ形ソース層である。第３半導体層１５は、第４絶縁膜５５に接する部分と、第５絶縁膜６５に接する部分とを含む。
第４半導体層１７は、第１電極２０と第１半導体層１１との間に設けられる。第４半導体層１７は、例えば、ｎ形ドレイン層である。第４半導体層１７は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含み、第１電極２０に電気的に接続される。
図１に示すように、第２電極３０の第１金属層３３は、例えば、第３絶縁膜５３の表面から第３半導体層１５中に延在するコンタクト部３３ｃを有する。第２電極３０は、コンタクト部３３ｃを介して、第２半導体層１３および第３半導体層１５に電気的に接続される。
実施形態に係る半導体装置１では、第３電極４０は、第１半導体層１１中に埋め込まれ、第１絶縁膜４３により第１半導体層１１から電気的に絶縁される。例えば、第１制御電極５０から第２制御電極６０に向かう第１方向（Ｘ方向）において、第１絶縁膜４３は、第３電極４０の両側に位置する部分を含む。
第１絶縁膜４３の第３電極４０の両側に設けられた部分および第３電極４０のそれぞれのＸ方向の幅を合わせた第１幅ＷＦは、第１制御電極５０およびＸ方向において第１制御電極５０の両側に設けられた第４絶縁膜５５のそれぞれのＸ方向の幅を合わせた第２幅ＷＧよりも広い。
図１に示すように、第３電極４０は、例えば、長方形の断面を有し、一定のＸ方向の幅を有してＺ方向に延在する。実施形態は、この例に限定される訳ではなく、第３電極４０は、第２電極３０から第１電極２０に向かう方向（－Ｚ方向）に、Ｘ方向の幅が減少するテーパ形状の断面を有しても良い。言い換えれば、第３電極４０は、少なくとも、第２絶縁膜４５を介して第１制御電極５０に向き合う端の位置において、最も広い第１幅ＷＦを有する。
また、図１に示すように、半導体部１０は、第２トレンチＴＲ２に隣り合う別の第１トレンチＴＲ１をさらに有する。第２トレンチＴＲ２は、第１トレンチＴＲ１と別の第１トレンチＴＲ１との間に設けられる。別の第１トレンチＴＲ１の内部には、別の第３電極４０および別の第１制御電極５０が設けられる。
第１半導体層１１は、第１トレンチＴＲ１と別の第１トレンチＴＲ１との間に設けられる第１領域１１ａを含む。第２制御電極６０は、第１半導体層１１の第１領域１１ａと、第２電極３０との間に設けられる。第１領域１１ａのＸ方向の幅は、第２制御電極６０のＸ方向の幅よりも広い。
例えば、第１電極２０と第２電極３０との間に印加される電圧が高くなると、第１半導体層１１と第３電極４０との間の絶縁耐圧を高くすることが求められる。このため、第１絶縁膜４３の膜厚を厚くすることが好ましい。
一方、ゲートチャネルを高密度化するために、隣り合う第１制御電極間の間隔を狭くすると、隣り合う第３電極４０の間隔が狭くなる。このため、第１半導体層１１の第１領域１１ａが狭まり、第１領域１１ａを介して第１電極２０と第２電極３０と間に流れる電流の経路が狭くなり、オン抵抗が上昇する。第１絶縁膜４３の膜厚を厚くすると、第１領域１１ａのＸ方向の幅がさらに狭くなり、オン抵抗の上昇を招く。
実施形態に係る半導体装置１では、隣り合う第１制御電極５０の間に第２制御電極６０を設けることにより、隣り合う第３電極４０の間隔を狭めることなく、ゲートチャネルを高密度化し、チャネル抵抗を低減することができる。
さらに、実施形態では、第１半導体層１１の第１領域１１ａのＸ方向の幅が、第２制御電極６０のＸ方向の幅よりも広くなるように、第１トレンチＴＲ１における第１幅ＷＦを制御する。これにより、半導体装置１のオン抵抗の上昇を防ぐことができる。
なお、実施形態に係る第２制御電極６０は、上記の例に限定される訳ではない。例えば、隣り合う第１制御電極５０の間に、複数の第２制御電極６０を設けても良い。
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式断面図である。図２（ａ）は、半導体装置１の表面側を示す平面図である。図２（ｂ）は、図２（ａ）中に示すＡ－Ａ線に沿った断面図である。
図２（ａ）に示すように、半導体装置１は、制御パッド７０と、制御配線７０ｅと、をさらに備える。制御パッド７０および制御配線７０ｅは、例えば、第３絶縁膜５３を介して、半導体部１０の表面側に設けられる。制御パッド７０および制御配線７０ｅは、第３絶縁膜５３により半導体部１０から電気的に絶縁される。また、制御パッド７０および制御配線７０ｅは、第２電極３０から離間し、第２電極３０から電気的に絶縁されるように設けられる。
制御配線７０ｅは、制御パッド７０に接続される。制御配線７０ｅは、制御パッド７０から第２電極３０に沿って延伸するように設けられる。第２電極３０は、例えば、半導体部１０の外縁に沿って延びる延伸部３０ｅを有する。制御配線７０ｅは、第２電極３０の主部と延伸部３０ｅとの間に延在する。
図２（ｂ）に示すように、制御配線７０ｅは、第２電極３０と同じ積層構造を有する。制御配線７０ｅは、第３絶縁膜５３中に延在するコンタクト部７０ｇを介して、第１制御電極５０に電気的に接続される。制御配線７０ｅは、第２制御電極６０にも同様に電気的に接続される。
第２電極３０の延伸部３０ｅは、第３絶縁膜５３中に延在するコンタクト部３０ｆを介して、第３電極４０に電気的に接続される。言い換えれば、第２電極３０は、コンタクト部３０ｆを有する延伸部３０ｅを介して、第３電極４０に電気的に接続される。
次に、図３（ａ）～図１２（ｂ）を参照して、半導体装置１の製造方法を説明する。 図３（ａ）～図１２（ｂ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。
図３（ａ）に示すように、第１トレンチＴＲ１を半導体ウェーハ１００の表面側に形成する。第１トレンチＴＲ１は、半導体ウェーハ１００の表面上に絶縁膜１０１を形成した後、絶縁膜１０１をマスクとして、半導体ウェーハを選択的にエッチングすることにより形成される。半導体ウェーハ１００の表面に沿って、複数の第１トレンチＴＲ１が設けられる。
半導体ウェーハ１００は、例えば、第１導電形のシリコンウェーハである。半導体ウェーハ１００は、例えば、第４半導体層１７となる第１導電形の基板（図示しない）の上に第１半導体層１１をエピタキシャル成長した構造を有する。絶縁膜１０１は、例えば、シリコン酸化膜である。絶縁膜１０１は、例えば、半導体ウェーハ１００を熱酸化することにより形成される。半導体ウェーハ１００は、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いてエッチングされる。
図３（ｂ）に示すように、第１トレンチＴＲ１の内部にスペースを残して、絶縁膜１０３、絶縁膜１０５および絶縁膜１０７を形成する。絶縁膜１０３、絶縁膜１０５および絶縁膜１０７は、第１トレンチＴＲ１の内面を覆う。絶縁膜１０３は、例えば、シリコン酸化膜であり、第１トレンチＴＲ１の内面に露出された半導体ウェーハ１００を熱酸化することにより形成される。絶縁膜１０５は、例えば、シリコン窒化膜である。絶縁膜１０７は、例えば、シリコン酸化膜である。絶縁膜１０５および絶縁膜１０７は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて、半導体ウェーハ１００の表面側に堆積される。
図４（ａ）に示すように、絶縁膜１０３、絶縁膜１０５および絶縁膜１０７を選択的に除去する。絶縁膜１０３、絶縁膜１０５および絶縁膜１０７の第１トレンチＴＲ１の底面上に形成された部分を、例えば、異方性ＲＩＥを用いて選択的に除去し、半導体ウェーハ１００の一部を露出させる。この際、絶縁膜１０５および絶縁膜１０７の絶縁膜１０１上に形成された部分も除去される。
図４（ｂ）に示すように、第１トレンチＴＲ１の底面に露出された半導体ウェーハ１００をエッチングすることにより、第１トレンチＴＲ１をその深さ方向（－Ｚ方向）に延ばす。半導体ウェーハ１００は、例えば、異方性ＲＩＥを用いてエッチングされる。
図５（ａ）に示すように、第１トレンチＴＲ１の延伸部分ＴＲｅにおいて、半導体ウェーハ１００をエッチングし、延伸部分ＴＲｅを拡張する。半導体ウェーハ１００は、例えば、ＣＤＥ（Chemical Dry Etching）を用いて等方的にエッチングされる。
なお、図４（ｂ）および図５（ａ）に示す過程を通して、絶縁膜１０１、絶縁膜１０３、絶縁膜１０５および絶縁膜１０７は、エッチング防止膜として機能する。
図５（ｂ）に示すように、第１トレンチＴＲ１の延伸部分ＴＲｅの内面を覆う第１絶縁膜４３を形成する。第１絶縁膜４３は、延伸部分ＴＲｅの内部に所望のスペースを残すように形成される。第１絶縁膜４３は、例えば、シリコン酸化膜である。第１絶縁膜４３は、第１トレンチＴＲ１の延伸部分ＴＲｅの内面に露出された半導体ウェーハ１００を熱酸化することにより形成される。
第１絶縁膜４３が形成されることにより、第１トレンチＴＲ１の延伸部分ＴＲｅは、さらに拡張された第１幅ＷＦを有する。また、絶縁膜１０５は、第１トレンチＴＲ１の上部における熱酸化を抑制する。その結果、第１幅ＷＦは、第１トレンチＴＲ１の上部の幅ＷＩよりも広くなる。なお、絶縁膜１０７は、第１絶縁膜４３を形成する前のウェット処理にて除去される。
図６（ａ）に示すように、導電膜１１０を半導体ウェーハ１００の表面側に形成する。第１トレンチＴＲ１の内部は、導電膜１１０により充填される。導電膜１１０は、例えば、導電性を有するポリシリコンである。導電膜１１０は、例えば、ＣＶＤを用いて形成される。
図６（ｂ）に示すように、第１トレンチＴＲ１の延伸部分ＴＲｅに埋め込まれた部分を残して、導電膜１１０を除去する。導電膜１１０の延伸部分ＴＲｅに埋め込まれた部分は、第１半導体層１１中に埋め込まれた電極（第３電極４０）となる。導電膜１１０は、例えば、ウェットエッチングにより除去される。なお、絶縁膜１０５は、導電膜１１０と共に除去される。
図７（ａ）に示すように、絶縁膜１１３を半導体ウェーハ１００の表面側に形成する。第１トレンチＴＲ１の導電膜１１０を除去したスペースは、絶縁膜１１３により充填される。絶縁膜１１３は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。
図７（ｂ）に示すように、隣り合う第１トレンチＴＲ１の間に、第２トレンチＴＲ２を形成する。第２トレンチＴＲ２は、例えば、エッチングマスク１１５を用いた異方性ＲＩＥにより形成される。第２トレンチＴＲ２は、例えば、絶縁膜１１３の表面から半導体ウェーハ１００中に延在するように形成される。第２トレンチＴＲ２は、その底面が、例えば、Ｚ方向において、第３電極４０の上端よりも上に位置するように形成される。
図８（ａ）に示すように、絶縁膜１１７を半導体ウェーハ１００の表面側に形成する。第２トレンチＴＲ２は、絶縁膜１１７により充填される。絶縁膜１１７は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。
図８（ｂ）に示すように、第１トレンチＴＲ１および第２トレンチＴＲ２を埋め込んだ部分を残して、絶縁膜１１３および絶縁膜１１７を除去する。絶縁膜１１３および絶縁膜１１７は、例えば、ＣＭＰ（Chemical Mechanical Polishing）およびウェットエッチングを用いて除去される。
図９（ａ）に示すように、第２半導体層１３を半導体ウェーハ１００の表面側に形成する。第２半導体層１３は、例えば、ボロン（Ｂ）などの第２導電形不純物を半導体ウェーハ１００の表面側にイオン注入することにより形成される。半導体ウェーハ１００中にイオン注入された第２導電形不純物は、熱処理により活性化され拡散される。第２半導体層１３は、第１半導体層１１と第２半導体層１３との境界が第２トレンチＴＲ２の底面よりも浅いレベルに位置するように設けられる。
図９（ｂ）に示すように、絶縁膜１０１、絶縁膜１０３、絶縁膜１１３および絶縁膜１１７を除去することにより、第２半導体層１３を露出させる。第１トレンチＴＲ１には、絶縁膜１０３および絶縁膜１１３のぞれぞれの一部が残される。第２トレンチＴＲ２の内部に形成された絶縁膜１１７は、すべて除去される。
図１０（ａ）に示すように、第４絶縁膜５５および第５絶縁膜６５を第１トレンチＴＲ１および第２トレンチＴＲ２の内部にそれぞれ形成する。第４絶縁膜５５および第５絶縁膜６５は、半導体ウェーハ１００の露出された部分を熱酸化することにより形成される。第４絶縁膜５５および第５絶縁膜６５は、例えば、シリコン酸化膜である。
図１０（ｂ）に示すように、導電膜１２０を半導体ウェーハ１００の表面側に形成する。第１トレンチＴＲ１および第２トレンチＴＲ２は、導電膜１２０により充填される。導電膜１２０は、例えば、導電性を有するポリシリコンである。導電膜１２０は、例えば、ＣＶＤを用いて形成される。
図１１（ａ）に示すように、第１制御電極５０および第２制御電極６０を第１トレンチＴＲ１および第２トレンチＴＲ２の内部にそれぞれ形成する。第１制御電極５０および第２制御電極６０は、第１トレンチＴＲ１および第２トレンチＴＲ２の内部に形成された部分を残して、導電膜１２０（図１０（ｂ）参照）を除去することにより形成される。導電膜１２０は、例えば、ＣＤＥにより等方的にエッチングされる。
図１１（ｂ）に示すように、第３半導体層１５を半導体ウェーハ１００の表面側に形成する。第３半導体層１５は、例えば、リン（Ｐ）などの第１導電形不純物をイオン注入することにより形成される。イオン注入された第１導電形不純物は、熱処理により活性化される。第３半導体層１５は、第２半導体層１３上に形成される。
図１２（ａ）に示すように、第１制御電極５０および第２制御電極６０の上に第３絶縁膜５３を形成する。第３絶縁膜５３は、例えば、シリコン酸化膜である。第３絶縁膜５３は、半導体ウェーハ１００の表面側に、例えば、ＣＶＤを用いて形成される。
さらに、第３絶縁膜５３の表面から第２半導体層１３に連通するコンタクトトレンチＣＴを形成する。コンタクトトレンチＣＴは、例えば、異方性ＲＩＥを用いて形成される。
図１２（ｂ）に示すように、半導体ウェーハ１００の表面側に第２電極３０を形成する。第２電極３０は、第１金属層３３および第２金属層３５を第３絶縁膜５３上に順に堆積することにより形成される。第１金属層３３は、例えば、窒化チタニウム（ＴｉＮ）およびタングステン（Ｗ）を含む積層構造を有する。第１金属層３３は、例えば、スパッタ法およびＣＶＤを用いて形成される。第２金属層３５は、例えば、アルミニウム（Ａｌ）を含み、スパッタ法を用いて形成される。
コンタクトトレンチＣＴは、第１金属層３３により充填される。第１金属層３３のコンタクトトレンチＣＴの内部に延在する部分は、例えば、第２半導体層１３および第３半導体層１５に電気的に接続される。
さらに、半導体ウェーハ１００の裏面側を、例えば、研削もしくは研磨することにより、所定のウェーハ厚に薄層化する。その後、半導体ウェーハ１００の裏面上に第１電極２０を形成し、半導体装置１を完成する。第１電極２０は、例えば、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）を含む積層構造を有する。第１電極２０は、例えば、スパッタ法を用いて形成される。
図１３は、実施形態の変形例に係る半導体装置２を模式的に示す部分断面図である。半導体装置２においても、第３電極４０および第１制御電極５０は、第１トレンチＴＲ１の内部に設けられる。第２制御電極６０は、第２トレンチＴＲ２の内部に設けられる。第２トレンチＴＲ２の内部には、第３電極４０は設けられない。
第１トレンチＴＲ１において、第３電極４０およびその両側に位置する第１絶縁膜４３の部分のそれぞれのＸ方向の幅を合わせた第１幅ＷＦは、第１制御電極５０およびその両側に設けられる第４絶縁膜５５のそれぞれのＸ方向の幅を合わせた第２幅ＷＧよりも広い。
第３電極４０は、第１半導体層１１中に設けられる。第１制御電極５０は、第３電極４０との間隔Ｄｓｇが広くなるように設けられる。間隔Ｄｓｇは、例えば、第２幅ＷＧよりも広い。これにより、第３電極４０と第１制御電極５０との間の寄生容量を低減することができる。例えば、図６（ａ）および（ｂ）に示す製造過程において、導電膜１１０のエッチング量を増し、第３電極４０の上端を下げることにより、間隔Ｄｓｇを広げることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２ 半導体装置、 １０…半導体部、 １１…第１半導体層、 １３…第２半導体層、 １５…第３半導体層、 １７…第４半導体層、 ２０…第１電極、 ３０…第２電極、 ３０ｅ…延伸部、 ３０ｆ、３３ｃ、７０ｇ…コンタクト部、 ３３…第１金属層、 ３５…第２金属層、 ４０…第３電極、 ４３…第１絶縁膜、 ４５…第２絶縁膜、 ５０…第１制御電極、 ５３…第３絶縁膜、 ５５…第４絶縁膜、 ６０…第２制御電極、 ６５…第５絶縁膜、 ７０…制御パッド、 ７０ｅ…制御配線、 １００ 半導体ウェーハ、 １０１、１０３、１０５、１０７、１１３、１１７…絶縁膜、 １１０、１２０…導電膜、 １１５…エッチングマスク、 ＣＴ…コンタクトトレンチ、 ＴＲ１…第１トレンチ、 ＴＲ２…第２トレンチ、 ＴＲｅ…延伸部分

Claims (1)

  1. 半導体ウェーハにトレンチを形成し、
    前記トレンチの内部に第１スペースを残して、前記トレンチの内部を覆う絶縁性のエッチング防止膜を形成し、
    前記エッチング防止膜の前記トレンチの底面上に形成された部分を選択的に除去し、前記半導体ウェーハの一部を前記トレンチの底面に露出させ、
    前記トレンチ内の前記第１スペースを介して前記半導体ウェーハを前記トレンチの深さ方向にエッチングすることにより、前記トレンチを前記深さ方向に延伸させ、
    前記トレンチの延伸部分に露出された前記半導体ウェーハを等方的にエッチングし、前前記深さ方向と交差する横方向に前記延伸部分を拡張し、
    前記トレンチの前記延伸部分に露出された前記半導体ウェーハを熱酸化することにより、前記延伸部分の内部に第２スペースを残して、前記延伸部分の内面を覆う第１絶縁膜を形成し、
    前記トレンチの前記第１スペースおよび前記第２スペースを埋め込んだ導電性部材を形成した後、前記導電性部材の一部が前記第２スペース内に残るように、前記導電性部材を除去することにより、前記導電性部材の前記一部である埋め込み電極を形成し、
    前記トレンチの内部の前記導電性部材が除去されたスペースを絶縁部材により充填した後、前記エッチング防止膜の少なくとも一部、および、前記絶縁部材の一部を選択的に除去することにより、前記埋め込み電極上に第２絶縁膜を形成し、
    前記トレンチの内部の前記エッチング防止膜の前記少なくとも一部および前記絶縁部材の一部が除去された第３スペースにおいて、前記第２絶縁膜上に第１制御電極を形成し、
    前記トレンチは、隣り合う２つの第１トレンチを含み、前記第１制御電極は、前記隣り合う２つの第１トレンチの内部に設けられ、
    前記隣り合う２つの第１トレンチの間の第２トレンチの内部に第２制御電極を形成する、半導体装置の製造方法。
JP2021133192A 2021-08-18 2021-08-18 半導体装置およびその製造方法 Active JP7614977B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021133192A JP7614977B2 (ja) 2021-08-18 2021-08-18 半導体装置およびその製造方法
CN202210049003.9A CN115708224B (zh) 2021-08-18 2022-01-17 半导体装置以及其制造方法
US17/586,557 US11721732B2 (en) 2021-08-18 2022-01-27 Semiconductor device with control electrodes provided in trenches of different widths

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021133192A JP7614977B2 (ja) 2021-08-18 2021-08-18 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2023027863A JP2023027863A (ja) 2023-03-03
JP7614977B2 true JP7614977B2 (ja) 2025-01-16

Family

ID=85212928

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021133192A Active JP7614977B2 (ja) 2021-08-18 2021-08-18 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US11721732B2 (ja)
JP (1) JP7614977B2 (ja)
CN (1) CN115708224B (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070114600A1 (en) 2005-08-31 2007-05-24 Franz Hirler Trench transistor and method for fabricating a trench transistor
JP2012059943A (ja) 2010-09-09 2012-03-22 Toshiba Corp 半導体装置
JP2012080074A (ja) 2010-09-08 2012-04-19 Denso Corp 半導体装置
JP2012204395A (ja) 2011-03-23 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
US20150295080A1 (en) 2014-04-10 2015-10-15 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
JP2017162969A (ja) 2016-03-09 2017-09-14 株式会社東芝 半導体装置
JP2021093392A (ja) 2019-12-06 2021-06-17 株式会社東芝 半導体装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
JP4903055B2 (ja) 2003-12-30 2012-03-21 フェアチャイルド・セミコンダクター・コーポレーション パワー半導体デバイスおよびその製造方法
JP4450245B2 (ja) 2007-06-07 2010-04-14 株式会社デンソー 半導体装置の製造方法
JP2010103260A (ja) 2008-10-22 2010-05-06 Toshiba Corp 電力制御用半導体装置の製造方法
JP5916978B2 (ja) * 2009-04-17 2016-05-11 富士電機株式会社 半導体装置
JP5588121B2 (ja) 2009-04-27 2014-09-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5501684B2 (ja) 2009-07-24 2014-05-28 三菱電機株式会社 半導体装置の製造方法
JP5724635B2 (ja) 2011-05-26 2015-05-27 株式会社デンソー 半導体装置およびその製造方法
US9853140B2 (en) 2012-12-31 2017-12-26 Vishay-Siliconix Adaptive charge balanced MOSFET techniques
JP2014187141A (ja) 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
JP2018152386A (ja) 2017-03-10 2018-09-27 サンケン電気株式会社 半導体装置
DE102018119512B8 (de) * 2018-08-10 2024-05-23 Infineon Technologies Austria Ag Nadelzellengraben-MOSFET

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070114600A1 (en) 2005-08-31 2007-05-24 Franz Hirler Trench transistor and method for fabricating a trench transistor
JP2012080074A (ja) 2010-09-08 2012-04-19 Denso Corp 半導体装置
JP2012059943A (ja) 2010-09-09 2012-03-22 Toshiba Corp 半導体装置
JP2012204395A (ja) 2011-03-23 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
US20150295080A1 (en) 2014-04-10 2015-10-15 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
JP2017162969A (ja) 2016-03-09 2017-09-14 株式会社東芝 半導体装置
JP2021093392A (ja) 2019-12-06 2021-06-17 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN115708224A (zh) 2023-02-21
JP2023027863A (ja) 2023-03-03
CN115708224B (zh) 2025-11-21
US11721732B2 (en) 2023-08-08
US20230055520A1 (en) 2023-02-23

Similar Documents

Publication Publication Date Title
CN109524451B (zh) 半导体装置及其制造方法
CN112447847B (zh) 半导体装置及其制造方法
US20080023787A1 (en) Semiconductor device
JP7249269B2 (ja) 半導体装置およびその製造方法
US10249708B2 (en) Semiconductor device
JP5259920B2 (ja) 半導体装置およびその製造方法
JP2017045776A (ja) 半導体装置およびその製造方法
JP7189848B2 (ja) 半導体装置およびその製造方法
US20220293786A1 (en) An improved shielded gate trench mosfet with low on-resistance
JP2021106179A (ja) 半導体装置
JP7164497B2 (ja) 半導体装置
CN113410302B (zh) 半导体装置
CN116598332A (zh) 高压mosfet装置、制造方法及器件
CN113555357B (zh) 电荷耦合场效应晶体管嵌入的单片电荷耦合场效应整流器
JP2020047715A (ja) 半導体装置
JP2019192741A (ja) 半導体装置及び半導体装置の製造方法
JP7614977B2 (ja) 半導体装置およびその製造方法
CN110246896B (zh) 半导体装置及制造该半导体装置的方法
JP7759296B2 (ja) 半導体装置およびその製造方法
JP6243748B2 (ja) 半導体素子及びその製造方法
JP7788975B2 (ja) 半導体装置およびその製造方法
US20250022924A1 (en) Semiconductor device
CN110299359A (zh) 半导体装置
JP4887662B2 (ja) 半導体装置およびその製造方法
JP2009054921A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230623

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240628

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240919

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20241128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20241227

R150 Certificate of patent or registration of utility model

Ref document number: 7614977

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150