JP7617554B2 - 半導体装置 - Google Patents

Description

本発明は、回路基板の裏面へのセキュリティ攻撃による秘匿性及び真正性の低下を防ぐことができる半導体装置に関する。

従来、半導体製造技術の進展により、信号を処理するために、集積された電子回路を含む様々な半導体装置が使用されている。

ある種の信号処理（例えば、暗号化及び復号化）では、処理される信号の秘匿性及び／又は真正性が求められる場合がある。この場合、機密情報を含む信号が、外部から直接にアクセス可能な信号線に伝送されないことが求められる。また、機密情報を含む信号を処理する回路が、不要電波又は電源ノイズなどの形態で信号の内容を漏洩しないことが求められる。

例えば、特許文献１には、ＩＣチップの裏面シリコン基板を介したノイズ観測やフォルト注入等のセキュリティ攻撃を防ぎ、かつ、裏側からの物理攻撃すなわち暴露攻撃を検知する裏面埋込配線構造の技術が開示されている。

特開２０１９－１１０２９３号公報

しかしながら、上記特許文献１のものは、ＩＣチップの電子回路面を下にしてプリント基板に実装するフリップチップ実装を行う場合に、回路基板の裏面が露出してしまうという問題がある。このため、例えば裏面の配線に対してバイパス回路を設ける等のバイパス攻撃等、攻撃者が回避策を講じることが可能で、攻撃者による高度な攻撃をうける可能性が生ずる。

本発明は、上述した従来技術による問題点（課題）を解決するためになされたものであって、回路基板の裏面へのセキュリティ攻撃による秘匿性及び真正性の低下を防ぐことができる半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明は、電子回路が形成される第１の面と該第１の面の裏側になる第２の面とを有する回路基板の前記第１の面をプリント基板に向けて実装した半導体装置であって、前記回路基板の前記第２の面に貼り合わせる配線基板を備え、前記回路基板は、前記第１の面と前記第２の面とをつなぐビア導体を備え、前記電子回路は、前記ビア導体を介して前記配線基板の接合面に設けられた配線導体に接続され、前記配線基板は、ストリップ導体からなる容量配線導体が前記接合面に形成され、前記配線導体は、前記容量配線導体の放電電流を流すように接続し、前記電子回路は、前記容量配線導体の容量の変化から物体の接近を検知し、放電電流の静止から切断を検知する容量センサ回路を備えたことを特徴とする。

また、本発明は、上記発明において、前記回路基板と前記配線基板とは、酸化膜結合で貼り合わせたことを特徴とする。

また、本発明は、上記発明において、前記回路基板は、前記プリント基板に対してフリップチップ実装されたことを特徴とする。

また、本発明は、上記発明において、前記配線導体は、ストリップ導体により形成されたことを特徴とする。

また、本発明は、上記発明において、前記配線導体は、ミアンダ状、ストライプ状、又はメッシュ状に形成されたことを特徴とする。

また、本発明は、上記発明において、容量測定の感度を向上させるための参照容量の充放電回路をさらに備えたことを特徴とする。

また、本発明は、電子回路が形成される第１の面と該第１の面の裏側になる第２の面とを有する回路基板の前記第１の面をプリント基板に向けて実装した半導体装置であって、前記回路基板の前記第２の面に貼り合わせる配線基板を備え、前記回路基板は、前記第１の面と前記第２の面とをつなぐビア導体を備え、前記電子回路は、前記ビア導体を介して前記配線基板の接合面に設けられた配線導体に接続され、前記配線基板は、前記接合面の全面にミアンダ状に形成され、前記電子回路は、前記配線導体の容量変化により切断場所と物体の接近を検知する容量センサ回路とを備えたことを特徴とする。

本発明によれば、回路基板の裏面へのセキュリティ攻撃による秘匿性及び真正性の低下を防ぐことができる半導体装置を提供することができる。

図１は、実施形態１に係る半導体装置の構成を示す斜視図である。 図２は、図１のＡ－Ａ線における半導体装置の断面図である。 図３は、図１の配線基板の接合面を示す図である。 図４は、実施形態１に係る半導体装置の容量センサ回路の構成を示す回路図である。 図５は、図４の容量センサ回路の動作を示すタイミングチャートである。 図６は、実施形態１に係る半導体装置の切断検知回路の構成を示す回路図である。 図７は、図６の切断検知回路の動作であって、通常の動作及び半導体装置が攻撃を受けたときの動作を示すタイミングチャートである。 図８は、実施形態２に係る半導体装置の配線基板の接合面を示す図である。 図９は、実施形態２に係る半導体装置の容量センサ回路の構成を示す回路図である。 図１０は、図９の容量センサ回路の動作を示すタイミングチャートである。 図１１は、実施形態３に係る半導体装置の配線基板の接合面を示す図である。 図１２は、実施形態３に係る半導体装置の容量センサ回路の構成を示す回路図である。 図１３は、図１２の容量センサ回路の動作を示すタイミングチャートである。 図１４は、実施形態４に係る半導体装置の高解像度容量センサ回路の構成を示す回路図である。 図１５は、図１４の高解像度容量センサ回路の動作を示すタイミングチャートである。 図１６は、図１４の高解像度容量センサ回路の高解像度を実現するための原理を示す図である。 図１７は、図１４の高解像度容量センサ回路の高解像度化の計算機シミュレーション結果を示す図である。

以下に、本発明に係る半導体装置の各実施形態を図面に基づいて詳細に説明する。

［実施形態１］
まず、本実施形態１に係る半導体装置の概要について説明する。本実施形態１では、電子回路１５を形成する回路基板１と、セキュリティ攻撃を検知する配線導体１３ａ、１３ｂ及び１３ｃを形成する配線基板１７を酸化膜結合で結合した半導体装置について説明する。

図１は、実施形態１に係る半導体装置の構成を示す斜視図である。図１に示すように、半導体装置は、回路基板１、プリント基板２、配線導体３、酸化膜結合面１６及び配線基板１７を備える。回路基板１は、図１のＸＹ面と並行な２つの面を有する。ここでは、電子回路１５が設けられる面を「第１の面」と呼び、第１の面の裏面を「第２の面」と呼ぶこととする。

回路基板１は、半導体基板１１と、半導体基板１１においてＸＹ面に対して平行に形成された複数の配線層１２aを含む。例えば、半導体基板１１は例えばシリコンからなり、配線層１２aは例えば銅からなる。なお、半導体基板１１及び配線層１２aの材料は、これに限定されるものではない。回路基板１には電子回路１５が形成されている。また、回路基板１は、回路基板１の第１の面に形成された配線層１２ａと回路基板１の第２の面をつなぐビア導体１４が形成されている。

電子回路１５は、半導体装置への切削攻撃や、バイパス攻撃等を検知する検知回路を含む。回路基板１の第１の面には、電子回路１５に電力を供給し、信号を入出力するための複数のパッド導体１２ａｃが形成される。

配線基板１７は、回路基板１と同じように、図１のＸＹ面に平行な２つの面を有し、該回路基板１との接合面に形成された複数の埋込配線導体１３を含む。例えば、配線基板１７はシリコンからなり、埋込配線導体１３は銅からなる。

回路基板１の第２の面には、後述するビア導体の部分を除いて酸化膜結合面１６を形成し、この酸化膜結合面１６に配線基板１７を重ね合わせて、２つの基板（回路基板１及び配線基板１７）を接合する。このように、酸化膜は絶縁膜であるため、第２の面のビア導体の部分には酸化膜結合面１６を形成しない。ここで、酸化膜結合とは、シリコンウエハを重ね合わせて加熱することによってシリコンウエハの接合面に酸化膜を形成してウエハ同士を接合する技術である。酸化膜結合の利点としては、接合強度が強い点と、配線基板１７の基板電位を回路基板１の基板電位（通常グランド電位）から絶縁し、フローティングノードにすることができる点が挙げられる。

このような構成にすることにより、配線基板１７の埋込配線導体１３は、配線基板１７の結合面の反対側の面に露出することが無く、攻撃者のバイパス攻撃を防ぐことができる。また、配線基板１７の基板電位は、回路基板１の基板電位（通常グラウド電位）から絶縁し、フローティング電位としているため、配線基板１７に容量回路を設けることにより外部からの電界変化を検知することができる。

回路基板１と配線基板１７を酸化膜結合で貼り合わせた半導体装置は、電子回路１５が形成されている回路基板１の第１の面において、例えばバンプ導体などによりプリント基板２にフリップチップ実装されている。かかるフリップチップ実装とは、半導体をチップに切り出したベアチップを、フリップ（反転）して実装する実装技術である。

プリント基板２は、複数の半導体装置間の接続や外部から電源電圧Ｖ_DDを印加するための基板であり、樹脂又はセラミックにより構成される。配線導体３は、半導体装置への電源電圧Ｖ_DDの印加及び信号の伝送をするための配線である。埋込配線導体１３についての説明は後述する。

次に、本実施形態１に係る半導体装置の構成を説明する。図２は、図１のＡ－Ａ線における半導体装置の断面図である。図２に示すように、回路基板１は、半導体基板１１、多層配線導体１２、ビア導体１４及び電子回路１５を備える。また、配線基板１７は、埋込配線導体１３を備える。そして、回路基板１と配線基板１７は、酸化膜結合面１６により酸化膜結合されている。

酸化膜結合している回路基板１と配線基板１７は、強い接合強度で接合されている。また、配線基板１７の基板電位は、回路基板１の基板電位（通常グランド電位）から絶縁されて、フローティング電位となっている。したがって、配線基板１７に容量回路を設けることにより、外部からの電界変化を検知することができる。

半導体基板１１は、回路基板１の第１の面に複数の配線層１２ａを含む多層配線導体１２を有する。図２の例では、多層配線導体１２は６つの配線層１２ａを含む。各配線層１２ａは、任意の半導体プロセス技術によりパターン形成される。これにより、多層配線導体１２に電子回路１５が形成される。電子回路１５は、トランジスタ、ダイオード、キャパシタ、抵抗、インダクタなどの複数の回路素子１５ａを含む。

電子回路１５は、ＣＭＯＳプロセス技術又は他のプロセス技術により形成することができる。また、配線層１２ａの一部は、パッド導体１２ａｃとして形成される。ビア導体１４は、半導体基板１１をＺ方向（厚さ方向）に貫通して形成される。少なくとも１つのビア導体１４が多層配線導体１２に電気的に接続され、少なくとも１つのビア導体１４が回路基板１の第２の面に電極として形成される。

配線基板１７は、配線基板１７の接合面に埋込配線導体１３を有する。埋込配線導体１３は、配線基板１７にエッチングで溝を掘り、そこに金属を埋め込んで配線を形成する。プリント基板２は、すでに説明したので、ここではその詳細な説明を省略する。

次に、本実施形態1に係る半導体装置の配線基板１７の接合面のパターンについて説明する。図３は、図１の配線基板１７の接合面を示す図である。図３に示すように、配線導体１３ａと配線導体１３ｂは、ストリップ導体で互いに平行に形成されることにより相互容量回路を形成する。ノードＮ３１及びノードＮ３２は、図２のビア導体１４を介して電子回路１５内の容量センサ回路２０に接続される。

かかる構造とすることにより、攻撃者がプローブを接近させて攻撃をしようとした場合に、容量センサ回路２０が測定する容量値が変化するため、プローブを接近させて攻撃しようとした事実を検知することができる。

また、配線導体１３ｃは、互いに接続された直線状の複数のストリップ導体を含み、実質的に配線基板１７の接合面の全体を覆うようにノードＮ３３からノードＮ３４までミアンダ状に形成される。ノードＮ３３及びノードＮ３４は、図２の酸化膜結合された回路基板１のビア導体１４を介して電子回路１５内の切断検知回路３０に接続される。

かかる構造とすることにより、攻撃者がレーザによる遠隔攻撃を行った場合に、配線導体１３ｃが切断され切断検知回路３０により、切削攻撃を受けた事実を検知することができる。

次に、容量センサ回路２０の構成について説明する。図４は、実施形態１に係る半導体装置の容量センサ回路２０の構成を示す回路図である。図４に示すように、容量センサ回路２０は、スイッチング素子２１、２２、定電流源２３、パルスゲート回路２４及びパルスカウンタ２５を備える。容量センサ回路２０は、電子回路１５の内部に設けられ、図２のビア導体１４を介して図３のノードＮ３１及びノードＮ３２に接続される。

容量センサ回路２０は、スイッチング素子２１とスイッチング素子２２を交互にオン・オフすることにより充放電を繰り返す。パルスゲート回路２４は、ノードＮ３１の電圧と参照電圧Ｖ_Cを比較し、ノードＮ３１の電圧が参照電圧Ｖ_Cより低くなるとパルス信号を出力する。パルスカウンタ２５は、パルスゲート回路２４が出力するパルスの数をカウントし、パルス数Ｄ_OUTを出力する。

次に、容量センサ回路２０の動作について説明する。図５は、図４の容量センサ回路２０の動作を示すタイミングチャートである。図４に示すように、ノードＮ３１の電圧は、スイッチング素子２１がオン、スイッチング素子２２がオフの状態で電源電圧Ｖ_DDに充電される。その後スイッチング素子２１をオフ、スイッチング素子２２をオンにすると、定電流源２３により一定の電流で容量の電荷が放電されるので、ノードＮ３１の電圧はスロープ状に下がる。

パルスゲート回路２４は、ノードＮ３１の電圧が参照電圧Ｖ_Cより低くなる（ｔ₁）とパルス信号Ｖ_PULSEを出力する。また、容量に充電する場合、ノードＮ３１の電圧が参照電圧Ｖ_Cより高くなる（ｔ₂）とパルス信号Ｖ_PULSEの出力を停止する。

容量センサ回路２０は、ノードＮ３１に接続される容量値が大きい場合には、容量値が低い場合に比べて、ノードＮ３１の電圧が参照電圧Ｖ_Cより低くなる（ｔ₃）タイミングが遅くなる。これは、大きな容量の電荷を定電流源２３で放電すると、放電に時間がかかる、すなわちノードＮ３１の電圧の放電のスロープが緩やかになるためである。一方、容量を充電する場合、充電速度は容量値の大小にあまり影響が無いため、ノードＮ３１の電圧が参照電圧Ｖ_Cより高くなる（ｔ₄）のタイミングは容量が小さい場合と同じとなる。

したがって、パルスゲート回路２４からパルス信号Ｖ_PULSEが出力される時間は、容量センサ回路２０に接続される容量が小さい場合は長く、大きい場合は短くなる。このパスス信号Ｖ_PULSEのパルスの数をパルスカウンタ２５で数えることにより容量値を計測することができる。すなわち、この容量値の変化によって攻撃者の手やプローブの接近を検知することができる。

次に切断検知回路３０の構成について説明する。図６は、実施形態１に係る半導体装置の切断検知回路３０の構成を示す回路図である。図６に示すように、切断検知回路３０は、スイッチング素子２６～２８及びラッチ回路２９を備える。切断検知回路３０は、電子回路１５の内部に設けられ、図２のビア導体１４を介して図３のノードＮ３３及びノードＮ３４に接続される。切断検知回路３０は、電子回路１５の他の部分からリセット信号の入力及び定電圧が印加され、検出信号を発生する。

次に、切断検知回路３０の動作について説明する。図７は、図６の切断検知回路３０の動作であって、通常の動作及び半導体装置が攻撃を受けたときの動作を示すタイミングチャートである。通常時には、ノードＮ３３の電圧はノードＮ３４の電圧（接地電圧）に等しく、検出信号はローレベルのままである。これに対して、半導体装置がレーザによる遠隔攻撃を受けて配線導体１３ｃが切断した場合には、ノードＮ３３の電圧が高位電圧となる。このため、検出信号はローレベルからハイレベルに移行する。

検出信号がローレベルからハイレベルに移行したならば、電子回路１５の動作を停止させることにより、半導体装置の内部で処理する信号を攻撃者から保護することができる。

上述してきたように、本実施形態１では、回路基板１と配線基板１７を酸化膜結合で貼り合わせたため、半導体装置裏面に配線導体等の回路が露出することが無く、裏面からのバイパス攻撃等を防ぐことができる。また、半導体装置に配線導体１３ａ、１３ｂ及び１３ｃと、電子回路１５内に容量センサ回路２０及び切断検知回路３０を設けることにより、攻撃者のプローブの接近等の検知及び切削攻撃を受けた事実を検知することができる。本実施形態１に係る半導体装置は、攻撃者のプローブの接近等の検知及び切削攻撃を受けた事実を検知したときに電子回路１５の動作を停止することにより、セキュリティ攻撃による秘匿性及び真正性の低下を防ぐことができる。

［実施形態２］
ところで、上記実施形態１では、攻撃者のプローブの接近の検知と切削攻撃を受けた事実の検知に別々の回路を使用していたが、電子回路１５の構造が複雑になる。そこで、本実施形態２では、攻撃者のプローブの接近の検知と切削攻撃を受けた事実の検知を１つの回路で行う半導体装置について説明する。

まず、本実施形態２に係る半導体装置の配線基板１７の接合面について説明する。図８は、実施形態２に係る半導体装置の配線基板１７の接合面を示す図である。図８に示すように、配線導体１３ｄは、ストリップ導体を用いて平板の自己容量回路を形成する。また、配線導体１３ｅは、互いに接続された直線状の複数のストリップ導体を含み、実質的に配線基板１７の接合面の全体を覆うようにノードＮ３６からノードＮ３７までミアンダ状に形成される。ノードＮ３５、ノードＮ３６及びノードＮ３７は、図２の酸化膜結合された回路基板１のビア導体１４を介して電子回路１５内の容量センサ回路４０に接続される。

配線導体１３ｄは、自己容量回路として電子回路１５内の容量センサ回路４０に接続される。配線導体１３ｄは、プローブ等の接近により自身の容量値が増加する。したがって、容量センサ回路４０は、その容量値の変化を検知しプローブ等の接近の事実を検知できる。

また、配線導体１３ｅは、上記容量センサ回路４０の配線導体１３ｄが形成する自己容量回路の電荷放電経路にノードＮ３６及びノードＮ３７を介して接続される。容量センサ回路４０は、攻撃者が切削攻撃等を行うと配線導体１３ｅが切断され、ノードＮ３５の電位が高位電位になるため、攻撃者がレーザによる遠隔攻撃等を行った事実を検知できる。

次に、容量センサ回路４０の構成について説明する。図９は、実施形態２に係る半導体装置の容量センサ回路４０の構成を示す回路図である。図９に示すように、容量センサ回路４０は、スイッチング素子３１、３２、定電流源３３、パルスゲート回路３４及びパルスカウンタ３５を備える。容量センサ回路４０は、電子回路１５の内部に設けられ、図２のビア導体１４を介して図８のノードＮ３５、ノードＮ３６及びノードＮ３７に接続される。

容量センサ回路４０は、スイッチング素子３１とスイッチング素子３２を交互にオン・オフすることにより、配線導体１３ｄで形成された自己容量回路の充放電を繰り返す。一方容量センサ回路４０の放電経路には配線導体１３ｅで形成されるミアンダ回路が接続されている。パルスゲート回路３４は、ノードＮ３５の電圧と参照電圧Ｖ_Cを比較し、ノードＮ３５の電圧が参照電圧Ｖ_Cより低くなるとパルス信号を出力する。パルスカウンタ３５は、パルスゲート回路２４が出力するパルスの数をカウントし、パルス数Ｄ_OUTを出力する。

次に、容量センサ回路４０の動作について説明する。図１０は、図９の容量センサ回路４０の動作を示すタイミングチャートである。図１０に示すように、ノードＮ３５の電圧は、スイッチング素子３１がオン、スイッチング素子３２がオフの状態で電源電圧Ｖ_DDに充電される。その後スイッチング素子３１をオフ、スイッチング素子３２をオンにすると、定電流源３３により一定の電流で配線導体１３ａを介して容量の電荷が放電されるので、ノードＮ３５の電圧はスロープ状に下がる。

パルスゲート回路３４は、ノードＮ３５の電圧が参照電圧Ｖ_Cより低くなる（ｔ₅）とパルス信号Ｖ_PULSEを出力する。また、容量に充電する場合、ノードＮ３５の電圧が参照電圧Ｖ_cより高くなる（ｔ₆）とパルス信号Ｖ_PULSEの出力を停止する。

容量センサ回路４０は、ノードＮ３５に接続される容量値が大きい場合には、容量値が低い場合に比べて、ノードＮ３５の電圧が参照電圧Ｖ_Cより低くなる（ｔ₇）タイミングが遅くなる。これは、大きな容量の電荷を定電流源３３で放電すると、放電に時間がかかる。すなわちノードＮ３５の電圧の放電のスロープが緩やかになるためである。一方、容量を充電する場合、充電速度は容量値の大小にあまり影響が無いため、ノードＮ３５の電圧が参照電圧Ｖ_Cより高くなる（ｔ₈）のタイミングは容量値が小さい場合と同じとなる。

したがって、パルスゲート回路３４からパルス信号Ｖ_PULSEが出力される時間は、容量センサ回路４０に接続される容量が小さい場合は長く、大きい場合は短くなる。このパスス信号Ｖ_PULSEのパルスの数をパルスカウンタ３５で数えることにより容量値を計測することができる、すなわち、この容量値の変化によって攻撃者の手やプローブの接近を検知することができる。また、半導体装置が攻撃者よりレーザによる遠隔攻撃を受けた場合は、配線導体１３ｅが切断される。このため電荷が放電されず、ノードＮ３５は電源電位に固定される。その結果、パルス信号Ｖ_PULSEが出力されなくなり、攻撃者によりレーザによる遠隔攻撃を受けた事実を検知することができる。

上述してきたように、実施形態２に係る半導体装置は、配線導体１３ｄと、配線導体１３ｅと、電子回路１５内の容量センサ回路４０とを備えることにより、攻撃者によるプローブ等の接近の検知と、レーザによる遠隔攻撃を受けた事実を検知することができる。本実施形態２に係る半導体装置は、攻撃者によるプローブの接近の検知やレーザによる遠隔攻撃を受けた事実を検知したときに電子回路１５の動作を停止することにより、セキュリティ攻撃による秘匿性及び真正性の低下を防ぐことができる。

［実施形態３］
ところで、上記実施形態１及び２では、プローブの接近を検知するための容量回路とレーザによる遠隔攻撃による配線の切断を検知するミアンダ回路の２つの回路が必要である。そこで本実施形態３では、ミアンダ回路だけでプローブの接近の検知とレーザによる遠隔攻撃による配線の切断を検知する半導体装置について説明する。

まず、本実施形態３に係る半導体装置の配線基板１７の接合面について説明する。図１１は、実施形態３に係る半導体装置の配線基板１７の接合面を示す図である。図１１に示すように、配線導体１３ｆは、互いに接続された直線状の複数のストリップ導体を含み、実質的に配線基板１７の接合面の全体を覆うようにノードＮ３８からノードＮ３９までミアンダ状に形成される。ノードＮ３８及びノードＮ３９は、図２の酸化膜結合で電気的に接続された回路基板１のビア導体１４を介して電子回路１５内の容量センサ回路５０に接続される。

配線導体１３ｆは、自己容量回路として電子回路１５内の容量センサ回路５０に接続される。配線導体１３ｆは、プローブ等の接近により自身の容量値が増加する。したがって、容量センサ回路５０は、その容量値の変化を検知しプローブ等の接近の事実を検知できる。

また、配線導体１３ｆの容量値は、レーザによる遠隔攻撃で配線導体１３ｆが切断されると、その容量値が減少する。したがって、容量センサ回路５０は、この容量値の減少を検知し、攻撃者よりレーザによる遠隔攻撃を受けた事実を検知することができる。

次に、容量センサ回路５０の構成について説明する。図１２は、実施形態３に係る半導体装置の容量センサ回路５０の構成を示す回路図である。図１２に示すように、容量センサ回路５０は、スイッチング素子４１，４２、定電流源４３、パルスゲート回路４４及びパルスカウンタ４５を備える。容量センサ回路５０は、電子回路１５内に設けられ、図２のビア導体１４を介して図１１のノード３８及びノードN３９に接続される。

容量センサ回路５０は、スイッチング素子４１とスイッチング素子４２を交互にオン・オフすることにより充放電を繰り返す。パルスゲート回路４４は、ノードＮ３８の電圧と参照電圧Ｖ_Cを比較し、ノードＮ３８の電圧が参照電圧Ｖ_Cより低くなるとパルス信号を出力する。パルスカウンタ４５は、パルスゲート回路４４が出力するパルスの数をカウントし、パルス数Ｄ_OUTを出力する。

次に、容量センサ回路５０の動作について説明する。図１３は、図１２の容量センサ回路５０の動作を示すタイミングチャートである。図１２に示すように、ノードＮ３８の電圧は、スイッチング素子４１がオン、スイッチング素子４２がオフの状態で電源電圧Ｖ_DDに充電される。その後スイッチング素子４１をオフ、スイッチング素子４２をオンにすると、定電流源４３により一定の電流で容量の電荷が放電されるので、ノードＮ３８の電圧はスロープ状に下がる。

パルスゲート回路４４は、ノードＮ３８の電圧が参照電圧Ｖ_Cより低くなる（ｔ₉）とパルス信号Ｖ_PULSEを出力する。また、容量に充電する場合、ノードＮ３８の電圧が参照電圧Ｖ_Cより高くなる（ｔ₁₀）とパルス信号Ｖ_PULSEの出力を停止する。

容量センサ回路５０は、ノードＮ３８に接続される容量値が大きい場合には、容量値が低い場合に比べて、ノードＮ３８の電圧が参照電圧Ｖ_Cより低くなる（ｔ₁₁）タイミングが遅くなる。これは、大きな容量の電荷を定電流源４３で放電する場合、放電に時間がかかる、すなわちノードＮ３８の電圧の放電のスロープが緩やかになるためである。一方、容量を充電する場合、充電速度は容量値の大小にあまり影響が無いため、ノードＮ３８の電圧が参照電圧Ｖ_Cより高くなる（ｔ₁₂）のタイミングは容量が小さい場合と同じとなる。

一方、容量センサ回路５０は、配線導体１３ｆが切断されると、配線導体１３ｆの自己容量値が減少する。これにより、ノードＮ３８の電圧が参照電圧Ｖ_Cより低くなるタイミング（ｔ₁₃）は、配線導体１３ｆが切断される前のタイミング、例えばｔ₉よりも早くなる。このような構成にすることにより、配線導体１３ｆのみで、攻撃者によるプローブの接近の検知とレーザによる遠隔攻撃を受けた事実を検知することができる。また、配線導体１３ｆの切断場所からノードＮ３８までの配線長によって容量値が変化することから、容量センサ回路５０で容量値を計測することによって切断場所を特定することもできる。

上述してきたように、本実施形態３では、半導体装置に配線導体１３ｆ及び電子回路１５内の容量センサ回路５０を設けることにより、攻撃者によるプローブの接近の検知及びレーザによる遠隔攻撃を受けた事実を検知することができる。本実施形態３の半導体は、プローブの接近の検知やレーザによる遠隔攻撃を受けた事実を検知したときに電子回路１５の動作を停止することにより、回路基板１の裏面からのセキュリティ攻撃による秘匿性及び真正性の低下を防ぐことができる。

［実施形態４］
ところで、上記実施形態１～３では、容量センサ回路の解像度が十分でない場合が存在する。そこで、実施形態４では、容量センサ回路の解像度を向上させた半導体装置について説明する。

まず、本実施形態４に係る半導体装置の高解像度容量センサ回路６０の構成について説明する。図１４は、実施形態４に係る半導体装置の高解像度容量センサ回路６０の構成を示す回路図である。図１４に示すように、高解像度容量センサ回路６０は、スイッチング素子５１、５２及び定電流源５３から構成される充放電回路６０ａと、スイッチング素子５４，５５、定電流源５６及び参照容量５９から構成される充放電回路６０ｂとパルスゲート回路５７及びパルスカウンタ５８を備える。高解像度容量センサ回路６０は、電子回路１５の内部に設けられ、図２のビア導体１４を介して図３のノードＮ３５、ノードＮ３６及びノードＮ３７に接続される。

高解像度容量センサ回路６０は、電源電圧Ｖ_DDに接続された充放電回路６０ａのスイッチング素子５１とスイッチング素子５２を交互にオン・オフすることにより、配線導体１３ｄで形成された自己容量回路の充放電を繰り返す。また、高解像度容量センサ回路６０は、放電経路に配線導体１３ｅで形成されたミアンダ回路が接続されている。そして、高解像度容量センサ回路６０は、参照電圧Ｖ_Cに接続された充放電回路６０ｂのスイッチング素子５４とスイッチング素子５５を交互にオン・オフすることにより、参照容量５９の充放電を繰り返し、ノードＮ４０の電圧をパルスゲート回路５７の参照電圧とする。

パルスゲート回路５７は、ノードＮ３５の電圧が、ノードＮ４０の電圧より低くなるとパルス信号Ｖ_PULSEを出力する。パルスゲート回路５７がパルスを出力する時間は、ノードＮ４０の電圧がスロープ状に変化するので、容量値の変化に対してパルス信号Ｖ_PULSEが出力される時間が長くなる。すなわち、ある容量値に対して出力されるパルス数Ｄ_OUTが多くなるので、単位パルス当たりの容量値は小さくなり、解像度が高くなる。パルスカウンタ５８は、パルスゲート回路５７が出力するパルスの数をカウントし、パルス数Ｄ_OUTを出力する。

次に高解像度容量センサ回路６０の動作について説明する。図１５は、図１４の高解像度容量センサ回路６０の動作を示すタイミングチャートである。図１４に示すように、ノードＮ３５の電圧は、充放電回路６０ａのスイッチング素子５１がオン、スイッチング素子５２がオフの状態で電源電圧Ｖ_DDに充電される。その後スイッチング素子５１をオフ、スイッチング素子５２をオンにすると、定電流源５３により一定の電流で配線導体１３ｅを介して容量の電荷が放電されるので、ノードＮ３５の電圧はスロープ状に下がる。

また、パルスゲート回路５７の参照電圧となるノードＮ４０の電圧は、充放電回路６０ｂのスイッチング素子５４がオン、スイッチング素子５５がオフの状態で参照電圧Ｖ_Cに充電される。その後、スイッチング素子５４をオフ、スイッチング素子５５をオンにすると、定電流源５６により一定電流で参照容量５９の電荷を放電するので、ノードＮ４０の電圧もスロープ状に下がる。

パルスゲート回路５７は、ノードＮ３５の電圧が、ノードＮ４０の電圧より低くなる（ｔ₁₅）とパルス信号Ｖ_PULSEを出力する。また、容量に充電する場合、ノードＮ３５の電圧がノードＮ４０の電圧より高くなる（ｔ₁₆）とパルス信号Ｖ_PULSEの出力を停止する。

高解像度容量センサ回路６０は、ノードＮ３５に接続される容量値が大きい場合は、容量値が低い場合に比べて、ノードＮ３５の電圧がノードＮ４０の電圧より低くなる（ｔ₁₇）タイミングが遅くなる。これは、大きな容量の電荷を定電流源５３で放電すると、放電に時間がかかる、すなわちノードＮ３５の電圧の放電のスロープが緩やかになるためである。一方、容量を充電する場合、充電速度は容量値の大小にあまり影響が無いため、ノードＮ３５の電圧がノードＮ４５の電圧より高くなる（ｔ₁₈）タイミングは容量値が小さい場合と同じとなる。

したがって、パルスゲート回路５７からパルス信号Ｖ_PULSEが出力される時間は、高解像度容量センサ回路６０に接続される容量が小さい場合は長く、大きい場合は短くなる。なお、高解像度容量センサ回路６０は、パルスゲート回路５７のパルス数Ｄ_OUTの出力を制御するノードＮ４０の電圧をスロープ状に変化させたため、ノードＮ３５に接続される容量値が従来の容量センサ回路２０と同じでも、パルス信号Ｖ_PULSEのパルスを出力している時間を長くすることができる。

次に、高解像度容量センサ回路６０の高解像度を実現するための原理について説明する。図１６は、図１４の高解像度容量センサ回路６０の高解像度を実現するための原理を示す図である。図１６に示すように、通常時のノードＮ３５の電圧の変化の傾き（以降、「傾き５」と言う）は、ノードＮ３５に接続された容量値をＣ_SENSE、定電流源５３の電流値をＩ₁とすると、次式で表わされる。
ｄＶ／ｄｔ＝Ｉ₁／Ｃ_SENSE

攻撃者がプローブ等を接近させた場合、高解像度容量センサ回路６０のノードＮ３５の容量値は増加するため、増加した容量値をΔＣとすると、ノードＮ３５の電圧変化の傾き（以降、「傾き６」と言う）は、次式で表わされる。
ｄＶ／ｄｔ＝Ｉ₁／Ｃ_SENSE＋ΔＣ

ここで、従来の容量センサ回路２０のパルスゲート回路２４の参照電圧をＶ_C'とすると、通常時のパルスゲート回路２４のパルス信号Ｖ_PULSEは、傾き５のノードＮ３５の電圧が参照電圧Ｖ_C'より低くなったタイミング（ｔ₁₉）から出力される。また、攻撃者がプローブ等を接近させた場合、パルスゲート回路２４のパルス信号Ｖ_PULSEは、傾き６のノードＮ３５の電圧が参照電圧Ｖ_C'より低くなったタイミング（ｔ₂₀）から出力される。

パルスゲート回路２４のパルス信号Ｖ_PULSEは、ノードＮ３５の電圧が参照電圧Ｖ_C'より高くなると停止するが、充電の場合、容量値に関わりなくほぼ一定となる。したがって、通常時及び攻撃者がプローブ等を接近させた場合のパルスカウンタ２５でカウントされるパルス数Ｄ_OUTの差分ｄＤ_OUTは、単位時間当たりのパルスの数をＰ_tとすると、次式で表わされる。
ｄＤ_OUT＝（ｔ₂₀－ｔ₁₉）×Ｐ_t

一方、高解像度容量センサ回路６０のパルスゲート回路５７のノードＮ４０の傾き（以降、「傾き７」と言う）は、参照容量５９の容量値をＣ_REF、充放電回路６０ｂの定電流源５６の電流値をＩ₂とすると、次式で表わされる。
ｄＶ／ｄｔ＝Ｉ₂／Ｃ_REF

高解像度容量センサ回路６０の通常時のパルスゲート回路５７のパルス出力Ｖ_PULSEは、傾き５のノードＮ３５の電圧が傾き７のノードＮ４０の電圧より低くなったタイミング（ｔ₁₉）から出力される。また、攻撃者がプローブ等を接近させた場合、パルスゲート回路５７のパルス信号Ｖ_PULSEは、傾き６のノードＮ３５の電圧が傾き７のノードＮ４０の電圧より低くなったタイミング（ｔ₂₁）から出力される。

パルスゲート回路５７のパルス信号Ｖ_PULSEは、ノードＮ３５の電圧が傾き７のノードＮ４０の電圧より高くなると停止するが、充電の場合、容量値に関わりなくほぼ一定となる。したがって、通常時及び攻撃者がプローブ等を接近さえた場合のパルスカウンタ５８でカウントされるパルス数Ｄ_OUTの差分ｄＤ_OUT2は、単位時間当たりのパルスの数をＰ_tとすると、次式で表わされる。
ｄＤ_OUT2＝（ｔ₂₁－ｔ₁₉）×Ｐ_t

ここで、ｔ₂₁は、ｔ₂₀よりも大きい値なので、ｄＤ_OUT2はｄＤ_OUTよりも大きな値となる。このように、同じ容量差分ΔＣをパルスの数で表わす場合、パルス数Ｄ_OUTが大きい値のほうが単位パルス当たりの容量変化分が小さくなるため、分解能が高くなる。すなわち、高解像度なセンサを実現することができる。

次に、高解像度容量センサ回路６０の特性をシミュレーション結果で説明する。図１７は、図１４の高解像度容量センサ回路６０の高解像度化の計算機シミュレーション結果を示す図である。図１７で示すように、計算機シミュレーションは、容量差分ΔＣを１ｆＦから１ｐＦまで変化させたときの、従来の容量センサ回路２０のパルスカウンタ２５の出力と高解像度容量センサ回路６０のパルスカウンタ５８の出力を計算させた。

パルスカウンタ２５及び５８のパルス数Ｄ_OUTの出力を比較すると、同じ容量の変化に対して高解像度容量センサ回路６０のパルスカウンタ５８の出力の方が大きな変化があり、高解像度容量センサ回路６０は、容量値の変化に対して高い解像度を実現できる。

上述してきたように、本実施形態４では、パルスゲート回路５７の参照信号に参照容量５９と充放電回路６０ｂを用いてスロープ状の電圧変化を用いることにより、容量変化に対して解像度の高い高解像度容量センサ回路６０を実現できる。高解像度容量センサ回路６０は、回路基板１の裏面攻撃によるプローブの接近の事実や、レーザによる遠隔攻撃を受けた事実をより少ない容量変化から検知することが可能で、セキュリティ攻撃による秘匿性又や真正性の低下を防ぐことができる。

上記の各実施形態で図示した各構成は機能概略的なものであり、必ずしも物理的に図示の構成をされていることを要しない。すなわち、各装置の分散・統合の形態は図示のものに限られず、その全部又は一部を各種の負荷や使用状況などに応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。

本発明の各実施形態に係る半導体装置は、裏面へのセキュリティ攻撃による秘匿性及び真正性の低下を防ぐ場合に適している。

１ 回路基板
２ プリント基板
３ 配線導体
１１ 半導体基板
１２ 多層配線導体
１２a 配線層
１２aｃ パッド導体
１３ 埋込配線導体
１３a １３ｂ、１３ｃ、１３ｄ、１３e １３ｆ 配線導体
１４ ビア導体
１５ 電子回路
１６ 酸化膜結合面
１７ 配線基板
２０、４０、５０ 容量センサ回路
２１、２２、２６、２７、２８、３１、３２、４１、４２、５１、５２、５４、５５ スイッチング素子
２３、３３、４３、５３、５６ 定電流源
２４、３４、４４、５７ パルスゲート回路
２５、３５、４５、５８ パルスカウンタ
２９ ラッチ回路
３０ 切断検知回路
５９ 参照容量
６０ 高解像度容量センサ回路
６０ａ、６０ｂ 充放電回路
Ｎ３１～Ｎ４０ ノード

Claims (7)

1. 電子回路が形成される第１の面と該第１の面の裏側になる第２の面とを有する回路基板の前記第１の面をプリント基板に向けて実装した半導体装置であって、
   前記回路基板の前記第２の面に貼り合わせる配線基板を備え、
   前記回路基板は、前記第１の面と前記第２の面とをつなぐビア導体を備え、
   前記電子回路は、前記ビア導体を介して前記配線基板の接合面に設けられた配線導体に接続され、
   前記配線基板は、ストリップ導体からなる容量配線導体が前記接合面に形成され、
   前記配線導体は、前記容量配線導体の放電電流を流すように接続し、
   前記電子回路は、
   前記容量配線導体の容量の変化から物体の接近を検知し、放電電流の静止から切断を検知する容量センサ回路を備えた
   ことを特徴とする半導体装置。
2. 前記回路基板と前記配線基板とは、酸化膜結合で貼り合わせたことを特徴とする請求項１に記載の半導体装置。
3. 前記回路基板は、前記プリント基板に対してフリップチップ実装されたことを特徴とする請求項１に記載の半導体装置。
4. 前記配線導体は、ストリップ導体により形成されたことを特徴とする請求項１に記載の半導体装置。
5. 前記配線導体は、ミアンダ状、ストライプ状、又は、メッシュ状に形成されたことを特徴とする請求項４に記載の半導体装置。
6. 容量測定の感度を向上させるための参照容量の充放電回路をさらに備えたことを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置。
7. 電子回路が形成される第１の面と該第１の面の裏側になる第２の面とを有する回路基板の前記第１の面をプリント基板に向けて実装した半導体装置であって、
   前記回路基板の前記第２の面に貼り合わせる配線基板を備え、
   前記回路基板は、前記第１の面と前記第２の面とをつなぐビア導体を備え、
   前記電子回路は、前記ビア導体を介して前記配線基板の接合面に設けられた配線導体に接続され、
   前記配線基板は、前記接合面の全面にミアンダ状に形成され、
   前記電子回路は、
   前記配線導体の容量変化により切断場所と物体の接近を検知する容量センサ回路とを備えたことを特徴とする半導体装置。

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